TW519753B

TW519753B - Method of read operation of nonvolatile semiconductor memory and nonvolatile semiconductor memory

Info

Publication number: TW519753B
Application number: TW090132385A
Authority: TW
Inventors: Mitsuteru Iijima
Original assignee: Fujitsu Ltd
Priority date: 2001-02-26
Filing date: 2001-12-26
Publication date: 2003-02-01
Also published as: EP1235229A3; JP2002251893A; US20020118570A1; DE60111348D1; EP1235229B1; KR20030009056A; JP4467815B2; DE60111348T2; EP1235229A2; US6650568B2; KR100688998B1

Description

519753 A7 ___ _B7_ 五、發明説明（1·) 【發明所屬之技術領域】本發明係有關於一種讀出動作技術，其係用以讀出保持於一不揮發性半導體記憶體中之資料者。【習知技藝】快閃記憶體（Flash Memory)等不揮發性半導體記憶體係’利用將電子注入記憶體胞元（Memory Cell)之絕緣膜中且改變臨界電壓（Threshold Votage)而記憶有資料。若電子存在於絕緣膜中，則記憶體胞元之臨界電壓便上升，若電子未存在於絕緣膜中，則記憶體胞元之臨界電壓便下降。快閃記憶體之記憶體胞元記憶二進制資料（Binary Data) 時’臨界電壓高且進行讀出動作時電流未流向記憶體胞元之狀態係寫入“資料〇”之狀態（“ 〇狀態”），臨界電壓低且進行讀出動作時電流流向記憶體胞元之狀態，則係寫入 “資料Γ之狀態（“1狀態”）。 1 〇狀態及“ 1狀態”係，藉由將進行讀出動作時流向記憶體胞元之電流（記憶體胞元電流）與基準電流作一比較而測出。此種不揮發性半導體記憶體，其記憶容量（記憶密度）逐年漸增。作為提高記憶密度之手法，揭示有記憶體胞元之多元化。然而，於一個記憶體胞元記憶多元資料時，為確保讀出邊際（Margin)，需精密地調整注入記憶體胞元之電子注入量。一般而言，精密地調整電子之注入量並不容易，且，依此手法於記憶體胞元記憶多元資料時，將因半導體製程（Process)之些微變動而使製成率易於下降。進本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -4- 519753 A7 ----!1___ •五、發明説明（2 ) (請先閲讀背面之注意事項再填寫本頁) 而’於記憶體胞元記憶多元資料時，為檢測資料之邏輯值，而有多數基準電流《另一方面，特開平2_23 1772號公報等揭不有如下之手法，即：利用提高字元線（W〇rd Line)之集成度（Degree Of Integration)，而提高記憶體胞元之集成度並提升記憶密度。第15圖例示此一公報所揭示之不揮發性半導體記憶體之記憶體胞元陣列之胞元構造。此一不揮發性半導體記憶體之特徵如下，即：於第1 字元線WL1之間，配列有佈線寬度與該第1字元線WL1相異之第2字元線WL2。位於記憶體胞元上之第1及第2字元線 WL1、WL2 ’係作為控制閘而作用。控制閘下則形成有圖中以網點表示之浮置閘（Floating Gate)。浮置閘係隔著氧化膜而形成於以擴散層構成之位元線BL之間的石夕基板上。

圖中，於第1字元線WL1與位元線BL交又之部分，形成有胞元電晶體（Cell Transistor)(以下，稱為第1記憶體胞元）之源極（Source)S與汲極（Drain)D。且，源極8與汲極D 之間形成有一第1記憶體胞元之通道領域CH。同樣地，於第2字元線WL2與位元線BL交叉之部分，形成有胞元電晶體（以下’稱為第2記憶體胞元）之源極S與沒極D，且，源極 S與沒極D之間形成有一第2記憶體胞元之通道領域ch。此一不揮發性半導體記憶體係，於形成第1字元線WL1 與對應於該第1字元線WL1之浮置閘後，於第i字元線WL1 之間隙形成第2字元線WL2與對應於該第2字元線WL2之浮置閘。因此，第2記憶體胞元MC2之閘寬度W2較第1記憶體本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -5- A7 B7

五、發明説明胞元MCI之閘寬度W1小。第1記憶體胞元MCI與第2記情體胞元MC2之通道長（源極S與汲極D之間隔）則相同。第16圖顯示第15圖所示之記憶體胞元陣列之等效電路 (Equivalent Circuit) 〇多數第1記憶體胞元MC1係沿第1字元'線WL1而串聯連接。鄰接之記憶體胞元MCI之源極S與汲極D(資料輸入及輸出節點）係連接於分別相通之位元線BL。多數第2記憶體胞元MC2係沿第2字元線WL2而串聯連接。鄰接之記憶體胞元MC2之源極S與沒極D(資料輸入及輸出節點）係連接於分別相通之位元線BL。此種記憶體胞元陣列，一般均稱為虛擬接地（Virtual Ground)型之記憶體胞元陣列。【發明欲解決之課題】第17圖係顯示前述之不揮發性半導體記憶體之讀出動作之概要’該讀出動作係讀出保持於記憶禮胞元中之資料。由第1記憶體胞元MCI讀出資料時，供給譬如2·5V之讀出電壓於連接於該記憶體胞元MCI上之第1字元線WL1 , 且，供給0V及5V於連接於第1記憶體胞元MCI上之源極與汲極之位元線BL。第1記憶體胞元MCI為“0狀態，，時，記憶體胞元因臨界電壓高而關閉（Off)，且記憶體胞元電流未流向位元線BL間。第1記憶體胞元“(^丨為狀態，，時，記憶體胞元因臨界電壓低而開啟（〇n)，且記憶體胞元電流流向位元線BL間。同樣地，由第2記憶體胞元MC2讀出資料時，供給2.5V 讀出電壓於第2字元線WL2,且，供給〇V及5V於第2記憶體本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚·） 519753 A7 ____B7___ 五、發明説明（4 ) ' 秦胞元MC2兩側之位元線BL。第2記憶體胞元MC2為“0狀態”時，記憶體胞元電流並不流動，而第2記憶體胞元MC2 為“ 1狀態”時，記憶體胞元電流將流動。且，將記憶體胞元電流與基準電流IREF作一比較，測出記憶體胞元MCI(或 MC2)是否保持“〇狀態”、“1狀態”中任二者。然而，如前述，第1記憶體胞元MCI之閘寬度W1與第2 記憶體胞元MC2之閘寬度W2相異。記憶體胞元MCI、MC2 •之胞元電晶體為開啟時之記憶體胞元電流之值，係依胞元電晶體之閘寬度W與通道長L之比W/L而有所不同。因此，於“1狀態”進行讀出時，第2記憶體胞元MC2之記憶體胞元電流較第1記憶體胞元MCI之記憶體胞元電流小。基準電流IREF需設於記憶鱧胞元電流之最大值與最 • 小值之間。因此，基準電流IREF需配合於“ 1狀態，，時之記憶體胞元電流小之第2記憶體胞元MC2而設定。由該結果，第1記憶體胞元MCI中，“0狀態，，之讀出邊際M0較“1 狀態之讀出邊際Μ1小，因此有一可靠性降低之問題。歷來’對於具有多數佈線寬度（閘寬度）相異之字元線之不揮發性半導體記憶體，尚未揭示有可確實讀出保持於記憶體胞元中之資料之手法。本發明之目的即，於具有多數佈線寬度相異之字元線之不揮發性半導體s己憶體中，確實讀出保持於記憶體胞元中之資料。本發明之另一目的係，於虛擬接地型之不揮發性半導體記憶體中，確實讀出保持於記憶體胞元中之資料。本紙張尺度_巾關家㈣（CNS)職格（2歡297公幻 (請先閲讀背面之注意事項再填寫本頁) •訂· :線丨 519753 A7 -— _B7 五、發明説明（5 ) . 【用以解決課題之手段】申請專利範圍第1、2項之不揮發性半導體記憶體之讀出動作方法、及申請專利範圍第5項、第8至1〇項之不揮發陡半導體記憶體係，將進行讀出資料時流向記憶體胞元之記憶體胞元電流，與連接於該記憶體胞元上之字元線的佈線寬度對應地設定之基準電流作一比較。且，藉由判斷記憶體胞元電流較基準電流大或小，測出保持於記憶體胞元中之資料的邏輯位準。字元線並兼作記憶體胞元之胞元電晶體的控制閘。即，因字元線之佈線寬度與胞元電晶體之閘寬度對應，故，字元線之佈線寬度越大，胞元電晶體之正向電阻（On Resistance)越低。由該結果，於進行讀出動作時流動之記憶體胞元電流之值，將依字元線之佈線寬度而異。藉由因應字元線之佈線寬度而設定基準電流，故可依每一閘寬度相異之記憶體胞元而將基準電流設定為最適當之值。譬如，記憶體胞元記憶二進制資料時，因應每一閘寬度相異之記憶體胞元，而將基準電流設定為讀出邏輯丨時流動之記憶體胞元電流，與讀出邏輯〇時流動之記憶體胞元電流之中間值。由於依每一記憶體胞元之特性而設定基準電流，故可提高讀出邊際，並提升進行讀出動作時之可靠性。不揮發性半導體記憶體係，譬如具有多數間隔排列之第1字元線，及分別排列於該等第1字元線間之第2字元線。第1子元線之佈線寬度與第2字元線之佈線寬度相異。第1 子元線上連接有第1記憶體胞元，第2字元線上連接有第2 本紙張尺度顧中國國家標準（CNS) μ規格（210X297公釐) "' (請先閲讀背面之注意事項再^^本頁)

奸- 519753 _五、發明説明（6 ) , _記憶體胞元。第1及第2記憶體胞元譬如具有一用以儲存電荷之浮置閘，或一用以捕捉（Trap)電荷之捕捉閘（hap Gate) 〇且，由第1記憶體胞元讀出資料時，將流向該第i記憶體胞元之記憶體胞元電流與第1基準電壓作一比較，測出保持於第1記憶體胞元中之資料的邏輯位準。由第2記憶體胞元讀出資料時，將流向該第2記憶體胞元之記憶體胞元電流與異於第1基準電流之第2基準電流作一比較，測出保持於第2記憶體胞元中之資料的邏輯位準。申請專利範圍第3項之不揮發性半導體記憶體之讀出 Λ動作方法及申請專利範圍第6項之不揮發性半導體係，第j 字元線連接於不揮發性第丨記憶體胞元之控制閘，且，佈線寬度與第1字元線相異之第2字元線連接於不揮發性第2記憶體胞元之控制閘。由第1記憶體胞元讀出資料時，供給第丨字元線第i電壓，並將流向該第！記憶體胞元之記憶體胞元電流與基準電流作-比較，測出保持於第！記憶體胞元中之資料的邏輯位準。由第2記憶體胞元讀出資料時，供給第2字元線一與第^ 電壓相異之第2電壓，並將流向該第2記憶體胞元之記憶體胞兀電流與基準電流作一比較’測出保持於第2記憶體胞元中之資料的邏輯位準。譬如，第】電邀及第2電愿係設定成，於第i及第2記憶體胞元保持同樣之邏輯位準的資料時，令流向第i及第2記憶體胞元之記憶體胞元電流相等。具趙而言，記憶體胞元五、發明説明（7 ) έ己憶二進制資料時，於程控（Programmed)為第1及第2記憶體胞元之臨界電壓減低之狀態下，將第丨電壓及第2電壓設定成流向第1及第2記憶體胞元之記憶體胞元電流相等。由於可令閘寬度（佈線寬度）相異之第i及第2記憶體胞元（第i 及第2字元線）之記憶體胞元電流相等，故用以判斷資料的邏輯位準之基準電流可為單一者。由該結果，可簡化構成基準電流之生成電路，且，使不揮發性半導體記憶體之晶片尺寸縮小。由於可措第1及第2電壓而令對應於相同邏輯位準之資料的第1及第2記憶體胞元之記憶體胞元電流相等，故，可使第1及第2記憶體胞元之讀出邊際相等。申請專利範圍第4項之不揮發性半導體記憶體之讀出動作方法及申請專利範圍第7項之不揮發性半導體記憶體係，第1字70線連接於不揮發性第丨記憶體胞元之控制閘，且，佈線寬度與第1字元線相異之第2字元線，連接於不揮發性第2記憶ϋ之控制閘。寫入不揮發性半導體記憶體之資料係作為多元資料而保持於成對之第1及第2記憶體胞元中。即，成對之第1及第2記憶體胞元係作為用以保持多元貝料之多7G記憶體胞it而作用。當第！及第2記憶體胞元分別保持二進制資料時，可對多元記憶體胞元讀寫四進制資進行讀出動作時，選擇第丨及第2字元線，且，一分別 =於保持於第！及第2記憶體胞元中之資料的記憶體胞元流，係分別流向第1記憶體胞元及第2記憶體胞元。將湳 519753 ，五、發明説明（第1及第2記憶體胞元之記憶體胞元電流之總量（多元記憶體胞元之記憶體胞元電流）與多數基準電壓分別作一比較，測出多元資料之邏輯位準。用以保持多元資料之習知記憶體胞元係，藉由調整離子注入（Ion Implantation)量等而控制記憶Μ胞元之臨界電壓以寫入資料，並將與臨界電壓對應地產生之記憶體胞元電流與多數基準電流分別作一比較。本發明係，將二進制資料分別寫入閘寬度相異之第1及第2記憶體胞元，且進行資料讀出時，將與預先形成之記憶體胞元的形狀（閘寬度）對應地產生之記憶體胞元電流，與多數基準電流分別作一比較。即，因利用預先賦予記憶鱧胞元之特性而執行讀寫動作’故可消除複雜之控制且易於寫入多元資料，同時可提高讀出邊際。【圖示之簡單說明】第1圖：顯示第1實施型態之不揮發性半導體記憶體之區塊圖。第2圖：係一說明圖，用以顯示第i實施型態中之資料的寫入條件、全部抹除條件及讀出條件。第3圖：係一說明圖，用以顯示第！實施型態之讀出作中之記憶體胞元電流與基準電流的關係。第4圖：顯示第2實施型態之不揮發性半導體記憶體區塊圖。第5圖：詳細顯示第4圖之記憶體陣列之胞元構造圖。第6圖：顯示第2實施型態中之資料的寫入條件、全部動之 (請先閲讀背面之注意事項再填寫本頁) -、ΤΓ— :線丨本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -11- 519753 A7 —_________B7 __ 五、發明說明（9 ) ' " 〜---- 1 抹除條件及讀出條件之說明圖。 1 _ I 1 1 第7圖：顯示第3實施型態之不揮發性半區塊圖。。匕隐Μ之 - 第8圖：顯示第3實施型態中之資料的寫入條件、全部抹除條件及讀出條件之說明圖。先閲讀背* 面第9圖：係一說明圖，用以顯示第3實施型態之讀出動作中之記憶體胞元電流與基準電流的關係。之注 - 意事项第10圖：顯示第4實施型態之不揮發性半導體記憶體之區塊圖。 |麵頁第11圖：顯示第4實施型態中之資料的寫入條件、全部抹除條件及讀出條件之說明圖。訂

第12圖：係一說明圖，用以顯示第4實施型態之讀出動作中之記憶體胞元電流與基準電流的關係。第13圖：顯示第5實施型態之不揮發性半導體記憶體之區塊圖。第14圖：顯示第5實施型態中之資料的寫入資料條件、全部抹除條件及讀出條件之說明圖。第15圖：習知之不揮發性半導體記憶體之記憶體胞元陣列的構造圖。第16圖：第15圖之等效電路圖。第17圖：係一說明圖，用以顯示習知之不揮發性半導體記憶體於進行讀出動作時之記憶體胞元電流與基準電流的關係。【發明之實施型態】 -12- 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 519753 A7 ____ B7_ 弄、發明説明（10 ) ，以下，使用附圖說明本發明之實施型態。 (請先閲讀背面之注意事項再構寫本頁) 第1圖係顯示本發明之不揮發性半導體記憶體之讀出動作及不揮發性半導體記憶體之第1實施型態。此實施型態與申請專利範圍第1、2、5、8及9項對應。此不揮發性半導體記憶體係使用CMOS製程 (Process) ’作為快閃記憶體而形成於矽基板上。快閃記憶 || 體具有記憶體胞元陣列10、行解碼器12、列解碼器14、感測放大器16、基準電流產生電路18及無圖示之輸出及輸出電路、控制電路等。記憶體胞元陣列10係以具有浮置閘之多數第1及第2記憶體胞元MCI、MC2構成。第1記憶體胞元MCI之控制閘係連接於第1字元線WL1。第2記憶體胞元MC2之控制閘則連接於第2字元線WL2。詳而言之，多數第1字元線WL1係間隔排列，且，第2字元線WL2分別排列於該等第1字元線WL1 之間。第2字元線WL2之佈線寬度為第1字元線WL1之佈線 ’ 寬度的一半。第1及第2字元線WL1、WL2之佈線寬度，相當於第1及第2記憶體胞元MCI、MC2之胞元電晶體的閘寬度。因該等胞元電晶體之通道長及通道領域的雜質濃度相 • 同，故，第2記憶體胞元MC2之正向電阻為第1記憶體胞元 ” MC1之正向電組的2倍。即，第2記憶體胞元MC2之正向電流為第1記憶體胞元MCI之正向電流的一半。連接於第1字元線WL1之多數第1記憶體胞元MCI係串聯連接。即，鄰接之第1記憶體胞元MC1之資料輸入及輸出節點（胞元電晶體之源極與汲極）係相互連接。同樣地，連本紙張尺度適用中國國家標準（CNS) A4規格（21〇><297公釐） 519753 A7 B7 五、發明説明（11 ) * 接於第2字元線WL2之多數第2記憶體胞元MC2係串聯連接。即，鄰接之第2記憶體胞元MC2之資料輸入及輸出節點 (胞元電晶體之源極與汲極）係相互連接。多數位元線BL係配列成與第1及第2字元線WL1、WL2 垂直相交。位元線BL係連接於第1及第2記憶體胞元MCI、 MC2之資料輸入及輸出節點。如此，本實施型態之記憶體胞元陣列10，具有多數記憶體胞元MCI(或MC2)為串聯配置之記憶體胞元，且，透過位元線BL連接該等記憶體胞元列中之各記憶體胞元之資料輸入及輸出節點。即，記憶體胞元陣列10具有一稱為虛擬接地型之構造。記憶體胞元陣列10之剖面構造係與前述之第15圖相同。行解碼器12係，對應於一由晶片外部供給之行位址 (Row Address)而活化預定之第1及第2字元線WL1、WL2中任一者。列解碼器14係，對應於一由晶片外部供給之列位址（Colurm Address)而選擇預定之記憶體胞元，因此，分別供給高電壓及低電壓於該等記憶體胞元兩側之位元線BL。感測放大器16係，將流向藉列解碼器14而選擇之記憶體胞元MC1 (或MC2)且透過位元線BL傳達之記憶體胞元電流IMC1(或IMC2)，與基準電流IREF1 (或IREF2)作一比較，測出保持於記憶體胞元中之資料的邏輯位準。基準電流產生電路18生成基準電流IREF1、IREF2，並將其中一者供給於感測放大器16。如後述，基準電流IREF1 較基準電流IREF2大。第2圖係顯示第1實施型態中之資料的寫入條件、全部本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -14- 519753 A7 B7 12 五、發明説明抹除（Grand Erase)條件及讀出條件。作為寫入條件及讀出條件，係以對第1圖中圓點所示之第1及第2記憶體胞元 MCI、MC2進行資料之讀寫為例而作說明。寫入動作（選擇寫入）係，分別供給8V、0V於位於用以寫入資料之第1記憶體胞元MCI(或第2記憶體胞元MC2)兩側之成對的位元線BL2、BL3。供給8V於鄰接於位元線BL2 之位元線BL1。供給0V於鄰接於位元線BL3之位元線BL4。供給12V於連接於用以寫入資料之記憶體胞元MCI(或MC2) 之第1字元線WL11(或第2字元線WL21)，並設置其他之位元線。由該結果，由基板注入熱電子（Hot Electron)於記憶體胞元MCI(或MC2)之浮置閘，且記憶體胞元之臨界值提高。且，記憶體胞元之狀態為寫入“資料〇”之“〇狀態”。全部抹除係，供給15V於所有之位元線，且，不選擇 (0V)全部的第1及第2字元線WL11、WL12.....WL21、 WL22‘、…。儲存於浮置閘之電子藉由隧道電流（Tunnel Electric Current)而放出（Emission)於基板，且所有之記憶體胞元MCI、MC2均為臨界值低之“1狀態”。讀出動作係，分別供給2 V、0V於位於用以讀出資料之第1記憶體胞元MCI(或第2記憶體胞元MC2)兩側之成對的位元線BL2、BL3。供給2V於鄰接於位元線BL2之位元線 BL1。供給0V於鄰接於位元線BL3之位元線BL4。供給2.5V 於連接於用以讀出資料之記憶體胞元MCI(或MC2)之第1 字元線WL11(或第2字元線WL21)。因記憶體胞元MCI (或 MC2)為“ 1狀態”時，胞元電晶體之臨界值低，故，記憶本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -----------------------攀…..............、可------------------線 (請先閲讀背面之注意事項再填寫本頁) -15- 519753 A7 B7 五、發明説明（13 ) ^ 體胞元電流IMC1 (或IMC2)流向位元線BL2、BL3之間。如前述，第2記憶體胞元MC2之控制閘之閘寬度（第2 字元線WL2之佈線寬度），較第1記憶體胞元MCI之控制閘之閘寬度（第1字元線WL1之佈線寬度）小。因此，流向第2 記憶體胞元MC2之記憶體胞元電流IMC2較流向第1記憶體胞元MCI之記憶體胞元電流IMC1小。因記憶體胞元MCI(或MC2)為“0狀態”時，胞元電晶體之臨界值高，故，記憶體胞元電流IMC1 (或IMC2)並未流向位元線BL2、BL3之間。感測放大器16於讀出保持於第1記憶體胞元MCI中之資料時，將記憶體胞元電流IMC1與第1基準電流IREF1作一比較。保持於第1記憶體胞元MCI中之資料於記憶體胞元電流IMC1較第1基準電流IREF1大時，判斷為“1狀態”，而較第1基準電流IREF1小時，判斷為“ 0狀態”。即，測出保持於第1記憶體胞元MCI中之資料的邏輯位準。感測放大器16於讀出保持於第2記憶體胞元MC2中之資料時，將記憶體胞元電流IMC2與第2基準電流IREF2作一比較。保持於第2記憶體胞元MC2中之資料（記憶體胞元為寫入狀態）於記憶體胞元電流IMC2較第2基準電流IREF2大時，判斷為“1狀態”，而較第2基準電流IREF2小時，判斷為“0狀態”。即，測出保持於第2記憶體胞元MC2中之資料的邏輯位準。第3圖係顯示讀出動作中之記憶體胞元電流IMC1、 IMC2與基準電流IREF1、IREF2之關係。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再本頁) 士 •打丨 -16- ❿ 519753 A7 B7 五、發明説明（14 ) ^ 如前述，由第1記憶體胞元MCI讀出資料時，記憶體胞元電流IMC1、IMC2分別與第1基準電流IREF1作一比較（圖之左側），而由第2記憶體胞元MC2讀出資料時，則分別與第2基準電流IREF2作一比較（圖之右側）。第1基準電流IREF1係設定成，於“1狀態”之第1記憶體胞元MCI之記憶體胞元電流IMC1與“0狀態”之第1記憶體胞元MCI之記憶體胞元電流IMC1之中間。第2基準電流IREF2則設定成，於“1狀態”之第2記憶體胞元MC2之記憶體胞元電流IMC2與“0狀態”之第2記憶體胞元MC2 之記憶體胞元電流IMC2之中間。如此，配列有多數佈線寬度（胞元電晶體之控制閘之閘寬度）相異之字元線WL1、 WL2之快閃記憶體於進行讀出動作時，藉由將一對應於字元線WL1、WL2之佈線寬度而設定之基準電流IREF1、 IREF2 ,分別與記憶體胞元電流IMC1、IMC2作一比較，故可不受依字元線WL1、WL2之佈線寬度而異之記憶體胞元電流IMC1、IMC2之大小的影響，隨時使“1狀態”與“0 狀態”之讀出邊際相同。如前述，本實施型態係，於進行資料之讀出時，將流向第1及第2記憶體胞元MCI、MC2之記憶體胞元電流 IMC1、IMC2，與對應於第1及第2字元線WL1、WL2之佈線寬度之基準電流IREF1、IREF2分別作一比較。因此，可依每一閘寬度相異之記憶體胞元MCI、MC2而將基準電流 ^ IREF1、IREF2設定為最適當之值（“1狀態”與“0狀態” 之記憶體胞元電流IMC之中間值）。即，由於依每一記憶體本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -----------------------裝..................訂................線. (請先閲讀背面之注意事項再填寫本頁) -17- 519753 A7 p----B7 ____ 五、發明説明（15 ) 〃胞元MCI、MC2之特性而設定最適當之基準電流irefi、 IREF2，故可提咼讀出邊際，並提提升進行讀出動作之可靠性。尤其，本發明若應用於如下之不揮發性半導體記憶體，可得更進一步之效果，該不揮發性半導體記憶體係，於間隔排列之字元線間，利用排列佈線寬度細窄之字元線而提高元件之集成度。應用本發明時，不需變更習知之浮置閘型之記憶體胞元陣列。因僅改變周邊電路便可應用本發明，故可縮短不揮發性半導體記憶體之設計期間。第4圖係顯示本發明之不揮發性半導體記憶體之讀出動作方法及不揮發性半導體記憶體之第2實施型態。本實施型態與申請專利範圍第1、2、5、8及10項對應。與第]實施型態說明之電路、信號相同之電路、信號，則賦予同樣的元件標號，並省略該等之詳細說明。該不揮發性半導體記憶體，係使用CMOS製程，作為快閃記憶體而形成於矽基板上。快閃記憶體具有記憶體胞元陣列20、行解碼器丨2、列解碼器14、感測放大器16、基準電流產生電路18及無圖示之輸入及輸出電路、控制電路等。記憶體胞元陣列10係以具有捕捉閘TG之多數第！及第 2記憶體胞元MCI、MC2構成。捕捉閘TG所捕捉之載子 (Carrier)並不於捕捉閘tG内移動。利用此點，可局部變化胞元電晶體之臨界電壓。因此，本實施型態之記憶體胞元本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 519753 A7 ____ B7__ 五、發明説明（16 ) ' MCI、MC2，可將二進制資料分別保持於捕捉閘Tg中之通道領域的源極側、汲極側。即，一個記憶體胞元可記憶多元資料（此例為四進制）。圖中，記憶體胞元MC1、MC2所示之2個四角形領域内’分別保持有二進制資料。去掉白色之四角形顯示有一未捕捉載子之狀態（臨界電壓低之“ 態）。黑色之四角形則顯示有一捕捉載子之狀態（臨界電壓高之“0狀態”）。第1記憶體胞元MCI之控制閘連接於第1字元線WL1。第2記憶體胞元MC2之控制閘則連接於佈線寬度較第1字元線窄之第2字元線WL2。連接於第1字元線WL1之多數第1記憶體胞元MCI係串聯連接。即，鄰接之第1記憶體胞元MCI之資料輸入及輸出節點（胞元電晶體之源極與汲極）係相互連接。同樣地，連接於第2字元線WL2之多數第2記憶體胞元MC2係串聯連接。即，鄰接之第2記憶體胞元MC2之資料輸入及輸出節點 (胞元電晶體之源極與汲極）係相互連接。多數位元線BL係排列成與第1及第2字元線WL1、WL2 垂直相交。位元線BL連接於第1及第2記憶體胞元MCI、 MC2之資料輸入及輸出節點。本實施型態之快閃記憶體，除第1及第2記憶體胞元 MCI ' MC2之胞元構造及無圖示之控制電路外，其餘皆與第1實施型態相同。第5圖係顯示第4圖之記憶體陣列20之胞元構造。此快閃記憶體中，由絕緣層構成且可捕捉載子之捕捉本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -19- (請先閲讀背面之注意事項再填寫本頁) -、ΤΓ— -線丨 519753 A7 B7 五、發明説明（17 ) ^ 閘TG，係形成於用以兼作控制閘之第1字元線WL1(或第2 字元線WL2)與矽基板之通道領域CH之間。捕捉閘TG具有一以氧化矽膜挾氮化矽膜之3層構造（ΟΝΟ膜）。捕捉閘TG 因所捕捉之載子不移動，故不需於鄰接之記憶體胞元間進行分離。因此，如Β_Β’剖面及C-C’剖面所示，捕捉閘TG與第1及第2字元線WL卜WL2均形成於圖中橫向延伸。如Α-Α’ 剖面所示，第1字元線WL1與第2字元線WL2之間形成有一 .由絕緣膜構成之側牆（Sidewall)SW。第1記憶體胞元MCI之控制閘係連接於第1字元線WL1。第2記憶體胞元MC2之控制閘則連接於佈線寬度較第1字元線窄之第2字元線WL2。與第1實施型態相同，位元線BL係以擴散層形成。且，第1字元線WL1與位元線BL交叉之部分，形成有第1及第2 記憶體胞元MCI、MC2(胞元電晶體）之源極3與汲極D。通道領域CH則形成於源極S與汲極D之間。以下例示前述之記憶體胞元陣列之製造方法的概要。首先，於未形成位元線BL之領域，形成於位元線方向延伸之條紋圖樣（Stripe Pattern)。將該條紋圖樣作為光罩 (Mask)，於石夕基板内選擇地注入離子而形成位元線BL。其次，將條紋圖樣作為光罩，選擇地令矽基板氧化而形成場效氧化膜（Field Oxide Film)(LOCOS膜）。接著，譬如以氮化矽膜等，形成於字元線方向延伸之條紋圖樣（與第1字元線WL1對應之領域）。此條紋圖樣之寬度及間隔，係以最小加工尺寸形成。再者，覆蓋條紋圖樣，於整個矽基板堆積氧化矽膜。之後，利用蝕刻氧化矽膜，本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -20- 519753 A7 _B7____ 五、發明説明（18 ) ' 而僅於條紋圖樣兩側留有氧化矽膜。即，於條紋圖樣兩側形成側牆SW。其後，除去條紋圖樣，因此矽基板上僅留有側牆SW。其次，於整個矽基板形成ΟΝΟ膜（捕捉閘TG)。接著，於整個矽基板堆積多晶矽（第1及第2字元線WL1、WL2之材料）。之後，利用深蝕刻（Etch back)除去多晶矽及側牆SW 之上部，而僅於側牆SW之間留有多晶矽。即，於側牆SW 之間交互形成第1及第2字元線WL1、WL2。如此，第1及第2字元線WL1、WL2藉由於字元線方向延伸之條紋圖樣，可以自動調整（Self-align)而形成。若最小加工尺寸為〇·4μιη、側牆之寬度為〇·1μιη，則第1字元線 WL1之佈線寬度Wl(=第1記憶體胞元MCI之控制閘的閘寬度W1)及第2字元線WL2之佈線寬度W2(==第2記憶鱧胞元MC2之控制閘的閘寬度W2)，分別為〇·4μτη及0·2μιη。因該等記憶體胞元MCI、MC2之胞元電晶體之通道長及通道領域的雜質濃度相同，故第2記憶體胞sMC2之正向電流為第1記憶體胞元MC1之正向電流之一半。以最小加工尺寸配置，之第！字元線WL1之間，因隔著側牆而配置第2字元線WL2，故不需改變佈局設計規則 (Layout Design Rule)，每一單位面積之字元線數目為]倍。第6圖係顯示第2實施型態中之資料的寫入條件、全部抹除條件及讀出條件。寫入條件及讀出條件係，以對第4 圖中圓•點所示之第1記憶體胞元MCI或第2記憶體胞元MC2 右側之位元線進行資料之讀寫為例而作顯示。 (請先閲讀背面之注意事項再填寫本頁) •訂丨 :線 * 21 - 519753 A7 B7 五、發明説明（19 ) 寫入動作（選擇寫入）中，於第4圖所示之捕捉閘TG右側注入電子時，分別供給0V、6V於位於記憶體胞元MCI(或 MC2)兩側之成對之位元線BL2、BL3。供給0V於鄰接於位元線BL2之位元線BL1。供給6V於鄰接於位元線BL3之位元線BL4。供給12V於連接於用以寫入資料之記憶體胞元 MCI(或MC2)之字元線WL11(或WL21)。由該結果，記憶體胞元之通道導通，且，熱電子局部地注入捕捉閘TG中之位元線BL3側之位置。因捕捉熱電子，故記憶體胞元MCI(或 MC2)中，第4圖右側部分之臨界電壓增高。記憶體胞元 MCI(或MC2)之狀態為，於左側寫入“資料Γ且於右側寫入“資料0”之“10狀態”（譬如二進制之“10”）。此外，於第4圖所示之記憶體胞元之捕捉閘左側注入熱電子時，與前述相反地，供給6V於位元線BL1、BL2，且供給0V於位元線BL3、BL4。全部抹除係，供給6V於所有之位元線，且供給-5V於所有之第1及第2字元線WL1、WL2。且，由基板之通道領域CH注入熱空穴（Hot Hole)於胞元電晶體之捕捉閘TG。所注入之熱空穴與注入完了之熱電子中和，所有之記憶體胞元MC1、MC2之狀態均為臨界電壓低之“11狀態”（譬如二進制之“ 11狀態”）。讀出動作係，於第4圖所示之記憶體胞元MCI(或MC2) 中之捕捉閘TG右側測出捕捉有電子時，供給2V於記憶體胞元MCI(或MC2)左側之位元線BL2，且供給0V於右侧之位元線BL3 〇供給2V於鄰接於位元線BL2之位元線BL卜供給本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）請*丨先：閲 · # ! 背* : ^ I 之：注意 · 事：項：再赢Ί 1% 本！頁：訂

-22- 519753 A7 B7 五、發明説明（2G ) ^ 0V於鄰接於位元線BL3之位元線BL4。即，記憶體胞元接受與進行前述寫入動作時為相反方向之電場。供給3V於連接於用以讀出資料之記憶體胞元MCI(或MC2)之第1字元線WL11(或第2字元線WL21)。記憶體胞元MCI(或MC2)右側之位元為“ 0狀態”時，因胞元電晶體為臨界電壓高，且通道領域CH為不導通狀態，故記憶體胞元電流IMC未流向位元線BL2、BL3之間。記憶體胞元MCI(或MC2)右側之位元為“1狀態”時，由於胞元電晶體為臨界電壓低，且通道領域CH為導通狀態，故記憶體胞元電流IMC1(或IMC2)流向位元線BL2、BL3之間。感測放大器16於讀出保持於第1記憶體胞元MCI中之資料時，與第1實施型態同樣地，將記憶體胞元電流IMC1 與第1基準電流IREF1作一比較。保持於第1記憶體胞元 MCI中之資料於記憶體胞元電流IMC1較第1基準電流 IREF1大時，判斷為“1狀態”，而於記憶體胞元電流IMC1 較第1基準電流IREF1小時，判斷為“0狀態”。感測放大器16於讀出保持於第2記憶體胞元MC2中之資料時，與第1實施型態相同地，將記憶體胞元電流IMC2 與第2基準電流IREF2作一比較。保持於第2記憶體胞元 MC2中之資料（記憶體胞元為寫入狀態）於記憶體胞元電流 IMC2較第2基準電流IREF2大時，判斷為“1狀態”，而於記憶體胞元電流IMC2較第2基準電流IREF2小時，判斷為 ^ “0狀態”。此外，於記憶體胞元之捕捉閘左側測出捕捉有電子本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

•、可I :線_ -23- 519753 A7 B7 _ 五、發明説明（21 ) ^ ^ " ~~ 時，與前述相反地，供給0V於位元線BL1、BL2，且供給 2V於位元線BL3、BL4。即，胞元電晶體具一與前述為相反方向之電場。如前述，於本實施型態中，可得與前述第丨實施型態相同之效果。進而，本發明亦可應用於捕捉匍型之不揮發性半導體冗憶體’其係具有一如前述般之新穎胞元構造者。思即’即使捕捉閘型之多元記憶體胞元，亦與浮置閘型之記憶體胞元相同，可提高讀出邊際並提升進行讀出動作時之可靠性。第7圖係本發明之不揮發性半導體記憶體之讀出動作方法及不揮發性半導體記憶體之第3實施型態。本實施型態與申請專利範圍第3、6、8及10項對應。與第1及第2實施型態相同之元件’則賦予同樣的元件標號，並省略有關該等之詳細說明。此不揮發性半導體記憶體，係使用CMOS製程，作為快閃記憶體而形成於矽基板上。代替第2實施型態之基準電流產生電路1 8，快閃記憶體具有一基準產生電路22。基準電流產生電路22生成一個基準電流IREF。其他之構造除無圖示之控制電路外，均與第2實施型態（第4圖）相同。即，第1及第2記憶體胞元MCI、MC2具有一捕捉閘TG ,且，可於一個記憶體胞元記憶四進制資料（2位元）。第2字元線 WL2之佈線寬度為第1字元線WL1之佈線寬度的一半。因第 1及第2記憶體胞元MCI、MC2之胞元電晶體之通道長及通道領域的雜質濃度相同，故第2記憶體胞元MC2之正向電流本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐〉 (請先閲讀背面之注意事項再填寫本頁) 訂· -24- 519753 A7 B7 五、發明説明（22 為第1記憶體胞元MCI之正向電流之一半。第8圖係顯示第3實施型態中之資料的寫入條件、全部抹除條件及讀出條件。寫入條件及讀出條件係，以對第7 圖中以圓點表示之第1記憶體胞元MCI或第2記憶體胞元 MC2右側之位元進行資料之讀寫而作表示。本實施型態之特徵係，於讀出動作中讀出保持於第2記憶體胞元MC2中之資料時，供給4V於第2字元線WL2。因寫入條件及全部抹除條件與第2實施型態相同，故省略說明。 Φ (請先閲讀背面之注意事項再填寫本頁) 訂| :線第1記憶體胞元MCI之讀出動作係，於圖中之捕捉閘 TG右侧檢測有無所捕捉之電子時，供給2V於第1記憶體胞元左側之位元線BL2，且供給0V於右側之位元線BL3。供給2V於鄰接於位元線BL2之位元線BL1。供給0V於鄰接於位元線BL3之位元線BL4。供給一與第2實施型態相同之 3V，於連接於用以讀出資料之記憶體胞元MCI之第1字元線WL11。第1記憶體胞元MCI右側之位元為“1狀態”時，因胞元電晶體之臨界值低，故記憶體胞元電流IMC1流向位元線BL2、BL3之間。第1記憶體胞元MCI為“0狀態”時，因胞元電晶體之臨界值高，故記憶體胞元電流IMC1未流向位元線BL2、BL3之間。第2記憶體胞元MC2之讀出動作係，於圖中捕捉閘TG 右側檢測有無所捕捉之電子時，供給2V於第2記憶體胞元 MC2左側之位元線BL2，且供給0V於右側之位元線BL3。供給2V於鄰接於位元線BL2之位元線BL1。供給0V於鄰接於位元線BL3之位元線BL4。供給4V於連接於用以讀出資本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -25- 519753 A7 _B7_ 五、發明説明（23 ) ，料之記憶體胞元MC2之第2字元線WL21。第2記憶體胞元 MC2右側之位元為“ 1狀態”時，因胞元電晶體之臨界值低’故記憶體胞7〇電流IM C 2流向位兀線B L 2、B L 3之間。第2記憶體胞元MC2為“0狀態”時，因胞元電晶體之臨界值高，故記憶體胞元電流IMC2未流向位元線BL2、BL3之間。如此，本實施型態中，依讀出之記憶體胞元種類而改變供給於字元線之電壓。詳而言之，讀出第2記憶體胞元 MC2時之第2字元線WL21之電壓，係設定成記憶體胞元電流IMC2與讀出“1狀態”之第1記憶體胞元MCI時流動之記憶體胞元電流IMC1為相同之值。第9圖係顯示讀出動作中之記憶體胞元電流與基準電流之關係。此實施型態係，第1記憶體胞元MCI及第2記憶體胞元 MC2中，“1狀態”及“0狀態”之記憶體胞元電流IMC1、 IMC2相同。因此，僅需使用一種基準電流便可測出保持於第1及第2記憶體胞元MCI、MC2中之資料的邏輯值。因基準電流IREF設定為，“1狀態”及“0狀態”中之記憶體胞元電流IMC1與“1狀態”及“0狀態”中之記憶體胞元電流IMC2之中間值，故第1及第2記憶體胞元MCI、MC2中之 “1狀態”及“0狀態”之讀出邊際相等。如前述，本實施型態中亦可得與前述之第1及第2實施型態相同之效果。進而，進行讀出動作時，令供給第1字元線WL1之電壓與供給第2字元線WL2之電壓相異，而令讀出本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -26- 519753 A7 ______B7____ 五、發明説明（24 ) ^ “1狀態”之記憶體胞元MCM、MC2時流動之記憶體胞元電流IMC1、IMC2相同。因此，可以共同之基準電流IREF，令保持於閘寬度（字元線之佈線寬度）相異之胞元電晶體中之邏輯資料的讀出邊際相同。由於可令閘寬度（佈線寬度）相異之第1及第2記憶體胞元MCI、MC2(第1及第2字元線）的記憶體胞元電流IMC1、IMC2相同，故用以判斷資料的邏輯位準之基準電流可為單一者。因基準電流產生電路22可僅生成一種基準電流 IREF，故電路構造可簡化。由該結果，可縮小快閃記憶體之晶片尺寸。又，與生成多數基準電流時相較，可減少消耗電力。第10圖係顯示本發明之不揮發性半導體記憶體之讀出動作方法及不揮發性半導體記憶體之第4實施型態。本實施型態與申請專利範圍第4、7、8及9項對應。與第1實施型態說明之電路、信號相同之電路、信號，則賦予同樣的元件標號，並省略有關該等之詳細說明。此不揮發性半導體記憶體，係使用CMOS製程，作為快閃記憶體而形成於矽基板上。快閃記憶體具有記憶體胞元陣列10、行解碼器12、列解碼器14、感測放大器16、基準電流產生電路24及無圖示之輸入及輸出電路、控制電路等。與第1實施型態相同地，記憶體胞元陣列1 〇係以具有浮置閘之多數第1及第2記憶體胞元MC卜MC2構成。第1記憶體胞元MCI之控制閘連接於第1字元線WL1。第2記憶體胞本紙張尺度適用中國國家標準（QyJS) A4規格（21〇><297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂· -線 -27- 519753 A7 _B7_ 五、發明説明（25 ) _ 元MC2之控制閘則連接於第2字元線WL2。第2字元線WL2 之佈線寬度為第1字元線WL1之佈線寬度的一半。因第1及第2記憶體胞元MCI、MC2之胞元電晶體之通道長及通道領域的雜質濃度相同，故第2記憶體胞元MC2之正向電流為第 1記憶體胞元MC1之正向電流之一半。、連接於第1字元線WL1之多數第1記憶體胞元MC1係串聯連接。即，鄰接之第1記憶體胞元MCI之資料輸入及輸出節點（胞元電晶體之源極與汲極）係相互連接。同樣地，連接於第字元線WL2之多數第2記憶體胞元MC2係串聯連接。即，鄰接之第2記憶體胞元MC2之資料輸入及輸出節點 (胞元電晶體之源極與汲極）係相互連接。多數位元線BL係排列成與第1及第2字元線WL1、WL2 垂直相交。位元線BL連接於第1及第2記憶體胞元MC1、 MC2之資料輸入及輸出節點。本實施型態之快閃記憶體中，圖中虛線所示之成對之第1及第2記憶體胞sMcl、MC2係作為用以記憶四進制資料之多元記憶體而作用。基準電流產生電路24生成3種基準電流IREF1、IREF2、IRF3，並將其中一者供給於感測放大 16。其他之構造除無圖示之控制電路外，均與第丨實施型態相同。第11圖係顯示第4實施型態中之資料的寫入條件、全部抹除:件及讀出條件。多元記憶體胞元係以抹除之狀態保持貝料11 ，以寫入狀態保持“資料00” 、‘‘資料〇1” 、 Μ料10巾任-者。本實施型態中，前述各資料均直接本紙張尺度適用中關家標準⑽）M規格⑵〇χ297公爱） -28- 519753 A7 B7 五、發明説明（26 ) 對應於二進制資料。寫入條件及讀出條件，係以對第10圖中以長圓表示之多元記憶體胞元進行資料之讀寫為例而作顯示。寫入動作（選擇寫入）係，分別供給8V、0V於位於用以寫入資料之多元記憶體胞元兩側之成對之位元線BL2、 BL3。供給8V於鄰接於位元線BL2之位元線BL1。供給0V 於鄰接於位元線BL3之位元線BL4。寫入“資料00”時，同時供給12V於第1字元線WL11及第2字元線WL21，且供給接地電壓（0V)於其他之字元線。寫入“資料01”時，供給 12於第1字元線WL11，且供給接地電壓於其他之字元線。寫入“資料10”時，供給12V於第2字元線WL21，且供給接地電壓於其他之字元線。由該結果，由基板將熱電子至少注入記憶體胞元MC1、MC2之浮置閘中任一者，且記憶體胞元之臨界電壓增高。且，多元記憶體胞元之狀態於寫入“資料00” 、“資料01” 、“資料11”時，分別為“00 狀態”、“01狀態”、“10狀態”。全部抹除係，供給15V於所有之位元線BL，且不選擇 (0V)全部之第1及第2字元線WL11、WL12.....WL21、 WL22···。且，因所有之記憶體胞元MCI、MC2為“ 1狀態”，故全部之多元記憶體胞元為“ 11狀態”。讀出動作係，分別供給2 V、0V於位於用以讀出資料之多元記憶體胞元兩側之成對之位元線BL2、BL3。供給2 V 於鄰接於位元線BL2之位元線BL1。供給0V於鄰接於位元線BL3之位元線BL4。同時供給2.5V於連接於多元記憶體胞本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -----------------------裝…-..............、玎.......-.........線· (請先閲讀背面之注意事項再填寫本頁) -29- 519753 A7 _ B7 ___ 五、發明説明（V ) f 元之第1WL12及第2字元線WL21。且，與分別流向多元記憶體胞元内之第1記憶體胞元MCI及第2記憶體胞元MC2之記憶體胞元電流之總量對應，測出保持於多元記憶體胞元中之多元資料。第12圖係顯示讀出動作中之記憶體胞’元電流與基準電流之關係。如前述，本實施型態於進行讀出動作時，流向第1記憶體胞元MCI之記憶體胞元電流IMC1與流向第2記憶體胞元 MC2之記憶體胞元電流IMC2之和，為多元記憶鱧胞元之記憶體胞元電流IMC。且，記憶體胞元電流IMC較第1基準電流IREF1小時，於多元記憶體胞元測出保持有“資料00” (“00狀態，，）。記憶體胞元電流IMC於第1基準電流1REF1 與第2基準電流IREF2之間時，於多元記憶體胞元測出保持有“資料01”（ “01狀態，，）。記憶體胞元電流IMC於第2基準電流IREF2與第3基準電流IREF3之間時，於多元記憶體胞元測出保持有“資料1〇”（ “ 10狀態”）^記憶體胞元電流IMC較第3基準電流IREF3大時，於多元記憶體胞元測出保持有“資料11”（ “11狀態”）。此外，本實施型態中，令供給於第1及第2字元線^^乙1、 WL2之電壓設定成’第2記憶體胞元MC2為1狀態之《己憶體胞元電流IMC2係第1記憶體胞元1^01為“1狀態”之記憶體胞元電流IMC1之一半。第1基準電流1REF1係設疋為，“00狀態，，時之記憶體胞元電流與“01狀態”時之記憶體胞元電流IMC之中間值。第2基準電流IREF2係設定本紙張尺度適用中國國家標準（CNS) M規格（210X297公釐） -30- 519753 A7 B7 28 五、發明説明（為，“01狀態”時之記憶體胞元電流IMC與“10狀態”時之記憶體胞元電流IMC之中間值。第3基準電流IREF3係設定為，“10狀態”時之記憶體胞元電流IMC與“11狀態” 時之記憶體胞元電流IMC之中間值。因此，於所有之狀態中，讀出邊際均相等。如前述，本實施型態亦可得與前述實施型態相同之效果。進而，本實施型態係，將二進制資料分別寫入或讀出閘寬度相異之成對之第1及第2記憶體胞元MCI、MC2時，將流向第1及第2記憶體胞元MCI、MC2之記憶體胞元電流 IMC1、IMC2之總量，與多數基準電流IREF1、IREF2分別作一比較，測出多元資料的邏輯位準。即，將對應預先形成之記憶體胞元之形狀（閘寬度）而生成之多數記憶鱧胞元電流IMC(IMC1+IMC2)，與基準電流IREF1、IREF2、IREF3 分別作一比較。因利用預先賦予之記憶體胞元之特性而執行讀寫動作，故可輕易地寫入多元資料，並同時提升讀出邊際。藉由注入離子而調整臨界電壓之習知多元記憶體胞元係，不易調整離子之注入量，且讀出邊際降低。將基準電流IREF卜IREF2、IREF3之值設定為，於“00 狀態”、“01狀態”、“10狀態”、“11狀態”時流動之記憶體胞元電流IMC之中間。因此，以各邏輯位準而言，可增加讀出邊際並提升可靠性。不需分別對佈線寬度相異之字元線WL1、WL2，以每次進行讀出動作時皆相異之基準電流判斷資料。即，因基準電流係不受位址之影響而生成，故可簡化基準電流產生本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ............裝..................訂….......-.......線 (請先閲讀背面之注意事項再填寫本頁) -31- A7

519753 五、發明説明（29 ) 電路24之構造。進行讀出動作時，不需分別對佈線寬度相異之字元線 WL1、WL2供給不同之電壓。第13係顯示本發明之不揮發性半導體記憶體之讀出動作方法及不揮發性半導體記憶體之第5實施型態。本實施型態與申請專利範圍第4、7、8及10項對應。與第1及第2實施型態說明之電路、信號相同之電路、信號，則賦予同樣的元件標號，並省略有關該等之詳細說明。此不揮發性半導體記憶體，係使用CMOS製程，作為快閃記憶體而形成於矽基板上。快閃記憶體具有記憶體胞元陣列20、行解碼器12、列解碼器14、感測放大器16、基準電流產生電路24及無圖示之輸入及輸出電路、控制電路等。與前述第2實施型態相同地，記憶體胞元陣列2〇係以具有捕捉閘之多數第1及第2記憶體胞元MCI、MC2構成。第1 記憶體胞元MCI之控制閘連接於第1字元線WL1。第2記憶體胞元MC2之控制閘則連接於第2字元線WL2。第2字元線 WL2之佈線寬度為第1字元線WL1之佈線寬度的一半。因第 1及第2記憶體胞元MCI、MC2之胞元電晶體之通道長及通道領域的雜質濃度相同，故第2記憶體胞元MC2之正向電流為第1記憶體胞元MCI之正向電流的一半。如圖中虛線所示，本實施型態之快閃記憶體係，成對之第1及第2記憶體胞元MCI、MC2分別作為用以記憶四進制資料之2個多元記憶體而作用。基準電流產生電路24生成請· 先閲讀背* 意事項

頁訂

-32- 519753 五、發明説明（3G ) 3種基準電流1REF i、IREF2、IREF3，且將其中任一者供給 (請先閲讀背面之注意事項再填寫本頁) 於感測放大器16。其他之構造除無圖示之控制電路外，均與第2實施型態（第4圖）相同。第14圖係顯示第4實施型態中之資料的寫入條件、全部抹除條件及讀出條件。多元記憶體胞元以抹除之狀態保持“資料丨i ” ，並以寫入之狀態保持“資料〇〇，，、“資料〇1，，、“資料1〇,，中任一者。本實施型態中，前述各資料直接對應於二進制資料。寫入條件及讀出條件，係以對第13圖中以長圓所示之多元§己憶體胞元（與捕捉閘内右侧對應之胞元）進行資料之讀寫為例而作顯示。寫入動作（選擇寫入）係，分別供給〇v、6V於位於用以寫入資料之多元記憶體胞元兩側之成對之位元線BL2、 BL3。供給0V於鄰接於位元線BL2之位元線BL1。供給6V 於鄰接·於位元線BL3之位元線BL4。寫入“資料〇〇，，時，同時供給12V於第1字元線WL11及第2字元線WL21 ,且供給接地電壓於其他之位元線。寫入“資料01，，時，供給12v 於第1字元線WL11，且供給接地電壓於其他之位元線。寫入“資料10”時，供給12V於第2字元線WL21，且供給接地電麼於其他之位元線。由該結果，由基板將熱電子至少注入記憶體胞元MCI、MC2之浮置閘中任一者，且記憶體胞元之臨界值增高。且，多元記憶體胞元之狀態於寫入“資料00” 、“資料〇 1 ” 、“資料11 ”時，分別為“ 〇〇狀態”、 “〇1狀態”、“10狀態”。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） •33. 519753 A7 B7 五、發明説明（31 ) 此外，將熱電子注入與第13圖所示之浮置閘左側對應之多元記憶體胞元時，與前述相反地，供給6V於位元線 BU、BL2，且供給0V於位元線BL3、BL4 〇全部抹除係，供給6V於所有之位元線BL，且供給-5V 於所有之第1及第2字元線WL11、WL12.....WL21、 WL22···。且，因所有之記憶體胞元MCI、MC2全為“1狀態”，故所有之多元記憶體胞元均為“11狀態”。讀出動作係，分別供給2V、0V於位於用以讀出資料之多元記憶體胞元兩側之成對之位元線BL2、BL3。供給2V 於鄰接於位元線BL2之位元線BL1。供給0V於鄰接於位元線BL3之位元線BL4。同時供給3V於鄰接於多元記憶體胞元之第1字元線WL12及第2字元線WL21L。且，與前述第4 實施型態相同地，將分別流向多元記憶體胞元内之第1記憶體胞元MCI及第2記憶體胞元MC2之記憶體胞元電流IMC 之總量，分別與基準電流IREF1、IREF2、IREF3作一比較，測出保持於多元記憶體胞元中之多元資料的邏輯位準。此外，讀出保持於與第13圖所示之浮置閘左側對應之多元記憶體胞元中之資料時，與前述相反地，供給0V於位元線BL1、BL2，且供給2V於位元線BL3、BL4。即，第1 及第2記憶體胞元MC卜MC2之胞元電晶體具一與前述為相反方向之電場。如前述，於本實施型態中亦可得與前述第4實施型態相同之效果。進而，即使係捕捉型之多元記憶體胞元，亦與浮置閘型之記憶體胞元相同，可提高讀出邊際並提升進行請· 先閲讀背· 注 · 意事項

訂

本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -34- 519753 A7 — _B7__ 五、發明説明（32 ) · 讀出動作時之可靠性。此外，前述實施型態中說明之例子為，第2字元線WL2 之佈線寬度W2為第1字元線WL1之佈線寬度W1的一半，且，第2記憶體胞元MC2之記憶體胞元電流為第1記憶體胞元MC1之記憶體胞元電流的一半。本發明並不限於此一實施型態。本發明亦可應用於以多數佈線寬度相異之字元線 (胞元電晶體之閘寬度）構成記憶體胞元陣列之例。又，胞元電晶體之特性雖係不易使元件細微化、閘寬度減小，但卻會受到狹窄通道效應（Narrow Channel)及反（Inverse)狹窄通道效應之影響。因此，有時閘寬度與記憶體胞元電流 (正向電流）不成比例。此時，可藉注入離子等而適宜地調整通道領域CH之雜質濃度，以調整記憶體胞元電流。一般而言，比起將第1及第2記憶體胞元MCI、MC2之正向電流調整為一致，調整為相異之方向較易。前述實施型態說明之例係將本發明應用於快閃記憶體，該快閃記憶體係具有一配置有佈線寬度相異之2種字元線WL1、WL2之記憶體胞元陣列者。本發明不限於此一實施型態。譬如，亦可將本.發明應用於具有一配置有佈線寬度相異之3種以上字元線之記憶體胞元陣列。前述之實施型態中，係將本發明應用於快閃記憶體為例而作說明。本發明並不限於此一實施型態。本發明.可為虛擬接地型之可進行電性改寫之不揮發性半導體記憶趙。前述第3實施型態中說明之例係，以具有捕捉閘之記憶體胞元MCI、MC2構成記憶體胞元陣列2〇。本發明並本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -訂· :線丨 -35- 519753 A7 B7 五、發明説明（33 ) 〃不限於此一實施型態。譬如，可以具浮置閘之記憶體胞元構成記憶體胞元陣列。前述第4及第5實施型態中說明之例係，於進行讀出動作時，將記憶體胞元電流IMC與基準電流IREF1、IREF2、 IREF3作一比較，測出保持於記憶體胞元中之資料。本發明並不限於此一實施型態。譬如，可於進行讀出動作時，以感測放大器16執行2次資料之檢測，測出保持於記憶體胞元中之資料。此時，首先，·於開始之動作中測出記憶體胞元電流IMC與第2基準電流IREF2之大小。記憶體胞元電流 IMC較第2基準電流IREF2大時，於下一動作中將記憶體胞元電流IMC與第3基準電流IRF3作一比較，測出多元記憶體胞元為“11狀態”或“10狀態”。記憶體胞元電流IMC較第2基準電流IREF2小時，於下一動作中將記憶體胞元電流 IMC與第1基準電流IREF1作一比較，測出多元記憶體胞元為“01狀態”或“〇〇狀態”。前述之第4及第5實施型態中說明之例係，以相互鄰接之第1及第2記憶體胞元MCI、MC2構成多元記憶體胞元。本發明並不限於此一實施型態。譬如，可以未鄰接之第1 及第2記憶體胞元MCI、MC2構成多元記憶體胞元。前述第4及第5實施型態中說明之例係，於進行讀出動作時，供給相同之電壓於第1及第2字元線，且，令為“1 狀態”之第1記憶體胞元MC1之記憶體胞元電流，異於為 “ 1狀態”之第2記憶體胞元MC2之記憶體胞元電流 IMC2。本發明並不限於此一實施型態。譬如，以記憶體胞本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -36- (請先閲讀背面之注意事項再填寫本頁) tr· 519753 A7 _— _B7___ 五、發明説明（34 ) 元電流IMC1、IMC2之和而得之多元記憶體胞元，於各狀態中之記憶體胞元電流IMC之差不大時，如第3實施型態所示般，令供給於第2字元線WL2之電壓較供給於第1字元線 WL1之電壓大，因而可更提高讀出邊際。整理前述實施型態中所說明之發明，係如下所示。 (附記1) 一種不揮發性半導體記憶體之讀出動作方法，係用以讀出保持於一不揮發性記憶體胞元中之資料者；該不揮發性έ己憶體胞元係分別連接於佈線寬度相異之多數字元線者，該方法並進行以下處理，即：讀出前述資料時，將流向前述記憶體胞元之記憶體胞疋電流’與連接於該記憶體胞元上之前述字元線的佈線寬度對應之基準電流作一比較，測出保持於前述記憶體胞元中之資料的邏輯位準。 (附記2) 一種不揮發性半導體記憶體之讀出動作方法，係用以讀出保持於一不揮發性第1及第2記憶體胞元中之資料者；該第1及第2記憶體胞元係分別連接於佈線寬度相異之第^ 及第2字元線者；該方法並進行以下處理，即：由前述第1記憶體胞元讀出前述資料時，將流向該第j 記憶體胞元之記憶體胞元電流與第1基準電流作一比較，測出保持於前述第丨記憶體胞元中之資料的邏輯位準，由前述第2記憶體胞元讀出前述資料時，將流向該第2 記憶體胞元之記憶體胞元電流，與異於前述第丨基準電流之本紙張尺度咖中家標準（CNS) Α4規格（210X297公釐) ......................裝…： (請先閲讀背面之注意事项再填寫本頁) 、-Ί— :線· -37· 519753 發明説明（35 第2基準電流作-比較，測出保持於前述第2記憶體胞元中之資料的邏輯位準。 (附記3) * -種不揮發性半導體記憶趙之讀出動作方法，係用以讀出保持於一不揮發性第1及第2記憶體胞元中之資料者；該第1及第2記憶體胞元係分別連接於佈線寬度相異之第i 及第2字元線者；該方法並進行以下處理即：由前述第1記憶體胞元讀出前述資料時，供給前述第i 字元線第丨電壓，並將流向該第丨記憶體胞元之記憶體胞電流與基準電流作一比較’測出保持於前述第^己憶趙胞中之資料的邏輯位準；由則述第2記憶體胞元讀出前述資料時，供給前述第字元線一與前述第丨電壓為相異值之第2電壓，並將流向第2記憶體胞元之記憶體胞元電流與前述基準電流作一較，測出保持於前述第2記憶體胞元中之資料的邏輯位準 (附記4) 如附記3之不揮發性半導體記憶體之讀出動作方法，係於前述第1及第2記憶體.胞元保持有相同之邏輯位準的頁料時，令前述第1電壓及前述第2電壓設定成前述記憶體胞元電流相等。 (附記5 ) 一種不揮發性半導體記憶體之讀出動作方法，係用讀出保持於成對之不揮發性第丨及第2記憶體胞元中之多兀資料者；該第i及第2記憶體胞元係分別連接於佈線寬度相元元 (請先閱讀背面之注意事項再本頁) 2 該比其資以元 .訂丨本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公楚） -38- B7 五、發明說明（36 ) 、異之第1及第2字元線者；該方法並進行以下處理，即：由前述第1及第2記憶體胞元讀出資料時，將流向該第1 及第2記憶體胞元之記憶體胞元電流與多數基準電流分別作一比較，測出前述多元資料之邏輯位準。 (附記6) 如附記5之不揮發性半導鱧記憶體之讀出動作方法，其係於由前述第1及第2記憶體胞元讀出資料時，供給前述第i 字元線第1電壓，且，供給前述第2字元線一與前述第1電壓為相異值之第2電壓。 (附記7) 一種不揮發性半導體記憶體，係具有：不揮發性第1及第2記憶體胞元；第1字元線，係連接於前述第1記憶體胞元之控制閘者；及第2字το線’係連接於前述第2記憶體胞元之控制閘，且佈線寬度與前述第1字元線相異者；該記憶體並進行以下處理，即：由前述第1記憶趙胞元讀出資料時，將流向該第丨記憶體胞元之記憶體胞元電流與第丨基準電流作一比較，測出保持於前述第1記憶體胞元中之資料的邏輯位準；由前述第2記憶體胞元讀出資料時，將流向該第2記憶體胞元之記憶體就電流，與異於前述^基準電流之第2 基準電流作—比較，測出保持於前述第2記憶體胞元中之資料的邏輯位準。 519753 A7 五、發明說明（37 ) (附記8) 一種不揮發性半導體記憶體，係具有：不揮發性第1及第2記憶體胞元；請* 先閲讀. 背注

第1字元線，係連接於前述第1記憶體胞元之控制閘，且，於選擇前述第1記憶體胞元時供給有第1電壓者；及第2字元線，係連接於前述第2記憶體胞元之控制閘，而於選擇前述第2記憶體胞元時，供給有一異於前述第1電壓之第2電麗’且佈線寬度與前述第1字元線相異者；該記憶體並進行以下處理，即：由則述第1及第2 s己憶體胞元中任一者讀出資料時，將流向該記憶體胞元之記憶體胞元電流與基準電流作一比訂較，測出保持於該記憶體胞元中之資料的邏輯位準。 (附記9) 如附記8之不揮發性半導體記憶體，其係於前述第1及第2記憶體胞元保持有相同之邏輯位準的資料時，令前述第

1電壓及前述第2電壓設定成前述記憶體胞元電流相等。 (附記10) 一種不揮發性半導體.記憶體，係具有：不揮發性第1及第2記憶體胞元；第1字元線，係連接於前述第丨記憶體胞元之控制閘者，及第2字元線，係連接於前述第2記憶體胞元之控制閘，且’佈線寬度與前述第1字元線相異者；且，則述乡7G資料係保持於成對之前述第1及第2記憶本紙張尺度_中aiiw (CNS) A4規格⑵0><297公^7 -40- 519753 ❿ A7 B7 五、發明説明（38 ) 體胞元中；該記憶體並進行以下處理，即：由前述第1及第2記憶體胞元讀出前述多元資料時，將流向該第1及第2記憶體胞元之記憶體胞元電流與多數基準電流作一比較，測出前述多元資料的邏輯位準。 (附記11) 如附記10之不揮發性半導體記憶體，其係於讀出前述多元資料時，供給前述第Γ字元線第1電壓，且，供給前述第2字元線一與前述第1電壓為相異值之第2電壓。 (附記12) 如附記7、8、10中任一項之不揮發性半導體記憶體，其中前述多數第1字元線係間隔排列；前述多數第2字元線則分別排列於前述第1字元線之間。 (附記13) 如附記12之不揮發性半導體記憶體，其中前述第丨字元線上，連接有多數串聯連接之前述第丨記憶體胞元之前述控制閘，前述第2字元線上，連接有多數串聯連接之前述第2記憶體胞元之前述控制閘，鄰接之前述第1記憶體胞元中相互連接之資料輸入及輸出節點，與鄰接之前述第2記憶體胞元中相互連接之資料輸入及輸出節點，分別連接於多數位元線。 (附記14) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ........................裝…： (請先閲讀背面之注意事項再填寫本頁) .訂· .線丨 -41· A7 B7

五、發明説明如附記7、8、10中任一項之不揮發性半導體記憶體，其中則述第1及第2 §己憶體胞元係具有一用以儲存電荷之絕緣性浮置閘。 (附記15) 如附記7、8、10中任一項之不揮發性·半導體記憶體，其中前述第1及第2記憶體胞元係具有一用以捕捉電荷之絕緣性捕捉閘。附記6之不揮發性半導體記憶體之讀出動作方法及附記11之不揮發性半導體記憶體中，成對之第1及第2記憶體胞元係作為用以保持多元資料之多元記憶體而作用。譬如’供給於連接於第1記憶體胞元之第1字元線的第1電壓，及供給於連接於第2記憶體胞元之第2字元線的第2電壓，於第1及第2 s己憶體胞元保持有相同之邏輯位準之的資料時，係設定成流向第1及第2記憶體胞元之記憶體胞元電流相等。即’流向第1及第2 έ己憶體胞元之記憶體胞元電流中之一方的記憶體胞元電流，係藉第1電壓或第2電壓而增加。由該結果’可提高以第1及第2記憶體胞元構成之多元記憶體胞元之讀出邊際，並提升進行讀出動作時之可靠性。如前述，雖就本發明而作詳細說明，但前述實施型態及該變形例不過是發明之一例，本發明並不限於此。當然，於未脫離本發明之範圍内可作變形。【發明之效果】申請專利範圍第1、2項之不揮發性半導體記憶體之讀出動作方法，及申請專利範圍第5項、第8至10項之不揮發本紙張尺度適用中國國家標準（CNS) Α4規格（210Χ297公釐） -42- 519753 A7 B7 五、發明説明（40 性半導體記憶體係’藉由對應字元線之佈線寬度而設定基準電流，故可於每一閘寬度相異之記憶體胞元，將基準電流設定為最適當之值。由於依每一記憶體胞元之特性而設定基準電流，故可提高讀出邊際，並提升進行讀出動作時之可靠性。申請專利範圍第3項之不揮發性半導體記憶體之讀出動作方法，及申請專利範圍第6項之不揮發性半導體記憶體，由於可令閘寬度（佈線寬度）相異之第1及第2記憶體胞元（第1及第2字元線）之記憶體胞元電流相同，故用以判斷資料的邏輯位準之基準電流可為單一者。由該結果，可簡化地構成基準電流之生成電路，並縮小不揮發性半導體記憶體之晶片尺寸。由於可藉第1及第2電壓而令對應於相同邏輯位準之資料之第1及第2記憶體胞元的記憶體胞元電流相等，故可令第1及第2記憶體胞元之讀出邊際相等。申請專利範圍第4項之不揮發性半導體記憶體之讀出動作方法’及申請專利範圍第7項之不揮發性半導體記憶體’因利用預先供給之記憶體胞元之特性而執行讀寫動作’故可不進行複雜之控制便輕易地寫入多元資料，同時提升讀出邊際。【元件標號對照表】 10···記憶體胞元陣列 16…感測放大器 12·.·行解碼器 18…基準電流產生電路 14···列解碼器 20…記憶體胞元陣列紙張尺度通用中國國家標準（CNS) A4規格（2獄297公楚） ......................裝-…..............訂.................線· (請先閲讀背面之注意事项再填寫本頁) -43- 519753 A7 B7 五、發明説明（41 ) 22、24...基準電流產生電路 WL1···第1字元線 WL2...第2字元線 BL...位元線 BL1〜BL4···位元線 CH...通道領域 L...通道長 MO、Ml...讀出邊際 D...汲極 IMC1、2...記憶體胞元電流 IREF...基準電流 IREF1、IREF2、IREF3…基準電流 MCI·.·第1記憶體胞元 MC2···第2記憶體胞元 S...源極 SW...側牆 TG...捕捉閘 Wl、W2.··閘寬度 WL11、12、…位元線 WL21、22、…位元線 •44- 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）

Claims

519753 六、申請專利範圍種不揮發陡半導體5己憶體之讀出動作方法，係用以讀出保持於一不揮發性記憶體胞元中之資料者；該不揮發性記憶體胞元係分別連接於多數佈線寬度相異之字元線者；該方法並進行以下處理，即：項出刖述資料時，將流向前述記憶體胞元之記憶體胞元電流，與連接於該記憶體胞元上之前述字元線的佈線寬度對應之基準電流作一比較，測出保持於前述記憶體胞元中之資料的邏輯位準。 2. —種不揮發性半導體記憶體之讀出動作方法，係用以讀出保持於一不揮發性第丨及第2記憶體胞元中之資料者，該第1及第2記憶體胞元係分別連接於佈線寬度相異之第1及第2字元線者；該方法並進行以下處理，即：由前述第1記憶體胞元讀出前述資料時，將流向該第 I 1記憶體胞元之記憶體胞元電流與第1基準電流作一比較，測出保持於前述第1記憶體胞元中之資料的邏輯位準，由前述第2記憶體胞元讀出前述資料時，將流向該第 2 s己憶體胞元之記憶體胞元電流，與異於前述第1基準電流之第2基準電流作一比較，測出保持於前述第2記憶體胞元中之資料的邏輯位準。 3. —種不揮發性半導體記憶體之讀出動作方法，係用以讀出保持於一不揮發性第1及第2記憶體胞元中之資料者，該第1及第,2記憶體胞元係分別連接於佈線寬度相異之第1及第2字元線者；該方法並進行以下處理，即：本紙張尺度適用中國國家標準（CNS) A4規格（210X 297公釐） -45- 519753 A8 B8 C8 D8 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 由前述第1記憶體胞元讀出前述資料時，供給前述第 1字元線第1電壓，並將流向該第1記憶體胞元之記憶體胞元電流與基準電流作一比較，測出保持於前述第1記憶體胞元中之資料的邏輯位準；由前述第2記憶體胞元讀出前述資料時，供給前述第 2字元線一與前述第1電壓為相異值之第2電壓，並將流向該第2記憶體胞元之記憶體胞元電流與前述基準電流作一比較，測出保持於前述第2記憶體胞元中之資料的邏輯位準。訂丨 4· 一種不揮發性半導體記憶體之讀出動作方法，係用以讀出保持於成對之不揮發性第1及第2記憶體胞元中之多元資料者；該第1及第2記憶體胞元係分別連接於佈線寬度相異之第1及第2字元線者；該方法並進行以下處理，即： ♦ 由前述第1及第2記憶體胞元讀出資料時，將流向該第1及第2記憶體胞元之記憶體胞元電流與多數基準電流分別作一比較，測出前述多元資料之邏輯位準。 5· —種不揮發性半導體記憶體，係具有：不揮發性第1及第2記憶體胞元；第1字元線，係連接於前述第1記憶體胞元之控制閘者；及第2字元線，係連接於前述第2記憶體胞元之控制閘，且佈線寬度與前述第1字元線相異者；該記憶體並進行以下處理，即：

-46- 519753 A8 B8 C8 ___D8 六、申請專利範圍由前述第1記憶體胞元讀出資料時，將流向該第1記憶體胞元之記憶體胞元電流與第1基準電流作一比較，測出保持於前述第1記憶體胞元中之資料的邏輯位準；由前述第2記憶體胞元讀出資料時，將流向該第2記憶體胞元之記憶體胞元電流，與異於前述第丨基準電流之第2基準電流作一比較，測出保持於前述第2記憶體胞元中之資料的邏輯位準。 6. —種不揮發性半導體記憶體，係具有：不揮發性第1及第2記憶體胞元；第1字元線，係連接於前述第1記憶體胞元之控制閘’且’於選擇前述第1記憶體胞元時供給有第1電壓者；及第2字元線，係連接於前述第2記憶體胞元之控制閘，而於選擇前述第2記憶體胞元時，供給有一異於前述第1電壓之第2電壓，且佈線寬度與前述第1字元線相異者；該記憶體並進行以下處理，即：由前述第1及第2記憶體胞元中任一者讀出資料時，將流向該記憶艘胞元之記憶體胞元電流與基準電流作一比較，測出保持於該記憶體胞元中之資料的邏輯位準。 7· —種不揮發性半導體記憶體，係具有：不揮發性第1及第2記憶體胞元；第1字元線，係連接於前述第1記憶體胞元之控制問者；及本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

-47- 519753 A8 B8 C8 D8 申請專利範圍 ........................裝…… (請先閲讀背面之注意事項再填寫本頁) 第2予70線，係連接於前述第2記憶體胞元之控制閘，且，佈線寬度與前述第丨字元線相異者；且，前述多元資料係保持於成對之前述第丨及第2記憶體胞元中；該記憶體並進行以下處理，即：由刖述第1及第2記憶體胞元讀出前述多元資料時，將流向該第1及第2記憶體胞元之記憶體胞元電流與多數基準電流作一比較，測出前述多元資料的邏輯位準。 8·如申請專利範圍第5至7項中任一項之不揮發性半導體記憶體，其中前述多數第1字元線係間隔排列；前述多數第2字元線則分別排列於前述第1字元線之、訂丨間。 9·如申請專利範圍第5至7項中任一項之不揮發性半導體記憶體，其中前述第1及第2記憶體胞元係具有一用以儲存電荷之絕緣性浮置閘。 10·如申請專利範圍第5至7項中任一項之不揮發性半導體記憶體，其中前述第1及第2記憶體胞元係具有一用以捕捉電荷之絕緣性捕捉閘。本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） -48-