JPH0488671A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、ＭＯＳトランジスタ構造のメモリセルを持つ
不揮発性半導体記憶装置に係り、特に製造工程中に製造
条件によってデータが固定的に書き込まれる、いわゆる
マスクＲＯＭに関する。

（従来の技術） 従来より、ＭＯＳトランジスタ構造のメモリセルを用い
たマスクＲＯＭが広く用いられている。

この種のマスクＲＯＭでは通常、ユーザーが指定したデ
ータをマスクパターンにしてチャネルイオン注入を行い
、情報″０”、“１”に対応してメモリセルをエンハン
スメント（Ｅ）型またはデプレション（Ｄ）型とするこ
とで情報が固定的に書込まれる。データ読出しは、選択
されたメモリセルのゲート、ソースを接地電位として、
電流が流れるか否かを検出することにより行われる。

この様な従来のマスクＲＯＭは、データを書き込んだ後
にゲート絶縁膜形成２ゲート電極形成。

層間絶縁膜形成、コンタクト孔形成、そして配線形成と
いう工程を経て得られる。したがってデータ書込み後の
時間が長く、ユーザーからの製造依頼を受けてから製品
を完成するまでの時間（ＴＡＴ）が長くかかるという問
題があった。

また、チャネルイオン注入によりデータ書込みを行うマ
スクＲＯＭは、データをＭＯＳトランジスタのしきい値
電圧の差として記憶するものである。したがって多値構
成を採ろうとすると、チャネルイオン注入量を三種以上
に設定することになるが、この場合三種以上のしきい値
電圧の違いを検８するにはセンス回路の構成が複雑にな
る。セル電流の大きさにより情報読出しを行おうとして
も、セル電流の飽和値がチャネルイオン注入量によって
はほとんど変化しないため、多値構成を採用することが
難しい。

（発明が解決しようとする課題） 以上のように従来のチャネルイオン注入によりデータ書
込みを行うマスクＲＯＭは、データ書込み後の製造工程
が長く、また多値構成を採用することが難しい、といっ
た問題があった。

本発明はこの様な点に鑑みなされたもので、データ書込
み後の製造工程が短縮され、データの多値構成の採用も
容易であるマスクＲＯＭを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明にかかるマスクＲＯＭは、ゲート電極が一部ドレ
イン拡散層に重なる状態をなして、かつドレイン拡散層
が情報に応じて異なる不純物濃度に設定されたＭＯＳト
ランジスタ構造のメモリセルを用いて構成され、ゲート
・ドレイン間に所定の電圧を印加したときのドレイン拡
散層で生じるバンド間トンネリングによる電流を検出す
ることにより情報読出しが行われることを特徴とする。

（作　用） 本発明によるマスクＲＯＭは、ドレイン拡散層の不純物
濃度がデータになる。したがって、ユーザーからの依頼
がある前にゲート電極までパターン形成した状態のウェ
ハを用意しておくことができるから、従来のチャネルイ
オン注入方式に比べてデータ書込み後の工程が短くなり
、ＴＡＴの短縮が図られる。また、ドレイン拡散層のゲ
ート電極と重なる領域表面で生じるバンド間トンネリン
グによる電流は、ドレイン拡散層濃度によって飽和値が
大きく異なり、したがってセル電流を検出する方式で多
値構成のマスクＲＯＭを容易に実現することができる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図（ａ）　（ｂ）　（ｃ）は一実施例のメモリセル
を示す平面図とそのＡ−Ａ’　およびＢ−Ｂ’断面図で
ある。ｐ型シリコン基板１に通常のＬＯＣＯ５法により
フィールド酸化膜２が形成され、素子領域にはパンチス
ルー防止用のｐ型拡散層層３が形成されている。素子領
域表面には必要に応じてチャネルイオン注入が行われて
、所定のしきい値を持つＥ型とされる。そして約１００
人の熱酸化膜からなるゲート絶縁膜４を介してゲート電
極５がパターン形成され、砒素のイオン注入によってド
レイン、ソース拡散層６１．６２が形成されている。素
子形成された基板上はＣＶＤ絶縁膜８により覆われ、こ
れにコンタクト孔が開けられてＡＪ７配線９．１０が形
成されている。

ここで、ゲート電極４は、ドレイン、ソース拡散層６に
対して一部重なるように形成されていることがメモリ動
作原理上必要である。モしてドレイン、ソース拡散層６
は、データ“０″　　“１“に応じてその不純物濃度が
異なる値に設定されている。例えば、データ′０”のメ
モリセルでは、ドレイン、ソース拡散層６の不純物濃度
が１×１０　”／　ａｍ　’に設定され、データ”１”
１７）メモｌＪセルではこれがＩ　Ｘ　１０　”／ａｓ
３に設定される。

第２図（ａ）〜（ｄ）は、メモリセルの具体的な製造工
程を示す。ｐ型シリコン基板１にフィールド酸化膜を形
成した後、パンチスルー防止用のｐ型拡散層３を形成す
る。さらに適当なＥ型のしきい値を得るために必要なチ
ャネルイオン注入を行った後、ゲート絶縁膜４を形成し
、この上にＣＶＤにより多結晶シリコン膜５゜を堆積す
る。

堆積した多結晶シリコン膜５゜には、ＰＯＣ，ｌ！３を
用いてリンをドープする（第２図（ａ））。ついでＰＥ
Ｐ工程を経て、多結晶シリコン膜５゜をパターニングし
てゲート電極５を形成する（第２図（ｂ））。ここまで
は、ユーザーからの注文に先立って形成しておくことが
できる。

次に具体的な仕様に基づくデータ書き込み工程に入る。

すなわちデータをマスクパターンにして、ドレイン、ソ
ース拡散層６を形成する（第２図（Ｃ））。例えば、“
０”データのマスクパターンを用いて、不純物濃度１　
ｘ　１０１６／　ｃｓ”の拡散層を形成し、これとは反
転した“１″データのマスクパターンを用いて不純物濃
度ｌＸ１０２１／ｃＩＴ１３の拡散層を形成する。

その後通常のＭＯＳプロセスと同様に、ＣＶＤ絶縁膜８
を堆積し、コンタクト孔を開けてＡ、１７配線９，１０
を形成する（第２図（ｄ〉）。

第３図は、この実施例によるメモリセルの特性を示す。

メモリセルのゲートおよびソースを接地して、ドレイン
に正電位を与えると、ゲート電極と重なるドレイン拡散
層表面部でバンド間トンネリングによる電流が流れる。

この電流は、ドレイン拡散層の不純物濃度によって異な
り、ドレイン拡散層の表面不純物濃度がＩ　Ｘ　１０　
”／　ｃｍ３であるデータ″Ｏ″のメモリセルと、ｌＸ
ｌ０”／Ｃｆｆ１３であるデータ“１“のメモリセルと
は、それぞれ図のような電圧・電流特性となる。例えば
、ドレイン電圧７Ｖの点で見ると、検出される電流は、
“Ｏ＃の場合ｌＸｌ０−”Ａであるのに対し、“１“の
場合１’Ｘ　１０−９Ａとなる。したがってこの電流値
の相違により容易に“０”、“１”の判別ができる。

第４図は具体的にこの実施例のマスクＲＯＭのセルアレ
イをＮＯＲ型とした場合の等価回路である。図示のよう
にビット線ＢＬとワード線ＷＬの交差位置に選択ゲート
Ｑｓを介して１個のメモリトランジスタＱＭが配置され
てメモリセルか構成される。データ読出し時、ｖｃａ−
ｖ、−□ｖとし、ビット線ＢＬに７Ｖ、ワード線ＷＬに
ＯＶを印加して電流を検出することにより、データ“０
“または“１″が読み出される。

以上のようにこの実施例によるマスクＲＯＭは、ドレイ
ン拡散層の不純物濃度の相違をデータとして記憶する。

したがってデータ書き込み前にゲート電極までパターン
形成しておくことができるから、データ書き込み後の工
程が従来のマスクＲＯＭに比べて短縮され、短いＴＡＴ
で製品を供給することができる。

上記実施例からも明らかなように、本発明で利用するバ
ンド間トンネリングによる電流は、ドレイン拡散層の不
純物濃度によって大きく変わる。

従ってドレイン拡散層の不純物濃度を３種以上に設定す
ることによって、容易に３値以上の多値データの記憶が
できる。具体的に４値の場合を説明する。ドレイン拡散
層の不純物濃度は、４値データ″０“　　１”、３″お
よび４″に対して例えば次のように設定する。

“０”　　　　Ｉ　Ｘ　１０１６／ｃｒｎ’″１”　　
　Ｉ　Ｘ　１０　”／（７）３″３”　　　　１　ｘ　
１０２０／ｃｍ’”４”　　　　Ｉ　Ｘ　１０”／ｃｍ
３ゲート絶縁膜は先の実施例と同様、１００人の熱酸化
膜とする。このとき各データに対応するメモリセルのド
レイン電圧と電流の関係は、第５図のようになる。すな
わち、ドレイン電圧ＶＤ　１１１１７ｖの点で見ると、
電流は各データに応じて次のような値を示す。

“０”　　ｌＸｌ０−１２Ａ １“　　　ｌＸｌ０−”Ａ “３”　　１×１０″′。、Ａ “４”　　　ｌＸｌ０−９Ａ したがって、メモリセルの特性上のばらつきを考慮して
も、４値データの判別は十分に可能である。

本発明はＮＡＮＤ型セルを構成した場合にも適用するこ
とができる。その実施例を次に説明する。

第６図は３ＮＡＮＤ型セルを構成した実施例の平面図で
あり、第７図はそのＡ−Ａ’断面図である。先の実施例
と対応する部分には先の実施例と同一符号を付して詳細
な説明は省く。３個のメモリトランジスタＱ　Ｍｌｌ　
　０Ｍ２１　０Ｍ３がソース、ドレインを隣接するもの
同士で共用する形で直列接続され、その両端部に選択ゲ
ートＱ　Ｓｌ’ｌ　ＱＳ２を設けて、ＮＡＮＤセルが構
成されている。ここでメモリトランジスタＱＭ＋〜ＱＭ
３はそれぞれドレインとなる拡散層がデータに応じて異
なる不純物濃度に設定されて、所望のデータパターンが
書かれている。

第８図はこのＮＡＮＤ型セルの等価回路であり、メモリ
トランジスタＱ　Ｍ３のデータを読む場合の各部の電位
関係を示しである。すなわち選択ゲートＱ　Ｓｌ＋　　
Ｑ　８２および非選択のメモリトランジスタＱ　Ｍｌｌ
　Ｑ　Ｍ２にはこれらをすべてオン状態とするバイアス
を印加し、選択されたメモリトランジスタＱＭ３のゲー
トをＯｖとして電流を検出することにより、先の実施例
と同様に“０”、“１“の判別が行われる。

なお実施例ではメモリセルのゲートに“Ｌ”　レベル（
ＯＶ）、ドレインに”Ｈ”　レベル（７Ｖ）を印加して
読出しを行ったか、別の電圧モードたとえば、ゲートに
負の電圧（例えば−２ｖ）、ドレインに正の電圧（例え
ば５Ｖ）を印加することにより、同様に読出しが可能で
ある。

「発明の効果コ 以上述べたように本発明によれば、ゲート電極とドレイ
ン拡散層に重なりがあるＭＯＳトランジスタでのドレイ
ン拡散層表面部でのバンド間トンネリングによる電流を
データとすることにより、データ書き込み後の工程が短
縮でき、しかもドレイン拡散層の不純物濃度を変化させ
ることによって容易に多値構成とすることができるマス
クＲＯＭを提供することができる。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）　、　　（ｃ）は本発明の一
実施例のマスクＲＯＭの要部平面図とそのＡ−Ａ’およ
びＢ−Ｂ’断面図、 第２図（ａ）〜（ｄ）はその製造工程を示す断面図、第
３図はそのメモリセルの特性を示す図、第４図はＮＯＲ
型のメモリセルの等価回路図、第５図は多値構成とした
実施例のメモリセルの特性を示す図、 第６図はＮＡＮＤ構成とした実施例のマスクＲＯＭの平
面図、 第７図は第６図のＡ−Ａ’断面図、 第８図はＮＡＮＤ型セルの等価回路図である。 二Ｂ １・・・ｐ型シリコン基板、２・・・フィールド絶縁膜
、３・・・ｐ型層、４・・・ゲート絶縁膜、５・・・ゲ
ート電極、６・・・ドレイン、ソース拡散層、８・・・
ＣＶＤ絶縁膜、９．１０・・・配線、ＱＭ・・・メモリ
トランジスタ、Ｑｓ・・・選択ゲート。 呂願人代理人　弁理士　鈴江武彦 第１図 第 図 Ａ ―Ａ′ 第６図 第 図

Claims (3)

【特許請求の範囲】
1. （１）製造工程中に製造条件によってデータが固定的に
   書き込まれるＭＯＳトランジスタ構造のメモリセルを持
   つ不揮発性半導体記憶装置であって一メモリセルは、ゲ
   ート電極が一部ドレイン拡散層に重なる状態をなして、
   ドレイン拡散層が情報に応じて異なる不純物濃度に設定
   されており、かつ、 ゲート・ドレイン間に所定の電圧を印加したときのドレ
   イン拡散層で生じるバンド間トンネリングによる電流を
   検出することにより情報読出しが行われる、 ことを特徴とする不揮発性半導体記憶装置。
2. （２）メモリセルのドレイン拡散層の不純物濃度を三種
   以上に設定することにより、情報を多値構成としたこと
   を特徴とする請求項１記載の不揮発性半導体記憶装置。
3. （３）メモリセルが複数個ずつ直列接続されてＮＡＮＤ
   型セルアレイが構成されていることを特徴とする請求項
   １記載の不揮発性半導体記憶装置。