JP3410036B2 - 不揮発性半導体記憶装置への情報の書き込み方法 - Google Patents
不揮発性半導体記憶装置への情報の書き込み方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特に仮想接地メモリアレイ浮遊ゲート型不揮発性半導体
記憶装置の多値の書き込み方法に関する。
特に仮想接地メモリアレイ浮遊ゲート型不揮発性半導体
記憶装置の多値の書き込み方法に関する。
【０００２】
【従来の技術】最近、高集積化を目指した仮想接地型の
フラッシュメモリが注目されている。例えば、IEDM Tec
hinical Digest，pp267〜270，1995“A New cell Struc
turefor Sub−quarter Micron High Density Flash Mem
ory”や電気情報通信学会信学技報、ICD97−21，p37，1
997“ACT型フラッシュメモリのセンス方式の検討”で発
表されたＡＣＴ（Asymmetrical Contactless Transiste
r）型フラッシュメモリが挙げられる。このＡＣＴ型フ
ラッシュメモリは、プログラム（書き込み）、イレース
（消去）の動作にFNトンネル現象を用いており、データ
ストレッジ型のものとして利用されると予想される。こ
のＡＣＴ型フラッシュメモリを図７、８を参照して説明
する。ＡＣＴ型フラッシュメモリは、前述したように書
き込み及び消去にFNトンネル現象を用い、アレイ機構は
同一ビット線を２つのメモリセルが共有する仮想接地ア
レイ機構をとっている。このようなＡＣＴ型フラッシュ
メモリは、２つのビット線を共有しかつ、ビット線に拡
散層を用いることで、コンタクト数を減少させており、
アレイ面積を著しく減少させ高集積化を可能としてい
る。
フラッシュメモリが注目されている。例えば、IEDM Tec
hinical Digest，pp267〜270，1995“A New cell Struc
turefor Sub−quarter Micron High Density Flash Mem
ory”や電気情報通信学会信学技報、ICD97−21，p37，1
997“ACT型フラッシュメモリのセンス方式の検討”で発
表されたＡＣＴ（Asymmetrical Contactless Transiste
r）型フラッシュメモリが挙げられる。このＡＣＴ型フ
ラッシュメモリは、プログラム（書き込み）、イレース
（消去）の動作にFNトンネル現象を用いており、データ
ストレッジ型のものとして利用されると予想される。こ
のＡＣＴ型フラッシュメモリを図７、８を参照して説明
する。ＡＣＴ型フラッシュメモリは、前述したように書
き込み及び消去にFNトンネル現象を用い、アレイ機構は
同一ビット線を２つのメモリセルが共有する仮想接地ア
レイ機構をとっている。このようなＡＣＴ型フラッシュ
メモリは、２つのビット線を共有しかつ、ビット線に拡
散層を用いることで、コンタクト数を減少させており、
アレイ面積を著しく減少させ高集積化を可能としてい
る。
【０００３】次に、ＡＣＴ型フラッシュメモリ素子は、
その断面を示した図８（ａ）、（ｂ）に示すように上方
よりコントロールゲートＷＬ、層問絶縁膜、フローティ
ングゲートＦＧ及びビット線（拡散層）を層状に配置し
たものである。そして、隣合うフローティングゲートＦ
Ｇの端部下方に設けた共通のビット線ＢＬは、ドレイン
側とソース側でドナー濃度を異にしている。
その断面を示した図８（ａ）、（ｂ）に示すように上方
よりコントロールゲートＷＬ、層問絶縁膜、フローティ
ングゲートＦＧ及びビット線（拡散層）を層状に配置し
たものである。そして、隣合うフローティングゲートＦ
Ｇの端部下方に設けた共通のビット線ＢＬは、ドレイン
側とソース側でドナー濃度を異にしている。
【０００４】ＡＣＴ型フラッシュメモリ素子をアレイ状
に配置した図７において、ＭＢＬｘはメインビット線
を、ＳＢＬｘは拡散層で形成されたサブビット線を、Ｗ
Ｌｘはワード線を、ＳＧｘはセレクトゲート選択信号
を、ＣＯＮＴＡＣＴはメインビット線とサブビット線
（階層が異なる）とのコンタクトを表わしている。
に配置した図７において、ＭＢＬｘはメインビット線
を、ＳＢＬｘは拡散層で形成されたサブビット線を、Ｗ
Ｌｘはワード線を、ＳＧｘはセレクトゲート選択信号
を、ＣＯＮＴＡＣＴはメインビット線とサブビット線
（階層が異なる）とのコンタクトを表わしている。
【０００５】以下、ＦＮトンネル現象を用いたＡＣＴ型
フラッシュメモリヘの書き込み及び消去について説明す
る。まず、ＡＣＴ型フラッシュメモリヘの書き込み（図
８（ａ）参照）は、ゲートＷＬに負電圧−８（ｖ）を印
加し、ドレイン側には正電圧５（ｖ）を印加することに
より行う。これにより、ドレイン側でＦＮトンネル現象
が発生し、フローティングゲートＦＧからドレイン側に
電子が引き抜かれて、閾値が下がることにより書き込み
が行われる。また、消去はゲートＷＬに高電圧１０
（ｖ）を印加し、ビット線ＢＬ及び基板１０９（Ｐ部）
に負電圧−８（ｖ）を印加することで、チヤネル層（ch
annel）とフローティングゲートＦＧ間にＦＮトンネル
現象を発生させることで、フローティングゲートＦＧへ
電子を注入し、閾値を高くすることにより行う。
フラッシュメモリヘの書き込み及び消去について説明す
る。まず、ＡＣＴ型フラッシュメモリヘの書き込み（図
８（ａ）参照）は、ゲートＷＬに負電圧−８（ｖ）を印
加し、ドレイン側には正電圧５（ｖ）を印加することに
より行う。これにより、ドレイン側でＦＮトンネル現象
が発生し、フローティングゲートＦＧからドレイン側に
電子が引き抜かれて、閾値が下がることにより書き込み
が行われる。また、消去はゲートＷＬに高電圧１０
（ｖ）を印加し、ビット線ＢＬ及び基板１０９（Ｐ部）
に負電圧−８（ｖ）を印加することで、チヤネル層（ch
annel）とフローティングゲートＦＧ間にＦＮトンネル
現象を発生させることで、フローティングゲートＦＧへ
電子を注入し、閾値を高くすることにより行う。
【０００６】より詳細について、図９に略図した１個の
メモリセルＭの基本構成に基づき説明する。まず初め
に、プログラム（書き込み）動作、つまり、フローティ
ングゲートＦＧから電子を引き抜く場合、コントロール
ゲートＷＬに負の電圧Ｖｎｗ（−８（ｖ））、ドレイン
１０５に正の電圧Ｖｐｐ（＋５（ｖ））、ソース１０７
をフローティング状態として、ＦＮトンネル現象により
フローティングゲートＦＧから電子を引き抜く。これに
より、メモリセルＭの閾値を約１．５（ｖ）程度まで下
げる。
メモリセルＭの基本構成に基づき説明する。まず初め
に、プログラム（書き込み）動作、つまり、フローティ
ングゲートＦＧから電子を引き抜く場合、コントロール
ゲートＷＬに負の電圧Ｖｎｗ（−８（ｖ））、ドレイン
１０５に正の電圧Ｖｐｐ（＋５（ｖ））、ソース１０７
をフローティング状態として、ＦＮトンネル現象により
フローティングゲートＦＧから電子を引き抜く。これに
より、メモリセルＭの閾値を約１．５（ｖ）程度まで下
げる。
【０００７】また、イレース（消去）動作、つまり、フ
ローティングゲートＦＧに電子を注入する場合、コント
ロールゲートＷＬに正の電圧Ｖｐｅ（＋１０（ｖ））、
ソース１０７に負の電圧Ｖｎｓ（−８（ｖ））、ドレイ
ン１０５をフローティング状態としてＦＮトンネル現象
によりフローティングゲートＦＧに電子を注入する。こ
れにより、メモリセルＭの閾値は増加し、約４（ｖ）以
上となる。以上のように、プログラム動作、イレース動
作の両方がＦＮトンネル現象を用いるフラッシュメモリ
をＦＮ−ＦＮ動作のフラッシュメモリという。
ローティングゲートＦＧに電子を注入する場合、コント
ロールゲートＷＬに正の電圧Ｖｐｅ（＋１０（ｖ））、
ソース１０７に負の電圧Ｖｎｓ（−８（ｖ））、ドレイ
ン１０５をフローティング状態としてＦＮトンネル現象
によりフローティングゲートＦＧに電子を注入する。こ
れにより、メモリセルＭの閾値は増加し、約４（ｖ）以
上となる。以上のように、プログラム動作、イレース動
作の両方がＦＮトンネル現象を用いるフラッシュメモリ
をＦＮ−ＦＮ動作のフラッシュメモリという。
【０００８】また、リード（読み出し）動作は、コント
ロールゲートＷＬに３（ｖ）、ドレイン１０５に１
（ｖ）、ソース１０７に０（ｖ）を印加し、セルＭに流
れる電流を図示しないセンス回路にてセンスし、データ
を読み出す。以上の動作に伴う印加電圧を表１に示す。
ロールゲートＷＬに３（ｖ）、ドレイン１０５に１
（ｖ）、ソース１０７に０（ｖ）を印加し、セルＭに流
れる電流を図示しないセンス回路にてセンスし、データ
を読み出す。以上の動作に伴う印加電圧を表１に示す。
【０００９】
【表１】
【００１０】尚、この表１に示された値は、選択された
メモリセルＭに印加される電圧である。
メモリセルＭに印加される電圧である。
【００１１】一方、より高集積化を目指す試みの１つと
して、１つのメモリセルＭに３値以上の閾値を導入する
多値化技術の発表がなされている。例えば、1996 ISSCC
Dig.Tech.Papers，pp36−37“A 98mm2 3.3V 64Mb Flas
hMemory with FN−NOR Type4level cell”や特開平6−1
77397号公報に記載された方法がある。これらの書き込み
方法は、ＦＮ−ＮＯＲ型のフラッシュメモリで用いられ
ており、データ“１１”，“１０”，“０１”を書き込
むための書き込みパルスは、図１０に示すようなセル特
性を利用して、それぞえのデータに対応してドレイン１
０５の電圧を変えてパルスを同時に印加する。これによ
り各レベルのメモリセルＭの閾値の分布は図１１になる
ように書き込まれる。尚、図１１に示すようにデータ”
００”は、イレース状態のままである。
して、１つのメモリセルＭに３値以上の閾値を導入する
多値化技術の発表がなされている。例えば、1996 ISSCC
Dig.Tech.Papers，pp36−37“A 98mm2 3.3V 64Mb Flas
hMemory with FN−NOR Type4level cell”や特開平6−1
77397号公報に記載された方法がある。これらの書き込み
方法は、ＦＮ−ＮＯＲ型のフラッシュメモリで用いられ
ており、データ“１１”，“１０”，“０１”を書き込
むための書き込みパルスは、図１０に示すようなセル特
性を利用して、それぞえのデータに対応してドレイン１
０５の電圧を変えてパルスを同時に印加する。これによ
り各レベルのメモリセルＭの閾値の分布は図１１になる
ように書き込まれる。尚、図１１に示すようにデータ”
００”は、イレース状態のままである。
【００１２】続いてべリフアイ（書き込み後のデータ検
証）は、２段階で行われる。まず第１段階は、リファレ
ンス電圧Ref （比較するための基準電圧）を例えば２．
３（ｖ）付近に設定し、閾値が図１１に示すような“１
１”もしくは“１０”の状態か、または、“０１”もし
くは“００”の状態かを判断する。
証）は、２段階で行われる。まず第１段階は、リファレ
ンス電圧Ref （比較するための基準電圧）を例えば２．
３（ｖ）付近に設定し、閾値が図１１に示すような“１
１”もしくは“１０”の状態か、または、“０１”もし
くは“００”の状態かを判断する。
【００１３】次に第２段階は、第１段階のセンス結果に
よって以下に示す異なる動作を行う。もし、第１段階の
センス結果が“１１”もしくは”１０”の状態であれ
ば、次にリファレンス電圧Ref を例えば１．３（ｖ）に
設定し、“１１”か“１０”を判別する。
よって以下に示す異なる動作を行う。もし、第１段階の
センス結果が“１１”もしくは”１０”の状態であれ
ば、次にリファレンス電圧Ref を例えば１．３（ｖ）に
設定し、“１１”か“１０”を判別する。
【００１４】また、第１段階のセンス結果が“０１”も
しくは“００”の状態であれば、リファレンス電圧Ref
を例えば３．３（ｖ）付近に設定し、”０１”か“０
０”を判別する。
しくは“００”の状態であれば、リファレンス電圧Ref
を例えば３．３（ｖ）付近に設定し、”０１”か“０
０”を判別する。
【００１５】以上の動作を、所定の閾値が得られるまで
べリファイ結果をもとにさらに書き込みパルス印加を繰
り返す。通常、ＦＮトンネル現象を用いた場合、特性に
ばらつきがあるので、パルス幅としては、実際の特性よ
り、短いパルスを用いて、書き込みが終了したメモリセ
ルＭから順にパルス印加（ドレイン１０５への電圧印
加）を止め、閾値の低下を防止しつつ他のメモリセルＭ
の閾値を所定の値に設定していく。
べリファイ結果をもとにさらに書き込みパルス印加を繰
り返す。通常、ＦＮトンネル現象を用いた場合、特性に
ばらつきがあるので、パルス幅としては、実際の特性よ
り、短いパルスを用いて、書き込みが終了したメモリセ
ルＭから順にパルス印加（ドレイン１０５への電圧印
加）を止め、閾値の低下を防止しつつ他のメモリセルＭ
の閾値を所定の値に設定していく。
【００１６】次に、これまで示したＦＮ−ＮＯＲ型の４
値書き込み方式を仮想接地型のＡＣＴ型フラッシュメモ
リに用いた場合について述べる。この場合の書き込みア
ルゴリズムのフローチャートを図１２に示す。選択され
たワード線（ＷＬ）を−８（ｖ）とし、データ”１
１”、”１０”、“０１”を書き込むべき各セルＭに対
して、図１０に示すような特性を利用して、それぞれの
データに対応したドレイン電圧（Ｖｄ）を各セルＭのド
レイン１０５にパルスとして同時に印加して書き込みを
行う（ステップＳ１１）。このドレイン電圧Ｖｄとし
て、データ”１１”を書き込むべきセルＭのドレイン電
圧Ｖｄには６（ｖ）を、“１０”のセルＭにはドレイン
電圧Ｖｄとして５（ｖ）を、“０１”のセルＭにはドレ
イン電圧Ｖｄとして４（ｖ）を印加する。尚、データ
“００”は、消去状態のままである。
値書き込み方式を仮想接地型のＡＣＴ型フラッシュメモ
リに用いた場合について述べる。この場合の書き込みア
ルゴリズムのフローチャートを図１２に示す。選択され
たワード線（ＷＬ）を−８（ｖ）とし、データ”１
１”、”１０”、“０１”を書き込むべき各セルＭに対
して、図１０に示すような特性を利用して、それぞれの
データに対応したドレイン電圧（Ｖｄ）を各セルＭのド
レイン１０５にパルスとして同時に印加して書き込みを
行う（ステップＳ１１）。このドレイン電圧Ｖｄとし
て、データ”１１”を書き込むべきセルＭのドレイン電
圧Ｖｄには６（ｖ）を、“１０”のセルＭにはドレイン
電圧Ｖｄとして５（ｖ）を、“０１”のセルＭにはドレ
イン電圧Ｖｄとして４（ｖ）を印加する。尚、データ
“００”は、消去状態のままである。
【００１７】続けて、べリフアイ（書き込み後のデータ
検証）を行う（ステップＳ１２）。べリフアイは、リフ
ァレンス電圧Ref としてワード（ＷＬ）にそれぞれ１
（ｖ）、２（ｖ）、３（ｖ）を設定し、各セルＭの閾値
が所望のデータの閾値以下になっているかどうかを判定
する。そして、所望の値になっていないセルＭに対して
は、再度書き込み（Ｓ１１）とべリフアイ（Ｓ１２）が
繰り替えされ、所望の値を得ることになる（Ｓ１３）。
検証）を行う（ステップＳ１２）。べリフアイは、リフ
ァレンス電圧Ref としてワード（ＷＬ）にそれぞれ１
（ｖ）、２（ｖ）、３（ｖ）を設定し、各セルＭの閾値
が所望のデータの閾値以下になっているかどうかを判定
する。そして、所望の値になっていないセルＭに対して
は、再度書き込み（Ｓ１１）とべリフアイ（Ｓ１２）が
繰り替えされ、所望の値を得ることになる（Ｓ１３）。
【００１８】この結果、各値の閾値分布は、仮想接地型
アレイの影響がない状態では、図１３に示すように、デ
ータ”１１”を書き込んだセルＭの閾値は０．６（ｖ）
〜１（ｖ）に、“１０”は１．６（ｖ）〜２（ｖ）に、
“０１”は２．６（ｖ）〜３（ｖ）となる。データ”０
０”はイレース状態を維持し３．６（ｖ）以上の値を取
る。
アレイの影響がない状態では、図１３に示すように、デ
ータ”１１”を書き込んだセルＭの閾値は０．６（ｖ）
〜１（ｖ）に、“１０”は１．６（ｖ）〜２（ｖ）に、
“０１”は２．６（ｖ）〜３（ｖ）となる。データ”０
０”はイレース状態を維持し３．６（ｖ）以上の値を取
る。
【００１９】
【発明が解決しようとする課題】しかしながら、ＦＮト
ンネル現象を用いた書き込み特性にはばらつきがあり、
先述したようにＦＮ−ＮＯＲ型のドレイン電圧Ｖｄを変
化させる手法を用いたところ”１１”、“１０”、“０
１”のデータが全て同時に書き込みが終了するものでは
ない。更に、図１４に示すような仮想接地型のアレイに
上記書き込みアルゴリズム（図１２）を用いた場合、書
き込み特性のばらつきに加えて、書き込まれるメモリセ
ルＭのデータパターンの違い（各セルＭの閾値のパター
ン）により、読み出し時においてメモリセルＭの閾値
が、見かけ上、高い方もしくは低い方へとシフトし、閾
値分布がさらに広がってしまう。そして、この各閾値の
広がりは、リファレンス電圧Ref による検出マージンを
なくし、誤検出にもつながってしまう。以下、この閾値
の広がり現象について図１５、図１６及び図１７を基に
説明する。
ンネル現象を用いた書き込み特性にはばらつきがあり、
先述したようにＦＮ−ＮＯＲ型のドレイン電圧Ｖｄを変
化させる手法を用いたところ”１１”、“１０”、“０
１”のデータが全て同時に書き込みが終了するものでは
ない。更に、図１４に示すような仮想接地型のアレイに
上記書き込みアルゴリズム（図１２）を用いた場合、書
き込み特性のばらつきに加えて、書き込まれるメモリセ
ルＭのデータパターンの違い（各セルＭの閾値のパター
ン）により、読み出し時においてメモリセルＭの閾値
が、見かけ上、高い方もしくは低い方へとシフトし、閾
値分布がさらに広がってしまう。そして、この各閾値の
広がりは、リファレンス電圧Ref による検出マージンを
なくし、誤検出にもつながってしまう。以下、この閾値
の広がり現象について図１５、図１６及び図１７を基に
説明する。
【００２０】最初に仮想接地型の影響がないパターンを
図１５に示す。図１５に示すようにメモリセルＭ00、Ｍ
01、Ｍ03、Ｍ04及びＭ05に“００”、メモリセルＭ02に
“０１”のデータの書き込みを行う。この時の書き込み
アルゴリズムは、図１２の通りである。書き込みパルス
の印加は、最初にワード線（ＷＬ０）を−８（ｖ）とし
て、例えばビット線ＢＬ０、ＢＬ１、ＢＬ３、ＢＬ４及
びＢＬ５をopen状態、ビット線ＢＬ２に４（ｖ）（デー
タ“０１”の書き込み。図１０を参照）とする。これに
よりメモリセルＭ02へ書き込みが行われ（Ｓ１１）、メ
モリセルＭ02の閾値は低下する。
図１５に示す。図１５に示すようにメモリセルＭ00、Ｍ
01、Ｍ03、Ｍ04及びＭ05に“００”、メモリセルＭ02に
“０１”のデータの書き込みを行う。この時の書き込み
アルゴリズムは、図１２の通りである。書き込みパルス
の印加は、最初にワード線（ＷＬ０）を−８（ｖ）とし
て、例えばビット線ＢＬ０、ＢＬ１、ＢＬ３、ＢＬ４及
びＢＬ５をopen状態、ビット線ＢＬ２に４（ｖ）（デー
タ“０１”の書き込み。図１０を参照）とする。これに
よりメモリセルＭ02へ書き込みが行われ（Ｓ１１）、メ
モリセルＭ02の閾値は低下する。
【００２１】次にべリフアイを行う（Ｓ１２）。ここで
は、メモリセルＭ02のべリフアイを行うことについての
み説明する。データ“０１”は３（ｖ）以下の閾値なの
で、ワード線（ＷＬ０）を３（ｖ）として、各ビット線
ＢＬには図１５に示すような電圧を印加する。すなわ
ち、ＢＬ０＝０（ｖ）、ＢＬ１＝１（ｖ）、ＢＬ２＝１
（ｖ）、ＢＬ３＝０（ｖ）、ＢＬ４＝０（ｖ）、ＢＬ５
＝１（ｖ）、ＢＬ６＝１（ｖ）である。尚、ビット線Ｂ
Ｌ１は、メモリセルＭ01を介して電流の回り込みがない
よう、１（ｖ）に設定したものである。さらに、ここで
はビットラインＢＬは４ビット（ＢＬ０〜ＢＬ３、ＢＬ
４〜ＢＬ７、以下同様）構成となっているが、詳細な説
明は省略する。
は、メモリセルＭ02のべリフアイを行うことについての
み説明する。データ“０１”は３（ｖ）以下の閾値なの
で、ワード線（ＷＬ０）を３（ｖ）として、各ビット線
ＢＬには図１５に示すような電圧を印加する。すなわ
ち、ＢＬ０＝０（ｖ）、ＢＬ１＝１（ｖ）、ＢＬ２＝１
（ｖ）、ＢＬ３＝０（ｖ）、ＢＬ４＝０（ｖ）、ＢＬ５
＝１（ｖ）、ＢＬ６＝１（ｖ）である。尚、ビット線Ｂ
Ｌ１は、メモリセルＭ01を介して電流の回り込みがない
よう、１（ｖ）に設定したものである。さらに、ここで
はビットラインＢＬは４ビット（ＢＬ０〜ＢＬ３、ＢＬ
４〜ＢＬ７、以下同様）構成となっているが、詳細な説
明は省略する。
【００２２】さて、このべリフアイ時、ビット線ＢＬ２
に１（ｖ）印加し、ビット線ＢＬ２のノードでメモリセ
ルＭ02を通してビット線ＢＬ２からビット線ＢＬ３へ流
れる電流（図１５のＩ01）がセンス回路（図示せず）の
センス感度以上の電流（例えば１（μＡ）以上）があれ
ば書き込みは終了する。一方、センス感度以下であれ
ば、再度メモリセルＭ02への書き込みパルスの印加を繰
り返す（図１２参照）。
に１（ｖ）印加し、ビット線ＢＬ２のノードでメモリセ
ルＭ02を通してビット線ＢＬ２からビット線ＢＬ３へ流
れる電流（図１５のＩ01）がセンス回路（図示せず）の
センス感度以上の電流（例えば１（μＡ）以上）があれ
ば書き込みは終了する。一方、センス感度以下であれ
ば、再度メモリセルＭ02への書き込みパルスの印加を繰
り返す（図１２参照）。
【００２３】図１５の例は、メモリセルＭ02以外はイレ
ースセル（つまりデータ“００”であり、閾値が高く
３．６（ｖ）以上）なので、回りのメモリセルＭを介し
てビット線ＢＬ２から流れ出す電流及びビット線ＢＬ３
へ流れ込む電流はなく、べリフアイ時の読み出しでは仮
想接地型アレイの影響による閾値のみかけ上の変化はな
い。
ースセル（つまりデータ“００”であり、閾値が高く
３．６（ｖ）以上）なので、回りのメモリセルＭを介し
てビット線ＢＬ２から流れ出す電流及びビット線ＢＬ３
へ流れ込む電流はなく、べリフアイ時の読み出しでは仮
想接地型アレイの影響による閾値のみかけ上の変化はな
い。
【００２４】次に、仮想接地型アレイによる影響が出る
場合について説明する。まず、メモリセルＭの閾値がみ
かけ上、低下する場合について図１６を基に説明する。
メモリセルＭ00及びＭ01にデータ”１１”を、以下、メ
モリセルＭ02に“０１”を、メモリセルＭ03、Ｍ04及び
Ｍ05に“００”を書き込む場合である。まず、ワード線
（ＷＬ０）を−８（ｖ）として、ビット線ＢＬ０及びＢ
Ｌ１を６（ｖ）（データ“１１”の書き込み。図１０を
参照）、ビット線ＢＬ２を４（ｖ）（データ”０１”の
書き込み）、ビット線ＢＬ３、ＢＬ４、ＢＬ５及びＢＬ
６はopen状態とする。
場合について説明する。まず、メモリセルＭの閾値がみ
かけ上、低下する場合について図１６を基に説明する。
メモリセルＭ00及びＭ01にデータ”１１”を、以下、メ
モリセルＭ02に“０１”を、メモリセルＭ03、Ｍ04及び
Ｍ05に“００”を書き込む場合である。まず、ワード線
（ＷＬ０）を−８（ｖ）として、ビット線ＢＬ０及びＢ
Ｌ１を６（ｖ）（データ“１１”の書き込み。図１０を
参照）、ビット線ＢＬ２を４（ｖ）（データ”０１”の
書き込み）、ビット線ＢＬ３、ＢＬ４、ＢＬ５及びＢＬ
６はopen状態とする。
【００２５】この書き込み時、メモリセルＭの特性にば
らつきがあり、例えば、１回目のパルス印加で“０１”
のデータははぼ所望の３（ｖ）以下になり、一方、メモ
リセルＭ00及びＭ01の閾値ははとんど変化せず、閾値が
未だ３．６（ｖ）以上（目的閾値は１（ｖ））に留まっ
ている場合がある。この状態で、仮に読み出しを行う
と、その時のデータパターンは先述の図１５のデータパ
ターンと同様になる。つまり、この時点でワード線（Ｗ
Ｌ０）に３．４（ｖ）を印加して、読み出しを行うとビ
ット線ＢＬ２のノードで測定される電流、すなわち、メ
モリセルＭ02を通じてビット線ＢＬ２からビット線ＢＬ
３へ流れる電流Ｉ01は、他のメモリセルの閾値の影響の
ない正規の電流Ｉ01である（読み出し電圧は、図１３に
示すように、各閾値より０．４（ｖ）程高い値で行い、
べリファイ電圧は特に記さない限り、目標とする書き込
みの閾値電圧である。）。よって、メモリセルＭ02は所
望の値（データ”０１”）に書き込まれたため、次の書
き込みパルス印加は、ビット線ＢＬ２はopen状態とし
て、メモリセルＭ02の閾値は変化しないようにする。
らつきがあり、例えば、１回目のパルス印加で“０１”
のデータははぼ所望の３（ｖ）以下になり、一方、メモ
リセルＭ00及びＭ01の閾値ははとんど変化せず、閾値が
未だ３．６（ｖ）以上（目的閾値は１（ｖ））に留まっ
ている場合がある。この状態で、仮に読み出しを行う
と、その時のデータパターンは先述の図１５のデータパ
ターンと同様になる。つまり、この時点でワード線（Ｗ
Ｌ０）に３．４（ｖ）を印加して、読み出しを行うとビ
ット線ＢＬ２のノードで測定される電流、すなわち、メ
モリセルＭ02を通じてビット線ＢＬ２からビット線ＢＬ
３へ流れる電流Ｉ01は、他のメモリセルの閾値の影響の
ない正規の電流Ｉ01である（読み出し電圧は、図１３に
示すように、各閾値より０．４（ｖ）程高い値で行い、
べリファイ電圧は特に記さない限り、目標とする書き込
みの閾値電圧である。）。よって、メモリセルＭ02は所
望の値（データ”０１”）に書き込まれたため、次の書
き込みパルス印加は、ビット線ＢＬ２はopen状態とし
て、メモリセルＭ02の閾値は変化しないようにする。
【００２６】一方、メモリセルＭ00及びＭ01は、所望の
値（１（ｖ））に達していないので、次の書き込みパル
ス印加時にはビット線ＢＬ０、ＢＬ１には６（ｖ）が印
加される。パルス印加を何度か繰り返すことで、メモリ
セルＭ00及びＭ01を所望の１（Ｖ）以下の閾値として書
き込みが終了することとなる。
値（１（ｖ））に達していないので、次の書き込みパル
ス印加時にはビット線ＢＬ０、ＢＬ１には６（ｖ）が印
加される。パルス印加を何度か繰り返すことで、メモリ
セルＭ00及びＭ01を所望の１（Ｖ）以下の閾値として書
き込みが終了することとなる。
【００２７】書き込み終了後、読み出しを行う場合、例
えば、データ“００”と“０１”を識別するため図１３
に記載の読み出し電圧Ｄ３に相当する３．４（ｖ）程度
をワード線（ＷＬ０）に印加する。このメモリセルＭ02
を読み出すと、図１６に示すようにビット線ＢＬ２のノ
ードで測定される電流｜ｂ｜は正規の電流Ｉ01以外に閾
値の低いメモリセルＭ00及びＭ01を通して回り込み電流
Ｉｒが流れる。この結果、ビット線ＢＬ２のノードで測
定される電流｜ｂ｜は（Ｉ01＋Ｉｒ）と電流が増加して
検出されるため、メモリセルＭ02の閾値は見かけ上、低
い方ヘシフトしたように見えてしまうこととなる。以上
は、閾値が低い方ヘシフトする場合について説明した。
えば、データ“００”と“０１”を識別するため図１３
に記載の読み出し電圧Ｄ３に相当する３．４（ｖ）程度
をワード線（ＷＬ０）に印加する。このメモリセルＭ02
を読み出すと、図１６に示すようにビット線ＢＬ２のノ
ードで測定される電流｜ｂ｜は正規の電流Ｉ01以外に閾
値の低いメモリセルＭ00及びＭ01を通して回り込み電流
Ｉｒが流れる。この結果、ビット線ＢＬ２のノードで測
定される電流｜ｂ｜は（Ｉ01＋Ｉｒ）と電流が増加して
検出されるため、メモリセルＭ02の閾値は見かけ上、低
い方ヘシフトしたように見えてしまうこととなる。以上
は、閾値が低い方ヘシフトする場合について説明した。
【００２８】次は、逆に閾値が高い方ヘシフトする場合
について図１７を基に考える。例えば、メモリセルＭ0
0、Ｍ01及びＭ05に”００”、メモリセルＭ02に“０
１”、メモリセルＭ03及びＭ04に“１１”をそれぞれ書
き込む場合が該当する。この場合の書き込みパルスの印
加は、ワード線ＷＬ０が−８（ｖ）とし、ビット線ＢＬ
０、ＢＬ１及びＢＬ５はopen状態、ビット線ＢＬ２はド
レイン電圧Ｖｄ＝４（ｖ）、ビット線ＢＬ３及びＢＬ４
はドレイン電圧Ｖｄ＝６（ｖ）とする。上記したように
メモリセルＭの特性にはばらつきがあり、例えば、一度
のパルス印加でメモリセルＭ02の閾値が３（ｖ）以下と
なり、一方、メモリセルＭ03、Ｍ04の閾値はほとんど変
化せず、４（ｖ）以上に留まっている場合がある。この
状態の時、仮に読み出しを行ったとすると、この時点で
のデータパターンは、図１５に示すものと同じであり、
従って、ビット線ＢＬ２のノードで測定される電流、す
なわち、メモリセルＭ02を通じてビット線ＢＬ２からＢ
Ｌ３へ流れる電流は、正規の電流Ｉ01となる。
について図１７を基に考える。例えば、メモリセルＭ0
0、Ｍ01及びＭ05に”００”、メモリセルＭ02に“０
１”、メモリセルＭ03及びＭ04に“１１”をそれぞれ書
き込む場合が該当する。この場合の書き込みパルスの印
加は、ワード線ＷＬ０が−８（ｖ）とし、ビット線ＢＬ
０、ＢＬ１及びＢＬ５はopen状態、ビット線ＢＬ２はド
レイン電圧Ｖｄ＝４（ｖ）、ビット線ＢＬ３及びＢＬ４
はドレイン電圧Ｖｄ＝６（ｖ）とする。上記したように
メモリセルＭの特性にはばらつきがあり、例えば、一度
のパルス印加でメモリセルＭ02の閾値が３（ｖ）以下と
なり、一方、メモリセルＭ03、Ｍ04の閾値はほとんど変
化せず、４（ｖ）以上に留まっている場合がある。この
状態の時、仮に読み出しを行ったとすると、この時点で
のデータパターンは、図１５に示すものと同じであり、
従って、ビット線ＢＬ２のノードで測定される電流、す
なわち、メモリセルＭ02を通じてビット線ＢＬ２からＢ
Ｌ３へ流れる電流は、正規の電流Ｉ01となる。
【００２９】これによりメモリセルＭ02の書き込みは終
了したので、次の書き込みパルス印加時には、ビット線
ＢＬ２はopen状態として、ビット線ＢＬ３、ＢＬ４はド
レイン電圧Ｖｄ＝６（ｖ）として、何度かの書き込みパ
ルスの印加とべリファイを繰り返す。これにより、メモ
リセルＭ03、Ｍ04の閾値は低下し、所望の１（ｖ）以下
となる。
了したので、次の書き込みパルス印加時には、ビット線
ＢＬ２はopen状態として、ビット線ＢＬ３、ＢＬ４はド
レイン電圧Ｖｄ＝６（ｖ）として、何度かの書き込みパ
ルスの印加とべリファイを繰り返す。これにより、メモ
リセルＭ03、Ｍ04の閾値は低下し、所望の１（ｖ）以下
となる。
【００３０】そして全ての書き込みが終了した後、ワー
ド線ＷＬ０を３．４（ｖ）とし、メモリセルＭ02の読み
出しを行うと、図１７に示すように閾値の低い（１
（ｖ））メモリセルＭ03、Ｍ04を通じて、ビット線ＢＬ
３に回り込み電流Ｉｊが流れ込み、結果、ビット線ＢＬ
３の電位が上昇してしまう。これにより、ビット線ＢＬ
２のノードから見て、メモリセルＭ02を通してビット線
ＢＬ２からＢＬ３に流れ込む電流は、（Ｉ01−Ｉａ）
〔ここでＩａは、図１７に記載のごとくメモリセルＭ0
3、Ｍ04からの回り込み電流Ｉｊにより減少した電流
分〕となり、先程のメモリセルＭ03、Ｍ04のデータが確
定する前よりも、ビット線ＢＬ２のノードで検出される
電流が（−Ｉａ）だけ減少することとなる。従って、メ
モリセルＭ02の閾値が見かけ上、本来の閾値よりも高く
検出され、閾値が高い方ヘシフトしたように見えること
となる。
ド線ＷＬ０を３．４（ｖ）とし、メモリセルＭ02の読み
出しを行うと、図１７に示すように閾値の低い（１
（ｖ））メモリセルＭ03、Ｍ04を通じて、ビット線ＢＬ
３に回り込み電流Ｉｊが流れ込み、結果、ビット線ＢＬ
３の電位が上昇してしまう。これにより、ビット線ＢＬ
２のノードから見て、メモリセルＭ02を通してビット線
ＢＬ２からＢＬ３に流れ込む電流は、（Ｉ01−Ｉａ）
〔ここでＩａは、図１７に記載のごとくメモリセルＭ0
3、Ｍ04からの回り込み電流Ｉｊにより減少した電流
分〕となり、先程のメモリセルＭ03、Ｍ04のデータが確
定する前よりも、ビット線ＢＬ２のノードで検出される
電流が（−Ｉａ）だけ減少することとなる。従って、メ
モリセルＭ02の閾値が見かけ上、本来の閾値よりも高く
検出され、閾値が高い方ヘシフトしたように見えること
となる。
【００３１】図１８に、“０１”を書き込んだメモリセ
ルＭの広がった閾値を斜線部で示している。この閾値分
布の広がりの原因となる回り込み電流Ｉｒ及びＩｊにつ
いて、さらに詳しく説明する。まず、回り込み電流Ｉｒ
について説明する。図１６のようにメモリセルＭ00、Ｍ
01のデータが”１１”のような閾値が低いセルであった
場合、メモリセルＭ02のデータを読み出す際、通常のメ
モリセルＭ02を通じて流れる電流Ｉ01以外にメモリセル
Ｍ00とＭ01を通じて回り込み電流Ｉｒが流れてしまう。
本来は回り込み電流防止のため、ビット線ＢＬ１に１
（ｖ）印加しており、回り込み電流は発生しないはずで
あるが、仮想接地型のＡＣＴ型フラッシュメモリは図７
及び図８に示すようにビット線ＢＬに拡散層を用いて構
成しているため抵抗が高く、電圧降下により例えば０．
５（ｖ）程度落ちていることがあり、上記のような回り
込み電流Ｉｒが生じてしまうのである。
ルＭの広がった閾値を斜線部で示している。この閾値分
布の広がりの原因となる回り込み電流Ｉｒ及びＩｊにつ
いて、さらに詳しく説明する。まず、回り込み電流Ｉｒ
について説明する。図１６のようにメモリセルＭ00、Ｍ
01のデータが”１１”のような閾値が低いセルであった
場合、メモリセルＭ02のデータを読み出す際、通常のメ
モリセルＭ02を通じて流れる電流Ｉ01以外にメモリセル
Ｍ00とＭ01を通じて回り込み電流Ｉｒが流れてしまう。
本来は回り込み電流防止のため、ビット線ＢＬ１に１
（ｖ）印加しており、回り込み電流は発生しないはずで
あるが、仮想接地型のＡＣＴ型フラッシュメモリは図７
及び図８に示すようにビット線ＢＬに拡散層を用いて構
成しているため抵抗が高く、電圧降下により例えば０．
５（ｖ）程度落ちていることがあり、上記のような回り
込み電流Ｉｒが生じてしまうのである。
【００３２】このようにビット線ＢＬ２のノードで検出
される電流が（Ｉ01＋Ｉｒ）と本来の電流Ｉ01より増加
すると、見かけ上、メモリセルＭ02の閾値は図示しない
センス回路により低い値として検出されてしまうことと
なる。このような状態は、図１８に示すように、見かけ
上、閾値分布が低い方（図１８の矢印Ｌの方向）にシフ
ト並びに分布が広がることを意味している。
される電流が（Ｉ01＋Ｉｒ）と本来の電流Ｉ01より増加
すると、見かけ上、メモリセルＭ02の閾値は図示しない
センス回路により低い値として検出されてしまうことと
なる。このような状態は、図１８に示すように、見かけ
上、閾値分布が低い方（図１８の矢印Ｌの方向）にシフ
ト並びに分布が広がることを意味している。
【００３３】また、一方、図１７のようにメモリセルＭ
00、Ｍ01が“００”（メモリセルＭ02より、閾値が高
い）で、メモリセルＭ03、Ｍ04が“１１”（セルＭ02よ
り、閾値が低い）の場合にも誤検出の原因になる。この
場合は、メモリセルＭ01側には回り込み電流Ｉｒは流れ
ないが、ビット線ＢＬ５が１（ｖ）に設定（ビット線Ｂ
Ｌ０〜ＢＬ３のブロックのＢＬ１に対応して、ビット線
ＢＬ４〜ＢＬ７のブロックのＢＬ５にも同様の電圧が印
加されている。）されているため、閾値の低いメモリセ
ルＭ03、Ｍ04を通じて回り込み電流Ｉｊが流れる。本来
は、ビット線ＢＬ４が０（ｖ）に固定されておれば、メ
モリセルＭ04を通してビット線ＢＬ４に電流（図示せ
ず）が流れるだけでビット線ＢＬ３には影響がないはず
であるが、先に述べたようにこのビット線は抵抗の高い
拡散層であるため、ビット線ＢＬ４の電位が上昇し、次
にメモリセルＭ03を通しても流れる。ビット線ＢＬ３も
拡散層を使用しているため、本来の電位の０（ｖ）より
上昇してしまう。
00、Ｍ01が“００”（メモリセルＭ02より、閾値が高
い）で、メモリセルＭ03、Ｍ04が“１１”（セルＭ02よ
り、閾値が低い）の場合にも誤検出の原因になる。この
場合は、メモリセルＭ01側には回り込み電流Ｉｒは流れ
ないが、ビット線ＢＬ５が１（ｖ）に設定（ビット線Ｂ
Ｌ０〜ＢＬ３のブロックのＢＬ１に対応して、ビット線
ＢＬ４〜ＢＬ７のブロックのＢＬ５にも同様の電圧が印
加されている。）されているため、閾値の低いメモリセ
ルＭ03、Ｍ04を通じて回り込み電流Ｉｊが流れる。本来
は、ビット線ＢＬ４が０（ｖ）に固定されておれば、メ
モリセルＭ04を通してビット線ＢＬ４に電流（図示せ
ず）が流れるだけでビット線ＢＬ３には影響がないはず
であるが、先に述べたようにこのビット線は抵抗の高い
拡散層であるため、ビット線ＢＬ４の電位が上昇し、次
にメモリセルＭ03を通しても流れる。ビット線ＢＬ３も
拡散層を使用しているため、本来の電位の０（ｖ）より
上昇してしまう。
【００３４】上記の場合にはバックゲート効果のため、
ビット線ＢＬ２のノードでのメモリセルＭ02の電流（｜
ｂ｜＝Ｉ01−Ｉａ：Ｉａは回り込み電流Ｉｊによりビッ
ト線ＢＬ３の電位が上昇したため、減少した電流分）は
減少する。これは、通常のメモリセルＭ02（電流Ｉ01し
か流れない状態）より、みかけ上、閾値が高いと検出さ
れることとなる。
ビット線ＢＬ２のノードでのメモリセルＭ02の電流（｜
ｂ｜＝Ｉ01−Ｉａ：Ｉａは回り込み電流Ｉｊによりビッ
ト線ＢＬ３の電位が上昇したため、減少した電流分）は
減少する。これは、通常のメモリセルＭ02（電流Ｉ01し
か流れない状態）より、みかけ上、閾値が高いと検出さ
れることとなる。
【００３５】この状態は、図１８で示すみかけ上のしき
値分布が、矢印Ｈの方向に広がって斜線部のように広が
って検出されることを意味する。このように仮想接地型
アレイによる影響により、書き込み終了後の読み出し時
に、図１８に示すように閾値の分布が広がり、読み出し
を正常に行えなくなる現象が生じる。
値分布が、矢印Ｈの方向に広がって斜線部のように広が
って検出されることを意味する。このように仮想接地型
アレイによる影響により、書き込み終了後の読み出し時
に、図１８に示すように閾値の分布が広がり、読み出し
を正常に行えなくなる現象が生じる。
【００３６】図１８に示したように、仮想接地型アレイ
による電流の回り込みの影響がない場合、データ“０
１”の閾値のばらつき（分布の広がり）が２．６〜３
（ｖ）の範囲であったものが、この影響により２．３〜
３．２（ｖ）のばらつきに広がってしまう。このため、
データ“０１”と”１０”を識別するために用いられる
読み出し電圧Ｄ２（図１３を参照）を２．４（ｖ）とす
ると誤読み出しが生じることとなってしまう。
による電流の回り込みの影響がない場合、データ“０
１”の閾値のばらつき（分布の広がり）が２．６〜３
（ｖ）の範囲であったものが、この影響により２．３〜
３．２（ｖ）のばらつきに広がってしまう。このため、
データ“０１”と”１０”を識別するために用いられる
読み出し電圧Ｄ２（図１３を参照）を２．４（ｖ）とす
ると誤読み出しが生じることとなってしまう。
【００３７】本発明は、前記の問題点を解消するためな
されたものであって、仮想接地型のアレイで生じるメモ
リセルの閾値のばらつきを抑制する書き込み方法を提供
することを目的とする。
されたものであって、仮想接地型のアレイで生じるメモ
リセルの閾値のばらつきを抑制する書き込み方法を提供
することを目的とする。
【００３８】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、次の構成を有する。請求項１の発明は、
制御ゲートとドレインとソースを有し、電気的に情報の
書き込みおよび消去可能な、浮遊ゲートを備えた電界効
果トランジスタをアレイを形成するように行と列に配置
し、各行中の電界効果トランジスタの制御ゲートに接続
される複数の行線と、各列中の電界効果トランジスタの
ドレインとソースに接続され、かつ隣接する列間で共有
する複数の列線を有する仮想接地型のアレイを有する不
揮発性半導体記憶装置に関して、浮遊ゲートに蓄える電
荷量の閾値レベルにより３種以上の情報を電気的に書き
込み可能とする不揮発性半導体記憶装置への情報の書き
込み方法であって、１の情報の書き込みを行う電界効果
トランジスタの浮遊ゲートの電荷量を、その１の情報の
閾値レベル以外の第１の閾値レベルへ揃えるための第１
の書込工程と、その第１の書込工程の後、再度その電界
効果トランジスタの浮遊ゲートの電荷量を、１の情報の
閾値レベルヘ揃えるための第２の書込工程とを有するこ
とを特長とする不揮発性半導体記憶装置への情報の書き
込み方法である。
達成するため、次の構成を有する。請求項１の発明は、
制御ゲートとドレインとソースを有し、電気的に情報の
書き込みおよび消去可能な、浮遊ゲートを備えた電界効
果トランジスタをアレイを形成するように行と列に配置
し、各行中の電界効果トランジスタの制御ゲートに接続
される複数の行線と、各列中の電界効果トランジスタの
ドレインとソースに接続され、かつ隣接する列間で共有
する複数の列線を有する仮想接地型のアレイを有する不
揮発性半導体記憶装置に関して、浮遊ゲートに蓄える電
荷量の閾値レベルにより３種以上の情報を電気的に書き
込み可能とする不揮発性半導体記憶装置への情報の書き
込み方法であって、１の情報の書き込みを行う電界効果
トランジスタの浮遊ゲートの電荷量を、その１の情報の
閾値レベル以外の第１の閾値レベルへ揃えるための第１
の書込工程と、その第１の書込工程の後、再度その電界
効果トランジスタの浮遊ゲートの電荷量を、１の情報の
閾値レベルヘ揃えるための第２の書込工程とを有するこ
とを特長とする不揮発性半導体記憶装置への情報の書き
込み方法である。
【００３９】請求項２の発明は、前記３種以上の情報に
は、その情報の閾値レベルに基づき、第１の書込工程を
行わずに第２の書込工程を行う情報と、第１及び第２の
書込工程を行う情報とを有することを特徴とする請求項
１に記載の不揮発性半導体記憶装置への情報の書き込み
方法である。
は、その情報の閾値レベルに基づき、第１の書込工程を
行わずに第２の書込工程を行う情報と、第１及び第２の
書込工程を行う情報とを有することを特徴とする請求項
１に記載の不揮発性半導体記憶装置への情報の書き込み
方法である。
【００４０】請求項３の発明は、第１の閾値レベルが、
１の情報の閾値レベルより高い閾値レベルであることを
特徴とする請求項１又は２に記載の不揮発性半導体記憶
装置への情報の書き込み方法である。
１の情報の閾値レベルより高い閾値レベルであることを
特徴とする請求項１又は２に記載の不揮発性半導体記憶
装置への情報の書き込み方法である。
【００４１】請求項４の発明は、第１及び第２の書込工
程を行なう情報は、３種以上の情報のうち閾値レベルが
２番目に高い情報を含むことを特徴とする請求項１又は
２に記載の不揮発性半導体記憶装置への情報の書き込み
方法である。
程を行なう情報は、３種以上の情報のうち閾値レベルが
２番目に高い情報を含むことを特徴とする請求項１又は
２に記載の不揮発性半導体記憶装置への情報の書き込み
方法である。
【００４２】請求項５の発明は、第１の書込工程を行な
わない情報は、３種以上の情報のうち閾値レベルが最も
低い情報を含むことを特徴とする請求項２に記載の不揮
発性半導体記憶装置への情報の書き込み方法である。
わない情報は、３種以上の情報のうち閾値レベルが最も
低い情報を含むことを特徴とする請求項２に記載の不揮
発性半導体記憶装置への情報の書き込み方法である。
【００４３】請求項６の発明は、第２の書込工程の前
に、閾値レベルを検証するべリファイ工程を有すること
を特徴とする請求項１又は２に記載の不揮発性半導体記
憶装置への情報の書き込み方法である。
に、閾値レベルを検証するべリファイ工程を有すること
を特徴とする請求項１又は２に記載の不揮発性半導体記
憶装置への情報の書き込み方法である。
【００４４】請求項７の発明は、第１の書込工程におけ
る閾値レベルの検証に使用するべリファイ電圧と、電界
効果トランジスタに書き込まれた情報を読み出すために
使用する読み出し電圧とを同一電圧とすることを特徴と
する請求項１または２に記載の不揮発性半導体記憶装置
への情報の書き込み方法である。
る閾値レベルの検証に使用するべリファイ電圧と、電界
効果トランジスタに書き込まれた情報を読み出すために
使用する読み出し電圧とを同一電圧とすることを特徴と
する請求項１または２に記載の不揮発性半導体記憶装置
への情報の書き込み方法である。
【００４５】本発明によれば、第１の書込工程により一
端、１の情報の書き込みを行う電界効果トランジスタの
浮遊ゲートの電荷量を、目的とする閾値レベル以外の第
１の閾値レベルへ揃えておき、それから第２の書込工程
によりその１の情報の閾値レベルに揃えられることとな
る。もし、第１の書込工程において初めから１の情報の
閾値レベルに揃えた場合には、その情報の読み出し時に
回り込み電流があると１の情報の閾値レベルを誤って判
断することとなるが、本発明によれば始めに目的とする
閾値レベル以外の第１の閾値レベルへ揃えておくため
に、第１の書込工程が終了し、第２の書込工程を行う際
に、目的とする閾値レベルよりも所定レベルずれた状態
において、回り込み電流の発生状態を形成することがで
きる。そして、この回り込み電流の発生状態において第
２の書込工程を行うことにより、第２の書込工程時にお
いて回り込み電流を予め考慮して閾値レベルを設定でき
るので、情報の読み出し時に回り込み電流が発生しても
電界効果トランジスタの閾値レベルの広がりを防止し、
閾値レベルの拡大により誤った情報の読みだしを防ぐこ
とができる。そして、第１の閾値レベルを、１の情報の
閾値レベルより高い閾値レベルとすることで閾値レベル
の拡大をより有効に防ぐことができる。
端、１の情報の書き込みを行う電界効果トランジスタの
浮遊ゲートの電荷量を、目的とする閾値レベル以外の第
１の閾値レベルへ揃えておき、それから第２の書込工程
によりその１の情報の閾値レベルに揃えられることとな
る。もし、第１の書込工程において初めから１の情報の
閾値レベルに揃えた場合には、その情報の読み出し時に
回り込み電流があると１の情報の閾値レベルを誤って判
断することとなるが、本発明によれば始めに目的とする
閾値レベル以外の第１の閾値レベルへ揃えておくため
に、第１の書込工程が終了し、第２の書込工程を行う際
に、目的とする閾値レベルよりも所定レベルずれた状態
において、回り込み電流の発生状態を形成することがで
きる。そして、この回り込み電流の発生状態において第
２の書込工程を行うことにより、第２の書込工程時にお
いて回り込み電流を予め考慮して閾値レベルを設定でき
るので、情報の読み出し時に回り込み電流が発生しても
電界効果トランジスタの閾値レベルの広がりを防止し、
閾値レベルの拡大により誤った情報の読みだしを防ぐこ
とができる。そして、第１の閾値レベルを、１の情報の
閾値レベルより高い閾値レベルとすることで閾値レベル
の拡大をより有効に防ぐことができる。
【００４６】更に、回り込み電流による影響を受けにく
い情報に対しては第１の書込工程を行わずに、第２の書
込工程を行うことで処理の効率化を図ることがきる。例
えば、浮遊ゲートに蓄える電荷量の閾値レベルが最も低
いものは、それ以上高い閾値を導通せず、回り込み電流
は発生しないので、第２の書込工程を行なわないこと
で、処理効率を図ることができる。
い情報に対しては第１の書込工程を行わずに、第２の書
込工程を行うことで処理の効率化を図ることがきる。例
えば、浮遊ゲートに蓄える電荷量の閾値レベルが最も低
いものは、それ以上高い閾値を導通せず、回り込み電流
は発生しないので、第２の書込工程を行なわないこと
で、処理効率を図ることができる。
【００４７】第２の書込工程を行う場合としては、閾値
が高い情報に有効であり、かつ、閾値が最も高い情報は
書き込みを行わないことが効率的であるために浮遊ゲー
トに蓄える電荷量の閾値レベルが２番目に高いものを含
めることが有効である。
が高い情報に有効であり、かつ、閾値が最も高い情報は
書き込みを行わないことが効率的であるために浮遊ゲー
トに蓄える電荷量の閾値レベルが２番目に高いものを含
めることが有効である。
【００４８】また、第２の書込工程の前に、閾値レベル
を検証するべリファイ工程を行うことにより不要な第２
の書込工程をなくすことができ、処理スピードを向上と
なる。
を検証するべリファイ工程を行うことにより不要な第２
の書込工程をなくすことができ、処理スピードを向上と
なる。
【００４９】また、第１の書込工程における閾値レベル
の検証するために使用するべリファイ電圧と、電界効果
トランジスタに書き込まれた情報を読み出すために使用
する読み出し電圧とを同一電位とすることにより、供給
電圧の設定数を減らすことができるので、ひいて電圧供
給回路等のコストダウン、コンパクト化、装置の簡略化
を効果的に行うことができる。
の検証するために使用するべリファイ電圧と、電界効果
トランジスタに書き込まれた情報を読み出すために使用
する読み出し電圧とを同一電位とすることにより、供給
電圧の設定数を減らすことができるので、ひいて電圧供
給回路等のコストダウン、コンパクト化、装置の簡略化
を効果的に行うことができる。
【００５０】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。尚、前記した構成と同一部分
には同一符号を付して説明を省略する。また、上記説明
した図１８では、データ”０１”を書き込んだメモリセ
ルＭの閾値の場合を示したが、データ“１０”、“１
１”でも同じように、見かけ上の閾値分布の広がりは発
生する。但し、データ“０１”ほど大きな広がりはな
い。これは、回り込み電流ＩｒやＩｊは、閾値電圧の差
が大きいデータ“０１”と“１１”との間で発生する電
流が最も大きくなることによるもので、一方、データ”
１１”の閾値は最も低いことから、”１１”のべリファ
イ及び読み出し時は該当するメモリセルＭのワード線Ｗ
Ｌへは最も低い電圧を印加することになるため、他のデ
ータ“０１”、“１０”を書き込んだメモリセルＭは導
通せず、回り込み電流が生じないためである。（データ
“００”のセルが最も閾値が高いが、イレース状態のま
まであり、書き込みは行わないためここでは考える必要
はない。）従って、データ“０１”を書き込んだメモリ
セルが仮想接地型アレイの最も大きい影響を受けること
になる。
施形態を詳細に説明する。尚、前記した構成と同一部分
には同一符号を付して説明を省略する。また、上記説明
した図１８では、データ”０１”を書き込んだメモリセ
ルＭの閾値の場合を示したが、データ“１０”、“１
１”でも同じように、見かけ上の閾値分布の広がりは発
生する。但し、データ“０１”ほど大きな広がりはな
い。これは、回り込み電流ＩｒやＩｊは、閾値電圧の差
が大きいデータ“０１”と“１１”との間で発生する電
流が最も大きくなることによるもので、一方、データ”
１１”の閾値は最も低いことから、”１１”のべリファ
イ及び読み出し時は該当するメモリセルＭのワード線Ｗ
Ｌへは最も低い電圧を印加することになるため、他のデ
ータ“０１”、“１０”を書き込んだメモリセルＭは導
通せず、回り込み電流が生じないためである。（データ
“００”のセルが最も閾値が高いが、イレース状態のま
まであり、書き込みは行わないためここでは考える必要
はない。）従って、データ“０１”を書き込んだメモリ
セルが仮想接地型アレイの最も大きい影響を受けること
になる。
【００５１】よって、本発明の実施の形態では、デー
タ”０１”を書き込んだメモリセルと”１１”を書き込
んだメモリセルとの間で発生する回り込み電流に起因し
て起こるデータ”０１”を書き込んだメモリセルの閾値
の広がりについて、ワーストケースの代表例でもある図
１６及び図１７のデータパターンで説明を行う。また、
動作等を分かりやすくするために上記と同様にメモリセ
ルＭ02に着目して、これと同じワード線（ＷＬ０）に接
続し隣接するメモリセルＭ00、Ｍ01、Ｍ03、Ｍ04及びＭ
05で行う。
タ”０１”を書き込んだメモリセルと”１１”を書き込
んだメモリセルとの間で発生する回り込み電流に起因し
て起こるデータ”０１”を書き込んだメモリセルの閾値
の広がりについて、ワーストケースの代表例でもある図
１６及び図１７のデータパターンで説明を行う。また、
動作等を分かりやすくするために上記と同様にメモリセ
ルＭ02に着目して、これと同じワード線（ＷＬ０）に接
続し隣接するメモリセルＭ00、Ｍ01、Ｍ03、Ｍ04及びＭ
05で行う。
【００５２】メモリセルＭの閾値のばらつきの見かけ上
の広がりは、メモリセルＭの書き込み特性のばらつきか
ら所定の閾値に設定されるまでの時間に違いが生じるた
め、この違いにより、先にべリファイを行いながら書き
込みを行い所定の閾値に設定した際に織り込んでいない
回り込み電流が、読み出し時に生じる場合があるためで
ある。
の広がりは、メモリセルＭの書き込み特性のばらつきか
ら所定の閾値に設定されるまでの時間に違いが生じるた
め、この違いにより、先にべリファイを行いながら書き
込みを行い所定の閾値に設定した際に織り込んでいない
回り込み電流が、読み出し時に生じる場合があるためで
ある。
【００５３】そこで、本発明の実施の形態は、べリファ
イを行いながらのメモリセルヘの書き込み時に、読み出
し時に生じる回り込み電流を織り込んで閾値を設定する
ことにより、この回り込み電流に起因して起こる閾値の
ばらつきの広がりを低減するものである。以下、より具
体的に説明する。
イを行いながらのメモリセルヘの書き込み時に、読み出
し時に生じる回り込み電流を織り込んで閾値を設定する
ことにより、この回り込み電流に起因して起こる閾値の
ばらつきの広がりを低減するものである。以下、より具
体的に説明する。
【００５４】［第１の実施形態］本発明の第１の実施形
態に係る不揮発性半導体記憶装置の書き込み方法のアル
ゴリズムを図１を基に説明する。また、この書き込み電
圧印加とべリファイのシーケンスを図２に示す。本実施
形態では、４値の書き込みを例にしている。仮想接地型
アレイの影響がない時のメモリセルＭの閾値の分布を図
１３に示す。尚、データ”００”は消去状態である。
態に係る不揮発性半導体記憶装置の書き込み方法のアル
ゴリズムを図１を基に説明する。また、この書き込み電
圧印加とべリファイのシーケンスを図２に示す。本実施
形態では、４値の書き込みを例にしている。仮想接地型
アレイの影響がない時のメモリセルＭの閾値の分布を図
１３に示す。尚、データ”００”は消去状態である。
【００５５】プログラムスタート（ステップ（以下、
「Ｓ」と略記する）Ｓ１）により、書き込み動作がスタ
ートすると、該当するワード線は−８（ｖ）にセットさ
れ、続けて、それぞれのデータに応じて各メモリセルの
ドレインの電圧Ｖｄがセットされる（Ｓ２）。例えば、
データ“１１”の場合はドレイン電圧Ｖｄ＝６（ｖ）、
データ”１０”の場合はドレイン電圧Ｖｄ＝５（ｖ）、
データ”０１”の場合はドレイン電圧Ｖｄ＝４（ｖ）、
そして、データ”００”の場合はドレインをopen状態と
する。この電圧を印加することにより、メモリセルＭの
閾値はそれぞれに対応した閾値まで低下を始める。
「Ｓ」と略記する）Ｓ１）により、書き込み動作がスタ
ートすると、該当するワード線は−８（ｖ）にセットさ
れ、続けて、それぞれのデータに応じて各メモリセルの
ドレインの電圧Ｖｄがセットされる（Ｓ２）。例えば、
データ“１１”の場合はドレイン電圧Ｖｄ＝６（ｖ）、
データ”１０”の場合はドレイン電圧Ｖｄ＝５（ｖ）、
データ”０１”の場合はドレイン電圧Ｖｄ＝４（ｖ）、
そして、データ”００”の場合はドレインをopen状態と
する。この電圧を印加することにより、メモリセルＭの
閾値はそれぞれに対応した閾値まで低下を始める。
【００５６】書き込み電圧の印加が一旦終了すると、次
にべリファイを行う（Ｓ３）が、このべリファイ時に該
当するワード線ＷＬに印加する電圧は、図２に示すよう
に、それぞれ最終的に揃えたい各メモリセルＭの閾値よ
り高めの電圧（第１の閾値）を設定して印加してべリフ
ァイを行い、その結果に基づき、さらに書き込みを行
い、まず第１の閾値に揃える（Ｓ２，Ｓ３）。例えば、
最終的に閾値をデータ”０１”に相当する３（ｖ）にし
たい場合、ワード線ＷＬへの電圧印加は３．４（ｖ）と
する。この電圧は、前述の仮想接地型アレイの影響によ
って生じる閾値分布の高い方ヘシフトする電圧より高い
電圧にすることが望ましい。
にべリファイを行う（Ｓ３）が、このべリファイ時に該
当するワード線ＷＬに印加する電圧は、図２に示すよう
に、それぞれ最終的に揃えたい各メモリセルＭの閾値よ
り高めの電圧（第１の閾値）を設定して印加してべリフ
ァイを行い、その結果に基づき、さらに書き込みを行
い、まず第１の閾値に揃える（Ｓ２，Ｓ３）。例えば、
最終的に閾値をデータ”０１”に相当する３（ｖ）にし
たい場合、ワード線ＷＬへの電圧印加は３．４（ｖ）と
する。この電圧は、前述の仮想接地型アレイの影響によ
って生じる閾値分布の高い方ヘシフトする電圧より高い
電圧にすることが望ましい。
【００５７】図２に示すように、べリファイは、ワード
線ＷＬに、１．４（ｖ）、続いて、２．４（ｖ）、３．
４（ｖ）を印加して行い、べリファイ結果を基に、所望
の閾値以上のメモリセルＭに対しては、さらなる書き込
みとべリファイを繰り返し、最終的には、データ”１
１”のメモリセルＭの閾値は１．４（ｖ）以下、データ
“１０”のメモリセルＭの閾値は２．４（ｖ）以下、デ
ータ“０１”のメモリセルＭの閾値は３．４（ｖ）以下
に設定する。
線ＷＬに、１．４（ｖ）、続いて、２．４（ｖ）、３．
４（ｖ）を印加して行い、べリファイ結果を基に、所望
の閾値以上のメモリセルＭに対しては、さらなる書き込
みとべリファイを繰り返し、最終的には、データ”１
１”のメモリセルＭの閾値は１．４（ｖ）以下、データ
“１０”のメモリセルＭの閾値は２．４（ｖ）以下、デ
ータ“０１”のメモリセルＭの閾値は３．４（ｖ）以下
に設定する。
【００５８】すべての書き込むべきメモリセルＭが、上
述した第１の閾値に揃えられた後、次にワード線ＷＬの
電圧を変えて、即ち、最終的に揃えたい閾値電圧（第２
の閾値電圧）でべリファイを行う（Ｓ４）。例えば、デ
ータ”０１”を書き込むべきメモリセルＭでは、ワード
線ＷＬを３（ｖ）としてべリファイを行う。これは、メ
モリセルＭの閾値が３（ｖ）以下のものか３〜３．４
（ｖ）の範囲のものかを判定するためである。このよう
にして、データ“１１”のメモリセルＭの閾値が１
（ｖ）以下か、データ“１０”のメモリセルＭの閾値が
２（ｖ）以下か、データ”０１”のメモリセルＭ閾値が
３（ｖ）以下かどうかを判定する。
述した第１の閾値に揃えられた後、次にワード線ＷＬの
電圧を変えて、即ち、最終的に揃えたい閾値電圧（第２
の閾値電圧）でべリファイを行う（Ｓ４）。例えば、デ
ータ”０１”を書き込むべきメモリセルＭでは、ワード
線ＷＬを３（ｖ）としてべリファイを行う。これは、メ
モリセルＭの閾値が３（ｖ）以下のものか３〜３．４
（ｖ）の範囲のものかを判定するためである。このよう
にして、データ“１１”のメモリセルＭの閾値が１
（ｖ）以下か、データ“１０”のメモリセルＭの閾値が
２（ｖ）以下か、データ”０１”のメモリセルＭ閾値が
３（ｖ）以下かどうかを判定する。
【００５９】そして、次の書き込みパルスの印加（Ｓ
５）では、もし、データ“０１”のメモリセルＭの閾値
が３（ｖ）以下、同様に”１０”のメモリセルＭでは２
（ｖ）以下、”１１”のメモリセルＭでは１（ｖ）以下
のメモリセルＭがあれば、これ以上、そのメモリセルＭ
の閾値が低下しないように該当のメモリセルＭのドレイ
ンをopen状態とする。一方、所定の閾値以上のメモリセ
ルＭに対しては、それそれ、”０１”に書き込むべきメ
モリセルＭにはドレイン電圧Ｖｄ＝４（ｖ）、“１０”
のメモリセルＭにはドレイン電圧Ｖｄ＝５（ｖ）、”１
１”のメモリセルＭにはドレイン電圧Ｖｄ＝６（ｖ）を
ドレインに印加し書き込みとべリファイを繰り返し継続
する（Ｓ４，Ｓ５）。そして、すべてのメモリセルＭが
所定の閾値以下になった時点で書き込み動作を終了する
（Ｓ６）。
５）では、もし、データ“０１”のメモリセルＭの閾値
が３（ｖ）以下、同様に”１０”のメモリセルＭでは２
（ｖ）以下、”１１”のメモリセルＭでは１（ｖ）以下
のメモリセルＭがあれば、これ以上、そのメモリセルＭ
の閾値が低下しないように該当のメモリセルＭのドレイ
ンをopen状態とする。一方、所定の閾値以上のメモリセ
ルＭに対しては、それそれ、”０１”に書き込むべきメ
モリセルＭにはドレイン電圧Ｖｄ＝４（ｖ）、“１０”
のメモリセルＭにはドレイン電圧Ｖｄ＝５（ｖ）、”１
１”のメモリセルＭにはドレイン電圧Ｖｄ＝６（ｖ）を
ドレインに印加し書き込みとべリファイを繰り返し継続
する（Ｓ４，Ｓ５）。そして、すべてのメモリセルＭが
所定の閾値以下になった時点で書き込み動作を終了する
（Ｓ６）。
【００６０】以上説明した、本実施形態における不揮発
性半導体記憶装置の書き込み方法を検証する。まず、図
３に示すデータパターンを書き込む場合について考えて
みる。このデータパターンは従来例の図１６で説明した
パターンと同じであり、このパターンは、着目している
メモリセルＭ02の閾値がみかけ上、低い方へ広がる場合
である。すなわち、第１段階（ダミーRef 電圧を使用）
の書き込みにおけるメモリセルＭの特性によるばらつき
により、メモリセルＭ02が例えば、一回目のパルス印加
で３．４（ｖ）以下となり、メモリセルＭ00、Ｍ01が
３．６（ｖ）以上に留まっている場合である。この時、
第１段階の書き込みパルス印加終了後、ワード線ＷＬ０
を３．４（ｖ）として、“０１”のデータに対してべリ
ファイを行うと、閾値は３．４（ｖ）以下と判定され
る。ちなみに、この時点で仮にデータを読み出すとデー
タパターンは、図１５に示すものとはぼ同じ状態である
ので、この時、ビット線ＢＬ２のノードで検出される電
流は、メモリセルＭ02を通じて流れる正規の電流Ｉ01の
みである。
性半導体記憶装置の書き込み方法を検証する。まず、図
３に示すデータパターンを書き込む場合について考えて
みる。このデータパターンは従来例の図１６で説明した
パターンと同じであり、このパターンは、着目している
メモリセルＭ02の閾値がみかけ上、低い方へ広がる場合
である。すなわち、第１段階（ダミーRef 電圧を使用）
の書き込みにおけるメモリセルＭの特性によるばらつき
により、メモリセルＭ02が例えば、一回目のパルス印加
で３．４（ｖ）以下となり、メモリセルＭ00、Ｍ01が
３．６（ｖ）以上に留まっている場合である。この時、
第１段階の書き込みパルス印加終了後、ワード線ＷＬ０
を３．４（ｖ）として、“０１”のデータに対してべリ
ファイを行うと、閾値は３．４（ｖ）以下と判定され
る。ちなみに、この時点で仮にデータを読み出すとデー
タパターンは、図１５に示すものとはぼ同じ状態である
ので、この時、ビット線ＢＬ２のノードで検出される電
流は、メモリセルＭ02を通じて流れる正規の電流Ｉ01の
みである。
【００６１】次に、メモリセルＭ00、Ｍ01の閾値は、所
定の閾値（１．４（ｖ））よりも高い値（３．６
（ｖ））に留まっている状態であるので、各ドレインを
ドレイン電圧Ｖｄ＝６（ｖ）とし、一方、メモリセルＭ
02のドレインはopen状態として、再度書き込みパルスを
印加し、閾値が１．４（ｖ）以下になるまでこの書き込
みとべリファイが繰り替えす。尚、メモリセルＭ00、Ｍ
01の閾値が１．４（ｖ）以下になった時点で、仮にメモ
リセルＭ02のデータの読み出しを行ったとすると、今度
は図１６のようなメモリセルＭ00とＭ01を通じてビット
線ＢＬ２からビット線ＢＬ０に回り込み電流Ｉｒを含ん
だ電流｜ｂ｜がビット線ＢＬ２のノードで検出されるこ
とになる。
定の閾値（１．４（ｖ））よりも高い値（３．６
（ｖ））に留まっている状態であるので、各ドレインを
ドレイン電圧Ｖｄ＝６（ｖ）とし、一方、メモリセルＭ
02のドレインはopen状態として、再度書き込みパルスを
印加し、閾値が１．４（ｖ）以下になるまでこの書き込
みとべリファイが繰り替えす。尚、メモリセルＭ00、Ｍ
01の閾値が１．４（ｖ）以下になった時点で、仮にメモ
リセルＭ02のデータの読み出しを行ったとすると、今度
は図１６のようなメモリセルＭ00とＭ01を通じてビット
線ＢＬ２からビット線ＢＬ０に回り込み電流Ｉｒを含ん
だ電流｜ｂ｜がビット線ＢＬ２のノードで検出されるこ
とになる。
【００６２】次に２段階目の書き込み（図２での通常の
Ref電圧を用いたべリファイとパルス印加の期間に相
当）を行うわけであるが、ワード線ＷＬ０を３（ｖ）と
してデータ“０１”を書き込むべきメモリセルＭに対し
て、べリファイを行った場合、上記したようにここでは
メモリセルＭ00とＭ01の閾値は１．４（ｖ）以下となっ
ているため、メモリセルＭ00、Ｍ01を通じて電流Ｉｒの
回り込みが生じる。この結果、みかけ上、メモリセルＭ
02の閾値は低下してビット線ＢＬ２のノードで検出され
るため、ほとんどの場合、メモリセルＭ02は既に閾値が
３（ｖ）以下であると判定される。よって、メモリセル
Ｍ02への新たな書き込みパルスの印加はないことにな
る。
Ref電圧を用いたべリファイとパルス印加の期間に相
当）を行うわけであるが、ワード線ＷＬ０を３（ｖ）と
してデータ“０１”を書き込むべきメモリセルＭに対し
て、べリファイを行った場合、上記したようにここでは
メモリセルＭ00とＭ01の閾値は１．４（ｖ）以下となっ
ているため、メモリセルＭ00、Ｍ01を通じて電流Ｉｒの
回り込みが生じる。この結果、みかけ上、メモリセルＭ
02の閾値は低下してビット線ＢＬ２のノードで検出され
るため、ほとんどの場合、メモリセルＭ02は既に閾値が
３（ｖ）以下であると判定される。よって、メモリセル
Ｍ02への新たな書き込みパルスの印加はないことにな
る。
【００６３】この時のビット線ＢＬ２のノードで測定さ
れる電流（｜ｂ１｜）は、下記式（１）となる。 ｜ｂ１｜＝Ｉ01ｒ＋Ｉｒ‥（１）
れる電流（｜ｂ１｜）は、下記式（１）となる。 ｜ｂ１｜＝Ｉ01ｒ＋Ｉｒ‥（１）
【００６４】ここで、先述のように２段階目の書き込み
に先立って、ワード線ＷＬ０＝３（ｖ）でのべリファイ
を行い、この時、閾値が所定の値（３（ｖ）以下）であ
ると判定されたのは、本来、ワード線ＷＬ０＝３．４
（ｖ）でのベルファイ時のビット線ＢＬ２のノードでの
測定で、読み出し時において｜ｂ｜の値が、ほぼ正規の
電流Ｉ01になると判定したことによる。この判定時に
は、ワード線ＷＬ０＝３（ｖ）と３．４（ｖ）での電位
差（０．４（ｖ））により生じるメモリセルＭ00、Ｍ01
への回り込み電流が存在している。よって、この回り込
み電流を織り込んで正規の電流Ｉ01を決めたことにな
る。つまり、（Ｉ01≒Ｉ01ｒ＋Ｉｒｒ）である。これを
上記式（１）に代入すると、 ｜ｂ１｜＝Ｉ01−Ｉｒｒ＋Ｉｒ （図３を参照）
に先立って、ワード線ＷＬ０＝３（ｖ）でのべリファイ
を行い、この時、閾値が所定の値（３（ｖ）以下）であ
ると判定されたのは、本来、ワード線ＷＬ０＝３．４
（ｖ）でのベルファイ時のビット線ＢＬ２のノードでの
測定で、読み出し時において｜ｂ｜の値が、ほぼ正規の
電流Ｉ01になると判定したことによる。この判定時に
は、ワード線ＷＬ０＝３（ｖ）と３．４（ｖ）での電位
差（０．４（ｖ））により生じるメモリセルＭ00、Ｍ01
への回り込み電流が存在している。よって、この回り込
み電流を織り込んで正規の電流Ｉ01を決めたことにな
る。つまり、（Ｉ01≒Ｉ01ｒ＋Ｉｒｒ）である。これを
上記式（１）に代入すると、 ｜ｂ１｜＝Ｉ01−Ｉｒｒ＋Ｉｒ （図３を参照）
【００６５】一方、従来の書き込み方式では、
｜ｂ２｜＝Ｉ01＋Ｉｒ （図１６を参照）
であるため、本実施形態の書込方式では従来の書込方式
と比較して、回り込み電流の影響は、（−Ｉｒｒ）分だ
け低減され、結果として閾値のばらつきの広がりの低減
につながる。
と比較して、回り込み電流の影響は、（−Ｉｒｒ）分だ
け低減され、結果として閾値のばらつきの広がりの低減
につながる。
【００６６】尚、上記の記号は、下記の意味を示すもの
である。 ｜ｂ１｜：本書き込み方式によるBL2のノードで検出さ
れる電流。 ｜ｂ２｜：従来の書き込み方式によるBL2のノードで検
出される電流。 Ｉ01 ：閾値＝3(v)のM02を、読み出し電圧3.4(v)で読
み出した時、得られる｜ｂ｜の電流値。 Ｉ01ｒ：みかけ上の閾値＝3(v)のM02を、読み出し電圧
3.4(v)で読み出した時のM02を流れる電流。 Ｉｒ：読み出し電圧3.4(v)で、M02を読み出した時、M0
0、M01を流れる回り込み電流。 Ｉｒｒ：本書き込み方式で、M02を所定の閾値に設定す
る際、M00、M01を流れていた回り込み電流で読み出し電
圧3.4(v)時に換算した値。 つまり、Ｉ01ｒは、最終的にメモリセルＭ00、Ｍ01に流
れる回り込み電流をある程度、含めて設定された形（Ｉ
01ｒの成分の中に、（一Ｉｒｒ）が含まれる。）となっ
ている。この状況を、図３に示している。
である。 ｜ｂ１｜：本書き込み方式によるBL2のノードで検出さ
れる電流。 ｜ｂ２｜：従来の書き込み方式によるBL2のノードで検
出される電流。 Ｉ01 ：閾値＝3(v)のM02を、読み出し電圧3.4(v)で読
み出した時、得られる｜ｂ｜の電流値。 Ｉ01ｒ：みかけ上の閾値＝3(v)のM02を、読み出し電圧
3.4(v)で読み出した時のM02を流れる電流。 Ｉｒ：読み出し電圧3.4(v)で、M02を読み出した時、M0
0、M01を流れる回り込み電流。 Ｉｒｒ：本書き込み方式で、M02を所定の閾値に設定す
る際、M00、M01を流れていた回り込み電流で読み出し電
圧3.4(v)時に換算した値。 つまり、Ｉ01ｒは、最終的にメモリセルＭ00、Ｍ01に流
れる回り込み電流をある程度、含めて設定された形（Ｉ
01ｒの成分の中に、（一Ｉｒｒ）が含まれる。）となっ
ている。この状況を、図３に示している。
【００６７】以上の検証結果から、閾値の低い方へのば
らつきは低減されることとなった。よって、データ“０
１”を書き込んだメモリセルＭの、みかけ上の閾値の分
布の低い方への広がりは、従来の書き込み方式では、
２．２（ｖ）まで広がっていたが、本実施形態の書き込
み方式では２．５（ｖ）程度まで抑制される。
らつきは低減されることとなった。よって、データ“０
１”を書き込んだメモリセルＭの、みかけ上の閾値の分
布の低い方への広がりは、従来の書き込み方式では、
２．２（ｖ）まで広がっていたが、本実施形態の書き込
み方式では２．５（ｖ）程度まで抑制される。
【００６８】次に、閾値が高い方へシフトする場合を図
４のデータパターンを基に説明する。図４のデータパタ
ーンは従来例の図１７で説明したパターンと同じであ
り、着目しているメモリセルＭ02の閾値がみかけ上、高
い方へ広がる場合である。第１段階の書き込み時におい
て、メモリセル特性のばらつきにより、メモリセルＭ02
が例えば、１回目のパルスで閾値が３．４（ｖ）以下に
なり、さらにメモリセルＭ03、Ｍ04の閾値がほとんど変
化せず、３．６（ｖ）以上に留まっている場合である。
ちなみに、この時点で仮にメモリセルＭ02を読み出せ
ば、データパターンは図１５に示すものとほぼ同一でビ
ット線ＢＬ２のノードで検出される電流は、メモリセル
Ｍ02を通じて流れる正規の電流Ｉ01のみである。これ
で、メモリセルＭ02の書き込みが終了しているので、次
にメモリセルＭ03、Ｍ04の書き込みとベリファイが繰り
返し行われ、メモリセルＭ03、Ｍ04は所望の１．４
（ｖ）以下になった時点で、書き込みは終了する。
４のデータパターンを基に説明する。図４のデータパタ
ーンは従来例の図１７で説明したパターンと同じであ
り、着目しているメモリセルＭ02の閾値がみかけ上、高
い方へ広がる場合である。第１段階の書き込み時におい
て、メモリセル特性のばらつきにより、メモリセルＭ02
が例えば、１回目のパルスで閾値が３．４（ｖ）以下に
なり、さらにメモリセルＭ03、Ｍ04の閾値がほとんど変
化せず、３．６（ｖ）以上に留まっている場合である。
ちなみに、この時点で仮にメモリセルＭ02を読み出せ
ば、データパターンは図１５に示すものとほぼ同一でビ
ット線ＢＬ２のノードで検出される電流は、メモリセル
Ｍ02を通じて流れる正規の電流Ｉ01のみである。これ
で、メモリセルＭ02の書き込みが終了しているので、次
にメモリセルＭ03、Ｍ04の書き込みとベリファイが繰り
返し行われ、メモリセルＭ03、Ｍ04は所望の１．４
（ｖ）以下になった時点で、書き込みは終了する。
【００６９】この第１段階の書き込みが終了した後、仮
に読み出しを行ったとすると、ビット線ＢＬ３の電位
は、ビット線ＢＬ５からメモリセルＭ03とＭ04を通じて
流れ込む電流Ｉｊにより上昇し、先に説明したようにビ
ット線ＢＬ２のノードで検出される電流は減少した値
（｜ｂ｜＝Ｉ01−Ｉａ）となる。この検出電流の減少の
ため、メモリセルＭ02のみかけ上の閾値は高くなり、
３．６（ｖ）程度とみなされてしまうこととなる。
に読み出しを行ったとすると、ビット線ＢＬ３の電位
は、ビット線ＢＬ５からメモリセルＭ03とＭ04を通じて
流れ込む電流Ｉｊにより上昇し、先に説明したようにビ
ット線ＢＬ２のノードで検出される電流は減少した値
（｜ｂ｜＝Ｉ01−Ｉａ）となる。この検出電流の減少の
ため、メモリセルＭ02のみかけ上の閾値は高くなり、
３．６（ｖ）程度とみなされてしまうこととなる。
【００７０】次に２段階目の書き込みを行うわけである
が、ワード線ＷＬ０を３（ｖ）としてデータ“０１”を
書き込むべきメモリセルＭに対して、べリファイを行っ
た場合、ここでは、メモリセルＭ02は、閾値が３（ｖ）
以上あると検出されるので、閾値が３（ｖ）以下になる
までビット線ＢＬ２にＶｄ＝４（ｖ）の書き込みパルス
の印加とべリファイが繰り返される。このメモリセルＭ
02のべリファイ時には、メモリセルＭ03とＭ04は閾値が
既に１．４（ｖ）以下に低下しているため、この回り込
み電流Ｉｊを込みにして（考慮した形で）メモリセルＭ
02の閾値を決定していることになる。つまり、メモリセ
ルＭ02のみかけ上の閾値が、約３（ｖ）となる。
が、ワード線ＷＬ０を３（ｖ）としてデータ“０１”を
書き込むべきメモリセルＭに対して、べリファイを行っ
た場合、ここでは、メモリセルＭ02は、閾値が３（ｖ）
以上あると検出されるので、閾値が３（ｖ）以下になる
までビット線ＢＬ２にＶｄ＝４（ｖ）の書き込みパルス
の印加とべリファイが繰り返される。このメモリセルＭ
02のべリファイ時には、メモリセルＭ03とＭ04は閾値が
既に１．４（ｖ）以下に低下しているため、この回り込
み電流Ｉｊを込みにして（考慮した形で）メモリセルＭ
02の閾値を決定していることになる。つまり、メモリセ
ルＭ02のみかけ上の閾値が、約３（ｖ）となる。
【００７１】これは、ビット線ＢＬ２のノードでの読み
出し時の電流｜ｂ｜がほぼ正規の電流Ｉ01ということで
ある。従って、 ｜ｂ｜≒Ｉ01＝（Ｉ01＋Ｉａ）−Ｉａ‥式（２） （尚、Ｉａ：ビット線ＢＬ３への回り込み電流Ｉｊのた
め、ビット線ＢＬ３の電位が０（ｖ）より高くなった結
果、メモリセルＭ02を通じて流れる電流の減少分。）と
表わされる。
出し時の電流｜ｂ｜がほぼ正規の電流Ｉ01ということで
ある。従って、 ｜ｂ｜≒Ｉ01＝（Ｉ01＋Ｉａ）−Ｉａ‥式（２） （尚、Ｉａ：ビット線ＢＬ３への回り込み電流Ｉｊのた
め、ビット線ＢＬ３の電位が０（ｖ）より高くなった結
果、メモリセルＭ02を通じて流れる電流の減少分。）と
表わされる。
【００７２】式（２）で、（Ｉ01＋Ｉａ）の項が回り込
み電流を込みにして閾値を決定されていることを表わし
ている。これを模式的に示したのが、図４である。これ
により、仮想接地型アレイに起因して生じる閾値の高い
方へのシフトは抑制される。
み電流を込みにして閾値を決定されていることを表わし
ている。これを模式的に示したのが、図４である。これ
により、仮想接地型アレイに起因して生じる閾値の高い
方へのシフトは抑制される。
【００７３】実際には、メモリセルＭ03、Ｍ04の閾値
は、第２段階の書き込みで閾値が１．４（ｖ）から１
（ｖ）以下へ低下するため、若干高い方ヘシフトするこ
とになるが、それでも閾値の高い方へのシフトは、従来
方式では３．２（ｖ）まで広がっていたものが３．１
（ｖ）の広がり程度に抑制される。
は、第２段階の書き込みで閾値が１．４（ｖ）から１
（ｖ）以下へ低下するため、若干高い方ヘシフトするこ
とになるが、それでも閾値の高い方へのシフトは、従来
方式では３．２（ｖ）まで広がっていたものが３．１
（ｖ）の広がり程度に抑制される。
【００７４】以上説明したように、仮想接地型アレイの
影響により、データ“０１”を書き込んだメモリセルＭ
のみかけ上の閾値分布は、従来の書き込み方式では、
２．２〜３．２（ｖ）と、１（ｖ）広がっていたもの
が、本実施形態の方式では２．５〜３．１（ｖ）と、
０．６（ｖ）に抑制されたことになる。
影響により、データ“０１”を書き込んだメモリセルＭ
のみかけ上の閾値分布は、従来の書き込み方式では、
２．２〜３．２（ｖ）と、１（ｖ）広がっていたもの
が、本実施形態の方式では２．５〜３．１（ｖ）と、
０．６（ｖ）に抑制されたことになる。
【００７５】［第２の実施の形態］上記第１の実施の形
態では、各データレベル（”11”、”10”、“01”）を
べリファイするため、べリファイ回数が多すぎて書き込
み時間が長くなる可能性がある。そこで、これを改善し
た第２の実施の形態に係る不揮発性半導体記憶装置の書
き込み方法のフローチャートを、図５を基に説明する。
尚、上記構成と同一部分には、同一符号を付して説明を
省略する。また、この書き込み電圧印加とべリファイの
シーケンスを図６に示す。これは、閾値の広がりに最も
影響を受けるデータ“01”に着目して、このデータ“0
1”を書き込まれたメモリセルＭの閾値の分布広がりの
みを改善したものである。
態では、各データレベル（”11”、”10”、“01”）を
べリファイするため、べリファイ回数が多すぎて書き込
み時間が長くなる可能性がある。そこで、これを改善し
た第２の実施の形態に係る不揮発性半導体記憶装置の書
き込み方法のフローチャートを、図５を基に説明する。
尚、上記構成と同一部分には、同一符号を付して説明を
省略する。また、この書き込み電圧印加とべリファイの
シーケンスを図６に示す。これは、閾値の広がりに最も
影響を受けるデータ“01”に着目して、このデータ“0
1”を書き込まれたメモリセルＭの閾値の分布広がりの
みを改善したものである。
【００７６】プログラムを設定し書き込み動作がスター
ト（Ｓ１）すると、書き込みを行うワード線ＷＬは、−
８（ｖ）にセットされ、つづいて、それぞれのデータに
応じて各ドレインの電圧Ｖｄがセットされる（Ｓ２）。
この書き込みのための印加電圧並びに印加方法は、先述
の第１の実施形態と同様であるので省略する。
ト（Ｓ１）すると、書き込みを行うワード線ＷＬは、−
８（ｖ）にセットされ、つづいて、それぞれのデータに
応じて各ドレインの電圧Ｖｄがセットされる（Ｓ２）。
この書き込みのための印加電圧並びに印加方法は、先述
の第１の実施形態と同様であるので省略する。
【００７７】次に、書き込んだ後のべリファイである
が、データ“11”と“10”を書き込むべきメモリセルに
対しては最終的に求められる閾値電圧（第２の閾値電
圧）を得るべく、それそれ、べリファイ電圧はデータ”
11”のメモリセルに対しては１（ｖ）、データ“10”に
対しては２（ｖ）で行う（Ｓ３Ｂ）。一方、データ”0
1”を書き込むべきメモリセルＭに対しては、先述の第
１の実施形態とと同様、第１の閾値に揃えるためべリフ
ァイは３．４（ｖ）で行う（Ｓ３Ｂ）。
が、データ“11”と“10”を書き込むべきメモリセルに
対しては最終的に求められる閾値電圧（第２の閾値電
圧）を得るべく、それそれ、べリファイ電圧はデータ”
11”のメモリセルに対しては１（ｖ）、データ“10”に
対しては２（ｖ）で行う（Ｓ３Ｂ）。一方、データ”0
1”を書き込むべきメモリセルＭに対しては、先述の第
１の実施形態とと同様、第１の閾値に揃えるためべリフ
ァイは３．４（ｖ）で行う（Ｓ３Ｂ）。
【００７８】この第１段階の書き込みが終了し、各メモ
リセルＭの閾値が所定の値以下となった後、第２段階と
して、“01”のデータを書き込むべきメモリセルＭにつ
いては、該当するワード線を３（ｖ）にしてべリファイ
を行う（Ｓ４Ｂ）。これは、データ“01”を書き込むべ
きメモリセルＭの閾値が３（ｖ）以下のものか、あるい
は３〜３．４（ｖ）の範囲のものかを判定するためであ
る。そして、“01”を書き込むべきメモリセルＭの閾値
が既に３（ｖ）以下であれば書き込み動作は終了となる
（Ｓ６）。
リセルＭの閾値が所定の値以下となった後、第２段階と
して、“01”のデータを書き込むべきメモリセルＭにつ
いては、該当するワード線を３（ｖ）にしてべリファイ
を行う（Ｓ４Ｂ）。これは、データ“01”を書き込むべ
きメモリセルＭの閾値が３（ｖ）以下のものか、あるい
は３〜３．４（ｖ）の範囲のものかを判定するためであ
る。そして、“01”を書き込むべきメモリセルＭの閾値
が既に３（ｖ）以下であれば書き込み動作は終了となる
（Ｓ６）。
【００７９】一方、３（ｖ）以上（３〜３．４（ｖ））
であれば、該当するメモリセルＭのドレインＶｄ＝４
（ｖ）を印加し（Ｓ５Ｂ）、それ以外のメモリセルＭの
ドレインはopen状態として書き込みとベリファイを繰り
返し（Ｓ４Ｂ）、“01”を書き込むべきメモリセルＭの
全ての閾値が３（ｖ）以下になれば書き込み動作を終了
する（Ｓ６）。
であれば、該当するメモリセルＭのドレインＶｄ＝４
（ｖ）を印加し（Ｓ５Ｂ）、それ以外のメモリセルＭの
ドレインはopen状態として書き込みとベリファイを繰り
返し（Ｓ４Ｂ）、“01”を書き込むべきメモリセルＭの
全ての閾値が３（ｖ）以下になれば書き込み動作を終了
する（Ｓ６）。
【００８０】以上の書き込み方式を検証する。まず、図
３に示すデータパターンを書き込む場合について考えて
みる。このデータパターンは従来技術の図１６で説明し
たパターンと同じであり、このパターンは、着目してい
るメモリセルＭO2の閾値がみかけ上、低い方へ広がる例
である。
３に示すデータパターンを書き込む場合について考えて
みる。このデータパターンは従来技術の図１６で説明し
たパターンと同じであり、このパターンは、着目してい
るメモリセルＭO2の閾値がみかけ上、低い方へ広がる例
である。
【００８１】これは、第１段階の書き込みにおいて、メ
モリセルＭの特性にばらつきにより、メモリセルＭO2が
例えば、一回日のパルス印加で３．４（ｖ）以下とな
り、メモリセルＭOO 、ＭOlが３．６（ｖ）以上に留ま
っている場合である。この時、書き込みパルス印加終了
後、ワード線ＷＬ０を３．４（ｖ）として、“01”のデ
ータに対してべリファイを行うと、閾値は３．４（ｖ）
以下と判定される。
モリセルＭの特性にばらつきにより、メモリセルＭO2が
例えば、一回日のパルス印加で３．４（ｖ）以下とな
り、メモリセルＭOO 、ＭOlが３．６（ｖ）以上に留ま
っている場合である。この時、書き込みパルス印加終了
後、ワード線ＷＬ０を３．４（ｖ）として、“01”のデ
ータに対してべリファイを行うと、閾値は３．４（ｖ）
以下と判定される。
【００８２】ちなみに、この時点で仮にデータを読み出
すとデータパターンは、図１５に示すものとほぼ同じ状
態であるので、この時、ビット線ＢＬ２のノードで検出
される電流は、メモリセルＭO2を通じて流れる電流のみ
である。
すとデータパターンは、図１５に示すものとほぼ同じ状
態であるので、この時、ビット線ＢＬ２のノードで検出
される電流は、メモリセルＭO2を通じて流れる電流のみ
である。
【００８３】次に、メモリセルＭOO、ＭO1の閾値は所定
の閾値よりも高い値に留まっている状態であるので、各
ドレインをＶｄ＝６（ｖ）とし、一方、メモリセルＭO2
のドレインはopen状態として、再度書き込みパルスを印
加し、閾値が１（ｖ）以下（最終的にそろえる値）なる
までこの書き込みとべリファイを繰り替えす。
の閾値よりも高い値に留まっている状態であるので、各
ドレインをＶｄ＝６（ｖ）とし、一方、メモリセルＭO2
のドレインはopen状態として、再度書き込みパルスを印
加し、閾値が１（ｖ）以下（最終的にそろえる値）なる
までこの書き込みとべリファイを繰り替えす。
【００８４】閾値が所望の１（ｖ）以下になった時点
で、仮にメモリセルＭO2のデータを読み出しを行ったと
すると図３のようにメモリセルＭOOとＭO1を通じてビッ
ト線ＢＬ２からＢＬ０に回り込み電流を含んだ電流がビ
ット線ＢＬ２のノードで検出される。
で、仮にメモリセルＭO2のデータを読み出しを行ったと
すると図３のようにメモリセルＭOOとＭO1を通じてビッ
ト線ＢＬ２からＢＬ０に回り込み電流を含んだ電流がビ
ット線ＢＬ２のノードで検出される。
【００８５】次に２段階目の書き込み及びべリファイを
行うわけであるが、まず、ワード線ＷＬ０を３（ｖ）と
してデータ“01”を書き込むべきメモリセルに対して、
べリファイを行った場合、ここではメモリセルＭOOとＭ
O1の閾値は既に１（ｖ）以下となっているため、メモリ
セルＭOO、ＭO1を通じて電流の回り込み生じる。この結
果、みかけ上、メモリセルＭO2の閾値は低下してビット
線ＢＬ２のノードで検出されるため、ほとんどの場合、
メモリセルＭO2は既に閾値が３（ｖ）以下であると判定
される。よって、メモリセルＭO2への新たな書き込みパ
ルスの印加はない。この時のビット線ＢＬ２のノードで
の読み出し電流｜ｂ１｜は、以下の通りである。 ｜ｂ１｜＝Ｉ01ｒ＋Ｉｒ ‥‥（３）
行うわけであるが、まず、ワード線ＷＬ０を３（ｖ）と
してデータ“01”を書き込むべきメモリセルに対して、
べリファイを行った場合、ここではメモリセルＭOOとＭ
O1の閾値は既に１（ｖ）以下となっているため、メモリ
セルＭOO、ＭO1を通じて電流の回り込み生じる。この結
果、みかけ上、メモリセルＭO2の閾値は低下してビット
線ＢＬ２のノードで検出されるため、ほとんどの場合、
メモリセルＭO2は既に閾値が３（ｖ）以下であると判定
される。よって、メモリセルＭO2への新たな書き込みパ
ルスの印加はない。この時のビット線ＢＬ２のノードで
の読み出し電流｜ｂ１｜は、以下の通りである。 ｜ｂ１｜＝Ｉ01ｒ＋Ｉｒ ‥‥（３）
【００８６】ここで、先述のように２段階目の書き込み
に先立ってべリファイ（ワード線ＷＬ０＝３（ｖ））を
行い、この時、閾値が所定の値（３（ｖ）以下）である
と判定されたのは、このべリファイ時のビット線ＢＬ２
のノードでの測定で、読み出し（ワード線ＷＬ０＝３．
４（ｖ））時において、この読み出し電流｜ｂ１｜の値
が、ほぼ正規の電流Ｉ01になると判定したことによる。
この判定時（ワード線ＷＬ０＝３（ｖ））には、ワード
線ＷＬ０＝３．４（ｖ）におけるメモリセルＭOO、ＭO1
への回り込み電流Ｉｒｒが存在している。よって、この
回り込み電流Ｉｒｒを織り込んで正規の電流Ｉ01を決め
たことになる。つまり、（Ｉ01≒Ｉ01ｒ＋Ｉｒｒ）であ
る。これを式（３）に代入すると、 ｜ｂ１｜＝Ｉ01−Ｉｒｒ＋Ｉｒ（図３を参照） となる。
に先立ってべリファイ（ワード線ＷＬ０＝３（ｖ））を
行い、この時、閾値が所定の値（３（ｖ）以下）である
と判定されたのは、このべリファイ時のビット線ＢＬ２
のノードでの測定で、読み出し（ワード線ＷＬ０＝３．
４（ｖ））時において、この読み出し電流｜ｂ１｜の値
が、ほぼ正規の電流Ｉ01になると判定したことによる。
この判定時（ワード線ＷＬ０＝３（ｖ））には、ワード
線ＷＬ０＝３．４（ｖ）におけるメモリセルＭOO、ＭO1
への回り込み電流Ｉｒｒが存在している。よって、この
回り込み電流Ｉｒｒを織り込んで正規の電流Ｉ01を決め
たことになる。つまり、（Ｉ01≒Ｉ01ｒ＋Ｉｒｒ）であ
る。これを式（３）に代入すると、 ｜ｂ１｜＝Ｉ01−Ｉｒｒ＋Ｉｒ（図３を参照） となる。
【００８７】一方、従来の書き込み方式での読み出し電
流｜ｂ２｜は、 ｜ｂ２｜＝Ｉ01＋Ｉｒ（図１６参照） であるため、本書き込み方式では従来と比較して、回り
込み電流の影響は、（−Ｉｒｒ）分だけ低減され、結果
として閾値のばらつきの広がりの低減につながることと
なった。
流｜ｂ２｜は、 ｜ｂ２｜＝Ｉ01＋Ｉｒ（図１６参照） であるため、本書き込み方式では従来と比較して、回り
込み電流の影響は、（−Ｉｒｒ）分だけ低減され、結果
として閾値のばらつきの広がりの低減につながることと
なった。
【００８８】ここで、
｜ｂ１｜：本実施形態の書き込み方式によるBL2 のノー
ドで検出される電流。 ｜ｂ２｜：従来の書き込み方式によるBL2のノードで検
出される電流。 Ｉ01 ：閾値＝3(v)のMO2 を、読み出し電圧3 .4(V) で
読み出した時、得られる読出電流｜ｂ１｜の電流値。 Ｉ01ｒ：みかけ上の閾値＝3(V)のMO2を、読み出し電圧
3.4(V)で読み出した時のMO2を流れる電流。 Ｉｒ ：読み出し電圧3.4(V)で、MO2を読み出した時、M
OO, MO1を流れる回り込み電流。 Ｉｒｒ：本実施形態の書き込み方式で、MO2を所定の閾
値に設定する際、MOO,M01 を流れていた回り込み電流で
読み出し電圧3.4(V)時に換算した値。 つまり、Ｉ01ｒは、最終的にメモリセルＭOO、ＭO1に流
れる回り込み電流をある程度含めて設定された形（Ｉ01
ｒの成分の中に、一Ｉｒｒが含まれる。）となってい
る。
ドで検出される電流。 ｜ｂ２｜：従来の書き込み方式によるBL2のノードで検
出される電流。 Ｉ01 ：閾値＝3(v)のMO2 を、読み出し電圧3 .4(V) で
読み出した時、得られる読出電流｜ｂ１｜の電流値。 Ｉ01ｒ：みかけ上の閾値＝3(V)のMO2を、読み出し電圧
3.4(V)で読み出した時のMO2を流れる電流。 Ｉｒ ：読み出し電圧3.4(V)で、MO2を読み出した時、M
OO, MO1を流れる回り込み電流。 Ｉｒｒ：本実施形態の書き込み方式で、MO2を所定の閾
値に設定する際、MOO,M01 を流れていた回り込み電流で
読み出し電圧3.4(V)時に換算した値。 つまり、Ｉ01ｒは、最終的にメモリセルＭOO、ＭO1に流
れる回り込み電流をある程度含めて設定された形（Ｉ01
ｒの成分の中に、一Ｉｒｒが含まれる。）となってい
る。
【００８９】上記の状況を、図３に示す。これにより、
閾値の低い方へのばらつきは低減される。よって、デー
タ“01”を書き込んだメモリセルの、みかけ上の閾値の
分布の低い方への広がりは、従来の書き込み方式では、
２．２（ｖ）まで広がっていたが、本実施形態の方式で
は２．５５（ｖ）程度まで抑制される。
閾値の低い方へのばらつきは低減される。よって、デー
タ“01”を書き込んだメモリセルの、みかけ上の閾値の
分布の低い方への広がりは、従来の書き込み方式では、
２．２（ｖ）まで広がっていたが、本実施形態の方式で
は２．５５（ｖ）程度まで抑制される。
【００９０】第１の実施の形態と比較して、閾値の広が
りはデータ”01”に関しては改善されるが、これは、第
１段階の書き込み終了時点で、”11”を書き込んだメモ
リセルの閾値が既に１（ｖ）以下となっているため、第
１の実施の形態のように、データ”01”を書き込むべき
メモリセルＭの閾値が確定した後、データ“11”を書き
込んだメモリセルＭの閾値が、第１段階での１．４
（ｖ）以下が、第２段階で１（ｖ）以下に下がることに
より、回り込み電流が若干増加してのみかけ上の閾値の
更なる低下がないことによるものである。
りはデータ”01”に関しては改善されるが、これは、第
１段階の書き込み終了時点で、”11”を書き込んだメモ
リセルの閾値が既に１（ｖ）以下となっているため、第
１の実施の形態のように、データ”01”を書き込むべき
メモリセルＭの閾値が確定した後、データ“11”を書き
込んだメモリセルＭの閾値が、第１段階での１．４
（ｖ）以下が、第２段階で１（ｖ）以下に下がることに
より、回り込み電流が若干増加してのみかけ上の閾値の
更なる低下がないことによるものである。
【００９１】次に、閾値が高い方ヘシフトする場合を図
４のデータパターンを基に説明する。このデータパター
ンは、従来技術の図１７で説明したパターンと同じであ
り、このパターンは、着目しているメモリセルＭO2の閾
値がみかけ上、高い方へ広がる場合である。これは、第
１段階の書き込み時において、メモリセル特性にばらつ
きがあり、メモリセルＭO2が例えば、１回目のパルスで
閾値が３．４（ｖ）以下になり、さらにメモリセルＭO
3、ＭO4の閾値がほとんど変化せず、３．６（ｖ）以上
に留まっている場合である。ちなみに、この時点で仮に
メモリセルＭO2を読み出せば、データパターンは図１５
に示すものとほぼ同じでビット線ＢＬ２のノードで検出
される電流は、メモリセルＭO2を通じて流れる電流のみ
である。
４のデータパターンを基に説明する。このデータパター
ンは、従来技術の図１７で説明したパターンと同じであ
り、このパターンは、着目しているメモリセルＭO2の閾
値がみかけ上、高い方へ広がる場合である。これは、第
１段階の書き込み時において、メモリセル特性にばらつ
きがあり、メモリセルＭO2が例えば、１回目のパルスで
閾値が３．４（ｖ）以下になり、さらにメモリセルＭO
3、ＭO4の閾値がほとんど変化せず、３．６（ｖ）以上
に留まっている場合である。ちなみに、この時点で仮に
メモリセルＭO2を読み出せば、データパターンは図１５
に示すものとほぼ同じでビット線ＢＬ２のノードで検出
される電流は、メモリセルＭO2を通じて流れる電流のみ
である。
【００９２】これで、メモリセルＭO2の書き込みが終了
しているので、次にメモリセルＭO3、ＭO4の書き込みと
べリフアイが繰り返し行われ、メモリセルＭO3、ＭO4が
１（ｖ）以下になった時点で、書き込みは終了する。こ
の書き込みが終了した後、仮に読み出しを行ったとする
と、ビット線ＢＬ３の電位は、ビット線ＢＬ５（１
（ｖ））からメモリセルＭO3、ＭO4を通じて流れ込む電
流により上昇し、先に説明したようにビット線ＢＬ２の
ノードで検出される電流は減少した値となる。この検出
電流の減少のため、メモリセルＭO2のみかけ上の閾値は
高くなり、３．６（ｖ）程度とみなされる。
しているので、次にメモリセルＭO3、ＭO4の書き込みと
べリフアイが繰り返し行われ、メモリセルＭO3、ＭO4が
１（ｖ）以下になった時点で、書き込みは終了する。こ
の書き込みが終了した後、仮に読み出しを行ったとする
と、ビット線ＢＬ３の電位は、ビット線ＢＬ５（１
（ｖ））からメモリセルＭO3、ＭO4を通じて流れ込む電
流により上昇し、先に説明したようにビット線ＢＬ２の
ノードで検出される電流は減少した値となる。この検出
電流の減少のため、メモリセルＭO2のみかけ上の閾値は
高くなり、３．６（ｖ）程度とみなされる。
【００９３】次に２段階目の書き込み及びべリファイを
行うわけであるが、まず、ワード線ＷＬ０を３（ｖ）と
してデータ“01”を書き込むべきメモリセルＭに対し
て、べリファイを行った場合、ここでは、メモリセルＭ
O2は、閾値が３（ｖ）以上あると検出されるので、閾値
が３（ｖ）以下になるまでビット線ＢＬ２にドレイン電
圧Ｖｄ＝４（ｖ）の書き込みパルスの印加とべリフアイ
が繰り返えされる。
行うわけであるが、まず、ワード線ＷＬ０を３（ｖ）と
してデータ“01”を書き込むべきメモリセルＭに対し
て、べリファイを行った場合、ここでは、メモリセルＭ
O2は、閾値が３（ｖ）以上あると検出されるので、閾値
が３（ｖ）以下になるまでビット線ＢＬ２にドレイン電
圧Ｖｄ＝４（ｖ）の書き込みパルスの印加とべリフアイ
が繰り返えされる。
【００９４】このメモリセルＭO2のべリファイ時には、
メモリセルＭO3、ＭO4は閾値が１（ｖ）以下に低下して
いるため、この回り込み電流を込みにして（考慮した形
で）、メモリセルＭO2の閾値を決定していることにな
る。つまり、メモリセルＭO2のみかけ上の閾値は約３
（ｖ）である。これは、ビット線ＢＬ２のノードでの読
み出し時の電流｜ｂ｜がほぼＩ01ということである。従
って、 ｜ｂ｜≒Ｉ01＝（Ｉ01＋Ｉａ）−Ｉａ ‥‥（４） ( ここで、Ｉａ：BL3 への回り込み電流Ｉｊのため、BL
3 の電位がO(V)より高くなった結果、MO2を通じて流れ
る電流の減少分。)と表わされる。
メモリセルＭO3、ＭO4は閾値が１（ｖ）以下に低下して
いるため、この回り込み電流を込みにして（考慮した形
で）、メモリセルＭO2の閾値を決定していることにな
る。つまり、メモリセルＭO2のみかけ上の閾値は約３
（ｖ）である。これは、ビット線ＢＬ２のノードでの読
み出し時の電流｜ｂ｜がほぼＩ01ということである。従
って、 ｜ｂ｜≒Ｉ01＝（Ｉ01＋Ｉａ）−Ｉａ ‥‥（４） ( ここで、Ｉａ：BL3 への回り込み電流Ｉｊのため、BL
3 の電位がO(V)より高くなった結果、MO2を通じて流れ
る電流の減少分。)と表わされる。
【００９５】上記の式（４）で、（Ｉ01＋Ｉａ）の項が
回り込み電流Ｉｊを込みにして閾値を決定されているこ
とを表わしている。これを模式的に示したのが、図４で
ある。これにより、仮想接地型に起因して生じる閾値の
高い方へのシフトは抑制される。結果として、データ"
01" を書き込んだメモリセルＭの閾値の高い方への広が
りは、従来方式では３．２（ｖ）まで広がっていたもの
が、３．０５（ｖ）まで抑制される。つまり、仮想接地
型アレイの影響により、データ”01”を書き込んだメモ
リセルＭのみかけ上の閾値分布は、従来の書き込み方式
では、２．２〜３．２（ｖ）と、１（ｖ）広がっていた
ものが、本方式では、２．５５〜３．０５（ｖ）と、
０．５（ｖ）に抑制されたことになる。
回り込み電流Ｉｊを込みにして閾値を決定されているこ
とを表わしている。これを模式的に示したのが、図４で
ある。これにより、仮想接地型に起因して生じる閾値の
高い方へのシフトは抑制される。結果として、データ"
01" を書き込んだメモリセルＭの閾値の高い方への広が
りは、従来方式では３．２（ｖ）まで広がっていたもの
が、３．０５（ｖ）まで抑制される。つまり、仮想接地
型アレイの影響により、データ”01”を書き込んだメモ
リセルＭのみかけ上の閾値分布は、従来の書き込み方式
では、２．２〜３．２（ｖ）と、１（ｖ）広がっていた
ものが、本方式では、２．５５〜３．０５（ｖ）と、
０．５（ｖ）に抑制されたことになる。
【００９６】上記第１の実施形態では、メモリセルＭO
3、ＭO4の閾値は、第２段階の書き込みで閾値が１．４
（ｖ）から１（ｖ）以下へ変化させるため、みかけ上、
メモリセルＭO2（データ“01”）の閾値が、この第２段
階で３．１（ｖ）にシフトしたが、この点は本書き込み
方式では改善される。
3、ＭO4の閾値は、第２段階の書き込みで閾値が１．４
（ｖ）から１（ｖ）以下へ変化させるため、みかけ上、
メモリセルＭO2（データ“01”）の閾値が、この第２段
階で３．１（ｖ）にシフトしたが、この点は本書き込み
方式では改善される。
【００９７】この第２の実施形態の書き込み方式は、み
かけ上の閾値の分布の広がりが最も大きいデータ“01”
のみを改善し、この“01”と比較して閾値の広がりの少
ない（影響の少ない）“11”、“10”はそのままにし
て、全体の書き込み時間（べリフアイも含む）の短縮を
図ったものである。
かけ上の閾値の分布の広がりが最も大きいデータ“01”
のみを改善し、この“01”と比較して閾値の広がりの少
ない（影響の少ない）“11”、“10”はそのままにし
て、全体の書き込み時間（べリフアイも含む）の短縮を
図ったものである。
【００９８】第２段階の書き込みに先立って、まず、べ
リファイを行うことでメモリセルＭヘの不要な書き込み
をなくすことができ、閾値のばらつきの更なる広がりを
防止することができるのである。
リファイを行うことでメモリセルＭヘの不要な書き込み
をなくすことができ、閾値のばらつきの更なる広がりを
防止することができるのである。
【００９９】本実施形態では、更にデータ”10”も第１
段階で第１の閾値に揃えても良く、閾値の広がりの影響
の大きいデータから順に、閾値の分布の広がりと書き込
み時間を勘案して決めれば良い。
段階で第１の閾値に揃えても良く、閾値の広がりの影響
の大きいデータから順に、閾値の分布の広がりと書き込
み時間を勘案して決めれば良い。
【０１００】なお、前記の実施形態では本発明の好適例
を説明したが、本発明はこれに限定されないことはもち
ろんである。例えば、４値ACT型フラッシュメモリを例
に説明したが、仮想接地型アレイタイプであれば本発明
の適用は可能であり、４値にも、ACT型フラッシュメモ
リにも限るものではない。
を説明したが、本発明はこれに限定されないことはもち
ろんである。例えば、４値ACT型フラッシュメモリを例
に説明したが、仮想接地型アレイタイプであれば本発明
の適用は可能であり、４値にも、ACT型フラッシュメモ
リにも限るものではない。
【０１０１】また、図２や図６を用いて説明した各値の
べリファイを行う順番については、特にこれにこだわる
ものではない。
べリファイを行う順番については、特にこれにこだわる
ものではない。
【０１０２】さらに、読み出し（既知の方法を使用して
いるため、詳細な説明は省略している。）時において、
各値の読み出し電圧を、書き込み時に第１の閾値に揃え
るためのべリファイ電圧と同じにしても良い。例えば、
図１３に記載の読み出し電圧Ｄ１は、書き込みのべリフ
ァイの電圧１．４（ｖ）に、読み出し電圧Ｄ２は同じく
２．４（ｖ）に、読み出し電圧Ｄ３は同じく３．４
（ｖ）として、該当のワード線に印加する。これによ
り、設定電圧数は３つですみ、各々設定するより電圧供
給回路の削減につながり回路の簡略化ができる。
いるため、詳細な説明は省略している。）時において、
各値の読み出し電圧を、書き込み時に第１の閾値に揃え
るためのべリファイ電圧と同じにしても良い。例えば、
図１３に記載の読み出し電圧Ｄ１は、書き込みのべリフ
ァイの電圧１．４（ｖ）に、読み出し電圧Ｄ２は同じく
２．４（ｖ）に、読み出し電圧Ｄ３は同じく３．４
（ｖ）として、該当のワード線に印加する。これによ
り、設定電圧数は３つですみ、各々設定するより電圧供
給回路の削減につながり回路の簡略化ができる。
【０１０３】
【発明の効果】以上説明した通り、本発明によればＡＣ
Ｔ型フラッシュメモリのような不揮発性半導体記憶装置
の仮想接地型のアレイに起因する書き込み（べリファイ
を行いながらの書き込み）と読み出し時に生じる閾値分
布の広がりを低減することが出来、高マージンを確保し
た高信頼な多値フラツシユメモリを実現できた。閾値分
布の広がりの低減は、フラッシュメモリの低電圧駆動化
にも効果がある。さらに多値書き込みの時間を短縮しつ
つ、実用的に広い読み出しマージンを確保することもで
きた。また、本発明の書き込み方法による閾値の広がり
の低減は、フラッシュメモリのデバイスの製造条件やテ
スト条件の緩和にもつながり、歩留りの向上等からのデ
バイスのコストダウンにもつながる。
Ｔ型フラッシュメモリのような不揮発性半導体記憶装置
の仮想接地型のアレイに起因する書き込み（べリファイ
を行いながらの書き込み）と読み出し時に生じる閾値分
布の広がりを低減することが出来、高マージンを確保し
た高信頼な多値フラツシユメモリを実現できた。閾値分
布の広がりの低減は、フラッシュメモリの低電圧駆動化
にも効果がある。さらに多値書き込みの時間を短縮しつ
つ、実用的に広い読み出しマージンを確保することもで
きた。また、本発明の書き込み方法による閾値の広がり
の低減は、フラッシュメモリのデバイスの製造条件やテ
スト条件の緩和にもつながり、歩留りの向上等からのデ
バイスのコストダウンにもつながる。
【図１】本発明の第１の実施形態に係るメモリメモリセ
ルへ多値データの書き込み方法のフローチャートであ
る。
ルへ多値データの書き込み方法のフローチャートであ
る。
【図２】本発明の第１の実施形態に係るメモリメモリセ
ルへ多値データの書き込み方法のパルス印加とべリファ
イシーケンスの作用的説明図である。
ルへ多値データの書き込み方法のパルス印加とべリファ
イシーケンスの作用的説明図である。
【図３】本発明の第１の実施形態に係るメモリメモリセ
ルの書き込み方法における、メモリセルMOO、MO1のしき
い値が低い場合のメモリセルMO2を読み出す場合の電流
経路の作用的説明図である。
ルの書き込み方法における、メモリセルMOO、MO1のしき
い値が低い場合のメモリセルMO2を読み出す場合の電流
経路の作用的説明図である。
【図４】本発明の第１の実施形態に係るメモリメモリセ
ルの書き込み方法における、メモリセルMO3、MO4のしき
い値が低い場合のメモリセルMO2を読み出す場合の電流
経路の作用的説明図である。
ルの書き込み方法における、メモリセルMO3、MO4のしき
い値が低い場合のメモリセルMO2を読み出す場合の電流
経路の作用的説明図である。
【図５】本発明の第２の実施形態に係るメモリメモリセ
ルへ多値データの書き込み方法のフローチャートであ
る。
ルへ多値データの書き込み方法のフローチャートであ
る。
【図６】本発明の第２の実施形態に係るメモリメモリセ
ルへ多値データの書き込み方法のパルス印加とべリファ
イシーケンスの作用的説明図である。
ルへ多値データの書き込み方法のパルス印加とべリファ
イシーケンスの作用的説明図である。
【図７】ＡＣＴ型フラッシュメモリの回路図である。
【図８】ＡＣＴ型フラッシュメモリのプログラム（ａ）
とイレース（ｂ）の作用的説明図である。
とイレース（ｂ）の作用的説明図である。
【図９】ＡＣＴ型フラッシュメモリＭの構造説明図であ
る。
る。
【図１０】ＦＮ−ＮＯＲ型フラッシュメモリセルへの３
値以上のデ−タの閾値とドレイン電圧の関係図である。
値以上のデ−タの閾値とドレイン電圧の関係図である。
【図１１】ＦＮ−ＮＯＲ型フラッシュメモリセルへのデ
−タ毎の閾値分布図である。
−タ毎の閾値分布図である。
【図１２】従来のメモリメモリセルＭへの多値データの
書き込み方法のフローチャートである。
書き込み方法のフローチャートである。
【図１３】メモリセルＭの多値データの閾値分布図であ
る。
る。
【図１４】仮想接地型のＡＣＴ型フラッシュメモリＭの
アレイ構成図である。
アレイ構成図である。
【図１５】従来の書き込み方法による仮想接地型アレイ
のメモリセルＭ02の読出を行う場合の正規の電流経路Ｉ
01を示す作用的説明図である。
のメモリセルＭ02の読出を行う場合の正規の電流経路Ｉ
01を示す作用的説明図である。
【図１６】従来の書き込み方法による仮想接地型アレイ
のメモリモリＭ02の読出を行う場合の回り込み電流Ｉｒ
の発生を示す作用的説明図である。
のメモリモリＭ02の読出を行う場合の回り込み電流Ｉｒ
の発生を示す作用的説明図である。
【図１７】従来の書き込み方法による仮想接地型アレイ
のメモリセルＭ02の読出を行う場合の回り込み電流Ｉｊ
の発生を示す作用的説明図である。
のメモリセルＭ02の読出を行う場合の回り込み電流Ｉｊ
の発生を示す作用的説明図である。
【図１８】従来の書き込み方法による仮想接地型アレイ
の影響によるメモリセルの閾値の変化を示す説明図であ
る。
の影響によるメモリセルの閾値の変化を示す説明図であ
る。
Ｍ メモリセル
ＷＬ コントロールゲート（ワード線）
ＦＧ フローティングゲート
１０５ ドレイン
１０７ ソース
ＢＬ ビット線
Ｉｒ，Ｉｊ 回り込み電流
Claims (7)
- 【請求項１】 制御ゲートとドレインとソースを有し、
電気的に情報の書き込みおよび消去可能な、浮遊ゲート
を備えた電界効果トランジスタをアレイを形成するよう
に行と列に配置し、各行中の前記電界効果トランジスタ
の制御ゲートに接続される複数の行線と、各列中の前記
電界効果トランジスタのドレインとソースに接続され、
かつ隣接する列間で共有する複数の列線を有する仮想接
地型のアレイを有する不揮発性半導体記憶装置であっ
て、 浮遊ゲートに蓄える電荷量の閾値レベルにより３種以上
の情報を電気的に書き込み可能とする不揮発性半導体記
憶装置への情報の書き込み方法であって、 １の情報の書き込みを行う電界効果トランジスタの浮遊
ゲートの電荷量を、該１の情報の閾値レベル以外の第１
の閾値レベルに揃えるための第１の書込工程と、 前記第１の書込工程の後、再度前記電界効果トランジス
タの浮遊ゲートの電荷量を、１の情報の閾値レベルに揃
えるための第２の書込工程とを有することを特長とする
不揮発性半導体記憶装置への情報の書き込み方法。 - 【請求項２】 前記３種以上の情報には、該情報の閾値
レベルに基づき、前記第１の書込工程を行わずに第２の
書込工程を行う情報と、前記第１及び第２の書込工程を
行う情報とを有することを特徴とする請求項１に記載の
不揮発性半導体記憶装置への情報の書き込み方法。 - 【請求項３】 前記第１の閾値レベルが、前記１の情報
の閾値レベルより高い閾値レベルであることを特徴とす
る請求項１又は２に記載の不揮発性半導体記憶装置への
情報の書き込み方法。 - 【請求項４】 前記第１及び第２の書込工程を行なう情
報は、３種以上の情報のうち閾値レベルが２番目に高い
情報を含むことを特徴とする請求項１又は２に記載の不
揮発性半導体記憶装置への情報の書き込み方法。 - 【請求項５】 前記第１の書込工程を行なわない情報
は、３種以上の情報のうち閾値レベルが最も低い情報を
含むことを特徴とする請求項２に記載の不揮発性半導体
記憶装置への情報の書き込み方法。 - 【請求項６】 前記第２の書込工程の前に、閾値レベル
を検証するべリファイ工程を有することを特徴とする請
求項１又は２に記載の不揮発性半導体記憶装置への情報
の書き込み方法。 - 【請求項７】 前記第１の書込工程における閾値レベル
の検証に使用するべリファイ電圧と、電界効果トランジ
スタに書き込まれた情報を読み出すために使用する読み
出し電圧とを同一電圧とすることを特徴とする請求項１
または２に記載の不揮発性半導体記憶装置への情報の書
き込み方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02648499A JP3410036B2 (ja) | 1999-02-03 | 1999-02-03 | 不揮発性半導体記憶装置への情報の書き込み方法 |
| US09/497,053 US6195287B1 (en) | 1999-02-03 | 2000-02-02 | Data programming method for a nonvolatile semiconductor storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02648499A JP3410036B2 (ja) | 1999-02-03 | 1999-02-03 | 不揮発性半導体記憶装置への情報の書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000222893A JP2000222893A (ja) | 2000-08-11 |
| JP3410036B2 true JP3410036B2 (ja) | 2003-05-26 |
Family
ID=12194785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02648499A Expired - Lifetime JP3410036B2 (ja) | 1999-02-03 | 1999-02-03 | 不揮発性半導体記憶装置への情報の書き込み方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6195287B1 (ja) |
| JP (1) | JP3410036B2 (ja) |
Families Citing this family (91)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466476B1 (en) | 2001-01-18 | 2002-10-15 | Multi Level Memory Technology | Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell |
| JP3631463B2 (ja) | 2001-12-27 | 2005-03-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6510082B1 (en) | 2001-10-23 | 2003-01-21 | Advanced Micro Devices, Inc. | Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold |
| US6529412B1 (en) | 2002-01-16 | 2003-03-04 | Advanced Micro Devices, Inc. | Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge |
| US6657894B2 (en) | 2002-03-29 | 2003-12-02 | Macronix International Co., Ltd, | Apparatus and method for programming virtual ground nonvolatile memory cell array without disturbing adjacent cells |
| JP2004071094A (ja) | 2002-08-08 | 2004-03-04 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2004103089A (ja) * | 2002-09-06 | 2004-04-02 | Sharp Corp | 不揮発性半導体記憶装置およびその再書き込み方法 |
| JP3935139B2 (ja) | 2002-11-29 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置 |
| US7177199B2 (en) * | 2003-10-20 | 2007-02-13 | Sandisk Corporation | Behavior based programming of non-volatile memory |
| JP2006024345A (ja) * | 2004-04-28 | 2006-01-26 | Matsushita Electric Ind Co Ltd | フラッシュメモリとフラッシュメモリのプログラムベリファイ方法 |
| US7376013B2 (en) * | 2005-09-29 | 2008-05-20 | Virage Logic Corp. | Compact virtual ground diffusion programmable ROM array architecture, system and method |
| KR100683856B1 (ko) | 2006-01-12 | 2007-02-15 | 삼성전자주식회사 | 고온 스트레스로 인한 읽기 마진의 감소를 보상할 수 있는플래시 메모리의 프로그램 방법 |
| KR100683858B1 (ko) | 2006-01-12 | 2007-02-15 | 삼성전자주식회사 | 고온 스트레스로 인한 읽기 마진의 감소를 보상할 수 있는플래시 메모리의 프로그램 방법 |
| EP1840901B1 (en) * | 2006-03-31 | 2010-04-28 | STMicroelectronics Srl | Method for programming a memory device suitable to minimize floating gate couplings and memory device |
| US7630253B2 (en) * | 2006-04-05 | 2009-12-08 | Spansion Llc | Flash memory programming and verification with reduced leakage current |
| US8365040B2 (en) | 2007-09-20 | 2013-01-29 | Densbits Technologies Ltd. | Systems and methods for handling immediate data errors in flash memory |
| US8650352B2 (en) * | 2007-09-20 | 2014-02-11 | Densbits Technologies Ltd. | Systems and methods for determining logical values of coupled flash memory cells |
| US8694715B2 (en) | 2007-10-22 | 2014-04-08 | Densbits Technologies Ltd. | Methods for adaptively programming flash memory devices and flash memory systems incorporating same |
| WO2009053961A2 (en) | 2007-10-25 | 2009-04-30 | Densbits Technologies Ltd. | Systems and methods for multiple coding rates in flash devices |
| WO2009072103A2 (en) | 2007-12-05 | 2009-06-11 | Densbits Technologies Ltd. | Flash memory apparatus and methods using a plurality of decoding stages including optional use of concatenated bch codes and/or designation of 'first below' cells |
| US8607128B2 (en) * | 2007-12-05 | 2013-12-10 | Densbits Technologies Ltd. | Low power chien-search based BCH/RS decoding system for flash memory, mobile communications devices and other applications |
| WO2009072104A2 (en) | 2007-12-05 | 2009-06-11 | Densbits Technologies Ltd. | Flash memory device with physical cell value deterioration accommodation and methods useful in conjunction therewith |
| WO2009074978A2 (en) | 2007-12-12 | 2009-06-18 | Densbits Technologies Ltd. | Systems and methods for error correction and decoding on multi-level physical media |
| WO2009074979A2 (en) * | 2007-12-12 | 2009-06-18 | Densbits Technologies Ltd. | Chien-search system employing a clock-gating scheme to save power for error correction decoder and other applications |
| US8327246B2 (en) | 2007-12-18 | 2012-12-04 | Densbits Technologies Ltd. | Apparatus for coding at a plurality of rates in multi-level flash memory systems, and methods useful in conjunction therewith |
| WO2009118720A2 (en) * | 2008-03-25 | 2009-10-01 | Densbits Technologies Ltd. | Apparatus and methods for hardware-efficient unbiased rounding |
| US8332725B2 (en) | 2008-08-20 | 2012-12-11 | Densbits Technologies Ltd. | Reprogramming non volatile memory portions |
| US8458574B2 (en) | 2009-04-06 | 2013-06-04 | Densbits Technologies Ltd. | Compact chien-search based decoding apparatus and method |
| US8819385B2 (en) | 2009-04-06 | 2014-08-26 | Densbits Technologies Ltd. | Device and method for managing a flash memory |
| US8566510B2 (en) | 2009-05-12 | 2013-10-22 | Densbits Technologies Ltd. | Systems and method for flash memory management |
| US9330767B1 (en) | 2009-08-26 | 2016-05-03 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Flash memory module and method for programming a page of flash memory cells |
| US8868821B2 (en) | 2009-08-26 | 2014-10-21 | Densbits Technologies Ltd. | Systems and methods for pre-equalization and code design for a flash memory |
| US8305812B2 (en) * | 2009-08-26 | 2012-11-06 | Densbits Technologies Ltd. | Flash memory module and method for programming a page of flash memory cells |
| US8995197B1 (en) | 2009-08-26 | 2015-03-31 | Densbits Technologies Ltd. | System and methods for dynamic erase and program control for flash memory device memories |
| US8730729B2 (en) | 2009-10-15 | 2014-05-20 | Densbits Technologies Ltd. | Systems and methods for averaging error rates in non-volatile devices and storage systems |
| US8724387B2 (en) | 2009-10-22 | 2014-05-13 | Densbits Technologies Ltd. | Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages |
| US8626988B2 (en) * | 2009-11-19 | 2014-01-07 | Densbits Technologies Ltd. | System and method for uncoded bit error rate equalization via interleaving |
| US9037777B2 (en) * | 2009-12-22 | 2015-05-19 | Densbits Technologies Ltd. | Device, system, and method for reducing program/read disturb in flash arrays |
| US8607124B2 (en) * | 2009-12-24 | 2013-12-10 | Densbits Technologies Ltd. | System and method for setting a flash memory cell read threshold |
| US8700970B2 (en) * | 2010-02-28 | 2014-04-15 | Densbits Technologies Ltd. | System and method for multi-dimensional decoding |
| US9104610B2 (en) | 2010-04-06 | 2015-08-11 | Densbits Technologies Ltd. | Method, system and medium for analog encryption in a flash memory |
| US8527840B2 (en) | 2010-04-06 | 2013-09-03 | Densbits Technologies Ltd. | System and method for restoring damaged data programmed on a flash device |
| US8745317B2 (en) | 2010-04-07 | 2014-06-03 | Densbits Technologies Ltd. | System and method for storing information in a multi-level cell memory |
| US9021177B2 (en) | 2010-04-29 | 2015-04-28 | Densbits Technologies Ltd. | System and method for allocating and using spare blocks in a flash memory |
| US8468431B2 (en) | 2010-07-01 | 2013-06-18 | Densbits Technologies Ltd. | System and method for multi-dimensional encoding and decoding |
| US8539311B2 (en) | 2010-07-01 | 2013-09-17 | Densbits Technologies Ltd. | System and method for data recovery in multi-level cell memories |
| US8467249B2 (en) | 2010-07-06 | 2013-06-18 | Densbits Technologies Ltd. | Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system |
| US8964464B2 (en) | 2010-08-24 | 2015-02-24 | Densbits Technologies Ltd. | System and method for accelerated sampling |
| US8508995B2 (en) | 2010-09-15 | 2013-08-13 | Densbits Technologies Ltd. | System and method for adjusting read voltage thresholds in memories |
| US9063878B2 (en) | 2010-11-03 | 2015-06-23 | Densbits Technologies Ltd. | Method, system and computer readable medium for copy back |
| US8850100B2 (en) | 2010-12-07 | 2014-09-30 | Densbits Technologies Ltd. | Interleaving codeword portions between multiple planes and/or dies of a flash memory device |
| US10079068B2 (en) | 2011-02-23 | 2018-09-18 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Devices and method for wear estimation based memory management |
| US8693258B2 (en) | 2011-03-17 | 2014-04-08 | Densbits Technologies Ltd. | Obtaining soft information using a hard interface |
| US8990665B1 (en) | 2011-04-06 | 2015-03-24 | Densbits Technologies Ltd. | System, method and computer program product for joint search of a read threshold and soft decoding |
| US8996790B1 (en) | 2011-05-12 | 2015-03-31 | Densbits Technologies Ltd. | System and method for flash memory management |
| US9396106B2 (en) | 2011-05-12 | 2016-07-19 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Advanced management of a non-volatile memory |
| US9501392B1 (en) | 2011-05-12 | 2016-11-22 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Management of a non-volatile memory module |
| US9195592B1 (en) | 2011-05-12 | 2015-11-24 | Densbits Technologies Ltd. | Advanced management of a non-volatile memory |
| US9110785B1 (en) | 2011-05-12 | 2015-08-18 | Densbits Technologies Ltd. | Ordered merge of data sectors that belong to memory space portions |
| US9372792B1 (en) | 2011-05-12 | 2016-06-21 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Advanced management of a non-volatile memory |
| US8667211B2 (en) | 2011-06-01 | 2014-03-04 | Densbits Technologies Ltd. | System and method for managing a non-volatile memory |
| US8588003B1 (en) | 2011-08-01 | 2013-11-19 | Densbits Technologies Ltd. | System, method and computer program product for programming and for recovering from a power failure |
| US8553468B2 (en) | 2011-09-21 | 2013-10-08 | Densbits Technologies Ltd. | System and method for managing erase operations in a non-volatile memory |
| US8947941B2 (en) | 2012-02-09 | 2015-02-03 | Densbits Technologies Ltd. | State responsive operations relating to flash memory cells |
| US8996788B2 (en) | 2012-02-09 | 2015-03-31 | Densbits Technologies Ltd. | Configurable flash interface |
| US8996793B1 (en) | 2012-04-24 | 2015-03-31 | Densbits Technologies Ltd. | System, method and computer readable medium for generating soft information |
| US8838937B1 (en) | 2012-05-23 | 2014-09-16 | Densbits Technologies Ltd. | Methods, systems and computer readable medium for writing and reading data |
| US8879325B1 (en) | 2012-05-30 | 2014-11-04 | Densbits Technologies Ltd. | System, method and computer program product for processing read threshold information and for reading a flash memory module |
| US9921954B1 (en) | 2012-08-27 | 2018-03-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and system for split flash memory management between host and storage controller |
| US9368225B1 (en) | 2012-11-21 | 2016-06-14 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Determining read thresholds based upon read error direction statistics |
| US9069659B1 (en) | 2013-01-03 | 2015-06-30 | Densbits Technologies Ltd. | Read threshold determination using reference read threshold |
| US9136876B1 (en) | 2013-06-13 | 2015-09-15 | Densbits Technologies Ltd. | Size limited multi-dimensional decoding |
| US9413491B1 (en) | 2013-10-08 | 2016-08-09 | Avago Technologies General Ip (Singapore) Pte. Ltd. | System and method for multiple dimension decoding and encoding a message |
| US9397706B1 (en) | 2013-10-09 | 2016-07-19 | Avago Technologies General Ip (Singapore) Pte. Ltd. | System and method for irregular multiple dimension decoding and encoding |
| US9786388B1 (en) | 2013-10-09 | 2017-10-10 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Detecting and managing bad columns |
| US9348694B1 (en) | 2013-10-09 | 2016-05-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Detecting and managing bad columns |
| US9703050B2 (en) | 2013-12-27 | 2017-07-11 | City University Of Hong Kong | Device for routing light among a set of optical waveguides |
| US9536612B1 (en) | 2014-01-23 | 2017-01-03 | Avago Technologies General Ip (Singapore) Pte. Ltd | Digital signaling processing for three dimensional flash memory arrays |
| US10120792B1 (en) | 2014-01-29 | 2018-11-06 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Programming an embedded flash storage device |
| US9542262B1 (en) | 2014-05-29 | 2017-01-10 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Error correction |
| US9892033B1 (en) | 2014-06-24 | 2018-02-13 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Management of memory units |
| US9972393B1 (en) | 2014-07-03 | 2018-05-15 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Accelerating programming of a flash memory module |
| US9584159B1 (en) | 2014-07-03 | 2017-02-28 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Interleaved encoding |
| US9449702B1 (en) | 2014-07-08 | 2016-09-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Power management |
| US9524211B1 (en) | 2014-11-18 | 2016-12-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Codeword management |
| US9583177B2 (en) * | 2014-12-10 | 2017-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device including memory device |
| US10305515B1 (en) | 2015-02-02 | 2019-05-28 | Avago Technologies International Sales Pte. Limited | System and method for encoding using multiple linear feedback shift registers |
| US10628255B1 (en) | 2015-06-11 | 2020-04-21 | Avago Technologies International Sales Pte. Limited | Multi-dimensional decoding |
| US9851921B1 (en) | 2015-07-05 | 2017-12-26 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Flash memory chip processing |
| US9711211B2 (en) | 2015-10-29 | 2017-07-18 | Sandisk Technologies Llc | Dynamic threshold voltage compaction for non-volatile memory |
| US9954558B1 (en) | 2016-03-03 | 2018-04-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Fast decoding of data stored in a flash memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412238A (en) * | 1992-09-08 | 1995-05-02 | National Semiconductor Corporation | Source-coupling, split-gate, virtual ground flash EEPROM array |
| US5463586A (en) * | 1993-05-28 | 1995-10-31 | Macronix International Co., Ltd. | Erase and program verification circuit for non-volatile memory |
| US5563823A (en) * | 1993-08-31 | 1996-10-08 | Macronix International Co., Ltd. | Fast FLASH EPROM programming and pre-programming circuit design |
| US5557567A (en) * | 1995-04-06 | 1996-09-17 | National Semiconductor Corp. | Method for programming an AMG EPROM or flash memory when cells of the array are formed to store multiple bits of data |
| US5959892A (en) * | 1997-08-26 | 1999-09-28 | Macronix International Co., Ltd. | Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells |
-
1999
- 1999-02-03 JP JP02648499A patent/JP3410036B2/ja not_active Expired - Lifetime
-
2000
- 2000-02-02 US US09/497,053 patent/US6195287B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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