TWI383397B - 半導體記憶裝置之資料寫入方法 - Google Patents

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TWI383397B
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Description

半導體記憶裝置之資料寫入方法
本發明係關於一種電子可覆寫非揮發性半導體記憶裝置(electrically erasable programmable read only memory，EEPROM)，尤其係關於一種於多值資料記憶方式中可獲得高精度資料臨限值分布之資料寫入方法。
本申請案係基於且主張2007年4月3日申請之先前的日本專利申請案第2007-097507號之優先權之益處，該申請案之全文以引用之方式併入本文。
隨著於行動機器等中對圖像或動畫等大容量資料進行處理之用途之增加，NAND型快閃記憶體之需求驟增。尤其，藉由採用可於1個記憶單元內記憶2位元以上之資訊之多值技術，能以較小之晶片面積而記憶更多之資訊。
於單元之微細化有所進展之高積體化快閃記憶體中，因鄰接單元間之干涉，資料臨限值分布會受到影響。尤其，於採用多值記憶方式之情形時，與二進制記憶方式相比，資料臨限值之寬度與間隔設定得更窄，故而鄰接單元間之干涉會對資料之可靠性造成較大影響。
對此，例如於專利文獻1(日本專利特開2004-192789號公報)中揭示有一種防止因鄰接單元之浮閘間之電容耦合而引起之資料臨限值變動之快閃記憶體之寫入技術。
另一方面，為寫入較窄之臨限值分布之資料，通常必須縮小每個寫入周期之寫入電壓步升，因此需要較長之寫入 時間。對此，例如於專利文獻2(日本專利特開2007-4861號公報)中揭示有一種藉由進行記憶單元之寫入速度判定，並進行與寫入速度相應之寫入脈衝電壓施加，以實現高速寫入之方法。
本發明之一態樣之半導體記憶裝置之資料寫入方法包括寫入序列，該寫入序列係對於同時選擇之複數個記憶單元進行寫入構成多值資料之各目標臨限位準；上述寫入序列進行寫入控制，以便寫入按目標臨限位準高之記憶單元順序完成。
本發明之另一態樣之半導體記憶裝置之資料寫入方法包括寫入序列，該寫入序列係對於同時選擇之複數個記憶單元進行寫入構成多值資料之各目標臨限位準；上述寫入序列係將應寫入特定臨限位準之記憶單元判別為寫入速度相對較低之低速單元與高速單元；不僅根據應被寫入之臨限位準，而且根據應寫入上述特定臨限位準之低速單元與高速單元而使寫入電壓位準於其寫入電壓脈衝內變化，以將一個寫入電壓脈衝施加至上述複數個記憶單元；且上述寫入電壓脈衝施加後進行上述複數個記憶單元之寫入驗證。
以下，參照圖式，說明本發明之實施形態。
[實施形態1]
圖1表示一實施形態之多值NAND型快閃記憶體之記憶體磁芯構成。記憶單元陣列1係排列將複數個電可重寫非揮發性記憶單元MO-M31串聯連接之NAND單元單位(NAND串)而構成。
各NAND單元單位之一端經由選擇閘極電晶體SG0而連接於位元線BL，另一端經由選擇閘極電晶體SG1而連接於源極線CELSRC。NAND單元單位內之記憶單元M0-M31之控制閘極連接於不同之字元線WL0-WL31。選擇閘極電晶體SG0、SG1之閘極連接於與字元線並行之選擇閘極線SGD、SGS。
為撰擇驅動字元線WL及選擇閘極線SGD、SGS，而配置有列解碼器2。各位元線BL連接於感測放大器電路3內之感測放大器兼資料鎖存器31。
此處，表示位元線BL以一對一之對應連接於感測放大器兼資料鎖存器31之情形，於此情形時，由一條字元線選擇之記憶單元成為同時進行寫入/讀出之1頁面。此係於後文說明之該實施形態之寫入方式中，在減輕寄生閘極效果上較佳之方式。
但原理上亦可形成例如鄰接之第偶數條位元線與第奇數條位元線共有一個感測放大器兼資料鎖存器之方式。於此情形時，由一條字元線選擇之記憶單元中之一半成為同時寫入/讀出之單位。
共有字元線之NAND單元單位之集合構成作為資料抹除 單位之區塊。如圖所示，於位元線BL之方向上排列有複數個區塊BLK、BLK1、…、BLKm-1。
圖2表示該實施形態中之NAND型快閃記憶體之四進制資料記憶方式之情形時之資料寫入方法。
四進制資料由作為負臨限值電壓之資料狀態(抹除狀態)E、作為正臨限值電壓之資料狀態A、B、C所規定。以下，有時將由臨限值電壓所規定之資料狀態稱為資料位準、臨限位準，或者簡稱為位準。
為寫入該四進制資料，首先，將選擇區塊之所有記憶單元設定為負臨限值電壓之資料狀態E。該資料狀態E係資料抹除。該資料抹除係藉由下述方式而進行：對形成有單元陣列之p型井給予正抹除電壓Vera，將選擇區塊之所有字元線設為0V，使所有記憶單元之浮閘之電子釋出。
其次，進行下位頁面寫入LP(Lower Page)-PRG，該下位頁面寫入LP-PRG係將資料位準E之單元之一部分寫入直至資料位準A、B之中間位準LM為止。隨後，進行上位頁面寫入UP(Upper Page)-PRG，該上位頁面寫入UP-PRG係使臨限值電壓，以自位準E上升至A，且自中間位準LM上升至位準B、C。
以上之資料寫入係作為下述動作而進行，即，對選擇字元線給予寫入電壓VPGM，對非選擇字元線給予寫入通過電壓Vpass，對位元線給予Vss(使臨限值電壓上升之"0"寫入之情形時)或Vdd(不使臨限值電壓上升之寫入禁止之情形時)，從而選擇性地向記憶單元之浮閘中注入電子。
亦即，於"0"寫入之情形時，給予至位元線之Vss傳送至NAND單元單位之通道為止，給予有寫入電壓VPGM時，自通道向浮閘注入穿隧電流之電子。於"1"寫入(寫入禁止)之情形時，NAND單元通道充電至Vdd-Vt(選擇閘極電晶體之臨限值電壓)而變得浮動，給予有寫入電壓VPGM時，單元通道因電容耦合而升壓，從而不會引起電子注入。
又，於資料寫入時，通常係利用步升寫入方式，該步升寫入方式係於每個寫入周期中使寫入電壓逐步地提高。圖3表示先前以來所進行之步升寫入方式時之上位頁面寫入中之寫入電壓與驗證電壓。
下位頁面寫入(資料狀態LM之寫入)時，藉由相當於其寫入臨限值之下限值的驗證電壓VLM，進行寫入狀態之確認。亦即，於對選擇字元線給予有驗證電壓VLM之驗證讀出動作中，選擇單元若為打開，則判定為失敗，若為關閉則判定為通過。同樣，於上位頁面寫入時，藉由驗證電壓VA、VB、VC而分別進行資料狀態A、B、C之寫入確認。
上位頁面寫入中，一般係按臨限位準由低至高之順序，亦即位準A、B、C之順序而完成，故而於寫入周期之最初期，僅進行僅資料位準A之寫入驗證。動作如下：自某時間點開始追加資料位準B之寫入驗證，進而稍後，追加資料位準C之寫入驗證。
圖2中表示了四進制資料寫入後之資料讀出時所用之讀出電壓RA、RB、RC。藉由將設定於各資料狀態之臨限值之中間的讀出電壓RA、KB、RC給予至選擇字元線之複數 次讀出動作，從而可判別資料狀態E、A、B、C。
於圖3中所說明之通常之寫入方式中，於經微細化之單元陣列之情形時，因鄰接單元間之干涉引起之資料變動較大。尤其，於字元線方向上鄰接之單元間之所謂"寄生閘極效果"成為問題。該問題於以下具體說明。
圖4表示沿著字元線WL之剖面上之鄰接之3個記憶單元Mi-1、Mi、Mi+1。當前，將記憶單元Mi作為目標單元，所謂寄生閘極效果係指，因鄰接單元Mi-1、Mi+1之浮閘FG與目標單元Mi之通道CH之間的耦合電容C13、C14，目標單元Mi發生資料變動。
更具體而言，於目標單元Mi寫入成資料狀態B之單元，鄰接單元Mi+1寫入成資料狀態C之情形時造成問題。寫入成臨限值較低之資料狀態B之目標單元Mi於圖3之寫入方式中，較記憶單元Mi+1更先達到目標臨限值(target threshold)。
於此時刻，鄰接單元Mi+1處於同程度之臨限位準。因此，於資料狀態B之寫入完成時刻，於以讀出電壓RC進行讀出之情形時，鄰接單元Mi+1為打開，從而形成有通道。
然而，鄰接單元Mi+1被寫入直至資料狀態C之後，當進行讀出電壓RC之讀出時，記憶單元Mi+1並不打開而閘極下空乏化。藉由經該空乏層之耦合，耦合電容C14變大，記憶單元Mi+1之浮閘FG之電位會對目標單元Mi之通道電位造成較大影響。亦即，目標單元Mi之臨限值位移至較其寫入完成時刻之值實質上更高之值。
於該寄生閘極效果較大之情形時，應寫入成資料狀態B之記憶單元於以讀出電壓RC讀出時有可能會被誤讀出為關閉單元，從而導致資料之可靠性下降。
供參考的是，於經微細化之單元陣列中，除自鄰接單元之浮閘向通道之耦合電容C13、C14以外，鄰接浮閘間之耦合電容C11、C12亦成為寫入後之資料變動之原因。
又，圖4中說明了於字元線方向上鄰接之單元間之干涉，而如圖5所示，於位元線方向上鄰接之單元間，同樣之耦合電容C21、C22、C23、C24亦成為資料臨限值變動之原因。然而，對於位元線方向上鄰接之記憶單元而言，於讀出時對非選擇字元線給予寫入通過電壓Vread，讀出目標單元之鄰接單元必然成為打開狀態。因此，因耦合電容C23、C24引起之寄生閘極效果與字元線方向之單元間之寄生閘極效果相比，不會造成問題。
為了降低使用圖4所說明之寄生閘極效果之影響，於該實施形態中之寫入方式中，對複數個資料位準進行寫入時，首先自上位側之資料位準進行寫入。
圖6係與圖3對應地表示了該實施形態中之上位頁面寫入時之寫入電壓波形。對於應寫入成資料位準B、C之單元，寫入中間位準LM之下位頁面之寫入設為已完成者。
上位頁面寫入時，首先，最初進行對最上位臨限位準C之寫入(C-PRG)。此時，應寫入成臨限位準E、A、B之記憶單元設定為寫入禁止狀態。
自應寫入成位準C之所有記憶單元之寫入完成時，開始 寫入成位準B之記憶單元之寫入(B-PRG)。然而，於此時刻，應寫入成位準B之單元之一部分有可能會因下位頁面寫入而寫至位準B，因此，於開始寫入電壓施加之前，藉由驗證電壓VB進行寫入驗證。繼而，將於下位頁面寫入時已寫成位準B之單元、及先前步驟中寫成位準C之單元，與位準E、A之寫入單元一同設為寫入禁止狀態，開始位準B寫入。
自應寫入成臨限位準B之所有記憶單元之寫入已完成之時刻，繼而開始臨限位準A之寫入(A-PRG)。該寫入時，寫入成位準E、B、C之記憶單元亦設定為寫入禁止狀態。
圖7表示了上述之上位頁面寫入之序列。輸入位址，載入上位頁面(UP)資料(步驟S1)，開始寫入序列。藉由感測放大器電路內之資料處理，上位頁面寫入資料中，僅將位準C寫入單元設定為"0"，而將除此以外設定為寫入禁止狀態("1"寫入)，從而進行寫入(步驟S2)。
寫入後，進行位準C之驗證讀出(步驟S3)，於存在寫入未完成單元之情形時，對寫入電壓進行步升(步驟S4)，僅對未寫入單元再次進行位準C寫入(步驟S2)。
當位準C寫入全部完成後，繼而進行應寫入成位準B之單元之驗證(步驟S5)。如上所述，其原因在於，應寫入成位準B之單元之一部分於下位頁面寫入中已寫成位準B。藉由該驗證，於應寫入成位準B之單元中，選擇尚未寫成位準B之單元，進行位準B寫入(步驟S6)。此時，將已寫成位準B、C之單元及位準A、E單元設為寫入禁止狀態。
隨後，進行位準B之驗證讀出(步驟S7)，於存在寫入未完成單元之情形時，對寫入電壓進行步升(步驟S8)，以下，進行位準B寫入，直至無未寫入單元為止。
當臨限位準B寫入完成後，繼而進行位準A之寫入(步驟S9)，並進行驗證讀出(步驟S10)。於存在寫入未完成單元之情形時，對寫入電壓進行步升(步驟S11)，反覆進行位準A寫入，直至無未寫入單元為止(步驟S9)。
當進行如此之寫入時，不會造成下述情形，即：於如圖4中所說明之目標單元Mi之寫入後，與此鄰接之記憶單元Mi+1被寫成較之更高之臨限值狀態。因此，可有效地降低於字元線方向上排列之單元之鄰接單元間的寄生閘極效果。
又，於圖3中所說明之通常之上位頁面寫入方式中，自較低之寫入電壓VPGM開始寫入，以相同之步升電壓ΔVPGM使寫入電壓上升，依次寫入位準A、B、C，從而難以對各個寫入資料位準給予最佳之VPGM或ΔVPGM。
對此，於圖6及圖7中所說明之寫入方式之情形時，係自目標臨限位準較高側之記憶單元依次進行寫入，因此，同時寫入之記憶單元僅為1個臨限位準之記憶單元。因此，可對分別與資料位準A、B、C相適應之寫入電壓VPGM及其步升電壓ΔVPGM進行設定。
更具體地說明，位準C為最高之臨限值電壓，允許對臨限值分布進行某程度之擴展，因此可增大步升電壓ΔVPGMC。
另一方面，較理想的是，位準B處於位準A及C之間，從而可控制為較窄之臨限值分布。又，由於在位準B之寫入後進行位準A之寫入，因此當鄰接記憶單元為位準A寫入單元時，位準B會受到干涉而導致臨限值分布容易擴展。考慮該等情形，位準B係以較位準C寫入時更小之ΔVPGMB(<ΔPGMC)寫入。
臨限位準A係於最後寫入，因此受干涉效果之量較少。因此，可選擇較位準B寫入時更大之ΔVPGMA。具體而言，使用滿足ΔVPGMB<ΔVPGMA<ΔVPGMC之步升電壓。
藉由如此之步升電壓之最佳化，可實現寫入之高速化。於自較低之目標臨限值(target threshold)依次進行寫入之方法之情形時，初始寫入電壓僅為1個，但於自較高臨限值側進行寫入之情形時，較理想的是，對各個目標臨限值設定最佳之初始寫入電壓，並且可進行如此般設定。於寫入較高之目標臨限值之情形時，若自較低之初始寫入電壓開始寫入，則直至達到目標臨限值為止，必須經過若干次步升，從而導致寫入時間變長。
為設定最佳之初始寫入電壓，可按下述方式進行。
圖8表示了自抹除位準E直至所需之目標臨限值為止之寫入周期中之臨限值分布變化。臨限值分布a係尚無通過驗證之記憶單元之寫入狀態。臨限值分布b係通過驗證之記憶單元已出現之寫入狀態。以下，經過步升電壓ΔVPGM之各寫入周期之臨限值分布c~f，獲得所需之目標臨限值分布。
將以1次之寫入電壓施加所獲得之臨限值分布b對應的臨限值分布寬度設為vp1，將步升電壓設為ΔVPGM時，所需之目標臨限值分布之寫入所需之寫入周期數CAVP可由下述數1表示。
[數1]CAVP=CNVP+vp1/ΔVPGM
於數1中，CNVP係直至最初通過寫入驗證之單元出現為止所需之寫入周期數。亦即，若CNVP為零，則所需之臨限值分布之寫入所需之寫入周期數可藉由將vp1除以寫入脈衝之幅度(步升電壓)ΔVPGM而求出。
CNVP之值可藉由偵測通過寫入驗證之記憶單元已產生之情形而得知。又，所有寫入周期數CAVP可藉由偵測所有記憶單元或除容許位元以下之不良位元以外而寫入之記憶單元通過驗證之狀態而得知。
於寫入位準LM之下位頁面寫入中，可獲得該等寫入周期數CNVP、CAVP，故而將該等資料保持於適當之資料鎖存器中。該等值根據選擇晶片內之哪個區域或選擇區塊內之哪條字元線而不同，故而下位頁面寫入後之CNVP、CAVP之值被保持直至相同字元線上之上位頁面寫入完成為止。
如此，利用下位頁面寫入中所求出之寫入周期數CNVP、CAVP與下位頁面寫入時之步升電壓ΔVPGML、初始寫入電壓F_VPGML，推算上位頁面寫入時之初始寫入電壓之最佳值。再者，考慮因浮閘間之電容耦合(FG-FG耦 合)等造成之臨限值位移量為ΔVIF。又，資料狀態LM、A、B、C之驗證電壓如圖2所示，係設為VLM、VA、VB、VC。
對於臨限位準C寫入，將步升電壓設為ΔVPGMC時，最佳之初始寫入電壓F_VPGMC可藉由下述數2表示。
[數2]F_VPGMC=(F_VPGML+CNVP×ΔVPGML)+(VC-VLM-ΔVPGML)-ΔVIF+ΔVPGMC
右邊第1項(F_VPGML+CNVP×ΔVPGML)係基於中間位準LM寫入時之結果之初始值修正量，第2項(VC-VLM-ΔVPGML)係考慮了位準C與LM之位準差者。
又，位準B使下位頁面寫入之位準LM稍許位移即可，位準B寫入之最佳初始電壓V_VPGMB，係藉由CNVP與ΔVPGML而對下位頁面寫入時之位準進行修正，並以下述數3表示。
[數3]F_VPGMB=(F_VPGML+CNVP×ΔVPGML)-ΔVIF
寫入成臨限位準A之記憶單元，考慮到驗證位準較位準LM低(VLM-VA)，設步升電壓為ΔVPGMA，其最佳初始寫入電壓F_VPGMA由下述數4表示。
[數4]F_VPGMA=(F_VPGML+CNVP×ΔVPGML)-(VLM-VA)-ΔVIF+ΔVPGMA
以上述方式，使用下位頁面寫入時之寫入條件資料，可 設定針對上位頁面寫入時之各目標臨限值寫入的最佳寫入電壓初始值。亦即，可求出無需浪費寫入時間而可實現所需臨限值分布之寫入條件。
[實施形態2]
實施形態1中，對藉由進行中間位準LM之寫入之下位頁面寫入與上位頁面寫入而寫入四進制資料之例進行了說明，而以下對自資料狀態E直接寫入資料狀態A、B、C之所謂"直接寫入方式"之實施形態進行說明。
圖9表示了直接寫入時之四進制資料位準E、A、B、C。該資料位準關係自身與前實施形態相同。資料寫入係按自位準E至C之寫入①、自位準E至B之寫入②、自位準E至A之寫入③之順序連續地進行。
圖10係該直接寫入方式時之寫入電壓波形。以與前實施形態之上位頁面寫入同樣之方式進行自位準E至C之寫入①(C-PRG)、自位準E至B之寫入②(B-PRG)、自位準E至A之寫入③(A-PRG)。
於如此般直接寫入方式之情形時，亦可自資料位準較高者開始進行寫入，其與實施形態1同樣可有效地降低寄生閘極效果。
然而，由於不進行下位頁面寫入，因而難以參照下位頁面寫入時之寫入條件資料。作為獲得寫入電壓初始值設定所需之寫入周期數CNVP、CAVP等之方法，有如下所述之方法。
第1，於進行直接寫入之情形時仍進行一次中間位準LM 之寫入。於如實施形態所示般進行下位位準寫入及上位位準寫入之方式中，下位頁面寫入之序列係與上位頁面寫入獨立之序列。
然而，於此實施形態之情形時，中間位準LM寫入可謂虛設寫入，於其未完成之狀態下便進行位準C、B、A之寫入。藉由至LM位準之寫入，可獲取寫入周期數CNVP、CAVP之值，故而參照該等值，可與實施形態1同樣地設定位準C、B、A之寫入電壓初始值。
於直接寫入中，進行一次中間位準LM之寫入會導致寫入性能之下降。作為避免該寫入性能下降之方法，第2亦可使用下述方法，即，不進行中間位準LM寫入，而進行最初之目標臨限值即位準C之寫入，並根據其結果而獲取寫入周期數CNVP、CAVP。參照以此方式獲取之資料，進行後續位準B、A之寫入電壓之條件設定。
又，於進行直接寫入時，初期便對各寫入位準給予最佳寫入電壓，可較好地使寫入進一步高速化。因此，必須在寫入周期之前獲知寫入周期數CNVP、CAVP之值。
因此，作為第3方法，可於NAND型快閃記憶體之晶圓測試之階段進行寫入測試，以獲取寫入周期數CNVP、CAVP之值。例如，對於晶片內之複數個區域進行寫入測試，以獲取各區域之寫入周期數CNVP、CAVP之值。
將該等獲取資料記憶於快閃記憶體之ROM引導區域，於接通電源時自動讀出，並傳送保持於特定之資料鎖存器中。該等資料鎖存器中保持之值於對各對應區域之寫入請 求到來時，供給至晶片內之控制器，控制器對各個區域之最佳寫入電壓條件進行設定。
具體之寫入測試較好的是將區塊內分若干塊進行。其原因在於，如圖1所示，NAND單元單位之兩端有選擇閘極，於區塊中央部與兩端部，寫入特性不同之情形時較多。有如下所述之方法：如此之寫入測試之結果，例如求出區塊內之平均值，或者求出最大值或最小值，以作為實際上獲取之寫入周期數之資料。最終將該值記憶於ROM引導區域中。
根據該實施形態，與前實施形態同樣可進行寄生閘極效果得到降低之四進制資料寫入。
[實施形態3]
寫入性能係由為寫入一個資料臨限值分布而需要幾次寫入周期來決定。亦即，用於寫入一個臨限值分布之循環數越少越好，可提高寫入性能。
如數1所示，寫入一個臨限值所需之所有寫入周期數CAVP係由通過之單元出現前的寫入周期數CNVP與單脈衝寫入分布vp1及電壓步驟ΔVPGM所決定。為減小無謂之寫入周期數CNVP，必須對目標臨限值給予最佳初始寫入電壓。其可藉由實施形態1、2中所述之方法而解決。
又，步升電壓ΔVPGM係由欲使最終之臨限值分布成為何種程度之寬度而決定。於n(≧2)位元/單元之多值NAND快閃記憶體中，必須將n之2次方之臨限值分布配置於某電壓範圍內，因此必須細化各臨限值分布。
又，vp1係由單元之特性所決定之值。具體而言，單元之特性是指單元之控制閘極與浮閘之耦合比或中性臨限值(紫外線消除狀態)分布之不均等。隨著微細化之進展，記憶單元之形狀之不均或離子注入之不均會對單元之特性造成較大影響，因此單脈衝寫入分布vp1存在擴展之傾向。單脈衝寫入分布vp1擴展則表示，若不自以較低寫入電壓完成寫入之記憶單元開始施加較高之寫入電壓，則會存在無法完成寫入之單元。
作為即便是如此之較寬資料臨限值分布仍進行高速寫入之實施形態，以下對利用記憶單元之寫入速度判定之方法進行說明。
如圖11所示，於自位準E寫入成位準C之情形時，1次寫入周期中存在vp1之臨限值分布之擴展。若將該單脈衝寫入分布vp1之中央部之臨限位準設為VCFS，則於該分布內臨限值較VCFS更低之記憶單元可稱為寫入速度較慢之單元(低速單元)，而臨限值較VCFS更高之記憶單元則可稱為寫入速度較快之單元(高速單元)。
進行如此之高速單元與低速單元之判別，對於以後之寫入按高速單元與低速單元來改變寫入條件，藉此可實現高效之高速寫入。
此處，成問題的是VCFS處於何位準。於進行實際之寫入之情形時，根據NAND快閃記憶體晶片內之區塊或字元線，單脈衝寫入分布之狀態並不相同。因此，此處亦使用實施形態1、2中所求出之寫入周期數CNVP、CAVP。
使用數1，若CNVP、CAVP及ΔVPGM已知，則單脈衝寫入分布vp1可求出。根據該等之值，以下述數5求出VCFS。
[數5]VCFS=VC-vp1/2+ΔVPGM
具體而言，作為進行與實施形態2同樣之直接寫入者，例如對於位準C寫入，進行使用有VCFS與VC此兩個驗證電壓之寫入驗證，將以後之寫入動作分成3部分。
第1，已達到驗證電壓VC之臨限位準的記憶單元，設為寫入完成。
第2，對於高速單元，使用相對於初始寫入電壓F_VPGMC而高出ΔVPGMC之寫入電壓F_VPGMC+ΔVPGMC來進行寫入。
第3，對於低速單元，使用相對於高速單元而高出vp1/2-ΔVPGMC之寫入電壓，亦即相對於初始寫入電壓而為F_VPGMC+vp1/2之寫入電壓來進行寫入。
如此，分成針對高速單元之寫入與針對低速單元之寫入，以下，均以步升電壓ΔVPGM使寫入電壓步升而進行寫入。以下將該方法稱為FSR寫入(FSR-PRG)。
圖11中表示了進行FSR寫入時之VCFS判定後之臨限值移動(實線)與通常之寫入(例如實施形態2中所說明之寫入)時之臨限值移動(虛線)。可知，藉由該FSR寫入，可實現高速寫入。
圖12中表示FSR寫入時之字元線WL及位元線BL之電壓 波形。於進行至位準C之寫入之情形時，對位準C寫入單元對應之位元線給予Vss，對除此以外之單元對應位元線給予Vdd(寫入禁止)。於t1-t2時，對選擇字元線給予寫入電壓(初始值)F_VPGMC。寫入完成後，進行VCFA及VC之位準下之驗證讀出(t2-t3)。
於下一寫入時t3，對於寫入至除位準C以外之記憶單元(寫入禁止單元)以及為位準C寫入但臨限位準為VCFS以上之記憶單元(高速單元)，使位元線BL為Vdd而將其設為寫入禁止狀態。寫入成位準C之記憶單元中，對於臨限值較VCFS更低之記憶單元(低速單元)，使位元線BL為Vss而將其設為"0"寫入狀態。
繼而，於t3-t4時，對選擇字元線給予寫入電壓F_PGMC+vp1/2。此時進行寫入的是僅為寫入成位準C之記憶單元中之低速單元。
繼而，於時刻t4將寫入成位準C之記憶單元之高速單元對應之位元線電壓降至Vss。進而，將選擇字元線電壓降至F_VPGMC+ΔVPGMC。藉此，對高速單元進行寫入。
該高速單元寫入時，係以與低速單元同樣之條件進行寫入，但由於寫入電壓自針對前低速單元寫入之值降低，因此低速單元成為難以寫入之狀態。因此，低速單元之臨限值於此處不會有較大上升。
如上所述，先設定較高之字元線電壓以用於低速單元寫入，隨後降下字元線電壓以便於高速單元寫入，藉此該方法，可使字元線電壓高速地轉變。其原因在於，於對於字 元線驅動器使用NMOS電晶體之傳送閘極之情形時，降至較低電壓較升至較高電壓更快。
對於位元線電壓轉變而言，亦同樣如此。亦即，藉由先對低速單元進行寫入，從而對於高速單元，將位元線充電至Vdd，繼而將其下降至Vss，根據與字元線轉變同樣之理由，可實現位元線電位之高速轉變。
圖13表示反覆進行以下同樣之寫入之電壓波形，圖14表示其寫入流程。對選擇字元線給予初始寫入電壓F_VPGMC，以對位準C寫入單元進行寫入(步驟S11)。繼而，藉由位準VCFS下之驗證讀出，進行高速單元與低速單元之判別(步驟S12)，進而藉由位準VC下之驗證讀出而進行至位準C之寫入確認(步驟S13)。
繼而，將已寫入單元及高速單元設為寫入禁止狀態，僅對低速單元進行寫入(步驟S14)，繼而對高速單元進行寫入(步驟S15)。如上所述，於該等之寫入步驟中，將低速單元之寫入電壓設為VPGM1，將高速單元之寫入電壓設為VPGM2，並設定為VPGM2<VPGM1。因此，於步驟S15之高速單元寫入中，尤其無需將低速單元設定為寫入禁止狀態。
隨後進行寫入驗證(步驟S16)，若有未寫入單元，則將寫入電壓步升ΔVPGM(步驟S17)，反覆進行以下同樣之寫入直至通過為止。
藉由如此之FSR寫入，可於下次寫入中將單脈衝寫入分布之臨限值分布設為一半左右之分布，因此可實現寫入之 高速化。於圖11中，於進行通常之寫入之情形時(虛線)，為獲得目標臨限值分布，需要6次寫入及寫入驗證，與此相對，於FSR寫入之情形時(實線)，4次寫入及寫入驗證便可完成寫入。
如上所述之FSR寫入並不限定於最上位位準C之寫入，對於如實施形態2所說明般後續進行之資料位準B、A之寫入，亦同樣可適用。藉此，可實現寫入速度之提高。或者，亦可將該FSR寫入僅適用於伴隨較大位準轉變之位準C之寫入。
該FSR寫入尤其對於單脈衝寫入分布vp1為步升電壓ΔVPGM之4倍以上之較大情形時有效。
再者，圖12及圖13中所說明之第2次寫入電壓施加後，亦可再次進行寫入速度判定。此時，當前之臨限值分布基本上成為vp1/2，故而該臨限值分布之中心位準VCFS2以下述數6表示。
[數6]VCFS2=VC-vp1/4+ΔVPGM
藉由進行使用有該驗證電壓VCFS2之驗證讀出，可進而將高速單元與低速單元分離。然而，於此時刻所判定之高速單元中，有可能包含於最初之寫入時判定為高速單元者與判定為低速單元者，同樣，於低速單元中，有可能包含於最初之寫入時判定為高速單元者與判定為低速單元者。
用以記憶該等單元狀態之資料鎖存器亦變得更為必要。又，於後續下一寫入中，若根據兩次速度判定結果而準備 4個字元線電壓，則動作將變得非常複雜。
該實施形態之FSR寫入，除了可適用於實施形態2中所說明之直接寫入以外，亦可同樣適用於實施形態1中所說明之下位頁面寫入及上位頁面寫入。尤其，將其適用於最高之資料臨限位準C之寫入較為有效。
[實施形態4]
NAND快閃記憶體中，為了儘可能提高晶片面積中之記憶單元區域之比例，而增長字元線長及位元線長，藉此，列解碼器及感測放大器電路區域減少。作為其結果，字元線及位元線之充電非常耗費時間。為稍微提高寫入速度，必須削減該等時間。
為此，一個有效之方法係，並不對每個資料位準寫入之字元線位準進行重置，而於一個寫入脈衝內，使其脈衝位準逐步改變，以連續地進行各資料位準寫入。
圖15表示於同時進行圖2中所說明之四進制資料之位準A、B、C寫入之情形時(上位頁面寫入之情形時)，適用實施形態3之FSR寫入之示例的選擇字元線電壓波形及對應之位元線電壓波形。
寫入成位準A、B、C之記憶單元分別判別為高速單元與低速單元。其判別方法可與實施形態3中所說明之方法相同。位準A寫入單元之高速單元與低速單元分別設為A_HS、A_LS，位準B寫入單元之高速單元與低速單元分別設為B_HS、B_LS，位準C寫入單元之高速單元與低速單元分別設為C_HS、C_LS。
於時刻t1至t7之期間，使給予至選擇字元線之一個寫入脈衝之位準逐步變化，以進行位準C、B、A之寫入。首先，於時刻t1，將C_LS以外之單元對應位元線充電至Vdd。位元線充電後，將選擇字元線充電至C位準寫入單元之低速單元C_LS用位準V_C_LS位準，以對低速單元C_LS進行寫入。
繼而，於時刻t2，將高速單元C_HS之寫入用位元線放電至Vss，同時將選擇字元線電壓降低至高速單元C_HS用位準V_C_HS為止，於時刻t2~t3之期間，對高速單元C_HS進行寫入。
繼而，於時刻t3，將B位準寫入單元之低速單元B_LS寫入用位元線放電至Vss，同時將選擇字元線電壓降低至低速單元B_LS用位準V_B_LS為止，於時刻t3~t4之期間，對低速單元B_LS進行寫入。
以下以同樣之方式，依次進行高速單元B_HS之寫入(t4-t5)、低速單元A_LS之寫入(t5-t6)、高速單元A_HS之寫入(t6-t7)。時刻t1至t7為止為1次寫入電壓施加動作。
該寫入電壓施加後，以VA、VB、VC之驗證電壓進行驗證讀出(t7-t8)。繼而，對於各資料位準，針對未通過驗證之單元，以下，設定自先前之字元線寫入電壓根據各資料位準A、B、C而步升ΔVPGMA、ΔVPGMB、ΔVPGMC之電壓，進行同樣之寫入周期動作。
藉由如此之寫入動作，針對寫入成位準A、B、C之記憶單元，給予最佳之字元線電壓，且可儘可能削減成為額外 時間之字元線或位元線之充電時間，從而可有效地進行寫入。
圖15中說明了同時寫入位準A、B、C之情形。然而，於自最初之寫入周期開始對所有寫入位準進行同時寫入時，有時在位準C寫入單元達到VB之臨限值以上之前，位準B寫入單元會達到VB之臨限值以上。
於此情形時，於目標單元為位準B寫入單元，在字元線方向上鄰接之單元為位準C寫入單元之情形時，目標單元如先前圖4中所說明般會較強地受到寄生閘極效果。使用圖16A及圖16B說明用以避免該寄生閘極效果之寫入方法。
最初，如圖16A之步驟1所示，僅對位準C寫入單元進行寫入。亦即，該寫入時，位準B、A寫入單元設定為寫入禁止狀態。給予至選擇字元線之寫入電壓，係設為以實施形態1或2中說明之方法而求出之較佳初始值F_VPGMC。
該寫入後，與實施形態3中所說明之同樣地，以VC及VCFS進行驗證讀出，將位準C寫入單元判別為高速單元C_HS與低速單元C_LS。
其次，如圖16A之步驟2所示，使寫入電壓上升ΔVPGMC，進行對位準C之FSR寫入。於寫入完成後，以VC及VB之驗證位準進行驗證讀出。以VB位準進行驗證讀出，係用於確認位準C寫入單元是否高於VB之臨限位準。
當偵測出位準C寫入單元全部成為高於VB之位準之臨限 值後，作為圖16A之步驟3，開始至位準B之寫入。此處，將實施形態3中所說明之同時寫入之方法適用於位準C、B寫入。然而，於該階段，對於位準B寫入單元而言，尚未能進行高速單元與低速單元之判別。
於寫入後之驗證讀出時，將位準B寫入單元判別為高速單元B_HS與低速單元B_LS。
於圖16B之步驟4中，對位準B寫入單元(B_HS、B_LS)與位準C寫入單元(C_HS、C_LS)同時進行FSR寫入。於寫入完成後，以VB及VA位準進行驗證讀出。以VA位準進行驗證讀出，係用於確認位準B寫入單元是否高於VA之臨限位準。
當偵測出至位準B、C之寫入單元全部成為高於VA位準之臨限值之後，作為圖16B之步驟5，開始至位準A之寫入。此處，若殘留有位準C、B寫入未完成單元，則進行與實施形態3中說明之同樣之位準A、B、C之同時寫入。位準B、C寫入係FSR寫入。
於該步驟5之寫入後之驗證中，對於位準A寫入單元，以VA位準進行驗證讀出，並且進行寫入速度驗證，以判別低速單元A_LS與高速單元A_HS。
以後，對位準A、B、C寫入單元同時進行FSR寫入。於圖16B之步驟6之示例中表示了下述情形：位準C寫入單元全部通過驗證而完成寫入，而對位準A、B寫入單元進行FSR寫入。
[快閃記憶體構成]
以下，具體說明至此為止之實施形態1~4中所說明之寫入動作為有效之快閃記憶體構成。
圖17表示NAND型快閃記憶體之功能區塊構成。由記憶單元陣列1、列解碼器2及感測放大器電路3構成記憶體磁芯部如圖1中所說明般。感測放大器電路3與外部輸入輸出端子I/O之間之資料授受係由行解碼器7所控制，且經由資料匯流排10及資料緩衝器8而進行。
對內部控制電路即控制器5輸入各種外部控制信號(晶片賦能信號/CE、位址鎖存器賦能信號ALE、命令鎖存器賦能信號CLE、寫入賦能信號/WE、讀出賦能信號/RE等)。控制器5根據該等控制信號，對自輸入輸出端子I/O供給之位址"Add"與命令"Com"進行識別，將位址經由位址暫存器6而傳送至列解碼器2及行解碼器7，將命令於控制器5中進行解碼。
控制器5根據外部控制信號及命令，進行資料讀出控制、資料寫入及抹除之序列控制。為產生各動作模式所需之內部電壓(藉由電源電壓而升壓之內部電壓)，而設置有內部電壓產生電路9。該內部電壓產生電路9亦由控制器5所控制，進行產生必要電壓之升壓動作。
調整資料暫存器4保持各種電壓調整資料、時間點調整資料。該等資料預先記憶於記憶單元陣列1之ROM區域中，作為電源接通重置動作而自動讀出，並傳送保持於暫存器4中。實施形態2中所說明之晶圓測試結果即寫入周期數CNVP、CAVP等資料亦同樣。又，於各實施形態中所說 明之、於寫入序列內偵測並用於其後之動作控制之寫入周期數等資料亦可暫時保持於該暫存器4中。
圖18表示記憶單元陣列1分成複數個區域，各區域進而包含複數個區塊之情形。
記憶單元陣列1之更具體之構成與感測放大器電路3之關係已於圖1中進行了說明，但上述各實施形態之動作，於複數條位元線共有一個感測放大器兼資料鎖存器S/A&DL之構成中原理上亦可行。然而，於n條位元線共有一個感測放大器兼資料鎖存器S/A&DL之情形時，可同時寫入之記憶單元為連接於1條字元線之所有記憶單元之1/n。
此時，先前寫入之記憶單元受到來自之後寫入之鄰接記憶單元之寄生閘極效果。因此，無寫入臨限值較高者開始進行寫入之利點。因此，圖1中表示了將連接於1條字元線之所有記憶單元作為1個頁面而同時進行寫入及讀出之示例。
圖19表示感測放大器兼資料鎖存器(S/A&DL)31之構成。感測放大器31經由選擇電晶體而與位元線BL連接，且亦與資料鎖存器(DLSA)312連接。該資料鎖存器312保持於資料寫入時對位元線BL進行充放電之資料(寫入資料或對其修正後之資料)或者所讀出之讀出資料。
感測放大器311經由資料運算電路313而與資料記憶電路314連接。於資料記憶電路314中，進行n(≧2)位元/單元之多值資料記憶之情形時，需要n個資料鎖存器DL。於2位元/單元之四進制記憶中，需要兩個資料鎖存器DL1、 DL2。又，實施形態3、4中，亦需要用於保持高速單元、低速單元之資訊之資料鎖存器DL3。
經由資料匯流排10所傳送之寫入資料輸入至資料記憶電路314。此處所保持之寫入資料，根據實際上為多值記憶之哪個位準之寫入，而由資料運算電路313進行修正，並傳送保持於資料鎖存器312中。亦即，保持於資料鎖存器312中之資料為對位元線BL給予Vdd之"1"寫入資料(寫入禁止)、對位元線給予Vss之"0"寫入資料。
寫入時，為根據驗證讀出之結果而判定寫入完成，設置有驗證判定電路315。該判定電路315如下所述，亦用於實施形態1中所說明之寫入周期數CNVP、CAVP之判定中。
例如，可考慮將中間位準LM之臨限值下限值VLM作為驗證位準而進行驗證讀出之情形。當所寫入之記憶單元全部為VLM以下之臨限值時，所有記憶單元判定為打開單元。將該資料自感測放大器311傳送至資料運算電路313。
於判定為打開單元之資料之情形時設定為，資料運算電路313之出力D0輸出"L"。判定信號線DDL充電至Vdd，若於偵測時給予判定信號DDE="H"，則當所有記憶單元為VLM以下時，信號線DDL保持Vdd。由於即便1個記憶單元之臨限值超過VLM仍輸出D0="H"，因此信號線DDL放電至Vss。
藉此，可偵測達到VLM以上之臨限位準之記憶單元之存在，並根據該結果而獲知寫入周期數CNVP。
決定好寫入周期數CNVP之值之後，藉由資料運算電路 313進行驗證讀出結果與資料記憶電路314之寫入資料之運算，當寫入成LM位準之記憶單元成為VLM以上時，資料運算電路313輸出D0="L"。藉此，當所有記憶單元寫入成LM位準時，判定信號線DDL保持Vdd。因此，根據該結果，可進行寫入完成之判定，並且可獲知寫入周期數CAVP。
實際上，寫入周期數CNVP、CAVP由圖17之控制器5內之寫入周期計數器進行計數，並根據判定信號線DDL之信號來決定該等之值。以此方式求出之寫入周期數CNVP、CAVP之值記憶於暫存器4中。該暫存器4之寫入周期數資料用於如上述實施形態中所說明之上位頁面寫入中，根據該值，內部電壓產生電路9輸出最佳寫入電壓VPGM。
於實施形態3、4中，於對位準X進行FSR寫入之情形時，藉由使用保持於暫存器4中之寫入周期數CNVP、CAVP資料，亦可決定對單元寫入速度進行判別之單脈衝寫入分布vp1之中心臨限值VXFS(C位準時之VCFS)。字元線步升電壓ΔVPGMX、驗證電壓VX係已決定之值，該等值亦於接通電源時自ROM引導區域讀出而保持於資料暫存器4中。
使用該等之值，可利用控制器5內之運算電路求出vp1，若獲知vp1，則可根據其而求出VXFS。
於FSR寫入中，於驗證讀出時藉由感測放大器而讀出為VXFS之位準以下之臨限值之情形時，該資料經由資料運算電路313而傳送至資料記憶電路314之例如資料鎖存器DL3。繼而，根據資料鎖存器DL1、2、3之資料，利用資 料運算電路313進行運算，將於下一次寫入時應傳送至位元線之資料傳送至資料鎖存器312。
亦即，資料運算電路313於各寫入周期之每個中，根據包含驗證讀出結果之資料記憶電路314之資料進行運算，並對應於下一寫入脈衝施加之時間點而對資料鎖存器312傳送必要之位元線控制資料。該資料鎖存器312之資料傳送至位元線BL，從而可設定各寫入時之適當之位元線位準。
圖20表示記憶單元陣列1之布局，圖21及圖22分別表示圖20之A-A'及B-B'剖面。
於p型矽基板101之單元陣列區域中，以藉由n型井102而與其他部分隔離開來之形式而形成有p型井103。於該p型井103中，埋入有藉由STI(Shallow Trench Isolation，淺溝槽隔離)法之元件隔離絕緣膜104，形成條狀之元件形成區域105。
於元件形成區域105上經由穿隧絕緣膜106而形成有由第1層多晶矽膜構成之浮閘107，於其上經由閘極間絕緣膜108而形成由第2層多晶矽膜構成之控制閘極109。
對具體之製造製程進行說明，於形成有第1層多晶矽膜之狀態下，進行元件隔離槽之蝕刻與絕緣膜104之埋入。亦即，在元件隔離步驟之同時，進行由第1層多晶矽膜構成之浮閘107於字元線方向上之隔離。
進而，於對第2層多晶矽膜進行蝕刻而形成字元線(WL)109時，緊隨其後進行第1層多晶矽膜之蝕刻，藉此進 行位元線方向之剖面(圖21之剖面)之浮閘107之隔離。
再者，對於選擇閘極線SGD、SGS，係使用與浮閘107及控制閘極109相同之多晶矽膜，但使該等彼此接觸而圖案化作為一體之閘極配線。
字元線及選擇閘極線經圖案化之後，進行離子注入，藉此形成單元之源極/汲極擴散層110、位元線及源極線之接觸用擴散層110d及110s。
單元陣列區域由層間絕緣膜111所覆蓋，於其上形成位元線(BL)113。位元線113經由於層間絕緣膜111上所開之接觸孔，而接觸於位元線接觸用擴散層110d。於層間絕緣膜111上亦埋入形成有接觸於源極線接觸用擴散層110s之源極線(CELSRC)112。
如上所述，構成複數個作為電子可覆寫非揮發性記憶單元之浮閘型記憶單元串列連接而成之NAND串，並排列成矩陣狀。對於字元線方向，複數個記憶單元利用藉由STI之元件隔離絕緣膜104彼此隔離開而排列。
於圖22之字元線方向之剖面上，未表示出當前單元之主要單元尺寸，穿隧絕緣膜106之膜厚為D1=8.2 nm，浮閘107之總膜厚為D2=80 nm，元件形成區域105之寬度(AA寬度)為D3=50 nm，元件隔離絕緣膜104之區域寬度(STI寬度)為D4=50 nm。
根據如此之微細單元構造，於通常之寫入法中，可忽略使用圖4而說明之寄生閘極效果之影響，為消除其影響而保證資料之可靠性，需要上述實施形態1至4中所說明之寫 入法。
對於本發明尤其有效的是STI寬度D4為D4=50 nm~20 nm之範圍之情形。該上限值係於字元線方向之鄰接單元之寄生閘極效果在通常之寫入法中會產生資料之誤讀之程度內顯著體現之位準。下限值係將當前單元構造進行比例縮小時可獲得所需寫入/讀出特性之保證會消失之界限位準。AA寬度係隨著加工技術之進步而與STI寬度一同縮小者，與以上STI寬度之範圍相對應之AA寬度為D3=50 nm~20 nm之範圍。
本發明並不限定於上述實施例。熟習此項技術者應理解，於不脫離本發明之精神、範疇及宗旨之範圍內允許形態及細節上之各種變更。
1‧‧‧記憶單元陣列
2‧‧‧列解碼器
3‧‧‧感測放大器電路
4‧‧‧調整資料暫存器
5‧‧‧控制器
6‧‧‧位址暫存器
7‧‧‧行解碼器
8‧‧‧資料緩衝器
9‧‧‧內部電壓產生電路
10‧‧‧資料匯流排
31‧‧‧感測放大器兼資料鎖存器
101‧‧‧p型矽基板
102‧‧‧n型井
103‧‧‧p型井
104‧‧‧元件隔離絕緣膜
105‧‧‧元件形成區域
106‧‧‧穿隧絕緣膜
107、FG‧‧‧浮閘
108‧‧‧閘極間絕緣膜
109‧‧‧控制閘極
110‧‧‧源極/汲極擴散層
110d、110s‧‧‧接觸用擴散層
111‧‧‧層間絕緣膜
112‧‧‧源極線
113、BL0~BLn‧‧‧位元線
311‧‧‧感測放大器
312‧‧‧資料鎖存器
313‧‧‧資料運算電路
314‧‧‧資料記憶電路
315‧‧‧驗證判定電路
A、B、C、E‧‧‧臨限位準
BLK0~BLKm-1‧‧‧區塊
C11、C12、C13、C14‧‧‧耦合電容
CAVP、CNVP‧‧‧寫入周期數
CELSRC‧‧‧源極線
c~f‧‧‧臨限值分布
F_VPGML、F_VPGMA、F_VPGMB、F_VPGMC‧‧‧初始寫入電壓
LM‧‧‧中間位準
M0~M31‧‧‧記憶單元
Mi-1、Mi、Mi+1‧‧‧鄰接單元
RA、RB、RC‧‧‧讀出電壓
SG0、SG1‧‧‧選擇閘極電晶體
SGD、SGS‧‧‧選擇閘極線
VA、VB、VC、VLM‧‧‧驗證電壓
vp1‧‧‧臨限值分布寬度
VPGM‧‧‧寫入電壓
WL0~WL31‧‧‧字元線
ΔVIF‧‧‧臨限值位移量
ΔVPGM、ΔVPGMA、ΔVPGMB、ΔVPGMC、ΔVPGML‧‧‧步升電壓
圖1係表示實施形態之快閃記憶體之記憶體磁芯構成之圖。
圖2係表示實施形態之快閃記憶體之四進制資料寫入法之一例之圖。
圖3係表示實施形態之寫入法之寫入電壓及驗證電壓變化之圖。
圖4係用以說明字元線方向之單元間干涉之圖。
圖5係用以說明位元線方向之單元間干涉之圖。
圖6係用以說明實施形態之寫入法之圖。
圖7係表示實施形態之寫入控制序列之圖。
圖8係用以說明寫入電壓設定法之、表示寫入時之資料 臨限值變化之圖。
圖9係用以說明另一四進制資料寫入法之圖。
圖10係用以說明適用有另一四進制資料寫入法之實施形態之寫入之圖。
圖11係使通常寫入與FSR寫入時之臨限值變化對比表示之圖。
圖12係表示FSR寫入之字元線電壓及位元線電壓波形之圖。
圖13係表示FSR寫入時之字元線電壓波形之圖。
圖14係表示FSR寫入之控制序列之圖。
圖15係表示另一實施形態之寫入時之字元線及位元線電壓波形之圖。
圖16A係表示另一實施形態之寫入步驟1-3之臨限值變化之圖。
圖16B係表示另一實施形態之寫入步驟4-6之臨限值變化之圖。
圖17係表示適用各實施形態之快閃記憶體之功能區塊構成之圖。
圖18係同樣表示其單元陣列構成之圖。
圖19係同樣表示感測放大器兼資料鎖存器31之構成之圖。
圖20係同樣表示單元陣列布局之圖。
圖21係圖21之A-A'剖面圖。
圖22係圖21之B-B'剖面圖。
(無元件符號說明)

Claims (14)

  1. 一種半導體記憶裝置之資料寫入方法，其包括寫入序列，該寫入序列係對於同時選擇之複數個記憶單元進行寫入構成多值資料之各目標臨限值位準，其特徵在於：上述寫入序列以寫入按目標臨限值位準高之記憶單元之順序完成之方式，進行寫入控制；上述寫入序列係對上述複數個記憶單元施加寫入電壓，且於每個寫入周期升高寫入電壓而反覆進行寫入驗証之寫入周期；於特定之目標臨限值位準之記憶單元被寫入期間，將其他目標臨限值位準之記憶單元設定為寫入禁止狀態，且根據各目標臨限值位準，對寫入電壓初始值與升高電壓進行最佳設定；上述寫入序列係對上述複數個記憶單元自特定臨限位準寫入目標臨限值位準C、B、A(C>B>A)；且設定為令目標臨限值位準C、B、A之寫入電壓之升高電壓分別為△VPGMC、△VPGMB、△VPGMA，滿足△VPGMB<△VPGMA<△VPGMC；上述寫入電壓初始值係將用於先行寫入動作之寫入電壓初始值參照其寫入動作之寫入周期數進行修正而設定。
  2. 如請求項1之資料寫入方法，其中上述寫入序列係 對於應寫成特定目標臨限值位準之記憶單元，於寫入周期之初期進行寫入速度判定，以判別為寫入速度相對較低之低速單元與高速單元，且以後，繼續進行寫入周期，該寫入周期對低速單元與高速單元進行使用不同寫入電壓之寫入，對低速單元與高速單元同時進行驗證讀出。
  3. 如請求項2之資料寫入方法，其中以不同寫入電壓寫入上述低速單元與高速單元之方式，對於應被寫入之臨限位準中之至少最上位位準適用。
  4. 如請求項2之資料寫入方法，其中上述寫入速度判定係藉由驗證讀出動作而進行，該驗證讀出動作係使用設定於所得之臨限值分布大致中央之驗證電壓。
  5. 如請求項2之資料寫入方法，其中上述寫入序列係四值資料之下位頁面資料寫入後之上位頁面資料寫入序列；上述上位頁面資料寫入序列之寫入電壓初始值之設定所需之寫入周期數資料係於上述下位頁面資料寫入序列中獲取。
  6. 如請求項2之資料寫入方法，其中上述寫入序列係自高位準側依次直接自抹除位準E寫入資料位準A、B、C(E<A<B<C)；上述寫入序列之寫入電壓初始值之設定所需之寫入周 期數資料係藉由虛設之下位頁面寫入而獲取。
  7. 如請求項2之資料寫入方法，其中上述寫入序列係自高位準側依次直接自抹除位準E寫入資料位準A、B、C(E<A<B<C)；上述寫入序列之寫入電壓初始值之設定所需之寫入周期數資料係於資料位準C寫入時獲取。
  8. 如請求項2之資料寫入方法，其中上述寫入序列係自高位準側依次直接自抹除位準E寫入資料位準A、B、C(E<A<B<C)；上述寫入序列之寫入電壓初始值之設定所需之寫入周期數資料係於晶圓測試中獲取。
  9. 如請求項2之資料寫入方法，其中關於選擇字元線上之上述低速單元與高速單元，針對上述低速單元，比高速單元先以特定之寫入電壓進行寫入，並使該寫入電壓降低且給予上述高速單元。
  10. 如請求項1之資料寫入方法，其中上述半導體記憶裝置包括記憶單元陣列，其係排列將電可重寫非揮發性記憶單元複數個串聯連接之反及(NAND)串而構成。
  11. 如請求項1之資料寫入方法，其中上述寫入序列係將應寫入特定臨限位準之記憶單元判別為寫入速度相對較低之低速單元與高速單元；不僅根據應被寫入之臨限位準，而且根據應寫入上述 特定臨限位準之低速單元與高速單元而使寫入電壓位準於其寫入電壓脈衝內變化，將一個寫入電壓脈衝施加至上述複數個記憶單元；且上述寫入電壓脈衝施加後進行上述複數個記憶單元之寫入驗證。
  12. 如請求項11之資料寫入方法，其中於上述寫入序列中，直至應寫入第1目標臨限值位準之所有記憶單元達到較其更低之第2目標臨限值位準為止，將應寫入第2目標臨限值位準以下之記憶單元設定為寫入禁止狀態。
  13. 如請求項11之資料寫入方法，其中上述寫入電壓脈衝施加與驗證讀出動作，係於各周期中每一定位準升高上述寫入電壓脈衝而於上述寫入序列內反覆進行。
  14. 如請求項11之資料寫入方法，其中上述半導體記憶裝置包括記憶單元陣列，其係排列將電可重寫非揮發性記憶單元複數個串聯連接之反及串而構成。
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