KR100953791B1

KR100953791B1 - 반도체 기억 장치의 데이터 기입 방법

Info

Publication number: KR100953791B1
Application number: KR1020080031281A
Authority: KR
Inventors: 도시아끼 에다히로; 다꾸야 후따쯔야마; 도시유끼 엔다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2007-04-03
Filing date: 2008-04-03
Publication date: 2010-04-21
Also published as: US20080253181A1; KR20080090347A; TW200905684A; TWI383397B; JP2008257781A; US7764542B2; JP4435200B2

Abstract

동시에 선택되는 복수의 메모리 셀에 대하여 다치 데이터를 구성하는 각 목표 임계치 레벨에의 기입을 행하는 기입 시퀀스를 갖는 반도체 기억 장치의 데이터 기입 방법에 있어서, 기입 시퀀스는, 목표 임계치 레벨이 높은 메모리 셀의 순으로 기입이 종료되도록, 기입 제어를 행한다.

메모리 셀, 임계치, 기입 시퀀스, 반도체 기억 장치, 스텝 업 전압, 저속 셀, 고속 셀, 소거 레벨, 다치 데이터

Description

반도체 기억 장치의 데이터 기입 방법 {METHOD FOR PROGRAMMING A SEMICONDUCTOR MEMORY DEVICE}

<관련 출원>

본 출원은 일본 특허 출원 제2007-097507호(2007년 4월 3일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명은, 전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관한 것으로, 특히 다치 데이터 기억 방식에 있어서 고정밀도 데이터 임계치 분포를 얻을 수 있는 데이터 기입 방법에 관한 것이다.

NAND형 플래시 메모리는, 모바일 기기 등에서 화상이나 동화상 등의 대용량의 데이터를 취급하는 용도의 증가와 함께 수요가 급증하고 있다. 특히, 하나의 메모리 셀에 2비트 이상의 정보를 기억할 수 있는 다치 기술의 채용에 의해, 작은 칩 면적에서, 보다 많은 정보를 기억하는 것이 가능하게 되어 있다.

셀의 미세화가 진행된 고집적화 플래시 메모리에서는, 인접 셀 사이의 간섭에 의해, 데이터 임계치 분포가 영향을 받는다. 특히, 다치 기억 방식을 채용한 경우에는, 2치 기억 방식과 비교하여 데이터 임계치의 폭과 간격을 좁게 설정하게 되기 때문에, 인접 셀 사이의 간섭이 데이터의 신뢰성에 크게 영향을 준다.

이에 대하여, 인접 셀의 부유 게이트 사이의 용량 결합에 기인하는 데이터 임계치 변동을 방지하는 플래시 메모리의 기입 기술은, 예를 들면 특허 문헌 1(일본 특허 공개 제2004-192789호 공보)에 개시되어 있다.

한편, 좁은 임계치 분포의 데이터를 쓰기 위해서는, 통상적으로, 기입 사이클마다의 기입 전압 스텝 업을 작게 하는 것이 필요하며, 이 때문에 긴 기입 시간을 요한다. 이에 대하여, 메모리 셀의 기입 속도 판정을 행하여, 기입 속도에 따른 기입 펄스 전압 인가를 행함으로써, 고속의 기입을 실현하는 방법은, 예를 들면 특허 문헌 2(일본 특허 공개 제2007-4861호 공보)에 개시되어 있다.

본 발명의 목적은, 다치 데이터 기억 방식에 있어서 고정밀도 데이터 임계치 분포를 얻을 수 있는 데이터 기입 방법을 제공하는 데 있다.

본 발명의 일 양태에 의한 반도체 기억 장치의 데이터 기입 방법은, 동시에 선택되는 복수의 메모리 셀에 대하여 다치 데이터를 구성하는 각 목표 임계치 레벨에의 기입을 행하는 기입 시퀀스를 갖고,

상기 기입 시퀀스는, 목표 임계치 레벨이 높은 메모리 셀의 순으로 기입이 종료되도록, 기입 제어를 행한다.

본 발명의 다른 양태에 의한 반도체 기억 장치의 데이터 기입 방법은, 동시 에 선택되는 복수의 메모리 셀에 대하여 다치 데이터를 구성하는 각 목표 임계치 레벨에의 기입을 행하는 기입 시퀀스를 갖고,

상기 기입 시퀀스는,

소정의 임계치 레벨에 쓰여질 메모리 셀을, 기입 속도가 상대적으로 낮은 저속 셀과 고속 셀로 변별하고,

상기 복수의 메모리 셀에 하나의 기입 전압 펄스를, 쓰여질 임계치 레벨에 따라서 뿐만 아니라, 상기 소정의 임계치 레벨에 쓰여지는 저항 셀과 고속 셀에 따라 기입 전압 레벨을 그 기입 전압 펄스 내에서 변화시켜 인가하고,

상기 기입 전압 펄스 인가 후 상기 복수의 메모리 셀의 기입 베리파이를 행한다.

본 발명에 따르면, 다치 데이터 기억 방식에 있어서 고정밀도 데이터 임계치 분포를 얻을 수 있다.

이하, 도면을 참조하여, 본 발명의 실시 형태를 설명한다.

<실시 형태 1>

도 1은, 일 실시 형태에 의한 다치 NAND형 플래시 메모리의 메모리 코어 구성을 도시하고 있다. 메모리 셀 어레이(1)는, 복수의 전기적 재기입 가능한 불휘발성 메모리 셀 M0-M31이 직렬 접속된 NAND 셀 유닛(NAND 스트링)을 배열하여 구성되어 있다.

각 NAND 셀 유닛의 일단은, 선택 게이트 트랜지스터 SG0을 통하여 비트선 BL에 접속되고, 타단은 선택 게이트 트랜지스터 SG1을 통하여 소스선 CELSRC에 접속되어 있다. NAND 셀 유닛 내의 메모리 셀 M0-M31의 제어 게이트는 서로 다른 워드선 WL0-WL31에 접속되어 있다. 선택 게이트 트랜지스터 SG0, SG1의 게이트는, 워드선과 병행하는 선택 게이트선 SGD, SGS에 접속되어 있다.

워드선 WL 및 선택 게이트선 SGD, SGS를 선택 구동하기 위해 로우 디코더(2)가 배치된다. 각 비트선 BL은, 센스 앰프 회로(3) 내의 센스 앰프 겸 데이터 래치(31)에 접속된다.

여기에서는, 비트선 BL이 센스 앰프 겸 데이터 래치(31)에 일대일의 대응으로 접속되는 경우를 나타냈는데, 이 경우, 1워드선에 의해 선택되는 메모리 셀이 동시 기입/판독이 행하여지는 1페이지로 된다. 이것은, 나중에 설명하는 본 실시 형태의 기입 방식에 있어서, 기생 게이트 효과를 경감하는 측면에서 바람직한 방식이다.

단, 원리적으로는, 예를 들면 인접하는 짝수번 비트선과 홀수번 비트선이 하나의 센스 앰프 겸 데이터 래치를 공유하는 방식으로 할 수도 있다. 이 경우에는, 1워드선에서 선택되는 메모리 셀 중 절반이, 동시 기입/판독의 단위로 된다.

워드선을 공유하는 NAND 셀 유닛의 집합은, 데이터 소거의 단위로 되는 블록을 구성한다. 도시한 바와 같이, 비트선 BL의 방향에 복수의 블록 BLK, BLK1, …, BLKm-1이 배열된다.

도 2는, 본 실시 형태에서의 NAND형 플래시 메모리의 4치 데이터 기억 방식 의 경우의 데이터 기입 방법을 도시하고 있다.

4치 데이터는, 마이너스의 임계치 전압인 데이터 상태(소거 상태) E와, 플러스의 임계치 전압인 데이터 상태 A, B, C에 의해 규정된다. 이하에서는, 임계치 전압에 의해 규정되는 데이터 상태를 데이터 레벨, 임계치 레벨 혹은 간단히 레벨이라고 하는 경우가 있다.

이 4치 데이터를 쓰기 위해, 우선 선택 블록의 전체 메모리 셀은, 마이너스의 임계치 전압의 데이터 상태 E로 설정된다. 이것이 데이터 소거이다. 이 데이터 소거는, 셀 어레이가 형성된 p형 웰에 플러스의 소거 전압 Vera를 공급하고, 선택 블록의 전체 워드선을 0 V로 하여, 전체 메모리 셀의 부유 게이트의 전자를 방출시킴으로써 행한다.

다음으로, 데이터 레벨 E의 셀의 일부를 데이터 레벨 A, B의 중간 레벨 LM까지 기입하는, 하위 페이지 기입 LP(Lower Page)-PRG를 행한다. 그 후, 레벨 E에서부터 A로, 또한 중간 레벨 LM으로부터 레벨 B, C로 임계치 전압을 상승시키는 상위 페이지 기입 UP(Upper Page)-PRG를 행한다.

이상의 데이터 기입은, 선택 워드선에 기입 전압 VPGM을 공급하고, 비선택 워드선에 기입 패스 전압 Vpass를 공급하고, 비트선에 Vss(임계치 전압을 상승시키는 "0" 기입의 경우) 또는 Vdd(임계치 전압을 상승시키지 않는 기입 금지의 경우)를 공급하여, 선택적으로 메모리 셀의 부유 게이트에 전자를 주입하는 동작으로서 행한다.

즉, "0" 기입의 경우, 비트선에 공급한 Vss가 NAND 셀 유닛의 채널까지 전송 되고, 기입 전압 VPGM이 공급되었을 때 채널로부터 부유 게이트에 터널 전류에 의한 전자가 주입된다. "1" 기입(기입 금지)의 경우, NAND 셀 채널은 Vdd-Vt(선택 게이트 트랜지스터의 임계치 전압)까지 충전되어 플로팅되고, 기입 전압 VPGM이 공급되었을 때 셀 채널은 용량 결합에 의해 부스트되어, 전자 주입이 일어나지 않는다.

또한, 데이터 기입에는 통상적으로, 기입 전압을 기입 사이클마다 조금씩 높이는 스텝 업 기입 방식을 이용한다. 도 3은, 종래부터 행하여지고 있는 스텝 업 기입 방식에 의한 상위 페이지 기입에서의 기입 전압과 베리파이 전압을 도시하고 있다.

하위 페이지 기입(데이터 상태 LM의 기입)시에는, 그 기입 임계치의 하한치에 상당하는 베리파이 전압 VLM에 의해, 기입 상태의 확인을 행한다. 즉, 선택 워드선에 베리파이 전압 VLM을 공급한 베리파이 판독 동작에서, 선택 셀이 온하면 페일, 오프의 경우 패스의 판정을 행한다. 마찬가지로, 상위 페이지 기입시에는, 베리파이 전압 VA, VB, VC에 의해 각각 데이터 상태 A, B, C의 기입 확인을 행하게 된다.

상위 페이지 기입에서는, 일반적으로 임계치 레벨이 낮은 순으로, 즉 레벨 A, B, C의 순으로 종료되기 때문에, 기입 사이클의 최초 시기에는, 데이터 레벨 A만의 기입 베리파이만을 행한다. 어떤 타이밍으로부터 데이터 레벨 B의 기입 베리파이를 추가하고, 더 늦추어, 데이터 레벨 C의 기입 베리파이를 추가한다는 동작으로 된다.

도 2에는, 4치 데이터 기입 후의 데이터 판독에 이용되는 판독 전압 RA, RB, RC를 나타내고 있다. 각 데이터 상태의 임계치의 중간에 설정된 판독 전압 RA, RB, RC를 선택 워드선에 공급한 복수회의 판독 동작에 의해, 데이터 상태 E, A, B, C를 판별할 수 있다.

도 3에서 설명한 통상의 기입 방식에서는, 미세화된 셀 어레이의 경우, 인접 셀 사이의 간섭에 의한 데이터 변동이 커진다. 특히, 워드선 방향에 인접하는 셀 사이에서의 소위 "기생 게이트 효과"가 문제로 된다. 이 문제를 이하에 구체적으로 설명한다.

도 4는, 워드선 WL에 따른 단면에서의 인접하는 3개의 메모리 셀 Mi-1, Mi, Mi+1을 나타내고 있다. 여기에서는 메모리 셀 Mi를 주목 셀로 하며, 기생 게이트 효과란, 인접 셀 Mi-1, Mi+1의 부유 게이트 FG와 주목 셀 Mi의 채널 CH 사이의 결합 용량 C13, C14에 의해, 주목 셀 Mi가 데이터 변동하는 것을 말한다.

보다 구체적으로는, 주목 셀 Mi가 데이터 상태 B에 기입되는 셀이고, 인접 셀 Mi+1이 데이터 상태 C에 기입되는 경우에 문제로 된다. 임계치가 낮은 데이터 상태 B에 기입되는 주목 셀 Mi는, 도 3의 기입 방식에서는, 메모리 셀 Mi+1보다 먼저 목표 임계치(타겟 임계치)에 도달한다.

이 시점에서는, 인접 셀 Mi+1은 동일한 정도의 임계치 레벨에 있다고 생각된다. 따라서, 데이터 상태 B의 기입 종료 시점에 있어서, 판독 전압 RC로 판독을 행한 경우에는, 인접 셀 Mi+1은 온하고, 채널이 형성되어 있다.

그런데, 인접 셀 Mi+1이 데이터 상태 C까지 기입된 후에, 판독 전압 RC의 판 독을 행하면, 메모리 셀 Mi+1은, 온하지 않고 게이트 아래가 공핍화된다. 이 공핍층을 개재한 결합에 의해, 결합 용량 C14가 커지게 되어, 메모리 셀 Mi+1의 부유 게이트 FG의 전위가 주목 셀 Mi의 채널 전위에 크게 영향을 준다. 즉, 주목 셀 Mi의 임계치는, 그 기입 종료 시점에서의 값보다도 실질적으로 높은 값으로 시프트된다.

상기 기생 게이트 효과가 큰 경우에는, 데이터 상태 B에 기입되었을 메모리 셀이, 판독 전압 RC로 판독했을 때 오프 셀로 잘못 판독될 가능성이 있어, 데이터의 신뢰성 저하를 초래한다.

참고로, 미세화된 셀 어레이에서는, 인접 셀의 부유 게이트로부터 채널에의 결합 용량 C13, C14와는 별도로, 인접 부유 게이트 사이의 결합 용량 C11, C12도 기입 후의 데이터 변동의 원인으로 된다.

또한, 도 4에서는, 워드선 방향에 인접하는 셀 사이의 간섭을 설명했지만, 도 5에 도시한 바와 같이, 비트선 방향에 인접하는 셀 사이에서도 마찬가지의 결합 용량 C21, C22, C23, C24가 역시 데이터 임계치 변동의 원인으로 된다. 단, 비트선 방향에 인접하는 메모리 셀에 대해서는, 판독시에 비선택 워드선에 기입 패스 전압 Vread가 공급되어, 판독 주목 셀의 인접 셀은 반드시 온 상태로 된다. 따라서, 결합 용량 C23, C24에 의한 기생 게이트 효과는, 워드선 방향의 셀 사이의 그것과 비교하면, 문제로 되지 않는다.

도 4를 이용하여 설명한 기생 게이트 효과의 영향을 저감하기 위해, 본 실시 형태에서의 기입 방식에서는, 복수의 데이터 레벨에의 기입시, 상위측의 데이터 레 벨부터 먼저 기입을 행한다.

도 6은, 본 실시 형태에서의 상위 페이지 기입시의 기입 전압 파형을, 도 3과 대응시켜 도시하고 있다. 데이터 레벨 B, C에 기입할 셀에 대하여, 중간 레벨 LM을 기입하는 하위 페이지 기입은 이미 완료되어 있는 것으로 한다.

상위 페이지 기입에서는, 우선 최상위 임계치 레벨 C에의 기입(C-PRG)를 최초로 행한다. 이 때, 임계치 레벨 E, A, B에 기입할 메모리 셀은 기입 금지 상태로 설정한다.

레벨 C에 기입될 전체 메모리 셀의 기입이 종료된 시점에서부터, 레벨 B에 기입되는 메모리 셀의 기입(B-PRG)을 개시한다. 단, 이 시점에서, 하위 페이지 기입에 의해 레벨 B에 기입할 셀의 일부가 이미 레벨 B까지 쓰여져 있을 가능성이 있기 때문에, 기입 전압 인가를 개시하기 전에, 베리파이 전압 VB에 의한 기입 베리파이를 행한다. 그리고, 하위 페이지 기입에 의해 이미 레벨 B에 쓰여져 있는 셀, 및 앞선 스텝에서 레벨 C에 쓰여져 있는 셀을, 레벨 E, A의 기입 셀과 함께 기입 금지 상태로 하고, 레벨 B 기입을 개시한다.

임계치 레벨 B에 기입될 전체 메모리 셀의 기입이 종료된 시점에서부터, 다음으로 임계치 레벨 A의 기입(A-PRG)를 개시한다. 이 기입도, 레벨 E, B, C에 기입되는 메모리 셀은 기입 금지 상태로 설정해 둔다.

도 7은, 전술한 상위 페이지 기입의 시퀀스를 도시하고 있다. 어드레스를 입력하고, 상위 페이지(UP) 데이터를 로드하여(스텝 S1), 기입 시퀀스를 개시한다. 센스 앰프 회로 내에서의 데이터 처리에 의해, 상위 페이지 기입 데이터 중, 레벨 C 기입 셀만을 "0" 기입, 그 이외를 기입 금지 상태("1" 기입)로 설정하여, 기입을 행한다(스텝 S2).

기입 후, 레벨 C의 베리파이 판독을 행하고(스텝 S3), 기입 미완료 셀이 있는 경우, 기입 전압을 스텝 업하여(스텝 S4), 미기입 셀에 대해서만, 다시 레벨 C 기입을 행한다(스텝 S2).

레벨 C 기입이 모두 완료되면, 다음으로 레벨 B에 기입할 셀의 베리파이를 행한다(스텝 S5). 상술한 바와 같이, 하위 페이지 기입에서 이미 레벨 B에 기입할 셀의 일부가 레벨 B까지 쓰여져 있기 때문이다. 이 베리파이에 의해, 레벨 B에 기입할 셀 중, 아직 레벨 B까지 쓰여져 있지 않은 셀을 선택하여, 레벨 B 기입을 행한다(스텝 S6). 이 때, 이미 레벨 B, C에 쓰여져 있는 셀 및 레벨 A, E 셀을 기입 금지 상태로 한다.

그 후, 레벨 B의 베리파이 판독을 행하고(스텝 S7), 기입 미완료 셀이 있는 경우, 기입 전압을 스텝 업하여(스텝 S8), 이하, 미기입 셀이 없어질 때까지 레벨 B 기입을 행한다.

임계치 레벨 B 기입이 완료되면, 다음으로 레벨 A의 기입을 행하고(스텝 S9), 베리파이 판독을 행한다(스텝 S10). 기입 미완료 셀이 있는 경우, 기입 전압을 스텝 업하여(스텝 S11), 미기입 셀이 없어질 때까지, 레벨 A 기입을 반복한다(스텝 S9).

이러한 기입을 행하면, 도 4에서 설명한 바와 같은, 주목 셀 Mi의 기입 후에, 이와 인접하는 메모리 셀 Mi+1이 이보다 높은 임계치 상태로 쓰여지는 상태가 없어진다. 따라서, 워드선 방향에 배열된 셀의 인접 셀 사이의 기생 게이트 효과를 효과적으로 저감할 수 있게 된다.

또한, 도 3에서 설명한 통상의 상위 페이지 기입 방식에서는, 낮은 기입 전압 VPGM으로부터 기입을 개시하고, 동일한 스텝 업 전압 ΔVPGM으로 기입 전압을 상승시켜, 레벨 A, B, C를 순서대로 기입하게 되어, 각각의 기입 데이터 레벨에 대하여, 최적의 VPGM이나 ΔVPGM을 공급하는 것은 곤란하다.

이에 대하여, 도 6 및 도 7에서 설명한 기입 방식의 경우에는, 목표 임계치 레벨이 높은 측의 메모리 셀부터 순서대로 기입을 행하기 때문에, 동시에 기입되는 메모리 셀은 하나의 임계치 레벨의 메모리 셀뿐이다. 따라서, 데이터 레벨 A, B, C 각각에 적당한 기입 전압 VPGM 및 그 스텝 업 전압 ΔVPGM을 설정하는 것이 가능하다.

보다 구체적으로 설명하면, 레벨 C는 가장 높은 임계치 전압이며, 어느 정도 임계치 분포를 넓히는 것이 허용되기 때문에, 스텝 업 전압 ΔVPGMC를 크게 할 수 있다.

한편, 레벨 B는, 레벨 A 및 C 사이에 두며, 좁은 임계치 분포로 제어하는 것이 요구된다. 또한, 레벨 B는, 그 기입 후에 레벨 A의 기입을 행하기 때문에, 인접 메모리 셀이 레벨 A 기입 셀인 경우에 간섭을 받아 임계치 분포는 넓어지기 쉽다. 이들을 고려하여, 레벨 B는, 레벨 C 기입시보다 작은 ΔVPGMB(<ΔPGMC)로 기입한다.

임계치 레벨 A는 마지막으로 기입을 행하기 때문에, 간섭 효과를 받는 양이 적다. 따라서, 레벨 B 기입시보다는 큰 ΔVPGMA를 선택하는 것이 가능하게 된다. 구체적으로는, ΔVPGMB<ΔVPGMA<ΔVPGMC를 만족하도록 하는 스텝 업 전압을 이용한다.

이와 같은 스텝 업 전압의 최적화에 의해, 기입의 고속화를 도모하는 것이 가능하게 된다.

낮은 목표 임계치(타겟 임계치)로부터 순서대로 기입을 행하는 방법의 경우, 초기 기입 전압은 하나밖에 없지만, 높은 임계치측으로부터 기입을 행하는 경우에는, 각각의 타겟 임계치에 대하여, 최적의 초기 기입 전압을 설정하는 것이 바람직하며, 나아가 그것이 가능하다. 높은 타겟 임계치를 기입하는 경우에, 낮은 초기 기입 전압으로부터 시작해 버리면, 타겟 임계치에 도달할 때까지, 몇회의 스텝 업을 거쳐야만 하여, 기입 시간이 길어지게 된다.

최적의 초기 기입 전압을 설정하기 위해서는, 다음과 같이 하면 된다.

도 8은, 소거 레벨 E로부터 원하는 타겟 임계치까지의 기입 사이클에서의 임계치 분포 변화를 도시하고 있다. 임계치 분포 a는, 베리파이 패스한 메모리 셀이 아직 없는 기입 상태이다. 임계치 분포 b는, 베리파이 패스한 메모리 셀이 나온 기입 상태이다. 이하, 스텝 업 전압 ΔVPGM의 각 기입 사이클에 의한 임계치 분포 c∼f를 거쳐, 원하는 타겟 임계치 분포가 얻어진다.

원하는 타겟 임계치 분포의 기입에 필요한 기입 사이클수 CAVP는, 1회의 기입 전압 인가로 얻어지는, 임계치 분포 b 대응의 임계치 분포 폭을 vp1로 하고, 스텝 업 전압을 ΔVPGM으로 하여, 하기 수학식 1로 표현된다.

CAVP=CNVP+vp1/ΔVPGM

수학식 1에 있어서, CNVP는, 최초로 기입 베리파이가 패스하는 셀이 나올 때까지 필요한 기입 사이클수이다. 즉, CNVP를 제로로 하면, 원하는 임계치 분포의 기입에 필요한 기입 사이클수는, vp1을 기입 펄스의 간격(스텝 업 전압) ΔVPGM으로 나눔으로서 구해진다.

CNVP의 값은, 기입 베리파이를 패스한 메모리 셀이 발생한 것을 검지함으로써 알 수 있다. 또한, 전체 기입 사이클수 CAVP는, 모든 메모리 셀 또는 허용 비트 이하의 불량 비트를 남기고 기입되는 메모리 셀이 베리파이 패스한 상태를 검지함으로써 알 수 있다.

레벨 LM을 기입하는 하위 페이지 기입에 있어서, 이들 기입 사이클수 CNVP, CAVP를 얻을 수 있기 때문에, 이들 데이터를 적당한 데이터 래치에 유지해 둔다. 이들 값은, 칩 내의 어느 영역을 선택하는지, 블록 내의 어느 워드선을 선택하는지에 따라 값이 서로 다르기 때문에, 하위 페이지 기입 후의 CNVP, CAVP의 값은, 동일한 워드선에서의 상위 페이지 기입이 종료될 때까지는 유지해 둔다.

이와 같이 하여, 하위 페이지 기입에서 구해진 기입 사이클수 CNVP, CAVP와, 하위 페이지 기입시의 스텝 업 전압 ΔVPGML, 초기 기입 전압 F_VPGML을 이용하여, 상위 페이지 기입시의 초기 기입 전압의 최적치를 어림한다. 또한, 부유 게이트 사이의 용량 결합(FG-FG 커플링) 등에 의한 임계치 시프트분은, ΔVIF로서 고려한다. 또한, 데이터 상태 LM, A, B, C의 베리파이 전압은, 도 2에 도시한 바와 같 이, VLM, VA, VB, VC로 한다.

임계치 레벨 C 기입에 대해서는, 최적의 초기 기입 전압 F_VPGMC는, 스텝 업 전압을 ΔVPGMC로 하여, 하기 수학식 2로 주어진다.

F_VPGMC=(F_VPGML+CNVP×ΔVPGML)+(VC-VLM-ΔVPGML)-ΔVIF+ΔVPGMC

우변 제1항(F_VPGML+CNVP×ΔVPGML)은, 중간 레벨 LM 기입시의 결과에 기초한 초기치의 수정분이고, 제2항(VC-VLM-ΔVPGML)은, 레벨 C와 LM의 레벨 차를 고려한 것이다.

또한, 레벨 B는, 하위 페이지 기입에 의한 레벨 LM을 조금 시프트시키면 되기 때문에, 레벨 B 기입의 최적의 초기 전압 V_VPGMB는, 하위 페이지 기입시의 그것을, CNVP와 ΔVPGML에 의해 수정하여, 하기 수학식 3에 의해 표현된다.

F_VPGMB=(F_VPGML+CNVP×ΔVPGML)-ΔVIF

임계치 레벨 A에 기입하는 메모리 셀은, 베리파이 레벨이 레벨 LM보다 (VLM-VA)만큼 낮은 점을 고려하여, 스텝 업 전압을 ΔVPGMA로 하고, 그 최적 초기 기입 전압 F_VPGMA는, 하기 수학식 4와 같이 된다.

F_VPGMA=(F_VPGML+CNVP×ΔVPGML)-(VLM-VA)-ΔVIF+ΔVPGMA

이상과 같이 하여, 하위 페이지 기입시의 기입 조건 데이터를 이용하여, 상위 페이지 기입시의 각 타겟 임계치 기입에 대한 최적의 기입 전압 초기치를 설정 할 수 있다. 즉, 쓸데없는 기입 시간을 요하지 않고, 원하는 임계치 분포를 실현할 수 있는 기입 조건이 구해진다.

<실시 형태 2>

실시 형태 1에서는, 중간 레벨 LM의 기입을 행하는 하위 페이지 기입과, 상위 페이지 기입에 의해 4치 데이터를 기입하는 예를 설명했지만, 데이터 상태 E로부터 직접 데이터 상태 A, B, C를 기입하는, 소위 "스트레이트 기입 방식"의 실시 형태를 다음에 설명한다.

도 9는, 스트레이트 기입의 경우의 4치 데이터 레벨 E, A, B, C를 나타내고 있다. 이 데이터 레벨 관계 자체는 앞의 실시 형태와 변함이 없다. 데이터 기입은, 레벨 E로부터 C로의 기입 ①, 레벨 E로부터 B로의 기입 ②, 레벨 E로부터 A로의 기입 ③의 순으로 연속적으로 행한다.

도 10은, 이 스트레이트 기입 방식에서의 기입 전압 파형이다. 레벨 E로부터 C로의 기입 ①(C-PRG), 레벨 E로부터 B로의 기입 ②(B-PRG), 레벨 E로부터 A로의 기입 ③(A-PRG)을, 앞의 실시 형태의 상위 페이지 기입과 마찬가지로 행한다.

이와 같이 스트레이트 기입 방식의 경우에도, 데이터 레벨이 높은 쪽부터 기입을 행할 수 있고, 그것이 실시 형태 1과 마찬가지로 기생 게이트 효과를 저감하는 측면에서 유효하게 된다.

단, 하위 페이지 기입을 행하지 않기 때문에, 하위 페이지 기입시의 기입 조건 데이터를 참조할 수 없다. 기입 전압 초기치 설정에 필요한 기입 사이클수 CNVP, CAVP 등을 얻는 방법으로서는 이하와 같은 방법이 있다.

첫째로, 스트레이트 기입을 행하는 경우라도, 한번, 중간 레벨 LM의 기입을 행한다. 앞의 실시 형태와 같이 하위 레벨 기입 및 상위 레벨 기입을 행하는 방식에서는, 하위 페이지 기입은 상위 페이지 기입과는 독립적인 시퀀스이다.

그러나, 본 실시 형태의 경우, 중간 레벨 LM 기입은, 말하자면 더미 기입으로서, 종료하지 않고 그대로 레벨 C, B, A의 기입을 행한다. LM 레벨에의 기입에 의해, 기입 사이클수 CNVP, CAVP의 값은 취득 가능하기 때문에, 이들 값을 참조하여, 레벨 C, B, A의 기입 전압 초기치를 실시 형태 1과 마찬가지로 설정한다.

스트레이트 기입에 있어서, 한번, 중간 레벨 LM의 기입을 행한다는 것은, 기입 퍼포먼스의 저하를 초래한다. 이를 피하는 방법으로서, 둘째로, 중간 레벨 LM 기입을 하지 않고, 최초의 타겟 임계치인 레벨 C의 기입을 행하고, 그 결과로부터 기입 사이클수 CNVP, CAVP를 취득하는 방법도 이용할 수 있다. 이와 같이 하여 취득한 데이터를 참조하여, 계속되는 레벨 B, A의 기입 전압의 조건 설정을 행한다.

또한, 스트레이트 기입을 행할 때에는, 각각의 기입 레벨에 최적인 기입 전압을 초기부터 공급하는 쪽이, 기입을 보다 고속화하는 측면에서 바람직하다. 그를 위해서는, 기입 사이클에 앞서, 기입 사이클수 CNVP, CAVP의 값을 알아 둘 필요가 있다.

따라서, 제3 방법으로서, NAND형 플래시 메모리의 웨이퍼 테스트의 단계에서 기입 테스트를 행하여, 기입 사이클수 CNVP, CAVP의 값을 취득하면 된다. 예를 들면, 칩 내의 복수 영역에 대하여, 기입 테스트를 행하여, 각 영역의 기입 사이클수 CNVP, CAVP의 값을 취득한다.

이들 취득 데이터는, 플래시 메모리의 ROM 퓨즈 영역에 기억하여, 파워 온시에 자동적으로 판독되어, 소정의 데이터 래치에 전송 유지되도록 한다. 이들 데이터 래치에 유지된 값은, 각 대응하는 영역에의 기입 요구가 왔을 때, 칩 내의 컨트롤러에 공급되고, 컨트롤러가 각각의 영역에서의 최적의 기입 전압 조건을 설정한다.

구체적인 기입 테스트는, 바람직하게는 블록 내를 몇개로 나누어 행한다. 도 1에 도시한 바와 같이, NAND 셀 유닛은 양단에는 선택 게이트가 있고, 블록 중앙부와 양단부에서는 기입 특성이 서로 다른 경우가 많기 때문이다. 그러한 기입 테스트의 결과, 실제로 취득하는 기입 사이클수의 데이터로서는, 예를 들면 블록 내의 평균치를 구하거나, 혹은 최대치 또는 최소치를 구하는 방법이 있다. 이 값을 최종적으로는, ROM 퓨즈 영역에 기억하게 된다.

본 실시 형태에 의해서도, 앞의 실시 형태와 마찬가지로, 기생 게이트 효과를 저감한 4치 데이터 기입이 가능하게 된다.

<실시 형태 3>

기입 퍼포먼스는, 하나의 데이터 임계치 분포를 기입하기 위해, 몇회의 기입 사이클이 필요한가에 의해 결정된다. 즉, 하나의 임계치 분포를 기입하기 위한 사이클수가 적으면 적을수록, 기입 퍼포먼스는 향상된다.

수학식 1로 나타낸 바와 같이, 하나의 임계치를 기입하기 위해 필요한 전체 기입 사이클수 CAVP는, 패스하는 셀이 발생하기 전의 기입 사이클수 CNVP와 1발 쓰기 분포 vp1 및 전압 스텝 ΔVPGM에 의해 결정된다. 쓸데없는 기입 사이클수 CNVP 를 작게 하기 위해서는, 타겟 임계치에 대하여, 최적의 초기 기입 전압을 공급해야만 한다. 이것은, 실시 형태 1, 2에서 설명한 방법에 의해 해결 가능하다.

또한, 스텝 업 전압 ΔVPGM은, 최종적인 임계치 분포를 어느 정도의 폭으로 하고자 하는가에 따라 결정된다. n(≥2) 비트/셀의 다치 NAND 플래시 메모리에서는, 어느 전압 범위에 n의 2승의 임계치 분포를 배치해야만 하기 때문에, 개개의 임계치 분포는 좁게 할 필요가 있다.

또한, vp1은 셀의 특성에 의해 결정되는 값이다. 구체적으로 셀의 특성이란, 셀의 제어 게이트와 부유 게이트의 커플링비나, 중성 임계치(자외선 소거 상태) 분포의 변동 등이다. 미세화가 진행됨에 따라, 메모리 셀의 형상의 변동이나, 이온 주입의 변동이 셀의 특성에 크게 영향을 주기 때문에, 1발 쓰기 분포 vp1은 넓어지는 경향이 있다. 1발 쓰기 분포 vp1이 넓어진다는 것은, 낮은 기입 전압으로 기입이 완료되는 메모리 셀에서부터, 높은 기입 전압을 인가하지 않으면 기입 완료되지 않는 셀까지 있게 된다.

이러한 넓은 데이터 임계치 분포이어도, 고속으로 기입을 행하는 실시 형태로서, 메모리 셀의 기입 속도 판정을 이용하는 방법을, 이하에 설명한다.

도 11에 도시한 바와 같이, 레벨 E에서부터 레벨 C에 기입을 행하는 경우, 1회의 기입 사이클에서 vp1의 임계치 분포의 확대를 갖는다. 이 1발 쓰기 분포 vp1의 중앙부의 임계치 레벨을 VCFS로 하면, 이 분포 내에서 VCFS보다 임계치가 낮은 메모리 셀은 기입 속도가 느린 셀(저속 셀), 그보다 임계치가 높은 메모리 셀은, 기입 속도가 빠른 셀(고속 셀)이라고 할 수 있다.

이러한 고속 셀과 저속 셀의 판별을 행하고, 이후의 기입을 고속 셀과 저속 셀에서 기입 조건을 바꿈으로써, 효율적인 고속 기입이 가능하게 된다.

여기에서 문제로 되는 것은 VCFS가 어느 레벨에 있는가이다. 실제의 기입을 행한 경우에는, NAND 플래시 메모리 칩 내의 블록이나 워드선에 의해, 1발 쓰기 분포의 상태는 서로 다르다. 따라서, 여기에서도 실시 형태 1, 2에서 구한, 기입 사이클수 CNVP, CAVP를 이용한다.

1발 쓰기 분포 vp1은 수학식 1을 이용하여, CNVP, CAVP 및 ΔVPGM을 알면 구할 수 있다. 이들 값으로부터, VCFS는, 하기 수학식 5와 같이 구해진다.

VCFS=VC-vp1/2+ΔVPGM

구체적으로 실시 형태 2와 마찬가지의 스트레이트 기입을 행하는 것으로서, 예를 들면 레벨 C 기입에 대하여, VCFS와 VC의 2개의 베리파이 전압을 이용한 기입 베리파이를 행하고, 이후의 기입 동작을 3개로 나눈다.

첫째로, 베리파이 전압 VC의 임계치 레벨에 도달한 메모리 셀은, 기입 종료로 한다.

둘째로, 고속 셀에 대해서는, 초기 기입 전압 F_VPGMC에 대하여 ΔVPGMC만큼 높인 기입 전압 F_VPGMC+ΔVPGMC를 이용한 기입을 행한다.

셋째로, 저속 셀에 대해서는, 고속 셀에 대한 그것보다 vp1/2-ΔVPGMC만큼 높은 기입 전압, 즉 초기 기입 전압에 대해서는 F_VPGMC+vp1/2의 기입 전압을 이용하여 기입을 행한다.

이와 같이 고속 셀에 대한 기입과 저속 셀에 대한 기입을 나누고, 이하, 함께 스텝 업 전압 ΔVPGM으로 기입 전압을 스텝 업시켜 기입을 행한다. 이 방법을, 이하, FSR 기입(FSR-PRG)이라고 한다.

도 11에는, FSR 기입을 행한 경우의 VCFS 판정 후의 임계치 이동(실선)과, 통상의 기입(예를 들면, 실시 형태 2에서 설명한 기입)에서의 임계치 이동(파선)을 나타내었다. 이 FSR 기입에 의해, 고속 기입이 가능하게 되는 것을 알 수 있다.

도 12에는 FSR 기입에서의, 워드선 WL 및 비트선 BL의 전압 파형을 도시한다. 레벨 C에의 기입을 행하는 경우, 레벨 C 기입 셀 대응의 비트선에는 Vss를 공급하고, 그 이외의 셀 대응 비트선에는 Vdd(기입 금지)를 공급한다. t1-t2에서 선택 워드선에 기입 전압(초기치) F_VPGMC를 공급한다. 기입 종료 후, VCFA 및 VC의 레벨에서의 베리파이 판독을 행한다(t2-t3).

다음의 기입시 t3에는, 레벨 C 이외에 기입하는 메모리 셀(기입 금지 셀) 및 레벨 C 기입으로서 VCFS 이상의 임계치 레벨의 메모리 셀(고속 셀)에 대하여, 비트선 BL을 Vdd로서 기입 금지 상태로 한다. 레벨 C에 기입하는 메모리 셀 중, VCFS보다 임계치가 낮은 메모리 셀(저속 셀)에 대하여, 비트선 BL을 Vss로서, "0" 기입 상태로 한다. 그리고, t3-t4의 동안, 선택 워드선에 기입 전압 F_PGMC+vp1/2를 공급한다. 이 때 기입되는 것은 레벨 C에 기입되는 메모리 셀 중 저속 셀뿐이다.

다음으로, 시각 t4에서 레벨 C에 기입되는 메모리 셀의 고속 셀 대응의 비트선 전압을 Vss로 낮춘다. 또한, 선택 워드선 전압을 F_VPGMC+ΔVPGMC로 낮춘다. 이에 의해, 고속 셀에 대하여 기입이 행하여진다.

상기 고속 셀 기입시, 저속 셀에 대해서도 마찬가지의 조건으로 기입이 행하여지는데, 기입 전압은 앞의 저속 셀 기입에 대한 값보다 낮게 되어 있기 때문에, 저속 셀은 기입되기 어려운 상태로 되어 있다. 따라서, 저속 셀의 임계치가 여기에서 크게 상승하는 경우는 없다.

이상과 같이, 저속 셀 기입용으로 높은 워드선 전압을 먼저 설정하고, 그 후 고속 셀 기입을 위해 워드선 전압을 낮추는 방법에 의해, 워드선 전압 천이를 고속으로 할 수 있다. 이것은, 워드선 드라이버에 NMOS 트랜지스터에 의한 전송 게이트를 이용한 경우에, 높은 전압으로 올리는 것보다도, 낮은 전압으로 낮추는 쪽이 고속이기 때문이다.

비트선 전압 천이에 대해서도 마찬가지의 것을 말할 수 있다. 즉, 저속 셀을 먼저 기입함으로써, 고속 셀에 대해서는 비트선을 Vdd로 충전해 두고, 다음으로 이것을 Vss로 낮추게 되며, 워드선 천이와 마찬가지의 이유로 고속의 비트선 전위 천이가 가능하게 된다.

도 13은, 이하 마찬가지의 기입을 반복하는 경우의 전압 파형을 도시하고, 도 14는 그 기입 플로우를 도시하고 있다. 선택 워드선에 초기 기입 전압 F_VPGMC를 공급하여, 레벨 C 기입 셀에 대하여 기입을 행한다(스텝 S11). 그리고, 레벨 VCFS에서의 베리파이 판독에 의해 고속 셀과 저속 셀의 판별을 행하고(스텝 S12), 또한 레벨 VC에서의 베리파이 판독으로 레벨 C에의 기입 확인을 행한다(스텝 S13).

다음으로, 기 기입 셀 및 고속 셀에 대하여 기입 금지 상태로 하고, 저속 셀에만 기입을 행하며(스텝 S14), 계속하여 고속 셀에 대하여 기입을 행한다(스텝 S15). 상술한 바와 같이 이들 기입 스텝에서, 저속 셀의 기입 전압을 VPGM1, 고속 셀의 기입 전압을 VPGM2로 하여, VPGM2<VPGM1로 설정된다. 따라서, 스텝 S15의 고속 셀 기입에서는, 특히 저속 셀을 기입 금지 상태로 설정할 필요는 없다.

그 후, 기입 베리파이를 행하고(스텝 S16), 미기입 셀이 있으면, 기입 전압을 ΔVPGM만큼 스텝 업하고(스텝 S17), 이하 마찬가지의 기입을 패스할 때까지 반복한다.

이러한 FSR 기입에 의해, 1발 쓰기 분포의 임계치 분포를 다음의 기입에서 절반 정도의 분포로 할 수 있기 때문에, 기입의 고속화를 도모하는 것이 가능하다. 도 11에 있어서, 통상의 기입을 행한 경우(파선), 타겟 임계치 분포를 얻기 위해, 6회의 기입과 기입 베리파이가 필요한 것에 대하여, FSR 기입의 경우(실선)에는, 4회의 기입과 기입 베리파이로 기입 완료한다.

이상과 같은 FSR 기입을, 최상위 레벨 C의 기입에 한정하지 않고, 실시 형태 2에서 설명한 바와 같이 계속하여 행하는 데이터 레벨 B, A의 기입에 대하여 마찬가지로 적용할 수도 있다. 이에 의해, 기입 속도의 향상이 도모된다. 혹은, 이 FSR 기입을, 큰 레벨 천이를 수반하는 레벨 C의 기입에 대해서만 적용하는 것도 가능하다.

상기 FSR 기입은 특히 1발 쓰기 분포 vp1이 스텝 업 전압 ΔVPGM의 4배 이상 큰 경우에 유효하다.

또한, 도 12 및 도 13에서 설명한 2회째의 기입 전압 인가 후, 다시 기입 속도 판정을 행하여도 된다. 이 때, 기본적으로, 현상의 임계치 분포는 vp1/2로 되 어 있다고 생각되기 때문에, 이 임계치 분포의 중심 레벨 VCFS2는, 하기 수학식 6으로 표현된다.

VCFS2=VC-vp1/4+ΔVPGM

이 베리파이 전압 VCFS2를 이용한 베리파이 판독을 행함으로써, 또한 고속 셀과 저속 셀을 분리하는 것이 가능하다. 단, 이 시점에서 판정된 고속 셀에는, 최초의 기입에서 고속 셀로 된 것과 저속 셀로 된 것이 포함될 가능성이 있으며, 마찬가지로 저속 셀에는 최초의 기입에서 고속 셀로 판정된 것과 저속 셀로 판정된 것이 포함될 가능성이 있다.

이들 셀 상태를 기억하기 위한 데이터 래치도 더욱 필요하게 된다. 또한, 다음에 계속되는 기입에 있어서도, 2회의 속도 판정 결과에 따라, 4개의 워드선 전압을 준비하면 할수록, 동작은 매우 복잡하게 된다.

본 실시 형태의 FSR 기입은, 실시 형태 2에서 설명한 스트레이트 기입 외에, 실시 형태 1에서 설명한 하위 페이지 기입 및 상위 페이지 기입에도 마찬가지로 적용할 수 있다. 특히, 가장 높은 데이터 임계치 레벨 C의 기입에 이것을 적용하면 유효하다.

<실시 형태 4>

NAND 플래시 메모리는 가능한 한, 칩 면적에서의 메모리 셀 영역의 비율을 높이기 위해, 워드선 길이 및 비트선 길이를 길게 함으로써, 로우 디코더나 센스 앰프 회로 영역을 적게 하고 있다. 이 결과로서, 워드선이나 비트선의 충전에는 매우 시간이 걸린다. 조금이라도 기입을 고속화하기 위해서는, 이들 시간을 삭감할 필요가 있다.

그를 위한 하나의 유효한 방법은, 각 데이터 레벨 기입마다 워드선 레벨을 리세트하지 않고, 하나의 기입 펄스 내에서, 그 펄스 레벨을 조금씩 바꾸어 연속적으로 각 데이터 레벨 기입을 행하는 것이다.

도 15는, 도 2에서 설명한 4치 데이터의 레벨 A, B, C 기입을 동시에 행하는 경우(상위 페이지 기입의 경우)에, 실시 형태 3의 FSR 기입을 적용한 예의 선택 워드선 전압 파형 및 대응하는 비트선 전압 파형을 도시하고 있다.

레벨 A, B, C에 기입되는 메모리 셀은 각각, 고속 셀과 저속 셀로 분별되어 있는 것으로 한다. 그 판별 방법은 실시 형태 3에서 설명한 것과 동일한 방법이어도 된다. 레벨 A 기입 셀의 고속 셀과 저속 셀은 각각 A_HS, A_LS, 레벨 B 기입 셀의 고속 셀과 저속 셀은 각각 B_HS, B_LS, 레벨 C 기입 셀의 고속 셀과 저속 셀은 각각 C_HS, C_LS로 한다.

시각 t1에서부터 t7의 동안에, 선택 워드선에 공급하는 하나의 기입 펄스의 레벨을 조금씩 변화시켜, 레벨 C, B, A의 기입을 행한다. 우선 시각 t1에서, C_LS 이외의 셀 대응 비트선을 Vdd에 충전한다. 비트선 충전 후, 선택 워드선을 C 레벨 기입 셀의 저속 셀 C_LS용의 레벨 V_C_LS 레벨로 충전하고, 저속 셀 C_LS에 기입을 행한다.

다음으로, 시각 t2에서 고속 셀 C_HS의 기입용 비트선을 Vss로 방전하고, 동시에 선택 워드선 전압을 고속 셀 C_HS용의 레벨 V_C_HS까지 낮추어, 시각 t2∼t3 의 동안에 고속 셀 C_HS에 대하여 기입을 행한다.

다음으로, 시각 t3에서 B 레벨 기입 셀의 저속 셀 B_LS 기입용 비트선을 Vss로 방전하고, 동시에 선택 워드선 전압을 저속 셀 B_LS용의 레벨 V_B_LS까지 낮추어, 시각 t3∼t4의 동안에 저속 셀 B_LS에 대하여 기입을 행한다.

이하 마찬가지로 하여, 고속 셀 B_HS의 기입(t4-t5), 저속 셀 A_LS의 기입(t5-t6), 고속 셀 A_HS의 기입(t6-t7)을 순차적으로 행한다. 시각 t1∼t7까지가 1회의 기입 전압 인가 동작으로 된다.

상기 기입 전압 인가 후, VA, VB, VC의 베리파이 전압으로 베리파이 판독을 행한다(t7-t8). 그리고, 각 데이터 레벨에 대하여 베리파이 패스하지 않은 셀에 대하여, 이하, 앞의 워드선 기입 전압으로부터 각각의 데이터 레벨 A, B, C에 따라 ΔVPGMA, ΔVPGMB, ΔVPGMC만큼 스텝 업한 전압을 설정하여, 마찬가지의 기입 사이클 동작을 행한다.

이러한 기입 동작에 의해, 레벨 A, B, C에 기입하는 메모리 셀에 대하여, 최적의 워드선 전압을 공급하고, 또한, 가능한 한, 오버헤드의 시간으로 되는 워드선이나 비트선의 충전 시간을 삭감할 수 있어, 효율적으로 기입을 행하는 것이 가능하게 된다.

도 15에서는 레벨 A, B, C를 동시에 기입하는 경우에 대하여 설명하였다. 그러나, 최초의 기입 사이클로부터, 전체 기입 레벨에 대하여 동시에 기입한 경우에는, 레벨 C 기입 셀이 VB의 임계치 이상으로 되기 전에, 레벨 B 기입 셀이 VB의 임계치 이상으로 되는 경우가 있다.

이 경우, 주목 셀이 레벨 B 기입 셀이고, 워드선 방향에 인접하는 셀이 레벨 C 기입 셀인 경우, 주목 셀이 앞서 도 4에서 설명한 바와 같이 기생 게이트 효과를 강하게 받는다. 이것을 회피하기 위한 기입 방법을, 도 16a 및 도 16b를 이용하여 설명한다.

최초로, 도 16a의 스텝 Step1에 도시한 바와 같이, 레벨 C 기입 셀에 대해서만 기입을 행한다. 즉, 이 기입시, 레벨 B, A 기입 셀은 기입 금지 상태로 설정한다. 선택 워드선에 공급하는 기입 전압은, 실시 형태 1 혹은 2에서 설명한 방법으로 구해지는 바람직한 초기치 F_VPGMC로 한다.

이 기입 후, 실시 형태 3에서 설명한 것과 마찬가지로, VC 및 VCFS로 베리파이 판독을 행하여, 레벨 C 기입 셀을 고속 셀 C_HS와 저속 셀 C_LS로 판별한다.

다음으로 도 16a의 스텝 Step2에 도시한 바와 같이, 기입 전압을 ΔVPGMC만큼 높여, 레벨 C에 대한 FSR 기입을 행한다. 기입 종료 후에, VC 및 VB의 베리파이 레벨로 베리파이 판독을 행한다. VB 레벨로 베리파이 판독을 행하는 것은, 레벨 C 기입 셀이 VB의 임계치 레벨보다 높아졌는지의 여부를 확인하기 위해서이다.

레벨 C 기입 셀이 모두 VB의 레벨보다 높은 임계치로 된 것을 검지한 후, 도 16a의 스텝 Step3으로서, 레벨 B에의 기입을 개시한다. 여기에서는, 실시 형태 3에서 설명한 동시 기입의 방법을, 레벨 C, B 기입에 대하여 적용한다. 단, 이 단계에서, 레벨 B 기입 셀에 대하여 아직 고속 셀과 저속 셀의 판별은 되어 있지 않다.

기입 후의 베리파이 판독으로, 레벨 B 기입 셀을 고속 셀 B_HS와 저속 셀 B_LS로 판별한다.

도 16b의 스텝 Step4에서는, 레벨 B 기입 셀(B_HS, B_LS)과 레벨 C 기입 셀(C_HS, C_LS)에 대하여, 동시에 FSR 기입을 행한다. 기입 종료 후에, VB 및 VA 레벨로 베리파이 판독을 행한다. VA 레벨로 베리파이 판독을 행하는 것은, 레벨 B 기입 셀이 VA의 임계치 레벨보다 높아졌는지의 여부를 확인하기 위해서이다.

레벨 B, C에의 기입 셀이 모두 VA 레벨보다 높은 임계치로 된 것을 검지한 후, 도 16b의 스텝 Step5로서, 레벨 A에의 기입을 개시한다. 여기에서도, 레벨 C, B 기입의 미완료 셀이 남아 있으면, 실시 형태 3에서 설명한 것과 마찬가지의 레벨 A, B, C의 동시 기입을 행한다. 레벨 B, C 기입은, FSR 기입이다.

상기 스텝 Step5의 기입 후의 베리파이에 있어서, 레벨 A 기입 셀에 대하여, VA 레벨에서의 베리파이 판독을 행함과 함께, 기입 속도 베리파이를 행하여, 저속 셀 A_LS와 고속 셀 A_HS를 판별한다.

그 이후, 레벨 A, B, C 기입 셀에 대하여 동시에 FSR 기입을 행한다. 도 16b의 스텝 Step6의 예에서는, 레벨 C 기입 셀이 모두 베리파이 패스하여 기입 완료되어 있어, 레벨 A, B 기입 셀에 대하여 FSR 기입이 행하여지는 경우를 나타내고 있다.

[플래시 메모리 구성]

이하에는, 여기까지의 실시 형태 1∼4에서 설명한 기입 동작이 유효로 되는 플래시 메모리 구성을 구체적으로 설명한다.

도 17은, NAND형 플래시 메모리의 기능 블록 구성을 도시하고 있다. 메모리 셀 어레이(1), 로우 디코더(2) 및 센스 앰프 회로(3)로 이루어지는 메모리 코어부는, 도 1에서 설명한 바와 같다. 센스 앰프 회로(3)와 외부 입출력 단자 I/O 사이의 데이터 수수는, 컬럼 디코더(7)에 의해 제어되어, 데이터 버스(10) 및 데이터 버퍼(8)를 통하여 행하여진다.

내부 제어 회로인 컨트롤러(5)에는, 각종 외부 제어 신호(칩 인에이블 신호/CE, 어드레스 래치 인에이블 신호 ALE, 커맨드 래치 인에이블 신호 CLE, 기입 인에이블 신호/WE, 판독 인에이블 신호/RE 등)가 입력된다. 컨트롤러(5)는 이들 제어 신호에 기초하여, 입출력 단자 I/O로부터 공급되는 어드레스 "Add"와 커맨드 "Com"을 식별하고, 어드레스는 어드레스 레지스터(6)를 통하여 로우 디코더(2) 및 칼럼 디코터(7)에 전송하고, 커맨드는 컨트롤러(5)에 있어서 디코드된다.

컨트롤러(5)는 외부 제어 신호와 커맨드에 따라, 데이터 판독 제어, 데이터 기입 및 소거의 시퀀스 제어를 행한다. 각 동작 모드에 필요한 내부 전압(전원 전압보다 승압된 내부 전압)을 발생하기 위해, 내부 전압 발생 회로(9)가 설치되어 있다. 이 내부 전압 발생 회로(9)도 컨트롤러(5)에 의해 제어되어, 필요한 전압을 발생하는 승압 동작을 행한다.

조정 데이터 레지스터(4)은, 각종 전압 조정 데이터, 타이밍 조정 데이터를 유지한다. 이들 데이터는, 메모리 셀 어레이(1)의 ROM 영역에 미리 기억되어 있어, 파워 온 리세트 동작으로서 자동적으로 판독되어, 레지스터(4)에 전송 유지된다. 실시 형태 2에서 설명한 웨이퍼 테스트의 결과인 기입 사이클수 CNVP, CAVP 등의 데이터도 마찬가지이다. 또한, 각 실시 형태에 있어서 설명한, 기입 시퀀스 내에서 검지하여 그 후의 동작 제어에 이용하는 기입 사이클수 등의 데이터도, 이 레지스터(4)에 일시적으로 유지하면 된다.

도 18은, 메모리 셀 어레이(1)가 복수의 영역으로 나뉘어지고, 각 영역이 더욱 복수의 블록을 포함하는 모습을 도시하고 있다.

메모리 셀 어레이(1)의 보다 구체적인 구성과 센스 앰프 회로(3)의 관계는, 도 1에서 설명했지만, 상기 각 실시 형태의 동작은, 복수의 비트선으로 하나의 센스 앰프 겸 데이터 래치 S/A&DL을 공유하는 구성에서도 원리적으로는 가능하다. 그러나, n개의 비트선으로 하나의 센스 앰프 겸 데이터 래치 S/A&DL를 공유한 경우, 동시에 기입 가능한 메모리 셀은 하나의 워드선에 접속된 전체 메모리 셀의 1/n로 된다.

이 경우, 먼저 기입된 메모리 셀은 나중에 기입된 인접 메모리 셀로부터의 기생 게이트 효과를 받는다. 따라서, 기입 임계치가 높은 쪽에서부터 기입을 행한다는 이점이 없어져 버린다. 따라서, 도 1에서는, 하나의 워드선에 접속된 전체 메모리 셀을 1페이지로서 동시에 기입 및 판독을 행하는 예를 도시하고 있다.

도 19는, 센스 앰프 겸 데이터 래치(S/A&DL)(31)의 구성을 도시한다. 센스 앰프(31)는, 선택 트랜지스터를 통하여 비트선 BL과 접속되고, 또한 데이터 래치(DLSA)(312)와도 접속되어 있다. 이 데이터 래치(312)는, 데이터 기입시에 비트선 BL을 충방전하는 데이터(기입 데이터 또는 이것을 수정한 데이터) 또는 센스한 판독 데이터를 유지한다.

센스 앰프(3l1)는, 데이터 연산 회로(313)를 통하여 데이터 기억 회로(314) 와 접속된다. 데이터 기억 회로(314)에는, n(≥2) 비트/셀의 다치 데이터 기억을 행하는 경우, n개의 데이터 래치 DL이 필요하다. 2 비트/셀의 4치 기억에서는, 2개의 데이터 래치 DL1, DL2가 필요하게 된다. 또한, 실시 형태 3, 4에서는, 고속 셀, 저속 셀의 정보를 보유하기 위한 데이터 래치 DL3도 필요하게 된다.

데이터 버스(10)를 통하여 보내지고 있는 기입 데이터는 데이터 기억 회로(314)에 입력된다. 여기에 유지되는 기입 데이터는, 실제로는 다치 기억의 어느 레벨의 기입인가에 따라, 데이터 연산 회로(313)에서 수정되어, 데이터 래치(312)에 전송 유지된다. 즉 데이터 래치(312)에 유지되는 데이터가, 비트선 BL에 Vdd를 공급하는 "1" 기입 데이터(기입 금지), 비트선에 Vss를 공급하는 "0" 기입 데이터로 된다.

기입시, 베리파이 판독의 결과로부터 기입 완료를 판정하기 위해, 베리파이 판정 회로(315)가 설치되어 있다. 이 판정 회로(315)는, 다음과 같이 하여, 실시 형태 1에서 설명한 기입 사이클수 CNVP, CAVP의 판정에도 이용된다.

예를 들면, 중간 레벨 LM의 임계 하한치 VLM을 베리파이 레벨로 하여, 베리파이 판독을 행하는 경우를 고려한다. 기입된 메모리 셀이 모두 VLM 이하의 임계치이면, 모든 메모리 셀은 온 셀로 판정된다. 이 데이터를 센스 앰프(311)로부터 데이터 연산 회로(313)에 전송한다.

온 셀로 판정된 데이터의 경우에, 데이터 연산 회로(313)의 출력 D0은 "L"을 출력하도록 설정한다. 판정 신호선 DDL을 Vdd로 충전해 두고, 검지시에 판정 신호 DDE="H"를 공급하면, 모든 메모리 셀이 VLM 이하인 경우에는, 신호선 DDL이 Vdd를 유지한다. 하나라도 메모리 셀의 임계치가 VLM을 초과하면, D0="H"를 출력하기 위해, 신호선 DDL은 Vss로 방전된다.

이에 의해, VLM 이상의 임계치 레벨에 도달한 메모리 셀이 있는 것을 검지할 수 있고, 이 결과로부터 기입 사이클수 CNVP를 알 수 있다.

기입 사이클수 CNVP의 값이 결정된 후에는, 베리파이 판독 결과와 데이터 기억 회로(314)의 기입 데이터와의 연산을 데이터 연산 회로(313)에서 행하고, LM 레벨에 기입되는 메모리 셀이 VLM 이상으로 된 경우에 데이터 연산 회로(313)가 D0="L"을 출력하도록 한다. 이에 의해, 모든 메모리 셀이 LM 레벨에 기입된 경우에는, 판정 신호선 DDL이 Vdd를 유지한다. 따라서, 이 결과로부터, 기입 완료의 판정과 함께, 기입 사이클수 CAVP를 아는 것이 가능하다.

실제로 기입 사이클수 CNVP, CAVP는, 도 17의 컨트롤러(5) 내의 기입 사이클 카운터에 의해 카운트되고, 판정 신호선 DDL의 신호에 기초하여 그들 값이 결정된다. 이와 같이 구해진 기입 사이클수 CNVP, CAVP의 값은, 레지스터(4)에 기억시켜 둔다. 이 레지스터(4)의 기입 사이클수 데이터는, 상기 실시 형태에서 설명한 바와 같이 상위 페이지 기입에 이용되고, 그 값에 기초하여, 내부 전압 발생 회로(9)가 최적의 기입 전압 VPGM을 출력하게 된다.

실시 형태 3, 4에 있어서, 레벨 X에 대하여 FSR 기입을 행하는 경우에, 셀의 기입 속도를 판별하는 1발 쓰기 분포 vp1의 중심 임계치 VXFS(C 레벨의 경우의 VCFS)를 결정하는 것도, 레지스터(4)에 유지된 기입 사이클수 CNVP, CAVP 데이터를 이용함으로써 가능하다. 워드선 스텝 업 전압 ΔVPGMX, 베리파이 전압 VX는 결정 된 값이며, 이들 값도 파워 온시에 ROM 퓨즈 영역으로부터 판독되어 데이터 레지스터(4)에 유지되어 있다.

이들 값을 이용하여, 컨트롤러(5) 내의 연산 회로에서 vp1을 구할 수 있고, 그것을 알면, 그것에 기초하여 VXFS를 구할 수 있다.

FSR 기입에 있어서, 베리파이 판독시 센스 앰프에 의해, VXFS의 레벨 이하의 임계치로 센스된 경우, 그 데이터는, 데이터 연산 회로(313)를 통하여, 데이터 기억 회로(314)의 예를 들면 데이터 래치 DL3에 전송된다. 그리고, 데이터 래치 DL1, 2, 3의 데이터를 기초로, 데이터 연산 회로(313)에서 연산을 행하고, 다음에 계속되는 기입에 있어서 비트선에 전송하는 데이터를 데이터 래치(312)에 전송한다.

즉, 데이터 연산 회로(313)는, 각 기입 사이클마다, 베리파이 판독 결과를 포함하는 데이터 기억 회로(314)의 데이터에 기초하여 연산을 행하고, 다음의 기입 펄스 인가의 타이밍에 맞추어 데이터 래치(312)에 필요한 비트선 제어 데이터를 전송한다. 이 데이터 래치(312)의 데이터가 비트선 BL에 전송되고, 각 기입시의 적절한 비트선 레벨이 설정되게 된다.

도 20은, 메모리 셀 어레이(1)의 레이아웃을 도시하고, 도 21 및 도 22는 각각 도 20의 A-A'선 및 B-B'선을 따라 취한 단면을 도시한다.

p형 실리콘 기판(101)의 셀 어레이 영역에는, n형 웰(102)에 의해 다른 것으로부터 분리된 형태로 p형 웰(103)이 형성되어 있다. 이 p형 웰(103)에, STI(Shallow Trench Isolation)법에 의한 소자 분리 절연막(104)을 매립함으로써, 스트라이프 형상의 소자 형성 영역(105)이 형성된다.

소자 형성 영역(105) 위에 터널 절연막(106)을 개재하여 제1층 다결정 실리콘막에 의한 부유 게이트(107)가 형성되고, 그 위에 게이트간 절연막(108)을 개재하여 제2층 다결정 실리콘막에 의한 제어 게이트(109)가 형성된다.

구체적인 제조 프로세스를 설명하면, 제1층 다결정 실리콘막을 형성한 상태에서, 소자 분리 홈의 에칭과 절연막(104)의 매립을 행한다. 즉, 소자 분리 공정에서 동시에 제1층 다결정 실리콘막에 의한 부유 게이트(107)의 워드선 방향의 분리가 행하여진다.

또한, 제2층 다결정 실리콘막을 에칭하여 워드선(WL)(109)을 형성할 때, 계속하여 제1층 다결정 실리콘막 에칭을 행함으로써, 비트선 방향의 단면(도 21의 단면)의 부유 게이트(107)의 분리가 행하여진다.

또한, 선택 게이트선 SGD, SGS에 대해서는, 부유 게이트(107) 및 제어 게이트(109)와 동일한 다결정 실리콘막을 이용하는데, 이들을 서로 컨택트시켜 일체의 게이트 배선으로서 패터닝된다.

워드선 및 선택 게이트선이 패터닝된 후, 이온 주입을 행함으로써, 셀의 소스/드레인 확산층(110), 비트선 및 소스선의 컨택트용 확산층(110d, 110s)이 형성된다.

셀 어레이 영역은 층간 절연막(111)으로 덮여지고, 이 위에 비트선(BL)(113)이 형성된다. 비트선(113)은, 층간 절연막(111)에 뚫어진 컨택트 홀을 통하여, 비트선 컨택트용 확산층(110d)에 컨택트된다. 층간 절연막(111)에는, 또한 소스선 컨택트용 확산층(110s)에 컨택트되는 소스선(CELSRC)(112)이 매립 형성된다.

이상과 같이, 전기적 재기입 가능한 불휘발성 메모리 셀로서의 부유 게이트형 메모리 셀이, 복수개 직렬 접속된 NAND 스트링을 구성하여 매트릭스 형상으로 배열된다. 워드선 방향에 대해서는, 복수의 메모리 셀이, STI에 의한 소자 분리 절연막(104)으로 서로 분리되어 배열된다.

도 22의 워드선 방향의 단면에 있어서, 현상 셀의 주요한 셀 사이즈를 나타내면, 터널 절연막(106)의 막 두께는 D1=8.2 nm, 부유 게이트(107)의 토탈 막 두께는 D2=80 nm, 소자 형성 영역(105)의 폭(AA폭)은, D3=50 nm, 소자 분리 절연막(104)의 영역 폭(STI폭)은 D4=50 nm이다.

이러한 미세 셀 구조로 되면, 통상의 기입법에서는, 도 4를 이용하여 설명한 기생 게이트 효과의 영향을 무시할 수 없게 되고, 그 영향을 배제하고 데이터의 신뢰성을 보증하기 위해서는, 상기 실시 형태 1 내지 4에서 설명한 바와 같은 기입법이 필요하게 된다.

특히 본 발명이 유효해지는 것은, STI폭 D4가, D4=50 nm∼20 nm의 범위인 경우이다. 그 상한치는, 워드선 방향의 인접 셀의 기생 게이트 효과가, 통상의 기입법에서는, 데이터의 오판독이 발생할 정도로 현저하게 발현되는 레벨이다. 하한치는, 현상의 셀 구조를 비례 축소한 경우에 원하는 기입/판독 특성이 얻어지는 보증이 없어지는 한계 레벨이다. AA폭은, 가공 기술의 진보에 의해 STI폭과 함께 축소되는 것으로서, 위의 STI폭의 범위에 대응하는 것은, D3=50 nm∼20 nm의 범위이다.

본 발명은 전술한 실시예들에 한정되는 것은 아니다. 당분야의 업자라면 형 태 및 상세 구성에 있어서 다양한 변형들이 본 발명의 정신, 범위, 및 교시에 벗어남없이 이루어질 수 있다는 것을 이해할 수 있을 것이다.

도 1은, 실시 형태에 의한 플래시 메모리의 메모리 코어 구성을 도시하는 도면.

도 2는, 상기 플래시 메모리의 4치 데이터 기입법의 일례를 도시하는 도면.

도 3은, 상기 기입법의 기입 전압 및 베리파이 전압 변화를 도시하는 도면.

도 4는, 워드선 방향의 셀 사이 간섭을 설명하기 위한 도면.

도 5는, 비트선 방향의 셀 사이 간섭을 설명하기 위한 도면.

도 6은, 실시 형태에 의한 기입법을 설명하기 위한 도면.

도 7은, 상기 실시 형태에 의한 기입 제어 시퀀스를 도시하는 도면.

도 8은, 기입 전압 설정법을 설명하기 위한, 기입시의 데이터 임계치 변화를 도시하는 도면.

도 9는, 다른 4치 데이터 기입법을 설명하기 위한 도면.

도 10은, 상기 4치 데이터 기입법을 적용한 실시 형태의 기입을 설명하기 위한 도면.

도 11은, 통상 기입과 FSR 기입에 의한 임계치 변화를 대비시켜 도시하는 도면.

도 12는, FSR 기입의 워드선 전압 및 비트선 전압 파형을 도시하는 도면.

도 13은, FSR 기입시의 워드선 전압 파형을 도시하는 도면.

도 14는, FSR 기입의 제어 시퀀스를 도시하는 도면.

도 15는, 다른 실시 형태에 의한 기입시의 워드선 및 비트선 전압 파형을 도 시하는 도면.

도 16a는, 상기 실시 형태의 기입 스텝 Step 1-3의 임계치 변화를 도시하는 도면.

도 16b는, 상기 실시 형태의 기입 스텝 Step 4-6의 임계치 변화를 도시하는 도면.

도 17은, 각 실시 형태가 적용되는 플래시 메모리의 기능 블록 구성을 도시하는 도면.

도 18은, 동일하게 그 셀 어레이 구성을 도시하는 도면.

도 19는, 동일하게 센스 앰프 겸 데이터 래치(31)의 구성을 도시하는 도면.

도 20은, 동일하게 셀 어레이 레이아웃을 도시하는 도면.

도 21은, 도 20의 A-A'선을 따라 취한 단면도.

도 22는, 도 20의 B-B'선을 따라 취한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1: 메모리 셀 어레이

2: 로우 디코더

3: 센스 앰프 회로

4: 조정 데이터 레지스터

5: 컨트롤러

6: 어드레스 레지스터

7: 칼럼 디코더

Claims

동시에 선택되는 복수의 메모리 셀에 대하여 다치 데이터를 구성하는 각 목표 임계치 레벨로의 기입을 행하는 기입 시퀀스를 갖는 반도체 기억 장치의 데이터 기입 방법으로서,

상기 기입 시퀀스는, 목표 임계치 레벨이 높은 메모리 셀의 순으로 기입이 종료되도록, 기입 제어를 행하고,

상기 기입 시퀀스는, 상기 복수의 메모리 셀에 기입 전압을 인가하여, 기입 베리파이를 행하는 기입 사이클을, 기입 사이클마다 기입 전압을 스텝 업하여 반복하는 것이며,

소정의 목표 임계치 레벨의 메모리 셀이 쓰여지고 있는 동안, 다른 목표 임계치 레벨의 메모리 셀을 기입 금지 상태로 설정하고, 또한

각 목표 임계치 레벨에 따라, 기입 전압 초기치와 스텝 업 전압을 최적으로 설정하고,

상기 기입 시퀀스는, 상기 복수의 메모리 셀에 대하여 소정 임계치 레벨로부터 목표 임계치 레벨 C, B, A(C>B>A)를 기입하는 것이며,

목표 임계치 레벨 C, B, A의 기입 전압의 스텝 업 전압은, 각각 ΔVPGMC, ΔVPGMB, ΔVPGMA로서, ΔVPGMB<ΔVPGMA<ΔVPGMC를 충족시키도록 설정하고,

상기 기입 전압 초기치는, 선행하는 기입 동작에 이용한 기입 전압 초기치를 그 기입 동작에서의 기입 사이클수를 참조하여 수정하여 설정하는 것을 특징으로 하는 반도체 기억 장치의 데이터 기입 방법.
삭제
삭제
삭제
제1항에 있어서,

상기 기입 시퀀스는,

소정의 목표 임계치 레벨로 쓰여질 메모리 셀에 대하여 기입 사이클의 초기에 기입 속도 판정을 행하여, 기입 속도가 상대적으로 낮은 저속 셀과 고속 셀로 변별하고,

이후, 저속 셀과 고속 셀에 대하여 서로 다른 기입 전압을 이용한 기입을 행하고, 저속 셀과 고속 셀에 대하여 동시에 베리파이 판독을 행하는 기입 사이클을 속행하는 반도체 기억 장치의 데이터 기입 방법.
제5항에 있어서,

상기 저속 셀과 고속 셀을 서로 다른 기입 전압으로 기입하는 방식은, 쓰여질 임계치 레벨 중 적어도 최상위 레벨에 대하여 적용되는 반도체 기억 장치의 데이터 기입 방법.
제5항에 있어서,

상기 기입 속도 판정은, 상기 메모리 셀에 의해 얻어지는 임계치 분포의 중앙에 설정된 베리파이 전압을 이용한 베리파이 판독 동작에 의한 반도체 기억 장치의 데이터 기입 방법.
제5항에 있어서,

상기 기입 시퀀스는, 4치 데이터의 하위 페이지 데이터 기입 후의 상위 페이지 데이터 기입 시퀀스이며,

상기 상위 페이지 데이터 기입 시퀀스에서의 기입 전압 초기치의 설정에 필요한 기입 사이클수 데이터는, 상기 하위 페이지 데이터 기입에서 취득하는 반도체 기억 장치의 데이터 기입 방법.
제5항에 있어서,

상기 기입 시퀀스는, 소거 레벨 E로부터 데이터 레벨 A, B, C(E<A<B<C)로 고레벨측으로부터 순서대로 직접적으로 기입하는 것이며,

상기 기입 시퀀스에서의 기입 전압 초기치의 설정에 필요한 기입 사이클수 데이터는, 더미의 하위 페이지 기입에 의해 취득하는 반도체 기억 장치의 데이터 기입 방법.
제5항에 있어서,

상기 기입 시퀀스는, 소거 레벨 E로부터 데이터 레벨 A, B, C(E<A<B<C)로 고레벨측으로부터 순서대로 직접적으로 기입하는 것이며,

상기 기입 시퀀스에서의 기입 전압 초기치의 설정에 필요한 기입 사이클수 데이터는, 데이터 레벨 C 기입시에 취득하는 반도체 기억 장치의 데이터 기입 방법.
제5항에 있어서,

상기 기입 시퀀스는, 소거 레벨 E로부터 데이터 레벨 A, B, C(E<A<B<C)로 고레벨측으로부터 순서대로 직접적으로 기입하는 것이며,

상기 기입 시퀀스에서의 기입 전압 초기치의 설정에 필요한 기입 사이클수 데이터는, 웨이퍼 테스트에서 취득하는 반도체 기억 장치의 데이터 기입 방법.
제5항에 있어서,

선택 워드선 상의 상기 저속 셀과 고속 셀에 관하여, 상기 저속 셀에 대하여 고속 셀보다 먼저 소정의 기입 전압으로 기입이 행하여지고, 그 기입 전압이 강하되어 상기 고속 셀에 공급되는 반도체 기억 장치의 데이터 기입 방법.
제1항에 있어서,

상기 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 복수개 직렬 접속된 NAND 스트링을 배열하여 구성된 메모리 셀 어레이를 갖는 반도체 기억 장치의 데이터 기입 방법.
제1항에 있어서,

상기 기입 시퀀스는,

소정의 임계치 레벨로 쓰여질 메모리 셀을, 기입 속도가 상대적으로 낮은 저속 셀과 고속 셀로 변별하고,

상기 복수의 메모리 셀에 하나의 기입 전압 펄스를, 쓰여질 임계치 레벨에 따라서 뿐만 아니라 상기 소정의 임계치 레벨로 쓰여질 저속 셀과 고속 셀에 따라 기입 전압 레벨을 그 기입 전압 펄스 내에서 변화시켜 인가하고,

상기 기입 전압 펄스 인가 후 상기 복수의 메모리 셀의 기입 베리파이를 행하는 반도체 기억 장치의 데이터 기입 방법.
제14항에 있어서,

상기 기입 시퀀스에서, 제1 목표 임계치 레벨로 기입할 전체 메모리 셀이, 그보다 낮은 제2 목표 임계치 레벨에 도달할 때까지, 제2 목표 임계치 레벨 이하로 기입할 메모리 셀을 기입 금지 상태로 설정하는 반도체 기억 장치의 데이터 기입 방법.
제14항에 있어서,

상기 기입 전압 펄스 인가와 베리파이 판독 동작은, 상기 기입 전압 펄스를 각 사이클에서 일정 레벨씩 스텝 업하여 상기 기입 시퀀스 내에서 반복하여 행하여지는 반도체 기억 장치의 데이터 기입 방법.
제14항에 있어서,

상기 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 복수개 직렬 접속된 NAND 스트링을 배열하여 구성된 메모리 셀 어레이를 갖는 반도체 기억 장치의 데이터 기입 방법.