KR100502129B1

KR100502129B1 - 불휘발성 반도체 메모리

Info

Publication number: KR100502129B1
Application number: KR10-2002-0020928A
Authority: KR
Inventors: 다께우찌겐
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-04-18
Filing date: 2002-04-17
Publication date: 2005-07-20
Also published as: JP4170604B2; TW550795B; US20030051093A1; KR20030009105A; JP2002313089A; US20070255893A1

Abstract

불휘발성 반도체 메모리가 개시된다. 이 불휘발성 반도체 메모리는, n치(n은 3 이상)를 기억하는 적어도 하나의 메모리 셀을 포함하는 메모리 셀부와, 상기 메모리 셀부의 일단에 접속되는 비트선과, 데이터를 입출력하기 위한 데이터 입출력 회로와, 상기 비트선 및 데이터 입출력 회로에 접속되어 2 비트 이상의 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로로서, 기입 동작 중에 상기 메모리 셀부로부터 판독된 판독 데이터를 상기 비트선에 유지하고, 외부로부터 입력된 기입 데이터를 유지하는 데이터 회로를 포함한다.

Description

불휘발성 반도체 메모리{NON-VOLATILE SEMICONDUCTOR MEMORY}

본 발명은 불휘발성 반도체 메모리에 관한 것으로, 특히 다치 NAND 셀형 EEPROM(Multi-level NAND cell type EEPROM), 예를 들면 4치 NAND 셀형 EEPROM에 사용된다.

불휘발성 반도체 메모리의 하나로 NAND 셀형 EEPROM이 알려져 있다. 이 EEPROM은 복수의 NAND 셀 유닛으로 구성되는 메모리 셀 어레이를 갖는다. 각 NAND 셀 유닛은 직렬 접속되는 복수의 메모리 셀과 그 양단에 하나씩 접속되는 2개의 셀렉트 트랜지스터로 구성되어, 비트선과 소스선의 사이에 접속된다.

각 메모리 셀은 부유 게이트 전극 상에 컨트롤 게이트 전극이 중첩된 소위 스택 게이트 구조를 갖는 n 채널 MOS 트랜지스터로 구성된다. 각 셀렉트 트랜지스터는 메모리 셀과 마찬가지로, 하부 전극 상에 상부 전극이 중첩된 구조를 갖는 n 채널 MOS 트랜지스터로 구성된다. 그러나, 셀렉트 트랜지스터의 게이트 전극으로서 실제로 기능하는 것은, 예를 들면 하부 전극이다.

NAND 셀 유닛 내의 복수의 트랜지스터(메모리 셀, 셀렉트 트랜지스터) 중 상호 인접하는 2개의 트랜지스터에 관해서는, 하나의 소스 영역 또는 하나의 드레인 영역이 이들 2개의 트랜지스터에 공유된다.

이하, NAND 셀형 EEPROM의 구체적인 구조에 대하여 설명한다. 도 29는 NAND 셀형 EEPROM의 메모리 셀 어레이의 일부를 나타내고 있다.

NAND 셀 유닛은, 직렬 접속되는 복수(4, 8, 16 등)개의 메모리 셀과 그 양단에 하나씩 접속되는 2개의 셀렉트 트랜지스터로 구성되고, 비트선 BLi와 소스선 SL의 사이에 접속된다. 소스선 SL은 소정의 개소에서, 알루미늄, 폴리실리콘 등의 도전체로 구성되는 기준 전위선에 접속된다.

소스선 SL은 로우 방향으로 연장되고, 비트선 BLi 및 기준 전위선은 컬럼 방향으로 연장된다. 소스선 SL과 기준 전위선의 컨택트부는, 예를 들면 소스선 SL이 64개의 비트선 BL0, …, BL63과 교차할 때마다 설치된다. 기준 전위선은 메모리 셀 어레이의 주변부에 배치되는 소위 주변 회로에 접속된다.

워드선(컨트롤 게이트선) WL1, …, WLn은 로우 방향으로 연장되고, 셀렉트 게이트선 SG1, SG2도 로우 방향으로 연장된다. 1개의 워드선(컨트롤 게이트선) WLi에 연결되는 메모리 셀의 집합은 1 페이지라고 불린다. 또한, 2개의 셀렉트 게이트선 SG1, SG2에 샌드위치된 워드선 WL1, …, WLn에 연결되는 메모리 셀의 집합은 1 NAND 블록 또는 단순히 1 블록이라고 불린다.

1 페이지는, 예를 들면 256 바이트(256×8개)의 메모리 셀로 구성된다. 1 페이지 내의 메모리 셀에 대해서는, 거의 동시에 기입이 행해진다. 또한, 1 페이지가 256 바이트의 메모리 셀로 구성되고, 하나의 NAND 셀 유닛이 8개의 메모리 셀로 구성되는 경우, 1 블록은 2048 바이트(2048×8개)의 메모리 셀로 구성된다. 1 블록 내의 메모리 셀에 대해서는, 거의 동시에 소거가 행해진다.

도 30은 메모리 셀 어레이 내의 하나의 NAND 셀 유닛의 평면도를 나타내고 있다. 도 31a는 도 30 중 XXXIA-XXXIA선을 따르는 단면도를 나타내고, 도 31b는, 도 30 중 XXXIB-XXXIB선을 따르는 단면도를 나타내며, 또한 도 32는 도 30의 NAND 셀 유닛의 등가 회로를 나타내고 있다.

p형 기판(p-sub: 11-1) 내에는 n형 웰 영역(Cell n-well: 11-2) 및 p형 웰 영역(Cell p-well: 11-3)으로 구성되는 소위 더블 웰 영역이 형성된다. 메모리 셀 및 셀렉트 트랜지스터는 p형 웰 영역(11-3) 내에 형성된다.

메모리 셀 및 셀렉트 트랜지스터는 p형 웰 영역(11-3) 내의 소자 영역 내에 배치된다. 소자 영역은 p형 웰 영역(11-3) 상에 형성되는 소자 분리 산화막(소자 분리 영역: 12)에 의해 둘러싸인다.

본 실시예에서는, 하나의 NAND 셀 유닛은 직렬 접속되는 8개의 메모리 셀 M1∼M8과, 그 양단에 하나씩 접속되는 2개의 셀렉트 트랜지스터 S1, S2로 구성된다.

메모리 셀은 p형 웰 영역(Cell p-well: 11-3) 상에 형성되는 실리콘 산화막(게이트 절연막: 13)과, 실리콘 산화막(13) 상의 부유 게이트 전극(14: 141, 142, …, 148)과, 부유 게이트 전극(14: 141, 142, …, 148) 상의 실리콘 산화막(인터게이트 절연막: 15)과, 실리콘 산화막(15) 상의 컨트롤 게이트 전극(16: 161, 162, …, 168)과, p웰 영역(Cell p-well: 11-3) 내의 소스·드레인 영역(19)으로 구성된다.

또한, 셀렉트 트랜지스터는 p형 웰 영역(11-3) 상에 형성되는 실리콘 산화막(게이트 절연막)과, 이 실리콘 산화막 상의 게이트 전극((14: 149, 1410), (16: 169, 1610))과, p웰 영역(11-3) 내의 소스·드레인 영역(19)으로 구성된다.

셀렉트 트랜지스터의 구조를 메모리 셀의 구조와 유사하게 하는 이유는, 메모리 셀과 셀렉트 트랜지스터를 동일 프로세스로 동시에 형성함으로써, 프로세스의 공정수의 삭감에 의한 제조 비용의 저감을 도모하기 위해서이다.

NAND 셀 유닛 내의 복수의 트랜지스터(메모리 셀, 셀렉트 트랜지스터) 중 상호 인접하는 2개의 트랜지스터에 관해서는, 하나의 소스 영역(n+형 확산층: 19) 또는 하나의 드레인 영역(n+형 확산층: 19)이 이들 2개의 트랜지스터에 공유된다.

메모리 셀 및 셀렉트 트랜지스터는 CVD법에 의해 형성되는 실리콘 산화막(CVD 산화막: 17)에 의해 피복된다. CVD 산화막(17) 상에는 NAND 셀 유닛의 일단(n+형 확산층: 19)에 접속되는 비트선(18)이 배치된다.

도 33은 NAND 셀형 EEPROM의 웰 구조를 나타내고 있다. p형 기판(p-sub: 11-1) 내에는 n형 웰 영역(Cell n-well: 11-2) 및 p형 웰 영역(Cell p-well: 11-3)으로 구성되는 소위 더블 웰 영역, n형 웰 영역(n-well: 11-4) 및 p형 웰 영역(p-well: 11-5)이 형성된다.

더블 웰 영역은 메모리 셀 어레이부에 형성되며, n형 웰 영역(11-4) 및 p형 웰 영역(11-5)은 주변 회로부에 형성된다.

메모리 셀은 p형 웰 영역(11-3) 내에 형성된다. n형 웰 영역(11-2) 및 p형 웰 영역(11-3)은 동 전위로 설정된다.

전원 전압보다도 높은 전압이 인가되는 고전압 n 채널 MOS 트랜지스터는 P형 기판(p-sub: 11-1) 상에 형성된다. 전원 전압이 인가되는 저전압 p 채널 MOS 트랜지스터는 n형 웰 영역(n-well: 11-4) 상에 형성되고, 전원 전압이 인가되는 저전압 n 채널 MOS 트랜지스터는 p형 웰 영역(p-well: 11-5) 상에 형성된다.

다음에, NAND 셀형 EEPROM의 기본 동작에 대하여 설명한다. 우선, 이하의 설명을 이해하기 쉽게 하기 위해서, 전제 조건에 대하여 다음과 같이 규정한다. 메모리 셀에는 2치의 데이터 "0", "1"이 기억되는 것으로 하고, 메모리 셀의 임계치 전압이 낮은 상태(예를 들면, 임계치 전압이 마이너스인 상태)를 "0" 상태로 하고, 메모리 셀의 임계치 전압이 높은 상태(예를 들면, 임계치 전압이 플러스인 상태)를 "1" 상태로 한다.

통상, 2치 NAND 셀형 EEPROM에서는 메모리 셀의 임계치 전압이 낮은 상태를 "1" 상태, 메모리 셀의 임계치 전압이 높은 상태를 "0" 상태로 하지만, 후술하는 바와 같이, 본 발명은 주로, 다치(예를 들면, 4치) NAND형 EEPROM을 대상으로 하기 때문에, 이점을 고려하여, 상술된 바와 같이 메모리 셀의 임계치 전압이 낮은 상태를 "0" 상태, 메모리 셀의 임계치 전압이 높은 상태를 "1" 상태로 한다.

또한, 메모리 셀에 관해서는, "0" 상태를 소거 상태로 하고, "1" 상태를 기입 상태로 한다. "기입"이라고 할 때는, "0" 기입과 "1" 기입을 포함하는 것으로 하고, "0" 기입은 소거 상태("0" 상태)를 유지하는 것을 말하며, "1" 기입은 "0" 상태에서 "1" 상태로 변화시키는 것을 말하는 것으로 한다.

기입 동작(Program operation)

기입 동작에서는 비트선의 전위는 그 비트선에 연결되는 선택된 메모리 셀에 대한 기입 데이터에 따른 값, 예를 들면 기입 데이터가 "1"인 경우("1" 기입의 경우)에는, 접지 전위(0V) Vss로 설정되고, 기입 데이터가 "0"의 경우("0" 기입의 경우)에는 전원 전위 Vcc로 설정된다.

선택된 블록(즉, 선택된 메모리 셀을 포함하는 NAND 셀 유닛) 내의 비트선측(드레인측)의 셀렉트 게이트선 SG1의 전위는, 전원 전위 Vcc로 설정되고, 소스선측의 셀렉트 게이트선 SG2의 전위는 접지 전위(0V) Vss로 설정된다.

비선택의 블록(즉, 선택된 메모리 셀을 포함하지 않는 NAND 셀 유닛) 내의 2개의 셀렉트 게이트선 SG1, SG2의 전위는, 모두 접지 전위(0V) Vss로 설정된다.

그리고, "1" 기입의 경우, 선택된 블록 내의 선택된 메모리 셀의 채널에는 접지 전위(0V) Vss가 전달된다. 한편, "0" 기입의 경우, 선택된 블록 내의 선택된 메모리 셀의 채널의 전위는 Vcc-Vthsg(Vthsg는 셀렉트 트랜지스터 S1의 임계치 전압이다)가 된다. 이 후, 선택된 블록 내의 비트선측(드레인측)의 셀렉트 트랜지스터 S1은 차단하기 위해서, 선택된 블록 내의 선택된 메모리 셀의 채널은 Vcc-Vthsg의 전위를 유지하면서 부유 상태로 된다.

또, 선택된 메모리 셀이 가장 비트선에 가까운 메모리 셀은 아니고, 또한 선택된 메모리 셀보다도 비트선측에 위치하는 메모리 셀(선택된 메모리 셀보다도 비트선측에 복수의 메모리 셀이 존재하는 경우는, 그 중 적어도 하나의 메모리 셀)의 임계치 전압이 플러스의 전압 Vthcell인 경우에는 선택된 메모리 셀의 채널은 Vcc-Vthcell의 전위를 유지하면서, 부유 상태로 된다.

이 후, 선택된 블록 내의 선택된 워드선, 즉 선택된 메모리 셀의 컨트롤 게이트 전극에는 기입 전위 Vpp(예를 들면, 약 20V)가 인가되고, 선택된 블록 내의 비선택의 워드선, 즉 비선택된 메모리 셀의 컨트롤 게이트 전극에는 중간 전위 Vpass (예를 들면, 약 10V)가 인가된다.

이 때, "1" 기입의 대상이 되는 선택된 메모리 셀에 대해서는, 채널 전위가 접지 전위(0V) Vss이기 때문에, 부유 게이트 전극과 채널(Cell p-well) 사이에 "1" 기입에 필요한 고전압이 걸려, 터널 효과에 의해, 채널로부터 부유 게이트 전극으로 전자가 이동한다. 그 결과, 선택된 메모리 셀의 임계치 전압은 상승(예를 들면, 마이너스로부터 플러스로 이동)한다.

한편, "0" 기입의 대상이 되는 선택된 메모리 셀에 대해서는 채널 전위가 Vcc-Vthsg 또는 Vcc-Vthcell이고, 또한 채널이 부유 상태로 되어 있다. 이 때문에, 워드선에 Vpp 또는 Vpass가 인가되면, 컨트롤 게이트 전극과 채널의 사이의 용량 결합에 의해, 채널의 전위가 상승한다. 그 결과, 부유 게이트 전극과 채널(Cell p-well) 사이에 "1" 기입에 필요한 고전압이 인가되지 않고, 선택된 메모리 셀의 임계치 전압은, 현재의 상태를 유지(소거 상태를 유지)한다.

소거 동작(Erase operation)

데이터 소거는 블록 단위로 행해지고, 선택된 블록 내의 메모리 셀의 데이터는 거의 동시에 소거된다. 구체적인 소거 동작은 이하와 같다. 우선, 선택된 블록 내의 모든 워드선(컨트롤 게이트 전극)을 0V로 설정하고, 또한 비선택된 블록 내의 모든 워드선(컨트롤 게이트 전극) 및 모든 블록 내의 모든 셀렉트 게이트선을 초기 전위 Va로 설정한 후, 부유 상태로 한다.

이 후, p형 웰 영역(Cell p-well) 및 n형 웰 영역(Cell n-well)에 소거를 위한 고전위 VppE(예를 들면, 약 20V)를 인가한다.

이 때, 선택 블록 내의 메모리 셀에 대해서는 워드선(컨트롤 게이트 전극)의 전위가 0V, 웰 영역의 전위가 VppE이기 때문에, 컨트롤 게이트 전극과 웰 영역의 사이에는, 소거를 행하기에 충분한 고전압이 인가된다.

따라서, 선택 블록 내의 메모리 셀에서는 터널 효과에 의해, 부유 게이트 전극 내의 전자가 웰 영역으로 이동하여, 메모리 셀의 임계치 전압이 저하한다(예를 들면, 임계치 전압이 마이너스가 된다).

한편, 비선택 블록 내의 모든 워드선의 전위는 워드선과 웰 영역의 용량 결합에 의해, 초기 전위 Va에서 VppE 또는 그 근방까지 상승한다. 마찬가지로, 모든 블록 내의 모든 셀렉트 게이트선의 전위도, 셀렉트 게이트선과 웰 영역의 용량 결합에 의해, 초기 전위 Va로부터 VppE 또는 그 근방까지 상승한다.

따라서, 비선택 블록 내의 메모리 셀에서는, 컨트롤 게이트 전극과 웰 영역 사이에 소거를 행하기에 충분한 고전압이 인가되지 않는다. 즉, 부유 게이트 전극 내의 전자의 이동이 없기 때문에, 메모리 셀의 임계치 전압은 변화하지 않는다(현재의 상태를 유지한다).

판독 동작(Read operation)

데이터 판독은 비트선의 전위를 메모리 셀의 데이터에 대응하여 변화시키고, 이 변화를 검출함으로써 행한다. 우선, 데이터 판독의 대상이 되는 메모리 셀이 접속되는 비트선(모든 비트선 또는 비트선 실드 판독 방법 등을 채용하는 경우에는 일부의 비트선)을 프리차지하고, 이 비트선을 프리차지 전위(예를 들면, 전원 전위 Vcc)로 설정한 후, 부유 상태로 한다.

이 후, 선택된 워드선, 즉 선택된 메모리 셀의 컨트롤 게이트 전극을 0V로 설정하고, 비선택된 워드선(비선택된 메모리 셀의 컨트롤 게이트 전극) 및 셀렉트 게이트선을 전원 전위 Vcc(예를 들면, 약 3V)로 설정하고, 소스선을 0V로 설정한다.

이 때, 선택된 메모리 셀의 데이터가 "1"인 경우(메모리 셀의 임계치 전압 Vth가, Vth>0인 경우), 선택된 메모리 셀은 오프 상태로 되기 때문에, 이 메모리 셀이 접속되는 비트선은 프리차지 전위(예를 들면, 전원 전위 Vcc)를 유지한다.

한편, 선택된 메모리 셀의 데이터가 "0"인 경우(메모리 셀의 임계치 전압 Vth가, Vth<0인 경우), 선택된 메모리 셀은 온 상태로 된다. 그 결과, 선택된 메모리 셀이 접속되는 비트선의 전하는 방전되고, 그 비트선의 전위는 프리차지 전위로부터 ΔV만큼 강하한다.

이와 같이, 메모리 셀의 데이터에 대응하여, 비트선의 전위가 변화하기 때문에, 이 변화를 감지 증폭기 회로에 의해서 검출하면, 메모리 셀의 데이터를 판독할 수 있다.

그런데, 최근 원 칩의 메모리 용량을 증가하여, 비트당 비용을 저하하는 것 등을 목적으로 하여, 1 메모리 셀에 3치 이상의 정보를 기억하는 소위 다치 NAND 셀형 EEPROM의 개발, 실용화가 진행되고 있다.

상술한 바와 같은 NAND 셀형 EEPROM에서는, 메모리 셀에 2치(1 비트)의 데이터("0", "1")를 기억시킬 수 있지만, n(n은 3 이상의 자연수)치 NAND 셀형 EEPROM은 메모리 셀에 n치의 데이터를 기억시킬 수 있는 점에 특징을 갖는다.

예를 들면 4치 NAND 셀형 EEPROM에서는 메모리 셀에 4치(2 비트)의 데이터("00", "01", "10", "11")를 기억시킬 수 있다. 다치 NAND 셀형 EEPROM의 공지예로서는, 예를 들면 특원평 8-98627호(문헌 1)가 있다.

통상, n치 NAND 셀형 EEPROM에서는 선택된 메모리 셀에 접속되는 1개의 비트선에 대응하여, 복수개의 래치 회로가 설치된다. 즉, 선택된 메모리 셀에 대하여, n치 데이터를 기입하거나 또는 판독하는 경우에, 복수개의 래치 회로는 n치 데이터를 일시적으로 기억하는 역할을 수행한다.

예를 들면, 상기 문헌 1에도 기재된 바와 같이, 4치 NAND 셀형 EEPROM에서는, 기입 시 또는 판독 시에, 4치(2 비트) 데이터를 일시적으로 기억해 두기 위해서, 선택된 메모리 셀에 접속되는 1개의 비트선에 대응하여, 2개의 래치 회로가 설치된다. 이 래치 회로는 SRAM(Static RAM) 셀로 구성된다.

그러나, SRAM 셀로 구성되는 래치 회로는 큰 면적을 갖는다. 또한, 하나의 메모리 셀에 기억되는 데이터 수를 늘리면(n의 값을 증가하면), 이에 따라 선택된 메모리 셀에 접속되는 1개의 비트선에 대응하여 설치되는 래치 회로의 수도 증가한다.

예를 들면 4(=2²)치 NAND 셀형 EEPROM에서는 선택된 메모리 셀에 접속되는 1개의 비트선에 대응하여 2개의 래치 회로가 설치되고, 8(=2³)치 NAND 셀형 EEPROM에서는 선택된 메모리 셀에 접속되는 1개의 비트선에 대응하여 3개의 래치 회로가 설치된다.

이와 같이, 메모리 셀에 기억하는 데이터를 다치화(n치화)하고, 또한 n의 치(값)를 증가함에 따라, 메모리칩 내의 래치 회로의 수가 증가하여, 따라서 칩 면적이 증가한다는 문제가 있다.

상기 사정에 감안하여, 본원 출원인은 특원평 11-345299호에 따른 불휘발성 반도체에 있어서, 예를 들면 4치 메모리의 각 비트선에 대응하여 기입 데이터 혹은 판독 데이터를 일시 기억하기 위해서 접속되는 데이터 회로를 1개의 래치 회로와 DRAM(dynamic RAM) 셀로 구성하는 것을 제안하였다.

주지한 바와 같이, DRAM 셀의 면적은 SRAM 셀의 면적보다도 작기 때문에, 특원평 11-345299호에 개시되는 구성에 따르면, 데이터 회로의 면적을 작게 할 수 있다.

그러나, 상기한 바와 같은 제안의 구성도, 데이터 회로 내의 소자수가 증가하고, 칩 면적이 증대한다고 하는 문제의 해결에는 충분하다고는 할 수 없다.

본 발명에 따른 불휘발성 반도체 메모리는,

n치(n은 3 이상)를 기억하는 적어도 하나의 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

데이터를 입출력하기 위한 데이터 입출력 회로와,

상기 비트선 및 데이터 입출력 회로에 접속되고, 2 비트 이상의 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로로서, 기입 동작 중에 상기 메모리 셀부로부터 판독된 판독 데이터를 상기 비트선에 유지하고, 외부로부터 입력된 기입 데이터를 유지하는 데이터 회로를 포함한다.

본 발명에 따른 불휘발성 반도체 메모리는,

적어도 하나의 n치(n은 3 이상)를 기억하는 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

데이터를 입출력하기 위한 데이터 입출력 회로와,

상기 비트선에 접속되며, 2 비트 이상의 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로로서, 기입 동작 중에 상기 메모리 셀에 기입 전압이 인가되어 있는 동안에는 외부로부터 입력된 기입 데이터를 유지하고, 상기 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작 중은 상기 메모리 셀로부터 판독된 데이터를 상기 비트선에 유지하고, 외부로부터 입력된 기입 데이터를 유지하는 데이터 회로를 포함한다.

본 발명에 따른 불휘발성 반도체 메모리는,

상기 메모리 셀부의 일단에 접속되는 비트선과,

상기 비트선에 접속되며 2 비트 이상의 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로를 포함하며,

기입 동작 중에 상기 메모리 셀로부터 판독된 데이터는 상기 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작의 소정의 기간에만 상기 데이터 회로에 유지되는 것을 특징으로 한다.

본 발명에 따른 불휘발성 반도체 메모리는,

상기 메모리 셀부의 일단에 접속되는 비트선과,

래치 회로와 캐패시터를 가지며, 상기 비트선에 접속되고, 2 비트 이상의 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로로서, 기입 동작 중 상기 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작에 있어서, 상기 메모리 셀로부터 판독된 데이터를, 상기 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작의 소정의 기간에 상기 래치 회로에 기억하고, 이 소정의 기간에는 외부로부터 입력된 기입 데이터를 상기 캐패시터에 유지하는 데이터 회로를 포함한다.

본 발명에 따른 불휘발성 반도체 메모리는,

3치 이상의 정보를 기억하는 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

래치 회로를 가지며, 상기 비트선에 접속되고, 2 비트 이상의 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로로서, 메모리의 외부로부터 입력되어 상기 래치 회로에 기억된 데이터와 상기 메모리 셀로부터 판독되어 상기 비트선에 유지된 데이터에 기초하여 상기 메모리 셀에 대하여 기입을 행하는 데이터 회로를 포함한다.

본 발명에 따른 불휘발성 반도체 메모리는,

제1 어드레스에 의해서 선택되는 제1 데이터와 제2 어드레스에 의해서 선택되는 제2 데이터를 포함하는 3치 이상의 정보를 기억하는 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

래치 회로를 가지며, 상기 비트선에 접속되고, 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로로서, 상기 제1 어드레스가 선택된 제1 기입 동작에서는 상기 래치 회로에 기억된 메모리의 외부로부터 입력된 제1 데이터에 기초하여 기입을 행하고, 상기 제2 어드레스가 선택된 제2 기입 동작에서는, 메모리의 외부로부터 입력되고 상기 래치 회로에 기억된 제2 데이터와 상기 메모리 셀로부터 판독되어 상기 비트선에 유지된 상기 제1 데이터에 기초하여 상기 메모리 셀에 대하여 기입을 행하는 데이터 회로를 포함한다.

본 발명에 따른 불휘발성 반도체 메모리는,

"1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 갖고, "3" 상태는 제3 임계치 레벨을 갖고, "i" 상태(i는 n 이하의 자연수이고, n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는, 제1 로우 어드레스에 의해서 선택되는 제1 데이터와 제2 로우 어드레스에 의해서 선택되는 제2 데이터를 포함하는 n치를 기억하는 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

래치 회로를 가지며, 상기 비트선에 접속되고, 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로로서, 상기 제1 로우 어드레스가 선택된 제1 기입 동작에서는, 상기 래치 회로에 기억된 메모리의 외부로부터 입력된 제1 데이터에 기초하여, 상기 메모리 셀을 "1", "2", … "m-1", "m" 상태(m은 자연수)로 하는 기입을 행하고, 상기 제2 로우 어드레스가 선택된 제2 기입 동작에서는, 메모리의 외부로부터 입력되어 상기 래치 회로에 기억된 제2 데이터 및 상기 메모리 셀로부터 판독되고 상기 비트선에 유지된 상기 제1 데이터에 기초하여, 상기 메모리 셀을 "1", "2", … "k-1", "k" 상태(k는 m보다 큰 자연수)로 하는 기입을 행하는 데이터 회로를 포함한다.

<실시 형태>

이하, 도면을 참조하면서, 본 발명의 실시예에 따른 불휘발성 반도체 메모리에 대하여 상세히 설명한다.

이하의 실시 형태에서는, 그 대표예로서, 4치 NAND 셀형 EEPROM에 대하여 설명하지만, 본 발명은 4치 NAND 셀형 EEPROM에 한정되는 것은 아니고, 메모리 셀에 n(n은, 3 이상의 자연수)치의 데이터가 기억되는 불휘발성 반도체 메모리에 적용되는 것이다.

메모리 셀에는, 4치의 데이터 "00", "01", "10", "11"이 기억되는 것으로 하고, 메모리 셀의 임계치 전압이 가장 낮은 상태(예를 들면, 임계치 전압이 마이너스의 상태)를 데이터 "11"(또는 "0" 상태)로 하고, 메모리 셀의 임계치 전압이 2번째로 낮은 상태(예를 들면, 임계치 전압이 플러스의 상태)를 데이터 "10"(또는 "1" 상태)으로 하고, 메모리 셀의 임계치 전압이 3번째로 낮은 상태(예를 들면, 임계치 전압이 플러스의 상태)를 데이터 "01"(또는 "2" 상태)로 하고, 메모리 셀의 임계치 전압이 가장 높은 상태(예를 들면, 임계치 전압이 플러스의 상태)를 데이터 "00"(또는 "3" 상태)으로 한다.

또한, 메모리 셀에는 4치 데이터가 기억되는 것으로 하였기 때문에, 예를 들면 기입/판독 시에는 홀수 페이지 데이터의 기입/판독 동작과 짝수 페이지 데이터의 기입/판독 동작이 필요하게 된다. 여기서, 2 비트로 나타내는 데이터 "**" 중, 좌측의 *를 짝수 페이지 데이터로 하고, 우측의 *를 홀수 페이지 데이터로 한다.

또한, 메모리 셀에 관해서는 데이터 "11"이 기억되어 있는 상태를 소거 상태로 하고, 데이터 "10", "01", "00"가 기억되어 있는 상태를 각각 기입 상태로 한다.

도 1은 본 발명이 실시예에 따른 4치 NAND 셀형 EEPROM의 주요부를 나타내는 블록도이다.

참조 부호 1은, 메모리 셀 어레이이다. 메모리 셀 어레이(1)는 직렬 접속된 복수의 메모리 셀과 그 양단에 하나씩 접속된 2개의 셀렉트 트랜지스터로 구성되는 NAND 셀 유닛을 갖는다. 메모리 셀 어레이(1)의 구체적인 구조는 도 29 내지 도 32에 도시한 바와 같다.

메모리 셀 어레이(1)의 구조나 등가 회로는, 2치 NAND 셀형 EEPROM과 거의 동일하지만, 4치 NAND 셀형 EEPROM에서는 메모리 셀에는 4치 데이터가 기억된다.

데이터 회로(2)는 기입 시에 상기 메모리 셀에의 2 비트(4치)의 기입 데이터를, 판독 시에 상기 메모리 셀로부터의 2 비트(4치)의 판독 데이터를 일시적으로 기억해 두는 기억 회로를 포함하고 있다.

워드선 제어 회로(3)는, 상세한 설명은 도 6을 참조하여 후술하지만, 로우 어드레스 디코더 및 워드선 드라이버를 포함하고 있고, 메모리 셀 어레이(1)의 한쪽 측에만 로우 어드레스 디코더를 배치하고, 메모리 셀 어레이(1)의 양측에 각각 워드선 드라이버를 배치하는 레이아웃을 채용하고 있다.

상기 워드선 제어 회로(3)는 동작 모드(기입, 소거, 판독 등)나 로우 어드레스 신호에 기초하여, 메모리 셀 어레이(1) 내의 각 워드선의 전위를 제어한다. 이 경우, 메모리 셀 어레이(1)의 한쪽 측의 로우 어드레스 디코더와 다른 쪽 측의 워드선 드라이버를 접속하기 위한 신호선이 메모리 셀 어레이(1) 상에 배치된다. 이 신호선이 메모리 셀의 동작에 끼치는 악영향을 최소한으로 억제하기 위해서, 후술하는 바와 같이 고안되어 있다.

컬럼 디코더(4)는 컬럼 어드레스 신호에 기초하여, 메모리 셀 어레이(1)의 컬럼을 선택한다. 기입 시에, 선택된 컬럼에 속하는 데이터 회로 내의 기억 회로에는 입력 데이터가 데이터 입출력 버퍼(7) 및 I/O 감지 증폭기(6)를 경유하여 입력된다. 또한, 판독 시에, 선택된 컬럼에 속하는 데이터 회로 내의 기억 회로의 출력 데이터는 I/O 감지 증폭기(6) 및 데이터 입출력 버퍼(7)를 경유하여 메모리칩(11)의 외부로 출력된다.

로우 어드레스 신호는 어드레스 버퍼(5)를 경유하여 워드선 제어 회로(3)에 입력된다. 컬럼 어드레스 신호는 어드레스 버퍼(5)를 경유하여, 컬럼 디코더(4)에 입력된다.

웰 전위 제어 회로(8)는 동작 모드(기입, 소거, 판독 등)에 기초하여 메모리 셀이 배치되어 있는 셀 웰 영역(예를 들면, n웰과 p웰로 이루어지는 더블 웰 영역)의 전위를 제어한다. 본 실시예에서는 셀 P웰과 셀 N웰은 동 전위로 바이어스된다.

전위 발생 회로(전압 회로: 9A)는, 예를 들면 기입 시에, 기입 전위(예를 들면, 약 20V) Vpp나 전송 전위(예를 들면, 약 10V) Vpass를 발생한다. 이들의 전위 Vpp, Vpass는 전환 회로(9B)에 의해, 예를 들면 선택된 블록 내의 복수개의 워드선에 배분된다.

또한, 전위 발생 회로(9A)는, 예를 들면 소거 시에, 소거 전위(예를 들면, 약 20V) VppE를 발생하고, 이 전위 VppE를 메모리 셀이 배치되는 셀 웰 영역(n웰과 p웰의 양쪽)에 제공한다.

일괄 검지 회로(10)는 기입 시에, 메모리 셀에 정확하게 소정의 데이터가 기입되는지의 여부를 검증하고, 소거 시에 메모리 셀의 데이터가 완전하게 소거되었는지의 여부를 검증한다.

상기 데이터 회로(2)는 후술하지만, 여기서 간단히 설명한다. 데이터 회로(2)는, 선택된 메모리 셀에 접속되는 1개의 비트선에 대응하여 접속된 1개의 래치 회로(예를 들면, SRAM 셀)와, 이 래치 회로의 데이터를 일시적으로 저장하기 위한 1개의 캐패시터를 포함한다. 이러한 구성은 1개의 래치 회로당 2개의 캐패시터를 이용하는 경우에 비하여 칩 면적을 축소할 수 있다.

기입 동작 중에, 상기 메모리 셀로부터 판독된 데이터는 비트선에 유지되고, 외부로부터 입력한 기입 데이터는 래치 회로에 유지된다. 즉, 기입 동작 중에 메모리 셀에 기입 전압이 인가되어 있는 동안에는 외부로부터 입력한 기입 데이터는 래치 회로에 유지되고, 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작 중에는 메모리 셀로부터 판독된 데이터는 비트선에 유지되고, 외부로부터 입력한 기입 데이터는 래치 회로에 유지된다. 또, 메모리 셀로부터 판독된 데이터는 검증 판독 중 비트선 프리차지 전위로서 비트선에 유지된다.

또한, 기입 동작 중에, 메모리 셀로부터 판독된 데이터는 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작의 소정의 기간에만 래치 회로에 유지된다(소정의 기간 이외의 기간은 비트선 프리차지 전위로서 비트선에 유지된다).

또한, 기입 동작 중 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작에 있어서, 메모리 셀로부터 판독된 데이터는 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작의 소정의 기간에 래치 회로에 기억되고, 이 소정의 기간에는 외부로부터 입력된 기입 데이터는 캐패시터에 유지된다.

이하, 본 실시예에 따른 4치 NAND 셀형 EEPROM의 구성 및 동작에 대하여 상세히 설명한다.

도 2는 도 1의 데이터 회로(2)의 일례를 나타내고 있다. 도 3은 도 2의 메모리 셀 어레이(1)의 일부를 나타내고 있다. 본 실시예에서는 1 컬럼분만의 데이터 회로를 나타낸다. 실제로는, 예를 들면 메모리 셀 어레이(1)의 복수의 컬럼 각각에 대하여 1개의 데이터 회로가 설치된다. 즉, 도 1의 데이터 회로(2)는 메모리 셀 어레이(1)의 복수의 컬럼에 대응하는 복수의 데이터 회로로 구성된다.

또한, 본 실시예에서는 1 컬럼 내에 2개의 비트선 BLe, BLo가 배치되고, 이 2개의 비트선 BLe, BLo에 1개의 데이터 회로가 접속된다. 이와 같이, 1개의 데이터 회로에 2개의 비트선 BLe, BLo를 접속하는 이유는, (a) 판독 시에 있어서, 상호 인접하는 비트선 사이에 용량 결합에 의한 노이즈가 생기는 것을 방지한다, (b) 데이터 회로의 수를 줄여서 칩 면적의 축소를 도모하는 등의 효과를 얻는 것에 있다.

또한, 본 실시예에서는 4치 데이터(2 비트 데이터)를 1개의 메모리 셀에 기억시키는 것을 전제로 하기 때문에, 1개의 데이터 회로 내에는 기입/판독 시에서의 4치 데이터의 일시 기억용 기억 회로로서, 예를 들면 래치 회로 LATCH가 설치된다.

래치 회로 LATCH는 클럭드 인버터 CINV1, CINV2로 구성되는 플립플롭 회로(SRAM 셀)로 구성된다. 래치 회로 LATCH는 제어 신호 SEN, SENB, LAT, LAT B에 의해 제어된다.

또, 신호 "***B"는, 신호 "***"의 반전 신호를 의미한다. 즉, 신호 "***B"의 레벨과 신호 "***"의 레벨은 상호 역상(한쪽이 "H"일 때, 다른 쪽은 "L")이다. 이것은 이하 전부 동일하다.

또, 도 2에서 기호 "HN**(*는 숫자, 알파벳 등)"가 부가되어 있는 MOS 트랜지스터는, 예를 들면 약 0.6V의 임계치 전압을 갖는 고전압 증강형 N 채널 MOS 트랜지스터이다. 이 MOS 트랜지스터에는, 전원 전압 Vcc보다도 높은 전압이 인가된다. 이 MOS 트랜지스터는 게이트가 0V일 때, 오프 상태로 된다.

또한, 기호 "DLN**"가 부가되어 있는 MOS 트랜지스터는, 예를 들면 약 -1V의 임계치 전압을 갖는 저전압 공핍형 N 채널 MOS 트랜지스터이고, 전원 전압 Vcc 이하의 전압이 인가된다. 본 실시예에서는, 이 트랜지스터를 MOS 캐패시터로서 사용하고 있다.

또한, 기호 "TN**"가 부가되어 있는 MOS 트랜지스터는, 예를 들면 약 0.6V의 임계치 전압을 갖는 저전압 증강형 N 채널 MOS 트랜지스터이고, 전원 전압 Vcc 이하의 전압이 인가된다. 이 트랜지스터는 게이트가 0V일 때, 오프 상태로 된다.

MOS 트랜지스터 HN1e, HN1o, HN2e, HN2o는, 예를 들면 판독 시에 2개의 비트선 BLe, BLo 중 1개를, 데이터가 판독되는 비트선으로 하여, 남은 1개를 실드 비트선으로서 기능시킨다.

즉, BLCRL은 접지 전위 Vss로 설정된다. 또한, BIASo가 "H", BIASe가 "L"일 때, 비트선 BLe로 데이터가 판독되고, 비트선 BLo는 비트선 BLe로 데이터를 판독할 때의 노이즈를 방지하는 실드 비트선이 된다.

한편, BIASe가 "H", BIASo가 "L"일 때, 비트선 BLo로 데이터가 판독되고, 비트선 BLe는 비트선 BLo로 데이터를 판독할 때의 노이즈를 방지하는 실드 비트선이 된다.

MOS 트랜지스터 TN7은 판독 시에, 2개의 비트선 BLe, BLo 중 데이터가 판독되는 1개의 비트선을, 예를 들면 사전에 프리차지 전원 전위 Vpre로 설정해두기 위한 비트선 프리차지용 MOS 트랜지스터이다. MOS 트랜지스터 TN7은 제어 신호 BL PRE에 의해 제어된다.

MOS 트랜지스터 TN9는 비트선 BLe, BLo와 데이터 회로(주요부)의 전기적인 접속/절단을 제어하는 클램프용 MOS 트랜지스터이다. MOS 트랜지스터 TN9는, 예를 들면 판독 시에 비트선 BLe, BLo를 프리차지한 후, 비트선 BLe, BLo로 판독된 데이터를 감지할 때까지 비트선 BLe, BLo를 부유 상태로 해두는 기능을 한다. MOS 트랜지스터 TN9는 제어 신호 BLC LNIP에 의해 제어된다.

MOS 트랜지스터 TN1, TN2, TN4, TN6, TN8은 기입/판독 시(또는 검증 판독 시)에 있어서, 홀수/짝수 페이지 데이터의 제어를 하거나, 또한 기입/소거 시에 있어서, 검증 판독 후, 선택된 모든 메모리 셀에 대하여 완전하게 기입/소거가 행해졌는지의 여부를 조사하기 위해서 설치된다(Program/Erase completion detection). 또, 출력 신호 COMi는 기입/소거 충분/불충분 검출(Program/Erase completion detection) 시에 사용된다.

MOS 트랜지스터 TP1은 감지 노드 DTNij를 Vdd로 프리셋하는 프리셋용 트랜지스터이다. MOS 트랜지스터 TP1은 제어 신호 nPRST에 의해 제어된다.

TN5는 래치 회로 LATCH의 출력 노드 Naij와 감지 노드 DTNij 사이에 삽입된 스위치용 MOS 트랜지스터이다. 이 MOS 트랜지스터 TN5는 제어 신호 BCL2에 의해 제어된다.

MOS 트랜지스터 TN11, TN12는 래치 회로 LATCH의 2개의 출력 노드 Naij, Nbij와 입출력선 IOj, nIOj의 전기적인 접속/절단을 결정하는 컬럼 스위치로서 기능한다. 컬럼 선택 신호 CSLi가 "H"일 때, MOS 트랜지스터 TN11, TN12가 온 상태가 되어, 래치 회로의 출력 노드 Naij, Nbij가 입출력선 IOj, nIOj에 전기적으로 접속된다.

상기 컬럼 선택 신호 CSLi는 도 1의 컬럼 디코더(4)로부터 출력된다. 컬럼 디코더로서는, 예를 들면 도 4에 도시한 바와 같이, AND 회로로 구성된다. 즉, 예를 들면 CAkl, CBK2, CCK3이 모두 "H"일 때, 컬럼 선택 신호 CSLi가 "H"가 된다.

또, 도 2에서 Vdd(예를 들면, 약 2.3V)는 외부 전원 전위 Vcc보다도 낮은 칩 내 전원 전위이다. 칩 내 전원 전위 Vdd는 강압 회로에 의해, 외부 전원 전위 Vcc로부터 생성된다. 단지, 칩 내 전원 전위 Vdd 대신에, 외부 전원 전위 Vcc를 데이터 회로에 공급해도 된다.

도 5는 도 1의 일괄 검지 회로(10)의 주요부를 나타내고 있다. 일괄 검지 회로(10)는 검증 판독 후, 선택된 모든 메모리 셀에 대하여 완전하게 기입/소거가 행해졌는지의 여부를 조사하는 기능을 갖는다(Program/Erase completion detection).

제1 데이터 회로 ∼ 제8 데이터 회로는 각각 외부로부터 입력하는 8개의 입출력 핀(I/O 핀)에 대응하여 설치되고 있고, 각각 도 2에 도시한 바와 같은 구성을 갖는다.

REG2-k(k=0, 1, 2, 3)는 제k+1 및 제k+5의 데이터 회로 내의 REG2(도 2 참조)에 상당한다. 즉, 제1 데이터 회로 및 제5 데이터 회로 중 REG2는 REG2-0에 의해 제어된다. 제2 데이터 회로 및 제6 데이터 회로의 REG2는 REG2-1에 의해 제어된다. 제3 데이터 회로 및 제7 데이터 회로의 REG2는 REG2-2에 의해 제어된다. 제4 데이터 회로 및 제8 데이터 회로의 REG2는 REG2-3에 의해 제어된다.

제1 내지 제4 데이터 회로의 출력 노드 COMi는 공통 접속되고, 그 접속 노드 COMi1은 P 채널 MOS 트랜지스터 TP2의 게이트에 접속된다.

마찬가지로, 제5 내지 제8 데이터 회로의 출력 노드 COMi도, 공통 접속되고, 그 접속 노드 CONIi2는 P 채널 MOS 트랜지스터 TP3의 게이트에 접속된다.

P 채널 MOS 트랜지스터 TP13, TP14는 Program/Erase completion detection 시에, 노드 COMi1, COMi2를, 칩 내 전원 전위 Vdd로 설정한 후, 부유 상태로 하는 기능을 갖는다. MOS 트랜지스터 TN13, TN14는 제어 신호 COMHn에 의해 제어된다.

N 채널 MOS 트랜지스터 TN15는 Program/Erase completion detection 시에, 노드 NCOM을 접지 전위 Vss로 설정한 후, 부유 상태로 하는 기능을 갖는다. MOS 트랜지스터 TN15는 제어 신호 NCOML에 의해 제어된다.

Program/Erase completion detection 시에, 기입/소거가 충분히 행해지지 않은 메모리 셀에 대응하는 데이터 회로에서는 COMi(도 2 참조)의 전위 레벨이 "H"에서 "L"로 저하한다. 따라서, 노드 NCOM이 "L"로부터 "H"가 되고 플래그(FLAG)는 "L"이 된다.

한편, 모든 메모리 셀에 대하여, 기입/소거가 충분히 행해진 경우에는, 모든 데이터 회로의 출력 신호 COMi(도 2 참조)의 전위 레벨이 "H"를 유지한다. 따라서, 노드 NCOM은 "L" 그대로이고, FLAG는 "H"가 된다.

이와 같이, 노드 FLAG의 전위 레벨을 검출함으로써, 선택된 모든 메모리 셀에 대하여, 완전하게 기입/소거가 행해졌는지의 여부를 조사할 수 있다. 또, Program/Erase completion detection 시의 동작에 대해서는 후술한다.

본 실시예에서는, 8개의 데이터 회로를 하나로 통합하여, 이들 8개의 데이터 회로에 대응하는 8 컬럼의 메모리 셀에 대하여, 노드 FRAG의 전압 레벨을 검출함으로써, 기입/소거가 충분히 행해졌는지의 여부를 조사하고 있다.

이와 같이, 8개의 데이터 회로를 하나로 통합한 것은 이들 8개의 데이터 회로에 대응하는 8 컬럼을 1 단위로, 리던던시 회로(도시하지 않음)에 의한 메모리 셀의 치환을 행하기 위함이다. 즉, 퓨즈 소자(파선으로 둘러싼 부분)를 절단하면, 이들 8개의 데이터 회로에 접속되는 메모리 셀은 항상 비선택 상태로 되고, 이것에 대신하여, 리던던시 영역의 예비의 메모리 셀이 선택된다.

따라서, 리던던시 회로에 의한 메모리 셀의 치환을, n(n은 자연수)개의 데이터 회로에 대응하는 n 컬럼을 1 단위로서 행하는 경우에는 n개의 데이터 회로를 통합한다.

또, FLAG는 모든 컬럼에 대응하는 공통 노드로 되어 있다. 예를 들면, 컬럼 수가 2048인 경우, 8개의 데이터 회로(컬럼)를 리던던시 치환의 단위로 하면, 칩 내에는, 도 5에 도시한 바와 같은 회로가 256개 존재하게 된다. 그리고, 이들 256개의 회로는, 공통 노드 FRAG에 접속된다.

도 6은 도 1의 워드선 제어 회로(3)의 구체예를 나타내고 있다. 메모리 셀 어레이(1)는 컬럼 방향으로 배치된 복수개의 메모리 셀 블록으로 구성된다. 각각의 메모리 셀 블록은 로우 방향으로 배치된 복수의 NAND 셀 유닛을 갖는다. 메모리 셀 어레이 및 NAND 셀 유닛의 구체예에 대해서는, 도 29 내지 도 32에 도시한 바와 같다.

본 실시예에서는, 1개의 메모리 셀 블록에 대응하여 1개의 로우 어드레스 디코더와 1개의 워드선 드라이버가 설치된다.

예를 들면, 제1 메모리 셀 블록 내의 워드선 WL1, …, WL16 및 셀렉트 게이트선 SG1, SG2는 제1 워드선 드라이버 RMAIN1에 접속되고, 제1 워드선 드라이버 RMAIN1은 제1 메모리 셀 블록의 선택/비선택을 결정하는 제1 로우 어드레스 디코더 RADD1의 출력 신호(디코드 결과)를 받는다.

이와 같이, 제i(i=1, 2, …) 메모리 셀 블록 내의 워드선 WL1, …, WL16 및 셀렉트 게이트선 SG1, SG2는 제i 워드선 드라이버 RMAINi에 접속되고, 제i 워드선 드라이버 RMAINi는 제i 메모리 셀 블록의 선택/비선택을 결정하는 제i 로우 어드레스 디코더 RADDi의 출력 신호(디코드 결과)를 받는다.

여기서, 본 실시예에서는 워드선 드라이버를 메모리 셀 어레이(1)의 양측(로우 방향의 2개의 단부)에 배치하고 있다.

구체적으로는, 홀수 번째의 메모리 셀 어레이 블록에 대응하는 워드선 드라이버 RMAIN1, RMAIN3, …은 메모리 셀 어레이(1)의 로우 방향의 2개의 단부 중 한쪽(도 6에서 메모리 셀 어레이(1)의 좌측)에 배치되고, 짝수 번째의 메모리 셀 어레이 블록에 대응하는 워드선 드라이버 RMAIN2, RMAIN4, …는 메모리 셀 어레이(1)의 로우 방향의 2개의 단부 중 다른 쪽(도 6에서 메모리 셀 어레이(1)의 우측)에 배치된다.

이와 같이, 워드선 드라이버 RMAINi를 메모리 셀 어레이(1)의 양단에 배치함으로써, 워드선 드라이버 RMAINi의 설계를 쉽게 할 수 있다(또는 레이아웃의 자유도를 크게 할 수 있다). 즉, 본 실시예의 경우, 1개의 워드선 드라이버는 컬럼 방향에 대하여 메모리 셀 블록 2갯수 분의 레이아웃 스페이스를 확보할 수 있다.

또한, 하나의 메모리 셀 블록 내의 워드선 WL1, …, WL16 및 셀렉트 게이트선 SG1, SG2는 이 메모리 셀 블록에 대응하는 워드선 드라이버에 의해, 항상 메모리 셀 어레이(1) 중 어느 한쪽 측으로부터 구동되기 때문에, 선택된 블록 내의 소정의 1개의 NAND 셀 유닛 내의 메모리 셀 및 셀렉트 트랜지스터에 관하여 구동 신호가 공급되는 타이밍의 어긋남은 생기지 않는다.

한편, 로우 어드레스 디코더 RADDi(i=1, 2, …)는, 메모리 셀 어레이(1)의 로우 방향의 2개의 단부 중 한쪽(편측)에만 배치된다. 이 경우, 로우 어드레스 신호를 로우 어드레스 디코더 RADDi에 공급하기 위한 신호선(어드레스 버스)을 메모리 셀 어레이(1)의 편측에만 배치하면 되기 때문에, 어드레스 버스의 면적을 줄일 수 있고, 결과적으로 칩 면적의 축소에 공헌할 수 있다.

즉, 가령 워드선 드라이버 RMAINi와 마찬가지로, 로우 어드레스 디코더 RADDi를 메모리 셀 어레이(1)의 로우 방향의 2개의 단부 각각에 배치하면, 어드레스 버스에 대해서도 메모리 셀 어레이(1)의 로우 방향의 2개의 단부 각각에 배치해야만 하며 칩 면적의 축소에 관해서는 불리해진다.

로우 어드레스 디코더 RADDi를, 메모리 셀 어레이(1)의 로우 방향의 2개의 단부 중 한쪽(편측)에만 배치한 결과, 본 실시예에서는 신호선(22)이 메모리 셀 어레이(1) 상에 배치된다. 신호선(22)은 짝수 번째의 메모리 셀 어레이 블록에 대응하는 로우 어드레스 디코더 RADD2, RADD4, …의 출력 신호(디코드 결과) RDECADS를, 워드선 드라이버 RMAIN2, RMAIN4, …에 공급하기 위해서 사용된다.

이 신호선(22)에는 통상 동작 시에 신호 RDECADS가 전달된다. 따라서, 통상 동작 시, 이 신호선(22)의 전위가 메모리 셀의 동작에 악영향을 주지 않도록 할 필요가 있다. 따라서, 본 실시예에서는 이 신호선(22)의 전위가 메모리 셀의 동작에 악영향을 주지 않도록, 로우 어드레스 디코더 RADDi 및 워드선 드라이버 RMAINi가 구성되어 있다. 이 로우 어드레스 디코더 RADDi 및 워드선 드라이버 RMAINi의 구성에 대해서는, 후술한다.

전위 발생 회로(9A)는 승압 회로(차지 펌프 회로)를 구비하고, 예를 들면 기입 시에 사용하는 기입 전위 Vpp나 전송 전위 Vpass를 생성한다. 전위 발생 회로(9A)는, 전환 회로(9B)에 접속된다. 전환 회로(9B)는 기입 전위 Vpp, 전송 전위 Vpass, 칩 내 전원 전위 Vdd, 접지 전위 Vss 등의 전위를, 워드선 WL1, … WL16에 대응하는 신호선 CG1, …, CG16으로 배분하는 기능을 갖는다.

신호선 CG1, …, CG16은 워드선 드라이버 RMAINi에 접속된다. 즉, 신호선 CG1, …, CG16은 워드선 드라이버 RMAINi 내의 전위 전송용 트랜지스터 HNt1, HNt2, …, HNt16(후술한다)을 경유하여 워드선 WL1, …, WL16에 접속된다.

도 7은 도 6에서의 홀수 번째의 메모리 셀 블록의 컬럼 방향의 단면을 나타내고 있다. 홀수 번째의 메모리 셀 블록에서는, 로우 어드레스 디코더 RADD1, RADD3, … 및 워드선 드라이버 RNIAIN1, RMAIN3, …은 모두 메모리 셀 어레이(1)의 동일측에 배치되기 때문에, 로우 어드레스 디코더 RADD1, RADD3, …과 워드선 드라이버 RMAIN1, RMAIN3, …을 접속하는 신호선은 메모리 셀 어레이(1) 상에 배치되지 않는다.

이하, 구체적인 구조에 대하여 설명한다. p형 실리콘 기판(11-1) 내에는 n형 웰 영역(11-2) 및 p형 웰 영역(11-3)으로 구성되는 더블 웰 영역이 형성된다. 예를 들면, 직렬 접속된 16개의 메모리 셀 M1, …, M16은 p형 웰 영역(11-3) 상에 형성된다. 각 메모리 셀은 N 채널형 MOS 트랜지스터로 구성되고, 또한 부유 게이트 전극과 컨트롤 게이트 전극으로 이루어지는 스택 게이트 구조를 갖는다.

직렬 접속된 메모리 셀 M1, …, M16의 2개의 단부에는, 각각 셀렉트 트랜지스터 S1, S2가 접속된다. 셀렉트 트랜지스터 S1, S2는 N 채널형 MOS 트랜지스터로 구성된다. 예를 들면, 비트선측의 셀렉트 트랜지스터 S1의 확산층(드레인: 24)은 제1 배선층 M0 내의 금속 배선 B에 접속되고, 소스선측의 셀렉트 트랜지스터 S2의 확산층(소스: 25)은 제1 배선층 M0 내의 소스선 SL에 접속된다.

셀렉트 트랜지스터 S1의 게이트 전극(셀렉트 게이트선(폴리실리콘))은 그 셀렉트 게이트선의 배선 저항을 낮게 하기 위해서, 제1 배선층 M0 내의 금속 배선 SG1에 접속된다. 셀렉트 게이트선(폴리실리콘)과 금속 배선 SG1의 컨택트부는, 예를 들면 셀렉트 게이트선이 528개의 비트선과 교차할 때마다 설치된다.

마찬가지로, 셀렉트 트랜지스터 S2의 게이트 전극(셀렉트 게이트선(폴리실리콘))은 그 셀렉트 게이트선의 배선 저항을 낮게 하기 위해서, 제1 배선층 M0 내의 금속 배선 SG2에 접속된다. 셀렉트 게이트선(폴리실리콘)과 금속 배선 SG2의 컨택트부는, 예를 들면 셀렉트 게이트선이 528개의 비트선과 교차할 때마다 설치된다.

제1 배선층 M0 상에 설치되는 제2 배선층 M1 내에는 비트선 BL이 배치된다. 비트선 BL은 컬럼 방향으로 연장되고, 또한 제1 배선층 M0 내의 금속 배선 B를 경유하여, 셀렉트 트랜지스터 S1의 확산층(드레인: 24)에 접속된다. 또, 제1 및 제2 배선층 M0, M1 내의 각 신호선은, 예를 들면 알루미늄, 구리, 이들의 합금 등으로 구성된다.

메모리 셀 M1, …, M16 상에서, 또 한편으로 금속 배선 SG1과 금속 배선 SG2의 사이에는, 로우 실드선(Row shield line: 23)이 배치된다. 로우 실드선(23)은 기입/판독 시에 소위 커플링 노이즈를 방지하고, 소거 시에 비선택 워드선의 전위를 충분히 상승시킬 목적으로서 배치된다. 로우 실드선(23)은 통상, 더블 웰 영역(셀 웰: 11-2, 11-3)의 전위와 동일한 전위로 설정된다.

기입/판독 시에는, 통상 셀 웰의 전위는, 접지 전위 Vss로 설정되기 때문에, 이 때, 로우 실드선(23)도 접지 전위 Vss로 고정된다. 이 경우, 비트선 BL과 워드선 WL의 사이의 용량 결합이 거의 없게 되기 때문에, 비트선에 전달되는 데이터에 대한 커플링 노이즈의 발생을 방지할 수 있다.

또한, 기입/판독 시에 있어서, 비선택 블록 내의 셀렉트 게이트선(금속 배선) SG1, SG2는 접지 전위 Vss로 설정된다. 이 때문에, 셀렉트 게이트선(금속 배선) SG1, SG2도 기입/판독 시에서의 실드선으로서 기능한다.

이와 같이, 기입/판독 시에, 로우 실드선(23) 및 비선택 블록 내의 셀렉트 게이트선(금속 배선) SG1, SG2를 각각 접지 전위 Vss로 설정함으로써, 비트선 BL과 워드선 WL의 사이의 용량 결합을 적게 하여, 비트선에 전달되는 데이터에 커플링 노이즈가 가해지는 것을 방지한다.

한편, 소거 시에는 로우 실드선(23)은 소거 전위 Vera(예를 들면, 약 20V)로 설정된다. 그 이유는 소거 시에 비선택 블록 내의 워드선 WL의 전위를 충분히 상승시키는 데 있다.

즉, 소거 시에, 비선택 블록의 워드선(컨트롤 게이트선) WL은 부유 상태에 있고, 더블 웰 영역(셀 웰: 11-2, 11-3)에 소거 전위(예를 들면, 약 20V)를 부여하였을 때에, 용량 결합에 의해, 비선택 블록의 워드선 WL의 전위를 상승시키도록 하고 있다.

따라서, 소거 시에 로우 실드선(23)을 소거 전위 Vera로 설정해 두면, 셀 웰(11-2, 11-3)의 전위를, 예를 들면 접지 전위 Vss로부터 소거 전위 Vera로 상승시켰을 때에, 워드선 WL의 전위가 로우 실드선(23)의 전위에 영향을 받지 못하게 되어, 비선택 블록 내의 워드선 VVL의 전위를 소거 전위 Vera와 동일한 정도까지 충분히 상승시킬 수 있다.

또한, 비선택 블록 내의 워드선 WL의 전위가 소거 전위 Vera와 동일한 정도까지 충분히 상승하므로, 비선택 메모리 셀에서, 부유 게이트 전극과 셀 웰의 사이의 터널 산화막에 큰 전계가 걸리지 않아, 오소거도 방지할 수 있다.

그런데, 이 때, 가령 로우 실드선(23)의 전위를 소거 전위 Vera로 설정하지 않고, 접지 전위 Vss 또는 전원 전위 Vcc이면, 워드선 WL의 전위는 로우 실드선(23)의 전위(Vss 또는 Vcc)에 영향을 받아, 소거 전위 Vera와 동일한 정도까지 상승하지 못하게 된다. 따라서, 비선택 메모리 셀에서 터널 산화막에 큰 전계가 걸려서 오소거가 발생하는 경우가 있다.

도 8은 도 6에서의 짝수 번째의 메모리 셀 블록의 컬럼 방향의 단면을 나타내고 있다. 짝수 번째의 메모리 셀 블록에서는, 로우 어드레스 디코더 RADD2, RADD4, …는 메모리 셀 어레이(1)의 로우 방향의 일단에 배치되고, 워드선 드라이버 RMAIN2, RMAIN4, …는 메모리 셀 어레이(1)의 로우 방향의 타단에 배치된다. 따라서, 로우 어드레스 디코더 RADD2, RADD4, …와 워드선 드라이버 RMAIN2, RMAIN4, …를 접속하는 신호선(22)이 메모리 셀 어레이(1) 상에 배치된다.

직렬 접속된 메모리 셀 M1, …, M16의 2개의 단부에는 각각 셀렉트 트랜지스터 S1, S2가 접속된다. 셀렉트 트랜지스터 S1, S2는 N 채널형 MOS 트랜지스터로 구성된다. 예를 들면, 비트선측의 셀렉트 트랜지스터 S1의 확산층(드레인: 24)은 제1 배선층 M0 내의 금속 배선 B에 접속되고, 소스선측의 셀렉트 트랜지스터 S2의 확산층(소스: 25)은 제1 배선층 M0 내의 소스선 SL에 접속된다.

메모리 셀 M1, …, M16 상에서, 또 한편으로 금속 배선 SG1과 금속 배선 SG2 사이에는 신호 RDECADS의 경로가 되는 신호선(22)이 배치된다. 짝수 번째의 메모리 셀 블록의 디바이스의 특징은, 홀수 번째의 메모리 셀 블록의 디바이스의 로우 실드선(23)(도 7 참조) 대신에, 신호선(22)이 설치되어 있는 점에 있다.

신호선(22)은 도 6에 있어서 설명한 바와 같이, 로우 어드레스 디코더의 출력 신호 RDECADS를 워드선 드라이버에 전달하는 역할을 수행한다. 따라서, 신호선(22)의 전위는 로우 실드선과 동일하게 할 수 없다.

도 6 중 워드선 제어 회로(3)는 신호선(22)의 전위를, 동작 모드에 따라서 최적의 값으로 설정하고, 그에 따라 기입/판독 시에 소위 커플링 노이즈를 방지하여, 소거 시에 비선택 워드선의 전위를 충분히 상승시킨다.

이하, 워드선 제어 회로(3)(도 6)의 각 회로의 구성을 도 9 내지 도 12를 참조하여 설명하고, 또한 각 동작 모드에 있어서 신호선(22)(도 7 및 도 8 참조)의 전위 레벨이 어떻게 될 지에 대하여 설명한다.

우선, 도 9 내지 도 12에 붙여지는 기호에 대하여 이하와 같이 정의한다. 기호 "HN**(*는 숫자, 알파벳 등)"이 부가되어 있는 MOS 트랜지스터는, 예를 들면 약 0.6V의 임계치 전압을 갖는 고전압 증강형 N 채널 MOS 트랜지스터이고, 전원 전압 Vcc보다도 높은 전압이 인가된다. 이 트랜지스터는 게이트가 0V일 때, 오프 상태로 된다.

기호 "IHN**(*는 숫자, 알파벳 등)"이 부가되어 있는 MOS 트랜지스터는, 예를 들면 약 0.1V의 임계치 전압을 갖는 고전압 증강형 N 채널 MOS 트랜지스터이고, 전원 전압 Vcc보다도 높은 전압이 인가된다. 기호 "DHN**"가 부가되어 있는 MOS 트랜지스터는, 예를 들면 약 11V의 임계치 전압을 갖는 고전압 공핍형 N 채널 MOS 트랜지스터이고, 게이트와 드레인을 전원 전위 Vcc로 하면, 드레인의 전위 Vcc가 소스에 전송된다. 또한, 이 트랜지스터는 소스와 드레인이 Vcc일 때, 게이트를 0V로 하면, 오프 상태로 된다.

또한, 기호 "TN**"가 부가되어 있는 MOS 트랜지스터는, 예를 들면 약 0.6V의 임계치 전압을 갖는 저전압 증강형 N 채널 MOS 트랜지스터이고, 전원 전압 Vcc 이하의 전압이 인가된다. 기호 "TP**"가 부가되어 있는 MOS 트랜지스터는, 예를 들면 약 0.6V의 임계치 전압을 갖는 저전압 증강형 P 채널 MOS 트랜지스터이다.

도 9는 홀수 번째의 메모리 셀 블록에 대응하여 설치되는 로우 어드레스 디코더의 주요부를 나타내고 있다. 이 로우 어드레스 디코더 RADD1은, 정확하게는 블록 디코더로서 기능한다. 즉, 예를 들면 제1 메모리 셀 블록이 선택될 때, 로우 어드레스 신호 AROWi, …, AROWj의 전부가 "H"가 되고, 출력 신호 RDECAD가 "H"가 된다. 로우 어드레스 디코더 RADD1의 동작에 대해서는 후술한다.

도 10은 홀수 번째의 메모리 셀 블록에 대응하여 설치되는 워드선 드라이버의 주요부를 나타내고 있다. 워드선 드라이버 RMAIN1의 주된 구성 요소는 고전압 스위치 회로(26)와 전송용 MOS 트랜지스터 HN5, HN6, HNt1, …, HNt16이다. 도 10의 회로는, 또한 인버터(I3) 및 MOS 트랜지스터 HN7, HN8를 포함한다.

고전압 스위치 회로(26)는 MOS 캐패시터 DHN4 및 MOS 트랜지스터 IHN1로 이루어지는 제1 승압 유닛과, MOS 캐패시터 DHN5 및 MOS 트랜지스터 IHN2로 이루어지는 제2 전압 유닛을 구비한다.

MOS 트랜지스터 HN3의 게이트는 MOS 트랜지스터 IHN1, IHN2의 접속 노드 B에 접속된다. 이 경우, MOS 트랜지스터 HN3의 게이트와 소스의 전위 레벨이 역상을 유지하면서, 클럭 신호 Owc에 동기하여, 점차로 각 노드 A, B, TransferG1의 전위가 상승하기 때문에, 승압 효율이 향상된다.

고전압 스위치 회로(26)는 로우 어드레스 디코더 RADD1의 출력 신호 RD ECAD가 "H"일 때, 동작 상태로 된다. 즉, 출력 신호 RDECAD가 "H"일 때, NAND 회로 NAND1의 출력 신호는 클럭 신호 Owc와 역상의 클럭 신호가 된다. NAND 회로 NAND1의 출력 신호는 MOS 캐패시터 DHN4, DHN5의 일단에 각각 직접 및 인버터(I2)를 통해 인가된다.

그 결과, 전송용 MOS 트랜지스터 HN5, HN6, HNt1, …, HNt16의 게이트에 승압 전위가 인가되고, 전송용 MOS 트랜지스터 HN5, HN6, HNt1, …, HNt16은 온 상태로 된다.

로우 어드레스 디코더 RADD1의 출력 신호 RDECAD가 "H"일 때, MOS 트랜지스터 HN7, HN8은 오프 상태로 된다. 이 때, 신호선 SGD, SGS는, 예를 들면 칩 내 전원 전위 Vdd로 되고, 이 Vdd는 전송용 MOS 트랜지스터 HN5, HN6을 경유하고, 셀렉트 게이트선 SG1, SG2에 공급된다.

또한, 신호선 CG1, CG2, …, CG16은 전환 회로(9B)(도 1 참조)에 의해, 각각 동작 모드에 따라서 소정의 전위로 설정된다. 그리고, 신호선 CG1, CG2, …, CG16의 전위는, 전송용 MOS 트랜지스터 HNt1, …, HNt16을 경유하여, 워드선 WL1, WL2, …, WL16에 공급된다.

도 11은 짝수 번째의 메모리 셀 블록에 대응하여 설치되는 로우 어드레스 디코더의 주요부를 나타내고 있다. 로우 어드레스 디코더 RADD2는 도 9에 도시한 로우 어드레스 디코더 RADD1과 동일한 회로(파선 X1로 둘러싼 부분)와, 인버터(I4), 클럭드 인버터 CINV3, CINV4 및 공핍형 고전압 N 채널 MOS 트랜지스터 DHN6, DHN7를 포함한다. 또, 도 11에서 도 9와 동일한 부분에는 동일한 부호가 붙여 있다.

클럭드 인버터 CINV4는 소거(ERASE) 시에, 선택된 메모리 셀 블록에 대응하는 로우 어드레스 디코더의 출력 신호 RDECADS(도 8의 신호선(22)의 전위)를 접지 전위 Vss로 하여, 비선택된 메모리 셀 블록에 대응하는 로우 어드레스 디코더의 출력 신호 RDECADS를 칩 내 전원 전위 Vdd로 하는 기능을 갖는다.

MOS 트랜지스터 DHN6은 후술하는 도 12의 트랜지스터 DHN9와 협동하여, 신호선(22)(도 8 참조)을 부유 상태로 한다.

소거 시에, 선택된 메모리 셀 블록에서는 신호 RDECADS1는 "H(Vdd)"가 되고, 비선택된 메모리 셀 블록에서는 신호 RD ECADS1은 "L(Vss)"이 된다.

가령, 종래와 마찬가지로, 이 신호 RDECADS1을, 메모리 셀 어레이 상의 신호선(22)(도 8 참조)에 제공하면, 비선택된 메모리 셀 블록에서는 메모리 셀 어레이 상의 신호선(22)(도 8 참조)이 "L(Vss)"이 된다. 그리고, 그 경우, 셀 웰과 워드선의 용량 결합에 의해, 셀 웰에 소거 전위 Vera를 제공하였을 때에, 비선택된 메모리 셀 블록 내의 워드선의 전위를 상승시키려고 하면, 접지 전위 Vss인 신호선(22)(도 8)의 영향에 의해, 워드선의 전위가 충분히 상승하지 않게 된다.

그러나, 이 실시예에서는 클럭드 인버터 CINV4를 설치하고 있기 때문에, 소거시, 선택된 메모리 셀 블록에서는 출력 신호 RDECADS는 "L(Vss)"이 되고, 비선택된 메모리 셀 블록에서는 신호 RDECADS는 "H(Vdd)"가 된다. 즉, 비선택된 메모리 셀 블록에서는, 메모리 셀 어레이 상의 신호선(22)(도 8 참조)은 "H(Vdd)"가 되고, 또한 MOS 트랜지스터 DHN6과 MOS 트랜지스터 DHN9(도 12)의 차단에 의해 부유 상태로 된다. 따라서, 셀 웰과 워드선의 용량 결합에 의해 비선택된 메모리 셀 블록 내의 워드선의 전위를 상승시키는 경우, 칩 내 전원 전위 Vdd인 신호선(22)(도 8)의 영향은 적어지고, 워드선의 전위가 충분히 상승한다.

도 12는 짝수 번째의 메모리 셀 블록에 대응하여 설치되는 워드선 드라이버의 주요부를 나타내고 있다. 워드선 드라이버 RMAIN2는 도 10에 도시한 워드선 드라이버 RMAIN1과 동일한 회로(파선 X2로 둘러싼 부분, 즉 고전압 스위치 회로(26)와 전송용 MOS 트랜지스터 HN5, HN6, HNt1, …, HNt16과, 클럭드 인버터 CIN V5, CINV6, CINV7, 공핍형 고전압 N 채널 MOS 트랜지스터 DHN8, DHN9 및 증강형 P 채널 MOS 트랜지스터 TP6, TP7을 포함한다. 또, 도 12에서, 도 10과 동일한 부분에는 동일한 부호가 붙여져 있다.

클럭드 인버터 CINV7은 소거(ERASE) 시에, 선택된 메모리 셀 블록에 대응하는 로우 어드레스 디코더의 출력 신호 RDECADS(도 8의 신호선(22)의 전위)를 접지 전위 Vss로부터 칩 내 전원 전위 Vdd로 되돌리고, 비선택된 메모리 셀 블록에 대응하는 로우 어드레스 디코더의 출력 신호 RDECADS를 칩 내 전원 전위 Vdd로부터 접지 전위 Vss로 되돌린 후에 파선 X2 내의 회로에, 신호 RDECADS2로서 제공하는 기능을 한다.

MOS 트랜지스터 DHN9는 도 11의 트랜지스터 DHN6와 협동하여, 신호선(22)(도 8 참조) 를 부유 상태로 한다.

또, 도 9 내지 도 12에서는 전원 전위로서 Vdd(외부 전원 전위 Vcc보다도 낮은 칩 내 전원 전위)를 이용하고 있지만, 이것을 대신하여, 예를 들면 외부 전원 전위 Vcc를 이용해도 된다.

다음에, 각 동작 모드에 있어서, 신호선(22)(도 8 참조)의 전위 레벨이 어떻게 되는지에 대하여 설명한다. 또, 여기서는 신호선(22)의 전위 레벨에 대해서만 설명하고, 신호선(22)의 전위 레벨을 포함한 워드선 제어 회로의 동작에 대해서는, 후술한다.

본 실시예에서는, 신호선(22)(도 8)은 짝수 번째의 메모리 셀 블록에 대응하는 로우 어드레스 디코더(도 11)와 워드선 드라이버(도 12)를 접속하고 있다. 따라서, 도 11 및 도 12를 참조하면서, 신호선(22)(도 8)에 전달되는 워드선 드라이버 선택 신호 RDECADS의 전위 레벨에 대하여 설명한다.

로우 어드레스 디코더 RADD2의 출력 신호 RDECADS의 전위 레벨은 동작 모드에 따라 다르다.

소거 동작 이외의 동작(기입·판독·검증 판독)에서는 ROWERASE1B, ROWPROG1, ROWERASE2B, ROWERASE3n, ROWGATE를 각각 전원 전위 Vdd (외부 전원 전위 Vcc보다도 낮은 칩 내 전원 전위, 단, 외부 전원 전위 Vcc라도 된다)로 설정하고, ROWERASE1, ROWPROC1B, ROWERASE2를 각각 접지 전위 Vss로 설정한다.

이 때, 클럭드 인버터 CINV3, CINV5, CINV6이 동작 상태로 되고 클럭드 인버터 CINV4, CINV7이 비동작 상태로 된다. 또한, MOS 트랜지스터 TP6은 오프 상태로 된다.

선택된 메모리 셀 블록에서는, 파선 X1(도 11)로 둘러싼 부분의 출력 신호 RDECADS1은 "H", 즉 칩 내 전원 전위 Vdd로 되고, 로우 어드레스 디코더 RADD2의 출력 신호 RDECADS도, "H", 즉 칩 내 전원 전위 Vdd로 된다.

한편, 비선택된 메모리 셀 블록에서는, 파선 X1(도 11)로 둘러싼 부분의 출력 신호 RDECADS1은 "L", 즉 접지 전위 Vss로 되고, 또한 로우 어드레스 디코더 RADD2의 출력 신호 RDECADS도, "L", 즉 접지 전위 Vss로 된다.

따라서, 소거 동작 이외의 동작에서는, 비선택된 메모리 셀 블록 내의 메모리 셀 어레이 상에 배치되는 신호선(22)(도 8 참조)은 접지 전위 Vss로 되고, 비선택된 메모리 셀 블록 내의 셀렉트 게이트선 SG1, SG2도 접지 전위 Vss로 되어, 이들의 신호선(22), SG1, SG2는 비트선과 워드선 사이의 실드선으로서 기능한다. 결과적으로 비트선에 전달되는 데이터에 생기는 커플링 노이즈를 저감할 수 있다.

소거 동작에서는 ROWERASE1B, ROWPROG1, ROWERASE2B, ROWERASE3n, ROWGATE를, 각각 접지 전위 Vss로 설정하고, ROWERASE1, ROWPROG1B, ROWERASE2를, 각각 칩 내 전원 전위 Vdd로 설정한다. 또, 칩 내 전원 전위 Vdd 대신에 전원 전위 Vcc를 사용할 수 있다.

이 때, 클럭드 인버터 CINV4, CINV7이 동작 상태로 되고, 클럭드 인버터 CINV3, CINV5, CINV6이 비동작 상태로 된다. 또한, MOS 트랜지스터 TP6은, 온 상태로 된다.

선택된 메모리 셀 블록에서는, 파선 X1(도 11)로 둘러싼 부분의 출력 신호 RDECADS1은 "H", 즉 칩 내 전원 전위 Vdd로 되고, 로우 어드레스 디코더 RADD2의 출력 신호 RDECADS는 "L", 즉 접지 전위 Vss로 된다.

한편, 비선택된 메모리 셀 블록에서는 파선 X1(도 11)로 둘러싼 부분의 출력 신호 RDECADS1은 "L", 즉 접지 전위 Vss로 되고, 로우 어드레스 디코더 RADD2의 출력 신호 RDECADS는 "H", 즉 칩 내 전원 전위 Vdd로 된다.

또한, ROWGATE가 접지 전위 Vss이기 때문에, 비선택된 메모리 셀 블록 내의 신호선(22)(도 8 참조)은 그 전위(RDECADS의 전위)가 1 ∼ 1.5V 정도가 되면, MOS 트랜지스터 DHN6, DHN9이 차단함으로써, 부유 상태로 된다.

이와 같이, 소거 동작에서는 비선택된 메모리 셀 블록 내의 메모리 셀 어레이 상에 배치되는 신호선(22)(도 8 참조)은 1 ∼ 1.5V이고, 또한 부유 상태로 된다. 즉, 셀 웰에 소거 전위 Vera를 제공하였을 때에, 신호선(22)(도 8)의 전위도, 워드선과 마찬가지로, 용량 결합에 의해 상승하기 때문에, 신호선(22)(도 8)이 워드선의 전위의 상승을 억제하지 못한다.

따라서, 셀 웰에 소거 전위 Vera를 제공하였을 때에, 셀 웰과 워드선 사이의 용량 결합에 의해, 비선택된 메모리 셀 블록 내의 워드선의 전위가 상승하기 쉬워진다는 효과를 얻을 수 있다.

또한, 이것에 따라, 비선택된 메모리 셀 블록 내의 메모리 셀의 터널 산화막에 큰 전계가 걸리지 않기 때문에, 비선택된 메모리 셀 블록에서의 오소거를 방지할 수 있다.

그런데, 도 11의 파선 X 내의 퓨즈 소자는 그 퓨즈 소자(로우 어드레스 디코더 소자)에 대응하는 메모리 셀 블록을 사용자용의 통상의 메모리 영역으로 하는 경우에는, 절단되지 않는다. 이 것은, 도 9의 퓨즈 소자에 대해서도 동일하다.

그러나, 이 퓨즈 소자(로우 어드레스 디코더)에 대응하는 메모리 셀 블록을, 예를 들면 디바이스 코드를 기억하는 ROM BLOCK 영역으로 하는 경우에는 이 퓨즈 소자를 절단하여, 사용자가 ROM BLOCK 영역에 대하여, 기입/소거를 행하지 않도록 하고 있다.

이 ROM BLOCK 영역은 이하의 유의성이 있다. 최근, NAND형 플래시 메모리는 각종 전자 기기의 메모리에 사용되고 있다. 그러나, NAND형 플래시 메모리는 전화 통신에 의해 음악 정보를 기억하기 위한 메모리 등, 저작권에 관계하는 데이터의 메모리로서 사용되는 경우가 있다.

그래서, NAND형 플래시 메모리에는 부정 복사를 방지하기 위해서, 칩의 번호, 즉 디바이스 코드가 기억된다.

이 디바이스 코드는 개개의 NAND형 플래시 메모리에 고유한 것인데, 가령 사용자가 이 디바이스 코드를 마음대로 변경해서는 디바이스 코드의 본래의 목적을 달성할 수 없다.

이 때문에, 디바이스 코드는 제품의 출하 전에 NAND형 플래시 메모리의 ROM BLOCK 영역에 기입되고, ROM BLOCK 영역에 대해서는 사용자가 기입/소거를 행하지 못하도록 하고 있다. 즉, 디바이스 코드는 제품의 출하 전에 ROM BLOCK 영역이 되는 메모리 셀 블록에서는 퓨즈 소자가 절단된다.

이에 따라, 예를 들면 정보 제공측의 NAND형 플래시 메모리로부터 정보 수취측의 NAND형 플래시 메모리로 음악 정보를 복사하려고 하는 경우, 정보 제공측의 NAND형 플래시 메모리의 디바이스 코드와 정보 수취측의 NAND형 플래시 메모리의 디바이스 코드가 다른 경우에는 복사를 할 수 없도록 하고 있다.

퓨즈 소자는 ROM BLOCK 영역이 되는 메모리 셀 블록에 디바이스 코드를 기입한 직후에 절단한다.

이렇게 하는 것은, 직후에 절단하지 않으면, 퓨즈 소자를 절단하지 않은 상태에서 출하 전 시험을 행하면, 이 시험에서 디바이스 코드가 소거되기 때문이다.

즉, 출하 전 시험에서는 시험 시간의 단축을 위해 모든 블록을 동시에 선택하여, 기입/소거를 행한다. 즉, 모든 로우 어드레스 신호 AROWi, …, AROWj가 "H"가 되기 때문에, 퓨즈 소자가 절단되어 있지 않으면 CMD ROMBA가 "L"이어도 RDECADS1이 "H"(도 9에서는, RDECAD가 "H")가 되어, ROM BLOCK 영역이 되는 메모리 셀 블록이 선택된다.

한편, 출하 전 시험에 있어서, 모든 로우 어드레스 신호 AROWi, …, A ROWj가 "H"가 되어도, 퓨즈 소자가 절단되어 있으면, CMD ROMBA가 "L"이기 때문에, RDECADS1이 "L"(도 9에서는 RDECAD가 "L")이 되고, ROM BLOCK 영역이 되는 메모리 셀 블록은 선택되지 않는다.

퓨즈 소자를 절단해도, ROM BLOCK 영역에 기억된 디바이스·코드를 판독할 필요가 있다.

ROM BLOCK 영역에 대한 데이터 판독은 CMD ROMBA를 "H"로 함으로써 달성할 수 있다. 즉, CMD ROMBA가 "H", ROM BLOCK 영역 내의 AROWi, …, AROWj가 "H"가 되면, ROM BLOCK 영역이 되는 메모리 셀 블록이 선택된다.

또한, 퓨즈 소자를 절단한 후에 있어도, 특수한 커맨드를 입력함으로써, CMD ROMBA 및 ROM BLOCK 영역 내의 AROWi, …, AROWj를 "H"로 함으로써, ROM BLOCK 영역 내의 데이터를 재기입하는 것도 가능하다. 이 경우에는 CMD ROM BA를 "H"로 하는 커맨드는 일반 사용자에게는 비공개로 하고, 부정하게, ROM BLOCK 영역 내의 데이터가 재기입되지 않도록 한다.

또, 본 실시예에서는 ROM BLOCK 영역의 퓨즈를 절단하는 경우를 설명하였지만, 도 9의 퓨즈나 도 11의 파선 X 내의 퓨즈는, 메모리 셀 블록이 불량 블록인 경우에도 절단된다. 이 경우, 이 불량 블록은 리던던시 회로(도시하지 않음)에 의해 예비 블록으로 치환된다.

이하에서는, 판독, 기입, 소거, 테스트(번인) 등의 각 동작 모드에서의 본 발명의 4치 NAND 셀형 EEPROM(도 1)의 주요부의 동작, 구체적으로는 데이터 회로(도 2), 일괄 검지 회로(도 5) 및 워드선 제어 회로(도 6, 도 9 내지 도 12)의 동작에 대하여 상세히 설명한다.

동작의 설명을 행하기 전에, 우선 메모리 셀의 임계치 전압과 데이터 기입 방법의 일례에 대하여 간단히 설명한다. 도 13은 4치 NAND 셀형 EEPROM의 메모리 셀에 기억되는 2 비트의 4치 데이터("11", "10", "01", "00")와 메모리 셀의 임계치 전압(Vth)의 분포를 나타내고 있다.

소거 상태 "11"의 메모리 셀은 마이너스의 임계치 전압 Vth를 갖는다. 또한, 기입 상태 "10", "01", "00"의 메모리 셀은 플러스의 임계치 전압 Vth를 갖는다. 또한, 기입 상태 중, "10" 상태가 가장 임계치 전압이 낮고, "00" 상태가 가장 임계치 전압이 높고, "01" 상태는 "10" 상태와 "00" 상태 사이의 임계치 전압을 갖는 것으로 한다.

특개평 10-3792호 공보에 기재되어 있는 것으로 마찬가지로, 하나의 메모리 셀의 2 비트 데이터는, 상호 다른 로우 어드레스(짝수 페이지와 홀수 페이지)에 상당한다. 따라서, 4치 데이터(2 비트 데이터)는 짝수 페이지 데이터와 홀수 페이지 데이터로 이루어지고, 짝수 페이지 데이터와 홀수 페이지 데이터는 별개의 기입 동작, 즉 2회의 기입 동작에 의해, 메모리 셀에 기입된다.

우선, 짝수 페이지 데이터의 기입이 행해진다. 모든 메모리 셀은 소거 상태, 즉 "11" 상태에 있는 것으로 한다. 이 상태에서, 도 14에 도시한 바와 같이, 짝수 페이지 데이터의 기입을 행하면, 메모리 셀의 임계치 전압 Vth의 분포는 짝수 페이지 데이터의 값("1", "0")에 따라서 2개로 나누어진다.

즉, 짝수 페이지 데이터가 "1"인 경우에는 메모리 셀의 터널 산화막에 고전계가 걸리지 않도록 하여, 메모리 셀의 임계치 전압 Vth의 상승을 방지한다. 그 결과, 메모리 셀은, 소거 상태("11" 상태)를 유지한다(짝수 페이지 데이터 "1"의 기입).

한편, 짝수 페이지 데이터가 "0"인 경우에는, 메모리 셀의 터널 산화막에 고전계를 인가하여, 부유 게이트 전극에 전자를 주입하고, 메모리 셀의 임계치 전압 Vth를 소정량만큼 상승시킨다. 그 결과, 메모리 셀은 기입 상태("01" 상태)로 변화한다(짝수 페이지 데이터 "0"의 기입).

이 후, 홀수 페이지 데이터의 기입이 행해진다. 홀수 페이지 데이터의 기입은, 칩의 외부로부터 입력되는 기입 데이터(즉, 홀수 페이지 데이터)와, 메모리 셀에 이미 기입되어 있는 짝수 페이지 데이터에 기초하여 행해진다.

즉, 도 15에 도시한 바와 같이, 홀수 페이지 데이터가 "1"인 경우에는 메모리 셀의 터널 산화막에 고전계가 걸리지 않도록 하여, 메모리 셀의 임계치 전압 Vth의 상승을 방지한다. 그 결과, "11" 상태(소거 상태)의 메모리 셀은 "11" 상태를 그대로 유지하고, "01" 상태의 메모리 셀은, "01" 상태를 그대로 유지한다(홀수 페이지 데이터 "1"의 기입).

한편, 홀수 페이지 데이터가 "0"인 경우에는, 메모리 셀의 터널 산화막에 고전계를 인가하고, 부유 게이트 전극에 전자를 주입하고, 메모리 셀의 임계치 전압 Vth를 소정량만 상승시킨다. 그 결과, "11" 상태(소거 상태)의 메모리 셀은 "01" 상태로 변화하여, "01" 상태의 메모리 셀은, "00" 상태로 변화한다(홀수 페이지 데이터 "0"의 기입).

즉, 본 실시예에서는, 짝수 페이지 데이터가 "1", 홀수 페이지 데이터가 "1"일 때, 데이터 "11"이 메모리 셀에 기입되고, 짝수 페이지 데이터가 "0", 홀수 페이지 데이터가 "1"일 때, 데이터 "01"이 메모리 셀에 기입된다. 또한, 짝수 페이지 데이터가 "1", 홀수 페이지 데이터가 "0"일 때, 데이터 "01"이 메모리 셀에 기입되고, 짝수 페이지 데이터가 "0", 홀수 페이지 데이터가 "0"일 때, 데이터 "00"이 메모리 셀에 기입된다.

이와 같이, 2회의 기입 동작에 의해, 메모리 셀의 임계치 전압 Vth의 분포는, 4개("11", "10", "01", "00")로 나누어진다.

이하, 동작 타이밍도를 이용하여, 구체적인 동작 설명을 행한다.

1. 판독 동작(Read operation)

판독 동작은 짝수 페이지 데이터의 판독 동작과 홀수 페이지 데이터의 판독 동작으로 이루어진다.

1-1. 짝수 페이지 데이터의 판독 동작

도 13으로부터 명백한 바와 같이, "11" 상태와 "10" 상태가 짝수 페이지 데이터가 "1"이고, "01" 상태와 "00" 상태가 짝수 페이지 데이터가 "0"이다. 즉, 짝수 페이지 데이터가 "1"인지 또는 "0"인지는 1회의 판독 동작 "READ01"에 의해 판단할 수 있다.

1-1-1. "READ01"

도 16은 "READ01" 동작을 나타내고 있다. "READ01" 동작은 판독 전위(선택된 워드선의 전위)를 Vcgr01(예를 들면, 약 0.7V)로 설정하고, 메모리 셀의 데이터가 "01", "00" 중 어느 것인지, 또는 그 이외의 데이터 "11", "10"인지를 인식하는 동작이다.

우선, 로우 어드레스 디코더(도 9, 도 11)에 있어서, RDECPB가 "L"로 설정된다. 이 때, RDECAD(도 9) 및 RDECADS1(도 11)은 모두 "L(Vss)"이고, 모든 메모리 셀 블록은 비선택 상태로 되어 있다.

이 후, RDECPB가 "L"로부터 "H"로 변화한다. 이 때, MOS 트랜지스터 TP4가 오프 상태, MOS 트랜지스터 TN21이 온 상태로 된다(도 9, 도 11).

또한, 선택된 메모리 셀 블록에서는, 모든 로우 어드레스 신호 AROWi, …, AROWj가 "H"가 되고, RDECAD(도 9) 및 RDECADS1(도 11)이, 모두 "H"가 된다. 비선택된 메모리 셀 블록에서는, 로우 어드레스 신호 AROWi, …, AROWj 중 적어도 하나가 "L"이기 때문에, R DECAD(도 9) 및 RDECADS1(도 11)은 "L"을 유지한다.

선택된 메모리 셀 블록 내의 워드선 드라이버(도 10, 도 12)에는, 입력 신호 RDECAD, RDECADS1가 "H"가 되기 때문에, 발진 신호(클럭 신호) Owc에 의해, 고전압 스위치 회로(NMOS 차지 펌프 회로: 26)가 동작한다.

따라서, 선택된 메모리 셀 블록 내의 워드선 드라이버(도 10, 도 12)에서는, 고전압 스위치 회로(26)의 출력 노드에, 전위 VRDEC가 전송된다.

예를 들면 제1 메모리 셀 블록 내의 워드선 드라이버 RMAIN1(도 10)이 선택된 경우에는, 출력 노드 TransferG1에 전위 VRDEC(예를 들면, 약 6V)가 전송되고, 한편 제2 메모리 셀 블록 내의 워드선 드라이버 RMAIN2(도 12)가 선택된 경우에는 출력 노드 TransferG2에 전위 VRDEC(예를 들면, 약 6V)가 전송된다.

그 결과, 전송용 트랜지스터 HNtl, HNt2, …, HNt16의 게이트는 VRDEC가 되고, 그에 따라 신호선 CG1, CG2, …, CG16의 전위는 전송용 트랜지스터 HNtl, HNt2, …, HNt16을 경유하여, 워드선(컨트롤 게이트선) WL1, WL2, …, WL16으로 전송된다.

또한, 신호선 SGD, SGS의 전위도 전송용 트랜지스터 HN5, HN6을 경유하여 셀렉트 게이트선 SG1, SG2로 전송된다.

여기서, 신호선 CG1, CG2, …, CG16 중 선택된 1개의 신호선의 전위는 전환 회로(도 1)에 의해 Vcgr01(예를 들면, 약 0.7V)로 설정되고, 남은 비선택된 신호선의 전위는 전환 회로(도 1)에 의해 Vread(예를 들면, 약 3.5V)로 설정된다. 또한, 신호선 SGD, SGS의 전위도, Vread(예를 들면, 약 3.5V)로 설정된다.

한편, 비선택된 메모리 셀 블록 내의 워드선 드라이버(도 10, 도 12)에서는, 고전압 스위치 회로(26)의 출력 노드 TransferG1, TransferG2에 전위 RDECAD, RDECADS2가 전송된다.

즉, 비선택된 메모리 셀 블록 내의 워드선 드라이버(도 10, 도 12)에서는 출력 노드 TransferG1, TransferG2가 모두 접지 전위 Vss로 된다.

그 결과, 전송용 트랜지스터 HNt1, HNt2, …, HNt16은 오프 상태로 되고, 워드선(컨트롤 게이트선) WL1, WL2, …, WL16은 부유 상태로 된다. 또한, 셀렉트 게이트선 SG1, SG2는 신호선 SGS, SGD에 의해 접지된다.

도 16의 동작 타이밍에 대해 상세히 설명한다.

또, 비트선 BLe에 접속되는 메모리 셀이 선택되고, 비트선 BLo는 실드 비트선으로 한다. 로우측(워드선 제어 회로측)에서는, 우선 시각 RCLK1에서 BSTON이 "H"로 된다. 이 때, 선택된 메모리 셀 블록에서는 워드선 드라이버 내의 고전압 스위치 회로의 출력 노드(TransferG1 또는 TransferG2)에, Vdd(RDECAD 또는 RDECADS2)가 전송된다.

또한, 시각 RCLK2에서 BSTON이 "L"이 되고, 시각 RCLK3에서 VRDEC가 VsgHH가 되기 때문에, 선택된 메모리 셀 블록에서는 워드선 드라이버 내의 고전압 스위치 회로의 출력 노드(TransferG1 또는 TransferG2)의 전위가 VsgHH에 상승한다.

선택된 워드선 CG select의 전위는 Vcgr01(예를 들면, 약 0.7V)로 설정되고, 비선택된 워드선 CG unselect의 전위 및 셀렉트 게이트선 SG1의 전위 SGD는 Vread(예를 들면, 약 3.5V)로 설정된다.

한편, 컬럼측(데이터 회로측)에서는 시각 RCLK2에서, BLPRE가 Vdd(예를 들면, 약 2.3V)가 된다. 또한, 시각 RCLK3에서 BIASe가 접지 전위 Vss, BIASo가 Vsghh로 되고, 시각 RCLK4에서 BLSe가 Vsghh로 되면, 비트선 BLe는 프리차지되어, 비트선 BLo는 접지 전위 Vss로 된다.

비트선 BLe를 한창 프리차지되고 있는 동안의 BLCLMP의 전위는 Vclmp(예를 들면, 약 2V)이기 때문에, 비트선 BLe는 약 0.8V까지 상승한 후, 부유 상태로 된다. 그리고, 시각 RCLK7에서 비트선 BLe의 프리차지가 종료한다.

그리고, 시각 RCLK7에서 셀렉트 게이트선 SG2의 전위 SGS가 Vread로 설정되면, 선택된 메모리 셀의 데이터에 따라서 비트선 BLe의 전위가 저하하고 또는 유지된다.

즉, 선택된 메모리 셀의 데이터가, "11", "10"인 경우에는 Vcgr01에 의해, 이 선택된 메모리 셀은 온 상태로 되기 때문에, 비트선 BLe의 전하가 방전되고, 비트선 BLe의 전위는 0.3V 이하로 저하한다(선택 블록 내의 비선택된 메모리 셀은 Vread에 의해, 온 상태이다).

한편, 선택된 메모리 셀의 데이터가 "01", "00"인 경우에는 Vcgr01에 의해서는, 이 선택된 메모리 셀은 온 상태로 되지 않기 때문에, 비트선 BLe의 전하가 방전되지 않고, 비트선 BLe는 프리차지 전위(약 0.8V)를 유지한다.

시각 SCLK6에서는 SEN 및 LAT가 모두 "L", SENB 및 LATB가 모두 "H"가 되고, 래치 회로 LATCH, 즉 클럭드 인버터 CINV1, CINV2가 비동작 상태로 된다(도 2).

시각 SCLK7에서 BLC가 Vsg(약 4.5V), nPRST이 "L"이 되면, 감지 노드(DTNij)가 Vdd로 된다. 또한, 시각 SCLK8에서, nPRST가 "H"가 되면, 감지 노드는 부유 상태로 된다. 또한, 시각 SCLK9에서 BLCLMP가 Vsense(예를 들면, 약 1.6V)로 되어, 비트선 BLe의 전위가 감지 노드에 전달된다.

이 때, 메모리 셀의 데이터가 "11", "10"인 경우에는 비트선 BLe의 전위는 0.3V 이하로 되어 있기 때문에, 감지 노드(DTNij)의 전위는 Vdd로부터 0.3V 이하의 전위로 저하한다. 또한, 메모리 셀의 데이터가 "01", "00"인 경우에는 비트선 BLe의 전위는 프리차지 전위(약 0.8V)를 유지하고 있기 때문에, 클램프용 MOS 트랜지스터 TN9(도 2 참조)가 차단되고 감지 노드(DTNij)는 Vdd를 유지한다.

이 후, 시각 SCLK13에서, SEN이 "H", SENB가 "L"로 되어, 클럭드 인버터 CINV1이 동작 상태로 된다(도 2).

그 결과, 메모리 셀의 데이터가 "11", "10"인 경우에는, 클럭드 인버터 CINV1의 출력 노드 Nbij가 Vdd로 된다. 메모리 셀의 데이터가 "01", "00"인 경우에는 클럭드 인버터 CINV1의 출력 노드 Nbij가 Vss로 된다.

그리고, 시각 SCLK14에서는 LAT이 "H", LATB가 "L"이 되어, 클럭드 인버터 CINV2가 동작 상태로 된다(도 2). 즉, 판독 데이터(감지 노드의 데이터)가 래치 회로 LATCH에 래치된다.

이 때, 메모리 셀의 데이터가 "11", "10"인 경우(짝수 페이지 데이터가 "1"인 메모리 셀)는 출력 노드 Naij가 Vss, 출력 노드 Nbij가 Vdd로 되고, 메모리 셀의 데이터가 "01", "00"인 경우(짝수 페이지 데이터가 "0"인 메모리 셀)는 출력 노드 Naij가 Vdd, 출력 노드 Nbij가 Vss로 된다.

래치 회로 LATCH의 출력 노드 Naij에 유지되는 데이터는 표 1 중 "제1 READ01 후" 대로이다.

판독

	"11"	"10"	"01"	"00"
래치 노드 N1(Naij)	L	L	H	H	[제1 리드 Read01 후]
감지 노드 DTNij	L	H	H	H	[제2 리드 Read 10 :방전 후]
래치 노드 N1	L	H	L	L	[제2 리드 Read 10 :감지 노드 방전 후]
감지 노드 DTNij	L	L	L	H	[제3 리드 Read 00 :BL 방전 후]
래치 노드 N1	L	H	L	H	[제3 리드 Read 00 :감지 노드 방전 후]

판독한 데이터는, 이 후 CSLi(도 1)를 "H"로 함으로써, 래치 회로 LATCH의 데이터(짝수 페이지 데이터)를 I/O선(IOj, nIOj)에 출력하고, 또한 메모리칩의 외부로 출력한다.

1-2. 홀수 페이지 데이터의 판독 동작

도 13으로부터 명백한 바와 같이, "11" 상태와 "01" 상태가 홀수 페이지 데이터가 "1"이고, "10" 상태와 "00" 상태가 홀수 페이지 데이터가 "0"이다. 따라서, 홀수 패이지 데이터가 "1"인지 또는 "0"인지는 짝수 페이지 데이터의 판독 동작 "READ01"에 이어서, 2회의 판독 동작 "READ10", "READ00"에 의해 판단할 수 있다.

1-1-2. "READ10"

도 17은 "READ10" 동작을 나타내고 있다. "READ10" 동작은 판독 전위(선택된 워드선의 전위)를 Vcgr10(예를 들면, 0.15V)으로 설정하고, 메모리 셀의 데이터가 "11"인지, 또는 그 이외의 데이터 "10", "01", "00"인지를 인식하는 동작이다.

"READ10" 동작은 판독 전위(선택된 워드선의 전위)의 레벨을 제외하고, "READ01" 동작과 거의 동일한 것으로 되어 있다.

우선, 시각 RCLK1에서 시각 RCLK6까지, 선택된 워드선의 전위의 레벨을 제외하고, "READ01" 동작과 동일한 동작을 행한다. 즉, 선택된 워드선의 전위를 Vcgr10, 선택 블록 내의 비선택의 워드선의 전위를 Vread로 하고, 비트선 BLe를 프리차지한 후, 부유 상태로 하여, 비트선 BLo를 접지 전위 Vss로 한다.

이 후, 시각 RCLK7에서, 셀렉트 게이트선 SG2의 전위 SGS를 Vread로 설정하면, 선택된 메모리 셀의 데이터에 따라서, 비트선 BLe의 전위가 저하하고 또는 유지된다.

즉, "READ01"을 행한 후, "READ10"의 시각 RCLK8의 시점에서는 선택된 메모리 셀의 데이터가, "11" 또는 "10"인 경우에는 Vcgr10에 의해, 이 선택된 메모리 셀은 온 상태로 된다. 그 때문에, 비트선 BLe의 전하가 방전되고, 비트선 BLe의 전위는 0.3V 이하로 저하한다(선택 블록 내의 비선택된 메모리 셀은 Vread에 의해, 온 상태이다).

이에 대하여, 선택된 메모리 셀의 데이터가 "01", "00"인 경우에는 Vcgr10에 의해서는 이 선택된 메모리 셀은 온 상태로 되지는 않는다. 그 때문에, 비트선 BLe의 전하가 방전되지 않고, 비트선 BLe는 프리차지 전위(약 0.8V)를 유지한다.

시각 SCLK9에서의 감지 노드의 데이터는, 표 1 중 "READ10 : BL 방전 후"와 같다.

그 후, 시각 SCLK11에서 REG2가 Vsg로 되고, "01", "00"인 경우에는 CAP2ij가 "H"이기 때문에, 감지 노드는 COMi로부터 Vss로 방전되어 "L"로 된다. 이 때, 도 5의 COMHn은 Vdd, COMVss는 Vdd로 설정된다.

이 후, "READ01" 동작과 마찬가지로, 비트선 BLe의 전위가 감지되고, 또한 래치 회로 LATCH에 래치된다. 래치 회로 LATCH의 출력 노드 Naij에 유지되는 데이터는, 표 1 중 "READ10 : 감지 노드 방전 후"와 같다.

그러나, 이 단계에서는, 홀수 페이지 데이터가 "1"인지 또는 "0"인지는 불명확하다. 그래서, 상기 "READ10"에 이어서, "READ00"이 행해진다.

1-2-1. "READ00"

도 18은 "READ00" 동작을 나타내고 있다. "READ00" 동작은 판독 전위(선택된 워드선의 전위)를 Vcgr00(예를 들면, 약 1.45V)으로 설정하고, 메모리 셀의 데이터가 "11", "10", "01" 중 어느 하나인지, "00"인지를 인식하는 동작이다.

"READ00" 동작은 판독 전위(선택된 워드선의 전위)의 레벨을 제외하고, "READ01" 동작과 거의 동일하게 되어 있다.

우선, 선택된 워드선의 전위를 Vcgr00, 선택 블록 내의 비선택된 워드선의 전위를 Vread로 하고, 비트선 BLe를 프리차지한 후, 부유 상태로 하여, 비트선 BLo를 접지 전위 Vss로 한다(BLe는 선택 비트선, BLo는 실드 비트선이다).

즉, "READ10"을 행한 후, "READ10"의 시각 RCLK8의 시점에서는 선택된 메모리 셀의 데이터가 "11", "10", "01"인 경우에는 Vcgr00에 의해, 이 선택된 메모리 셀은 온 상태로 되기 때문에, 비트선 BLe의 전하가 방전되고, 비트선 BLe의 전위는 0.3V 이하로 저하한다(선택 블록 내의 비선택된 메모리 셀은 Vread에 의해 온 상태이다).

이에 대하여, 선택된 메모리 셀의 데이터가, "00"인 경우에는 Vcgr00에 의해서는, 이 선택된 메모리 셀은 온 상태로 되지 않기 때문에, 비트선 BLe의 전하가 방전되지 않고, 비트선 BLe는, 프리차지 전위(약 0.8V)를 유지한다.

시각 SCLK10에서의 감지 노드의 데이터는 표 1 중 "READ00 : BL 방전 후"와 같다.

그 후, 시각 SCLK11에서, REG2가 Vsg로 되고, "10"인 경우에는 CAP2ij가 "H"이기 때문에, 감지 노드는 COMi로부터 Vdd로 충전되어 "H"로 된다. 이 때, 도 5의 COMHn은 Vss, COMVss도 Vss로 된다.

이 후, "READ01" 동작과 마찬가지로, 비트선 BLe의 전위가 감지되고, 또한 래치 회로 LATCH에 래치된다. 래치 회로 LATCH의 출력 노드 Naij에 유지되는 데이터는, 표 1 중 "READ00 : 감지 노드 방전 후"와 같다.

즉, 홀수 페이지 데이터가 "1"인 메모리 셀에서는, 래치 회로 LATCH의 출력 노드 Naij의 전위는 Vss로 되고, 홀수 페이지 데이터가 "0"인 메모리 셀에서는, 래치 회로 LATCH의 출력 노드 Naij의 전위는 Vdd로 된다.

이 후, CSLi를 "H"로 함으로써, 래치 회로 LATCH의 데이터(홀수 페이지 데이터)를, I/O선(IOj, nIOj)으로 출력하고, 또한 메모리칩의 외부로 출력한다.

2. 기입 동작(Program operation)

기입 동작은 도 14 및 도 15에 있어서 그 개요를 설명한 바와 같이, 2회의 기입 동작, 즉 짝수 페이지 데이터의 기입 동작과 홀수 페이지 데이터의 기입 동작으로 이루어진다.

2-1. 짝수 페이지 데이터의 기입 동작

우선, 짝수 페이지 데이터의 기입 동작의 개요(동작의 흐름도)에 대하여 설명하고, 그 후 구체적인 회로 동작(동작 타이밍)에 대하여 설명한다.

도 19는 짝수 페이지 데이터의 기입 동작의 개요를 나타내고 있다. 우선, 예를 들면 "80(16진수)" 커맨드가 칩 내에 입력된다. 이 후, 어드레스 신호가 칩 내에 입력되고, 이어서 짝수 페이지의 기입 데이터가 칩 내에 입력된다. 이 기입 데이터는, 칩 외부로부터 칩 내부의 I/O선 IOj, nIOj를 경유하여, 데이터 회로 내의 래치 회로 LATCH(도 2)에 입력된다(단계 ST1∼ST2).

다음에, 예를 들면 "10(16진수)" 커맨드가 칩 내에 입력된다. 그러면, 기입 펄스가 메모리 셀의 워드선에 인가된다(단계 ST3∼ST4).

여기서, 본 실시예에서는 기입 시간의 단축(기입의 고속화)을 위해서, n회째의 기입 펄스의 인가(단계 ST4)와 동시에, n-1회째의 기입 펄스의 인가에 의해 "01" 기입이 충분히 행해졌는지의 여부의 검출을 행하는 시퀀스(병렬 처리)를 채용하고 있다(단계 ST5).

단지, 이하에 도시한 바와 같이, 기입 시간의 단축(기입의 고속화)을 달성하는 그 외의 수단으로서, 본 실시예에서는 기입 전위(기입 펄스의 크기)를 점차로 상승시킴과 함께, 기입 동작의 당초에 있어서는 "01" 검증 판독을 행하지 않은 시퀀스를 채용한다.

따라서, 본 실시예에서는 "01" 검증 판독을 행하지 않는 경우에는 기입이 충분히 행해졌는지의 여부의 검출(단계 ST5)도 행하지 않는다.

기입 펄스를 워드선에 인가하는 수가 소정 횟수(예를 들면, 9회) 이하인 경우에는, "01" 검증 판독을 생략하고, 기입 펄스를 계속하여 인가한다(단계 ST6). 기입 동작의 당초에 검증 판독을 생략함으로써, 기입의 고속화를 도모할 수 있기 때문이다.

또, "01" 검증 판독(VERIFY01)은 "01" 기입을 행하는 메모리 셀에 대하여, 완전하게 데이터 "01"이 기입되었는지의 여부를 검증하는 검증에 있어서, 그 검증을 행하기 위해서, 검증 판독 전위 Vcgv01(도 13)로, 메모리 셀의 데이터를 판독하는 것을 말한다.

본 실시예에서는, 기입 전위(기입 펄스의 레벨)를 초기값으로 설정하여 기입 펄스의 인가를 개시하고, 이 후 기입 펄스를 인가 할 때마다 워드선에 인가하는 기입 전위를, 소정치(예를 들면, 약 0.2V)씩 점차로 상승시킨다.

예를 들면, 기입 전위를 약 0.2V씩 상승시킴으로써, 이상적으로는 "10" 기입 상태의 메모리 셀의 임계치 전압 분포의 폭을 0.2V 정도로 할 수 있다. 실제의 동작에서는, 검증 판독으로 생기는 소위 어레이 노이즈에 의해서, "01" 기입 상태의 메모리 셀의 임계치 전압 분포의 폭은 0.4V 정도가 된다.

또, 도 13에서는 기입 상태("10", "01", "00")의 메모리 셀의 임계치 전압 분포의 폭은, 0.4V 정도인 것을 전제로 하고 있다.

기입 동작의 개시로부터, 예를 들면 9회의 기입 펄스가 인가되기까지의 기간에 있어서는, 기입 전위는 충분히 낮게 설정되어 있고, "01" 기입을 행하는 메모리 셀에 대한 과잉의 기입(임계치 전압이 Vcgr01을 넘는 기입)이 행해지지 않는다.

이와 같이, 당초는 낮은 기입 전위를 갖는 펄스를 워드선에 인가하고, 펄스가 인가될 때마다, 점차로 기입 전위를 상승시키도록 한 것은 부유 게이트 전극에 조금씩 전자를 주입하여, 최종적으로 소정량의 전자를 부유 게이트 전극에 축적하기 위해서이다.

이 경우, 예를 들면 1회의 기입 펄스로 소정량의 전자를 한번에 부유 게이트 전극에 주입하는 경우와 비교하여, 1회의 기입 펄스에 의해 메모리 셀의 터널 산화막에 인가되는 전계가 낮기 때문에, 터널 산화막의 신뢰성이 향상된다.

또한, 기입 전위(기입 펄스의 레벨)는 낮은 값으로부터 높은 값으로 점차 상승시킨다. 즉, 기입 전위를 점차로 상승시키는 경우에는 당초의 기입 전위를 높은 값으로 설정하고 이 기입 전위를 점차로 하강시키는 경우에 비교하여, 경험적으로, 메모리 셀의 임계치 전압 분포의 폭을 좁게 할 수 있기 때문이다.

워드선에 대한 기입 펄스의 인가 횟수가, 예를 들면 10회 이상인 경우에는, "01" 기입을 행하는 메모리 셀에 대하여, 데이터 "01"가 완전하게 기입되었는지의 여부를 검증하기 위해서, 기입 펄스를 워드선에 인가한 후에, "01" 검증 판독이 행해진다(단계 ST6∼ST7).

또한, "01" 검증 판독에 의해 메모리 셀로부터 판독된 데이터는 "01" 기입이 충분히 행해졌는지의 여부를 나타내는 데이터이고, 이 데이터는 데이터 회로 내의 래치 회로 LATCH에 기억된다.

이 후, 다음의 기입 펄스를 워드선에 인가하는 동작(단계 ST4)과 병렬하여, 래치 회로 LATCH의 데이터에 기초하여, 직전의 기입 펄스에 의해 "01" 기입이 충분히 행해졌는지의 여부를 검증하는 동작(Program completion detection)이 실행된다(단계 ST5).

구체적으로는, 짝수 페이지 데이터의 기입 동작에서는, 도 14에 도시한 바와 같이, "11" 기입과 "01" 기입이 존재한다. "11" 기입은 소거 상태("11")를 유지하는 것을 의미하고, "01" 기입은 기입 펄스에 의해, 임계치 전압을 상승시켜, "11" 상태를 "01" 상태로 하는 것을 의미한다.

모든 선택된 메모리 셀(컬럼)에 대하여 소정의 데이터 "11", "01"이 충분히 기입된 경우(실제로는, "01" 기입의 대상이 되는 메모리 셀에 충분히 데이터 "01"이 기입된 경우)에는, 짝수 페이지 데이터의 기입 동작이 종료한다.

적어도 하나의 선택된 메모리 셀(컬럼)에 대하여 소정의 데이터 "11", "01"이 충분히 기입되지 않은 경우(실제로는, "01" 기입의 대상이 되는 메모리 셀 모두 충분히 데이터 "01"이 기입되지 않은 경우)에는, 계속해서 "01" 검증 판독 및 기입 펄스의 인가가 행해진다.

또, 일반적으로는 기입이 충분한 메모리 셀에 대해서는, 이후 터널 산화막에 고전계를 인가하지 않도록 하고, 기입이 불충분한 메모리 셀에 대해서만, 터널 산화막에 고전계를 더 계속하여 인가(재기입)하도록 하여, 기입 특성이 양호한 메모리 셀에 대하여 지나친 기입을 방지한다.

그런데, 본 실시예에서는 기입의 충분/불충분을 검출하는 동작(Program completion detection)을 기입 펄스를 워드선에 인가하는 동작과 병렬로 행하고 있지만, 예를 들면 기입 충분/불충분 검출(Program completion detection)을, "01" 검증 판독의 직후에 행하여, 그 후 Program completion detection의 결과가 불충분의 경우에, 재차 기입 펄스의 인가를 행하도록 해도 된다.

짝수 페이지 데이터의 기입 동작의 개요에 대해서는 이상과 같다.

상술한 바와 같이, 짝수 페이지 데이터의 기입 동작은 기입 펄스 인가, "01" 검증 판독(VERIFY01) 및 Program completion detection(기입이 충분히 행해졌는지의 여부의 검출)으로 이루어진다.

이하에서는, 이들 3개의 동작에 대하여 순서대로 상세히 설명한다.

2-1-1. 기입 펄스 인가

도 20은 기입 펄스 인가에 관한 동작 타이밍을 나타내고 있다. 데이터 회로(컬럼)측에서는 우선 "01" 기입을 행하는 경우(짝수 페이지 데이터 "0"을 메모리 셀에 기입하는 경우)에는, 기입 데이터를 칩 외부로부터 래치 회로 LATCH(도 2)에 입력하고, 래치 회로 LATCH의 노드 Naij에 "L"을 래치한다.

또한, "11" 기입을 행하는 경우(짝수 페이지 데이터 "1"을 메모리 셀에 기입하는 경우)에는 기입 데이터를 칩 외부로부터 래치 회로 LATCH(도 2)에 입력하고, 래치 회로 LATCH의 노드 Naij에 "H"를 래치한다.

한편, 워드선 제어 회로(로우)측에서는 우선 로우 어드레스 디코더(도 9, 도 11)에 있어서, RDECPB가 "L"로 설정된다. 이 때, RDECAD(도 9) 및 RDECADS1(도 11)은 모두 "L(Vss)"이고, 모든 메모리 셀 블록은 비선택 상태로 되어 있다.

이 후, RDECPB가 "L"로부터 "H"로 변화한다. 이 때, MOS 트랜지스터 TP4가 오프 상태, MOS 트랜지스터 TN21가 온 상태로 된다(도 9, 도 11).

또한, 선택된 메모리 셀 블록에서는 모든 로우 어드레스 신호 AROWi, …, AROWj가 "H"로 되고, RDECAD(도 9) 및 RDECADS1(도 11)이 모두 "H"로 된다. 비선택된 메모리 셀 블록에서는 로우 어드레스 신호 AROWi, …, AROWj 중 적어도 하나가 "L"이기 때문에, R DECAD(도 9) 및 RDECADS1(도 11)은, "L"을 유지한다.

선택된 메모리 셀 블록 내의 워드선 드라이버(도 10, 도 12)에서는 입력 신호 RDECAD, RDECADS1이 "H"로 되기 때문에, 발진 신호(클럭 신호) Owc에 의해, 고전압 스위치 회로(NMOS 차지 펌프 회로: 26)가 동작한다.

따라서, 선택된 메모리 셀 블록 내의 워드선 드라이버(도 10, 도 12)에서는 고전압 스위치 회로(26)의 출력 노드에, 전위 VRDEC에 기초하여 생성된 승압 전위 VpgmH(기입 전위 Vpgm보다도 2V 정도 높은 전위)가 전송된다.

예를 들면, 제1 메모리 셀 블록 내의 워드선 드라이버 RMAIN1(도 10)이 선택된 경우에는 출력 노드 TransferG1에, 전위 VpgmH(예를 들면, 약 18∼22V)이 전송되고, 제2 메모리 셀 블록 내의 워드선 드라이버 RMAIN2(도 12)가 선택된 경우에는 출력 노드 TransferG2에 전위 VpgmH가 전송된다.

그 결과, 전송용 트랜지스터 HNt1, HNt2, …, HNt16의 게이트는 충분히 높은 전위로 되고, 신호선 CG1, CG2, …, CG16의 전위는, 소위 임계치의 저하없이, 전송용 트랜지스터 HNt1, HNt2, …, HNt16을 경유하여, 워드선(컨트롤 게이트선) WL1, WL2,…, WL16로 전송된다.

또한, 신호선 SGD, SGS의 전위도, 전송용 트랜지스터 HN5, HN6을 경유하여, 셀렉트 게이트선 SG1, SG2로 전송된다.

여기서, 신호선 CG1, CG2, …, CG16 중, 선택된 1개의 신호선의 전위는 전환 회로(도 1)에 의해, Vpgm(예를 들면, 약 16 ∼ 20V)으로 설정되고, 남은 비선택된 신호선의 전위는 전환 회로(도 1)에 의해, Vpass(예를 들면, 약 10V)로 설정된다.

또한, 신호선 SGD의 전위는 Vdd로 설정되고, SGS의 전위는 Vss로 설정된다.

한편, 비선택된 메모리 셀 블록 내의 워드선 드라이버(도 10, 도 12)에서는 고전압 스위치 회로(26)의 출력 노드 TransferG1, TransferG2에, 전위 RDECAD, RDECADS2가 전송된다.

즉, 비선택된 메모리 셀 블록 내의 워드선 드라이버(도 10, 도 12)에서는 출력 노드 TransferG1, TransferG2는 모두 접지 전위 Vss로 된다.

그 결과, 전송용 트랜지스터 HNt1, HNt2, …, HNt16은 오프 상태로 되고, 워드선(컨트롤 게이트선) WL1, WL2, …, WL16은 부유 상태로 된다. 셀렉트 게이트선 SG1, SG2는 신호선 SGS, SGD에 의해 접지된다.

도 20의 동작 타이밍에 대해 상세히 설명한다. 또, 본 실시예에서는 비트선 BLe에 접속되는 메모리 셀이 선택되는 것으로서 설명한다.

로우측(워드선 제어 회로측)에서는 우선 시각 PLCK1에서, BSTON이 "H"로 된다. 이 때, 선택된 메모리 셀 블록에서는 워드선 드라이버 내의 고전압 스위치 회로의 출력 노드(TransferG1 또는 TransferG2)에, Vdd(RDECAD 또는 RDECADS2)이 전송된다.

또한, 시각 PCLK3에서, BSTON이 "L"로 되고, 시각 PCLK4에서, VRDEC가 VpgmH로 되기 때문에, 선택된 메모리 셀 블록에서는 워드선 드라이버 내의 고전압 스위치 회로의 출력 노드(TransferG1 또는 TransferG2)의 전위가 VpgmH로 상승한다.

한편, 컬럼측(데이터 회로측)에서는, 시각 PCLK1에서, BLC 및 BLCLMP가 각각 Vsg(예를 들면, 약 6V)로 되고, 시각 PCLK4에서, BLSe가 VsgHH로 된다. 그 결과, 래치 회로 LATCH와 비트선 BLe가 전기적으로 접속되고, 래치 회로 LATCH의 데이터가 비트선 BLe로 전송된다.

예를 들면 "01" 기입을 행하는 메모리 셀이 접속되는 비트선(선택 비트선) BLe에는 래치 회로 LATCH로부터 Vss가 전송된다(래치 회로의 노드 Naij는 Vss). 또한, "11" 기입을 행하는(소거 상태를 유지하는) 메모리 셀이 접속되는 비트선(선택 비트선) BLe에는 래치 회로 LATCH로부터 Vdd가 전송된다(래치 회로의 노드 Naij는 Vdd).

또, 비선택 비트선 BLo의 전위는, Vdd로 설정된다. 즉, BLSo는 항상 Vss로 설정되고, 시각 PLCK4에서, BIASo가 VsgHH로 되고, BLCRL이 Vdd로 되기 때문에, BLCRL로부터 비트선 BLo에 Vdd가 전송된다.

그리고, 비트선 BLe, BLo의 충전이 종료된 후, 시각 PCLK5에서, 비선택된 워드선 CG unselect가 Vpass(예를 들면, 약 10V)로 설정된다. 또한, 시각 PCLK6에서는 선택된 워드선 CG select가 Vpgmm(예를 들면, 16 ∼ 20V 정도)으로 설정된다.

"10" 기입을 행하는 메모리 셀이 접속되는 선택 비트선 BLe는 Vss이기 때문에, 그 메모리 셀의 채널 전위도 Vss이다. 따라서, "10" 기입을 행하는 메모리 셀에서는, 채널과 컨트롤 게이트 전극(선택된 워드선) 사이에 고전계가 걸리고, 채널로부터 부유 게이트 전극에 전자가 주입된다.

"11" 기입을 행하는 메모리 셀이 접속되는 비선택 비트선 BLe는 Vdd이고, 셀렉트 게이트선 SG1도, Vdd이다. 즉, "11" 기입을 행하는 메모리 셀과 비트선 사이에 접속되는 셀렉트 트랜지스터는 차단된다.

따라서, 비선택된 워드선의 전위가 Vpass로 되고, 선택된 워드선의 전위가 Vpgm으로 되면, "11" 기입을 행하는 메모리 셀의 채널과 워드선 사이의 용량 결합에 의해, "11" 기입을 행하는 메모리 셀의 채널 전위는, 8V 정도까지 상승한다.

그 결과, "11" 기입을 행하는 메모리 셀에서는, 채널과 컨트롤 게이트 전극(선택된 워드선) 사이에 고전계가 인가되지 않고, 채널로부터 부유 게이트 전극에 전자가 주입되지 않는다("01" 기입이 금지된다. 즉, 소거 상태를 유지한다).

그런데, 비트선 BLo의 전위는 Vdd이다. 따라서, 셀렉트 게이트선 SG1이 Vdd로 되면, 비트선 BLo에 접속되는 셀렉트 트랜지스터는 차단된다. 즉, 비트선 BLo에 접속되는 비선택된 메모리 셀에서는 채널 전위가 상승하여, "01" 기입이 금지된다.

또, 시각 PCLK6으로부터 시각 CCLK10/PRCV1까지의 기간에, 기입 펄스는 선택된 워드선에 인가된다.

그리고, 시각 PRCV1에서, 선택된 워드선의 전하를 방전하여, 선택된 워드선의 전위를 Vpgm으로부터 Vss로 한다. 또한, 시각 PRCV2에서, 비선택된 워드선의 전하를 방전하여, 비선택된 워드선을 전송 전위 Vpass로부터 Vss로 한다. 또한, 시각 PRCV3에서 비트선 BLe, BLo의 전하를 방전한다.

2-1-2. "VERIFY01"

도 21은 "01" 검증 판독의 동작 타이밍을 나타내고 있다. "01" 검증 판독(VERIFY01)에서는 비트선을 프리차지한 후, 선택된 워드선을 Vcgv01(예를 들면, 약 1.75V)로 하여, 비트선의 전위 변화를 검출하여, 메모리 셀의 데이터를 판독한다.

여기서, 래치 회로 LATCH(도 2)에는, 이미 기입 데이터가 래치되어 있기 때문에, 검증 판독에서는, 판독 데이터가 기입 데이터와 충돌하지 않도록 해야 한다.

그래서, 비트선에 대한 프리차지나, 방전(셀 데이터의 판독)을 행하고 있는 동안에, 래치 회로 LATCH에 기억된 기입 데이터를, 노드 CAP2ij로 전송하고, 또한 일시 기억한다.

구체적으로는, 이하와 같아진다.

우선, 시각 RCLK1에서, CAPCRG 및 VREG를 각각 Vdd로 설정하고, 시각 RCLK4에서 BOOT를 Vss로 설정한다. 시각 RCLK5에서, VREG가 Vss로 되면 노드 CAP2ij는 Vss로 리세트된다. 또, 그 동안, DTG2는 Vss로 되어 있다.

시각 RCLK9/SCLK1에서, CAPCRG가 Vss로 되고, 노드 CAP2ij는 부유 상태로 된다. 이 후, 시각 SCLK2에서 DTG2가 Vsg(예를 들면, 약 4.5V)로 되어, 래치 회로 LATCH에 래치된 기입 데이터는 MOS 트랜지스터 TN2를 경유하고, 노드 CAP2ij로 전송되고, 또한 일시 기억된다.

즉, 짝수 페이지의 기입 데이터가 "0"인 경우("01" 기입을 행하는 경우)에는, 래치 회로 LATCH의 노드 Naij가 "L"이기 때문에, 노드 CAP2ij는 Vss로 된다.

또한, 짝수 페이지의 기입 데이터가 "1"인 경우("11" 기입을 행하는 경우)에는 래치 회로 LATCH의 노드 Naij가 "H"이기 때문에, 노드 CAP2ij는 Vdd로 된다.

이 후, 시각 SCLK3에서, DTG2가 Vdd로 되고 시각 SCLK4에서, BOOT가 Vdd로 된다.

이 때, 짝수 페이지의 기입 데이터가 "0"인 경우("01" 기입을 행하는 경우)에는, 노드 CAP2ij는 Vss 그대로 된다. 또한, 짝수 페이지의 기입 데이터가 "1"인 경우("11" 기입을 행하는 경우)에는, 노드 CAP2ij의 전위는 캐패시터 DLN(C2)에 의해 부팅되기 때문에, Vdd(예를 들면, 약 2.3V)로부터 3.5V 정도로 상승한다.

이 후, 시각 SCLK5에서, DTG2가 Vss로 되어, 노드 CAP2ij는 래치 회로 LATCH에서 전기적으로 분리된다.

한편, 메모리 셀의 데이터는 통상의 판독 동작(READ01)과 마찬가지로 하여, 비트선 BLe로 판독된다.

즉, 비트선 BLe의 프리차지 등을 행한 후, 시각 RCLK7에서, SGS가 Vread로 되어, 메모리 셀의 데이터에 따라서 비트선 BLe의 전위가 변화한다.

예를 들면, "11" 기입을 행하는 선택 메모리 셀(짝수 페이지의 기입 데이터가 "1"인 선택 메모리 셀)에서는 Vcgv01에 의해, 그 선택 메모리 셀이 온 상태로 되기 때문에, 비트선 BLe의 전하가 방전되고, 비트선 BLe는 0.3V 이하의 전위로 된다.

또한, "01" 기입을 행하는 선택 메모리 셀(짝수 페이지의 기입 데이터가 "0"인 선택 메모리 셀)에 있어서, "01" 기입이 불충분한 경우에는 Vcgv01에 의해, 그 선택 메모리 셀이 온 상태로 되기 때문에, 비트선 BLe의 전하가 방전되고, 비트선 BLe는 0.3V 이하의 전위로 된다.

또한, "01" 기입을 행하는 선택 메모리 셀(짝수 페이지의 기입 데이터가 "0"인 선택 메모리 셀)에 있어서, "01" 기입이 충분한 경우에는, Vcgv01에 의해, 그 선택 메모리 셀은 오프 상태로 되기 때문에, 비트선 BLe의 전하는 방전되지 않고, 비트선 BLe는 0.8V를 유지한다.

이 후, 시각 SCLK6에서, SEN 및 LAT이 함께 "L", SENB 및 LATB가 모두 "H"가 되고, 데이터 회로 내의 래치 회로 LATCH, 즉 클럭드 인버터 CINV1, CINV2가 비동작 상태로 된다.

또, 이 때, 기입 데이터는 이미 노드 CAP2ij에 전송되고, 또한 시각 SCLK5의 시점에서 노드 CAP2ij는 래치 회로 LATCH에서 전기적으로 절단되어 있다.

시각 SCLK7에서, BLC가 Vsg(예를 들면, 약 4.5V), nPRST이 "L"로 됨으로써, 감지 노드(DTNij)가 충전되고 감지 노드는 Vdd로 된다(Naij도 Vdd로 된다). 또한, 시각 SCLK8에서, nPRST가 Vdd로 되면, 감지 노드(DTNij)는 부유 상태로 된다.

시각 SCLK9에서 BLCLMP가 Vsense(예를 들면, 약 1.6V)로 되면 비트선 BLe로 판독된 메모리 셀의 데이터는 감지 노드(DT Nij)로 전송된다.

즉, "11" 기입을 행하는 선택 메모리 셀(짝수 페이지의 기입 데이터가 "1"인 선택 메모리 셀)과, "01" 기입을 행하는 선택 메모리 셀(짝수 페이지의 기입 데이터가 "0"인 선택 메모리 셀) 중 기입이 불충분한 메모리 셀에 대해서는 비트선 BLe는 0.3V 이하의 전위로 되어 있기 때문에, 감지 노드(DTNij)도 0.3V 이하의 전위로 저하한다.

"01" 기입을 행하는 선택 메모리 셀(짝수 페이지의 기입 데이터가 "0"인 선택 메모리 셀) 중 기입이 충분히 행해진 메모리 셀에 대해서는, 비트선 BLe의 전위는, 0.8V를 유지하고 있기 때문에, 클램프용 MOS 트랜지스터 TN9가 차단되어, 감지 노드(DTNij)는 Vdd를 유지한다.

시각 SCLK10에 있어서, 감지 노드(DTNij)의 전위는 표 2 중 "Verify01 : BL 방전 후"에 나타낸 바와 같이 된다.

짝수 페이지의 검증 판독

		"01" 기입
	"11" 기입	<불충분>	<충분>
래치 노드N1	H	L	L	[데이터 로드 후]
감지 노드Ns	L	L	H	[제1 검증 리드 Verify 01 : BL 방전 후]
감지 노드Ns	H	L	H	[제1 검증 리드 Verify 01 : 감지 노드 방전 후]
래치 노드 N1	H	L	H	[재기입 데이터]

이 후, 통상의 판독 동작(READ01)과 달리, "01" 검증 판독에서는 시각 SCLK11에서, REG2가 Vsg로 되어, MOS 트랜지스터 TN6이 온 상태로 된다.

"11" 기입을 행하는 경우(짝수 페이지의 기입 데이터가 "1"인 경우)에는 노드 CAP2ij에는 "H"가 래치되어 있기 때문에, MOS 트랜지스터 TN1은 온 상태이다. 즉, COMi(Vdd로 설정되어 있다)와 감지 노드(DTNij)가 단락하고, 그 결과 감지 노드(DTN ij)는 Vdd로 된다.

"01" 기입을 행하는 경우(짝수 페이지의 기입 데이터가 "0"인 경우)에는 노드 CAP2ij에는 "L"이 래치되어 있기 때문에, MOS 트랜지스터 TN1은 오프 상태이다. 즉, COMi(Vdd로 설정되어 있다)와 감지 노드(DTNij)는 전기적으로 분리되고 있기 때문에, 감지 노드(DTNij)의 전위의 변화는 없다.

따라서, 시각 SCLK12에서의 감지 노드(DTNij)의 전위는 표 2 중 "Verify01 : 감지 노드 충전 후"에 나타내는 바와 같다.

이 후, 시각 SCLK13에서, SEN이 Vdd, SENB가 Vss로 되고, 클럭드 인버터 CINVl이 동작 상태가 되어, 감지 노드(DTNij)의 전위를 감지한다.

표 2 중에 도시한 바와 같이, "11" 기입의 경우 및 "01" 기입이 충분한 경우에는, 감지 노드(DTNij)는 각각 "H"이기 때문에, 클럭드 인버터 CINV1의 출력 노드 Nbij는 Vss로 된다. 또한, "01" 기입이 불충분한 경우에는, 감지 노드(DTNij)는 "L"이기 때문에, 클럭드 인버터 CINV1의 출력 노드 Nbij는 Vdd로 된다.

이 후, 시각 SCLK14에서, LAT가 Vdd, LATB가 Vss로 되고, 판독 데이터가 래치 회로 LATCH에 래치된다.

즉, "11" 기입인 경우 및 "01" 기입이 충분한 경우에는 노드 Naij는 Vdd로 되고 노드 Nbij는 Vss로 된다. "01" 기입이 불충분한 경우에는 노드 Naij는 Vss로 되고, 노드 Nbij는 Vdd로 된다.

"01" 검증 판독을 종료한 시점에서의 래치 회로 LATCH의 데이터는 표 2 중 "재기록 데이터"에 도시한 바와 같아진다.

또, 이 래치 회로 LATCH의 데이터가 신규의 기입 데이터(짝수 페이지 데이터)로서, 이후, 사용된다. 즉, "VERIFY01"에 있어서, 노드 CAP2ij에 래치된 데이터는 후술하는 Program completion detection에서 소거된다.

이와 같이 함으로써, 기입 데이터(짝수 페이지 데이터)가 "0"(즉, "L")일 때에, 기입("01" 기입)을 실행함과 함께, 기입이 충분해지면, 기입 데이터를 "0" ("L")로부터 "1"("H")로 변화시키고, 그 이후는 기입("01" 기입)이 행해지지 않도록 하고 있다.

그런데, 상술한 "01" 검증 판독에 있어서, 시각 SCLK4에서, BOOT를, Vss로부터 Vdd로 하여, "11" 기입인 경우 노드 CAP2ij의 전위를 4V 정도까지 부팅하고 있는 이유는 시각 SCLK11에서, REG2를 Vsg로 하였을 때에, 감지 노드 (DTNij)를, N 채널 MOS 트랜지스터 TN1의 임계치 전압분의 임계치의 저하없이, Vdd로 설정하기 위함이다.

가령, "11" 기입인 경우의 노드 CAP2ij의 전위가 Vdd(예를 들면, 약 2.3V)이라고 하면, 시각 SCLK11에서, 감지 노드(DTNij)는 1.5V 정도까지밖에 상승하지 않는다.

논리 동작 상, 감지 노드의 1.5V를 "H"라고 인식할 수 있다고 생각되지만, 이 경우, 감지 시간(SCLK13)에서, 클럭드 인버터 CINV1에 있어서 관통 전류가 흐르는 결점이 있다. 데이터 회로는 칩 내에 4000개 혹은 8000개 혹은 16000개 있음으로, 모든 데이터 회로의 클럭드 인버터 CINV1에 관통 전류가 흐른다고 하면, 칩 합계에서는 100㎃ 정도의 대전류로 된다.

그 결과, 칩 내 전원 전위 Vdd가 강하하거나 소비 전류가 대폭 증가한다고 하는 문제가 생긴다.

본 실시예와 같이, "11" 기입인 경우의 노드 CAP2ij의 전위를 4V 정도까지 부팅해 두면, MOS 트랜지스터 TN1에서의 임계치의 저하없이, 감지 노드(DTNij)를 충전할 수 있고, 상술한 바와 같은 전원 전위 Vdd의 강하나 소비 전류의 증대를 막을 수 있다.

이상의 "01" 검증 판독 시의 동작을 요약하면, 다음과 같이 된다.

즉, 래치 회로 LATCH에 래치된 기입 데이터가 DRAM 셀에 전송된 후, 판독 데이터가 감지 노드(DTNij)로 전송된다.

이 때, DRAM 셀에 래치된 데이터가 "H", 즉 "11" 기입 또는 "01" 기입이 충분하다는 것을 나타내고 있으면, 판독 데이터에 상관없이, 감지 노드(DTNij)는 "H"로 된다.

즉, DRAM 셀에 래치된 데이터가 "L", 즉 "01" 기입이 불충분하다는 것을 나타내고 있을 때만, 메모리 셀의 상태로 따른 데이터가 감지 노드(DTNij)로 전송된다.

예를 들면 메모리 셀의 상태가 "01" 상태에 달하지 못한 경우("01" 불충분인 경우)에는, 감지 노드(DTN ij)는 "L"로 되고, 메모리 셀의 상태가 "01" 상태에 달한 경우("01" 충분인 경우)에는 감지 노드(DTN ij)는 "H"로 된다.

그리고, 감지 노드(DTNij)의 데이터는, 래치 회로 LATCH에 래치된다.

또, 이후는 래치 회로 LATCH에 래치된 데이터에 기초하여, 다음의 기입 펄스의 인가 및 다음의 "01" 검증 판독이 행해진다.

2-1-3. 기입 충분/불충분 검출(Program completion detection)

"VERIFY01" 후, "01" 기입을 행하는 메모리 셀 모두에 대하여, 완전하게 "01" 기입이 행해졌는지의 여부를 검출하는 "Program completion detection" 동작이 행해진다. 이 검출은 "VERIFY01"에 의해서 래치 회로 LATCH에 래치된 데이터(표5 참조)에 기초하여 행해진다. 그리고, "01" 기입이 충분하지 않은 경우에는 재기입(기입 펄스의 인가)이 실행되고, "01" 기입이 충분한 경우에는 기입(기입 펄스의 인가)을 종료한다.

도 22는 "Program completion detection"의 동작 타이밍을 나타내고 있다. 이 "Program completion detection"에서는 도 5의 일괄 검지 회로가 사용된다.

또, "VERIFY01"을 종료한 후에, 다음의 "기입 펄스의 인가"가 즉시 행해지고, "Program completion detection"은, 이 "기입 펄스의 인가"와 병렬로 실행된다.

따라서, 시각 PCLK7/CCLK1은 도 22 중에서의 각 PCLK7/CCLK1과 동일하다.

또한, 짝수 페이지 데이터의 기입 동작에서의 "Program completion detection"에서는, 시각 CCLK5이 시각 CCLK9로 된다. 즉, 시각 CCLK5까지의 동작이 실행되고, 시각 CCLK5 내지 시각 CCLK9까지의 동작은 생략된다.

또, 시각 CCLK5 내지 시각 CCLK9까지의 동작은, 후술하는 홀수 페이지 데이터의 기입 동작에서의 "Program completion detection"에 있어서 실행된다.

우선, 시각 CCLK1에서, CAPCRG가 Vsg, VREG가 Vdd로 되어 노드 CAP2ij가 충전되어, 노드 CAP2ij의 전위는 Vdd로 된다(DTG2는 Vss).

이 때, "VERIFY01"에 있어서, 노드 CAP2ij에 래치된 데이터(짝수 페이지 데이터)는 소멸한다. 그러나, "VERIFY01"에 있어서, 이미, 새로운 기입 데이터가 래치 회로 LATClJ에 래치되어 있기 때문에, 기입 데이터가 완전하게 소멸되지는 못한다.

즉, 기입 데이터(짝수 페이지 데이터)가 "0"(즉, "L")일 때에, 기입("01" 기입)이 실행되지만, 기입이 충분해지면 기입 데이터는 "0"에서 "1"로 변화하고, 그 이후는 기입("01" 기입)이 행해지지 않도록 하고 있다.

이 후, 시각 CCLK2(DCLK1)에서, COMHn(도 5)이 Vss로부터 Vdd, NCOML(도 5)가 Vdd로부터 Vss로 되면, COMi1 및 COMi2는 각각 Vdd, 또한 부유 상태로 되고, NCOM은 Vss, 또한 부유 상태로 된다.

시각 DCLK2에서, 예를 들면 REG2-0이 Vdd로 된다. 이 때, 도 5에 있어서, 제1 및 제5 데이터 회로가 선택되고, 제1 데이터 회로 내의 REG2와 제5 데이터 회로 내의 REG2가 각각 Vdd로 된다.

제1 및 제5 데이터 회로 양쪽에 있어서, 래치 회로 LATCH의 노드 Naij의 데이터가 Vdd인 경우(표5 참조), 즉 "11" 기입(기입 비선택) 또는 "01" 기입이 충분한 경우에는 감지 노드 DTNij는 Vdd를 유지하고 있기 때문에, MOS 트랜지스터 TN6(도 2)은 오프 상태로 되어, COMi1 및 COMi2는 Vdd를 유지한다. 따라서, NCCM은 Vss를 유지한다.

한편, 제1 및 제5 데이터 회로 중 적어도 한쪽에 있어서, 래치 회로 LATCH의 노드 Naij의 데이터가 Vss인 경우(표5 참조), 즉 "01" 기입이 불충분한 경우에는 감지 노드 DTNij는 Vss를 유지하고 있기 때문에, MOS 트랜지스터 TN6(도 2)은 온 상태로 되고, COMi1또는 COMi2은, Vdd로부터 Vss로 변화한다. 따라서, NCOM은, Vss로부터 Vdd로 변화한다.

마찬가지로 하여, 순차적으로, REG2-1, REG2-2, REG2-3가 Vdd로 된다. 즉, REG2-1이 Vdd일 때, 제2 및 제6 데이터 회로가 선택되고, REG2-2가 Vdd일 때, 제3 및 제7 데이터 회로가 선택되고, REG2-3가 Vdd일 때, 제4 및 제8 데이터 회로가 선택되어, 각각의 데이터 회로에서, 래치 회로 LATCH의 상태, 즉 "01" 기입의 충분/불충분이 검출된다.

그 결과, 제1 내지 제8 데이터 회로의 모두로부터 "11" 기입(기입 비선택) 또는 "01" 기입이 충분한 것을 나타내는 데이터가 출력되면, 시각 CCLK3의 시점에서 NCOM은 Vss로 된다. 또한, 제1 내지 제8 데이터 회로 중 적어도 1개로부터 "10" 기입이 불충분한 것을 나타내는 데이터가 출력되면, 시각 CCLK3의 시점에서, NCOM은 Vdd로 된다.

또한, FLAG 노드(도 5)에는 모든 컬럼이 병렬로 접속되어 있다. 따라서, 사전에 FLAG 노드를 Vdd 또한 부유 상태로 설정해두고, 이 후, 시각 CCLK3에서, COLPRE를 Vdd로 설정하고, MOS 트랜지스터 TN17(도 5)을 온 상태로 한다.

이 때, 모든 컬럼에 대응하는 모든 데이터 회로에서 "11" 기입(기입 비선택)또는 "01" 기입이 충분한 것을 나타내는 데이터가 출력되고 있는 경우, NCOM은 Vss이기 때문에, MOS 트랜지스터 TN16(도 5)은 오프 상태로 된다. 따라서, FLAG 노드는 Vdd를 유지한다.

또한, 모든 컬럼에 대응하는 모든 데이터 회로 중 적어도 1개로부터 "01" 기입이 불충분한 것을 나타내는 데이터가 출력되고 있는 경우, NCOM은 Vdd로 되기 때문에, MOS 트랜지스터 TN16(도 5)은 온 상태로 된다. 따라서, FLAG 노드는 Vdd로부터 Vss로 변화한다.

이와 같이, 모든 컬럼에 있어서, "01" 기입이 불충분한 메모리 셀이 존재하지 않은 경우에만, FLAG 노드는 Vdd를 유지하고, 적어도 하나의 컬럼에 있어서, "01" 기입이 불충분한 메모리 셀이 존재하는 경우에는 FLAG 노드는 Vss로 된다.

따라서, 이 FLAG 노드의 레벨을 검출하여, FLAG 노드가 Vdd인 경우, 즉 "01" 기입이 불충분한 컬럼(메모리 셀)이 존재하지 않은 경우에는 짝수 페이지 데이터의 기입 루틴을 종료한다. 또한, FLAG 노드가 Vss인 경우, 즉 "01" 기입이 불충분한 컬럼(메모리 셀)이 적어도 1개 존재하는 경우에는 다시 "01" 검증 판독을 행하고, 이 후 기입 펄스의 인가와 병렬로 Program completion detection을 행한다.

또, 불량 셀이 존재하기 때문에, 리던던시 회로에 의해 스페어 셀로 치환된 불량 컬럼(치환의 단위는 8 컬럼으로 한다)에서는 도 5의 일괄 검지 회로(10)의 퓨즈 소자가 절단된다. 따라서, 이 불량 컬럼을 위해서, FLAG 노드가 Vss로 되는 일은 없다.

2-2. 홀수 페이지 데이터의 기입 동작

우선, 홀수 페이지 데이터의 기입 동작의 개요(동작의 흐름도)에 대하여 설명하고, 그 후 구체적인 회로 동작(동작 타이밍)에 대하여 설명한다.

도 23은 홀수 페이지 데이터의 기입 동작의 개요를 나타내고 있다. 홀수 페이지 데이터의 기입을 행하기 전에, 이미, 상술한 바와 같은 짝수 페이지 데이터의 기입이 완료되어 있기 때문에, 메모리 셀의 상태는 "11" 상태 또는 "01" 상태에 있다.

우선, 예를 들면 "80(16진수)" 커맨드가 칩 내에 입력된다. 이 후, 어드레스 신호가 칩 내에 입력되고, 이어서 홀수 페이지의 기입 데이터가 칩 내에 입력된다. 이 기입 데이터는 칩 외부로부터 칩 내부의 I/O선 IOj, nIOj를 경유하여, 데이터 회로 내의 래치 회로 LATCH(도 2)에 입력된다(단계 ST1∼ST2).

다음에, 예를 들면 "10(16진수)" 커맨드가 칩 내에 입력된다. 그러면, 우선 메모리 셀에 기억된 짝수 페이지 데이터가 판독된다(Internal Data Load). 이 후, 칩 외부로부터 입력된 홀수 페이지 데이터(기입 데이터)와 상기한 바와 같이 메모리 셀로부터 판독된 짝수 페이지 데이터에 기초하여, 기입 펄스의 인가가 실행된다(단계 ST3∼ST5).

여기서, 본 실시예에서는 기입 시간의 단축(기입의 고속화)을 위해, n회째의 기입 펄스의 인가(단계 ST5)와 동시에, n-1회째의 기입 펄스의 인가에 의해, "10" 기입 및 "00" 기입이 충분히 행해졌는지의 여부의 검출을 행하는 시퀀스(병렬 처리)를 채용하고 있다(단계 ST5∼ST7).

단지, 이하에 도시한 바와 같이, 기입 시간의 단축(기입의 고속화)을 달성하는 그 외의 수단으로서, 본 실시예에서는 기입 전위(기입 펄스의 크기)를 점차로 상승시킴과 함께, 기입 동작 당초에 있어서는 "10" 검증 판독 및 "00" 검증 판독을 각각 행하지 않은 시퀀스를 채용한다.

따라서, 본 실시예에서는 "10" 검증 판독을 행하고 있지 않는 경우에는, "1 0" 기입이 충분히 행해졌는지의 여부의 검출도 행해지지 않는다. 또한, "00" 검증 판독을 행하고 있지 않는 경우에는 "00" 기입이 충분히 행해졌는지의 여부의 검출도 행해지지 않는다.

또, "10" 검증 판독(VERIFY10)은, "10" 기입을 행하는 메모리 셀에 대하여, 완전하게 데이터 "10"이 기입되었는지의 여부를 검증하는 검증에 있어서, 그 검증을 행하기 위해서 검증 판독 전위 Vcgv10(도 13)으로, 메모리 셀의 데이터를 판독하는 것을 말한다.

또한, "00" 검증 판독(VERIFY00)은, "00" 기입을 행하는 메모리 셀에 대하여, 완전하게 데이터 "00"이 기입되었는지의 여부를 검증하는 검증에 있어서, 그 검증을 행하기 위해서 검증 판독 전위 Vcgv00(도 13)로, 메모리 셀의 데이터를 판독하는 것을 말한다.

기입 펄스를 워드선에 인가하는 수가 제1의 소정 횟수(예를 들면, 9회) 이하인 경우에는 "10" 검증 판독을 생략하고, 기입 펄스를 계속하여 인가한다(단계 ST10). 기입 펄스를 워드선에 인가하는 수가 제2의 소정 횟수(예를 들면, 13회) 이하의 경우에는, "00" 검증 판독을 생략한다(단계 ST8A, 8B).

"00" 검증 판독을 생략하는 횟수가 "10" 검증 판독을 생략하는 횟수보다도 많은 것은 "00" 상태 쪽이 임계치 전압이 높고, 기입하기 어렵기 때문이다. 검증 판독을 생략함으로써 기입하여 전체를 고속화할 수 있다.

본 실시예에서는, 기입 전위(기입 펄스의 레벨)를 초기값으로 설정하고 기입 펄스의 인가를 개시하고, 이 후 기입 펄스를 인가 할 때마다 워드선에 인가하는 기입 전위를 소정치(예를 들면, 약 0.2V)씩 점차로 상승시켜 간다.

예를 들면 기입 전위를 약 0.2V씩 상승시킴으로써, 이상적으로는 "00" 기입 상태의 메모리 셀 및 "10" 기입 상태의 메모리 셀의 임계치 전압 분포의 폭을 0.2V 정도로 할 수 있다. 실제의 동작에서는 검증 판독으로 생기는 소위 어레이 노이즈에 의해서, "10" 기입 상태의 메모리 셀 및 "00" 기입 상태의 메모리 셀의 임계치 전압 분포의 폭은, 0.4V 정도로 된다.

기입 동작의 개시로부터, 예를 들면 9회의 기입 펄스가 인가되기까지의 기간(검증 판독을 생략하고 있는 동안)에서는 기입 펄스의 전압은 충분히 낮아, "10" 기입을 완전하게 행하는 데 대하여 충분히 낮은 값으로 설정되어 있다. 또한, 기입 동작의 개시로부터, 예를 들면 13회의 기입 펄스가 인가되기까지의 기간에 있어서는 기입 전위는 "00" 기입을 완전하게 행하는 데 대하여 충분히 낮은 값으로 설정되어 있다.

따라서, "10" 기입을 행하는 메모리 셀이나 "00" 기입을 행하는 메모리 셀에 대하여, 지나친 기입(임계치 전압이 Vcgr00을 넘는 기입)이 행해지지는 않는다.

이와 같이, 기입의 당초에 있어서 검증 판독을 생략하는 것은 상술한 바와 같은 기입 전위를 서서히 상승시키는 방법으로는, 기입 당초에 있어서 메모리 셀에 소정의 데이터가 충분히 기입되어 있을 가능성은 거의 없기 때문에, 검증 판독을 행하는 것보다도, 이것을 생략하여 기입 속도의 고속화를 도모하는 편이 유리하기 때문이다.

또한, 기입 당초에는 낮은 기입 전위를 갖는 펄스를 워드선에 인가하고, 펄스가 인가될 때마다, 점차로, 기입 전위를 상승시키도록 한 것은, 부유 게이트 전극에 조금씩 전자를 주입하여, 최종적으로, 소정량의 전자를 부유 게이트 전극에 축적하기 위해서이다.

이 경우, 예를 들면 1회의 기입 펄스로 소정량의 전자를 한번에 부유 게이트 전극에 주입하는 경우에 비교하여, 1회의 기입 펄스에 의해 메모리 셀의 터널 산화막에 인가되는 전계가 낮게 되기 때문에, 터널 산화막의 신뢰성이 향상된다.

또한, 기입 전위(기입 펄스의 레벨)는 낮은 값으로부터 높은 값으로 점차로 상승시킨다. 즉, 기입 전위를 점차로 상승시키는 경우에는 당초의 기입 전위를 높은 값으로 설정하여 이 기입 전위를 점차로 하강시키는 경우에 비교하여, 경험적으로 메모리 셀의 임계치 전압 분포의 폭을 좁게 할 수 있기 때문이다.

워드선에 대한 기입 펄스의 인가 횟수가 예를 들면 10회 이상인 경우에는 "10" 기입을 행하는 메모리 셀에 대하여, 데이터 "10"이 완전하게 기입되었는지의 여부를 검증하기 위해서, 기입 펄스를 워드선에 인가한 후에, "10" 검증 판독이 행해진다(단계 ST10∼ST11).

또한, 워드선에 대한 기입 펄스의 인가 횟수가 예를 들면 14회 이상인 경우에는, "00" 기입을 행하는 메모리 셀에 대하여, 데이터 "00"이 완전하게 기입되었는지의 여부를 검증하기 위해서, 기입 펄스를 워드선에 인가한 후에, "00" 검증 판독이 행해진다(단계 ST8A∼ST9A, ST8B∼ST9B).

"10" 검증 판독에 의해 메모리 셀로부터 판독된 데이터는 "10" 기입이 충분히 행해졌는지의 여부를 나타내는 데이터로서, 이 데이터는 "10" 기입의 대상이 되는 컬럼에 존재하는 데이터 회로 내의 래치 회로 LATCH에 기억된다.

"00" 검증 판독에 의해 메모리 셀로부터 판독된 데이터는 "00" 기입이 충분히 행해졌는지의 여부를 나타내는 데이터로서, 이 데이터는 "00" 기입의 대상이 되는 컬럼에 존재하는 데이터 회로 내의 래치 회로 LATCH에 기억된다.

기입이 충분한 메모리 셀에는, 이후 기입은 행해지지 않는다. 기입이 불충분한 메모리 셀에 대해서는 추가 기입이 행해진다. 검증 판독의 결과, 기입이 불충분한 메모리 셀이 있는지를 검지하는 동작이 행해진다. 이 동작은 검증 판독 후에 행해도 되지만, 동작 시간 단축을 위해서 프로그램 펄스 인가 중에 행한다. 모든 컬럼에 기입이 충분히 행해져 있으면, 기입이 종료한다.

이 후, 다음의 기입 펄스를 워드선에 인가하는 동작(단계 ST5)과 병렬로, 래치 회로 LATCH의 데이터에 기초하여, 직전의 기입 펄스에 의해 "10" 기입 또는 "00" 기입이 충분히 행해졌는지의 여부를 검증하는 동작(Program completion detection)이 실행된다(단계 ST6∼ST7).

구체적으로는, 홀수 페이지 데이터의 기입 동작에서는, 도 15에 도시한 바와 같이, "11", "10", "01", "00"의 4 종류의 기입이 존재한다. "11" 기입과 "01" 기입은 짝수 페이지 데이터를 기입한 후의 메모리 셀의 상태를 유지하는 것이다. 또한, "10" 기입은 기입 펄스에 의해, 임계치 전압을 상승시켜, "11" 상태를 "10" 상태로 하는 것을 의미하고, "00" 기입은 기입 펄스에 의해, 임계치 전압을 상승시켜, "01" 상태를 "00" 상태로 하는 것을 의미한다.

모든 선택된 메모리 셀(컬럼)에 대하여 소정의 데이터 "11", "10", "01", "00"이 충분히 기입된 경우(실제로는, "00", "10" 기입의 대상이 되는 메모리 셀에 충분히 데이터 "00", "10"이 기입된 경우)에는, 홀수 페이지 데이터의 기입 동작이 종료한다(단계 ST6).

적어도 하나의 선택된 메모리 셀(컬럼)에 대하여 소정의 데이터 "11", "10", "01", "00"이 충분히 기입되지 않은 경우(실제로는, "00", "10" 기입의 대상이 되는 메모리 셀에 충분히 데이터 "00", "10"이 기입되어 있지 않은 경우)에는, 계속해서, "00" 검증 판독, "10" 검증 판독 및 기입 펄스의 인가가 행해진다(단계 ST5∼ST11).

여기서, 본 실시예에서는 "10" 기입의 대상이 되는 모든 메모리 셀에 대하여, 충분히 "10" 기입이 행해진 후에는 "00" 검증 판독을 행하지 않도록 하고, 이 후에는, "10" 검증 판독 및 Program completion detection만을 행하도록 하고 있다(단계 ST7, ST8B, ST9B의 루트).

이러한 시퀀스로 한 이유는, 통상 "10" 기입은 "00" 기입 보다도 먼저 종료하기 때문에("10" 상태의 임계치 전압은 "00" 상태의 임계치 전압보다도 낮다), "10" 기입이 종료한 후의 "00" 검증 판독을 생략하고, 기입 시간의 단축(기입의 고속화)을 도모하는 데 있다.

그런데, 본 실시예에서는 기입의 충분/불충분을 검출하는 동작(Program completion detection)을 기입 펄스를 워드선에 인가하는 동작과 병렬로 행하고 있지만, 예를 들면 Program completion detection을, "00" 검증 판독 또는 "10" 검증 판독의 직후에 행하고, 그 후 Program completion detection의 결과가 불충분한 경우에, 재차 기입 펄스의 인가를 행하도록 해도 된다.

또한, 기입이 충분한 메모리 셀에 대해서는, 이후, 기입 펄스의 인가가 행해지지 않도록 하고, 기입이 불충분한 메모리 셀에 대해서만, 기입 펄스위 인가(재기입)를 더 계속해서 행하고, 그에 따라 기입 특성이 양호한 메모리 셀에 대하여 지나친 기입이 행해지지 않도록 해도 된다.

홀수 페이지 데이터의 기입 동작의 개요는 이상과 같다.

상술한 바와 같이, 홀수 페이지 데이터의 기입 동작은 기입 펄스의 인가, 메모리 셀에 기억된 짝수 페이지 데이터의 판독(Internal data load), "10" 검증 판독(VERIFY10), "00" 검증 판독(VERIFY00), Program completion detection 및 "00" Program completion detection으로 이루어진다.

이하에서는 이들의 동작에 대하여 순서대로 상세히 설명한다.

2-2-1. 기입 펄스 인가

기입 펄스 인가는 짝수 페이지 데이터에서의 기입 펄스의 인가와 완전히 동일한 동작 타이밍으로, 도 20에 도시한 바와 같이 행해진다.

"10" 기입 및 "00" 기입에서는, 표 3 중에 도시한 바와 같이, 래치 회로 LATCH의 노드 Naij가 "L"이기 때문에, 비트선은 Vss로 된다. 따라서, 선택된 메모리 셀의 터널 산화막에 고전계가 인가되고, FN 터널 효과에 의해 전자가 부유 게이트 전극에 주입되어 기입이 행해진다.

홀수 페이지의 검증 판독

	"11"기입	"10" 기입		"01"기입	"00" 기입
		<실패>	<성공>		<실패>	<성공>
래치 노드 N1	H	L	L	H	L	L	[데이터 로드 후]
감지 노드 DTNij	L	L	L	H	H	H	[Read 01 :BL 방전 후]
래치 노드N1	L	L	L	H	H	H	[Read 01 :BL 방전 후]
BL 레벨	H	H	H	L	L	L	[Verify 10A :BL 프리차지 후]
감지 노드 DTNij	L	L	H	L	L	L	[Verify 10A :BL 방전 후]
감지 노드 DTNij	H	L	H	H	L	L	[Verify 10A :감지 노드 재충전 후]
래치 노드N1	H	L	H	H	L	L	[Verify 10A :감지 노드 재충전 후]
감지 노드 DTNij	L	L	L	L	L	H	[Verify 00 :BL 방전 후]
감지 노드 DTNij	H	L	H	H	L	H	[Verify 00 :감지 노드 재충전 후]
래치 노드N1	H	L	H	H	L	H	[재기입 데이터]

"11" 기입 및 "01" 기입(기입 비선택)에서는, 표 3 중에 도시한 바와 같이, 래치 회로 LATCH의 노드 Naij가 "H"이기 때문에, 비트선은 Vdd로 된다. 따라서, 선택된 메모리 셀의 터널 산화막에 고전계가 인가되지는 않고, 메모리 셀의 상태는 변화하지 않는다("11" 상태 또는 "01" 상태를 유지한다).

2-2-2. 짝수 페이지 데이터의 판독 "READ01"

표 3 중에 도시한 바와 같이, 검증 판독의 최초에 "READ01"을 행한다. 이 동작은, 도 13을 참조하여 상술한 "READ01"의 동작과 마찬가지이다. "READ01"의 결과, 메모리 셀의 짝수 페이지의 데이터가 래치 회로 LATCH에 기억된다. 즉, 메모리 셀이 "11" 또는 "10"인 경우에는, 노드 Nl(Naij)가 "L", 메모리 셀이 "01" 또는 "00"인 경우에는 노드 N1(Naij)이 "H"가 된다.

이 때, 래치 회로 LATCH에 기억된 홀수 페이지의 기입 데이터를 노드 CAP2ij에 전송하고, 또한 일시 기억한다. 이에 따라, 판독 데이터가 홀수 페이지 데이터에 충돌하지 않도록 한다. 계속해서 검증 동작 "VERIFY10A"가 행해진다.

2-2-3. "VERIFY10A"

도 24는 검증 동작 "VERIFY10A"의 동작 타이밍을 나타낸다. "VERIFY10A"에서는, 래치 회로가 "10" 이외의 기입 데이터를 보유하는 경우에는, 기입 데이터를 그대로 유지한다. "10"을 기입하는 경우에, 기입이 충분히 행해져 있으면, 래치 회로의 내용이 기입 비선택으로 된다.

"00" 기입이 충분한 경우에는 "VERIFY10A" 후에 행해지는 "VERIFY00" 시에 래치 회로의 데이터가 기입 비선택 상태로 설정되기 때문에, "VERIFY10A"에서는 기입 상태(즉, 노드 Naij는 Vss)를 유지한다.

이 동작에서 특징적인 것은 래치 회로에 유지한 짝수 페이지의 데이터에 기초하여 비트선 프리차지 전위를 바꾸는 것이다. 즉, 도 21 중 시각 RCLK2에서 제어 펄스 BLC2가 Vdd로 됨으로서, 래치 회로에 기억된 데이터에 기초하여 비트선이 프리차지된다.

표 3 중 "VERIFY10A : BL 프리차지"로 나타낸 바와 같이, "11", "10" 기입에서는 비트선은 0.8V로 프리차지되고, "01", "00" 기입에서는 비트선은 0V로 프리차지된다. 즉, 래치 회로에 기억된 데이터에 따른 전위가 비트선에 유지된다.

그 후, 선택 워드선을 Vcgv10(0.15V 정도)으로 하고, 비트선의 방전을 행한다. 여기서 특징적인 것은 래치 회로로부터 노드 CAP2ij로의 데이터 전송이 행해지지 않고, CAP2ij에는 "READ01" 중에 전송된 홀수 페이지의 기입 데이터가 유지된다.

비트선 방전 후, "11" 기입, "10" 기입, "01" 기입, "00" 기입이 불충분한 경우에는 비트선은 "L"이다. "10" 기입이 충분한 경우에는 비트선은 0.8V를 유지한다.

이 후, 시각 SCLK6에서, SEN 및 LAT가 모두 "L", SENB 및 LATB가 모두 "H"로 되고, 래치 회로 LATCH 중의 클럭드 인버터 CINV1, CINV2가 비동작 상태로 된다.

그리고, 시각 SCLK7에서, BLC가 Vsg(예를 들면, 약 4.5V), nPRST가 "L"이 됨으로써, 감지 노드(DTNij)가 충전되어 감지 노드는 Vdd로 된다. 동시에, Naij도 Vdd로 된다.

그리고, 시각 SCLK8에서, nPRST가 Vdd로 되면, 감지 노드(DTNij)는 부유 상태로 된다.

시각 SCLK9에서, BLCLMP가 Vsense(예를 들면, 약 1.6V)로 되면, 비트선으로 판독된 메모리 셀의 데이터는 감지 노드(DTN ij)로 전송된다.

즉, "11" 기입, "10" 기입, "01" 기입, "00" 기입을 행하는 메모리 셀 중 기입이 불충분한 메모리 셀에 관해서는 비트선은 0.3V 이하의 전위로 되어 있기 때문에, 감지 노드(DTNij)의 전위도 0.3V 이하의 전위로 저하한다.

한편, "10" 기입을 행하는 메모리 셀 중 기입이 충분한 메모리 셀에 대해서는 비트선은 프리차지 전위 0.8V를 유지하고 있기 때문에, 클램프용 MOS 트랜지스터 TN9가 차단되어 감지 노드(DTNij)는 Vdd를 유지한다.

시각 SCLK10에 있어서, 감지 노드(DTNij)의 전위는 표 3 중의 "VERIFY10A : BL 방전 후"에 나타낸 바와 같다.

이 후, 시각 SCLK11에서, REG2가 Vsg로 되어, MOS 트랜지스터 TN6(도 2)가 온 상태로 된다.

여기서, "11", "01" 기입을 행하는 경우(홀수 페이지 데이터가 "1"인 경우)에는 노드 CAP2ij에는 "H"가 기억되어 있기 때문에, MOS 트랜지스터 TN1(도 2)은 온 상태이다. 즉, COMi(Vdd로 설정되어 있다)와 감지 노드(DTNij)가 단락하고, 그 결과, 감지 노드 (DTNij)는 Vdd로 된다.

또한, "10", "00" 기입을 행하는 경우(홀수 페이지 데이터가 "0"인 경우)에는 노드 CAP2ij에는 "L"이 기억되어 있기 때문에, MOS 트랜지스터 TN1(도 2)은 오프 상태이다. 즉, COMi(Vdd로 설정되어 있다)와 감지 노드(DTNij)는 전기적으로 분리되고 있기 때문에, 감지 노드로의 충전은 행해지지 않고, 감지 노드(DTNij)의 전위의 변화는 없다.

따라서, 시각 SCLK12에서의 감지 노드(DTNij)의 전위는 표 3 중 "VERIFY10A : 감지 노드 재충전 후"에 나타낸 바와 같다.

이 후, 시각 SCLK13에서, SEN이 Vdd, SENB가 Vss로 되어, 클럭드 인버터 CINV1가 동작 상태가 되기 때문에, 감지 노드(DTNij)의 전위가 감지된다.

그 결과, 래치 회로의 노드 N1(Naij)은, 표 3 중 "VERIFY10A : 감지 노드 재충전 후"에 도시된 바와 같다. 다음에, 검증 동작 "VER IFY00"가 행해진다.

2-2-4. "VERIFY00"

도 25는 "VERIFY00"의 동작 타이밍을 나타낸다. "VERIFY00"에서는, 래치 회로가 "00" 이외의 기입 데이터를 유지하는 경우에는 기입 데이터를 그대로 유지한다. "00"을 기입하는 경우에, 기입이 충분히 행해져 있으면, 래치 회로의 내용이 기입 비선택으로 된다.

"VERIFY00"에 앞서서 행해지는 "VERIFY10A"로 "10" 기입이 불충분하다고 판정된 경우에는 래치 회로는 "VERIFY00" 후에도 기입 선택 데이터를 유지한다.

"VERIFY00"에 앞서서 행해지는 "VERIFY10A"로 "10" 기입이 충분하다고 판정된 경우에는 래치 회로는 "VERIFY00" 후에도 기입 비선택 데이터를 유지한다.

"VERIFY00"에서는 비트선을 프리차지한 후, 선택된 워드선을 도 10 중에 나타내는 Vcgv00(예를 들면, 약 1.45V 정도)으로 하고 비트선의 방전을 행한다. 그 동안, 래치 회로 LATCH에 유지하는 홀수 페이지의 기입 데이터가 노드 CAP2ij로 전송된다.

비트선 방전 후, "11" 기입, "10" 기입, "01" 기입, "00" 기입이 불충분한 경우에는 비트선은 "L"이다. "00" 기입이 충분한 경우에는 비트선은 0.8V를 유지한다.

이 후, 시각 SCLK6에서, SEN 및 LAT이 모두 "L", SENB 및 LATB가 모두 "H"로 되고, 래치 회로 LATCH 중의 클럭드 인버터 CINV1, CINV2가 비동작 상태로 된다.

그리고, 시각 SCLK7에서, BLC가 Vsg(예를 들면, 약 4.5V), nPRST가 "L"로 됨으로써, 감지 노드(DTNij)가 충전되고, 감지 노드는 Vdd로 된다. 동시에, Naij도, Vdd로 된다.

즉, "11" 기입, "01" 기입, "10" 기입, "00" 기입을 행하는 메모리 셀 중 기입이 불충분한 메모리 셀에 관해서는 비트선은 0.3V 이하의 전위로 되어 있기 때문에, 감지 노드(DTNij)의 전위도 0.3V 이하의 전위로 저하한다.

한편, "00" 기입을 행하는 메모리 셀 중 기입이 충분한 메모리 셀에 대해서는 비트선은 프리차지 전위 0.8V를 유지하고 있기 때문에, 클램프용 MOS 트랜지스터 TN9가 차단되어 감지 노드(DTNij)는 Vdd를 유지한다.

시각 SCLK10에 있어서, 감지 노드(DTNij)의 전위는 표 3 중 "VERIFY00 : BL 방전 후"에 나타낸 바와 같다.

여기서, "11" 기입, "10" 기입, "01" 기입이 불충분한 경우에는 노드 CAP2ij에는 "H"가 기억되어 있기 때문에, MOS 트랜지스터 TN1(도 2)은 온 상태이다. 즉, COMi(Vdd로 설정되어 있다)와 감지 노드(DTNij)가 단락하여, 그 결과 감지 노드(DTNij)는 Vdd로 된다.

이에 대하여, "00" 기입이 불충분한 경우에는 노드 CAP2ij에는 "L"이 기억되어 있기 때문에, MOS 트랜지스터 TN1(도 2)은 오프 상태이다. 즉, COMi(Vdd로 설정되어 있다)와 감지 노드(DTNij)는 전기적으로 분리되어 있기 때문에, 감지 노드(DTNij)로의 충전은 행해지지 않고, 감지 노드(DTNij)의 전위의 변화는 없다.

따라서, 시각 SCLK12에서의 감지 노드(DTNij)의 전위는 표 3의 "VERIFY00 : 감지 노드 재충전 후"에 나타낸 바와 같다.

이 후, 시각 SCLK13에서, SEN이 Vdd, SENB가 Vss로 되고, 클럭드 인버터 CINV1가 동작 상태가 되기 때문에, 감지 노드(DTNij)의 전위가 감지된다.

그 결과, 래치 회로에 재기입 데이터가 기억된다. 이 데이터는 표 3 중 "재기입 데이터"로 나타낸 바와 같다.

2-2-5. "Program completion detection"

"VERIFY10" 및 "VERIFY00" 후에, "10" 또는 "00" 기입을 행하는 모든 메모리 셀에 대하여, 완전하게 "10" 또는 "00" 기입이 행해졌는지의 여부를 검출하는 "Program completion detection" 동작이 행해진다. 이 동작은 짝수 페이지의 경우와 마찬가지이다.

3. 소거 동작(Erase operation)

소거 동작 시에, 셀 웰에는 소거 전위 Vera(예를 들면, 약 20V)가 인가된다.

그리고, 선택된 메모리 셀 블록 내의 모든 워드선은 접지 전위 Vss로 설정된다. 그 결과, 선택된 메모리 셀 블록 내의 메모리 셀의 터널 산화막에 고전계가 걸리고, 부유 게이트 전극 내의 전자가 채널(셀 웰)로 방출되어 메모리 셀의 임계치 전압이 저하한다.

비선택된 메모리 셀 블록 내의 모든 워드선은 부유 상태로 설정된다. 그 결과, 소거 전위 Vera가 셀 웰에 인가되면, 셀 웰과 워드선(컨트롤 게이트 전극)의 용량 결합에 의해, 워드선의 전위는 Vera 또는 그 근방까지 상승한다. 따라서, 비선택된 메모리 셀 블록 내의 메모리 셀의 터널 산화막에는 고전계가 걸리지 않기 때문에, 부유 게이트 전극 내의 전자의 이동은 없고, 메모리 셀의 임계치 전압의 변동도 없다.

그런데, 도 7에 도시한 제1 메모리 셀 블록에서는, 메모리 셀 어레이 상에 로우 실드선(Row shield line)이 존재한다. 소거 동작 시에, 이 로우 실드선의 전위도, 셀 웰의 전위와 마찬가지로, Vss로부터 Vera로 상승한다. 로우 실드선이 Vera가 됨으로써, 비선택된 메모리 셀 블록 내의 워드선은 셀 웰과 워드선 사이의 용량 결합에 의해 Vera 또는 그 근방의 전위까지 충분히 상승하기 때문에 오소거가 생기지 않는다.

또한, 도 8에 도시한 제2 메모리 셀 블록에서는 메모리 셀 어레이 상에 로우 실드선 대신에, 워드선 드라이버 선택 신호선이 배치된다. 소거 동작 시에 워드선 드라이버 선택 신호선은 부유 상태로 된다. 또한, 비트선의 전위도 Vera로 된다. 따라서, 비선택된 메모리 셀 블록 내의 워드선은 셀 웰과 워드선 사이의 용량 결합에 의해, Vera 또는 그 근방의 전위까지 충분히 상승하기 때문에, 오소거가 생기지 않는다.

또, 로우 실드선 또는 블록 선택선이, 예를 들면 Vss 또는 Vdd인 경우에는 이들의 선의 아래의 메모리 셀에서는, 워드선과, 로우 실드선 또는 블록 선택선 사이에 큰 용량을 생긴다. 그 결과, 워드선은 승압이 어려워져서 오소거를 발생시킨다.

셀 웰에 소거 전위(소거 펄스) Vera가 인가된 후에, 소거가 충분히 행해졌는지의 여부를 검증하는 소거 검증이 행해진다. 소거 검증은 소거 펄스를 인가한 후에 메모리 셀의 데이터를 판독하는 소거 검증 판독(Erase verify read)과, 소거 검증 판독에 의해 판독된 데이터에 기초하여, 소거가 불충분한 컬럼이 존재하는지의 여부를 검출하는 "Erase completion detection"으로 이루어진다.

본 실시예(예를 들면, 도 2 참조)의 메모리 회로에서는 2개의 비트선 BLe, BLo가 1개의 데이터 회로를 공유하고 있기 때문에, 예를 들면 짝수 번째의 비트선 BLe에 접속되는 메모리 셀에 대한 소거 검증 판독을 행한 후, 이들 짝수 번째의 비트선 BLe에 접속되는 모든 메모리 셀의 데이터가 소거되었는지의 여부를 검출하는 "Erase completion detection"이 행해진다.

이 후, 예를 들면 홀수 번째의 비트선 BLo에 접속되는 메모리 셀에 대한 소거 검증 판독을 행한 후, 이들 홀수 번째의 비트선 BLo에 접속되는 모든 메모리 셀의 데이터가 소거되었는지의 여부를 검출하는 "Erase completion detection"이 행해진다.

그리고, 선택된 모든 메모리 셀에 대하여, 소거가 충분한 것이 확인되면, 소거 동작이 종료된다. 소거가 불충분한 메모리 셀이 있는 경우에는, 다시 소거 동작(소거 펄스의 인가)이 행해진다.

이하, 소거 동작에 대하여, 동작 타이밍도를 이용하여 상세히 설명한다.

3-1. 소거 펄스 인가

도 26은 소거 펄스의 인가에 관한 동작 타이밍을 나타내고 있다.

홀수 번째의 메모리 셀 블록에서는, 상술한 바와 같이, 이 블록 내의 워드선 및 셀렉트 게이트선의 전위를 제어하는 워드선 제어 회로(로우 어드레스 디코더와 워드선 드라이버)가 메모리 셀 어레이의 한쪽 측에 통합되어 배치된다. 제1 메모리 셀 블록을 예로 하여, 이하 설명한다.

제1 메모리 셀 블록이 선택되는 경우, 도 9의 로우 어드레스 디코더 RADD1의 출력 신호 RDECAD가 Vdd로 되고, 도 10의 워드선 드라이버 RMAIN1 내의 노드 TransferG1이 Vdd로 설정된다. 신호선 CG1, CG2, …, CG16의 전위는 전환 회로(도 1)에 의해, 접지 전위 Vss로 설정된다. 또한, 신호선 SGD, SGS의 전위는 Vdd로 설정된다.

이 때, 워드선 VVL1, WL2, …, WL16의 전위는 접지 전위 Vss로 설정되고, 셀렉트 게이트선 SG1, SG2는 Vdd-Vth(Vth는, MOS 트랜지스터 HNt1의 임계치 전압이다)의 전위이며, 부유 상태로 된다.

제1 메모리 셀 블록이 비선택된 경우, 도 9의 로우 어드레스 디코더 RADD1의 출력 신호 RDECAD가 Vss로 되고, 도 10의 워드선 드라이버 RMAIN1 내의 노드 TransferG1이 Vss로 설정된다. 그 결과, 워드선 WL1, WL2, …, WL16은 접지 전위 Vss이고, 또한 부유 상태로 된다.

또한, MOS 트랜지스터 HN7, HN8이 온 상태로 되고, SGDS가 Vdd이기 때문에, 셀렉트 게이트선 SG1, SG2는 Vdd-Vth (Vth는, MOS 트랜지스터 HN7, HN8의 임계치 전압이다)의 전위이고, 또한 부유 상태로 된다.

짝수 번째의 메모리 셀 블록에서는, 상술한 바와 같이, 이 블록 내의 워드선 및 셀렉트 게이트선의 전위를 제어하는 워드선 제어 회로 중, 로우 어드레스 디코더가 메모리 셀 어레이의 한쪽 측에 배치되고, 워드선 드라이버가 메모리 셀 어레이의 다른 쪽 측에 배치된다. 제2 메모리 셀 블록을 예로 하여, 이하 설명한다.

우선, 시각 ECLK2에서, ROWPROG1이 Vss, ROWPROG1B가 Vdd로 되고, 도 12의 워드선 드라이버 RMAlN2 내의 클럭드 인버터 CINV5, CINV6이 비동작 상태로 된다. 이 후, 시각 ECLK3에서, ROWERASE1가 Vdd, ROWERASElB가 Vss로 되고, 도 11의 로우 어드레스 디코더 RADD2 내의 클럭드 인버터 CINV3이 비동작 상태로 되고, 클럭드 인버터 CINV4가 동작 상태로 된다.

그리고, 제2 메모리 셀 블록이 선택되는 경우, RDECADS1가 Vdd로 되기 때문에, 도 11의 로우 어드레스 디코더 RADD2의 출력 신호 RDECADS는 Vss로 된다. 또한, 제2 메모리 셀 블록이 비선택된 경우, RDECADS1가 Vss로 되기 때문에, 도 11의 로우 어드레스 디코더 RADD2의 출력 신호 RDECADS는 Vdd로 된다.

이 후, 시각 ECLK4에서, ROWERASE2가 Vdd로 되어, ROWER ASE2B가 Vss로 되면, 클럭드 인버터 CINV7이 동작 상태로 된다.

그 결과, 제2 메모리 셀 블록이 선택되는 경우, RDECADS2가 Vdd로 되기 때문에, 도 12의 워드선 드라이버 내의 노드 TransferG2가 Vdd로 된다. 한편, 제2 메모리 셀 블록이 비선택된 경우, RDECADS2가 Vss로 되기 때문에, 도 12의 워드선 드라이버 내의 노드 TransferG2가 Vss로 된다.

이 후, 시각 ECLK5에서, ROWERASE3n이 Vss로 되면, 제2 메모리 셀 블록이 비선택된 경우(RDECADS2가 Vss인 경우)에 그 데이터가 래치된다.

또한, 시각 ECLK6에서, ROWGATE가 Vss로 되면, 제2 메모리 셀 블록이 비선택인 경우(RDECADS가 Vdd의 경우), MOS 트랜지스터 DHN6, DHN9(도 11 및 도 12)이 차단되어, 워드선 드라이버 선택 신호선(22)(도 8)이 부유 상태로 된다.

이와 같이, 홀수 번째의 메모리 셀 블록이 선택되는 경우나, 짝수 번째의 메모리 셀 블록이 선택되는 경우에도, 시각 ECLK6의 시점에서 선택된 블록 내의 워드선은 Vss로 설정되어, 비선택된 블록 내의 워드선 및 셀렉트 게이트선은 부유 상태로 된다.

또한, 짝수 번째의 메모리 셀 블록에 있어서는, 그 블록이 비선택인 경우에는, 워드선 드라이버 선택 신호선(22)(도 8)은 Vdd이며, 또한 부유 상태로 된다.

이 후, 시각 ECLK7에서, 셀 웰 CPWELL을 Vera(예를 들면, 약 20V)로 설정한다. 이 때, 선택된 블록 내에서는, 워드선(접지 전위 Vss)과 셀 웰 사이에 고전계가 걸려, 메모리 셀의 부유 게이트 전극 내의 전자가 셀 웰로 방출되어, 데이터 소거가 실행된다.

또한, 비선택된 블록 내에서는 시각 ECLK7에서, 셀 웰 CPWELL을 Vera(예를 들면, 약 20V)로 설정하면, 워드선과 셀 웰의 사이의 용량 결합에 의해, 워드선의 전위가 Vera 또는 그 근방까지 상승한다. 이 때, 워드선 드라이버 선택 신호선(22)(도 8)의 전위도, 워드선 드라이버 선택 신호선과 셀 웰의 사이의 용량 결합에 의해 상승한다.

따라서, 비선택된 블록 내에서는, 워드선과 셀 웰의 사이에 고전계가 걸리지 않기 때문에, 메모리 셀의 부유 게이트 전극 내의 전자가 셀 웰로 방출되지도 않고, 데이터 소거가 행해지지 않는다.

또, 시각 ECLK8에 있어서, BIASe 및 BIASo를 Vdd로 설정하고 있는 것은, MOS 트랜지스터 HN1e, HN1o(도 2)의 드레인의 표면 누설 전류를 감소시키기 위함이다.

그리고, 시각 ERCV1 이후에, 소거 후의 리커버리 동작이 행해진다.

셀 웰 CPWELL의 전위가 Vera에서 10V 정도로 저하하면, BLCRL을 Vss에 접지하여, 비트선 BLe, BLo의 전하를 방전한다. Vera가 10V 정도의 경우에는 비트선 BLe, BLo는 비트선 BLe, BLo와 셀 웰 CPWELL의 사이의 용량 결합에 의해, 12V 정도까지 저하한다.

따라서, BIASe 및 BIASo가 게이트에 입력하는 MOS 트랜지스터 HN1e, HN1o(도 2)가 스냅 백(snap back)하는 일은 없다.

또, 셀 웰 CPWELL이 20V 정도일 때에, BLCRL을 Vss에 접지하여, 비트선 BLe, BLo의 전하를 방전하면, BIASe 및 BIASo가 게이트에 입력하는 MOS 트랜지스터 HN1e, HN1o(도 2)가 스냅 백하여, 그 MOS 트랜지스터가 파괴된다는 문제가 있다.

3-2. 소거 검증 판독(Erase Verify Read)

도 27은 소거 검증 판독(Erase verify read)의 동작 타이밍을 나타내고 있다. 본 실시예에서는 짝수 번째의 비트선 BLe에 접속되는 메모리 셀에 대하여 소거 검증 판독을 행하고, 홀수 번째의 비트선 BLo에 대해서는, 실드 비트선으로 하는 것을 전제로 한다. 소거 검증 판독에서는 실드 비트선 BL0은 Vdd로 설정된다.

우선, 시각 RCLK1에서, CAPCRG를 Vdd로 설정하고, 시각 RCLK2에서, BLCLMP를 Vclmp(예를 들면, 약 2V)로 설정한다. 그리고, 시각 RCLK5에서, REG1가 Vdd가 됨으로써, 선택된 비트선 BLe는 Vss(0V)로 설정된다(VREG는, Vss, CAPlij는 Vdd 이다).

시각 RCLK7에서, 선택된 워드선(컨트롤 게이트 전극) CG select는 Vcgev(예를 들면, 0V)로 설정되고, 셀렉트 게이트선 SGD는 Vread(예를 들면, 약 3.5V)로 설정된다(SGS는 Vread).

소거 검증 판독은 통상 비트선 BLe에 접속되며, 또한 선택된 블록 내의 모든 워드선에 접속된 메모리 셀에 대하여, 거의 동시에 행해지기 때문에, 선택된 블록 내의 워드선 VVL1, WL2, …, WL16은 전부 Vcgev로 설정된다.

그 결과, 선택된 1 블록 내의 1 비트선 BLe에 접속되는 모든 메모리 셀(lNAND 셀 유닛 내의 메모리 셀)의 소거가 충분할 때, 그 1 비트선 BLe는 "H"로 된다. 또한, 선택된 1 블록 내의 1 비트선 BLe에 접속되는 메모리 셀 중, 적어도 1개의 메모리 셀의 소거가 불충분할 때는, 그 1 비트선 BLe는, "L"로 된다.

또, 소거 검증 판독에 있어서, 비선택된 비트선 BLo는 비트선 사이에 생기는 커플링 노이즈의 저감을 위해 Vdd로 설정되어 있다.

각 비트선 BLe의 전위가 확정한 후, 통상 판독과 마찬가지로, 비트선 BLe의 전위가 감지된다.

그리고, 선택된 1 블록 내의 1 비트선 BLe에 접속되는 모든 메모리 셀의 소거가 충분할 때, 그 1 비트선 BLe가 접속되는 데이터 회로 내의 감지 노드 DTNij (래치 회로 LATCH의 출력 노드 Naij)는 "H"로 된다.

또한, 선택된 1 블록 내의 1 비트선 BLe에 접속되는 메모리 셀 중, 적어도 1개의 메모리 셀의 소거가 불충분할 때는, 그 1 비트선 BLe가 접속되는 데이터 회로 내의 감지 노드 DTNij(래치 회로 LATCH의 출력 노드 Naij)는 "L"로 된다.

3-3. 소거 충분/불충분 검출(Erase completion detection)

도 28은 Erase completion detection에 관한 동작 타이밍을 나타내고 있다. 소거 검증 판독 후, 모든 컬럼에 있어서 소거가 완료되었는지의 여부를 검출하는 "Erase completion detection"이 행해진다.

도 5에 있어서, 모든 데이터 회로 내의 래치 회로 LATCH의 출력 노드 Naij가 "H"일 때, FLAG는, "H"를 유지한다. 도 5에서, 적어도 1개의 데이터 회로 내의 래치 회로 LATCH의 출력 노드 Naij가 "L"일 때, FLAG는 "L"이 된다.

FLAG 노드는 모든 컬럼에 접속되어 있기 때문에, 선택된 1 블록 내의 메모리 셀 중, 적어도 1개의 메모리 셀의 소거가 불충분하면, FLAG 노드는 "L"로 되고, 다시, 소거 펄스의 인가가 행해진다. 선택된 1 블록 내의 모든 메모리 셀의 소거가 충분하면, FLAG 노드는 "H"로 되어 소거 동작이 종료한다.

또, "Erase completion detection"은 상술한 "짝수 페이지 데이터의 기입 동작"에서의 "Program completion dotcction"과 거의 마찬가지이기 때문에, 그 동작 설명의 상세에 대해서는 생략한다.

또, 본 실시 형태에서는, 다치 NAND 셀형 EEPROM을 예로서 설명하였지만, 본 발명은 다른 타입의 다치 메모리에 적용이 가능하다. 예를 들면, 메모리 셀 어레이로서, NOR형, AND형(A. NoZoe : ISSCC, Digest or Tcchnichal Papers, 1995), DINOR형(S.Kobayashi : ISSCC, Digest or Technichal Papcrs.1995), Virtual Ground Array형(Lee.et.al. : Symposiumon VLSI Circuits. Digest or Technichal Papcrs, 1994) 등이어도 된다.

또한, 본 발명은 플래시 메모리(Flash memory)에 한정되지 않고, 예를 들면 마스크 ROM, EPROM 등의 불휘발성 반도체 메모리에도 적용할 수 있다.

이상, 설명한 불휘발성 반도체 메모리에 따르면, 메모리 셀에 기억하는 데이터를 다치화하는 경우에, 기입/판독 시에 다치 데이터를 일시적으로 기억해두기 위한 데이터 회로 내의 소자 수를 감소시켜서, 칩 면적의 증대를 억제할 수 있다.

도 1은 본 발명에 따른 다치 NAND 셀형 EEPROM의 개요를 나타내는 도면.

도 2는 도 1의 메모리 내의 데이터 회로를 나타내는 도면.

도 3은 도 1의 메모리 내의 메모리 셀 어레이를 나타내는 도면.

도 4는 도 1의 메모리 내의 컬럼 디코더의 일부를 나타내는 도면.

도 5는 도 1의 메모리 내의 일괄 검지 회로를 나타내는 도면.

도 6은 도 1의 메모리 내의 워드선 제어 회로를 나타내는 도면.

도 7은 도 6의 제1 메모리 셀 블록 내의 디바이스 구조를 나타내는 도면.

도 8은 도 6의 제2 메모리 셀 블록 내의 디바이스 구조를 나타내는 도면.

도 9는 도 6의 로우 어드레스 디코더 RADD1를 나타내는 도면.

도 10은 도 6의 워드선 드라이버 RMAIN1를 나타내는 도면.

도 11은 도 6의 로우 어드레스 디코더 RADD2를 나타내는 도면.

도 12는 도 6의 워드선 드라이버 RMAIN2를 나타내는 도면.

도 13은 4치 데이터와 메모리 셀의 임계치 전압과의 관계를 나타내는 도면.

도 14는 짝수 페이지 데이터의 기입 후의 메모리 셀의 임계치 전압 분포를 나타내는 도면.

도 15는 홀수 페이지 데이터의 기입 후의 메모리 셀의 임계치 전압 분포를 나타내는 도면.

도 16은 짝수 페이지 데이터의 판독에 관한 동작 타이밍을 나타내는 파형도.

도 17은 홀수 페이지 데이터의 판독에 관한 동작 타이밍을 나타내는 파형도.

도 18은 홀수 페이지 데이터의 판독에 관한 동작 타이밍을 나타내는 파형도.

도 19는 짝수 페이지 데이터의 기입 동작의 일련의 흐름을 나타내는 도면.

도 20은 기입 동작 중 프로그램 펄스 인가에 관한 동작 타이밍을 나타내는 파형도.

도 21은 기입 동작 중 "01" 검증 판독에 관한 동작 타이밍을 나타내는 파형도.

도 22는 기입 동작 중 기입 충분/불충분 검출(Program Completion Detection)에 관한 동작 타이밍을 나타내는 파형도.

도 23은 홀수 페이지 데이터의 기입 동작의 일련의 흐름을 나타내는 도면.

도 24는 기입 동작 중 "10A" 검증 판독에 관한 동작 타이밍을 나타내는 파형도.

도 25는 기입 동작 중 "00" 검증 판독에 관한 동작 타이밍을 나타내는 파형도.

도 26은 소거 동작 중 소거 펄스 인가에 관한 동작 타이밍을 나타내는 파형도.

도 27은 소거 동작 중 소거 검증 판독에 관한 동작 타이밍을 나타내는 파형도.

도 28은 소거 동작 중 소거 충분/불충분 검출(Erase Completion Detection)에 관한 동작 타이밍을 나타내는 파형도.

도 29는 NAND 셀형 EEPROM의 메모리 셀 어레이를 나타내는 회로도.

도 30은 NAND 셀 유닛의 디바이스 구조를 나타내는 평면도.

도 31a는 도 30 중 XXXIA-XXXIA선을 따르는 단면도.

도 31b는 도 30 중 XXXIB-XXXIB선을 따르는 단면도.

도 32는 도 30의 NAND 셀 유닛의 등가 회로를 나타내는 도면.

도 33은 NAND 셀형 EEPROM의 웰 구조를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

11-1 : p형 기판(p-sub)

11-2 : n형 웰 영역(Cell n-well)

11-3 : p형 웰 영역(Cell p-well)

12 : 소자 분리 산화막(소자 분리 영역)

13 : 실리콘 산화막(게이트 절연막)

14 : 부유 게이트 전극

15 : 실리콘 산화막(인터게이트 절연막)

16 : 컨트롤 게이트 전극

19 : 소스·드레인 영역

Claims

n치(n은 3 이상)를 기억하는 적어도 하나의 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

데이터를 입출력하기 위한 데이터 입출력 회로와,

상기 비트선 및 데이터 입출력 회로에 접속되고, 2 비트 이상의 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로

를 포함하고,

기입 동작 중에, 상기 메모리 셀부로부터 판독된 판독 데이터를 상기 비트선에 유지하고 외부로부터 입력된 기입 데이터를 상기 데이터 회로에 유지하는 불휘발성 반도체 메모리.
제1항에 있어서,

상기 메모리 셀부는 컬럼 방향으로 배치된 복수의 메모리 셀 블록을 포함하고, 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 어드레스 디코더는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 한쪽 측에 배치되어 있고, 홀수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 상기 한쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 다른 쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 어드레스 디코더와 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 상기 메모리 셀부의 로우 방향으로 연장되는 신호선에 의해서 접속되어 있는 불휘발성 반도체 메모리.
제1항에 있어서,

상기 메모리 셀로부터 판독된 데이터는, 검증 판독 중 비트선 프리차지 전위로서 비트선에 유지되는 것을 특징으로 하는 불휘발성 반도체 메모리.
제1항에 있어서,

상기 데이터 회로는 외부로부터 입력된 상기 기입 데이터를 유지하는 회로로서 단지 1개의 래치 회로를 구비하는 불휘발성 반도체 메모리.
제1항에 있어서,

상기 메모리 셀부는 복수의 메모리 셀을 직렬 접속하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
적어도 하나의 n치(n은 3 이상)를 기억하는 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

데이터를 입출력하기 위한 데이터 입출력 회로와,

상기 비트선에 접속되며, 2 비트 이상의 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로를 포함하고,

기입 동작 중에 상기 메모리 셀에 기입 전압이 인가되어 있는 동안에는 외부로부터 입력된 기입 데이터를 상기 데이터 회로에 유지하고, 상기 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작 중에는 상기 메모리 셀로부터 판독된 데이터를 상기 비트선에 유지하고 외부로부터 입력된 기입 데이터를 상기 데이터 회로에 유지하는 불휘발성 반도체 메모리.
제6항에 있어서,

상기 메모리 셀부는 컬럼 방향으로 배치된 복수의 메모리 셀 블록을 포함하고, 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 어드레스 디코더는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 한쪽 측에 배치되어 있고, 홀수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 상기 한쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 다른 쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 어드레스 디코더와 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 상기 메모리 셀부의 로우 방향으로 연장되는 신호선에 의해서 접속되어 있는 불휘발성 반도체 메모리.
제6항에 있어서,

상기 메모리 셀로부터 판독된 데이터는, 검증 판독 중 비트선 프리차지 전위로서 비트선에 유지되는 것을 특징으로 하는 불휘발성 반도체 메모리.
제6항에 있어서,

상기 데이터 회로는, 외부로부터 입력된 상기 기입 데이터를 유지하는 회로로서 단지 1개의 래치 회로를 구비하는 불휘발성 반도체 메모리.
제6항에 있어서,

상기 메모리 셀부는 복수의 메모리 셀을 직렬 접속하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
적어도 하나의 n치(n은 3 이상)를 기억하는 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

상기 비트선에 접속되며, 2 비트 이상의 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로를 포함하고,

기입 동작 중에, 상기 메모리 셀로부터 판독된 데이터는 상기 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작의 소정의 기간에만 상기 데이터 회로에 유지되는 불휘발성 반도체 메모리.
제11항에 있어서,

상기 메모리 셀부는 컬럼 방향으로 배치된 복수의 메모리 셀 블록을 포함하고, 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 어드레스 디코더는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 한쪽 측에 배치되어 있고, 홀수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 상기 한쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 다른 쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 어드레스 디코더와 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 상기 메모리 셀부의 로우 방향으로 연장되는 신호선에 의해서 접속되어 있는 불휘발성 반도체 메모리.
제11항에 있어서,

상기 메모리 셀로부터 판독된 데이터는, 상기 소정의 기간 이외의 기간은 비트선 프리차지 전위로서 비트선에 유지되는 것을 특징으로 하는 불휘발성 반도체 메모리.
제11항에 있어서,

상기 데이터 회로는, 기입 동작 중에, 상기 메모리 셀로부터 판독된 데이터를, 상기 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작의 소정의 기간에만 유지하는 회로로서 단지 1개의 래치 회로를 구비하는 불휘발성 반도체 메모리.
제11항에 있어서,

상기 메모리 셀부는, 복수의 메모리 셀을 직렬 접속하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
적어도 하나의 n치(n은 3 이상)를 기억하는 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

래치 회로와 캐패시터를 가지며, 상기 비트선에 접속되고, 2 비트 이상의 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로로서, 기입 동작 중 상기 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작에 있어서, 상기 메모리 셀로부터 판독된 데이터를, 상기 메모리 셀이 충분히 기입되었는지를 조사하는 검증 판독 동작의 소정의 기간에 상기 래치 회로에 기억하고, 이 소정의 기간에는 외부로부터 입력된 기입 데이터를 상기 캐패시터에 유지하는 데이터 회로를 포함하는 불휘발성 반도체 메모리.
제16항에 있어서,

상기 메모리 셀부는 컬럼 방향으로 배치된 복수의 메모리 셀 블록을 포함하고, 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 어드레스 디코더는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 한쪽 측에 배치되어 있고, 홀수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 상기 한쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 다른 쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 어드레스 디코더와 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 상기 메모리 셀부의 로우 방향으로 연장되는 신호선에 의해서 접속되어 있는 불휘발성 반도체 메모리.
제16항에 있어서,

상기 메모리 셀부는 복수의 메모리 셀을 직렬 접속하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
3치 이상의 정보를 기억하는 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

래치 회로를 가지며, 상기 비트선에 접속되고, 2 비트 이상의 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로로서, 메모리의 외부로부터 입력되어 상기 래치 회로에 기억된 데이터와 상기 메모리 셀로부터 판독되어 상기 비트선에 유지된 데이터에 기초하여 상기 메모리 셀에 대하여 기입을 행하는 데이터 회로를 포함하는 불휘발성 반도체 메모리.
제19항에 있어서,

상기 메모리 셀부는 컬럼 방향으로 배치된 복수의 메모리 셀 블록을 포함하고, 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 어드레스 디코더는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 한쪽 측에 배치되어 있고, 홀수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 상기 한쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 다른 쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 어드레스 디코더와 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 상기 메모리 셀부의 로우 방향으로 연장되는 신호선에 의해서 접속되어 있는 불휘발성 반도체 메모리.
제19항에 있어서,

상기 메모리 셀부는, 복수의 메모리 셀을 직렬 접속하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
제1 어드레스에 의해서 선택되는 제1 데이터와 제2 어드레스에 의해서 선택되는 제2 데이터를 포함하는 3치 이상의 정보를 기억하는 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

래치 회로를 가지며, 상기 비트선에 접속되고, 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로로서, 상기 제1 어드레스가 선택된 제1 기입 동작에서는 상기 래치 회로에 기억된 메모리의 외부로부터 입력된 제1 데이터에 기초하여 기입을 행하고, 상기 제2 어드레스가 선택된 제2 기입 동작에서는, 메모리의 외부로부터 입력되고 상기 래치 회로에 기억된 제2 데이터와 상기 메모리 셀로부터 판독되어 상기 비트선에 유지된 상기 제1 데이터에 기초하여 상기 메모리 셀에 대하여 기입을 행하는 데이터 회로를 포함하는 불휘발성 반도체 메모리.
제22항에 있어서,

상기 메모리 셀부는 컬럼 방향으로 배치된 복수의 메모리 셀 블록을 포함하고, 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 어드레스 디코더는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 한쪽 측에 배치되어 있고, 홀수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 상기 한쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 다른 쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 어드레스 디코더와 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 상기 메모리 셀부의 로우 방향으로 연장되는 신호선에 의해서 접속되어 있는 불휘발성 반도체 메모리.
제22항에 있어서,

상기 메모리 셀부는 복수의 메모리 셀을 직렬 접속하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
"1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 갖고, "3" 상태는 제3 임계치 레벨을 갖고, "i" 상태(i는 n 이하의 자연수이고, n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는, 제1 로우 어드레스에 의해서 선택되는 제1 데이터와 제2 로우 어드레스에 의해서 선택되는 제2 데이터를 포함하는 n치를 기억하는 메모리 셀을 포함하는 메모리 셀부와,

상기 메모리 셀부의 일단에 접속되는 비트선과,

래치 회로를 가지며, 상기 비트선에 접속되고, 상기 메모리 셀부에의 기입 데이터 또는 판독 데이터를 기억하는 데이터 회로로서, 상기 제1 로우 어드레스가 선택된 제1 기입 동작에서는, 상기 래치 회로에 기억된 메모리의 외부로부터 입력된 제1 데이터에 기초하여, 상기 메모리 셀을 "1", "2", … "m-1", "m" 상태(m은 자연수)로 하는 기입을 행하고, 상기 제2 로우 어드레스가 선택된 제2 기입 동작에서는, 메모리의 외부로부터 입력되어 상기 래치 회로에 기억된 제2 데이터 및 상기 메모리 셀로부터 판독되고 상기 비트선에 유지된 상기 제1 데이터에 기초하여, 상기 메모리 셀을 "1", "2", … "k-1", "k" 상태(k는 m보다 큰 자연수)로 하는 기입을 행하는 데이터 회로를 포함하는 불휘발성 반도체 메모리.
제25항에 있어서,

상기 메모리 셀부는 컬럼 방향으로 배치된 복수의 메모리 셀 블록을 포함하고, 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 어드레스 디코더는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 한쪽 측에 배치되어 있고, 홀수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 상기 한쪽 측에 배치되어 있고, 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 컬럼 방향으로 상기 복수의 메모리 셀 블록의 다른 쪽 측에 배치되어 있으며, 짝수 번째의 상기 복수의 어드레스 디코더와 짝수 번째의 상기 복수의 메모리 셀 블록에 대응하여 설치된 복수의 워드선 드라이버는 상기 메모리 셀부의 로우 방향으로 연장되는 신호선에 의해서 접속되어 있는 불휘발성 반도체 메모리.
제25항에 있어서,

상기 메모리 셀부는, 복수의 메모리 셀을 직렬 접속하여 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리.