KR970067371A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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도루 단자와
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Abstract

데이타 입출력선과 하나의 비트선(BL)을 서로 접속하는 비트선 제어 회로가 마련된다. 비트선 제어 회로는, 데이타 입출력선으로부터 입력된 메모리 셀로의 다치(多置)의 기입 데이타를 래치하는 데이타 래치와, 하나의 비트선(BL)에 출력된 메모리 셀 트랜지스터의 판독 데이타를 감지하여, 래치하는 센스 앰프를 포함한다. 비트선 제어 회로에서, 하나의 비트선(BL)에 출력되는 다치의 데이타의 수를 2m(m은 2이상의 자연수)=n치로 했을 때, 데이트 래치, 센스 앰프의 수는 각각 m개로 된다. 구체적으로 22=4로 했을 때, 데이타 래치, 센스 앰프의 수를 각각 2개로 한다. 이로써, 컬럼계 회로의 회로 규모를 작게 하여, 고집적화에 적합한 불휘발성 반도체 기억 장치가 제공된다.

Description

불휘발성 반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 관한 다치 기억식 EEPROM의 구성을 도시한 구성도, 제2도는 제1도에 도시한 메모리 셀 어레이 및 컬럼계 회로의 구성을 도시한 구성도, 제9도는 본 발명의 제2실시예에 관한 NAND형 EEPROM의 구성을 도시한 구성도.

Claims (60)

  1. 다치 데이타를 기억하는 메모리 셀이 매트릭스 상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이타를 기입할 때 상기 메모리 셀로의 기입 데이타를 래치하는 래치 수단, 및 상기 메모리 셀로부터 데이타를 판독할 때 상기 메모리 셀로부터의 판독 데이타를 감지하고 래치하는 센스 래치 수단을 포함하는 비트선 제어 회로와, 상기 비트선 제어 회로와 상기 메모리 셀을 서로 전기적으로 접속하여, 상기 메모리 셀에 데이타를 기입할 때 상기 래치 수단으로부터 상기 메모리 셀로 상기 기입 데이타를 유도하고, 상기 메모리 셀로부터 데이타를 판독할 때 상기 메모리 셀로부터 상기 센스 래치 수단으로 상기 판독 데이타를 유도하는 비트선을 구비하고, 상기 다치 데이타의 수를 n(n은 4이상의 자연수)으로 했을 때, 상기 래치 수단, 상기 센스래치 수단의 수가 m[m은 2m-1n≥2m(m은 2이상의 자연수)]개로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 다치 데이타의 수를 n으로 하고, 또한 n=2m을 만족할 때, 상기 m은 상기 비트선 제어 회로에 전기적으로 접속되는 데이타 입출력선의 비트수와 동수이고, 상기 m개의 래치 수단 및 상기 m개의 센스 래치 수단에는 각각 1비트씩 데이타가 할당되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제2항에 있어서, 상기 메모리 셀로부터 데이타를 판독할 때, 상기 m개의 센스 래치 수단은 최상위의 제1비트에 할당된 제1센스 래치 수단으로부터 순차적으로 최하위의 제m비트에 할당된 제m센스 래치 수단을 향항 동작해 가는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 제3항에 있어서, 상기 최상위의 제1비트에 할당된 제1센스 래치 수단은 상기 비트선에 의해 상기 메모리셀로부터 유도된 판독 데이타를 제1번째의 기준 전압과 비교하여, 상기 판독 데이타가 제1번째의 기준 전압보다 높은지 낮은지의 비교 결과를 출력하고, 이 출력에 따라서 차위(次位)의 제2비트에 할당된 제2센스 래치수단으로 공급되는 제2기준 전압의 레벨을 전환하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 제4항에 있어서, 상기 최하위의 제m비트에 할당된 센스 래치 수단으로 공급되는 제m 기준 전압의 레벨은 상위의 제(m-1)비트에 할당된 센스 래치 수단에 있어서의 제(m-1)기준전압과 상기 메모리 셀로부터의 판독 데이타와의 비교 결과에 기초하여, 2m-1회 전환되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  6. 제2항에 있어서, 상기 데이타 입출력선의 비트수는 장치 외부로부터 장치 내부에 입력되는 기입 데이타의 비트수 및 장치 내부에서 장치 외부로 출력되는 판독 데이타의 비트수와 각각 동일한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  7. 제6항에 있어서, 상기 기입 데이타는 비트수의 변환을 행하지 않고 장치의 외부로부터 상기 래치 수단에 입력되고, 상기 판독 데이타는 비트수의 변환을 행하지 않고 상기 센스 래치 수단으로부터 장치의 외부로 출력되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  8. 제7항에 있어서, 1개의 비트선에 나타나는 2m=n 치의 데이타를 상기 m비트로서 상기 n치의 데이타로, 상기 래치 수단 및 상기 센스 래치 수단에 의해 변환하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  9. 제1항에 있어서, 상기 래치 수단에서 상기 메모리 셀로 상기 비트선에 의해 유도되는 기입 데이타 및 상기 메모리 셀에서 상기 센스 래치 수단으로 상기 비트선에 의해 유도되는 판독 데이타는 각각 n개의 다치 데이타이고, 상기 비트선을 n개의 다치 데이타를 각각을 전압 레벨에 따라 서로 구별하여 상기 래치 수단에서 상기 메모리 셀로, 및 상기 메모리 셀에서 상기 센스 래치 수단으로 유도하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  10. 제1항에 있어서, 상기 다치 데이타를 기억하는 메모리 셀은 임계치 가변형 트랜지스터를 포함하고, 상기 임계치 가변형 트랜지스터는 상기 n개의 다치 데이타 각각을 임계치 레벨에 따라 서로 구별하여 기억하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  11. 다치 데이타를 기억하는 메모리 셀이 매트릭스 상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이타를 기입할 때 상기 메모리 셀로의 기입 데이타를 래치하는 래치 수단과, 상기 메모리 셀로부터 데이타를 판독할 때 상기 메모리 셀로부터의 판독 데이타를 감지하고 래치하는 센스 래치 수단과, 상기 래치 수단에 래치된 상기 메모리 셀에의 기입 데이타를 참조하여 검증 동작을 행하는 검증 수단을 포함하는 비트선 제어 회로와, 상기 비트선 제어 회로와 상기 메모리 셀을 서로 전기적으로 접속하여, 상기 메모리 셀에 데이타를 기입할 때 상기 래치 수단으로부터 상기 메모리 셀로 상기 기입 데이타를 유도하고, 상기 메모리 셀로부터 데이타를 판독할 때 상기 메모리 셀로부터 상기 센스 래치 수단으로 상기 판독 데이타를 유도하는 비트선을 구비하고, 상기 다치 데이타의 수를 n(n은 4이상의 자연수)으로 했을 때, 상기 래치 수단, 상기 센스래치 수단의 수가 m[m은 2m-1n≤2m(m은 2이상의 자연수)]개로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서, 상기 다치 데이타의 수를 n으로 하고, 또한 n=2m을 만족할 때, 상기 m은 상기 비트선 제어 회로에 전기적으로 접속되는 데이타 입출력선의 비트수와 동수이고, 상기 m개의 래치 수단 및 상기 m개의 센스 래치 수단에는 각각 1비트씩 데이타가 할당되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  13. 제12항에 있어서, 상기 메모리 셀로부터 데이타를 판독할 때, 상기 m개의 센스 래치 수단은 최상위의 제1비트에 할당된 제1센스 래치 수단으로부터 순차적으로, 최하위의 제m비트에 할당된 제m센스 래치 수단을 향하여 동작하고, 상기 메모리 셀로부터 검증을 위하여 데이타를 판독할 때, 상기 m개의 센스 래치 수단은 상기 최하위의 제m비트에 할당된 제m센스 래치 수단으로부터 순차적으로, 최상위의 제1비트에 할당된 제1센스 래치 수단을 향하여 동작하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  14. 제13항에 있어서, 상기 메모리 셀로부터 데이타를 판독할 때, 상기 최상위의 제1비트에 할당된 제1센스 래치 수단은 상기 비트선에 의해 상기 메모리 셀로부터 유도된 판독 데이타를 제1번째의 기준 전압과 비교하여, 상기 판독 데이타가 제1번째의 기준 전압보다 높은지 낮은지의 비교 결과를 출력하고, 이 출력에 따라서 차위(次位)의 제2비트에 할당된 제2센스 래치 수단으로 공급되는 제2기준 전압의 레벨을 전환하고, 상기 메모리 셀로부터 검증을 위하여 데이타를 판독할 때, 상기 최상위의 제1비트에 할당된 제1래치 수단에 래치되어 있는 상기 기입 데이타에 따라서, 차위의 제2비트에 할당된 제2센스 래치 수단으로 공급되는 제2기준 전압 레벨을 전환하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  15. 제14항에 있어서, 상기 메모리 셀로부터 데이타를 판독할 때, 상기 최하위의 제m비트에 할당된 센스 래치 수단으로 공급되는 제m 기준 전압의 레벨은 상위의 제(m-1)비트에 할당된 센스 래치 수단에 있어서의 제(m-1)기준전압과 상기 메모리 셀로부터의 판독 데이타와의 비교 결과에 기초하여, 2m-1회 전환되고, 상기 메모리 셀로부터 검증을 위하여 데이타를 판독할 때, 상기 최하위의 제m비트에 할당된 센스 래치 수단으로 공급되는 제m기준 전압의 레벨은 상위의 제(m-1)비트에 할당된 래치 수단에 래치되어 있는 상기 기입 데이타에 따라서 2m-1회 전환되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  16. 제15항에 있어서, 상기 메모리 셀로부터 데이타를 판독할 때, 상기 센스 래치 수단은 1개의 비트선에 판독된 2m=n 치의 판독 데이타를, 상기 m비트로서 상기 n치의 판독 데이타로 변환하고, 상기 메모리 셀에 데이타를 기입할 때, 상기 래치 수단은 상기 m비트로 상기 n치의 기입 데이타를, 1개의 비트선에 2m=n 치의 기입 데이타로 변환하기 위한 데이타 기입 회로에 공급하고, 상기 m비트로서 상기 n치의 판독 데이타와, 상기 m비트로 상기 n치의 기입 데이타를 서로 상이한 데이타로 공급하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  17. 제16항에 있어서, 상기 메모리 셀로부터 검증을 위하려 데이타를 판독할 때, 상기 래치 수단은 상기 m비트로 상기 n치의 기입 데이타와, 상기 1개의 비트선에 판독된 2m=n치의 판독 데이타를 비교하여, 상기 기입 데이타와 상기 판독 데이타가 일치할 때 상기 검증 수단을 활성으로 하고 상기 기입 데이타와 상기 판독 데이타가 불일치 할 때 상기 검증 수단을 비활성으로 하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  18. 제12항에 있어서, 상기 데이타 입출력선의 비트수는 장치 외부로부터 장치 내부에 입력되는 기입 데이타의 비트수 및 장치 내부에서 장치 외부로 출력되는 판독 데이타의 비트수와 각각 동일한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  19. 제18항에 있어서, 상기 기입 데이타는 비트수의 변환을 행하지 않고 장치의 외부로부터 데이타 수단으로 입력되고, 상기 판독 데이타는 비트수의 변환을 행하지 않고 상기 센스 래치 수단에서 장치 외부로 출력되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  20. 제11항에 있어서, 상기 래치 수단에서 상기 메모리 셀로 상기 비트선에 의해 유도되는 기입 데이타 및 상기 메모리 셀에서 상기 센스 래치 구단으로 상기 비트선에 의해 유도되는 판독 데이타는 각각 n개의 다치 데이타이며, 상기 비트선은 n개의 다치 데이타 각각을 전압 레벨에 따라 서로 구별하여, 상기 래치 수단에서 상기 메모리 셀로, 및 상기 메모리 셀에서 상기 센스 래치 수단으로 유도하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  21. 제11항에 있어서, 상기 다치 데이타를 기억하는 메모리 셀은 임계치 가변형 트랜지스터를 포함하고, 상기 임계치 가변형 트랜지스터는 상기 n개의 다치 데이타 각각을 임계치의 레벨에 따라 서로 구별하여 기억하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  22. 다치 데이타를 기억하는 메모리 셀이 매트릭스 상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이타를 기입할 때 상기 메모리 셀로의 기입 데이타를 래치하는 래치 수단과, 상기 메모리 셀로부터 데이타를 판독할 때 상기 메모리 셀로부터의 판독 데이타를 감지하고 래치하는 센스 래치 수단을 포함하고, 상기 다치 데이타의 수를 n으로 했을 때 상기 래치 수단, 센스 래치 수단의 수가 m[m은 2m-1＜n≤2m(m은 2이상의 자연수)]개인 비트선 제어 회로와, 상기 비트선 제어 회로와 상기 메모리 셀을 서로 전기적으로 접속하여, 상기 메모리 셀에 데이타를 기입할 때 상기 래치 수단에서 상기 메모리 셀로 상기 기입 데이타를 유도하고, 상기 메모리 셀로부터 데이타를 판독할 때 상기 메모리 셀에서 상기 래치 수단으로 상기 판독 데이타를 유도하는 비트선과, 상기 메모리셀에 데이타를 기입할 때, 상기 래치 수단에 래치된 기입 데이타에 따라서, 상기 다치 데이타에 따르는 기입 제어 전압을 선택하고, 선택된 기입 제어 전압을 비트선에 공급하는 기입 회로와, 상기 메모리 셀에 데이타를 기입한 후, 상기 기입된 데이타를 검증하는 검증 회로를 구비하고, 상기 검증 회로 및 상기 기입 회로를 상기 래치 수단에 래치된 n개의 기입 데이타에 의해 제어되도록 한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  23. 제22항에 있어서, 상기 래치 기능은 상기 검증 판독 동작의 결과가 양호할 때, 상기 래치 기능으로 래치된 기입 데이타를 상기 메모리 셀에 데이타를 기입했을 때, 상기 메모리 셀의 데이타를 변경하지 않았을 때의 데이타로 갱신하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  24. 제22항에 있어서, 상기 검증 판독 동작중, 일단 갱신된 기입 데이타가 변경되지 않도록 상기 래치되어 있는 기입 데이타에 따라서, 상기 검증 회로 및 상기 기입 회로에 의해 상기 래치 기능으로의 입력 데이타를 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  25. n치(n≥3) 데이타를 기억 가능한 전하 축적부를 갖는 복수의 메모리로 구성되는 메모리 셀 어레이와, 복수의 비트선과, 복수의 워드선과, 복수의 프로그램 제어회로와, 복수의 데이타 회로를 구비하고, 상기 프로그램 제어 회로는 상기 메모리 셀을 선택하고, 선택한 메모리 셀에 기입 전압을 인가하고, 상기 데이타 회로는 m을 2m-1＜n≤2m을 만족하는 자연수로 할 때에 m개의 래치로 구성되고, 상기 프로그램 제어 회로에 의해 선택된 각각 대응하는 상기 메모리 셀에 인가되는 기입 제어 전압을 제어하는 제1, 제2, …, 제n의 논리 레벨의 기입 제어 데이타를 보유하고, 상기 기입 제어 전압을 각각 대응하는 상기 메모리 셀에 인가하고, 상기 제1이외의 논리 레벨의 기입 제어 데이타를 보유하고 있는 상기 데이타 회로에 대응하는 상기 메모리 셀의 기입 상태만 선택적으로 검출하고, 미리 결정된 기입 상태에 도달한 메모리 셀에 대응하는 상기 데이타 회로의 상기 기입 제어 데이타의 논리 레벨을 상기 제1논리 레벨로 변경하고, 미리 결정된 기입 상태에 도달하지 않은 메모리 셀에 대응하는 상기 데이타 회로의 상기 기입 제어 데이타의 논리 레벨을 보유하고, 상기 제1논리 레벨의 기입 제어 데이타를 보유하고 있는 상기 데이타 회로의 기입 제어 데이타의 논리 레벨을 상기 제1논리 레벨로 보유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치에 있어서, 상기 m개의 래치 상태의 조합에 의해 상기 기입 데이타의 갱신을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  26. 제25항에 있어서, 상기 기입 데이타를 갱신하는 검증 회로는 기입 제어 전압을 발생하도록 구성한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  27. 다치 데이타를 기억하는 메모리 셀이 매트릭스 상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이타를 기입할 때 상기 메모리 셀로의 기입 데이타를 래치하고, 상기 메모리 셀로부터 데이타를 판독할 때 상기 메모리 셀로부터의 판독 데이타를 감지하여 래치하고, 상기 다치 데이타의 수를 2m(m은 2이상의 자연수)=n치로 했을때 그 수가 m개로 설정된 데이타 래치 센스 앰프를 포함하는 비트선 제어 회로와, 상기 데이타 래치 센스 앰프와 상기 메모리 셀을 서로 접속하고 , 상기 메모리 셀에 데이타를 기입할 때 상기 데이타 래치 센스 앰프로부터 상기 메모리 셀로 상기 기입 데이타를 유도하고, 상기 메모리 셀로부터 데이타를 판독할 때 상기 메모리 셀로부터 상기 데이타 래치 센스 앰프로 상기 판독 데이타를 유도하는 비트선과, 상기 메모리 셀에 데이타를 기입할 때, 상기 데이타 래치 센스 앰프에 래치된 기입 데이타에 따라서 상기 다치 데이타에 따르는 기입 제어 전압을 선택하고, 선택된 기입 제어 전압을 비트선에 공급하는 기입 회로와, 상기 메모리 셀에 데이타를 기입한 후, 상기 기입된 데이타가 원하는 데이타의 기억 상태로 되어 있는지의 여부를 확인하는 검증 회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  28. 전기적 개서가 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 상기 메모리 셀에 접속된 비트선을 상기 메모리 셀을 통하여 충전하며, 또한 메모리 셀의 다치 데이타를 다치 레벨의 전위로서 비트선으로 출력하는 임계치 검출 수단과, 상기 임계치 검출 수단에 의해 충전된 다치 레벨의 비트선 전위를 감지하는 센스 앰프와, 메모리 셀에 기입하는 데이타를 보유하는 제1, 제2,…, 제m의 데이타 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이타의 기억 상태로 되어 있는지의 여부를 확인하기 위하여 상기 임계치 검출 수단을 이용하는 기입 검증 수단과, 상기 데이타 회로의 내용과 메모리 셀의 기입 동작 후의 상태로부터의 기입 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이타 회로의 내용을 일괄 갱신하는 데이타 갱신 회로로 이루어지는 데이타 회로 일괄 갱신 수단을 구비하고, 상기 데이타 갱신 회로는 제1개의 데이타 회로의 내용을 참조하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  29. 전기적 개서가 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 상기 메모리 셀에 접속된 비트선을 상기 메모리 셀을 통하여 충전하며, 또한 메모리 셀의 다치 데이타를 다치 레벨의 전위로서 비트선으로 출력하는 임계치 검출 수단과, 상기 임계치 검출 수단에 의해 충전된 다치 레벨의 비트선 전위를 참조 전압을 비교함으로서 비트선 전위를 감지하는 센스 앰프와, 메모리 셀에 기입하는 데이타를 보유하는 제1, 제2,…, 제m의 데이타 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이타의 기억 상태로 되어 있는지의 여부를 확인하기 위하여 상기 임계치 검출 수단을 이용하는 기입 검증 수단과, 상기 데이타 회로의 내용과 메모리 셀의 기입 동작 후의 상태로부터의 기입 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이타 회로의 내용을 일괄 갱신하는 데이타 갱신 회로로 이루어지는 데이타 회로 일괄 갱신 수단을 구비하고, 상기 데이타 갱신 회로는 제1개의 데이타 회로의 내용을 참조하고, 상기 데이타 회로 내용 일괄 갱신 수단을 비트선 전위가 재기입 데이타로서 감지, 기억되도록, 메모리 셀의 기입 동작 후의 상태가 출력되는 비트선 및 참조 전위를 데이타 회로의 내용에 따라서 수정하고, 비트선 전위가 수정될 때까지는 데이타 회로의 데이타 기억 상태를 유지하고, 수정된 비트선 전위를 유지한 채 데이타회로를 센스 앰프로서 동작시켜 데이타 회로 내용의 일괄 갱신을 행하고, 데이타 회로의 내용에 기초하는 기입 동작과 데이타 회로 내용 일괄 갱신을 메모리 셀이 소정의 기입 상태가 될 때까지 반복하면서 행함으로써 전기적으로 데이타 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  30. 제29항에 있어서, 상기 메모리 셀은 메모리 셀 트랜지스터가 복수개씩 직렬 접속된 NAND형 셀이고, 상기 NAND형 셀의 일단은 제1선택 게이트를 통하여 비트선에 접속되고, 상기 NAND형 셀의 다른 단을 제2선택 게이트를 통하여 소스선에 접속되고, 상기 임계치 검출 수단은 소스선 전압을 상기 NAND형 셀을 통하여 비트선으로 전송시켜 비트선을 충전하고, 선택되지 않은 제어 게이트 전압 및 제1, 제2 선택 게이트 전압은 선택된 메모리 셀의 임계치로 비트선 전압이 결정되도록 비선택 메모리 셀 및 제1, 제2선택 트랜지스터의 전압 전송 능력을 충분히 높이도록 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  31. 전기적 개서 가능한 n치(n은 4이상의 자연수)를 기억하는 메모리 셀이 매트릭스 상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이타를 보유하는 제1, 제2, …, 제m[m은 2(m-1) ＜ n ≤2m 을 만족하는 자연수]의 데이타 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이타의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비한 것을 특징을 하는 불휘발성 반도체 기억 장치.
  32. 전기적 개서 가능한 n치(n은 4이상의 자연수)를 기억하는 메모리 셀이 매트릭스 상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이타를 보유하는 제1, 제2, …, 제m[m은 2(m-1) ＜ n ≤2m 을 만족하는 자연수]의 데이타 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이타의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단과, 상기 데이타 회로의 내용과 메모리 셀의 기입 동작후의 상태로부터 기입 불충분한 메모리 셀에 대해서만 재개입을 행하도록, 데이타 회로의 내용을 갱신하는 데이타 갱신 회로로 이루어지는 데이타 회로 내용 일괄 갱신 수단을 구비하고, 상기 데이타 갱신 회로는 1개의 데이타 회로의 내용을 참조하는 것을 특징을 하는 불휘발성 반도체 기억 장치.
  33. 전기적 개서 가능한 n치(n은 4이상의 자연수)를 기억하는 메모리 셀이 매트릭스 상으로 배치된 메모리 셀 어레이와, 메모리 셀에 임계치 전압을 검출하는 임계치 검출 수단, 메모리 셀에 기입하는 데이타를 보유하는 제1, 제2, …, 제m[m은 2(m-1) ＜ n ≥2m 을 만족하는 자연수]의 데이타 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이타의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, 상기 임계치 검출은 메모리 셀의 게이트 전극에 제1임계치 검출 전압을 인가함으로써, 상기 메모리 셀이 “1”상태인지, 또는 “2” 또는 “3” 또는 … “n”상태인지를 판정하고, 또, 메모리 셀의 게이트 전극에 제2임계치 검출 전압을 인가함으로서, 상기 메모리 셀이 “1” 또는 “2” 상태인지, 또는 “3” …, “n” 상태인지를 판정하도록, 메모리 셀의 게이트 전극에 제1, 제2, …, 제(n-1)의 임계치 검출 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  34. 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스 상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이타를 보유하는 데이타 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이타의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, n종류의 기입 상태로 기입을 행하는 기입 동작시에 k[k는 2≤n을 만족하는 자연수) 종류이 기입 상태로 기입을 행하는 메모리 셀에 기입을 행하는 것을 특징을 하는 불휘발성 반도체 기억 장치.
  35. “1” 상태가 소거 상태이고, “2”상태 “3”상태, ….“n” 상태가 기입 상태인, 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스 상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이타를 보유하는 데이타 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이타의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, 기입시에 n종류의 기입 동작중, “3” 상태, …, 및 “n” 상태로 기입을 행하는 메모리 셀에 거의 동시에 제1기입 동작을 행하고, 상기 제1기입 동작의 전 또는 후에 “2”상태로 기입을 행하는 것을 특징을 하는 불휘발성 반도체 기억 장치.
  36. 제35항에 있어서, n치의 기입 상태에서, “1” 상태, “2”상태, “3”상태, …,“n”상태의 순으로 기입 임계치 전압이 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  37. “1”상태, “2”상태, “3”상태, … ,“n”상태(n은 3이상의 자연수)를 기억 상태로 하는, 전기적 개서 가능한 n치를 기억하는 메모리 셀이 매트릭스 상으로 배치된 메모리 셀 어레이와, 메모리 셀과 데이타의 수수를 행하는 신호선과, 메모리 셀로부터 판독한 정보를 보유하는 판독 데이타 보유 회로를 구비하고, 메모리 셀의 임계치가 “i”상태와 거의 동일한지 또는 “i”상태 이상인지, 혹은 “i”상태보다도 작은지를 조사하는 제i의 판독 동작을 행하여, 판독 데이타를 데이타 보유 회로에 보유하고, 그 후, 메모리 셀의 임계치가 “j”상태와 거의 동일한지 또한 “j”상태인지, 혹은 “j”상태보다도 작은지를 조사하는 제j의 판독 동작시에는 메모리 셀의 데이타가 출력한 신호선의 전위를, 상기 데이타 보유 회로에 보유된 데이타를 참조하여 바꾼 후에 신호선의 전위를 감지하는 것을 특징을 하는 불휘발성 반도체 기억 장치.
  38. 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스 상으로 배치된 메모리 셀 어레이와, 메모리 셀과 데이타의 수수를 행하는 신호선과, 메모리 셀에 기입하는 데이타를 보유하는 데이타 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이타의 기억 상태로 되어 있는 지의 여부를 확인하는 기입 검증 수단을 구비하고, 메모리 셀의 기입 데이타를 출력한 신호선의 전위를 2번 이상 참조함으로서, 상기 데이타 회로의 내용과 메모리 셀의 기입 동작후의 상태로부터 기입이 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이타 회로의 내용을 갱신하는 것을 특징을 하는 불휘발성 반도체 기억 장치.
  39. 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스 상으로 배치된 메모리 셀 어레이와, 메모리 셀에 임계치 전압을 검출하는 임계치 검출 수단과, 메모리 셀에 기입하는 데이타를 보유하는 데이타 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이타의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, 상기 임계치 검출은 메모리 셀의 게이트 전극에 제1임계치 검출 전압을 인가함으로써, 상기 메모리 셀이 “1”상태인지, 또는 “2” 또는 “3” 또는 ... “n”상태인지를 판정하고, 또, 메모리 셀의 게이트 전극에 제2임계치 검출 전압을 인가함으로서, 상기 메모리 셀이 “1” 또는 “2” 상태인지, 또는 “3” ..., “n” 상태인지를 판정하도록, 메모리 셀의 게이트 전극에 제1, 제2, …, 제(n-1)의 임계치 검출 전압을 인가하고 메모리 셀의 기입 데이타를 출력한 신호선의 전위를 2번 이상 참조함으로써, 상기 데이타 회로의 내용과 메모리 셀의 기입 동작 후의 상태로부터 기입이 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이타 회로의 내용을 갱신하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  40. 제27항에 있어서, 상기 n은 4이상인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  41. 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스 상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이타를 보유하는 m개의 데이타 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이타의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단과, 상기 데이타 회로의 내용과 메모리 셀의 기입 동작후의 상태로부터 기입 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이타 회로의 내용을 갱신하는 데이타 갱신 회로로 이루어지는 데이타 회로 내용 일괄 갱신 수단을 구비하고, 상기 데이타 갱신 회로는 1개의 데이타 회로의 내용을 참조하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  42. 다치 데이타를 메모리 셀에 기입할 때, 다치 데이타 각각에 따른 비트선 기입 전위를 하나의 비트선에 충전 하고, 충전하고 비트선을 전기적으로 플로팅된 상태로 하는 수단과, 비트선이 전위를 상기 비트선의 충전량을 증가, 감소, 유지시키는 것 중의 어느 한 상태를 취함으로써, 다치의 데이타에 따라서 결정되는, 비트선 기입 제어 전위로 하는 수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  43. 2치 이상의 데이타를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀로의 데이타의 기입 및 상기 비트선을 전기적으로 플로팅한 상태로 하고, 상기 메모리 셀에 데이타를 기입할 때 상기 비트선의 소정 전위를 비트선 기입 제어 전압의 하나로서 이용하도록 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  44. 2치 이상의 데이타를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 기입 데이타를 전달하거나, 상기 메모리 셀로부터의 판독 데이타를 전달하기 위한 비트선과, 상기 비트선에 접속된, 상기 메모리 셀에 데이타를 기입하기 전에 상기 비트을 소정 전위로 하고, 상기 소정전위의 비트선을 전기적으로 플로팅한 상태로 하는 제1회로와, 상기 비트선에 접속된, 상기 2치 이상의 데이타의 하나를 선택된 메모리 셀에 기입할 때 상기 비트선의 전위를 상기 소정 전위인 채로 하고, 상기 2치 이상의 데이타의 다른 하나를 선택된 메모리 셀에 기입할 때 상기 비트선의 전위를 상기 소정 전위와는 상이한 전위로 시프트시키는 제2회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  45. 제44항에 있어서, 상기 제2회로는 플립플롭 회로를 포함하고, 상기 플립플롭 회로는 상기 메모리 셀에 데이타를 기입할 때 기입 데이타를 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  46. 제45항에 있어서, 상기 플립플롭 회로는 상기 메모리 셀에 데이타를 기입할 때, 기억된 기입 데이타에 따라서 상기 비트선의 전위를 상기 소정의 전위인 채로 하든지, 상기 비트선의 전위를 상기 소정의 전위와는 상이한 전위로 쉬프트 시키든지를 결정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  47. 제45항에 있어서, 상기 플립플롭 회로는 상기 메모리 셀로부터 데이타를 판독할 때, 판독 데이타를 증폭하여 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  48. 제45항에 있어서, 상기 메모리 셀이 기억하는 데이타의 수를 n(n≥2)으로 했을 때, 상기 메모리 셀로의 기입 데이타를 기억하거나 상기 메모리 셀로부터의 판독 데이타를 증폭하여 기억하기 위한 상기 플립플롭 회로의 수는 n-1개인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  49. 제48항에 있어서, 상기 n-1개의 플립플롭 회로가 기억하는 기입 데이타는 검증 동작이 완료한 후, 다른 데이타로 변경되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  50. 제49항에 있어서, 상기 n-1개의 플립플롭 회로가 기억하는 기입 데이타가 다른 데이타로 변경된 것을 검지하여 기입 동작을 종료시키는 기입 종료 검지 회로를 더욱 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  51. 2치 이상의 데이타를 기억하는 메모리 셀이 매트릭스 상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀의 소스/드레인의 한쪽을 상기 메모리 셀 어레이로부터 도출하는 비트선과, 상기 비트선과 데이타 입출력선과의 사이에 개재하는 비트선 제어 회로를 구비하고, 상기 비트선 제어 회로는, 기입 동작전에 상기 비트선을 충전하는 충전 회로와, 데이타 출력선에 공급된 기입 데이타를 기억하는 기입 데이타 기억부와, 상기 기입 데이타 기억부에 기입된 기입 데이타에 따라서, 비트선의 전위를 상기 충전 전위인 상태인 채, 또는 상기 충전 전위로부터 시프트시킨 상태를 제어하는 데이타 제어 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  52. 제51항에 있어서, 상기 데이타 제어 회로는 플립플롭 회로를 포함하고, 상기 플립플롭 회로는 상기 메모리 셀에 데이타를 기입할 때 상기 데이타 입출력선에 공급된 기입 데이타를 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  53. 제52항에 있어서, 상기 플립플롭 회로는 상기 메모리 셀로부터 데이타를 판독할 때, 상기 비트선에 판독된 판독 데이타를 증폭하여 상기 데이타 입출력선에 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  54. 제52항에 있어서, 상기 메모리 셀이 기억하는 데이트의 수를 n(n≥2)으로 했을 때, 상기 메모리 셀로의 기입 데이타를 기억하거나, 상기 메모리 셀로부터의 판독 데이타를 증폭하여 기억하기 위한 상기 플립플롭 회로의 수는 n-1개인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  55. 제54항에 있어서, 상기 n-1개의 플립플롭 회로가 기억하는 기입 데이타는 검증 동작이 완료한 후, 다른 데이타로 변경되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  56. 제55항에 있어서, 상기 n-1개의 플립플롭 회로가 기억하는 기입 데이타가, 다른 데이타로 변경된 것을 검지하여 기입 동작을 종료시키는 기입 종료 검지 회로를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  57. 제51항에 있어서, 상기 충전 회로는 상기 비트선을 전원 전위로 충전하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  58. 제57항에 있어서, 상기 데이타 제어 회로는 상기 데이타 제어 회로에 포함되어 있는 상기 기입 데이타 기억부에 기억된 기입 데이타에 따라서, 상기 비트선의 전위를 상기 전원 전위인 채로, 또는 상기 전원 전위보다도 낮게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  59. 제51항에 있어서, 상기 충전 회로는 상기 비트선을 접지와 전원 전압과의 중간에 있는 전위로 충전하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  60. 제59항에 있어서, 상기 데이타 제어 회로는 상기 데이타 제어 회로에 포함되어 있는 상기 기입 데이타 기억부에 기억된 기입 데이타에 따라서, 상기 비트선의 전위를 상기 중간에 있는 전위인 채이거나, 상기 중간에 있는 전위보다도 낮게 하든지 또는 상기 중간에 있는 전위보다도 높게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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