KR100244864B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

데이터 입출력선과 하나의 비트선(BL)을 서로 접속하는 비트선 제어 회로가 마련된다. 비트선 제어 회로는, 데이터 입출력선으로부터 입력된 메모리 셀로의 다치(多置)의 기입 데이터를 래치하는 데이터 래치와, 하나의 비트선(BL)에 출력된 메모리 셀 트랜지스터로부터의 판독 데이터를 감지하여, 래치하는 센스 앰프를 포함한다. 비트선 제어 회로에서, 하나의 비트선(BL)에 출력되는 다치의 데이터의 수를 2m(m은 2 이상의 자연수)= n 치로 했을 때, 데이터 래치, 센스 앰프의 수는 각각 m개로 된다. 구체적으로는 22= 4로 했을 때, 데이터 래치, 센스 앰프의 수를 각각 2개로 한다. 이로써, 칼럼계 회로의 회로 규모를 작게 하여, 고집적화에 적합한 불휘발성 반도체 기억 장치가 제공된다.

Description

불휘발성 반도체 기억 장치
본 발명은, 전기적으로 변경 기입할 수 있는 불휘발성 반도체 기억 장치(EEPROM)에 관한 것으로서, 특히 하나의 메모리 셀에 1비트 보다 많은 정보를 기억시키는 다치(多置) 기억 EEPROM에 관한 것이다.
본 출원은 일본 특허 출원 평8-61352호, 평8-61443호, 평8-61444호, 평8-61449호에 기초하며, 이들의 내용은 참조로서 본 명세서에 삽입된다.
EEPROM의 대용량화를 실현하는 방법 중의 하나로서, 하나의 메모리 셀에 n(n
Figure kpo00002
3) 치의 정보를 기억시키는 다치 기억 EEPROM이 알려져 있다. 예를 들면, 4치 기억식에서는, 4종류의 임계치 전압 중의 하나를 각각의 셀이 가지며, 이것을 "0, 0", "0,1", "1,0", "1,1"로 표현되는 2비트의 정보로 대응시키는 것이다.
n치의 정보를 기억한 메모리 셀의 데이터를 읽는데에는, 셀로부터 판독된 데이터를, (n-1)개의 기준 전압과 비교할 필요가 있다. 이 때문에, 종래, (n-1)개의 센스 앰프를 필요로 하였다(예를 들면 일본 특허 공개 공보 소61-117796호 참조). 4치 기억식의 EEPROM에서는 3개의 센스 앰프를 필요로 한다.
이 때문에, 4치 기억식의 EEPROM은 2치 기억식 셀의 EEPROM과 비교하여, 메모리 셀의 기억 밀도는 2 배가 되며, 메모리 셀이 점유하는 면적은 1/2가 되었던 것에 대하여, 센스 앰프가 점유하는 면적은 3 배가 되어, 고밀도화의 효과를 감소시킨다. 특히, 페이지 판독을 행하기 위하여 비트선 마다 센스 앰프를 설치하는 종류의 EEPROM에서는, 센스 앰프 수의 증가가 대용량화의 장애가 된다.
또한, 일본 특허 공개 공보 소62-54896호에는, 셀 데이터를 판별한 센스 앰프의 출력에 의하여, 다른 센스 앰프의 기준 전압을 제어함으로써, 센스 앰프의 수를 감소할 수 있는 판독 전용 메모리가 개시되어 있다. 단, 이 기술은 기입도 할 수 있는 메모리에는 적용할 수 없다.
한편, 메모리 셀에 n(n
Figure kpo00003
3) 종류의 임계치 전압을 기억하는 다치 기억 EEPROM에서는, 기억 데이터를 기입할 때, 각각의 임계치 전압을, 보다 좁은 범위 마다 분포시킬 필요가 있다. 이 때문에, 기입 단위를 작게 나누어서 행하고, 기입과 기입의 사이에, 각각의 메모리 셀이 목적으로 하는 임계치 범위에 기입되었는지의 여부를 체크하며, 기입 부족의 셀이 있으면 그 셀에만 추가 기입을 행하고 있다. 이와 같은 기술은, 각각의 메모리 셀 마다, 최적의 기입이 행해지도록 제어하는 것이며, 비트 마다 검증하는 것으로서 알려져 있다. 비트 마다 검증하는 개념은 일본 특허 공개 공보 평3-295098호에 기재되어 있다.
일본 특허 공개 공보 평3-295098호는 2치 기억의 EEPROM에 관한 것이며, 다치 기억 EEPROM에 대한 비트 마다 검증하는 것은, 특허 공개 공보 평7-93979호에 개시되어 있다. 그러나, 특허 공개 공보 평7-93979호에 개시된 장치에서는, 센스 앰프 및 검증 회로를 각각, (n-1)개씩 필요로 하고 있다. 이로써, 메모리 셀은, 보다 많은 데이터를 기억함으로써, 동일 면적의 칩에 대용량의 데이터를 축적할 수 있게 되어 있기 때문에, 데이터의 판독/기입을 제어하는 회로가 대규모가 되며, 고집적화에 어려움이 있었다.
또한, 다치 기억 EEPROM에서는, 그 내부, 특히 입출력 데이터선에 사용되고 있는 신호의 비트수가, 장치의 외부, 예를 들면 다치 기억 EEPROM을 프로세서 등 기타의 집적 회로 장치에 접속하기 위한 회로 기판에 사용되고 있는 신호의 비트수와 상이하다. 이 때문에 다치 기억 EEPROM에는, 장치의 외부에서 사용되는 신호의 비트수를, 장치의 내부에서 사용되는 신호의 비트수로 변환하는 비트수 변환 회로를, 인터페이스로서 필요로 하고 있다.
이와 같이, 검증 수단을 갖는 종래의 다치 기억 EEPROM에서는, 다치 데이터의 수를 n(n은 3 이상의 자연수)로 했을 때, (n-1)개의 검증 회로를 필요로 하고 있었다. 이 때문에, 센스 앰프, 데이터 래치도, 검증 회로에 따라, (n-1)개 필요로 하고 있었다. 이 때문에, 비트선에 접속되는 회로, 즉 칼럼계 회로의 회로 규모, 특히 센스 앰프, 데이터 래치의 수가 방대해져, 고집적화의 애로 사항이 되고 있다.
또한, 장치의 외부에서 사용되는 신호의 비트수와 장치의 내부에서 사용되는 신호의 비트수를 교환하기 위한 비트수 변환 회로를 필요로 하며, 고집적화 뿐만 아니라, 고속 입출력 동작화도 달성할 수 없다.
본 발명의 제1 목적은, 칼럼계 회로의 회로 규모를 작게 할 수 있으며, 고집적화에 적합한 불휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 제2 목적은, 비트수 변환 회로를 생략할 수 있으며, 고집적화와 고속 입출력 동작화를 동시에 달성할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 제1 및 제2 목적은 다음과 같은 불휘발성 반도체 기억 장치에 의하여 실현된다. 본 발명에 관한 제1 불휘발성 반도체 기억 장치는, 다치 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이터를 기입할 때 상기 메모리 셀로의 기입 데이터를 래치하는 래치 수단, 및 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터의 판독 데이터를 감지하고 래치하는 센스 래치 수단을 포함하는 비트선 제어회로와, 상기 비트선 제어 회로와 상기 메모리 셀을 서로 전기적으로 접속하여, 상기 메모리 셀에 데이터를 기입할 때 상기 래치 수단으로부터 상기 메모리 셀로 상기 기입 데이터를 유도하고, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터 상기 센스 래치 수단으로 상기 판독 데이터를 유도하는 비트선을 구비하고, 상기 다치 데이터의 수를 n(n은 4 이상의 자연수)으로 했을 때, 상기 래치 수단, 상기 센스 래치 수단의 수가 m[m은 2m-1＜n≤2(m은 2 이상의 자연수)]개로 설정되어 있는 것을 특징으로 한다.
제1 불휘발성 반도체 기억 장치에서, 상기 다치 데이터의 수를 n으로 하고, 또한 n=2m을 만족할 때, 상기 m은 상기 비트선 제어 회로에 전기적으로 접속되는 데이터 입출력선의 비트수와 동수이고, 상기 m개의 래치 수단 및 상기 m개의 센스 래치 수단에는 각각 1비트씩의 데이터가 할당되어 있다.
제1 불휘발성 반도체 기억 장치에서, 상기 메모리 셀로부터 데이터를 판독할 때, 상기 m개의 센스 래치 수단은 최상위의 제1 비트에 할당된 제1 센스 래치 수단으로부터 순차적으로 최하위의 제m 비트에 할당된 제m 센스 래치 수단을 향하여 동작해 간다.
제1 불휘발성 반도체 기억 장치에서, 상기 최상위의 제1 비트에 할당된 제1 센스 래치 수단은 상기 비트선에 의해 상기 메모리 셀로부터 유도된 판독 데이터를 제1 기준 전압과 비교하여, 상기 판독 데이터가 제1 기준 전압보다도 높은지 낮은지의 비교 결과를 출력하고, 이 출력에 따라서 차위(次位)의 제2 비트에 할당된 제2 센스 래치 수단으로 공급되는 제2 기준 전압의 레벨을 전환한다.
제1 불휘발성 반도체 기억 장치에서, 상기 최하위의 제m 비트에 할당된 센스 래치 수단으로 공급되는 제m 기준 전압의 레벨은 상위의 제(m-1)비트에 할당된 센스 래치 수단에 있어서의 제(m-1) 기준 전압과 상기 메모리 셀로부터의 판독 데이터와의 비교 결과에 기초하여, 2m-1회 전환된다.
제1 불휘발성 반도체 기억 장치에서, 상기 데이터 입출력선의 비트수는 장치 외부로부터 장치 내부에 입력되는 기입 데이터의 비트수 및 장치 내부에서 장치 외부로 출력되는 판독 데이터의 비트수와 각각 동일하다.
제1 불휘발성 반도체 기억 장치에서, 상기 기입 데이터는 비트수의 변환을 행하지 않고 장치의 외부로부터 상기 래치 수단에 입력되고, 상기 판독 데이터는 비트수의 변환을 행하지 않고 상기 센스 래치 수단으로부터 장치의 외부로 출력된다.
제1 불휘발성 반도체 기억 장치에서, 1개의 비트선에 나타나는 2m= n치의 데이터를 상기 m비트로서 상기 n치의 데이터로, 상기 래치 수단 및 상기 센스 래치 수단에 의해 변환한다.
제1 불휘발성 반도체 기억 장치에서, 상기 래치 수단에서 상기 메모리 셀로 상기 비트선에 의해 유도되는 기입 데이터 및 상기 메모리 셀에서 상기 센스 래치 수단으로 상기 비트선에 유도되는 판독 데이터는 각각 n개의 다치 데이터이고, 상기 비트선은 n개의 다치 데이터 각각을 전압 레벨에 따라 서로 구별하여 상기 래치 수단에서 상기 메모리 셀로, 및 상기 메모리 셀에서 상기 센스 래치 수단으로 유도한다.
제1 불휘발성 반도체 기억 장치에서, 상기 다치 데이터를 기억하는 메모리 셀은 임계치 가변형 트랜지스터를 포함하고, 상기 임계치 가변형 트랜지스터는 상기 n개의 다치 데이터 각각을 임계치 레벨에 따라 서로 구별하여 기억한다.
본 발명에 관한 제2 불휘발성 반도체 기억 장치는, 다치 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치돠어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이터를 기입할 때 상기 메모리 셀로의 기입 데이터를 래치하는 래치 수단과, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터의 판독 데이터를 감지하고 래치하는 센스 래치 수단과, 상기 래치 수단에 래치된 상기 메모리 셀에의 기입 데이터를 참조하여 검증 동작을 행하는 검증 수단을 포함하는 비트선 제어 회로와, 상기 비트선 제어 회로와 상기 메모리 셀을 서로 전기적으로 접속하여, 상기 메모리 셀에 데이터를 기입할 때 상기 래치 수단에서 상기 메모리 셀로 상기 기입 데이터를 유도하고, 상기 메모리 셀로부터 데이터를 판독할 때 상기 센스 래치 수단으로 상기 판독 데이터를 유도하는 비트선을 구비하고, 상기 다치 데이터의 수를 n(n은 4 이상의 자연수)으로 했을 때, 상기 래치 수단, 상기 센스 래치 수단, 상기 검증 수단의 수가 m[m은 2m-1＜n≤2m(m은 2 이상의 자연수)]개로 설정되어 있는 것을 특징으로 한다.
제2 불휘발성 반도체 기억 장치에서, 상기 다치 데이터의 수를 n으로 하고, 또한 n = 2m을 만족할 때, 상기 m은 상기 비트선 제어 회로에 전기적으로 접속되는 데이터 입출력선의 비트수와 동수이고, 상기 m개의 래치 수단 및 상기 m개의 센스 래치 수단에는 각각 1비트씩의 데이터가 할당되어 있다.
제2 불휘발성 반도체 기억 장치에서, 상기 메모리 셀로부터 데이터를 판독할 때, 상기 m개의 센스 래치 수단은 최상위의 제1 비트에 할당된 제1 센스 래치 수단으로부터 순차적으로, 최하위의 제m 비트에 할당된 제m 센스 래치 수단을 향하여 동작하고, 상기 메모리 셀로부터 검증을 위하여 데이터를 판독할 때, 상기 m개의 센스 래치 수단은 상기 최하위의 제m 비트에 할당된 제m 센스 래치 수단으로부터 순차적으로, 최상위의 제1 비트에 할당된 제1 센스 래치 수단을 향하여 동작한다.
제2 불휘발성 반도체 기억 장치에서, 상기 메모리 셀로부터 데이터를 판독할 때, 상기 최상위의 제1 비트에 할당된 제1 센스 래치 수단은 상기 비트선에 의해 상기 메모리 셀로부터 유도된 판독 데이터를 제1번째의 기준 전압과 비교하여, 상기 판독 데이터가 제1 기준 전압보다도 높은지 낮은지의 비교 결과를 출력하고, 이 출력에 따라서 차위(次位)의 제2 비트에 할당된 제2 래치 수단으로 공급되는 제2 기준 전압의 레벨을 전환하고, 상기 메모리 셀로부터 검증을 위하여 데이터를 판독할 때, 상기 최상위의 제1 비트에 할당된 제1 센스 래치 수단은 제1 래치 수단에 래치되어 있는 상기 기입 데이터에 따라서, 차위의 제2 비트에 할당된 제2 센스 래치 수단으로 공급되는 제2 기준 전압 레벨을 전환한다.
제2 불휘발성 반도체 기억 장치에서, 상기 메모리 셀로부터 데이터를 판독할 때, 상기 최하위의 제m 비트에 할당된 센스 래치 수단으로 공급되는 제m 기준 전압의 레벨은 상위의 제(m-1)비트에 할당된 센스 래치 수단에 있어서의 제(m-1) 기준전압과 상기 메모리 셀로부터의 판독 데이터와의 비교 결과에 기초하여 2m-1회 전환되고, 상기 메모리 셀로부터 검증을 위하여 데이터를 판독할 때, 상기 최하위의 제m 비트에 할당된 센스 래치 수단으로 공급되는 제m 기준 전압의 레벨은 상위의 제(m-1)비트에 할당된 래치 수단에 래치되어 있는 상기 기입 데이터에 따라서 2m-1회 전환된다.
제2 불휘발성 반도체 기억 장치에서, 상기 메모리 셀로부터 데이터를 판독할 때, 상기 센스 래치 수단은 1개의 비트선에 판독된 2m= n치의 판독 데이터를, 상기 m비트로서 상기 n치의 판독 데이터로 변환하고, 상기 메모리 셀에 데이터를 기입할 때, 상기 래치 수단은 상기 m비트로 상기 n치의 기입 데이터를, 1개의 비트선에 2m= n치의 기입 데이터로 변환하기 위한 데이터 기입 회로에 공급하고, 상기 m비트로 상기 n치의 판독 데이터와, 상기 m비트로 상기 n치의 기입 데이터를 서로 상이한 데이터로 공급한다.
제2 불휘발성 반도체 기억 장치에서, 상기 메모리 셀로부터 검증을 위하여 데이터를 판독할 때, 상기 래치 수단은 상기 m비트로 상기 n치의 기입 데이터와, 상기 1개의 비트선에 판독된 2m= n치의 판독 데이터를 비교하여, 상기 기입 데이터와 상기 판독 데이터가 일치할 때 상기 검증 수단을 활성으로 하고, 상기 기입 데이터와 상기 판독 데이터가 불일치할 때 상기 검증 수단을 비활성으로 한다.
제2 불휘발성 반도체 기억 장치에서, 상기 데이터 입출력선의 비트수는 장치 외부로부터 장치 내부에 입력되는 기입 데이터의 비트수 및 장치 내부에서 장치 외부로 출력되는 판독 데이터의 비트수와 각각 동일하다.
제2 불휘발성 반도체 기억 장치에서, 상기 기입 데이터는 비트수의 변환을 행하지 않고 장치의 외부로부터 데이터 수단으로 입력되고, 상기 판독 데이터는 비트수의 변환을 행하지 않고 상기 센스 래치 수단에서 장치 외부로 출력된다.
제2 불휘발성 반도체 기억 장치에서, 상기 래치 수단에서 상기 메모리 셀로 상기 비트선에 의해 유도되는 기입 데이터 및 상기 메모리 셀에서 상기 센스 래치수단으로 상기 비트선에 의해 유도되는 판독 데이터는 각각 n개의 다치 데이터이며, 상기 비트선은 n개의 다치 데이터 각각을 전압 레벨에 따라 서로 구별하여, 상기 래치 수단에서 상기 메모리 셀로, 및 상기 메모리 셀에서 상기 센스 래치 수단으로 유도한다.
제2 불휘발성 반도체 기억 장치에서, 상기 다치 데이터를 기억하는 메모리 셀은 임계치 가변형 트랜지스터를 포함하고, 상기 임계치 가변형 트랜지스터는 상기 n개의 다치 데이터 각각을 임계치의 레벨에 따라 서로 구별하여 기억한다.
본 발명의 제3 불휘발성 반도체 기억 장치는, 다치 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이터를 기입할 때 상기 메모리 셀로의 기입 데이터를 래치하는 래치 수단과, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터의 판독 데이터를 감지하고 래치하는 센스 래치 수단을 포함하고, 상기 다치 데이터의 수를 n으로 했을 때 상기 래치 수단, 센스 래치 수단의 수가 m[m은 2m-1＜n≤2m(m은 2 이상의 자연수)]개인 비트선 제어 회로와, 상기 비트선 제어 회로와 상기 메모리 셀을 서로 전기적으로 접속하여, 상기 메모리 셀에 데이터를 기입할 때 상기 래치 수단에서 상기 메모리 셀로 상기 기입 데이터를 유도하고, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀에서 상기 센스 래치 수단으로 상기 판독 데이터를 유도하는 비트선과, 상기 메모리 셀에 데이터를 기입할 때, 상기 래치 수단에 래치된 기입 데이터에 따라서, 상기 다치 데이터에 따르는 기입 제어 전압을 선택하고, 선택된 기입 제어 전압을 비트선에 공급하는 기입 회로와, 상기 메모리 셀에 데이터를 기입한 후, 상기 기입된 데이터를 검증하는 검증회로를 구비하고, 상기 검증 회로 및 상기 기입 회로를 상기 래치 수단에 래치된 n개의 기입 데이터에 의해 제어되도록 한 것을 특징으로 한다.
제3 불휘발성 반도체 기억 장치에서, 상기 래치 수단은 상기 검증 판독 동작의 결과가 양호할 때, 상기 래치 기능으로 래치된 기입 데이터를 상기 메모리 셀에 데이터를 기입했을 때, 상기 메모리 셀의 데이터를 변경하지 않았을 때의 데이터로 갱신한다.
제3 불휘발성 반도체 기억 장치에서, 상기 검증 판독 동작중, 일단 갱신된 기입 데이터가 변경되지 않도록 상기 래치되어 있는 기입 데이터에 따라서, 상기 검증회로 및 상기 기입 회로에 의해 상기 래치 기능으로의 입력 데이터를 제어한다.
본 발명의 제4 불휘발성 반도체 기억 장치는, n치(n≥3) 데이터를 기억 가능한 전하 축적부를 갖는 복수의 메모리로 구성되는 메모리 셀 어레이와, 복수의 비트선과, 복수의 워드선과, 복수의 프로그램 제어 회로와, 복수의 데이터 회로를 구비하고, 상기 프로그램 제어 회로는 상기 메모리 셀을 선택하고, 선택한 메모리 셀에 기입 전압을 인가하고, 상기 데이터 회로는 m을 2m-1＜n≤2m을 만족하는 자연수로 할 때에 m개의 래치로 구성되고, 상기 프로그램 제어 회로에 의해 선택된 각각 대응하는 상기 메모리 셀에 인가되는 기입 제어 전압을 제어하는 제1, 제2, …, 제n의 논리 레벨의 기입 제어 데이터를 보유하고, 상기 기입 제어 전압을 각각 대응하는 상기 메모리 셀에 인가하고, 상기 제1 이외의 논리 레벨의 기입 제어 데이터를 보유하고 있는 상기 데이터 회로에 대응하는 상기 메모리 셀의 기입 상태만 선택적으로 검출하고, 미리 결정된 기입 상태에 도달한 메모리 셀에 대응하는 상기 데이터 회로의 상기 기입 제어 데이터의 논리 레벨을 상기 제1 논리 레벨로 변경하고, 미리 결정된 기입 상태에 도달하지 않은 메모리 셀에 대응하는 상기 데이터 회로의 상기 기입 제어 데이터의 논리 레벨을 보유하고, 상기 제1 논리 레벨의 기입 제어 데이터를 보유하고 있는 상기 데이터 회로의 기입 제어 데이터의 논리 레벨을 상기 제1 논리 레벨로 보유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치에 있어서, 상기 m개의 래치 상태의 조합에 의해 상기 기입 데이터의 갱신을 행하는 것을 특징으로 한다.
제4 불휘발성 반도체 기억 장치에서, 상기 기입 데이터를 갱신하는 검증 회로는 기입 제어 전압을 발생한다.
본 발명의 제5 불휘발성 반도체 기억 장치는, 다치 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이터를 기입할 때 상기 메모리 셀로의 기입 데이터를 래치하고, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터의 판독 데이터를 감지하여 래치하고, 상기 다치 데이터의 수를 2m(m은 2이상의 자연수)=n치로 했을 때 그 수가 m개로 설정된 데이터 래치 센스 앰프를 포함하는 비트선 제어회로와, 상기 데이터 래치 센스 앰프와 상기 메모리 셀을 서로 접속하고, 상기 메모리 셀에 데이터를 기입할 때 상기 데이터 래치 센스 앰프로부터 상기 메모리 셀로 상기 기입 데이터를 유도하고, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터 상기 데이터 래치 센스 앰프로 상기 판독 데이터를 유도하는 비트선과, 상기 메모리 셀에 데이터를 기입할 때, 상기 데이터 래치 센스 앰프에 래치된 기입 데이터에 따라서 상기 다치 데이터에 따르는 기입 제어 전압을 선택하고, 선택된 기입 제어 전압을 비트선에 공급하는 기입 회로와, 상기 메모리 셀에 데이터를 기입한 후, 상기 기입된 데이터가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 검증 회로를 구비하는 것을 특징으로 한다.
또한, 본 발명은 전기적 개서가 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 상기 메모리 셀에 접속된 비트선을 상기 메모리 셀을 통하여 충전하며, 또한 메모리 셀의 다치 데이터를 다치 레벨의 전위로서 비트선으로 출력하는 임계치 검출 수단과, 상기 임계치 검출 수단에 의해 충전된 다치 레벨의 비트선 전위를 감지하는 센스 앰프와, 메모리 셀에 기입하는 데이터를 보유하는 제1, 제2, …, 제m의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하기 위하여 상기 임계치 검출 수단을 이용하는 기입 검증 수단과, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작 후의 상태로부터 기입 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이터 회로의 내용을 일괄 갱신하는 데이터 갱신 회로로 이루어지는 데이터 회로 내용 일괄 갱신 수단을 구비하고, 상기 데이터 갱신 회로는 1개의 데이터 회로의 내용을 참조하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
그리고, 본 발명은 전기적 개서가 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 상기 메모리 셀에 접속된 비트선을 상기 메모리 셀을 통하여 충전하며, 또한 메모리 셀의 다치 데이터를 다치 레벨의 전위로서 비트선으로 출력하는 임계치 검출 수단과, 상기 임계치 검출 수단에 의해 충전된 다치 레벨의 비트선 전위를 참조 전압을 비교함으로써 비트선 전위를 감지하는 센스 앰프와, 메모리 셀에 기입하는 데이터를 보유하는 제1, 제2, …, 제m의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하기 위하여 상기 임계치 검출 수단을 이용하는 기입 검증 수단과, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작 후의 상태로부터 기입 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이터 회로의 내용을 일괄 갱신하는 데이터 갱신 회로로 이루어지는 데이터 회로 내용 일괄 갱신 수단을 구비하고, 상기 데이터 갱신 회로는 1개의 데이터 회로의 내용을 참조하고, 상기 데이터 회로 내용 일괄 갱신 수단은 비트선 전위가 재기입 데이터로서 감지, 기억되도록, 메모리 셀의 기입 동작 후의 상태가 출력되는 비트선 및 참조 전위를 데이터 회로의 내용에 따라서 수정하고, 비트선 전위가 수정될 때까지는 데이터 회로의 데이터 기억 상태를 유지하고, 수정된 비트선 전위를 유지한 채 데이터 회로를 센스 앰프로서 동작시켜 데이터 회로 내용의 일괄 갱신을 행하고, 데이터 회로의 내용에 기초하는 기입 동작과 데이터 회로 내용 일괄 갱신을 메모리 셀이 소정의 기입 상태가 될 때까지 반복하면서 행함으로써 전기적으로 데이터 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
본 발명의 장기 메모리 셀은 메모리 셀 트랜지스터가 복수개씩 직렬 접속된 NAND형 셀이고, 상기 NAND형 셀의 일단은 제1 선택 게이트를 통하여 비트선에 접속되고, 상기 NAND형 셀의 다른 단은 제2 선택 게이트를 통하여 소스선에 접속되고, 상기 임계치 검출 수단은 소스선 전압을 상기 NAND형 셀을 통하여 비트선으로 전송시켜 비트선을 충전하고, 선택되지 않은 제어 게이트 전압 및 제1, 제2 선택 게이트 전압은 선택된 메모리 셀의 임계치로 비트선 전압이 결정되도록 비선택 메모리 셀 및 제1, 제2 선택 트랜지스터의 전압 전송 능력을 충분히 높이도록 제어되는 것을 특징으로 하고 있다.
또한, 본 발명은, 전기적 개서 가능한 n치(n은 4이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이터를 보유하는 제1, 제2, …, 제m[m은 2(m-1)＜n≤2m을 만족하는 자연수]의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
또한, 본 발명은, 전지적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이터를 보유하는 제1, 제2, …, 제m[m은 2(m-1)＜n≤2m을 만족하는 자연수]의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단과, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작후의 상태로부터 기입 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이터 회로의 내용을 갱신하는 데이터 갱신 회로로 이루어지는 데이터 회로 내용 일괄 갱신 수단을 구비하고, 상기 데이터 갱신 회로는 1개의 데이터 회로의 내용을 참조하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
또한, 본 발명은, 전기적 개서 가능한 n치(n은 4이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리셀 어레이와, 메모리 셀의 임계치 전압을 검출하는 임계치 검출 수단과, 메모리 셀에 기입하는 데이터를 보유하는 제1, 제2, …, 제m[m은 2(m-1)＜n≤2m을 만족하는 자연수]의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, 상기 임계치 검출은 메모리 셀의 게이트 전극에 제1 임계치 검출 전압을 인가함으로써, 상기 메모리 셀이 "1"상태인지, 또는 "2" 또는 "3" 또는 … "n"상태인지를 판정하고, 또, 메모리 셀의 게이트 전극에 제2 임계치 검출 전압을 인가함으로써, 상기 메모리 셀이 "1" 또는 "2"상태인지, 또는 "3", …, "n"상태인지를 판정하도록, 메모리 셀의 게이트 전극에 제1, 제2, …, 제(n-1)의 임계치 검출 전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
또한, 본 발명은, 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이터를 보유하는 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, n종류의 기입 상태로 기입을 행하는 기입 동작시에 k(k는 2≤k＜n을 만족하는 자연수)종류의 기입 상태로 기입을 행하는 메모리 셀에 대하여 거의 동시에 제1 기입을 행하고, 제1 기입 동작의 전 또는 후에 n-k종류의 기입 상태로 기입을 행하는 메모리 셀에 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
또, 본 발명은, "1"상태가 소거 상태이고, "2" 상태, "3" 상태, …, "n" 상태가 기입 상태인, 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이터를 보유하는 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, 기입시에 n종류의 기입 동작중, "3" 상태, …, 및 "n" 상태로 기입을 행하는 메모리 셀에 거의 동시에 제1 기입 동작을 행하고, 상기 제1 기입 동작의 전 또는 후에 "2" 상태로 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
또한, 본 발명은, n치의 기입 상태에서, "1" 상태, "2" 상태, "3" 상태, …, "n" 상태의 순으로 기입 임계치 전압이 큰 것을 특징으로 하고 있다.
또, 본 발명은, "1" 상태, "2" 상태, "3" 상태, …, "n" 상태(n은 3이상의 자연수)를 기억 상태로 하는, 전기적 개서 가능한 n치를 기억하는 메모리 셀이 매트릭스 상으로 배치된 메모리 셀 어레이와, 메모리 셀과 데이터의 수수를 행하는 신호선과, 메모리 셀로부터 판독한 정보를 보유하는 판독 데이터 보유 회로를 구비하고, 메모리 셀의 임계치가 "i" 상태와 거의 동일한지 또는 "i" 상태 이상인지, 혹은 "i" 상태보다도 작은지를 조사하는 제i의 판독 동작을 행하여, 판독 데이터를 데이터 보유 회로에 보유하고, 그 후, 메모리 셀의 임계치가 "j" 상태와 거의 동일한지 또한 "j" 상태 이상인지, 혹은 "j" 상태보다도 작은지를 조사하는 제j의 판독 동작시에는 메모리 셀의 데이터가 출력한 신호선의 전위를, 상기 데이터 보유 회로에 보유된 데이터를 참조하여 바꾼 후에 신호선의 전위를 감지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
또한, 본 발명은 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀과 데이터의 수수를 행하는 신호선과, 메모리 셀에 기입하는 데이터를 보유하는 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, 메모리 셀의 기입 데이터를 출력한 신호선의 전위를 2번 이상 참조함으로써, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작후의 상태로부터 기입이 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이터 회로의 내용을 갱신하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
그리고, 또한 본 발명은, 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀의 임계치 전압을 검출하는 임계치 검출 수단과, 메모리 셀에 기입하는 데이터를 보유하는 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, 상기 임계치 검출은 메모리 셀의 게이트 전극에 제1 임계치 검출 전압을 인가함으로써, 상기 메모리 셀이 "1" 상태인지, 또는 "2" 또는 "3" 또는 …, "n" 상태인지를 판정하고, 또, 메모리 셀의 게이트 전극에 제2 임계치 검출 전압을 인가함으로써, 상기 메모리 셀이 "1" 또는 "2" 상태인지, 또는 "3", …, "n" 상태인지를 판정하도록, 메모리 셀의 게이트 전극에 제1, 제2, …, 제(n-1)의 임계치 검출 전압을 인가하고, 메모리 셀의 기입 데이터를 출력한 신호선의 전위를 2번 이상 참조함으로써, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작후의 상태로부터 기입이 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이터 회로의 내용을 갱신하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
본 발명은 n은 4 이상인 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
또한, 본 발명은, 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이터를 보유하는 m개의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단과, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작후의 상태로부터 기입 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이터 회로의 내용을 갱신하는 데이터 갱신 회로로 이루어지는 데이터 회로 내용 일괄 갱신 수단을 구비하고, 상기 데이터 갱신 회로는 1개의 데이터 회로의 내용을 참조하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
본 발명에 관한 제5 불휘발성 반도체 기억 장치는, 다치 데이터를 메모리 셀에 기입할 때, 다치 데이터 각각에 따른 비트선 기입 전위의 하나를 비트선에 충전하고, 충전한 후 비트선을 전기적으로 플로팅된 상태로 하는 수단과, 비트선의 전위를 상기 비트선의 충전량을 증가, 감소, 유지시키는 것 중의 어느 한 상태를 취함으로써, 다치의 데이터에 따라서 설정되는, 비트선 기입 제어 전위로 하는 수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
또한, 본 발명은 2치 이상의 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀로의 데이터의 기입 및 상기 메모리 셀로부터의 데이터의 판독에 사용되는 비트선을 구비하고, 상기 비트선을 소정의 전위로 한 후, 상기 비트선을 전기적으로 플로팅한 상태로 하고, 상기 메모리 셀에 데이터를 기입할 때 상기 비트선의 소정 전위를 비트선 기입 제어 전압의 하나로서 이용하도록 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
또한, 본 발명은, 2치 이상의 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 기입 데이터를 전달하거나, 상기 메모리 셀로부터의 판독 데이터를 전달하기 위한 비트선과, 상기 비트선에 접속된, 상기 메모리 셀에 데이터를 기입하기 전에 상기 비트선을 소정 전위로 하고, 상기 소정 전위의 비트선을 전기적으로 플로팅한 상태로 하는 제1 회로와, 상기 비트선에 접속된, 상기 2치 이상의 데이터의 하나를 선택된 메모리 셀에 기입할 때 상기 비트선의 전위를 상기 소정의 전위인 채로 하고, 상기 2치 이상의 데이터의 다른 하나를 선택된 메모리 셀에 기입할 때 상기 비트선의 전위를 상기 소정 전위와는 상이한 전위로 시프트시키는 제2 회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
본 발명의 상기 제2 회로는 플립 플롭 회로를 포함하고, 상기 플립 플롭 회로는 상기 메모리 셀에 데이터를 기입할 때 기입 데이터를 기억하는 것을 특징으로 하고 있다.
또한, 본 발명의 상기 플립 플롭 회로는 상기 메모리 셀에 데이터를 기입 할 때, 기억된 기입 데이터에 따라서 상기 비트선의 전위를 상기 소정의 전위인 채로 하든지, 상기 비트선의 전위를 상기 소정의 전위와는 상이한 전위로 시프트 시키든지를 결정하는 것을 특징으로 하고 있다.
또한, 본 발명의 상기 플립 플롭 회로는 상기 메모리 셀로부터 데이터를 판독할 때, 판독 데이터를 증폭하여 기억하는 것을 특징으로 하고 있다.
또한, 본 발명의 상기 메모리 셀이 기억하는 데이터의 수를 n(n≥2)으로 했을 때, 상기 메모리 셀로의 기입 데이터를 기억하거나, 상기 메모리 셀로부터의 판독 데이터를 증폭하여 기억하기 위한 상기 플립 플롭 회로의 수는 n-1개인 것을 특징으로 하고 있다.
본 발명의 상기 n-1개의 플립 플롭 회로가 기억하는 기입 데이터는 검증 동작이 완료한 후, 다른 데이터로 변경되는 것을 특징으로 하고 있다.
그리고, 상기 n-1개의 플립 플롭 회로가 기억하는 기입 데이터가 다른 데이터로 변경된 것을 검지하여 기입 동작을 종료시키는 기입 종료 검지 회로를 더욱 구비한다.
또한, 본 발명은, 2치 이상의 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀의 소스/드레인의 한쪽을 상기 메모리 셀 어레이로부터 도출하는 비트선과, 상기 비트선과 데이터 입출력선과의 사이에 개재하는 비트선 제어 회로를 구비하고, 상기 비트선 제어 회로는, 기입 동작전에 상기 비트선을 충전하는 충전 회로와, 데이터 출력선에 공급된 기입 데이터를 기억하는 기입 데이터 기억부와, 상기 기입 데이터 기억부에 기입된 기입 데이터에 따라서, 비트선의 전위를 상기 충전 전위인 상태인 채, 또는 상기 충전 전위로부터 시프트시킨 상태로 제어하는 데이터 제어 회로를 포함하는 것을 특징으로 하고 있다.
특히, 본 발명의 상기 데이터 제어 회로는, 플립 플롭 회로를 포함하며, 상기 플립 플롭 회로는 상기 메모리 셀에 데이터를 기입할 때 상기 데이터 입출력선에 공급된 기입 데이터를 기억하는 것을 특징으로 하고 있다.
또한, 본 발명의 상기 플립 플롭 회로는 상기 메모리 셀로부터 데이터를 판독할 때, 상기 비트선에 판독된 판독 데이터를 증폭하여 상기 데이터 입출력선에 공급하는 것을 특징으로 하고 있다.
또한, 본 발명의 상기 메모리 셀이 기억하는 데이터의 수를 n(n≥2)으로 했을 때, 상기 메모리 셀로의 기입 데이터를 기억하거나, 상기 메모리 셀로부터의 판독 데이터를 증폭하여 기억하기 위한 상기 플립 플롭 회로의 수는 n-1개인 것을 특징으로 하고 있다.
또한, 본 발명의 상기 n-1개의 플립 플롭 회로가 기억하는 기입 데이터는 검증 동작이 완료한 후, 다른 데이터로 변경되는 것을 특징으로 하고 있다.
또, 본 발명은, 상기 n-1개의 플립 플롭 회로가 기억하는 기입 데이터가, 다른 데이터로 변경된 것을 검지하여 기입 동작을 종료시키는 기입 종료 검지 회로를 더 구비하는 것을 특징으로 하고 있다.
또한, 본 발명의 상기 충전 회로는, 상기 비트선을 전원 전위로 충전하는 것을 특징으로 하고 있다.
또한, 본 발명의 상기 데이터 제어 회로는 상기 데이터 제어 회로에 포함되어 있는 상기 기입 데이터 기억부에 기억된 기입 데이터에 따라서, 상기 비트선의 전위를 상기 전원 전위인 채로, 또는 상기 전원 전위보다도 낮게 하는 것을 특징으로 하고 있다.
또한, 본 발명의 상기 충전 회로는, 상기 비트선을 접지와 전원 전압과의 중간에 있는 전위로 충전하는 것을 특징으로 하고 있다.
또한, 본 발명의 상기 데이터 제어 회로는 상기 데이터 제어 회로에 포함되어 있는 상기 기입 데이터 기억부에 기억된 기입 데이터에 따라서, 상기 비트선의 전위를 상기 중간에 있는 전위인 채이거나, 상기 중간에 있는 전위보다도 낮게 하든지 또는 상기 중간에 있는 전위보다도 높게 하는 것을 특징으로 하고 있다.
본 발명의 여러 목적 및 이점들은 다음의 상세한 설명에서 구체화되고, 각 구성부는 상세한 설명에 의하여 명확해질 것이며, 또는 본 발명의 실시예에 의하여 명백해질 것이다.
본 발명의 목적 및 이점은 첨부된 청구 범위에 특정된 수단 및 조합에 의하여 실현되며 달성될 수 있다.
제1도는 본 발명의 제1 실시예에 관한 다치 기억식 EEPROM의 구성을 도시한 구성도.
제2도는 제1도에 도시한 메모리 셀 어레이 및 칼럼계 회로의 구성을 도시한 구성도.
제3a도는 제2도에 도시한 NAND형 셀의 회로도이고, 제3b도는 그 메모리 셀 트랜지스터의 구조를 도시한 단면도.
제4a도는 NAND형 셀로부터 데이터를 판독할 때의 전압의 입력 상태를 도시한 도면이고, 제4b도는 전압의 입력 파형과 비트선으로 나타내는 출력 파형을 도시한 도면.
제5도는 비트선으로 표현되는 전압의 모양을 도시한 도면.
제6도는 NAND형 셀에 데이터를 기입할 때의 전압의 입력 상태를 도시한 도면.
제7도는 본 발명의 제1 실시예에 관한 NAND형 EEPROM이 갖는 비트선 제어 회로내의 데이터 회로의 구성을 도시한 구성도.
제8도는 제7도의 기입 회로의 회로도.
제9도는 본 발명의 제2 실시예에 관한 NAND형 EEPROM의 구성을 도시한 구성도.
제10도는 제9도에 도시한 비트선 제어 회로의 회로도.
제11도는 제10도에 도시한 플립 플롭 회로의 일 예의 회로도.
제12도는 제10도에 도시한 플립 플롭 회로의 다른 예의 회로도.
제13도는 데이터 판독시의 동작을 도시한 동작 파형도.
제14도는 데이터 기입시의 동작을 도시한 동작 파형도.
제15도는 4치의 데이터를 판독한 후의 노드 VL1-1, VL2-1, VL1-2, VL2-2의 상태를 도시한 도면.
제16도는 4치의 데이터를 기입할 때의 노드 VL1-1, VL2-1, VL1-2, VL2-2의 상태를 도시한 도면.
제17도는 4치의 데이터의 검증중의 노드 VL1-1, VL2-1, VL1-2, VL2-2의 상태를 도시한 도면.
제18도는 본 발명의 제3 실시예에 관한 EEPROM의 메모리 셀 어레이 및 칼럼계 회로의 구성을 도시한 구성도.
제19도는 본 발명의 제4 실시예에 관한 다치 기억 NAND형 EEPROM의 구성을 도시한 구성도.
제20도는 제19도에 도시한 메모리 셀 어레이 및 칼럼계 회로의 구성을 도시한 구성도.
제21도는 다치 기억시의 메모리 셀 트랜지스터의 임계치 분포를 도시한 도면.
제22도는 제20도에 도시한 비트선 제어 회로의 회로도.
제23도는 통상의 판독 동작 및 검증 동작을 도시한 동작 파형도.
제24도는 통상의 판독 동작 및 검증 동작을 도시한 동작 파형도.
제25도는 통상의 판독 동작 및 검증 동작을 도시한 동작 파형도.
제26도는 기입 동작을 도시한 동작 파형도.
제27도는 기입 동작을 도시한 동작 파형도.
제28도는 기입 동작을 도시한 동작 파형도.
제29도는 메모리 셀 트랜지스터의 임계치 레벨과 래치 데이터와의 대응 관계를 도시한 도면.
제30도는 래치 데이터와 메모리 셀 트랜지스터의 임계치와의 대응 관계를 도시한 도면.
제31도는 본 발명의 제5 실시예에 관한 다치 기억 NAND형 EEPROM의 구성을 도시한 구성도.
제32도는 제31도에 도시한 메모리 셀 어레이 및 칼럼계 회로의 구성을 도시한 구성도.
제33도는 제31도에 도시한 비트선 제어 회로의 회로도.
제34도는 통상의 판독 동작 및 검증 동작을 도시한 동작 파형도.
제35도는 기입 동작을 도시한 동작 파형도.
제36도는 본 발명의 제6 실시예에 관한 다치 기억 NAND형 EEPROM의 구성을 도시한 구성도.
제37도는 제36도에 도시한 메모리 셀 어레이 및 칼럼계 회로의 구성을 도시한 구성도.
제38a도는 제37도에 도시한 메모리 셀로부터 데이터를 판독할 때의 전압의 입력 상태를 도시한 도면이며, 제38b도는 전압의 입력 파형과 비트선으로 표현되는 출력 파형을 도시한 도면.
제39도는 비트선으로 표현되는 출력 전압과 메모리 셀의 수와의 관계를 도시한 도면.
제40도는 제37도에 도시한 비트선 제어 회로의 회로도.
제41도는 판독 동작을 나타낸 동작 파형도.
제42도는 플립 플롭이 감지하여 래치하는 판독 데이터를 도시한 도면.
제43도는 플립 플롭이 래치하는 기입 데이터를 도시한 도면.
제44도는 기입 동작을 도시한 동작 파형도.
제45도는 검증 판독 동작을 도시한 동작 파형도.
제46도는 본 발명의 제7 실시예에서, 4치 기억시의 메모리 셀 트랜지스터의 임계치 분호를 도시한 도면.
제47도는 본 발명의 제7 실시예에 관한 EEPROM의 비트선 제어 회로의 회로도.
제48도는 판독 동작을 도시한 동작 파형도.
제49도는 플립 플롭이 감지하여 래치하고 있는 판독 데이터를 도시한 도면.
제50도는 플립 플롭이 감지하여 래치하는 판독 데이터를 도시한 도면.
제51도는 기입 동작의 개략을 도시한 개략도.
제52도는 플립 플롭이 래치하는 기입 데이터를 도시한 도면.
제53도는 기입 동작(프로그램 제1 사이클)을 도시한 동작 파형도.
제54도는 검증 판독 동작(검증 판독 제1 사이클)을 도시한 동작 파형도.
제55도는 플립 플롭이 래치하고 있는 데이터를 도시한 도면.
제56도는 기입 종료 일괄 검지 트랜지스터를 갖는 데이터 회로의 회로도.
제57도는 기입 동작(프로그램 제1 사이클)을 도시한 동작 파형도.
제58도는 검증 판독 동작(검증 판독 제2 사이클)을 도시한 동작 파형도.
제59도는 플립 플롭이 래치하고 있는 데이터를 도시한 도면.
제60도는 다른 검증 판독 동작(검증 판독 제1 사이클)을 도시한 동작 파형도.
제61도는 데이터 회로의 다른 회로도.
제62도는 데이터 회로의 또 다른 회로도.
제63도는 본 발명의 제8 실시예에 관한 EEPROM의 비트선 제어 회로의 회로도.
제64도는 판독 동작을 도시한 동작 파형도.
제65도는 플립 플롭이 감지하여 래치하고 있는 판독 데이터를 도시한 도면.
제66도는 플립 플롭이 감지하여 래치하는 판독 데이터를 도시한 도면.
제67도는 플립 플롭이 래치하는 기입 데이터를 도시한 도면.
제68도는 기입 동작을 도시한 동작 파형도.
제69도는 검증 판독 동작을 도시한 동작 파형도.
제70도는 검증 판독 동작을 도시한 동작 파형도.
제71도는 다른 검증 판독 동작을 도시한 동작 파형도.
제72도는 데이터 회로의 다른 회로도.
제73도는 데이터 회로의 또 다른 회로도.
제74도는 데이터 회로의 또 다른 회로도.
제75도는 데이터 회로의 또 다른 회로도.
제76도는 본 발명의 제9 실시예에 관한 EEPROM의 비트선 제어 회로의 회로도.
제77도는 판독 동작을 도시한 동작 파형도.
제78도는 플립 플롭이 감지하여 래치하고 있는 판독 데이터를 도시한 도면.
제79도는 플립 플롭이 감지하여, 래치하는 판독 데이터를 도시한 도면.
제80도는 변형된 칼럼 구성을 갖는 EEPROM의 구성도.
제81도는 본 발명의 제10 실시예에 관한 다치 기억식 EEPROM의 구성을 도시한 구성도.
제82도는 제81도에 도시한 메모리 셀 어레이 및 칼럼계 회로의 구성을 도시한 구성도.
제83도는 EEPROM이 4치 기억식일 때의, 메모리 셀 트랜지스터의 임계치 전압과, 4개의 기입 상태와의 관계를 도시한 도면.
제84도는 제82도에 도시한 비트선 제어 회로의 구성을 도시한 구성도.
제85도는 기입 데이터와, 데이터 입출력선의 전위 레벨과의 관계를 도시한 도면.
제86도는 판독 데이터와, 데이터 입출력선의 전위 레벨과의 관계를 도시한 도면.
제87도는 제84도에 도시한 데이터 회로를 구비하는 EEPROM의 기입 동작을 도시한 동작 파형도.
제88a도는 본 발명의 제10 실시예에 관한 불휘발성 반도체 기억 장치의 데이터 제어 회로의 구성을 도시한 구성도, 제88b도는 제88a도에 도시한 플립 플롭 회로의 회로도.
제89도는 제88a도 및 제88b도에 도시한 데이터 제어 회로를 구비하는 EEPROM의 판독 동작과, 기입 동작의 후에 행해지는 검증 판독 동작을 도시한 동작 파형도.
제90도는 본 발명의 제1 실시예에 관한 반도체 기억 장치의 데이터 제어 회로의 다른 예의 구성을 도시한 구성도.
제91도는 제90a도 및 제90b도에 도시한 데이터 제어 회로를 구비하는 EEPROM의 판독 동작과, 기입 동작의 후에 행해지는 검증 판독 동작을 도시한 동작 파형도.
제92도는 데이터 회로의 기입 데이터의 변경의 모양을 도시한 도면.
제93도는 데이터 기입 종료 검지 회로의 회로도.
제94도는 본 발명의 제11 실시예에 관한 다치 기억식 EEPROM의 데이터 회로의 구성을 도시한 구성도.
제95도는 제94도에 도시한 데이터 회로를 구비하는 EEPROM의 기입 동작을 도시한 동작 파형도.
제96도는 본 발명의 제3 실시예에 관한 다치 기억식 EEPROM의 구성을 도시한 구성도.
제97도는 제96도에 도시한 메모리 셀 어레이 및 칼럼계 회로의 구성을 도시한 구성도.
제98도는 EEPROM이 3치 기억식일 때의, 메모리 셀 트랜지스터의 임계치 전압과, 3개의 기입 상태와의 관계를 도시한 도면.
제99도는 제97도에 도시한 데이터 회로의 구성을 도시한 구성도.
제100도는 본 발명의 제3 실시예에 관한 반도체 기억 장치가 갖는 데이터 제어 회로(310)의 구성을 도시한 구성도.
제101도는 제100도에 도시한 제1 플립 플롭 회로의 회로도.
제102도는 제100도에 도시한 제2 플립 플롭 회로의 회로도.
제103도는 기입 데이터와, 데이터 입출력선의 전위 레벨과의 관계를 도시한 도면.
제104도는 판독 데이터와, 데이터 입출력선의 전위 레벨과의 관계를 도시한 도면.
제105도는 본 발명의 제3 실시예에 관한 EEPROM의 기입 동작을 도시한 동작 파형도.
제106도는 본 발명의 제3 실시예에 관한 EEPROM의 판독 동작을 도시한 동작 파형도.
제107도는 본 발명의 제3 실시예에 관한 EEPROM의 검증 판독 동작을 도시한 동작 파형도.
제108도는 본 발명의 제3 실시예에 관한 EEPROM의 검증 판독 동작을 도시한 동작 파형도.
제109도는 데이터 회로의 기입 데이터의 변경의 모양을 도시한 도면.
제110도는 본 발명의 제4 실시예에 관한 EEPROM의 메모리 셀 어레이 및 칼럼계 회로의 구성을 도시한 구성도.
제111도는 본 발명의 제5 실시예에 관한 EEPROM의 메모리 셀 어레이 및 칼럼계 회로의 구성을 도시한 구성도.
제112도는 NOR형 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제113도는 다른 NOR형 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제114도는 그랜드 어레이형 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제115도는 다른 그랜드 어레이형 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제116도는 또 다른 그랜드 어레이형 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제117도는 또 다른 그랜드 어레이형 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제118도는 DINOR형 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제119도는 AND형 셀이 집적된 메모리 셀 어레이를 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1, 101-1, 101-2 : 메모리 셀 어레이 2A : 로우 디코더
2B : 워드선 구동 회로 3, 103 : 칼럼계 회로
6-0 ~ 6-m, 106 : 데이터 회로 7A : 트랜스퍼 게이트 회로
14-1, 14-2, 114-1, 114-2 : 플립 플롭 회로
18, 118 : 기입 종료 검지 회로
20-0 ~ 20-m : 비선택 비트선 제어 회로 102 : 로우계 회로
102A : 로우 디코더 102B : 워드선 구동 회로
103 : 칼럼계 회로 103A : 칼럼 디코더
103B : 칼럼 선택선 구동 회로(103B) 103C : 비트선 제어 회로
104 : 어드레스 버퍼 105 : 데이터 입출력 버퍼
116 : 기입겸 검증 회로(116)
이상의 일반적인 설명 및 이하의 본 발명의 바람직한 실시예의 상세한 설명과 함께, 본 명세서에 포함되어 그 일부를 구성하는 첨부 도면은 본 발명의 바람직한 실시예들을 도시하며 본 발명의 원리를 설명하는 역할을 한다.
이하, 도면을 참조해서 본 발명에 따른 불휘발성 반도체 기억 장치의 실시예에 대하여 설명한다.
[제1 실시예]
도 1은 본 발명의 제1 실시예에 관한 다치(多置) 기억식 EEPROM의 구성을 보여주고 있다. 도 1에서는 도시하지 않은 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이(1)에 대해서, 로우(row)계 회로, 칼럼(column)계 회로(3)가 접속되어 있다.
로우계 회로(2)에는, 어드레스 입출력 회로(이하, 어드레스 버퍼라 한다)(4)로 부터 출력된 어드레스 신호를 받아서, 받은 어드레스 신호에 기초해서 메모리 셀 어레이의 로우를 선택하는 로우 디코더(2A)와, 로우 디코더(2A)의 출력에 기초해서 메모리 셀 어레이의 워드선을 구동하는 워드선 구동 회로(2B)가 포함되어 있다. 이 실시예에서는 NAND형 EEPROM의 경우를 설명하지만, NAND형 EEPROM에서는 워드선이라는 것을 선택 게이트 SG 및 제어 게이트 CG를 지칭하므로, 워드선 구동 회로(2B)는 이하 제어 게이트/선택 게이트 구동 회로라고도 칭한다. 제어 게이트/선택 게이트 구동 회로(2B)는, 어드레스 신호에 따라서 선택 게이트 SG 및 제어 게이트 CG를 선택, 선택된 선택 게이트 및 제어 게이트에 기입 전압 및 판독 전압 등을 인가한다.
칼럼계 회로(3)에는, 어드레스 버퍼(4)로부터 출력된 어드레스 신호를 받아서, 받은 어드레스 신호에 기초해서 메모리 셀 어레이의 칼럼을 선택하는 칼럼 디코더(3A)와, 칼럼 디코더(3A)의 출력에 기초해서, 메모리 셀 어레이의 칼럼을 선택하는 칼럼 선택선을 구동하는 칼럼 선택선 구동 회로(3B)가 포함되어 있다.
다시, 칼럼계 회로(3)에는 메모리 셀로의 기입 데이터를 일시적으로 유지하거나, 메모리 셀의 데이터를 판독하거나 하기 위한 비트선 제어 회로(후술하는 데이터 회로 포함)(3C)가 포함되어 있다. 비트선 제어 회로(3C)는, 데이터 입출력 회로(데이터 입출력 버퍼)(5)에 접속되어 있다. 비트선 제어 회로(3C)는, 데이터를 기입할 때, 데이터 입출력 버퍼(5)로부터 기입 데이터를 받아서, 받은 기입 데이터를 메모리 셀 어레이(1)로 출력한다.
한편, 비트선 제어 회로(3C)는, 데이터를 판독할 때, 메모리 셀로부터 판독 데이터를 받아서, 받은 판독 데이터를 데이터 입출력 버퍼(5)로 출력한다. 데이터 입출력 버퍼(5)는, 데이터 입출력 제어를 행하는 것이므로, EEPROM 외부에서 입력된 기입 데이터를 메모리 코어부(1A)로 유도하거나, 메모리 코어부(1A)로부터 판독된 판독 데이터를 EEPROM 외부로 출력하거나 한다. 기입 종료 검지 회로(18)는 비트선 제어 회로(3C)의 출력에 기초해서, 데이터 기입이 종료되었는지의 여부를 검지한다.
도 2는 도 1에 도시한 메모리 셀 어레이(1), 및 칼럼계 회로(3)(특히, 비트선 제어 회로(3C))의 구성을 보여주는 구성도이다.
도 2에 도시하듯이, 메모리 셀 어레이(1)에는, 메모리 셀 MC가 매트릭스상으로 배치되어 있다. 이 실시예에 따른 EEPROM에서는 한개의 셀 MC가 서로 직렬로 접속된 복수의 메모리 셀 트랜지스터(M1~M4)를 포함하며, NAND형의 셀 MC를 구성하고 있다. 셀 MC의 일단은 선택 트랜지스터(S1)를 개재하여 비트선 BL0~BLm에 접속되고, 그 타단은 선택 트랜지스터(S2)를 개재하여 소스선 VS에 접속된다. 제어 게이트 CG를 공유하는 메모리 셀 트랜지스터 M의 그룹은 페이지라고 부르는 단위를 형성한다. 데이터의 기입 및 판독은 페이지로 동시에 행해진다. 또, 4개의 제어 게이트(CG1~CG4)에 접속된 메모리 셀 트랜지스터 M의 그룹은 블록이라고 부르는 단위를 형성한다. 페이지, 및 블록은 각기 제어 게이트/선택 게이트 구동 회로(도시 생략)에 의해서 선택된다.
데이터 회로(6-0~6-m)는 각기 비트선 BL0~BLm과, 데이터 입출력선 I/O와의 사이에 접속되어 있다. 데이터 회로(6-0~6-m)는 메모리 셀로의 기입 데이터를 일시적으로 기억하는 수단, 및 메모리 셀로부터의 판독 데이터를 감지 및 일시적으로 기억하는 수단을 갖고 있다.
이어서, 도 2에 도시한 NAND형의 셀의 구성을 설명한다. 도 3a는 회로도, 도 3b는 메모리 셀 트랜지스터의 구조를 도시한 단면도이다. 도 2의 메모리 셀 어레이(1)는 P형 웰 또는 P형 기판 상에 형성되어 있다. 도 3a에 도시한 바와 같이, 메모리 셀 어레이(1)에 집적된 NAND형 셀은 예를 들면 4개의 메모리 셀 트랜지스터(M1~M4)를 직렬 접속한 구성이다. 그리고, 셀 MC의 일단은 선택 트랜지스터(S1)를 개재하여 비트선 BL에 접속되고, 그 타단은 선택 트랜지스터(S2)를 개재하여 공통 소스선 VS에 접속된다. 선택 트랜지스터(S1, S2)의 게이트는 각기 선택 게이트(SG1, SG2)에 접속되어 있다. 메모리 셀 트랜지스터(M1~M4)의 게이트는 각기 제어 게이트(CG1~CG4)에 접속되어 있다.
도 3b에 도시한 바와 같이, 한개의 메모리 셀 트랜지스터 M은, 적층 형성된 부유 게이트(전하 축적층)와 제어 게이트 CG를 갖고, 부유 게이트에 축적된 전자량으로 데이터를 기억한다. 축적된 전자량은 메모리 셀 트랜지스터의 임계치로서 판독할 수 있다.
이어서, 도 3a 및 도 3b에 도시한 NAND형의 셀 MC의 동작을 메모리 셀 트랜지스터(M2)가 선택된 경우를 예로 들어 설명한다.
먼저, NAND형의 셀 MC로부터 데이터를 판독하는 동작을 설명한다. 도 4a는 전압의 인가 상태를 나타내는 도면, 도 4b는 트랜지스터의 게이트 전압 파형과, 비트선에 나타나는 출력 파형을 도시한 도면이다.
우선, 비트선 BL을 미리 0 V로 리세트한다. 리세트 후, 플로팅 상태로 해준다. 그 후에 도 4a 및 도 4b에 도시되어 있는 바와 같은 전압을 NAND형의 셀의 각 부에 인가하므로써 데이터의 판독을 행한다. 비트선 BL은 공통 소스선 VS으로부터 선택 트랜지스터(S1, S2), 메모리 셀 트랜지스터(M1~M4)를 통해서 충전된다. 이렇게 충전된 비트선 BL의 전위가, 선택된 메모리 셀 트랜지스터 M의 임계치에 의해서 정해지도록 선택 게이트, 제어 게이트의 전압이 제어된다.
이 예에서는 도 4b에 도시한 바와 같은 파형으로, 선택 게이트(SG1, SG2), 제어 게이트(CG1, CG3, CG4)를 각기 6 V로, 선택된 제어 게이트(CG2)를 3 V로, 그리고 공통 소스선 VS를 3 V 로 한다. 이로써, 비트선 BL에는 제어 게이트(CG2)의 전압으로부터 메모리 셀 트랜지스터(M2)의 임계치를 감한 전압이 생성된다.
한편, 메모리 셀 트랜지스터 M의 임계치의 하나의 예는 하기 하는 바와 같이, 데이터 "1"을 기억하고 있던 때는 -2 V, 데이터 "2"를 기억하고 있던 때는 1 V, 데이터 "3"을 기억하고 있던 때는 2 V, 데이터 "4"를 기억하고 있던 때는 3 V 이다.
이 때문에, 상기 하나의 예의 경우, 데이터의 판독을 행하면, 비트선 BL에는 메모리 셀 트랜지스터 M2가 데이터 "1"을 기억하고 있던 때는 3 V, 데이터 "2"를 기억하고 있던 때는 2 V, 데이터 "3"을 기억하고 있던 때는 1 V, 데이터 "4"를 기억하고 있던 때는 0 V의 전압이 생성된다. 이 모양을 도 5에 도시하였다. 도 6은 도 3a 및 도 3b에 도시한 NAND형의 셀에 데이터를 기입할 때의 전압의 압력 상태를 나타내는 도면이다.
데이터의 기입은 도 6에 도시한 바와 같은 데이터에 따른 전압을 비트선 BL에 인가하고, 선택 게이트(SG1), 제어 게이트(CG1, CG3~CG4)를 10 V로, 선택된 제어 게이트(CG2)를 20 V로, 제어 게이트(SG2) 및 공통 소스선 VS를 각기 0 V로 한다. 비트선 BL에는 기입 데이터에 따라서, 데이터 "1"을 기입할 때는 8V, 데이터 "2"를 기입할 때는 2 V, 데이터 "3"을 기입할 때는 1 V, 데이터 "4"를 기입할 때는 0 V의 전압을 각각 제공한다.
데이터 "4"를 기입할 때에는, 메모리 셀 트랜지스터 M의 제어 게이트 CG와 채널과의 전위차가 20 V로 크게 되어, 전자가 주지의 터널 전류에 의해 채널로부터 부유 게이트로 주입되고, 메모리 셀 트랜지스터 M의 임계치는 정(+)의 방향으로 크게 시프트된다. 이 결과, 메모리 셀 트랜지스터 M의 임계치는 예를 들면 3V가 된다. 데이터 "3"을 기입할 때, 데이터 "2"를 기입할 때는 각각, 제어 게이트(CG2)와 채널과의 전위차가 데이터 "4"를 기입할 때에 비교해서 작게 되므로, 부유 게이트로 주입되는 전자의 량은 작게 된다. 이 때문에 임계치는 예를 들면 2 V, 1 V로 된다.
데이터 "1"을 기입할 때에는, 제어 게이트(CG2)와 채널과의 전위차는 12 V로 작아서, 터널 전류는 흐르지 않고, 메모리 셀 트랜지스터 M의 임계치는 데이터가 소거된 상태로 변동하지 않는다.
데이터 소거는, 제어 게이트(CG1~CG4)를 0 V로 하고, P형 웰 또는 P형 기판에 20 V를 인가한다. 이로써, 기입시와는 역의 방향으로 터널 전류가 흘러, 부유 게이트로부터 P형 웰 또는 P형 기판으로 전자가 방출된다. 데이터가 소거된 상태에서의 메모리 셀 트랜지스터 M의 임계치의 하나의 예는 예를 들면 -2 V이다.
이어서, 도 2에 도시된 데이터 회로(6)의 상세를 도 7를 참조해서 설명한다. 도 7은 4치 기억의 경우의 구성을 나타낸다.
도 7에 도시한 바와 같이, 데이터 회로(6)는 비트선 BL에 취출된 메모리 셀 트랜지스터의 데이터를 검지하고, 증폭하기 위한 제1, 제2의 센스 앰프(6A1, 6A2)와, 메모리 셀 트랜지스터로의 기입 데이터를 유지하는 제1, 제2 데이터 래치(6B1, 6B2)와, 검증시에 센스 앰프(6A1, 6A2)에 의해서 검지된 데이터와 데이터 래치(6B1, 6B2)의 데이터로부터, 셀로의 충분한 기입이 이루어졌는지를 체크하고, 이어서 기입할 데이터를 작성해서 데이터 래치(6B1, 6B2)로 보내는 제1, 제2 검증 회로(6C1, 6C2)를 갖는다. 더우기, 제1, 제2 데이터 래치(6B1, 6B2)의 내용에 의해, 셀로 기입할 데이터를 전압으로서 비트선 BL로 제공하는 기입 회로(6D)를 갖고 있다.
칩 외부와 데이터 회로(6)와의 사이에서는 제1, 제2 데이터 입출력선을 개재하여 각각 1 비트의 데이터의 수수가 행해져 모두 2 비트의 데이터의 수수가 행해진다.
판독 동작시에는 센스 앰프(6A1, 6A2)로부터 제1, 제2 데이터 입출력선을 각각 개재하여 칩 외부로 데이터가 판독되고, 기입 동작시에는 칩 외부로부터 제1, 제2 데이터 입출력선을 개재하여 데이터 래치(6B1, 6B2)로 각각 데이터가 보내진다.
센스 앰프(6A1)에는, 데이터 검지의 참조 전압이 되는 제2 기준 전압이 제공된다. 센스 앰프(6A2)에는 제1, 제3 기준 전압의 어느 것이 제1의 센스 앰프(6A1) 혹은 제1의 데이터 래치(6B1)의 내용에 따라 전환되어 제공된다.
이어서, 그 동작에 대해서 설명한다.
최초에 판독 동작을 설명한다.
워드선(제어 게이트)에 의해서 선택된 메모리 셀 트랜지스터 M으로부터는 4치 데이터 "1", "2", "3", "4" 중 어느 것이 판독되고, 판독된 4치 데이터에 따라서, 3 V, 2 V, 1 V, 0 V의 어느 것의 전압이 비트선 BL에 나타난다. 비트선 BL에 나타난 판독 데이터는 센스 앰프(6A1, 6A2)의 양쪽으로 보내진다.
먼저, 센스 앰프(6A1)가 동작한다. 센스 앰프(6A1)에는, 제2 기준 전압(=1.5 V)이 참조 전압으로서 제공된다. 판독 데이터는, 센스 앰프(6A1)에 의해서, 제2 기준 전압과 비교된다. 판독 데이터가 "1", "2"의 경우, 그 전압은 제2 기준 전압보다 높다. 이 때문에, 센스 앰프(1)는 "H"로 검출하며 증폭한다.
또, 데이터가 "3", "4"의 경우, 그 전압은 제2 기준 전압보다 낮기 때문에 센스 앰프(6A1)는 "L"로 검출하여 증폭한다.
이어서, 센스 앰프(6A2)가 동작한다.
센스 앰프(6A1)의 출력이 "H"일 때, 센스 앰프(6A2)에는, 제1 기준 전압(=2.5 V)이 참조 전압으로서 제공된다. 데이터가 "1"의 경우, 그 전압은 제1 기준 전압보다 높기 때문에 센스 앰프(6A2)는 "H"로 검출하며 증폭한다. 데이터가 "2"의 경우 그 전압은 제1 기준 전압보다도 낮기 때문에 센스 앰프(6A2)는 "L"로 검지하여 증폭한다.
한편, 센스 앰프(6A1)의 출력이 "L"일 때, 센스 앰프(6A2)에는, 제3 기준전압(=0.5 V)이 참조 전압으로서 제공된다. 데이터가 "3"의 경우, 그 전압은 제3 기준 전압보다 높기 때문에 센스 앰프(6A2)는 "H"로 검지해서 증폭한다. 데이터가 "4"의 경우, 그 전압은 제3 기준 전압보다 낮기 때문에 센스 앰프(6A2)는 "L"로 검지해서 증폭한다.
이와 같이 1개의 비트선 BL 상에 전압 레벨로서 표현된 4치 데이터 "1", "2", "3", "4"는 센스 앰프(6A1)의 출력 레벨, 센스 앰프(6A2)의 출력 레벨에 따라서, "H, H", "H,L", "L,H", "L,L"로 2 비트로 표시되게 된다. 이와 같이 해서, 1개의 비트선 BL에 나타난 4치 데이터는 2 비트의 2치 데이터로 변환된다. 2 비트의 2치 데이터는 그 후에 제1, 제2 데이터 입출력선을 개재하여 칩 외부에 판독된다.
이어서, 기입 동작을 설명한다.
2 비트의 2치 데이터가 제1, 제2 데이터 입출력선을 개재해서 데이터 래치(6B1, 6B2)로 보내진다. 그 후에 데이터 래치(6B1, 6B2)의 내용은 기입 회로(6D)로 보내진다.
도 8은 기입 회로(6D)의 하나의 예를 나타내는 회로도이다.
도 8에 도시하는 기입 회로는, 기입 신호 WRT에 동기해서 데이터 래치(6B1)의 출력 레벨, 데이터 래치(6B2)의 출력 레벨에 따라서, 2 비트의 데이터, "L, L", "L, H", "H, L", "H,H"에 대응해서, 4치 데이터 "1"=8 V, "2"=2 V, "3"=1 V, "4"=0 V의 전압을 비트선 BL에 제공한다.
선택된 워드선에 예를 들면 20 V의 고전압을 제공한다. 비트선 BL의 전압에 따라 전자가 부유 게이트로 주입되고, 기입이 진행된다. 데이터 "1"의 경우에는 전자의 주입은 일어나지 않고 셀의 임계치는 변화하지 않는다.
기입을 정밀도 좋게 행하기 위해서, 환언하면 가능한 좁은 전압 범위로 임계치 전압을 분포시키기 위해서, 기입 후 검증 동작을 행한다. 이것을 반복해서 행한다. 특히 정밀도를 좋게 하기 위해서, 각 비트 각각에 최적의 기입이 행해지도록 비트마다 검증을 행한다.
이하, 검증 동작을 설명한다.
먼저, 판독시와 동일하게, 비트선 BL을 0 V로 리세트한다. 이어서, 공통 소트선을 3 V로 하고, 워드선(제어 게이트)에도 3 V를 인가한다. 혹시, 기입 후의 임계치에 마진을 취한다면 워드선(제어 게이트)의 전압을 판독시와 비교해서 약간 낮게, 예를 들면 2.8 V로 설정하는 것이 좋다.
비트선 BL에는 기입에 따른 전압이 나타나고, 센스 앰프(6A1, 6A2)로 보내진다. 검증 동작시에는 먼저, 센스 앰프(6A2)로부터 먼저 동작된다. 이 때, 데이터 래치(6B1)의 내용에 따라서, 센스 앰프(6A2)로, 제1 기준 전압을 제공하던가, 제3 기준 전압을 제공하던가의 어느쪽이 결정된다. 데이터 래치(6B1)의 출력이 "L"의 경우에는 센스 앰프(6A2)에는, 제1 기준 전압(=2.5 V)이 제공된다. 데이터 래치(6B1)의 출력이 "H"의 경우에는 센스 앰프(6A2)에는 제3 기준 전압(=0.5 V)이 제공된다.
이어서, 센스 앰프(6A2)를 동작시킨다.
먼저, 데이터 래치(6B2)의 내용이 "H"의 경우, 환언하면 기입 데이터가 "2"나 "4"의 경우에는, 센스 앰프(6A2)는 상기의 판독 동작과 동일하게, 제1 기준 전압, 또는 제3 기준 전압을 참조해서, 비트선 BL의 전압을 검지하고 그리고 증폭한다. 이 결과, 센스 앰프(6A2)의 출력이 "H"로 된 때에는 "2"나 "4"의 기입이 불충분하다고 판정된다. 이 때는 센스 앰프(6A1)를 동작시키지 않고, 기입 동작을 다시 행한다. 반대로, 센스 앰프(6A2)의 출력이 "L"로 된 때에는 데이터 "2"나 "4"의 기입이 충분히 되었다고 판단된다.
또, 데이터 래치(6B2)의 내용이 "L"인 경우, 환원하면 기입 데이터가 "1"이나 "3"의 경우에는 센스 앰프(6A2)의 출력은 강제적으로 "L"이 된다.
센스 앰프(6A2)의 출력이 강제적으로 "L"이 되는 때에는 데이터 "3"의 기입 정도의 판단이 행해지지 않는다. 이것을 해소하기 위해서, 다음에 센스 앰프(6A1)를 동작시킨다.
먼저, 데이터 래치(6B1)의 내용이 "H"인 경우, 환원하면 기입 데이터가 "3"이나 "4"의 경우에는 센스 앰프(6A1)는 상기의 판독 동작과 동일하게, 제2 기준 전압을 참조해서 비트선 BL의 전압을 검지하여 증폭한다. 이 결과, 센스 앰프(6A1)의 출력이 "H"로 된 때에는 데이터 "3"의 기입이 불충분하다고 판단된다. 이 때는 기입 동작을 다시 행한다. 반대로 센스 앰프(6A1)의 출력이 "L"로 된 때에는 데이터 "3"의 기입이 충분히 이루어진 것으로 판단된다.
또, 데이터 래치(6B1)의 내용이 "L"인 경우, 다시 말하면 기입 데이터가 "1"이나 "2"의 경우에는 센스 앰프(6A1)의 출력은 강제적으로 "L"로 된다.
이와 같이, 데이터 "2", "3", "4"의 기입이 불충분하다고 판단된 때에는 기입전과 동일한 2 비트의 데이터 "L, H", "H, L", "H, H"이, 데이터 래치(6B1) 및 데이터 래치(6B2)에 유지되어 다음의 기입시에 전회와 동일한 기입 동작이 실행된다.
한편, 데이터 "1"의 기입, 요컨대 메모리 셀 트랜지스터의 임계치 전압을 변화시키지 않은 때와 데이터 "2", "3", "4"의 기입이 충분하게 되었다고 판단된 때에는 데이터 "L, L"이, 데이터 래치(6B1) 및 데이터 래치(6B2)에 기억되고, 다음 기입시에는 임계치를 변화시키지 않게 된다.
기입 및 검증은 복수의 메모리 셀에 대해서 동시에 행해지며, 기입 불충분의 메모리 셀이 있는 동안은 기입 및 검증은 반복해서 행해지고, 모든 메모리 셀이 기입 완료(충분)가 된 경우는 기입 종료 검지 회로(18)가 그것을 검지해서, 기입 동작을 완료시킨다. 또, 미리 정해놓은 회수만큼 기입 및 검증을 반복해도 기입이 불충분한 메모리 셀이 남아있는 경우에는 기입 불량이라고 판단하여 기입 동작을 종료한다.
상술한 제1 실시예에 따른 비트마다 검증 수단을 가진 다치 기억 NAND형 EEPROM에 의하면, 다치의 데이터의 수를 n(n=2m, m=log2 n(m은 2 이상의 자연수))로 한 때에, 데이터 래치, 센스 앰프, 및 검증 회로의 수를 각각 m개로 한정할 수 있다. 이 때문에, 다치의 데이터수를 n으로 한 때, (n-1)개의 데이터 래치, 센스 앰프, 및 검증 회로를 필요로 하는 종래와 비교해 그 수를 대폭으로 줄일 수 있다.
구체적으로는, 다치의 데이터수를 4로 한 때, 종래의 장치에서는 4-1=3조의 데이터 래치, 센스 앰프, 및 검증 회로가 필요했으나, 제1 실시예에 따른 장치에서는 log24=2조로 끝난다. 이 때문에, 센스 앰프, 데이터 래치수를 줄임으로써 칼럼계 회로의 회로 규모가 작게 되어 고집적화에 적합하다.
또, 데이터 래치, 센스 앰프의 수 m은, 데이터 래치, 센스 앰프에 접속되는 데이터 입출력선의 비트수와, 동일한 수로 할 수 있다. 이 때, m개의 데이터 래치, 센스 앰프에 각각 1 비트씩의 데이터를 할당하도록 한다. 이와 같이 하면, 회로 구성이 간단하게 된다. 간단한 회로 구성은, 다치 기억이 반도체 기억 장치의 기본이 되는 하나의 구성을 제공하므로, 향후 고기능화 및 고성능화를 촉진하는데 도움이 된다.
또, m개의 데이터 래치, 센스 앰프를 순차적으로 데이터의 최상위의 제1 비트로부터 최하위의 제m 비트로 할당되게 구성되는 것이 바람직하다. 그리고 이 구성시에, 메모리 셀 트랜지스터로부터의 데이터 판독은 제1 비트로 할당된 제1의 데이터 래치, 센스 앰프로부터 순차적으로 최하위의 제m 비트로 할당된 제m의 데이터 래치, 센스 앰프를 향해서 동작시켜 행하는 구성으로 한다. 이 구성은 비트수를 예를 들면 "3","4", …로 순차적으로 증가시킬 때, 비트수의 증가에 맞추어 데이터 래치, 센스 앰프의 증가를 간단하게 행할 수 있다는 효과가 있다.
상기의 실시예에서는, 비트수가 "2"이고, 판독 데이터가, 먼저 최상위의 제1 비트로 할당된 제1의 데이터 래치(6B1), 센스 앰프(6A1)에 의해서, 상기 제2 기준 전압과 비교되어, 판독 데이터가 상기 제2 기준 전압보다 높은지 낮은지의 비교 결과가 먼저 출력된다. 그리고, 이 출력에 따라, 하위 제2 비트로 할당된 제2 데이터 래치(6B2), 센스 앰프(6A2)에 제공되는 기준 전압의 레벨을, 제1 기준 전압, 또는 제3 기준 전압으로 전환해서, 판독 데이터가 상기 제1 기준 전압, 또는 제3 기준 전압 보다도 높은지 낮은지의 비교 결과를 출력한다. 이와 같이 해서, 4치의 데이터를 각각 식별하고, 또한 4치의 데이터를 2 비트의 데이터로 변환하고 있다.
이것을 비트수를 "3"으로 증가시킨 때에는, 상기의 최상위 비트로부터 최하위 비트를 향해서 동작시키는 구성을 기본으로 하고, 먼저 판독 데이터를 최상위의 제1 비트로 할당된 제1의 데이터 래치, 센스 앰프에 의해서, 제4 기준 전압과 비교해서 판독 데이터가 제4 기준 전압보다도 높은지 낮은지의 비교 결과를 출력한다. 그리고, 이 출력에 따라서, 그 다음 상위의 제2 비트로 할당된 제2 데이터 래치, 센스 앰프에 제공되는 기준 전압의 레벨을 제2 기준 전압, 또는 제6 기준 전압으로 전환, 판독 데이터가 제2 기준 전압 또는 제4 기준 전압보다도 높은지 낮은지의 비교 결과를 이어서 출력한다. 그리고, 이 출력에 응답하여, 다시 다음 상위의 제3 비트로 할당된 제3 데이터 래치, 센스 앰프에 제공되는 기준 전압의 레벨을 제1 기준 전압, 제3 기준 전압, 제5 기준 전압, 제7 기준 전압 중 어느 하나로 전환한다. 이와 같이 하면, 8치의 데이터를 각기 판별하고, 또한 8치의 데이터를 3 비트의 데이터로 변환할 수 있다.
또, 메모리 셀로부터, 검증을 위해서 데이터를 판독할 때, m개의 데이터 래치, 센스 앰프를 각기 최하위의 제m 비트로 할당된 제m 데이터 래치, 센스 앰프로 부터 순차적으로 최하위의 제1 비트로 할당된 제1 데이터 래치, 센스 앰프를 향해 동작되게 구성한다. 이 구성은, 기준 전압을 설정하기 위한 데이터, 요컨대 기입 데이터가 검증 판독에 의해서 파괴되는 일이 없는 회로 구성을 실현한다. 이 때문에 동일한 기입 데이터를 래치하고 있는 데이터 래치, 센스 앰프를 사용해서 검증의 결과 판정을 행하는 것이 가능하게 된다.
다시, m 비트로 n치의 판독 데이터와, m 비트로 n치의 기입 데이터를 서로 다른 데이터에 의해 제공하게 한다. 이와 같이 하면, 데이터 래치, 센스 앰프에 래치된 기입 데이터를, 판독 데이터와 비교하므로써 검증 결과의 양호·불량을 알 수 있는 구성이 제공된다.
상기 실시예에 따른 검증 결과의 양호·불량의 판정 방법을, 간단히 기술하면, 데이터 래치, 센스 앰프에 래치된 기입 데이터와 판독 데이터를 비교하고, 기입 데이터가 판독 데이터에 의해서 변경된 때에 검증 결과가 양호하다고 판정하는 것이다.
다시, 상기 실시예에서는, 검증 회로의 활성 및 비활성의 제어가, 데이터 래치, 센스 앰프에 래치된 기입 데이터에 의해서 행해지게 하고 있다. 이것은, 검증 회로를 제어하기 위한 제어 회로의 회로 규모를 작게 할 수 있는 효과가 있다. 게다가, 검증 회로는 데이터 래치, 센스 앰프에 래치된 기입 데이터가 변경되었다면, 순시에 비활성으로 하는 것이 가능하다. 따라서, 검증 회로를 민감하게 제어할 수 있고, 검증 회로의 동작 속도를 고속으로 할 수 있다. 따라서, 검증 회로의 완만한 동작을 원인으로 하는 바와 같은 오버 라이트의 가능성도 작게 된다.
이와 같은 상기 실시예에서, 데이터 입출력선의 비트수를, 장치의 외부로부터 장치의 내부로 입력되는 기입 데이터의 비트수, 및 장치의 내부에서 장치의 외부로 출력되는 판독 데이터의 비트수를 각기 동일하게 하면, 비트수를 변환하기 위한 비트수 변환 회로를 생략할 수 있는 구성을 실현할 수 있다. 비트수 변환 회로를 생략하면 고집적화와 고속 입출력 동작화가 동시에 달성된다.
또한, 이점에 대해서는 비트수 변환 회로를 미세화하고, 또한 고속으로 동작시키는 것도 달성이 가능하다. 그러나, 향후 비트수 변환 회로를 더욱 미세화하고, 고속으로 동작시키는 것을 생각하면, 집적 회로의 내부에서 발생되는 노이즈의 문제가 크게 된다. 만일, 비트수 변환 회로가 상기 노이즈를 받으면, 데이터가 오변환 되어버릴 우려가 있다. 요컨대, 현재의 비트수 변환 회로가 갖고 있는 충분한 신뢰성을 오히려 떨어뜨릴 결과가 생길지 모른다. 이러한 점을 생각하면, 비트수 변환 회로는 향후 가능하면 생략되는 것이 바람직하다. 상기의 실시예에 따른 NAND형 EEPROM은 비트수 변환 회로를 생략 가능한 구성을 갖고 있다.
상술한 실시예에서, 기입 데이터를 비트수의 변환을 행하지 않고 장치의 외부에서 데이터 래치, 센스 앰프로 입력하고, 또 판독 데이터는 비트수의 변환을 행하지 않고, 데이터 래치, 센스 앰프로부터 장치의 외부로 출력하도록 변형하는 것이 가능하다. 이와 같이 구성하므로써, 신뢰성을 떨어뜨리지 않고 고집적화, 고속 입출력 동작화를 달성할 수 있는 다치 기억 NAND형 EEPROM을 얻을 수 있다.
이어서 본 발명의 다른 실시예를 설명한다. 이하의 실시예에서 제1 실시예와 대응하는 부분은 동일한 참조 번호를 부여하고 상세한 설명은 생략한다.
[제2 실시예]
비트선 제어 회로(3C)의 구체적인 구성의 변형에 관한 제2의 실시예를 설명 한다.
도 9는 제2의 실시예에 관한 NAND형 EEPROM의 구성을 나타내는 구성도, 도 10은 도 9에 도시한 비트선 제어 회로(3D)의 회로도, 도 11은 도 10에 도시한 플립 플롭 회로(14-1)의 회로도, 도 12는 도 10에 도시한 플립 플롭 회로(14-2)의 회로도이다.
도 9에 도시한 바와 같이, 비트선 제어 회로(3D)는, 2 비트(데이터 입출력선 I/OA, I/OB에서 1비트, 데이터 입출력선 I/OC, I/OD에서 1비트)의 데이터 입출력선 I/O와 1개의 비트선 BL을 서로 접속하고 있다. 또, 비트선 제어 회로(3D) 내의 데이터 회로(6E)와 데이터 입출력선 I/O와의 사이에 칼럼 선택 신호 CSL을 게이트로 받는 칼럼 게이트 회로(12)가 설치되어 있고, 데이터 회로(6E)는 칼럼 선택 신호 CSL에 의해서 선택된 때, 데이터 입출력선 I/O에 접속된다. 데이터 회로(6E)와 비트선 BL과의 사이에는 트랜스퍼 게이트 구동 신호 BLC를 게이트로 받는 트랜스퍼 게이트 회로(7)가 설치되어 있으며 데이터 회로(6E)는 트랜스퍼 게이트 구동 신호 BLC가 "H" 레벨일 때, 비트선 BL에 접속된다.
도 10에 도시한 바와 같이, 데이터 회로(6E)에는 2개의 플립 플롭 회로(14-1, 14-2)가 포함되어 있다. 제1 플립 플롭 회로(14-1)는 2개의 노드(VL1-1, VL2-1)를 갖고, 이들 노드(VL-1, VL2-1)를 각각 데이터 입출력선 I/OB, 데이터 입출력선 I/OA에 접속하고 있다. 동일하게, 제2 플립 플롭 회로(14-2)는 2개의 노드(VL1-2, VL2-2)를 갖고, 이들 노드(VL1-2, VL2-2)를 각각, 데이터 입출력선 I/OD, 데이터 입출력선 I/OC에 접속하고 있다.
도 11 및 도 12에 도시하듯이, 플립 플롭 회로(14-1, 14-2)는 각각 트랜지스터(Q1-1~Q6-1, Q1-2~Q6-2)로 구성된다.
플립 플롭 회로(14-1)는 도 7에 도시한 데이터 래치(6B1) 및 센스 앰프(6A1)를 구성하고, 데이터를 판독할 때, 플립 플롭(14-1)은 센스 앰프(6A1)로서 동작하고, 데이터를 기입할 때, 데이터 래치(6B1)로서 동작한다. 동일하게, 플립 플롭 회로(14-2)는 도 7에 도시한 데이터 래치(6B2) 및 센스 앰프(6A2)를 구성하고, 데이터를 판독할 때, 플립 플롭 회로(14-2)는 센스 앰프(6A2)로서 동작하며 데이터를 기입할 때 데이터 래치(6B2)로서 동작한다.
플립 플롭 회로(14-1)의 제1 노드(VL1-1)는 구동 신호(RV1)를 게이트로 받는 트랜지스터(Q7-1), 구동 신호(LH1)를 게이트로 받은 트랜지스터(Q9-1)를 개재하여 데이터 회로(6E)의 노드(N2-1)에 접속된다. 노드(N2-1)에는 제2 기준 전압(Vref2)이 제공된다. 또, 플립 플롭 회로(14-1)의 제2 노드(VL2-1)는 구동 신호(RV1)를 게이트로 받는 트랜지스터(Q8-1), 구동 신호(LH1)를 게이트로 받는 트랜지스터(Q10-1)를 개재하여 데이터 회로(6E)의 노드(N1)에 접속된다. 노드(N1)는 비트선 BL에 트랜스퍼 게이트 회로(7)를 개재하여 접속된다.
플립 플롭 회로(14-2)의 제1 노드(VL1-2)는 구동 신호(RV2)를 게이트로 받는 트랜지스터(Q7-2), 구동 신호(LH2)를 게이트로 받는 트랜지스터(Q9-2)를 개재하여, 데이터 회로(6E)의 노드(N2-2)에 접속된다. 노드(N2-2)에는 제1 기준 전압(Vref1) 또는 제3 기준 전압(Vref3)이 제공된다. 또, 플립 플롭 회로(14-2)의 제2 노드(VL2-2)는 구동 신호(RV2)를 게이트로 받는 트랜지스터(Q8-2), 구동 신호(LH2)를 게이트로 받는 트랜지스터(Q10-2)를 개재하여 데이터 회로(6E)의 노드(N1)에 접속된다.
트랜지스터(Q8-1)와 트랜지스터(Q10-1)와의 사이의 노드(VN2-1)와 노드(VL1-1)와의 사이에는, 제1 검증 회로(16-1)가 접속되어 있다. 제1 검증 회로(16-1)는 게이트로 검증 신호(VRFY1)를 받는 트랜지스터(Q11-1)와, 게이트를 노드(VL1-1)에 접속한 트랜지스터(Q12-1)를 포함한다. 트랜지스터(Q11-1)와 트랜지스터(Q12-1)는 서로 직렬로 접속되고, 그리고 저 전위 전원(접지 전위 Vss)과 노드(VN2-1)사이에 접속된다.
또, 트랜지스터(Q8-2)와 트랜지스터(Q10-2)와의 사이의 노드(VN2-2)와 노드(VL1-2)와의 사이에는 제2 검증 회로(16-2)가 접속되어 있다. 제2 검증 회로(16-2)는 게이트로 검증 신호(VRFY2)를 받는 트랜지스터(Q11-2)와, 게이트를 노드(VL1-2)에 접속한 트랜지스터(Q12-2)를 포함한다. 트랜지스터(Q11-2)와 트랜지스터(Q12-2)와는 서로 직렬 접속되며, 그리고 저 전위 전원(접지 전원 Vss)과 노드(VN2-2)와의 사이에 접속된다.
이어서, 동작을 설명한다.
도 13은 데이터 판독시의 동작을 나타내는 동작 파형도이다.
데이터 판독시, 플립 플롭 회로(14-1, 14-2)는 각기 센스 앰프로서 동작한다. 그리고, 데이터 판독 전에, 플립 플롭 회로(14-1, 14-2)의 노드(VL1-1, VL2-1, VL1-2, VL2-2), 그리고 노드(VN1-1, VN2-1, VN1-2, VN2-2)는 각기 전원 전위 Vcc와 접지 전압 Vss와의 중간에 있는 전압으로 초기화된다. 단, 초기화 회로는 도시하지 않았다. 입력된 어드레스 신호에 의해 일의적(一義的)으로 정해놓은 1개의 워드선이 활성화되고, 선택된 메모리 셀 트랜지스터로부터 데이터가 비트선 BL로 취출되어, 비트선이 충전된다. 예를 들면, 데이터 "1"에서는 3 V, 데이터 "2"에서는 2 V, 데이터 "3"에서는 1 V, 데이터 "4"에서는 0 V가 각각 비트선 BL에 충전된다.
도 10에 도시하는 플립 플롭 회로(14-1)에는 제2 기준 전압(Vref2)으로서 1.5 V가 제공된다. 또, 플립 플롭 회로(14-2)에는 제1 기준 전압(Vref1)으로서 0.5 V 또는 제3 기준 전압(Vref3)으로서 2.5 V의 어느 것이 제공된다. 제1 기준 전압(Vref1)과 제3 기준 전압(Vref3)의 전환은, 제1의 실시예에서도 설명한 바와 같이 플립 플롭 회로(14-1)의 검지 결과에 기초해서 전환된다. 단, 셀렉터는 도시 생략한다.
워드선과 동일한 타이밍에서, 구동 신호(LH1)가 "H" 레벨이 되고, 비트선 BL의 전압이 노드(VN2-1, VL2-1)로 전달되고, 또, 제2 기준 전압(Vref2)이 노드(VN1-1, VL1-1)에 각기 전달된다. 각각의 전달이 완료되면 구동 신호(LH1)는 "L" 레벨이 되고, 플립 플롭 회로(14-1)는 비트선 BL, 제2 기준 전압(Vref2)으로부터 각각 분리된다. 그 후, 센스 앰프 활성화 신호(SAN1, (반전) SAP1)를 입력하고, 플립 플롭 회로(14-1)를 활성화시켜 판독된 데이터의 센스 증폭 동작을 개시한다. 이것에 의해서 노드(VL2-1)에 전달된 비트선 BL의 전압과, 노드(VL1-1)에 전달된 제2 기준 전압(Vref2)과의 대소가 비교 검지되고, 노드(VL1-1, VL2-1)의 상태가 "H,L" 또는 "L, H"의 어느 것으로 결정된다.
그 후, 플립 플롭 회로(14-1)의 검지 결과에 기초해서 제1 기준 전압(Vref1)과 제3 기준 전압(Vref3)을 전환한다.
이 후, 플립 플롭 회로(14-2)를 동작시킨다. 먼저, 위와 마찬가지로 구동 신호 LH2를 "H"레벨로 하여 비트선 BL의 전압을 노드 VN2-2, VL2-2로 전달하며 또 기준 전압 Vref1, Vref3 중의 어느 하나를 노드 VN1-2, VL1-2로 각각 전달한다. 각각의 전달이 완료되면, 구동 신호 LH2를 "L"레벨로 하여 플립 플롭 회로(14-2)를 비트선 BL 및 기준 전압 Vref1 또는 Vref3로부터 각각 분리시킨다. 그 후, 센스 앰프 활성화 신호 SAN2, (반전) SAP2를 입력하고 플립 플롭 회로(14-2)를 활성화시켜 판독된 데이터의 센스 증폭 동작을 개시한다. 이로써, 노드 VL2-2에 전달된 비트선 BL의 전압과 노드 VL1-2에 전달된 기준 전압 Vref1 또는 Vref3의 대소가 비교 검지되어 노드 VL1-2, VL2-2의 상태가 "H, L" 또는 "L, H"중의 어느 하나로 결정된다.
도 15는 4치의 데이터를 판독한 후의 센스 앰프(플립 플롭 회로)의 노드 VL1-1, VL2-1, VL1-2, VL2-2의 상태를 도시한 도면이다. 도 15에 도시한 바와 같이, 판독된 데이터는 데이터 입출력선 I/O를 통해 데이터 입출력 회로(5)로 보내져서 칩 외부로 판독된다.
도 14는 데이터 기입시의 동작을 도시한 동작 파형도이다.
데이터 기입시, 플립 플롭 회로(14-1, 14-2)는 각각 데이터 래치로서 동작한다. 우선, 칩 외부로부터 데이터 회로(6E)에 입력된 데이터가 데이터 입출력선 I/O를 통해 노드 VL1-1, VL2-1, VL1-2, VL2-2로 보낸다.
도 16은 4치 데이터를 기입할 때의 노드 VL1-1, VL2-1, VL1-2, VL2-2의 상태를 도시하는 도면이다.
노드 VL1-1, VL2-1, VL1-2, VL2-2로 전송된 데이터는 도 9에 도시하는 기입 회로로 보내지고 데이터에 대응한 전압, 예를 들면 8V, 2V, 1V, 0V를 비트선 BL에 준다. 그 후, 어드레스 신호에 따라 선택된 메모리 셀 트랜지스터에 상술한 기입 전압이 주어져서 메모리 셀 트랜지스터에 대한 기입이 행해진다. 기입후의 메모리 셀 트랜지스터의 임계치 전압의 분포를 작게 하기 위해 이 기입은 조금씩 반복되며 기입과 기입 사이에 검증 동작을 행한다.
검증 동작은 판독 동작과 아주 비슷한 동작을 행하는데, 플립 플롭 회로(14-1, 14-2)에 래치되어 있는 기입 데이터에 의해 노드 VN2-1, VN2-2로 전송된 비트선 BL의 전압을 수식하는 동작이 다르다.
도 10을 참조하여 검증 동작을 설명한다.
먼저, 플립 플롭 회로(14-1, 14-2)는 각각 기입 데이터를 래치하고 있다. 검증에 앞서 구동 신호 RV1, RV2를 저 전압으로 하고 트랜지스터 Q7-1, Q7-2, Q8-1, Q8-2를 각각 비 도통으로 하며 노드 VL1-1와 VN1-1, VL1-2와 VN1-2, VL2-1와 VL2-1, VL2-2와 VN2-2를 각각 분리한다.
다음에, 판독 동작시와 마찬가지로 워드선이 활성화되고 선택된 메모리 셀 트랜지스터로부터 데이터가 비트선 BL로 인출된다. 예를 들면, 데이터 "1"에서는 3V, 데이터 "2"에서는 2V, 데이터 "3"에서는 1V, 데이터 "4"에서는 0V가 각각 비트선 BL에 충전된다. 플립 플롭 회로(14-1)에 주어지는 기준 전압 Vref2는 1.5V이다. 또, 플립 플롭 회로(14-2)에는 0.5V의 기준 전압 Vref1이나 2.5V의 기준 전압 Vref3 중 어느 하나가 플립 플롭 회로(14-1)에 래치된 데이터에 따라 주어진다. 노드 VL1-1, VL1-2의 데이터가 "H, L"일 때는 Vref3, 그리고 노드 VL1-1, VL1-2의 데이터가 "L, H"일 때는 Vref1이 주어진다.
워드선과 마찬가지의 타이밍으로 구동 신호 LH2가 "H" 레벨이 되고 비트선 BL의 전압이 노드 VN2-2로, 또 기준 전압 Vref1, Vref3 중 하나가 노드 VN1-2로 각각 전달된다. 각각의 전달이 완료되면 신호 LH2는 "L" 레벨이 되어 플립 플롭 회로(14-2)는 비트선 BL 및 기준 전압 Vref1 또는 Vref3로부터 각각 분리된다.
다음에, 검증 신호 VRFY2를 입력하고 래치된 데이터에 의해 노드 VN2-2에 걸린 전압을 수식한다. 이 때문에, 검증 신호 VRFY2를 고전압으로 하고 트랜지스터 Q11-2를 도통시킨다. 이 때, 노드 VL1-2, VL2-2에 래치된 데이터가 "H, L"이면 트랜지스터 Q12-2도 도통하여 노드 VN2-2는 접지 전압으로 방전된다. 또, 노드 "VL1-2, VL2-2"에 래치된 데이터가 "L, H"이면 트랜지스터 Q12-2는 비 도통으로 노드 VN2-2의 전압은 변하지 않고 비트선 BL로부터 전송된 전압 그대로이다.
이 후, 센스 앰프 활성화 신호 SAN2, (반전) SAP2를 입력하고 플립 플롭 회로(14-2)를 활성화시켜 판독된 데이터의 센스 증폭 동작을 개시한다. 이로써, 노드 VL1-2에 전달된 비트선 BL의 전압과 노드 VL1-1에 전달된 기준 전압 Vref1 또는 Vref3의 대소가 비교 검지되어 노드 VL1-2, VL2-2의 상태가 "H, L" 또는 "L, H" 중의 하나로 결정된다. 이것이 다음 기입을 위한 데이터로서 래치된다.
기준 전압이 2.5V(Vref3)의 경우, 센스 동작 종료후 플립 플롭 회로(14-2)의 노드 VL1-2, VL2-2의 상태가 "H, L" 일 때는 기입 데이터가 "1"이거나 또는 기입 데이터가 "2"로서 소망 기입이 행해지는 것을 나타낸다.
다음에, 플립 플롭 회로(14-1)의 동작을 이행한다. 플립 플롭 회로(14-1)의 노드 VL1-1은 "H"이므로 검증 신호 VRFY1이 입력되면 노드 VN2-1은 접지 전압으로 방전된다. 따라서, 플립 플롭 회로(14-1)의 동작후의 상태는 노드 VL1-1, VL2-1이 "H, L"이 되고, 기입 데이터가 "1"(데이터가 "1"인 경우는 기입을 행하지 않으므로 판독 데이터와 기준 전압 Vref2 사이에 비교되는 일없이 기입 완료로 판단됨) 및 "2"의 기입을 완료한 것으로 판단된다. 이 때, 플립 플롭 회로(14-1, 14-2)의 데이터는 노드 VL1-1, VL2-1과 노드 VL1-2, VL2-2 모두 "H, L"이 된다.
기준 전압이 2.5V(Vref3)일 때 센스 동작 종료후 플립 플롭 회로(14-2)의 상태가 노드 VL1-2, VL2-2가 "L, H"일 때는 기입 데이터가 "2"로서 아직 소망 기입이 행해지지 않아서 기입이 불충분한 것을 나타낸다. 이 때는 플립 플롭 회로(14-1)는 동작되는 일이 없으며 따라서 플립 플롭 회로(14-1)의 노드 VL1-1, VL2-1은 검증전의 "H, L" 그대로 다음 기입 동작으로 이행한다.
이 때, 플립 플롭 회로(14-1, 14-2)의 상태는 노드 VL1-1, VL2-1이 "H, L", 노드 VL1-2, VL2-2가 "L, H"로 되어 기입 전과 동일 데이터가 된다.
한편, 기준 전압이 0.5V(Vref1)일 때 센스 동작 종료후 플립 플롭 회로(14-2)의 상태가 "H, L"일 때는 기입 데이터가 "3"이거나 또는 기입 데이터가 "4"로서 소망 기입이 행해지는 것을 나타낸다.
다음에, 플립 플롭 회로(14-1)의 동작으로 이행한다. 플립 플롭 회로(14-1)의 노드 VL1-1은 "L"이므로 검증 신호 VRFY1이 입력되어도 트랜지스터 Q12-1은 비 도통이며 노드 VN2-1의 전압은 변하지 않아서 비트선으로부터 전송된 전압 그대로 이다. 그 후, 센스 앰프 활성화 신호 SAN1, (반전) SAP1을 입력하여 센스 증폭 동작을 개시한다. 노드 VL2-1과 노드 VL1-1에 전달된 데이터와 기준 전압 Vref2의 대소가 비교 검지되고 노드 VL1-1, VL2-1의 상태가 "H, L" 또는 "L, H"중의 어느 하나로 결정된다. 이것이 다음 기입을 위한 데이터로서 래치된다.
기입 데이터가 "3"으로 플립 플롭 회로(14-1)의 노드 VL1-1, VL2-1의 데이터가 "H, L"인 때는 데이터 "3"에 대응하는 소망 기입이 행해지는 것을 나타내어 다음 재기입 사이클에서는 기입을 행하지 않는다. 그리고, 노드 VL1-1, VL2-1 및 노드 VL1-2, VL2-2의 데이터 "H, L"이 플립 플롭 회로(14-1, 14-2)에 세트된다. 한편, 플립 플롭 회로(14-1)의 노드 VL1-1, VL2-1의 데이터가 "L, H"인 때는 데이터 "3"에 대응하는 기입이 아직 불충분한 것을 나타내어 다음 재기입 사이클에서 또 "3"의 데이터를 기입하도록 기입 전과 동일한 노드 VL1-1, VL2-1의 데이터 "L, H", 노드 VL1-2, VL2-2의 데이터 "H, L"이 플립 플롭 회로(14-1, 14-2)에 세트된다.
플립 플롭 회로(14-2)의 상태가 "L, H"일 때는 기입 데이터가 "4"로서 아직 기입이 충분하지 않은 것을 나타내고 있다. 이 때는 플립 플롭 회로(14-1)를 동작 시키지 않아서 플립 플롭 회로(14-1, 14-2)의 데이터는 노드 VL1-1, VL2-1의 데이터 = 노드 VL1-2, VL2-2의 데이터(= "L, H") 그대로 다시 기입 동작으로 이행된다. 도 17은 4치 데이터의 검증 중의 노드 VL1-1, VL2-1, VL1-2, VL2-2의 상태를 도시한 도면이다.
상기 데이터의 기입~데이터의 검증 판독~데이터의 기입, …, 의 동작을 선택된 모든 메모리 셀 트랜지스터에 데이터가 충분히 기입될 때까지 반복한다. 또, 소정 횟수만 반복하여도 아직 기입이 불충분한 셀이 남아있을 때는 불량 칩으로 판단하여 기입 동작을 종료한다.
또, 메모리 셀의 기입이 충분히 행해진 때는 모든 플립 플롭 회로(14-1, 14-2)의 데이터가 노드 VL1-1, VL2-1의 데이터 = 노드 VL1-2, VL2-2의 데이터 = "H, L"이 되고 기입 종료 신호를 기입 종료 검지 회로(18)로 보내어 기입 동작을 종료한다.
또, 소정 횟수 기입을 반복해도 기입이 불충분한 셀이 있을 때는 기입 횟수를 카운트하는 회로(도시하지 않음)가 그러한 의미의 신호를 기입 종료 검지 회로로 보내고 기입 종료 검지 회로(18)가 기입 에러 신호를 발생시켜서 기입 동작을 종료 한다.
[제3 실시예]
도 18은 본 발명의 제3 실시예에 따른 EEPROM의 메모리 셀 어레이(1) 및 칼럼계 회로(3)의 구성을 도시하는 구성도이다.
상기 제1 및 제2 실시예에서는 하나의 비트선 BL에 하나의 데이터 회로(6)가 대응한 것을 설명했지만, 본 발명은 복수의 비트선 BL에 하나의 데이터 회로(6)가 대응하도록 변형할 수 있다.
도 18에 도시한 바와 같이 제3 실시예에 따른 EEPROM에서는 4개의 비트선 BLi-1 ~ BLi-4(i는 0 ~ m)에 대해 제1 실시예의 데이터 회로(6-0 ~ 6-m) 중 하나가 설치되어 있다. 4개의 비트선 BLi-1 ~ BLi-4 중 예를 들면 BLi-1을 선택할 때에는 데이터 회로측의 트랜스퍼 게이트 회로(7B)를 구동하는 구동 신호 BLC1 ~ BLC4 중 BLC1을 "H" 레벨로 하고 다른 신호 BLC2~4를 각각 "L"레벨로 한다. 또 동시에 비선택 비트선 제어 회로(20) 측의 트랜스퍼 게이트 회로(7A)를 구동하는 구동 신호 BLC1D ~ BLC4D 중 신호 BLC1D를 "L" 레벨로 하고 다른 신호 BLC2D~4D를 각각 "H" 레벨로 한다. 이로써, 선택된 비트선 BLi-1만이 데이터 회로(6-0 ~ 6-m)에 접속된다.
이로써, 선택된 비트선 BLi-1 만이 데이터 회로(6-0 ~ 6-m)에 접속되고 선택되지 않은 비트선 BLi-2 ~ BLi-4는 각각 비선택 비트선 제어 회로(20-0 ~ 20-m)에 접속된다. 비선택 비트선 제어 회로(20-0 ~ 20-m)는 선택되지 않은 비트선 BLi-2 ~ BLi-4의 전위를 제어한다.
[제4 실시예]
도 19는 본 발명의 제4 실시예에 따른 다치 기억 NAND형 EEPROM의 구성을 도시하는 구성도이다. 도 19에 도시한 바와 같이 제4 실시예에 따른 다치 기억 NAND형 EEPROM은 오픈 비트형이라 불리는 구성을 취하고 있다. 오픈 비트형의 다치 기억 NAND형 EEPROM은 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이(101-1, 101-2) 각각에 대해 설치된 로우계 회로(102-1, 102-2)와 메모리 셀 어레이(101-1, 101-2) 각각에 공통으로 사용되는 칼럼계 회로(103)를 구비하고 있다.
로우계 회로(102-1, 102-2)에는 어드레스 입력 회로(어드레스 버퍼)(104)로부터 출력된 어드레스 신호를 받아들이고 받아들인 어드레스 신호에 기초하여 메모리 셀 어레이의 로우를 선택하는 로우 디코더(102A)와 로우 디코더(102A)의 출력에 기초하여 메모리 셀 어레이(101-1, 101-2)의 워드선을 구동하는 워드선 구동 회로(102B)가 포함된다. NAND형 EEPROM의 경우, 워드선은 선택 게이트 SG(SGA, SGB) 및 제어 게이트 CG(CGA, CGB)를 가리킨다. 그리고, 워드선 구동 회로(102B)는 제어 게이트/선택 게이트 구동 회로로도 불려진다.
또, 메모리 셀 어레이(101-1, 101-2) 각각에 공통으로 사용되는 칼럼계 회로(103)에는 어드레스 버퍼(104)로부터 출력된 어드레스 신호를 받아들이고 받아들인 어드레스 신호에 기초하여 메모리 셀 어레이(101-1, 101-2)의 칼럼을 선택하는 칼럼 디코더(103A)와 칼럼 디코더(103A)의 출력에 기초하여 메모리 셀 어레이(101-1, 101-2)의 칼럼을 선택하는 칼럼 선택선을 구동하는 칼럼 선택선 구동 회로(103B)가 포함된다.
또, 칼럼계 회로(103)에는 메모리 셀에 대한 기입 데이터를 일시적으로 보유하거나 메모리 셀의 데이터를 판독하기 위한 데이터 회로를 포함하는 비트선 제어 회로(103C)도 설치되어 있다.
비트선 제어 회로(103C)는 데이터 입출력선 I/O를 통해 데이터 입출력 회로(데이터 입출력 버퍼)(105)에 접속되어 있다. 또, 비트선 제어 회로(103C)는 비트선 BLa를 통해 메모리 셀 어레이(101-1)의 메모리 셀에 비트선 BLb를 통해 메모리 셀 어레이(101-2)의 메모리 셀에 각각 접속되어 있다.
비트선 제어 회로(103C)는 데이터를 기입할 때에는 기입 데이터를 데이터 입 출력 버퍼(105)로부터 받아들이고 받아들인 기입 데이터를 메모리 셀 어레이(101-1, 101-2)로 출력한다. 또, 비트선 제어 회로(103C)는 데이터를 판독할 때에는 판독 데이터를 메모리 셀로부터 받아들이고 받아들인 판독 데이터를 데이터 입출력 버퍼(105)로 출력한다.
데이터 입출력 버퍼(105)는 데이터 입출력 제어를 행하므로 EEPROM의 외부로부터 입력된 기입 데이터를 메모리 코어부로 유도하거나 메모리 코어부로부터 판독된 판독 데이터를 EEPROM의 외부로 출력한다.
기입 종료 검지 회로(118)는 비트선 제어 회로의 출력에 기초하여 데이터 기입이 종료되었는지의 여부를 검지한다.
도 20은 도 19에 도시하는 메모리 셀 어레이 및 칼럼계 회로의 구성을 도시하는 구성도이다.
도 20에 도시한 바와 같이 메모리 셀 어레이(101-1, 101-2)에는 각각 메모리 셀 MC가 매트릭스상으로 배치되어 있다.
비트선 제어 회로(103C)에는 m개의 데이터 회로(106)가 포함되어 있다. 비트선 제어 회로(106)는 1개의 비트선 BLa 및 1개의 비트선 BLb에 접속되어 있다.
도 21은 다치 기억시의 메모리 셀 트랜지스터의 임계치 분포를 도시하는 도면이다. 횡축은 임계치 전압이고 종축은 메모리 셀의 수이다.
도 21에 하나의 메모리 셀 트랜지스터에 데이터 "1", 데이터 "2", 데이터 "3", 데이터 "4"의 4치를 기억시키는 경우가 도시되어 있다.
도 21에 도시한 바와 같이 데이터가 소거되어 있을 때 메모리 셀 트랜지스터 M의 임계치는 예를 들면 부가 된다. 데이터 "1"은 임계치가 부인 때에 대응한다. 데이터 "2"는 임계치가 0.5V 이상 0.8V 이하인 때에 대응한다. 데이터 "3"은 임계치가 1.5V 이상 1.8V 이하인 때에 대응한다. 데이터 "4"는 임계치가 2.5V 이상 2.8V 이하인 때에 대응한다.
도 22는 도 20에 도시하는 칼럼계 회로의 상세한 회로도이다. 또, 도 20에는 데이터 회로(106)를 1개의 비트선 BL에 접속한 구성을 예시했지만, 도 22에서는 데이터 회로(106)를 4개의 비트선 BL1 ~ BL4에 접속한 구성을 예시하고 이에 대해 설명한다.
도 22에 도시한 바와 같이 데이터 회로(106)는 2개의 플립 플롭 회로(114-1, 114-2)를 포함하고 있다. 플립 플롭 회로(114-1, 114-2)는 좌우 4개씩의 비트선에 접속된다. 그리고, 동작시에는 4개의 비트선 중에서 좌우 1개씩의 비트선이 선택되고 선택된 비트선이 플립 플롭 회로(114-1, 114-2)에 접속된다. 플립 플롭 회로(114-1, 114-2)는 모두 데이터를 판독할 때에는 판독 데이터를 증폭하며 또 래치하는 센스 앰프로서 기능하고, 데이터를 기입할 때에는 기입 데이터를 래치하는 데이터 래치로서 기능한다. 바꾸어 말하면, 플립 플롭 회로(114-1, 114-2)는 센스 앰프 이면서 데이터 래치이다. 또, 플립 플롭 회로(114-1, 114-2)는 데이터 기입 회로와 검증 회로를 겸한 기입겸 회로(116)에 접속되어 있다.
기입겸 검증 회로(116)는 데이터를 기입할 때 플립 플롭 회로(114-1, 114-2)가 래치하고 있는 래치 데이터의 조합에 따라 기입 제어 전압 VA1, VA2, VB1, VB2 중 하나를 비트선에 출력한다. 또, 데이터를 판독할 때, 또는 검증을 위해 데이터 를 판독할 때에는 플립 플롭 회로(114-1, 114-2)가 래치한 래치 데이터의 조합에 따라 비트선의 전압을 제어한다.
또, 기입 제어 전압 VA1, VA2, VB1, VB2는 도시하지 않은 기입 제어 전압 발생 회로에서 발생한다.
다음에, 도 22에서 나타내는 데이터 회로(106)의 동작을 설명한다.
도 23, 도 24, 도 25는 각각 통상의 판독 동작 및 검증 동작을 나타내는 동작 파형도이다. 도 23, 도 24, 도 25의 동작 파형도에서는 통상의 판독 동작을 실선으로 나타내고, 검증 동작을 통상의 판독과 다르게 한 것만 파선으로 나타낸다. 도면중 T1 ~ T38은 동작 타이밍을 나타내고, T의 첨자 크기가 클수록 시각이 지연되는 것을 나타낸다.
또, 도 26, 도 27, 도 28은 각각 기입 동작을 나타내는 동작 파형도이다. 도면중 T1 ~ T4은 동작 타이밍의 전후 관계를 나타낸다.
먼저, 통상의 판독 동작을 설명한다.
도 23, 도 24, 도 25에서 나타낸 바와 같이, 먼저 선택된 비트선 BLa가 1.2V로, 참조 비트선 BLb가 1.0V로 각각 충전되고, 그 후, 플로팅된다. 선택된 로우 중 두 개의 선택 게이트 SG1a, SG2a의 전위와, 비선택의 제어 게이트 CG의 전위는 각각 4V가 된다. 선택된 제어 게이트 CG의 전위는 순서대로 0V, 1V, 2V가 된다.
메모리 셀 트랜지스터 M이 데이터 "1"을 기억하고 있는 경우, 메모리 셀 트랜지스터 M은 선택된 제어 게이트 CG의 전위가 0V일 때에 도통한다. 따라서, 비트선은 방전되고(즉, 소스선 VS를 향하여 전류가 흐름), 비트선의 전압은 0V가 된다. 이 때, 메모리 셀 트랜지스터 M이 다른 데이터를 기억하고 있을 때에는, 비트선에 전류가 흐르지 않아, 비트선 BLa의 전압은 1.2V 그대로이다.
그 후, 선택된 비트선 BLa의 전압 및 참조 비트선 BLb의 전압(1.0V)은 두 개의 플립 플롭 회로(114-1, 114-2) 각각에 동시에 부여된다. 그리고 데이터 "1"일 때에는 플립 플롭 회로(114-1)의 노드 D1A, 플립 플롭 회로(114-2)의 노드 D2A는 모두 "L"로 다른 데이터일 때에는 노드 D1A, D2A는 모두 "H"로 된다.
이어서, 선택된 제어 게이트 CG의 전위를 0V에서 1V로 올리고, 비트선 BLa에 전류가 흐르는지의 여부가 조사된다. 선택된 제어 게이트 CG의 전위를 1V로 상승시킬 때, 메모리 셀 트랜지스터 M이 데이터 "1", 또는 데이터 "2"를 기억하고 있는 경우, 비트선 BLa의 전압은 0V가 된다. 메모리 셀 트랜지스터 M가 데이터 "3", 또는 데이터 "4"를 기억하고 있는 경우, 비트선 BLa의 전압은 1.2V 그대로이다.
그 후, 선택된 비트선 BLa의 전압 및 참조 비트선 BLb의 전압은 제1 플립플롭 회로(114-1)에 접속된다. 그리고,데이터 "1"일 때에는 노드 D1A, D2A는 모두 "L"인 채로, 데이터 "2"일 때에는 노드 D1A, D2A는 각각 "L, H", 다른 데이터일 때에는 노드 D1A, D2A는 모두 "H"레벨이 된다.
이어서, 선택된 제어 게이트 CG의 전위를 1V로부터 2V로 상승시키고, 비트선 BLa로 전류가 흐르는지의 여부가 조사된다. 선택된 제어 게이트 CG의 전위를 2V로 상승시킬 때, 메모리 셀 트랜지스터 M가 데이터 "1", 또는 데이터 "2", 또는 데이터 "3"을 기억하고 있는 경우, 비트선 BLa의 전압은 0V가 된다. 메모리 셀 트랜지스터 M가 데이터 "4"를 기억하고 있는 경우, 비트선 BLa의 전압은 1.2V 그대로 이다.
또, 메모리 셀 트랜지스터 M가 데이터 "2"를 기억하고 있는 경우, 즉 노드 D1A, D2A가 각각 "L, H"인 경우에는, 전압 VB2를 "H"으로 함으로써 비트선의 전압은 "H"으로 수정된다.
그 후, 선택된 비트선 BLa의 전압 및 참조 비트선 BLb의 전압은 각각 제2 플립 플롭 회로(114-2)에 접속된다. 그리고, 데이터 "1"일 때에는 노드 D1A, D2A는 모두 "L" 그대로, 데이터 "2"일 때에는 노드 D1A, D2A는 각각 "L, H"가 된다. (데이터 "2"일 때, 본래에는, 노드 D2A는 "L"이 되지만, 이것을 노드 D1A의 "L"을 사용하여 비트선 BLa의 전위를 "H" 레벨로 수정하고 있다.) 또, 데이터 "3"일 때에는 노드 D1A, D2A은 각각 "H, L", 데이터 "4"일 때에는 노드 D1A, D2A는 모두 "H"가 된다.
이와 같이 하여, 메모리 셀 트랜지스터 M으로부터 판독된 4종류의 임계치 레벨을 플립 플롭 회로(114-1, 114-2) 4종류의 래치 데이터 각각에 일대일로 대응시킬 수 있다.
도 29는 메모리 셀 트랜지스터의 임계치 레벨과, 래치 데이터(판독 데이터)와의 대응 관계를 나타내는 도면이다.
다음에 도 26, 도 27, 도 28을 참조하여 기입 동작을 설명한다.
선택된 비트선 BLa에는 데이터 회로(106)로부터 전압 VA1=VM8(8V정도), 전압 VA2=2V, 전압 VB1=1V, 전압 VB2=0V중 어느 것인가가 공급된다. 전압 VA1, VA2, VB1, VB2의 선택은 기입 데이터, 즉 두 개의 플립 플롭 회로(114-1, 114-2)에 래치된 4 종류의 래치 데이터에 따라서 행해진다.
도 30은 래치 데이터(기입 데이터)와, 메모리 셀 트랜지스터의 임계치와의 대응 관계를 나타내는 도면이다.
전압 VA1, VA2, VB1, VB2는 데이터 "1"~"4"의 기입에 각각 대응하고 있다. 전압 VA1의 전위치 VM8은 제어 게이트 CG의 전위 VPP와, 기판(채널)의 전위와의 전위차가 (VPP-VM8)일 때, 부유 게이트에 전자가 주입되어 있지 않도록 하는 값으로 설정된다.
선택되어 있는 로우에 속하고 있는 메모리 셀 트랜지스터 M에 데이터를 기입하기 위해서는, 선택되어 있는 제어 게이트 CG의 전위를 고전압 VPP(20V 정도)로 선택되어 있지 않는 제어 게이트 CG의 전위를 전위치 VM8을 전송하기 위해서 전압 VM10CG(10V 정도)으로, 선택 게이트 SG1의 전위를 비트선으로부터의 직류 전류를 흐르지 않게 하기 위해 0V로, 선택 게이트 SG2의 전위를 전위치 VM8을 전송하기 위해서 전압 VM10SG(10V 정도)로, 각각 설정한다.
또, 비선택의 비트선에는 선택되어 있지 않는 칼럼에 속하고 있는 메모리 셀 트랜지스터 M의 임계 전압을 변화시키지 않기 위해서, 전위치 VM8을 인가한다. 이것은 전압 VBLA를 전위치 VM8, 전위치 VM8을 전송하기 위해서, 트랜스퍼 게이트 회로 구동 신호 BLC2D-BLC4D, 신호 DTCBB를 전압 VM10BL(10V 정도)으로 함으로써 행해진다. 동일하게, 전압 VA1=VM8을 전송하기 위해서, 플립 플롭 회로를 구성하는 P채널형 트랜지스터가 형성되어 N형 웰 전압 VBITH 및 신호 BLC1, 신호 VRFY101-1, 신호 VRFTA를 각각 전압 VM10BL로 한다.
또, 자기 부스트 기입 방식(K. D. Suh et al., 1995 ISSCC Digest of Technical Papers, pp. 128-129)을 채용한 경우에는 전위치 VM8, 전압 VM10SG, 전압 VM10BL은 각각 3V, 3V, 5V 정도가 좋다.
즉, 본 실시예중에서 비트선 기입 제어 전압을 Vcc(예를 들면, 3V 또는 5V)로서 기입을 행하고 있는 경우는, 기입하고 싶지 않은 셀의 채널 전위를 자기 승압 시켜 부유 게이트에의 전자의 주입에 의한 메모리 셀 트랜지스터의 임계치의 변화를 억제하고 있다.
이하, K. D. Suh 등의 자기 승압 방식에 대해서 설명한다.
먼저, 선택된 비트선 BL1에는 0V을 인가하고, 비선택의 비트선 BL2에는 3V를 인가한다.
이어서, 드레인측의 선택 트랜지스터의 선택 게이트 SG1를 0V에서 3V로 승압시켜 트랜지스터를 온시키고, 메모리 셀열을 비트선 BL1, BL2에 각각 접속한다. 한편, 소스측의 선택 게이트 SG2 에는 OV를 인가하고, 이 선택 트랜지스터를 OFF 시키고, 메모리 셀열과 공통 소스선 CSL과의 접속을 절단하여 둔다. 그 결과, 두개의 선택 트랜지스터 SG1, SG2 사이의 셀열의 채널 전위 Vch는 비트선 BL1에 접속된 선택된 셀 열에서는 동일하게 0V가 된다. 한편, 비선택 셀 열에는 비트선 BL2로부터 3V가 공급된다.
선택된 셀열에서의 기입에 대해서 설명하면, 선택된 셀의 제어 게이트 전극에만, 기입용 고전압(Vpp ; 예를 들면 18V)을 인가한다. 이 선택된 셀의 상태는, 제어 게이트 전극이 18V, 채널 전위는 0V가 된다. 여기에서 셀의 커플링비가 0.6인 경우, 부유 게이트 전극과 반도체 기판와의 전위차는 11V가 되고, 터널 산화막을 거쳐 전자가 부유 게이트 전극(14)에 주입되어 셀의 역치가 양의 값이 되어, 선택 셀에 기입이 행해진다. 선택된 셀열의 비선택 셀에 대해서는, 제어 게이트 전극에 중간 전위(VM 예를 들면 10V)를 인가한다. 상술한 바와 같이 커플링비가 0.6V이기 때문에, 부유 게이트 전극과 반도체 기판과의 전위차는 6V가 된다. 이 전위에서는 통상의 기입 시간내에 터널 전류의 주입에 의한 기입은 행해지지 않는다. 따라서 선택된 셀 이외의 셀에는 기입이 행해지지 않는다.
한편, 비선택의 비트선 BL2에 접속된 NAND형 셀열에 대해서는, 다음과 같이 하여 기입 동작이 금지된다. 기술한 바와 같이 비선택의 비트선 BL2에는 3V(전원 전압 Vcc)을 인가한다. SG1이 0V에서 Vcc=3V로 상승하면, 선택 트랜지스터가 ON되고, 비트선 BL2에 접속된 셀열에는 이 비트선으로부터 3V의 전위가 공급된다. 이 NAND 셀 칼럼 모두의 데이터가 노말 온이면, 이 셀열의 모든 셀의 채널 전위(Vch)는 선택 게이트 SG1의 역치를 Vths로 하여 Vch=Vcc-Vths가 되고, 그 후에 선택 게이트 SG1가 OFF 된다. 즉, Vcc=3V, Vths=1V로 하면, 비선택 셀열의 모든 셀의 채널 전위는 Vch=3-1=2V가 된다. 이로서, 채널 전위는 2V까지 충전된다. 한편, 선택 게이트 SG2는 OFF되어 있기 때문에(SG2의 전압은 0), 이 시점에서 비선택 NAND 셀열의 채널 전위 Vch(소스·드레인 영역 및 셀간 확산층의 전위)는 부유 상태가 된다. 이로써 채널 전위가 부유 상태가 된 후, 제어 게이트의 전압은 기입 전압(Vpp=18V) 또는 중간 전위(VM=10V) 까지 상승한다. 이 때, 채널 전위가 부유 상태이기 때문에, 이들 제어 게이트에 가해진 전압에 의해서 채널 전위는 초기치 2V로 부터 8V로 부트 스트랩된다.
이 자기 승압(self-boost)의 크기는 Vpp=18V가 아니라, VM=10V에 의해 결정된다. 왜냐 하면, 예를 들면 4개의 메모리 셀을 직렬 접속하여 NAND 셀열을 구성했다고 하면, Vpp=18V가 인가되는 것은 하나의 제어 게이트만에 불과하고, 그 외 3개의 제어 게이트에는 모두 VM=10V가 인가되기 때문에, VM=10V의 영향 쪽이 압도적으로 크기 때문이다.
상기 자기 승압의 결과, 비선택 NAND 셀열에서는, 제어 게이트 전극에 가해진 기입 전압 Vpp=18V이고, 부유 게이트 전극의 전위는 11V(18V×0.6)이어도, 기판과 부유 게이트 전극 사이의 채널 산화막에 가해진 전압은 약 3V에 지나지 않는다. 그 결과, 터널 전류는 흐르지 않고, 비선택 NAND 셀열에서의 기입이 방지된다.
또한, 비선택 NAND 셀열의 다른 셀에서는, 제어 게이트 전극의 전압은 VM=10V, 부유 게이트 전극의 전압은 6V(10V×0.6), 채널 전위는 약 8V이기 때문에, 터널 산화막에 가해진 전위차는 2V가 되어, 기입은 일어나지 않는다.
다음에, 도 23, 도 24, 도 25를 참조하여 검증 판독 동작을 설명한다.
선택된 비트선 BLa 및 참조 비트선 BLb은 판독시에 동일하게, 각각 1.2V, 1.0V로 충전되고, 그 후, 플로팅이 된다. 선택된 로우의 두 개의 선택 게이트 SG1, SG2의 전위와, 비선택의 제어 게이트 CG의 전위는 4V가 된다. 선택된 제어 게이트 CG의 전위는 순서대로 0.5V, 1.5V, 2.5V가 된다. 이들 전위는 데이터 "2"의 검증, 데이터 "3"의 검증, 데이터 "4"의 검증 각각에 대응한다.
도 30에서 나타내고 있는 기입 데이터와 메모리 셀 트랜지스터의 임계치 레벨과의 대응 관계로부터, 데이터 "2"의 기입이 충분하면 제2 플립 플롭 회로(114-2)의 래치 데이터를 반전시키고, 데이터 "1"의 기입 데이터로 변경하고, 데이터 "2"의 기입이 불충분하면 플립 플롭 회로(114-2)의 래치 데이터를 그대로 하여 두면 좋다.
동일하게 데이터 "3"의 기입이 충분하면, 제1 플립 플롭 회로(114-1)의 래치 데이터를 반전시켜 데이터 "1"의 기입 데이터로 변경하고, 데이터 "3"의 기입이 불충분하면, 플립 플롭 회로(114-1)의 래치 데이터를 그대로 둔다.
또, 데이터 "4"의 기입이 충분하면 제1, 제2 플립 플롭 회로(114-1, 114-2)의 래치 데이터를 각각 반전시켜 데이터 "1"의 기입 데이터로 변경하고, 데이터 "4"의 기입이 불충분하면, 두 개의 플립 플롭 회로(114-1, 114-2)의 래치 데이터를 그대로 둔다.
먼저, 선택된 제어 게이트 CG의 전위를 0.5V로 하여 데이터 "2"의 검증을 행한다. 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "1"에 대응하고 있을 때에는 비트선에 전류가 흐르기 때문에, 비트선의 전압은 0V가 된다. 또, 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "2", "3", "4"으로 각각 대응하고 있을 때에는, 비트선에 전류는 흐르지 않고, 비트선의 전압은 1.2V로 유지된다.
데이터 "1", 데이터 "3", 또는 데이터 "4"의 기입을 하도록 하고 있는 플립 플롭 회로의 래치 상태를 변화시키지 않기 위해서, 각각의 비트선의 전압을 "H", "H", "L"으로 하고 있기 때문에, 선택된 비트선 BLa의 전압 및 참조 비트선 BLb의 전압을 각각 제2 플립 플롭 회로(114-2)에 부여한다. 이 때, 데이터 "2"의 기입이 래치 되어 있지 않은 플립 플롭 회로에 대해서는 그 래치 상태를 변경하지 않고, 데이터 "2"의 기입이 래치된 플립 플롭 회로에 대해서는 만약 데이터 "2"가 충분히 기입되어 있지 않으면 래치 상태는 데이터 "1"기입의 래치 상태로 변경되고, 반대로 데이터 "2"가 충분히 기입되어 있지 않으면 래치 상태는 그대로가 된다.
이어서, 선택된 제어 게이트 CG의 전위를 1.5V로 하여 데이터 "3"의 검증을 행한다. 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "1", 또는 데이터 "2"에 대응하고 있을 때에는 비트선 BLa에 전류가 흐르기 때문에, 비트선 BLa의 전압은 0V가 된다. 또, 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "3", 또는 데이터 "4"에 대응하고 있을 때에는 비트선 BLa에 전류는 흐르지 않고, 비트선 BLa의 전압은 1.2V 그대로가 된다.
데이터 "1", 데이터 "2", 또는 데이터 "4"의 기입을 하려고 하고 있는 플립 플롭 회로의 래치 상태를 변환시키지 않기 위해서, 각각의 비트선의 전압을 "H", "H", "L"으로 하고 있기 때문에, 선택된 비트선 BLa의 전압 및 참조 비트선 BLb의 전압을 각각 제1 플립 플롭 회로(114-1)에 부여한다. 이 때, 데이터 "3"의 기입이 래치되어 있지 않은 플립 플롭 회로에 대해서는 그 래치 상태를 변경하지 않고, 데이터 "3"의 기입이 래치된 플립 플롭 회로에 대해서는 만약 데이터 "3"가 충분히 기입되어 있으면 래치 상태는 데이터 "1"기입의 래치 상태로 변경되고, 반대로 데이터 "3"이 충분히 기입되어 있지 않으면 래치 상태는 그대로가 된다.
최후에 선택된 제어 게이트 CG의 전위를 2.5V로 하여 데이터 "4"의 검증을 행한다. 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "1", 또는 데이터 "2" 또는 데이터 "3"에 대응하고 있을 때에는 비트선 BLa에 전류가 흐르기 때문에, 비트선 BLa의 전압은 0V가 된다. 또, 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "4"에 대응하고 있을 때에는 비트선 BLa에 전류는 흐르지 않고, 비트선 BLa의 전압은 1.2V 그대로가 된다.
데이터 "1", 데이터 "2", 또는 데이터 "3"의 기입을 행하려고 하고 있는 제2 플립 플롭 회로(114-2)의 래치 상태를 변화시키지 않기 위해서, 각각의 비트선 전압을 "H", "L", "H"으로 하고 있기 때문에 선택된 비트선 BLa의 전압 및 참조 비트선 BLb의 전압을 각각 제2 플립 플롭 회로(114-2)에 부여한다. 이 때, 데이터 "4"의 기입이 래치되어 있지 않은 플립 플롭 회로에 대해서는 그 래치 상태를 변경하지 않고 데이터 "4"의 기입이 래치된 플립 플롭 회로에 대해서는 만약 데이터 "4"가 충분히 기입되어 있지 않으면, 래치 상태는 데이터 "3" 기입만의 래치 상태로 변경되고, 반대로 데이터 "4"가 충분히 기입되어 있지 않으면 래치 상태는 그대로가 된다.
그 후, 데이터 "1", 데이터 "2", 또는 "3"의 기입을 하려고 하고 있는 플립 플롭 회로(114-1)의 상태를 변화시키지 않기 위해서, 각각의 비트선의 전압을 "H", "H", "L"으로 하고 있기 때문에, 선택된 비트선 BLa의 전압 및 참조 비트선 BLb의 전압을 플립 플롭 회로(114-1)에 접속한다. 이 때, 데이터 "4"의 기입이 래치되어 있지 않은 플립 플롭 회로에 대해서는 그 래치 상태를 변경하지 않고 데이터 "4"의 기입이 래치된 플립 플롭에 대해서는 만약 데이터 "4"가 충분히 기입되어 있지 않으면 래치 상태는 데이터 "1"기입의 래치 상태로 변경되고, 반대로 데이터 "4"가 충분히 기입되어 있지 않으면 래치 상태는 그대로가 된다.
이들 동작 후, 플립 플롭 회로(114-1, 114-2) 모두의 래치 상태가 데이터 "1" 기입의 래치 상태가 될 때, 충전 후 플로팅이 된 기입 종료 검지 신호 PENDA는 "H" 레벨을 유지하고, 이에 의해 기입 동작을 종료할 수 있다.
한편, 플립 플롭 회로(114-1, 114-2)중, 하나라도 데이터 "2"~"4"의 기입의 래치 상태의 것이 있으면, 기입 종료 검지 신호 PENDA는 "L"레벨이 되어 다시 기입 동작으로 이행된다.
이상 설명한 바와 같이 제4 실시예에 의하면 비트선에 부여되는 4치의 전압을 센스 앰프 겸 데이터 래치인 플립 플롭 회로(114-1, 114-2), 데이터 기입 회로와 검증 회로를 겸하는 기입 겸 검증 회로(116)로 이루어진 데이터 회로(106)에 의해 전환하고, DC 바이어스로서 선택적으로 비트선에 부여함으로써 비트선에 접속되는 칼럼계 회로, 특히 센스 앰프 겸 데이터 래치, 기입 겸 검증 회로의 수를 감소할 수 있으며, 고집적화에 적당한 불휘발성 반도체 기억 장치가 제공된다.
[제5 실시예]
도 31은 본 발명의 제5 실시예에 관한 다치 기억 NAND형 EEPROM의 구성을 나타내는 구성도이다.
본 제5 실시예에 관한 다치 기억 NAND형 EEPROM은 제4 실시예의 오픈비트형 구성과는 달리, 싱글앤드형의 구성이다.
도 31에서 나타낸 바와 같이, 제5 실시예에 관한 다치 기억 NAND형 EEPROM은 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이(101)에 대해서 설치된 로우계 회로(102)과 칼럼계 회로(103)를 갖고 있다.
로우계 회로(102)에는 어드레스 버퍼(104)로부터 출력된 어드레스 신호를 수신하고, 수신된 어드레스 신호에 기초하여 메모리 셀 어레이(101)의 로우를 선택하는 로우 디코더(102A)와, 로우 디코더(102A)의 출력에 기초하여 메모리 셀 어레이(101)의 워드선을 구동하는 워드선 구동 회로(102B)가 포함되어 있다. NAND형 EEPROM의 경우, 워드선은 선택 게이트 및 제어 게이트를 지시한다. 그리고, 워드선 구동 회로는 제어 게이트/선택 게이트 구동 회로라고도 칭한다.
또, 칼럼계 회로(103)에는 어드레스 버퍼(104)로부터 출력된 어드레스 신호를 수신하고, 수신한 어드레스 신호에 기초하여 메모리 셀 어레이의 칼럼을 선택하는 칼럼 디코더(103A)와, 칼럼 디코더의 출력에 기초하여 메모리 셀 어레이의 칼럼을 선택하는 칼럼 선택선을 구동하는 칼럼 선택선 구동 회로(103B)가 포함되어 있다.
또한, 칼럼계 회로(103)에는 메모리 셀에의 기입 데이터를 일시적으로 유지하기도 하고, 메모리 셀의 데이터를 판독하기도 하기 위한 데이터 회로를 포함하는 비트선 제어 회로(103C)도 설치된다.
비트선 제어 회로(103C)는 데이터 입출력선 I/O을 거쳐 데이터 입출력 회로(데이터 입출력 버퍼)(105)에 접속되어 있다. 또, 비트선 제어 회로(103C)는 비트선 BL을 거쳐 메모리 셀 어레이(101)의 메모리 셀에 접속되어 있다.
비트선 제어 회로(103C)은 데이터를 기입할 때, 기입 데이터를 데이터 입출력 버퍼(105)로 부터 수신하고, 수신한 기입 데이터를 메모리 셀에 출력한다. 또, 비트선 제어 회로(103C)은 데이터를 판독할 때, 판독 데이터를 메모리 셀 로부터 수신하고 수신한 판독 데이터를 데이터 입출력 버퍼(105)에 출력한다.
데이터 입출력 버퍼(105)는 데이터 입출력 제어를 행하는 것으로, EEPROM의 외부로부터 입력된 기입 데이터를 메모리 코어부로 도입하기도 하고, 메모리 코어부로부터 판독된 판독 데이터를 EEPROM의 외부로 출력하기도 한다.
판독 종료 검지 회로(118)은 비트선 제어 회로의 출력에 기초하여 데이터 기입이 종료했는지의 여부를 검지한다.
도 32는 도 31에서 나타낸 메모리 셀 어레이 및 칼럼계 회로의 구성을 나타내는 구성도이다.
도 32에서 나타낸 바와 같이, 메모리 셀 어레이(101)에는 메모리 셀 MC가 매트릭스상으로 배치되어 있다.
또, 비트선 제어 회로(103C)에는 m개의 데이터 회로(106A)가 포함되어 있다. 비트선 제어 회로(106A)는 1개의 비트선 BL에 접속되어 있다.
도 32에서 나타낸 바와 같이, 셀 MC의 회로는 제4 실시예, 즉 제1 실시예와 동일하다. 또, 제어 게이트 CG를 공유하는 메모리 셀 트랜지스터 M의 그룹이 페이지로 불리는 단위를 형성하는 것, 데이터의 기입 및 판독이 페이지에서 동시에 행해지는 것, 또 4개의 제어 게이트 CG1~CG4에 접속되는 메모리 셀 트랜지스터 M의 그룹이 블록으로 칭해지는 단위를 형성하는 것, 또한 제어 게이트/선택 게이트 구동 회로에 의해 페이지 및 블록이 선택되는 것도 동일하다. 메모리 셀 트랜지스터 M의 구조는 도 3a에서 나타낸 것과 동일하다. 또 하나의 메모리 셀 트랜지스터 M에 4치의 데이터를 기억시킬 때의 임계치의 레벨의 설정에 대해서도 도 21에서 나타낸 것이어도 된다.
도 33는 도 32에서 나타내는 비트선 제어 회로(106A)의 회로도이다.
또, 도 32에서는 비트선 제어 회로(106A)를 하나의 비트선에 접속한 구성을 예시했지만, 도 33에서는 비트선 제어 회로(106A)를 4개의 비트선에 접속한 구성을 예시하여 설명한다.
도 33에서 나타낸 바와 같이, 비트선 제어 회로(106A)는 두 개의 플립 플롭 회로(114A-1, 114A-2)를 포함하고 있다. 플립 플롭 회로(114A-1, 114-2)는 4개의 비트선에 접속된다. 그리고, 동작시에는 4개의 비트선중에서 1개의 비트선이 선택되고, 선택된 비트선이 플립 플롭 회로(114A-1, 114A-2)에 접속된다. 플립 플롭 회로(114A-1, 114A-2)는 모두 데이터를 판독할 때에는 판독 데이터를 증폭하고, 또한 래치하는 센스 앰프로서 기능하고, 데이터를 기입할 때에는 기입 데이터를 래치하는 데이터 래치로서 기능한다. 즉 플립 플롭 회로(114A-1, 114A-2)는 센스 앰프 겸 데이터 래치이다.
또, 플립 플롭 회로(114A-1, 114A-2)는 제4 실시예의 것과는 달리, 강제 반전형 셈스 앰프의 구성을 갖고 있다. 강제 반전형 센스 앰프를 예를 들면 다음의 문헌에 기재가 있다.
K.D.Suh et al., 1995 ISSCC Digest of Technical Papers, pp. 128-129
또한, 플립 플롭 회로(114A-1, 114A-2)는 데이터 기입 회로와 검증 회로를 겸한, 기입 겸 검증 회로(116A)에 접속되어 있다.
기입 겸 검증 회로(116A)는 데이터를 기입할 때 플립 플롭 회로(114A-1, 114A-2)가 래치되어 있는 래치 데이터의 조합에 따라서 기입 제어 전압(V1, V2)중 어느 하나를 비트선에 출력한다. 또, 데이터를 판독 할 때, 또는 검증을 위해 데이터를 판독할 때에는 플립 플롭 회로(114A-1, 114A-2)가 래치한 래치 데이터의 조합에 따라서 비트선의 전압을 제어한다.
다음에, 도 33에서 나타내는 비트선 제어 회로의 동작을 설명한다.
도 34는 통상의 판독 동작 및 검증 동작을 나타내는 동작 파형도이다. 도 34의 동작 파형도에서는 통상의 판독 동작을 실선으로 나타내고, 검증 동작을 통상의 판독과 다른 것만 파선으로 나타낸다.
또, 도 35는 기입 동작을 나타내는 파형도이다.
먼저, 통상의 판독 동작을 설명한다.
도 34에서 나타낸 바와 같이, 먼저 선택된 비트선 BL이 프리차지되고, 그 후 플로팅이 된다. 동시에 플립 플롭 회로(114A-1)의 노드 D1A, 플립 플롭 회로(114-2)의 노드 D2A는 각각 "L"로 리세트된다. 선택된 로우의 두 개의 선택 게이트 SG1, SG2의 전위와 비선택의 제어 게이트 CG의 전위는 각각 4V가 된다. 선택된 제어 게이트 CG의 전위는 순서대로 2V, 1V, 0V가 된다.
선택된 메모리 셀 트랜지스터 M이 데이터 "4"를 기억하고 있는 경우, 메모리 셀 트랜지스터 M은 선택된 제어 게이트 CG의 전위가 2V일 때에 도통되지 않고, 비트선에 전류가 흐르지 않아, 비트선의 전압은 "H" 그대로가 된다. 이에 대하여, 선택된 메모리 셀 트랜지스터 M이 데이터 "1", "2", "3"을 기억하고 있는 경우, 선택된 제어 게이트 CG의 전위가 2V일 때에 도통되며 비트선에 전류가 흘러, 비트선의 전압은 OV가 된다. 그 후, 선택된 비트선의 전압은 두 개의 플립 플롭 회로(114A-1, 114A-2)에 입력된다. 그리고, 데이터 "4"일 때에는 노드 D1A, D2A는 모두 "H"으로, 다른 데이터일 때에는 노드 D1A, D2A는 모두 "L"이 된다.
이어서, 비트선 BL을 다시 프리차지한다. 그리고, 선택된 제어 게이트의 전위를 1V로 한다. 선택된 메모리 트랜지스터 M이 데이터 "1", 또는 데이터 "2"를 기억하고 있을 때에는, 비트선의 전위는 0V로, 또 선택된 메모리 트랜지스터 M이 데이터 "3", 또는 데이터 "4"를 기억하고 있을 때에는 비트선의 전위는 "H" 그대로가 된다. 그 후, 선택된 비트선의 전압은 플립 플롭 회로(114A-1)에 입력된다. 데이터 "4"일 때에는 노드 D1A, D2A는 모두 "H" 그대로, 데이터 "3"일 때에는 노드 D1A, D2A는 각각 "H", "L", 데이터 "2" 또는 데이터 "1"일 때에는 노드 D1A, D2A는 모두 "L" 그대로가 된다.
이어서, 비트선 BL을 다시 프리차지한다. 그리고, 선택된 제어 게이트를 0V로 한다. 데이터 "2", 또는 데이터 "3", 또는 데이터 "4"일 때에는, 비트선은 "H" 그대로, 데이터 "1"일 때에는 비트선은 "L"이 된다. 메모리 셀 트랜지스터 M이 기억하고 있는 데이터가 "3"일 때, 즉 노드 D1A, D2A가 각각 "H, L"인 경우에는, 전압 V2=0V를 전송함으로써, 비트선의 전압을 "L"로 수정한다. 그 후, 선택된 비트선의 전압을 플립 플롭 회로(114A-2)에 입력한다. 데이터 "4"일 때에는, 노드 D1A, D2A는 모두 "H" 그대로, 데이터 "3"일 때에는 노드 D1A, D2A는 각각 "H,L" 그대로, 데이터 "2"일 때에는 노드 D1A, D2A는 각각 "L, H"으로 데이터가 "1"일 때에는 노드 D1A, D2A는 모두 "L" 그대로가 된다.
이와 같이 하여, 도 29에서 나타내는 제4 실시예의 것과 동일하게, 메모리 셀 트랜지스터 M으로부터 판독된 4종류의 임계치 레벨을 플립 플롭 회로(114A-1, 114A-2)의 4종류의 래치 데이터 각각에 일대일로 대응시킬 수 있다.
기입 동작은 도 35에서 나타낸 바와 같이, 도 26 ~ 도 28를 참조하여 설명한 제4 실시예의 기입 동작과 동일한 동작이기 때문에, 그 설명은 생략한다.
다음에, 검증 판독 동작을 설명한다.
선택된 비트선 BL은 판독시와 동일하게 충전되고, 그 후, 플로팅된다. 선택된 로우의 두 개의 선택 게이트 SG1, SG2의 전위와, 비선택 제어 게이트 CG의 전위는 4V가 된다. 선택된 제어 게이트 CG의 전위는 순서대로 2.5V, 1.5V, 0.5V가 된다. 이들의 전위는 각각 데이터 "4"의 검증, 데이터 "3"의 검증, 데이터 "2"의 검증 각각에 대응한다.
먼저, 선택된 제어 게이트 CG의 전위를 2.5V로 하여 데이터 "4"의 검증을 행한다. 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "4"에 대응하고 있을 때에는, 비트선에 전류가 흐르지 않기 때문에, 비트선의 전압은 프리차지된 채 유지되게 된다. 또, 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "1", 데이터 "2", 데이터 "3"일 때에는 비트선에 전류가 흐르기 때문에, 비트선의 전압은 0V가 된다.
데이터 "1", 데이터 "2", 또는 데이터 "3"의 기입을 하려고 하고 있는 플립 플롭 회로의 래치 상태를 변환시키지 않기 위해서, 비트선의 전압을 "L"으로 하고 있어, 선택된 비트선의 전압을 플립 플롭 회로(114A-1, 114A-2)에 입력한다. 이 때, 데이터 "4"의 기입이 래치되어 있지 않은 플립 플롭 회로에 대해서는 그 래치 상태를 변경하지 않고, 데이터 "4"의 기입이 래치된 플립 플롭 회로에 대해서는 만약 데이터 "4"가 충분히 기입되어 있지 않으면 래치 상태는 데이터 "1" 기입의 래치 상태로 변경되고, 반대로 데이터 "4"가 충분히 기입되어 있지 않으면 래치 상태는 그대로가 된다.
이어서, 선택된 제어 게이트 CG의 전위를 1.5V로 하여 데이터 "3"의 검증을 행한다. 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "1" 또는 데이터 "2"에 대응하고 있을 때에는 비트선에 전류가 흐르기 때문에, 비트선의 전압은 0V가 된다. 또, 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "3" 또는 데이터 "4"에 대응하고 있을 때에는 비트선에 전류는 흐르지 않고, 비트선의 전압은 프리차지 레벨 그대로가 된다.
데이터 "1", 데이터 "2", 또는 데이터 "4"의 기입을 행하려고 하고 있는 플립 플롭 회로의 래치 상태를 변하게 하지 않기 위해서, 각각의 비트선 전압을 "L"로 하고 있기 때문에, 선택된 비트선의 전압을 플립 플롭 회로(114A-1)에 입력한다. 이 때, 데이터 "3"의 기입이 래치되어 있지 않은 플립 플롭 회로에 대해서는 그 래치 상태를 변경하지 않고, 데이터 "3"이 충분히 기입되어 있지 않으면, 래치 상태는 데이터 "1" 기입의 래치 상태로 변경되고, 반대로 데이터 "3"이 충분히 기입되어 있지 않으면 래치 상태는 그대로가 된다.
최후로, 선택된 제어 게이트 CG의 전위를 0.5V로 하여, 데이터 "2"의 검증을 행한다. 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "2", 데이터 "3", 또는 데이터 "4"에 대응하고 있을 때에는, 비트선에 전류가 흐르지 않기 때문에, 비트선의 전압은 프리차지 레벨 그대로가 된다. 또, 판독된 메모리 셀 트랜지스터 M의 임계치의 상태가 데이터 "1"에 대응하고 있을 때에는, 비트선에 전류는 흐르지 않고 비트선의 전압은 OV가 된다.
데이터 "1", 데이터 "3", 또는 데이터 "4"의 기입이 래치된 플립 플롭 회로(114A-2)의 래치 상태를 변화시키지 않기 위해서, 각각의 비트선의 전압을 "L"로 하고 있기 때문에 선택된 비트선의 전압을 플립 플롭 회로(114A-2)에 접속한다. 이 때, 데이터 "2"의 기입이 래치되어 있지 않은 플립 플롭 회로에 대해서는 그 래치 상태를 변경시키지 않고, 데이터 "2"의 기입이 래치된 플립 플롭 회로에 대해서는 만약 데이터 "2"가 충분히 기입되어 있지 않으면 래치 상태는 데이터 "1" 기입의 래치 상태로 변경되고, 반대로 데이터 "2"가 충분히 기입되어 있지 않으면 래치 상태는 그대로가 된다.
이들 동작 후, 플립 플롭 회로(114A-1, 114A-2) 모두의 래치 상태가 데이터 "1" 기입의 래치 상태가 될 때, 충전후 플로팅이 된 기입 종류 검지 신호 PEND는 "H" 레벨을 유지하고, 이에 의해 기입 동작을 종료할 수 있다.
한편, 플립 플롭 회로(114A-1, 114A-2)중, 하나라도 데이터 "2"~"4"의 기입의 래치 상태인 것이 있으면, 기입 종료 검지 신호 PEND는 "L"이 되어 다시 기입 동작으로 이행된다.
상기 제4, 제5 실시예에 관한 4치 기억 NAND형 EEPROM에 의하면, 검증 회로 및 기입 회로를 플립 플롭(데이터 래치 겸 센스 앰프 회로)에 래치된 n개의 기입 데이터에 의해 제어된다. 이에 의해, 다치의 데이터의 수를 "2m"(m은 2 이상의 자연수)=n치로 할 때, 데이터 래치·센스 앰프의 회로의 수를 m개로 할 수 있다. 구체적으로는 4치일 때, 데이터 래치, 센스 앰프로서의 플립 플롭 회로를 2개만으로, 검증 기능을 갖는 비트선 제어 회로를 구성할 수 있다. 따라서, 칼럼계 회로의 규모, 특히 센스 앰프·데이터 래치, 검증 회로의 수를 감할 수 있고, 고 집적화에 적합한 불휘발성 반도체 기억 장치를 얻을 수 있다.
또, 플립 플롭 회로는 검증 판독 동작의 결과가 양호할 때, 래치된 기입 데이터를 메모리 셀 트랜지스터 M의 데이터를 변경하지 않았을 때의 기입 데이터, 구체적으로는 4치의 임계치 레벨 각각에 따라 "기입 충분"의 결과가 나올 때, 플립 플롭 회로의 4치의 데이터가 기입 데이터 "1"이 되도록 순차 갱신된다. 이에 의해, 검증 회로 및 기입 회로는 데이터 "1"을 기입할 때와 동일한 제어가 행해진다.
또, 검증 판독 동작중, 다치의 데이터의 수를 2m으로 할 때, 플립 플롭 회로의 수를 m개로 한 장치에서는, 일단 갱신된 기입 데이터가 변경되는 일이 있다. 그러나, 상기 실시예에 의해 설명한 검증 회로 및 기입 회로는 플립 플롭 회로에 래치되어 있는 기입 데이터에 따라서 일단 갱신된 기입 데이터가 변경되지 않도록 다른 데이터를 플립 플롭 회로에 입력하도록 하고 있다.
이상, "기입 충분"의 결과가 나올 때에, 플립 플롭 회로가 래치되는 n치의 데이터를 기입 데이터 "1"로 순차 갱신되고, 또한 일단 갱신된 기입 데이터는 변경되지 않도록 할 수 있다. 이에 의해 플립 플롭 회로가 래치하는 n치의 데이터가 모두 기입 데이터 "1"로 갱신되어, 기입이 종료한 것을 자동적으로 알릴 수 있다.
또, 판독 동작시에도, 플립 플롭 회로에서는 일단 검출한 판독 데이터가 변경되는 일이 있다. 상기 실시예에서는, 검증 회로 및 기입 회로는 플립 플롭 회로에 이미 래치되어 있는 판독 데이터의 일부를 사용하여 일단 검출한 판독 데이터가 변경되지 않도록 하는 데이터를 플립 플롭 회로에 입력하도록 하고 있다. 이 구성도 또한 다치의 데이터의 수를 2m로 할 때, 플립 플롭 회로의 수를 m개로 할 수 있는 하나의 구성을 부여하고 있다.
[제6 실시예]
도 36은 본 발명의 제 6 실시예에 따른 다치 기억 NAND형 EEPROM의 구성을 도시하는 구성도이다.
도 36에 도시하는 바와 같이, 제6 실시예에 따른 다치 기억 NAND형 EEPROM은 오프 비트형이라 불리는 구성을 갖고 있다. 오픈 비트형 다치 기억 NAND형 EEPROM은 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이(201-1, 201-2) 각각에 대해 설치된 로우계 회로(202-1, 202-2)와, 메모리 셀 어레이(201-1, 201-2) 각각에서 공통으로 사용되는 칼럼계 회로(203)를 갖고 있다.
로우계 회로(202-1, 202-2)에는, 어드레스 입력 회로(어드레스 버퍼 ; 204)로 부터 출력된 어드레스 신호를 수신하고, 수신한 어드레스 신호에 응답하여 메모리 셀 어레이의 로우를 선택하는 로우 디코더(202A) 및 로우 디코더의 출력에 응답하여 메모리 셀 어레이의 워드선을 구동하는 워드선 구동 회로(202B)가 포함되어 있다. NAND형 EEPROM일 경우, 워드선은 선택 게이트(SG ; SGA, SGB) 및 제어 게이트(CG ; CGA, CGB)를 가리킨다. 그리고, 워드선 구동 회로는 제어 게이트/선택 게이트 구동 회로라고도 칭한다.
또한, 메모리 셀 어레이(201-1, 201-2) 각각에서 공통으로 사용되는 칼럼계 회로(203)에는 어드레스 버퍼(204)로부터 출력된 어드레스 신호를 수신하고, 수신한 어드레스 신호에 응답하여 메모리 셀 어레이의 칼럼을 선택하는 칼럼 디코더(203A)와 칼럼 디코더(203A)의 출력에 응답하여 메모리 셀 어레이의 칼럼을 선택하는 칼럼 선택선을 구동하는 칼럼 선택선 구동 회로(203B)가 포함되어 있다.
또, 칼럼계 회로(203)에는, 메모리 셀로의 기입 데이터를 일시적으로 보유하면서, 메모리 셀의 데이터를 판독하기 위한 데이터 회로를 포함한 비트선 제어 회로(203C)도 설치되어 있다.
비트선 제어 회로(203C)는 데이터 입출력선(I/O)을 통해 데이터 입출력 회로(데이터 입출력 버퍼 ; 205)에 접속되어 있다. 또한, 비트선 제어 회로(203C)는 비트선(BLa)을 통해 메모리 셀 어레이(201-1)의 메모리 셀에, 비트선(BLb)을 통해 메모리 셀 어레이(201-2)의 메모리 셀에 각각 접속되어 있다.
비트선 제어 회로(203C)는 데이터를 기입할 때, 기입 데이터를 데이터 입출력 버터(205)로부터 수신하고, 수신한 기입 데이터를 메모리 셀로 출력한다. 또한, 비트선 제어 회로(203C)는 데이터를 판독할 때, 판독할 데이터를 메모리 셀로부터 수신하고, 수신한 판독 데이터를 데이터 입출력 버퍼(205)로 출력한다.
데이터 입출력 버퍼(205)는, 데이터 입출력 제어를 행하는 것으로, EEPROM의 외부로부터 입력된 기입 데이터를 메모리 코어부로 유도하거나 메모리 코어부로 부터 판독된 판독 데이터를 EEPROM의 외부로 출력하거나 한다.
기입 종료 검지 회로(218)는 비트선 제어 회로의 출력에 기초하여 데이터 기입이 종료했는가의 여부를 검지한다.
도 37은 도 36에 도시하는 메모리 셀 어레이 및 칼럼계 회로의 구성을 도시하는 구성도이다. 도 38a는 도 37에 도시하는 메모리 셀로부터 데이터를 판독할 때의 전압의 입력 상태를 도시하는 도면이고, 도 38b는 전압의 입력 파형과 비트선에 나타나는 출력 파형을 도시하는 파형도이다.
도 37에 도시하는 바와 같이, 메모리 셀 어레이(201-1, 201-2)에는 각각 메모리 셀(MC)이 매트릭스 상으로 배치되어 있다.
또한, 비트선 제어 회로(203C)에는, m개의 데이터 회로(206)가 포함되어 있다. 데이터 회로(206)는 한 개의 비트선(BLa) 및 한 개의 비트선(BLb)에 접속되어 있다.
또한, 도 38a에 도시하는 바와 같이, NAND형 EEPROM에서는, 하나의 셀(MC)에는 서로 직렬로 접속된 복수개의 메모리 셀 트랜지스터(M1~M4)가 포함되어 NAND형의 셀(MC)을 구성하고 있다. 셀(MC)의 일 단은 선택 트랜지스터(S1)를 통해 비트선(BL)에 접속되고, 다른 단은 선택 트랜지스터(S2)를 통해 소스선(VS)에 접속된다. 제어 게이트(CG)를 공유하는 메모리 셀 트랜지스터(M)의 그룹은 페이지라고 불리는 단위를 형성한다. 데이터의 기입 및 판독은 페이지로 동시에 행하여진다. 또한, 4개의 제어 게이트(CG1~CG4)에 접속되는 메모리 셀 트랜지스터(M)의 그룹은 블록이라 불리는 단위를 형성한다. 페이지 및 블록은 각각 제어 게이트/선택 게이트 구동 회로(202B)로서 선택된다.
메모리 셀 트랜지스터(M)는, 다치(多置)의 데이터는 임계치의 레벨로 기억한다. 그리고, 본 발명에 따른 장치에서는, 임계치의 레벨을 도 38a 및 도 38b에 도시되는 바와 같이 하여 판독한다. 여기서는, 제어 게이트(CG2)를 갖는 메모리 셀 트랜지스터(M2)가 선택되어 있다. 도 38a에 도시하는 바와 같은 전압을 각 부분으로 인가하고, 비트선(BL)은 플로팅으로 한다. 비트선(BL)을 앞에서 0V로 리셋하고 있으면, 비트선(BL)은 공통 소스선(VS)에 의해 NAND 셀을 통해 충전된다. 이 충전된 비트선(BL)의 전위가 선택된 메모리 셀(M2)의 임계치로서 결정되도록 각 선택 게이트, 제어 게이트 전압은 제어된다.
이 예에서는, 선택 게이트(SG1, SG2), 제어 게이트(CG1, CG3, CG4)를 6V로, 선택된 제어 게이트(CG2)를 2V로, 공통 소스선(VS)을 6V로 한다. 각 부분의 전압 파형은 도 3b에 도시되어 있다. 예를 들어, 비트선(BL)의 전위가 OV이면 임계치는 2V 이상, 비트선 전위가 3.5V이면 임계치는 -1.5V 이하이다. 다만, 이하의 실시예에서는 설명을 생략하기 위해 임계치라는 표현은 백 바이어스를 고려한 것으로 한다.
소거 동작에 의해 메모리 셀의 부유 게이트로부터 전자가 방출된 후, 기입 데이터에 따른 기입 동작에 의해 전자가 부유 게이트로 주입된다.
도 39는 비트선에 나타나는 출력 전압과 메모리 셀의 수와의 관계통을 도시하는 도면이다.
하나의 메모리 셀에 3개의 상태(데이터 "0", "1", "2")를 갖게 했을 경우, 예를 들어 도 39와 같은 형태로 판독할 때의 비트선 출력 전압이 3.5~4.5V로 되는 상태(임계치에서 약 -2.5V~-1.5V)를 데이터 "0"(소거 상태), 비트선 출력 전압이 1.5~2.5V로 되는 상태(임계치에서 약 -0.5V~0.5V)를 데이터 "1", 비트선 출력 전압이 0~0.5V로 되는 상태(임계치에서 약 1.5V~2.5V)를 데이터 "2"로 하면 된다.
도 40는 도 37에 도시하는 데이터 회로(206)의 상세를 도시하는 회로도이다. 도 40에 도시하는 데이터 회로(206)는 3치 기억일 경우를 도시한다.
도 40에 도시하는 바와 같이, n채널 MOS 트랜지스터(Qn21, Qn22, Qn23)과 p채널 MOS 트랜지스터(Qp9, Qp10, Qp11)로 구성되는 플립 플롭(FF1)과, n채널 MOS 트랜지스터(Qn29, Qn30, Qn31)와 p채널 MOS 트랜지스터(Qp16, Qp17, Qp18)로 구성되는 플립 플롭(FF2)에는 기입/판독 데이터가 래치된다. 또한, 이들은 센스 앰프로서도 동작한다.
플립 플롭(FF1)은 「"0" 기입을 하는가 혹은 "1" 또는 "2" 기입을 하는가」를 기입 데이터 정보로서 래치하고, 메모리 셀이 「"0"의 정보를 보유하고 있는가 혹은 "1" 또는 "2"의 정보를 보유하고 있는가」를 판독 데이터 정보로서 감지해 래치한다. 플립 플롭(FF2)은 「"1" 기입을 하는가 혹은 "2" 기입을 하는가」를 기입 데이터 정보로서 래치하고, 메모리 셀이 「"1"의 정보를 보유하고 있는가 혹은 "2"의 정보를 보유하고 있는가」를 판독 데이터 정보로서 감지해 래치한다.
데이터 입출력선(I/OA, I/OB)과 플립 플롭(FF1)은 n채널 MOS 트랜지스터(Qn28, Qn27)를 통해 접속된다. 데이터 입출력선(I/OC, I/OD)과 플립 플롭(FF2)은 n채널 MOS 트랜지스터(Qn35, Qn36)를 통해 접속된다. 데이터 입출력선(I/OA, I/OB, I/OC, I/OD)은 도 36중의 데이터 입출력 버퍼(205)에도 접속된다.
n채널 MOS 트랜지스터(Qn27, Qn28, Qn35, Qn36)의 게이트 NAND 논리 회로(G2)와 인버터(14)로 구성되는 칼럼 어드레스 디코더의 출력에 접속된다. n채널 MOS 트랜지스터(Qn26, Qn34)는 신호(ECH1, ECH2)가 "H" 일 때, 플립 플롭(FF1, FF2)을 이퀄라이즈한다. n채널 MOS 트랜지스터(Qn24, Qn32)는, 플립 플롭(FF1, FF2)과 MOS 캐패시터(Qd1)의 접속을 제어한다. n채널 MOS 트랜지스터(Qn25, Qn33)는 플립 플롭(FF1, FF2)과 MOS 캐패시터(Qd2)의 접속을 제어한다.
p채널 MOS 트랜지스터(Qp12, Qp13)로 구성되는 회로는, 활성화 신호(VRFYBA)에 의해 플립 플롭(FF1)의 데이터에 따라 MOS 캐패시터(Qd1)의 게이트 전압을 변경한다. p채널 MOS 트랜지스터(Qp14, Qp15)로 구성되는 회로는 활성화 신호(VRFYBB)에 의하여 플립 플롭(FF1)의 데이터에 따라 MOS 캐패시터(Qd2)의 게이트 전압을 변경한다. n채널 MOS 트랜지스터(Qn1, Qn2)로 구성되는 회로는, 활성화 신호(VRFYBA1)에 의하여 플립 플롭(FF2)의 데이터에 따라 MOS 캐패시터(Qd1)의 게이트 전압을 변경한다. n채널 MOS 트랜지스터(Qn3, Qn4)로 구성되는 회로는, 활성화 신호(VRFYBB1)에 의하여 플립 플롭(FF2)의 데이터에 따라 MOS 캐패시터(Qd2)의 게이트 전압을 변경한다.
MOS 캐패시터(Qd1, Qd2)는 디프리션형 n채널 MOS 트랜지스터로 구성되어 비트선 용량보다 충분히 적게 된다. n채널 MOS 트랜지스터(Qn37)는 신호(PREA)에 의하여 MOS 캐패시터(Qd1)를 전압 VA로 충전한다. n채널 MOS 트랜지스터(Qn38)는 신호(PREB)에 의하여 MOS 캐패시터(Qd2)를 전압 VB로 충전한다. n채널 MOS 트랜지스터(Qn39, Qn40)는 신호(BLCA, BLCB)에 의하여 데이터 회로(206)와 비트선(BLa, BLb)의 접속을 각각 제어한다. n채널 MOS 트랜지스터(Qn37, Qn38)로 구성되는 회로는 비트선 전압 제어 회로를 겸한다. p채널 MOS 트랜지스터(Qp12, Qp13)로 구성되는 회로, p채널 MOS 트랜지스터(Qp14, Qp15)로 구성되는 회로, n채널 MOS 트랜지스터(Qn1, Qn2)로 구성되는 회로 및 n채널 MOS 트랜지스터(Qn3, Qn4)로 구성되는 회로는 비트선 전압 제어 회로도 겸한다.
다음에, 이와 같이 구성된 EEPROM의 동작을 동작 파형도에 따라 설명한다. 이하에서는 제어 게이트(CG2A)가 선택되어 있을 경우를 나타낸다.
[판독 동작]
도 41은 판독 동작을 도시하는 동작 파형도이다.
도 6에 도시하는 바와 같이, 먼저 시각(t1R)에 제어 게이트·선택 게이트 구동 회로(202B)에 의하여 선택된 블록의 선택된 제어 게이트(CG2A)는 2V, 비선택 제어 게이트(CG1A, CG3A, CG4A)와 선택 게이트(SG1A, SG2A)는 6V로 된다. 메모리 셀의 소스 전위는 6V로 된다. 메모리 셀이 "0"일 경우에는 비트선(BLa)은 3.5V 이상으로 "1"일 경우에는 비트선(BLa)은 1.5V 이상 2.5V 이하로, "2"일 경우에는 0.5V 이하로 된다. 더미 비트선(BLb)은 VB로부터 3V로 충전된다. n채널 MOS 트랜지스터(Qn40)의 임계치 만큼의 전하 강하분이 문제로 될 때는 신호(BLCA)를 승압하면 된다.
시각(t2R)에 캐패시터(Qd1, Qd2)의 노드(N1, N2)가 1.5V로 된 후, 플로팅으로 된다. 시각(t3R)에 BLCA, BLCB가 Vcc(예를 들어 5V)로 되고, 비트선(BLa, BLb)의 전위가 N1, N2로 전송된다. 그 후, 다시 신호(BLCA, BLCB)가 "L"로 되어 비트선(BLa)과 MOS 캐패시터(Qd1), 비트선(BLb)과 MOS 캐패시터(Qd2)는 분리된다. 신호(SAN1, SAP1)가 각각 "L", "H"로 되어 플립 플롭(FF1)이 비활성화되고, 신호(ECH1)가 "H"로 되어 이퀄라이즈된다. 이 후, 신호(RV1A, RV1B)가 "H"로 된다. n채널 MOS 트랜지스터(Qn24, Qn25)의 임계치 만큼의 전압 강하분이 문제로 될 때는 신호(RV1A, RV1B)를 승압하면 된다. 시각(t4R)에 다시 신호(SAN1, SAP1)가 각각 "H", "L"로 되는 것으로, 노드(1N, N2)의 전압이 감지되어 래치 된다. 이로써, 「메모리 셀의 데이터가 "0" 혹은 "1" 또는 "2" 인지」가 플립 플롭(FF1)으로 감지되고, 그 정보는 래치된다.
다음에, 메모리 셀이 "1" 인가 또는 "2" 인가가 감지된다.
시각(t5R)에 더미 비트선(BLb)이 VB로부터 1V로 충전된다. 시각(t6R)에 캐패시터(Qd1, Qd2)의 노드(N1, N2)가 1.5V로 된 후, 플로팅으로 된다. 다시, 신호(BLCA, BLCB)가 "L"로 되어 비트선(BLa)과 MOS 캐패시터(Qd1), 비트선(BLb)과 MOS 캐패시터(Qd2)는 분리된다. 신호(SAN2, SAP2)가 각각 "L", "H"로 되어 플립 플롭(FF2)이 비활성화되고, 신호(ECH2)가 "H"로 되어 이퀄라이즈된다. 이 후, 신호(RV2A, RV2B)가 "H"로 된다. 시각(t7R)에 다시, 신호(SAN2, SAP2)가 각각 "H", "L"로 되는 것으로, 노드(N1)의 전압이 감지되어 래치된다. 이로써 메모리 셀의 데이터가 "1" 인가 "2" 인가가 플립 플롭(FF2)에 의해 감지되고, 그 정보는 래치된다.
도 42는 플립 플롭(FF1, FF2)이 감지하여 래치하는 판독 데이터를 도시하는 도면이다.
이 때의 플립 플롭(FF1, FF2)의 데이터는 도 42와 같이 되고, 데이터 입출력선(I/OA, I/OB, I/OC, I/OD)으로 판독하는 데이터가 출력된다.
칩 외부로의 출력 데이터는 입출력 버퍼(250)로서 데이터 입력선(I/OA, I/OB, I/OC, I/OD)으로 출력된 신호를 기초로 변환한 것도 된다.
[기입 동작]
기입 동작 전에, 입력된 2비트분의 데이터는 데이터 입출력 버퍼(205)로 변환되어 비트선 제어 회로(203C ; 데이터 회로(206))로 입력된다.
도 43은 데이터 회로(206)로 입력되고, 플립 플롭(FF1, FF2)이 래치하는 기입 데이터를 도시하는 도면이다. 4치 데이터와 데이터 입출력선(I/OA, I/OB, I/OC, I/OD)의 관계는 도 43과 마찬가지이다.
변환된 3치 데이터는 칼럼 활성화 신호(CENB)가 "H" 로서, 어드레스 신호로 지정된 칼럼 번지의 데이터 회로로 전송된다.
도 44는 기입 동작을 도시하는 동작 파형도이다.
시각(t1W)에, 전압 VA가 비트선 기입 제어 전압(1V)으로 되어 비트선(BLa)이 1V로 된다. n채널 MOS 트랜지스터(Qn39)의 임계치 만큼의 전압 강하분이 문제로 될 때에는 신호(BLCA)를 승압하면 된다. 이어서, 신호(PRE)가 "L"로 되어 비트선이 플로팅으로 된다. 다음에 시각(t2W)에 신호(RV2A)가 1.5V로 된다. 이로써, 데이터 "2"가 보유되어 있는 칼럼에서는 비트선 제어 전압(0V)이 비트선으로 인가된다. n채널 MOS 트랜지스터(Qn32)의 임계치를 1V로 하면, "0" 또는 "1" 기입시에는 n채널 MOS 트랜지스터(Qn32)는 "오프", "2" 기입시에는 온으로 된다. 그 후, 시각(t3W)에 VRFYBA가 OV로 되고, 데이터 "0"이 보유되어 있는 데이터 회로에서는 비트선 기입 제어 전압(Vcc ; 예를 들어 5V)이 비트선으로 출력된다.
그 결과, "0" 기입하는 비트선은 Vcc, "1" 기입하는 비트선은 1V, "2" 기입하는 비트선은 0V로 된다.
시각(t1W)에 제어 게이트·선택 게이트 구동 회로(202B)에 의해 선택된 블록의 선택 게이트(SG1A), 제어 게이트(CG1A~CG4A)가 Vcc로 된다. 선택 게이트(SG2A)는 0V이다. 다음에, 선택된 제어 게이트(CG2A)가 고전압(VPP ; 예를들어 20V), 비선택 제어 게이트(CG1A, CG3A, CG4A)가 중간 전압(VM ; 예들 들어 10V)로 된다. 데이터 "2"가 보유되어 있는 데이터 회로에 대응하는 메모리 셀에서는 OV의 채널 전위와 제어 게이트의 VPP의 전위차에 의해 부유 게이트로 전자가 주입되어 임계치가 상승한다. 데이터 "1"가 보유되어 있는 데이터 회로에 대응하는 메모리 셀에서는 1V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해 부유 게이트로 주입되어 임계치가 상승한다. 채널 전위를 1V로 하고 있는 것은 "2" 데이터 기입보다 전자의 주입량이 적게 되어도 되기 때문이다. 데이터 "0"이 보유되어 있는 데이터 회로에 대응하는 메모리 셀에서는 채널 전위와 제어 게이트의 VPP의 전위차가 적기 때문에, 실효적으로는 부유 게이트에 전자는 주입되지 않는다. 따라서, 메모리 셀의 임계치는 변동하지 않는다. 기입 동작중, 신호(SAN1, SAN2, VRFYBB, PREB, BLCB)는 "H", 신호(SAP1, SAP2, RV1A, RV1B, RV2B, ECH1, ECH2)는 "L", 전압(VB)은 OV이다.
[검증 판독 동작]
도 45는 검증 판독 동작을 도시하는 동작 파형도이다.
먼저, 시작(t1RV)에 제어 게이트·선택 게이트 구동 회로(202B)에 의해 선택된 블록의 선택된 제어 게이트(CG2A)는 2V, 비선택 게이트(CG1A, CG3A, CG4A)와 선택 게이트(SG1A, SG2A)는 6V로 된다. 메모리 셀의 소스 전위는 6V로 된다. "0" 기입의 경우에는 비트선(BLa)은 3.5V 이상으로 된다. "1" 기입이 충분할 경우에는 비트선(BLa)은 2.5V 이하로, "1" 기입이 충분할 경우에는 1.5V 이상으로 된다. "2" 기입이 충분할 경우에는 0.5V 이하로 "2" 기입이 충분할 경우에는 0.5V 이상으로 된다. 더미 비트선(BLb)은 VB로부터 2.5V로 충전된다. 더미 비트선(BLb)의 전위를 "1" 판독시의 3V 보다도 0.5V만 작게 하고 있는 것은 메모리 셀을 충분히 기입하기 위함이다. 또한, n채널 MOS 트랜지스터(Qn40)의 임계치만큼의 전압 강하분이 문제로 될 때는 신호(BLCA)를 승압하면 된다.
시각(t2RV)에, 캐패시터(Qd1, Qd2)의 노드(N1, N2)가 1.5V로 된 후, 플로팅으로 된다. 그리고 시각(t3RV)에 VRFYBB가 "H"로 된다. 이 때, 도 42로부터 알수 있는 바와 같이, 노드(N6)가 "H"인 것은 "2" 기입의 경우 뿐이다. 따라서, "2" 기입하는 더미 비트선(BLb)은 Vref로부터 0.5V로 된다. "2" 기입의 더미 비트선(BLb)의 전위를 "2" 판독할 때의 1V보다도 0.5V만 작게 하고 있는 것은 메모리 셀을 충분히 기입하기 위함이다. "0" 또는 "1" 기입의 경우에는 노드(N6)가 "L" 이기 때문에 n채널 MOS 트랜지스터(Qn4)는 오프하고, 더미 비트선(BLb)은 2.5V를 보유한다.
시각(t4RV)에, 트랜스퍼 게이트(207-1, 207-2)의 신호(BLCA, BLCB)가 Vcc(예들 들어 5V)로 되고, 비트선(BLa, BLb)의 전위가 노드(N1, N2)로 전송된다. 그 후, 다시 신호(BLCA, BLCB)가 "L"로 되어 비트선(BLa)과 MOS 캐패시터(Qd1), 비트선(BLb)과 MOS 캐패시터(Qd2)는 분리된다.
시각(t5RV)에 신호(RV1A)가 1.5V로 된다. 이로써, 데이터 "0" 기입하는 칼럼에서는 N1이 접속된다. n채널 MOS 트랜지스터(Qn24)의 임계치를 1로 하면, "1" 또는 "2" 기입시에는 n채널 MOS 트랜지스터(Qn24)는 "오프", "0" 기입시에는 온으로 된다.
신호(SAN1, SAP1)가 각각 "L", "H"로 되어 플립 플롭(FF1)이 비활성화 되고, 신호(ECH1)가 "H"로 되어 이퀄라이즈된다. 이 후, 신호(RV1A, RV1B)가 "H" 로 된다. n채널 MOS 트랜지스터(Qn24, Qn25)의 임계치만큼의 전압 강하분이 문제로 될 때는 신호(RV1A, RV1B)를 승압하면 된다. 시각(t4R)에 다시, 신호(SAN1, SAP1)가 각각 "H","L" 로 되는 것으로 노드(N1, N2)의 전압이 감지되어 래치된다.
이상과 같이 하여, "1" 기입 데이터를 보유하고 있는 데이터 회로에서는, 대응하는 메모리 셀의 데이터가 충분히 "1" 기입 상태로 되었는가의 여부를 검출한다. 메모리 셀의 데이터가 "1"이면, 플립 플롭(FF1)에서 노드(N1)의 전압을 감지해 래치하는 것으로 기입 데이터는 "1"로 변경된다. 메모리 셀의 데이터가 "1"로 된다면, 플립 플롭(FF1)에서 노드(N1)의 전압을 감지해 래치하는 것으로 기입 데이터는 "1"로 보유된다. 또한, "2" 기입 데이터를 보유하고 있는 데이터 회로에서는 대응하는 메모리 셀의 데이터가 충분히 "2" 기입 상태로 되었는가의 여부를 검출한다. 메모리 셀의 데이터가 "2" 이면, 플립 플롭(FF1)에서 노드(N1)의 전압을 감지해 래치하는 것으로 기입 데이터는 "0"으로 변경된다. 메모리 셀의 데이터가 "2"로 된다면, 플립 플롭(FF1)에서 노드(N1)의 전압을 감지해 래치하는 것으로 기입 데이터는 "2" 로 보유된다. "0" 기입 데이터를 보유하고 있는 데이터 회로의 기입 데이터는 변경되지 않는다.
기입 검증중, 신호(VRFYBB)는 "H", 전압(VS)은 0V로 한다.
"1" 기입 또는 "2" 기입하는 모든 선택된 메모리 셀이 원하는 임계치에 이르면, 모든 데이터 회로의 노드(N4)는 "L"로 된다. 요컨대, "1" 기입 또는 "2" 기입하는 선택된 전체의 메모리 셀이 충분히 기입되면, 전체의 데이터 회로(206-0, 206-1, …, 206-m-1, 206-m)의 노드(N3)가 "H", N4가 "L"로 된다. 이를 검출하면, "2" 기입 또는 "3" 기입하는 전체의 선택된 메모리 셀이 원하는 임계치에 이르렀는가의 여부를 알게 된다. "2" 기입 및 "3" 기입 종료의 검출은 예를 들어, 도 40과 같이 "2", "3" 기입 종료 일괄 검지 트랜지스터(Qn5)를 이용하면 된다. 검증 리드 후, VRT를, 예를 들어 Vcc로 프리챠지한다. "1" 또는 "2" 기입이 불충분한 메모리 셀이 하나라도 있으면, 그 데이터 회로의 노드(N4)는 "H" 이기 때문에, n채널 MOS 트랜지스터(Qn5)는 온하고, VRT은 접지된다. 전체의 "1" 또는 "2" 기입하는 메모리 셀이 충분히 기입되면, 데이터 회로(206-0, 206-1, …, 206-m-, 206-m)의 노드(N4)가 "L"로 된다. 그 결과, 전체의 데이터 회로 내의 n채널 MOS 트랜지스터(Qn5)가 오프로 되기 때문에, VRT는 프리챠지 전위를 갖는다.
상기 제6 실시예에 따른 다치 기억 NAND형 EEPROM에서는, 데이터의 기입을 행할 때에 적어도 하나의 비트선 전압 제어 회로에 의해 비트선을 원하는 비트선 기입 제어 전압으로 충전한다. 이와 같은 장치이면, 단순한 회로 구성을 갖고, n(n≥2)치 기입 데이터에 따른 비트선 기입 제어 전압을 비트선에 인가하는 비트선 전압 제어 회로를 실현 할 수 있다.
따라서, 칼럼계 회로(3)의 회로 규모가, 특히 센스 앰프, 데이터 래치, 검증 회로의 수가 줄어듬으로써 적게 되고, 고집적화에 적당한 불휘발성 반도체 기억 장치를 얻을 수 있다.
[제7 실시예]
다음에, 본 발명의 제7 실시예에 따른 다치 기억 NAND형 EEPROM을 설명한다.
제6 실시예에 따른 EEPROM은, 다치의 데이터 수를 3치로 한 예를 설명했지만, 제7 실시예에 따른 EEPROM 이후는 다치의 데이터수를 4치로 한 예를 설명한다.
또한, 제7 실시예에 따른 EEPROM은 도 36, 도 37에 도시한 제6 실시예와 마찬가지인 구성을 갖는다.
도 46은 4치 기억일 때의 메모리 셀 트랜지스터의 임계치 분포를 도시하는 도면이다.
EEPROM을 4치 기억식으로 할 때에는, 하나의 메모리 셀 트랜지스터(M)에 4개의 기입 상태를 설치한다. 4개의 기입 상태는 각각 메모리 셀 트랜지스터(M)의 임계치 전압에 의해 서로 구분된다.
도 46에 도시하는 바와 같이, 전원 전압(Vcc)이 3V인 EEPROM에서는, 데이터 "0"의 상태는 데이터 소거 후의 상태와 마찬가지로 하고, 예를 들어 부(-)의 임계치를 갖게 한다. 또한, 데이터 "1"의 상태에는, 예를 들어 0.5V로부터 0.8V 사이의 임계치를 갖게 한다. 데이터 "2"의 상태에는, 예를 들어 1.5V로부터 1.8V 사이의 임계치를 갖게 한다. 데이터 "3"의 상태에는, 예를 들어 2.5V로부터 2.8V 사이의 임계치를 갖게 한다.
메모리 셀 트랜지스터(M)로 부터 데이터를 판독할 때에는 제어 게이트(CG)에 3개의 판독 전압 VCG2R, VCG3R, VCG1R의 순서로 인가한다.
먼저, 제어 게이트(CG)에, 판독 전압(VCG2R)을 인가한다. 이로써, 메모리 셀 트랜지스터(M)가 온하는가 오프하는가로서 기억되어 있는 데이터가 "0, 1" 인가, "2, 3" 인가가 검출된다. 이어서, 판독 전압(VCG3R)을 인가하면, 기억되어 있는 데이터가 "2" 인가 "3" 인가가 검출되고, 또 판독 전압(VCG1)을 인가하면, 데이터가 "0" 인가, "1" 인가가 검출된다. 판독 전압(VCG1R, VCG2R, VCG3R)의 하나의 예는 각각 0V, 1V, 2V 이다.
또한, 도 46에 도시하는 전압(VCG1V, VCG2V, VCG3V)은 검증 판독 전압이라 부르는 것으로, 데이터가 충분히 기입되었는가의 여부를 검토할 때(검증 동작)에 사용되는 판독 전압이다. 검증 판독 전압은, 데이터를 기입한 후에 제어 게이트(CG)로 인가된다. 검증 판독 전압이 제어 게이트(CG)로 인가되었을 때, 메모리 셀 트랜지스터(M)가 온하는가 오프하는가로서 메모리 셀 트랜지스터(M)의 임계치가 기입된 데이터에 따른 범위까지 시프트되어 있는가의 여부를 알 수 있다. 이를 이용하여, 충분한 기입이 행하여졌는가의 여부를 검토한다. 검증 판독 전압 VCG1V, VCG2V, VCG3V의 하나의 예는 각각 0.5V, 1.5V, 2.5V 이다.
도 47은 본 발명의 제7 실시예에 따른 EEPROM이 갖는 데이터 회로(206B)의 회로도이다. 도 47에 도시하는 데이터 회로(206B)는 4치 기억을 예로 구성되어 있다.
도 47에 도시하는 바와 같이, n채널 MOS 트랜지스터(Qn21, Qn22, Qn23)와 p채널 MOS 트랜지스터(Qp9, Qp10, Qp11)로 구성되는 플립 플롭(FF1)과, n채널 MOS 트랜지스터(Qn29, Qn30, Qn31)와 n채널 MOS 트랜지스터(Qp16, Qp17, Qp18)로 구성되는 FF2에는 기입/판독 데이터가 래치된다. 또한, 이들은 센스 앰프로서도 동작한다.
플립 플롭(FF1, FF2)은 "0" 기입을 하든가, "1" 기입을 하든가, "2" 기입을 하는가 혹은 "3" 기입을 하는가를 기입 데이터 정보로서 래치하고, 메모리 셀이 "0" 인 정보를 보유하고 있는가, "1" 인 정보를 보유하고 있는가, "2" 인 정보를 보유하고 있는가, 혹은 "3"인 정보를 보유하고 있는가를 판독 데이터 정보로서 감지해 래치한다.
데이터 입출력선 I/OA, I/OB와 플립 플롭 FF1은 n채널 MOS 트랜지스터 Qn28, Qn27를 거쳐 접속된다. 데이터 입출력선 I/OC, I/OD와 플립 플롭 FF2은 n채널 MOS 트랜지스터 Qn35, Qn36를 거쳐 접속된다. 데이터 입출력선 I/OA, I/OB, I/OC, I/OD는 도 36에 도시된 데이터 입출력 버퍼(205)에도 접속된다.
n채널 MOS 트랜지스터 Qn27, Qn28, Qn35, Qn36의 게이트는 NAND 논리회로 G2와 인버터(14)로 구성되는 칼럼 어드레스 디코더의 출력에 접속된다. n채널 MOS 트랜지스터 Qn26, Qn34는 신호 ECH1, ECH2가 "H"인 때 플립 플롭 FF1, FF2를 이퀄라이즈한다. n채널 MOS 트랜지스터 Qn24, Qn32는 플립 플롭 FF1, FF2와 MOS 캐패시터 Qd1의 접속을 제어한다. n채널 MOS 트랜지스터 Qn25, Qn33은 플립 플롭 FF1, FF2 와 MOS 캐패시터 Qd2의 접속을 제어한다.
p채널 MOS 트랜지스터 Qp12, Qp13으로 구성되는 회로는 활성화 신호 VRFYBA에 의해, 플립 플롭 FF1의 데이터에 따라, MOS 캐패시터 Qd1의 게이트 전압을 변경한다. p채널 MOS 트랜지스터 Qp14, Qp15로 구성되는 회로는 활성화 신호 VRFYBB에 의해 플립 플롭 FF1의 데이터에 따라 MOS 캐패시터 Qd2의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn1, Qn2으로 구성되는 회로는 활성화 신호 VRFYBA1에 의해, 플립 플롭 FF2의 데이터에 따라, MOS 캐패시터 Qd1의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn3, Qn4로 구성되는 회로는 활성화 신호 VRFYBB1에 의해 플립 플롭 FF2의 데이터에 따라 MOS 캐패시터 Qd2의 게이트 전압을 변경한다.
MOS 캐패시터 Qd1, Qd2은 디플리션형 n채널 MOS 트랜지스터로 구성되고, 비트선 용량보다 충분히 작게 된다. n채널 MOS 트랜지스터 Qn37은 신호 PREA에 의해 MOS 캐패시터 Qd1을 전압 VA으로 충전한다. n채널 MOS 트랜지스터 Qn38은 신호 PREB에 의해 MOS 캐패시터 Qd2를 전압 VB으로 충전한다. n채널 MOS 트랜지스터 Qn39, Qn40은 신호 BLCA, BLCB에 의해 데이터 회로(206B)와 비트선 BLa, BLb의 접속을 각각 제어한다. n채널 MOS 트랜지스터 Qn37, Qn38로 구성되는 회로는 비트선 전압 제어 회로를 겸한다. p채널 MOS 트랜지스터 Qp12, Qp13은로 구성되는 회로, p채널 MOS 트랜지스터 Qp14, Qp15로 구성되는 회로, n채널 MOS 트랜지스터 Qn1, Qn2로 구성되는 회로, 및 n채널 MOS 트랜지스터 Qn3, Qn4로 구성되는 회로는 비트선 전압 제어 회로도 겸한다. 또, 플립 플롭 FF2와 n채널 MOS 트랜지스터 Qn32, Qn33으로 구성되는 회로도 비트선 전압 제어 회로를 겸한다.
다음에, 이와 같이 구성된 EEPROM의 동작을 동작 파형도에 따라 설명한다. 이하에서는 제어 게이트 CG2A가 선택되는 경우를 도시한다.
[판독 동작]
도 48은 판독 동작을 도시하는 동작 파형도이다.
도 48에 도시하는 바와 같이 먼저, 시각 t1R에, 전압 VA, VB가 각각 1.8V, 1.5V로 되어 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"로 되어 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 플로팅으로 된다. 신호 PREA, PREB가 "L"로 되어 MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 플로팅 상태로 된다. 이어서, 시각 t2R에서, 제어 게이트·선택 게이트 구동 회로(202B)에 의해 선택된 블록의 선택된 제어 게이트 CG2A는 1V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀의 임계치가 1V 이하이면 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 1V 이상이면 비트선 전압은 1.8V 그대로 된다. 이후, 시각 t3R에서, 신호 BLCA, BLCB가 "H"로 되어 비트선의 데이터가 MOS 캐패시터 Qd1, Qd2로 전송된다. 그후, 다시 신호 BLCA, BLCB가 "L"로 되어 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN1, SAP1이 각각 "L", "H" 로 되고 플립 플롭 FF1이 비활성화되어, 신호 ECH1이 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV1A, RV1B가 "H" 로 된다. 시각 t4R에서, 다시 신호 SAN1, SAP1이 각각 "H", "L"로 됨으로써, 노드 N1, N2의 전압이 감지되어 래치된다. 따라서, 메모리 셀의 데이터가 "0" 또는 "1" 인지 혹은 "2" 또는 "3" 인지가 플립 플롭 FF1에 의해 감지되고 그 정보는 래치된다.
다음에, 선택된 제어 게이트 CG2A가 2V로 된다. 시각 t5R에, 신호 PREA, PREB가 "H" 로 되어, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 각각 1.8N, 1.5V로 된다. 신호 PREA, PREB가 "L"로 되어 MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 플로팅 상태로 된다. 선택된 메모리 셀의 임계치가 2V이하이면 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 2V이상이면, 비트선 전압은 1.8V 그대로 된다. 이후, 시각 t6R에, 신호 BLCA, BLCB가 "H"로 된다. 다시, 신호 BLCA, BLCB가 "L"로 되어 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립 플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV2A, RV2B가 "H"로 된다. 시각 t7R에, 다시 신호 SAN2, SAP2가 각각 "H", "L"로 되기 때문에, 노드 N1의 전압이 감지되어 래치된다. 이 때문에, 메모리 셀의 데이터가 "3" 인지 아닌지가 플립 플롭 FF2에 의해 감지되고 그 정보는 래치된다.
도 49는 시각 t7R에서, 플립 플롭 FF1, FF2가 감지하고, 래치하고 있는 판독 데이터를 도시하는 도면이다.
최후에 메모리 셀에 기입된 데이터가 "0"인지 아닌지가 감지된다. 먼저, 시각 t8R에서, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 충전된 후, 플로팅으로 된다. 또, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2도 플로팅 상태로 된다. 이어서, 시각 t9R에서, 제어 게이트·선택 게이트 구동 회로(202B)에 의해 선택된 블록의 선택된 제어 게이트 CG2A는 0V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀의 임계치가 0V 이하이면, 비트선 전압은 1.5V보다 낮아 진다. 선택된 메모리 셀의 임계치가 0V 이상이면, 비트선 전압은 1.8V 그대로 된다.
이후, 시각 t10R에서, 신호 BLCA, BLCB가 "H"로 되어 비트선의 데이터가 MOS 캐패시터 Qd1, Qd2로 전송된다. 그후, 다시, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. MOS 캐패시터의 데이터를 감지하기 전에, 시각 t11R에서 VRFYBA1이 Vcc로 된다.
도 49로부터 알 수 있는 바와 같이, 노드 N5가 "H"인 것은 "3" 데이터의 경우만이다. 따라서 "3"데이터의 경우만 n채널 MOS 캐패시터 Qn2가 온하고, 노드 N1은 접지된다. 그리고, 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립 플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV2A, RV2B가 "H"로 된다.
시각 t12R에서, 다시 신호 SAN2, SAP2가 각각 "H", "L"로 됨으로써 노드 N1의 전압이 감지되어 래치된다. 이것으로, 메모리 셀의 데이터가 "0"인지 아닌지가 플립 플롭 FF2에 의해 감지되고, 그 정보는 래치된다.
도 50은 플립 플롭 FF1, FF2가 감지하고 래치하는 판독 데이터를 도시하는 도면이다.
이상의 판독 동작의 결과, 4치의 데이터가 도 50과 같이 플립 플롭 FF1, FF2로 래치된다.
도면중의 각 데이터의 임계치 분포는 다음과 같다.
데이터 "0" ··· 임계치 : 0V 이하
데이터 "1" ··· 임계치 : 0.5V 이상 0.8V 이하
데이터 "2" ··· 임계치 : 1.5V 이상 1.8V 이하
데이터 "3" ··· 임계치 : 2.5V 이상 2.8V 이하
판독중, 신호 VRFYBA, VRFYBB는 "H"이다. 또 전압 Vs(Vsa, Vsb)는 0V로 한다.
칼럼 어드레스 디코더에 입력되는 칼럼 활성화 신호 CENB가 "H"로 되면, 어드레스 신호에 의해 선택된 데이터 회로에 유지되어 있는 데이터가 데이터 입출력선 I/OA, I/OB, I/OC, I/OD로 출력되고, 데이터 입출력 버퍼(205)를 거쳐 EEPROM 외부로 출력된다.
메모리 셀에 기억되어 있는 데이터, 임계치, 데이터 입출력선 I/OA, I/OB, I/OC, I/OD로 판독한 후에 출력되는 레벨의 관계는 도 50과 같다.
칩 외부로의 출력 데이터는 데이터 입출력 버퍼(205)에서 데이터 입출력선 I/OA, I/OB, I/OC, I/OD로 출력된 신호를 근거로 변환한 것도 좋다.
[기입 동작]
도 51은 기입 동작의 개략을 도시하는 개략도이다.
스텝 #2에 도시하는 바와 같이, 먼저 기입 데이터가 플립 플롭 FF1, FF2로 로드된다.
스텝 #4에서, 프로그램 제1 사이클에서 "2" 데이터 및 "3" 데이터가 거의 동시에 기입된다.
스텝 #6에서, "2" 데이터 "3" 데이터가 충분히 기입되었는지 아닌지를 조사하는 검증 리드 제1 사이클이 행해져, 기입 불충분의 메모리 셀인 경우에는 다시 기입이 행해진다. (스텝 #8, #10)
"2" 기입 및 "3" 기입되는 메모리 셀이 모두 충분히 기입되면, 스텝 #12에서 "1" 기입되는 메모리 셀에 거의 동시에 기입이 행해진다 (프로그램 제2 사이클), 스텝 #14에서 "1" 기입이 충분히 행해졌는지를 조사하는 검증 리드 제2 사이클이 행해진다. "1" 기입 불충분인 메모리 셀에는 다시 기입이 행해지고(스텝 #16, #18), 또 모든 메모리 셀이 충분히 기입되면 기입이 종료한다.
이하, 프로그램 제1 사이클, 검증 리드 제1 사이클, 프로그램 제2 사이클, 검증 리드 제2 사이클의 순서로 상세히 설명한다.
(1) 프로그램 제1 사이클
기입 동작 전에, 입력된 2 비트분의 데이터는 데이터 입출력 버퍼(4)에서 변환되어 데이터 회로(206B)에 입력된다.
도 52는 데이터 회로(206B)에 입력되고 플립 플롭 FF1, FF2가 래치하는 기입 데이터를 도시하는 도면이다. 4치 데이터와 데이터 입출력선 I/OA, I/OB, I/OC, I/OD의 관계는 도 52와 같다.
변환된 4치 데이터는 칼럼 활성화 신호 CENB가 "H"이고 어드레스 신호로 지정된 칼럼 번지의 데이터 회로로 전송된다.
도 53은 기입 동작(프로그램 제1 사이클)을 도시하는 동작 파형도이다.
시각 t1W에서, 전압 VA가 비트선 기입 제어 전압 1V로 되어 비트선 BLa가 1V로 된다. n채널 MOS 트랜지스터 Qn39의 임계치분의 전압 강하분이 문제가 되는 때는 신호 BLCA를 승압하면 좋다. 이어서, 신호 PRE가 "L"로 되어 비트선이 플로팅하게 된다. 다음에, 시각 t2W에서, 신호 RV2A가 1.5V로 된다. 이로 인해, 데이터 "1" 또는 "3"이 유지되어 있는 칼럼에서는 비트선 제어 전압 0V가 비트선에 인가된다. n채널 MOS 트랜지스터 Qn32의 임계치를 1V로 하면. "0" 또는 "2" 기입시에는 n채널 MOS 트랜지스터 Qn32는 "오프", "1" 또는 "3", 기입 시에는 온으로 된다. 그후, 시각 t3RW에서, VRFYBA가 0V로 되고, 데이터 "0" 또는 데이터 "1"가 유지되어 있는 데이터 회로로부터는 비트선 기입 제어 전압 Vcc가 비트선으로 출력 된다.
그 결과, "0" 기입 또는 "1" 기입하는 비트선은 Vcc "2" 기입하는 비트선은 1V, "3" 기입하는 비트선은 0V로 된다. 시각 t1W에서, 제어 게이트·선택 게이트 구동 회로(202B)에 의해 선택된 블록의 선택 게이트 SG1A, 제어 게이트 CG1A 내지 CG4A가 Vcc로 된다. 선택 게이트 SG2A는 0V이다. 다음에, 선택된 제어 게이트 CG2A가 고전압 VPP(예를 들면 20V), 비선택 제어 게이트 CG1A, CG3A, CG4A가 VM(예를 들면 10V)로 된다. 데이터 "3"이 유지되어 있는 데이터 회로에 대응하는 메모리 셀에서는 0V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해 부유 게이트에 전자가 주입되어 임계치가 상승한다. 데이터 "2"가 유지되어 있는 데이터 회로에 대응하는 메모리 셀에서는 1V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해 부유 게이트에 전자가 주입되어 임계치가 상승한다. 채널 전위를 1V로 하는 것은 "3" 데이터 기입으로부터 전자의 주입양이 적게 되어도 좋기 때문이다. 데이터 "0" 또는 데이터 "1"이 유지되어 있는 데이터 회로에 대응하는 메모리 셀에서는, 채널 전위와 제어 게이트의 VPP의 전위차가 작기 때문에, 실효적으로 부유 게이트에 전자는 주입되지 않는다. 따라서, 메모리 셀의 임계치는 변동하지 않는다. 기입 동작중, 신호 SAN1, SA2, VRFYBB, PREB, BCLB는 "H", 신호 SAP1, SAP2, RV1A, RV1B, RV2B, ECH1, ECH2는 "L", 전압 VB는 0V이다.
(2) 검증 판독 제1 사이클
기입 동작후, "2" 기입하는 메모리 셀과 "3" 기입하는 메모리 셀의 임계치를 검출한다 (기입 검증). 만약, 원하는 임계치에 도달하면, 데이터 회로의 데이터를 "0"으로 변경한다. 만약 원하는 임계치에 도달하지 않으면, 데이터 회로의 데이터를 유지하여 다시 기입 동작을 행한다. 기입 제1 사이클과 기입 검증 제1 사이클은 모두의 "2" 기입하는 메모리 셀 및 "3" 기입하는 메모리 셀이 원하는 임계치에 도달할 때까지 반복된다.
도 54는 검증 판독 동작(검증 판독 제1 사이클)을 도시하는 동작 파형도이다.
먼저, 시각 t1v에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되어 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"로 되고 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되어 비트선 BLa, BLb는 플로팅으로 된다. 신호 PREA, PREB가 "L"로 되어 MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 플로팅 상태로 된다. 이어서 시각 t2v에서, 제어 게이트·선택 게이트 구동 회로(202B)에 의해 선택된 블록의 선택된 제어 게이트 CG2A는 1.5V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀의 임계치가 1.5V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 1.5V이상이면, 비트선 전압은 1.8V 그대로 된다.
시각 t3v에서, 신호선 BLCA, BLCB가 "H"로 되어 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2가 분리된다. 그후, 시각 t4v에서, 신호 RV2A가 예를 들면 Vcc이하의 1.5V로 된다. n채널 MOS 트랜지스터 Qn32의 임계치가 1V인 경우, "3" 기입 데이터가 유지되어 있는 데이터 회로에서는 n채널 MOS 트랜지스터 Qn32는 온이고 노드 N1은 0V로 된다. "2" 기입 데이터가 유지되어 있는 데이터 회로에서는 메모리 셀이 충분히 "2" 기입되어 있는 경우에는 채널 MOS 트랜지스터 Qn32 "오프" 이고 노드 N1은 1.5V 이상으로 유지된다. "2" 기입 불충분인 경우에는 노드 N1은 1.5V 이하이다.
시각 t5v에서, 신호 VRFYBA가 "L"로 되면, "0" 또는 "1" 기입 데이터가 유지되어 있는 데이터 회로에서는 p채널 MOS 트랜지스터 Qp13이 온이고, 노드 N1은 Vcc로 된다. 신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립 플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV1A, RV1B가 "H"로 된다. 다시, 신호 SAN1, SAP1이 각각 "H", "L"로 되기 때문에 시각 t6v에서 노드 N1의 전압이 감지되어 래치된다. 이것으로, "2" 기입 데이터를 유지하고 있는 데이터 회로만 대응하는 메모리 셀의 데이터가 충분 "2" 기입 상태로 되었는지 아닌지를 검출한다. 메모리 셀의 데이터가 "2" 이면, 플립 플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기입 데이터는 "0"으로 변경된다. 메모리 셀의 데이터가 "2"가 아니면, 플립 플롭 FF1에서 노드 N1의 전압을 감지하여 래치하기 때문에 기입 데이터는 "2"에 유지된다. "0" 또는 "1" 혹은 "3" 기입 데이터를 유지하고 있는 데이터 회로의 기입 데이터는 변경되지 않는다.
다음에, 선택된 제어 게이트가 2.5V로 된다. 선택된 메모리 셀의 임계치가 2.5V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 2.5V이상이면, 비트선 전압은 1.8V 그대로 된다. 이후, 시각 t7v에서, 신호 BLCA, BLCB가 "H"로 되어 비트선의 전위가 N1, N2로 전송된다. 다시, 신호 BLCA, BLCB가 "L"로 되어 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후, 신호 VRFYBC가 "L"로 되면, "0" 또는 "1" 기입 데이터가 유지되어 있는 데이터 회로 및, "2" 기입이 충분히 행해진 데이터 회로에서는 p채널 MOS 트랜지스터 Qp12c가 온이고, 노드 N1은 Vcc로 된다. 신호 SAN1, SAP1가 각각 "L", "H"로 되어 플립 플롭 FF1이 비활성화되어 신호 ECH1이 "H"으로 되어 이퀄라이즈된다. 이후, 신호 RV1A, RV1B가 "H"로 된다. 그후 시각 t8v에서, 신호 SAN1, SAP1이 각각 "H", "L"로 됨으로써 노드 N1의 전압이 감지되어 래치된다.
이후, 도 54에 도시하는 바와 같이, 기입 데이터의 변환이 더 행해진다. 시각 t9v에서, 신호 BLCA, BLCB가 "H"로 되어 비트선의 전위가 N1, N2로 전송된다.다시, 신호 BLCA, BLCB가 "L"로 되어 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후 시각 t10v에서, 신호 VRFYBA1이 "H"로 되면, "0" 또는 "2" 기입 데이터가 유지되어 있는 데이터 회로에서는 n채널 MOS 트랜지스터 Qn2가 온이고 노드 N1은 Vcc로 된다. 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립 플롭 FF2가 비활성화되어 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV2A, RV2B가 "H"로 된다. 그후, 시각 t11v에서, 신호 SAN2, SAP2가 각각 "H", "L"로 됨으로서 노드 N1의 전압이 감지되어 래치된다.
상기 제7 실시예에서는 시각 t10v에서 VRFYBA1을 Vcc로 함으로서 "0" 기입 및 "2" 기입하는 경우의 MOS 캐패시터 Qd1의 노드 N1를 노드 N2의 전위(1.5V)보다 높게 되도록 충전하고 있다. 시각 t10v에서, RV2B를 예를 들면 1.5V로 하여도 좋다. 이 경우, "0" 기입 또는 "2" 기입의 경우에는 노드 N6이 0V이기 때문에 n채널 MOS 트랜지스터 Qn33이 온하고 노드 N2는 0V로 된다. 한편, "1" 또는 "3" 기입의 경우에는 노드 N6이 Vcc, 노드 N2가 1.5V이기 때문에, n채널 MOS 트랜지스터 Qn33은 오프하고 노드 N2는 1.5V로 유지된다. 시각 t10v에서, VRFYBA1을 Vcc로 하여 행하는 "0" 기입 및 "2" 기입하는 경우의 노드 N1에의 충전은 노드 N2의 전위(0V) 보다 크면 좋기 때문에 노드 N1의 충전은 예를 들면 0.5V 정도의 낮은 전압이어도 좋다.
이상과 같이 하여, "3" 기입 데이터를 유지하고 있는 데이터 회로만 대응하는 메모리 셀의 데이터가 충분 "3" 기입 상태로 되었는지 아닌지를 검출한다. 메모리 셀의 데이터가 "3" 이면, 플립 플롭 FF1, FF2에서 노드 N1의 전압을 감지하여 래치 함으로써 기입 데이터는 "0"으로 변경된다. 메모리 셀의 데이터가 "3"이 아니면, 플립 플롭 FF1, FF2에서 노드 N1의 전압을 감지하여 래치함으로서 기입 데이터는 "3"에 유지된다. "0" 또는 "1" 또는 "2" 기입 데이터를 유지하고 있는 데이터 회로의 기입 데이터는 변경되지 않는다.
기입 검증중, 신호 VRFYBB는 "H" 전압 VS 0V로 한다.
도 55는 "2" 또는 "3" 기입이 충분히 행해진 후, 플립 플롭 FF1, FF2가 래치하고 있는 데이터를 도시하는 도면이다.
"2" 기입 또는 "3" 기입하는 모든 선택된 메모리 셀이 원하는 임계치에 도달하면, 데이터 회로의 데이터는 도 55와 같이 된다. 결국, "2" 기입 또는 "3" 기입하는 선택된 모든 메모리 셀이 충분히 기입되면, 모든 데이터 회로(206B-0, 206B-1, …, 206N-m-1, 206B-m)의 노드 N3가 "H", 노드 N4가 "L"로 된다. 이것을 검출하면, "2" 기입 또는 "3" 기입하는 모든 선택된 메모리 셀이 원하는 임계치에 도달하였는지 아닌 지를 알 수 있다.
도 56은 데이터 회로의 변경예로, 기입 종료 일괄 검지 트랜지스터를 갖는 데이터 회로(206C)의 회로도이다.
"2" 기입 및 "3" 기입 종료의 검출은 예를 들면 도 56에 도시된 바와 같은 "2", "3" 기입 종료 일괄 검지 트랜지스터 Qn5를 이용하면 좋다. VRT는 검증 리드 제1 사이클 후, 예를 들면 Vcc로 프리차지된다. "2" 또는 "3" 기입이 불충분한 메모리 셀이 하나라도 있으면, 그 데이터 회로의 노드 N4은 "H"이기 때문에, n채널 MOS 트랜지스터 Qn5는 온하고 VRT는 접지된다. 모든 "2" 혹은 "3" 기입하는 메모리 셀이 충분히 기입되면 데이터 회로(206C-0, 206C-1, … 206C-m-1, 206C-m)의 노드 N4가 "L"로 된다. 그 결과 모든 데이터 회로내의 n채널 MOS 트랜지스터 Qn5가 오프하고, VTR은 프리차지 전위를 유지한다.
(3) 프로그램 제2 사이클
"2" 및 "3" 기입이 전부 종료한 후에는 "1" 기입(프로그램 제2 사이클)이 행해진다. "1" 기입시의 플립 플롭의 노드 전위는 도 55이다. 결국, "1" 기입 경우에는 노드 N5가 "L"이 되어 비트선에 기입 전위가 인가되고, "1" 기입 이외에서는 노드 N5가 "H"로 되고 비트선에 기입 비선택 전위가 인가된다.
도 57은 기입 동작(프로그램 제2 사이클)을 나타내는 동작 파형도이다. 시작 t1p에, 전압 VRFYBA1이 "H"가 되고, "0" 또는 "2" 또는 "3" 기입하는 비트선 BLa가 기입 비선택 전압 Vcc에 충전된다. n채널 MOS 트랜지스터 Qn39의 임계치분의 전압 강하분이 문제가 될 때에는 신호 BLCA를 승압하면 된다. 계속해서 신호 RV2A가 Vcc가 된다. 이에 따라 데이터 "0" 또는 "2" 또는 "3"이 보유되어 있는 데이터 회로로부터는 기입 비선택 전압 Vcc가 비트선 BLa에 인가된다. 데이터 "1"이 보유되어 있는 데이터 회로로부터는 비트선 BLa에 기입 비트선 전위 OV가 인가된다.
제어 게이트·선택 게이트 구동 회로(202B)에 의해 선택된 블록의 선택 게이트 SG1A, 제어 게이트CG1A~CG4A가 Vcc가 된다. 선택 게이트 SG2A는 0V이다. 다음으로, 시각 t2p에 선택된 제어 게이트 CG2A가 고전압 VPP(예컨대, 20V), 비선택 제어 게이트 CG1A, CG3A, CG4A가 중간 전압 VM(예컨대, 10V)가 된다. 데이터 "1"이 보유되어 있는 데이터 회로에 대응하는 메모리 셀에서는 0V의 채널 전위와 제어 게이트의 VPP 전위차에 의해 부유 게이트에 전자가 주입되어 임계치가 상승한다. 데이터 "0" 또는 "2" 또는 "3"이 보유되어 있는 데이터 회로에 대응하는 메모리 셀에서는 채널 전위와 제어 게이트의 VPP 전위차가 작기 때문에, 실효적으로는 부유 게이트에 전자는 주입되지 않는다. 따라서 메모리 셀의 임계치는 변동하지 않는다. 기입 동작 중 신호 SAN1, SAN2, VRFYBB, PREB, BLCB는 "H", 신호 SAP1, SAP2, RV1A, RV1B, ECH1, ECH2는 "L", 전압 VB는 0V이다.
(4) 검증 판독 제2 사이클
기입 제2 사이클 종료후, "1" 기입하는 메모리 셀의 임계치를 검출한다(기입 검증 제2 사이클). 만약, 원하는 임계치에 도달하면 데이터 회로의 데이터를 "0"으로 변경한다. 만약, 원하는 임계치에 도달하지 않으면, 데이터 회로의 데이터를 보유하여 다시 기입 동작을 행한다. 기입 동작과 기입 검증은 전부 "1" 기입하는 메모리 셀이 원하는 임계치에 도달할 때까지 반복된다.
도 58은 검증 판독 동작(검증 판독 제2 사이클)을 나타내는 동작 파형도이다.
우선 시각 t1y에서 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb 는 각각 1.8V, 1.5V가 된다. 신호 BLCA, BLCB가 "L"이 되고 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고 비트선 BLa, BLb는 플로팅이 된다. 신호 PREA, PREB가 "L"이 되고 MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 플로팅 상태가 된다.
계속해서 시각 t2y에 제어 게이트·선택 게이트 구동 회로(202B)에 의해 선택된 블록의 선택된 제어 게이트 CG2A는 0.5V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀의 임계치가 0.5V 이상이면 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 0.5V 이상이면 비트선 전압은 1.8V인 채로 된다.
시각 t3y에 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 노드 N1, N2에 전송된다. 그 후에, 신호 BLCA, BLCB가 "L"로 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
이후에 시각 t4y에 신호 VRFYBA1이 "H"가 되면 "0" 또는 "2" 또는 "3" 기입 데이터가 보유되어 있는 데이터 회로에서는 n채널 MOS 트랜지스터 Qn2가 온으로 노드 N1은 Vcc가 된다.
신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립 플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후에 신호 RV2A, RV2B가 "H"로 된다.
다시, 신호 SAN2, SAP2가 각각 "H", "L"로 되어 각각 t5y에 노드 N1의 전압이 감지되어 래치된다. 그래서, "1" 기입 데이터를 보유하고 있는 데이터 회로만 대응하는 메모리 셀의 데이터가 충분 "1" 기입 상태로 되었는지 여부를 검출한다. 메모리 셀의 데이터가 "1" 이면 플립 플롭 FF2에서 노드 N1의 전압을 감지하고 래치하여 기입 데이터는 "0"으로 변경된다. 메모리 셀의 데이터가 "1"이 아니면 플립 플롭 FF1에서 노드 N2의 전압을 감지하고 래치하여 기입 데이터는 "1"로 유지된다. "0" 또는 "2" 또는 "3" 기입 데이터를 보유하고 있는 데이터 회로의 기입 데이터는 변경되지 않는다.
도 59는 "3" 기입이 충분히 행해진 후 플립 플롭 FF1, FF2가 래치되고 있는 데이터를 나타내는 도면이다.
"1" 기입하는 모든 선택된 메모리 셀이 원하는 임계치에 도달하면 데이터 회로의 데이터는 도 59와 같이 된다. 결국 "1" 기입하는 모든 메모리 셀이 충분히 기입되면 모든 데이터 회로(206C-0, 206C-1, … 206C-m-1, 206C-m)의 노드 N5가 "H", 노드 N6이 "L"이 된다. 이것을 검출하면 모든 선택된 메모리 셀이 원하는 임계치에 도달했는지 여부를 알 수 있다.
프로그램 제2 사이클의 기입 종료 검출은 예컨대 도 56에 도시한 바와 같은 기입 종료 일괄 검지 트랜지스터 Qn6을 이용하면 된다. VRED는 검증 리드 제2 사이클 후, 예컨대 Vcc에 프리차지된다. "1" 기입이 불충분한 메모리 셀이 하나라도 있으면 그 데이터 회로의 노드 N6은 "H"이므로 n채널 MOS 트랜지스터 Qn6은 온하고, VRED는 접지된다. 모든 메모리 셀이 충분히 기입되면 데이터 회로(206C-0, 206C-1, … 206C-m-1, 206C-m)의 노드 N6이 "L"이 된다. 그 결과, 모든 데이터 회로 내의 n채널 MOS 트랜지스터 Qn6이 오프하고, VRED는 프리차지 전위를 유지한다.
이상, 제7 실시예에 관한 EEPROM 을 설명했으나, 검증 판독, 기입, 통상의 기입 등은 상술한 동작예에 한정되지 않고 다른 동작도 가능하다.
도 60은 다른 검증 판독 동작(검증 판독 제1 사이클)을 도시하는 동작 파형도이다.
예컨대, 검증 판독 제1 사이클은 도 60의 동작 파형도와 같이 동작시켜도 된다.
도 60에 도시한 검증 판독 제1 사이클에서는 시각 t7v까지의 동작은 도 54에 도시한 검증 판독 제1 사이클과 동일하고, 시각 t7v이후의 동작이 다르다.
시각 t7v에 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 노드 N1, N2에 전송된다. 메모리 셀의 임계치가 2.5V 이상인 경우에는 비트선 BLa는 1.5V 이상, 2.5V 이하인 경우에는 비트선 BLb는 1.5V 이하이다. 그 후에, 신호 BLCA, BLCB가 "L"로 되고 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이 후에 시각 t8Z에 신호 VRFYBA1이 "H"가 되면 "0" 또는 "2" 기입 데이터가 보유되어 있는 데이터 회로에서는 n채널 MOS 트랜지스터 Qn2가 온으로 노드 N1은 1.5V 이상이 된다. 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립 플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후에 신호 RV2A, RV2B가 "H"로 된다. 그 후 시각 t9z에 신호 SAN2, SAP2가 각각 "H", "L"로 되어 노드 N1의 전압이 감지되고 래치된다.
이후에, 도 60에 도시한 바와 같이 기입 데이터의 변환이 다시 행해진다. 시각 t10z에 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 노드 N1, N2에 전송된다. 다시, 신호 BLCA, BLCB가 "L"로 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
이 후에 시각 t11z에 신호 VRFYBA가 "L"이 되면 "0" 또는 "1" 기입 데이터가 보유되어 있는 데이터 회로, 및 "2" 기입이 충분히 행해진 데이터 회로에서는 p채널 MOS 트랜지스터 Qp13이 온으로 노드 N1은 Vcc가 된다. 신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립 플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈 된다. 이후에 신호 RV1A, RV1B가 "H"로 된다. 그 후에 시각 t12z에 신호 SAN1, SAP1이 각각 "H", "L"로 되어 노드 N1의 전압이 감지되고 래치된다.
이상과 같이 "3" 기입 데이터를 보유하고 있는 데이터 회로만 대응하는 메모리 셀의 데이터가 충분히 "3" 기입 상태로 되었는지 여부를 검출할 수 있다. 메모리 셀의 데이터가 "3"이면 플립 플롭 FF1, FF2에서 노드 N1의 전압이 감지하고 래치하여 기입 데이터는 "0"으로 변경된다. 메모리 셀의 데이터가 "3"이 아니면 플립 플롭 FF1, FF2에서 노드 N1의 전압을 감지하고 래치하여 기입 데이터는 "3"으로 유지된다. "0" 또는 "1" 또는 "2" 기입 데이터를 보유하고 있는 데이터 회로의 기입 데이터는 변경되지 않는다. "2" 기입 또는 "3" 기입하는 모든 선택된 메모리 셀이 원하는 임계치에 도달하면 데이터 회로의 데이터는 도 55와 같이 된다. 결국 "2" 기입 또는 "3" 기입하는 모든 선택된 메모리 셀이 충분히 기입되면 모든 데이터 회로(206C-0, 206C-1, …, 206C-m-1, 206C-m)의 노드 N3이 "H", 노드 N4가 "L"이 된다. 이것을 검출함으로써 "2" 기입 또는 "3" 기입하는 모든 선택된 메모리 셀이 원하는 임계치 도달했는지 여부를 알 수 있다.
또, 데이터 회로(206)의 회로 구성도 도 47, 도 56에 도시한 회로 구성(206B, 206C)에 한정되는 것이 아니라 다른 회로 구성으로도 된다.
도 61 및 도 62는 각각 데이터 회로의 다른 회로도이다.
도 61에 도시한 데이터 회로(206D)의 VRFYBA1, VRFYBB1의 동작 타이밍은 도 47, 도 56의 데이터 회로와 동일한 동작 타이밍을 이용한 경우(동작 파형도 : 도 48, 도 53, 도 57, 도 48, 도 60)에 있어서, Vcc를 OV, OV를 Vcc로 하면 된다. 또한, VRFYBA, VRFYBB의 동작 타이밍은 도 47, 도 56의 데이터 회로를 이용한 경우와 동일하다.
또, 도 62에 도시한 데이터 회로(206E)의 VRFYBA, VRFYBB의 동작 타이밍은 도 47, 도 56의 데이터 회로와 동일한 동작 타이밍을 이용한 경우(동작 파형도 : 도 48, 도 53, 도 54, 도 57, 도 48, 도 60)에 있어서, Vcc를 0V, 0V를 Vcc로 하면 된다. 또한 VRFYBA1, VRFYBB1의 동작 타이밍은 도 47, 도 56의 데이터 회로를 이용한 경우와 동일하다.
상기 제7 실시예에서는 우선 "2", "3" 데이터를 동시에 기입하고나서 다음에 "1" 데이터의 기입을 행하였으나, 기입 순번은 이에 한정되지 않고 임의로 해도 된다. 예컨대 "1", "2"를 기입하고 나서 다음에 "3"을 기입해도 되고, "1", "3"을 기입하고나서 다음에 "2"를 기입해도 된다.
[제8 실시예]
다음으로, 본 발명의 제8 실시예에 관한 다치 기억 NAND형 EEPROM을 설명한다.
상기 제7 실시예에서는 "2" 상태 및 "3" 상태를 거의 동시에 기입하고 나서 "1" 상태를 기입하는 것을 예시했으나, 상기 제8 실시예에서는 "1" 상태, "2" 상태 및 "3" 상태를 거의 동시에 기입하는 것이다.
또한, 제8 실시예에 관한 EEPROM은 제7 실시예에 관한 EEPROM과 마찬가지로 도 36, 도 37에 도시한 제6 실시예와 동일한 구성을 갖는다.
도 63은 본 발명의 제8 실시예에 관한 EEPROM이 갖는 데이터 회로(206F)의 회로도이다. 도 63에 도시한 데이터 회로(206F)는 4치 기억을 예로 구성되어 있다.
도 63에 도시한 바와 같이 메모리 셀 M1~M4가 직렬로 접속되고, NAND형 셀을 구성하고 있다. 그 양단은 선택 트랜지스터 S1, S2를 통하여 각각 비트선 BL, 소스선 VS에 접속된다. 제어 게이트 CG를 공유하는 메모리 셀 M군은 페이지라 불리는 단위를 형성하고 동시에 데이터 기입·판독된다. 또, 4개의 제어 게이트 CG1~CG4에 연결되는 메모리 셀군으로 블록을 형성한다. 페이지, 블록은 제어 게이트·선택 게이트 구동 회로(202B)에 의해 선택된다. 각 비트선 BL0~BLm에는 데이터 회로(206F-0, 206F-1, …, 206F-m-1, 206F-m)이 접속되고, 대응하는 메모리셀에의 기입 데이터를 일시적으로 기억하거나 한다.
메모리 셀의 기입 상태와 임계치의 관계는 제7 실시예와 동일하고 예컨대 도 46에 도시한 바와 같다.
도 63에 도시한 바와 같이, n채널 MOS 트랜지스터 Qn21, Qn22, Qn23과 p채널 MOS 트랜지스터 Qp9, Qp10, Qp11로 구성되는 플립 플롭 FF1과, n채널 MOS 트랜지스터 Qn29, Qn30, Qn31과 p채널 MOS 트랜지스터 Qp16, Qp17, Qp18로 구성되어 플립 플롭 FF2에는 기입/판독 데이터가 래치된다. 또, 이들은 센스 앰프로서 동작한다.
플립 플롭 FF1, FF2는 "0" 기입을 하는지, "1" 기입을 하는지, "2" 기입을 하는지 "3" 기입을 하는지를 기입 데이터 정보로서 래치하고, 메모리 셀이 "0"의 정보를 보유하고 있는지, "1" 의 정보를 보유하고 있는지 "2"의 정보를 보유하고 있는지, "3"의 정보를 보유하고 있는지를 판독 데이터 정보로서 감지하여 래치한다.
데이터 입출력선 I/OA, I/OB와 플립 플롭 FF1은 n채널 MOS 트랜지스터 Qn28, Qn27을 통하여 접속된다. 데이터 입출력선 I/OC, I/OD와 플립 플롭 FF2는 n채널 MOS 트랜지스터 Qn35, Qn36을 통하여 접속된다. 데이터 입출력선 I/OA, I/OB, I/OC, I/OD는 도 36중의 데이터 입출력 버퍼(205)에도 접속된다.
n채널 MOS 트랜지스터 Qn27, Qn28, Qn35, Qn36의 게이트는 NAND 논리회로 G2와 인버터(14)로 구성되는 칼럼 어드레스 디코더의 출력에 접속된다. n채널 MOS 트랜지스터 Qn26, Qn34는 신호 ECH1, ECH2가 "H"일 때, 플립 플롭 FF1, FF2을 이퀄라이즈한다. n채널 MOS 트랜지스터 Qn24, Qn32는 플립 플롭 FF1, FF2와 MOS 캐패시터 Qd1의 접속을 제어한다. n채널 MOS 트랜지스터 Qn25, Qn33은 플립 플롭 FF1, FF2와 MOS 캐패시터 Qd2의 접속을 제어한다.
p채널 MOS 트랜지스터 Qp12C, Qp13C로 구성되는 회로는 활성화 신호 VRFYBAC에 의해 플립 플롭 FF1의 데이터에 따라 MOS 캐패시터 Qd1의 게이트 전압을 변경한다.
p채널 MOS 트랜지스터 Qp14C, Qp15C로 구성되는 회로는 활성화 신호 VRFYBBC에 의해 플립 플롭 FF1의 데이터에 따라 MOS 캐패시터 Qd2의 게이트 전압을 변경한다. p채널 MOS 트랜지스터 Qp12C, Qp19C, Qp20C로 구성되는 회로는 활성화 신호 VRFYBA2C에 의해 플립 플롭 FF1 및 FF2의 데이터에 따라 MOS 캐패시터 Qd1의 게이트 전압을 변경한다. p채널 MOS 트랜지스터 Qp14C, Qp21C, Qp22C로 구성되는 회로는 활성화 신호 VRFYBB2C에 의해 플립 플롭 FF1 및 FF2의 데이터에 따라 MOS 캐패시터 Qd2의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn1C, Qn2C로 구성되는 회로는 활성화 신호 VRFYBA1C에 의해 플립 플롭 FF2의 데이터에 따라 MOS 캐패시터 Qd1의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn3C, Qn14C로 구성되는 회로는 활성화 신호 VRFYBB1C에 의해 플립 플롭 FF2의 데이터에 따라 MOS 캐패시터 Qd2의 게이트 전압을 변경한다.
MOS 캐패시터 Qd1, Qd2는 디프리션형 n채널 MOS 트랜지스터로 구성되고, 비트선 용량보다 충분히 작게 된다. n채널 MOS 트랜지스터 Qn37은 신호 PREA에 의해 MOS 캐패시터 Qd1을 전압 VA로 충전한다. n채널 MOS 트랜지스터 Qn38은 신호 PREB에 의해 MOS 캐패시터 Qd2를 전압 VB로 충전한다. n채널 MOS 트랜지스터 Qn39, Qn40은 신호 BLCA, BLCB에 의해 데이터 회로(206F)와 비트선 BLa, BLb의 접속을 각각 제어한다. n채널 MOS 트랜지스터 Qn37, Qn38로 구성되는 회로는 비트선 전압 제어 회로를 겸한다.
다음으로, 이와 같이 구성된 EEPROM의 동작을 동작 파형도에 따라 설명한다. 이하에서는 제어 게이트 CG2A가 선택되어 있는 경우를 나타낸다.
[판독 동작]
도 64는 판독 동작을 도시하는 동작 파형도이다.
도 64에 도시한 바와 같이 우선 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 시각 t1RC신호 각각 BLCA, BLCB가 "L"이 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되며, 비트선 BLa, BLb는 플로팅된다. 신호 PREA, PREB가 "L"이 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 플로팅 상태가 된다.
계속해서, 시각 t2RC에 제어 게이트·선택 게이트 구동 회로(202B)에 의해 선택된 블록의 선택된 제어 게이트 CG2A는 0V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀의 임계치가 0V 이하라면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 0V 이상이면 비트선 전압은 1.8V인 채로 된다.
이 후에, 시각 t3RC에 신호 BLCA, BLCB가 "H"로 되고 비트선 데이터가 MOS 캐패시터 Qd1, Qd2에 전송된다. 그 후에, 다시 신호 BLCA, BLCB가 "L"이 되고 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립 플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈된다. 이후에 신호 RV1A, RV1B가 "H"로 된다.
시각 t4RC에 신호 SAN1, SAP1이 각각 "H", "L"로 되어 노드 N1의 전압이 감지되고 래치된다. 그래서, 메모리 셀의 데이터가 "0"인지 또는 "1" 또는 "2" 또는 "3" 인지가 플립 플롭 FF1에 의해 감지되고, 그 정보는 래치된다. 다음으로, 선택된 제어 게이트가 1V로 된다. 선택된 메모리 셀의 임계치가 1V 이하라면 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 1V 이상이면 비트선 전압은 1.8V인 채로 된다.
시각 t5RC에 신호 PREA, PREB가 "H"로 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 각각 1.8V, 1.5V로 된다. 신호 PREA, PREB가 "L"로 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 플로팅 상태로 된다.
이 후에, 시각 t6RC에 신호 BLCA, BLCB가 "H"로 된다. 다시 신호 BLCA, BLCB가 "L"이 되고 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립 플롭 FF2이 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후에 신호 RV2A, RV2B가 "H"로 된다. 시각 t7RC에 신호 SAN2, SAP2이 각각 "H", "L"로 되어 노드 N1의 전압이 감지되고 래치된다. 그래서, 메모리 셀의 데이터가 "0" 또는 "1" 인지 또는 "2" 또는 "3" 인지가 플립 플롭 FF2에 의해 감지되고, 그 정보는 래치된다.
도 65는 시각 t7RC일 때의 플립 플롭 FF1, FF2가 감지되고 래치되어 있는 판독 데이터를 도시한 도면이다. 이 때의 플립 플롭 FF1, FF2의 노드 N3C, N5C의 전위는 도 65와 같이 된다.
메모리 셀에 기입된 데이터가 "2" 또는 "3" 인지가 감지된다. 선택된 제어 게이트가 2V가 된다. 선택된 메모리 셀의 임계치가 2V 이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 2V 이상이면 비트선 전압은 1.8V인 채로 된다.
시각 t8RC에 신호 PREA, PREB가 "H"로 되고 MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 각각 1.8V, 1.5V로 된다. 신호 PREA, PREB가 "L"로 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 플로팅 상태로 된다.
이후에, 시각 t10RC에 신호 BLCA, BLCB가 "H"로 된다. 그 후에 다시 신호 BLCA, BLCB가 "L"로 되어 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
MOS 캐패시터의 데이터를 감지하는데 앞서 시각 t11RC에 VRFYBA2C가 0V로 된다. 도 65에서 알 수 있는 바와 같이 노드 N5C가 "L" 및 노드 N3C가 "H"(결국 노드 N4C가 "L")이 되는 것은 "1" 데이터의 경우뿐이다. 따라서 "1" 데이터의 경우에만 p채널 MOS 트랜지스터 Qp12C, Qp19C, Qp20C가 온하고, 노드 N1이 Vcc로 된다. 그 후에 신호, SAN1, SAP1이 각각 "L", "H"로 되어 플립 플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈된다. 이후에 신호 RV1A, RV1B가 "H"로 된다.
시각 t12RC에 다시 신호 SAN1, SAP1이 각각 "H", "L"로 되어 노드 N1의 전압이 감지되고 래치된다. 그래서, 메모리 셀의 데이터가 "2" 인지 "3" 인지가 플립 플롭 FF1에 의해 감지되고, 그 정보는 래치된다.
도 66은 플립 플롭 FF1, FF2가 감지되고 래치되는 판독 데이터를 도시한 도면이다.
이상의 판독 동작 결과, 4치의 데이터가 도 66과 같이 플립 플롭 FF1, FF2에 래치된다. 도면 중의 각 데이터의 임계치 분포는 다음과 같다.
데이터 "0" ··· 임계치 : 0V 이하
데이터 "1" ··· 임계치 : 0.5V 이상, 0.8V 이하
데이터 "2" ··· 임계치 : 1.5V 이상, 1.8V 이하
데이터 "3" ··· 임계치 : 2.5V 이상, 2.8V 이하
판독 중, 신호 VRFYBAC, VRFYBBC는 "H", 신호 VRFYBA1C, VRFYBB1C는 "L"이다. 또, 전압 Vs는 0V로 한다.
칼럼 어드레스 디코더에 입력되는 칼럼 활성화 신호 CENB가 "H"로 되면, 어드레스 신호에 의해 선택된 데이터 회로에 유지되어 있는 데이터가 데이터 입출력선 I/OA, I/OB, I/OC, I/OD에 출력되고, 데이터 입출력 버퍼(4)를 동일한 EEPROM 외부로 출력된다.
메모리 셀에 기억되어 있는 데이터, 임계치 데이터 입출력선 I/OA, I/OB, I/OC, I/OD로 판독 후에 출력되는 레벨의 관계는 도 66과 같다.
칩 외부로의 출력 데이터는 데이터 입출력 버퍼(5)에서 데이터 입력선 I/OA, I/OB, I/OC, I/OD로 출력된 신호를 기초로 변환한 것도 된다.
[기입 동작]
우선, 기입 데이터가 플립 플롭 FF1, FF2에 로드된다. 그 후에 "1" 데이터, "2" 데이터 및 "3" 데이터가 거의 동시에 기입된다. 그리고, "1" 데이터, "2" 데이터, "3" 데이터가 충분히 기입되었는지를 알아보는 검증 리드가 행해지고, 기입분 충분인 메모리 셀이 있는 경우에는 재기입이 행해진다. 모든 메모리 셀이 충분히 기입되는 것을 기입 종료 검지 회로가 검지함으로써 기입이 종료한다.
이하에서는 우선 프로그램에 관하여 설명하고, 다음으로 검증 리드에 관하여 설명한다.
(1) 프로그램
기입 동작 전에, 입력된 1 비트분의 데이터는 데이터 입출력 버퍼(205)에서 변환되고 데이터 회로(206F)에 입력된다.
도 67은 데이터 회로(206F)에 입력되고, 플립 플롭 FF1, FF2가 래치하는 기입 데이터를 도시하는 도면이다. 4치 데이터와 데이터 입출력선 I/OA, I/OB, I/OC, I/OD의 관계는 도 67과 같다.
변환된 4치 데이터는 칼럼 활성화 신호 CENB가 "H"이고, 어드레스 신호로 지정된 칼럼 번지의 데이터 회로로 전송된다.
도 68은 기입 동작을 도시한 동작 파형도이다.
우선, 시각 t1S에, 전압 VA가 비트선 기입 제어 전압 1V로 되어 비트선 BLa가 1V로 된다. n채널 MOS 트랜지스터 Qn39의 임계치분의 전압 강하분이 문제가 될 때에는 신호 BLCA를 승압시키면 된다. 계속해서 신호 PRE가 "L"로 되고 비트선이 플로팅으로 된다.
다음으로, 시각 t2S에 신호 RV2A가 1.5V로 된다. 이에 따라, 데이터 "1" 또는 "3"이 보유되어 데이터 회로로부터 비트선 제어 전압 0V가 비트선에 인가된다. n채널 MOS 트랜지스터 Qn32의 임계치를 1V로 하면 "0" 또는 "2" 기입시에는 n채널 MOS 트랜지스터 Qn32는 "오프", "1" 또는 "3" 기입시에는 온으로 된다.
그 후에, 시각 t3S에 VRFYBAC가 0V로 되고, 데이터 "0" 또는 데이터 "1"이 보유되어 있는 데이터 회로로부터는 비트선 기입 제어 전압 Vcc이 비트선에 출력된다. 그리고, 시각 t4S에 VRFYBA2C가 0V로 되고, 데이터 "1"이 보유되어 있는 데이터 회로로부터 V1에 바이어스되고 비트선 "1" 기입 전위 2V가 비트선으로 출력된다.
그 결과, "0" 기입하는 비트선은 Vcc, "1" 기입하는 비트선은 2V, "2" 기입하는 비트선은 1V, "3" 기입하는 비트선은 0V로 된다.
시각 t1S에 제어 게이트·선택 게이트 구동 회로(203B)에 의해 선택된 블록의 선택 게이트 SG1A, 제어 게이트 CG1A~CG4A가 Vcc로 된다. 선택 게이트 SG2A는 0V이다.
다음으로, 선택된 제어 게이트 CG2A가 고전압 VPP(예컨대 20V), 비선택 제어 게이트 CG1A, CG3A, CG4A가 VM(예컨대 10V)로 된다. 데이터 "3"이 보유되어 있는 데이터 회로에 대응하는 메모리 셀에서는 0V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해 부유 게이트에 전자가 주입되고 임계치가 상승한다. 데이터 "2"가 유지되어 있는 데이터 회로에 대응하는 메모리 셀에서는 1V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해 부유 게이트에 전자가 주입되어 임계치가 상승한다. 데이터 "1"이 보유되어 있는 데이터 회로에 대응하는 메모리 셀에서는 2V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해 부유 게이트에 전자가 주입되고 임계치가 상승한다. "2" 기입의 경우의 채널 전위를 1V, "1" 기입의 경우의 채널 전위를 2V로 하는 것은 전자의 주입량을 "3" 데이터 기입의 경우, "2" 기입의 경우, "1" 기입의 경우의 순번으로 작게 하기 위해서이다. 데이터 "0"이 보유하고 있는 데이터 회로에 대응하는 메모리 셀에서는 채널 전위와 제어 게이트의 VPP의 전위차가 작기 때문에, 실효적으로는 부유 게이트에 전자는 주입되지 않는다. 따라서, 메모리 셀의 임계치는 변동하지 않는다. 기입 동작 중, 신호 SAN1, SAN2, PREB, BCLB는 "H", 신호 SAP1, SAP2, VRFYBA1C, RV1A, RV1B, RV2B, ECH1, ECH2는 "L", 전압 VB는 0V이다.
(2) 검증 판독
기입 동작 후, 기입이 충분히 행해졌는지를 검출한다(기입 검증). 만약, 원하는 임계치에 도달하면, 데이터 회로의 데이터를 "0"으로 변경한다. 만약, 원하는 임계치에 도달하지 않으면, 데이터 회로의 데이터를 보유하여 다시 기입 동작을 행한다. 기입 동작과 기입 검증은 모든 "1" 기입하는 메모리 셀, "2" 기입하는 메모리 셀 및 "3" 기입하는 메모리 셀이 원하는 임계치에 도달할 때까지 반복된다.
제 69 및 도 70은 각각 검증 판독 동작을 나타내는 동작 파형도이다.
이하, 도 69 및 도 70을 참조해서 판독 검증 동작을 설명한다.
먼저, "1" 기입하는 메모리 셀이 소정의 임계치에 도달했는지를 검출한다.
우선, 도 69에 도시한 바와 같이 시각 t1yC에서 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb 는 각각 1.8V, 1.5V가 된다. 신호 BLCA, BLCB가 "L"로 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 플로팅으로 된다. 신호 PREA, PREB가 "L"이 되고 MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 플로팅 상태로 된다.
이어서, 시각 t2yC에서 제어 게이트·선택 게이트 구동 회로(202B)에 의해 선택된 블록의 선택된 제어 게이트 CG2A는 0.5V, 비선택 제어 게이트 CG2A는 0.5V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀의 임계치가 0.5V 이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 0.5V 이상이면 비트선 전압은 1.8V 그대로가 된다.
시각 t3yc에, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 노드 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후에, 시각 t4yc에 신호 RV1A가 1.5V로 되고, "2" 기입의 경우에, 및 "3" 기입의 경우에는 노드 N1, 0V로 방전된다.
시각 t5yc에, 신호 VRFYBA1C가 "H"로 되면, "0" 또는 "2" 기입 데이터가 유지되고 있는 데이터 회로에서는 n채널 MOS 트랜지스터 Qn2가 온이고, 노드 N1은 Vcc로 된다. 그 결과 노드 N1은 "0" 기입 또는 "2" 기입의 경우에 Vcc, "3" 기입의 경우에 OV로 된다.
신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립 플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이 후에 신호 RV2A, RV2B가 "H"로 된다. 또 신호 SAN2, SAP2가 각각 "H", "L"로 되어, 시각 t6yc에 노드 N1의 전압이 감지되어 래치된다. 그래서, "1" 기입 데이터를 유지하고 있는 데이터 회로만, 대응하는 메모리 셀의 데이터가 충분한 "1" 기입 상태로 되었는지의 여부를 검출한다. 메모리 셀의 데이터가 "1" 이면 플립 플롭 FF2에서 노드 N1의 전압을 감지하고 래치하여 기입 데이터는 "0"으로 변경된다. 메모리 셀의 데이터가 "1"이 아니면, 플립 플롭 FF1에서 노드 N2의 전압을 감지하고 래치하여 기입 데이터는 "1"로 유지된다. "0", "2" 또는 "3" 기입 데이터를 보유하고 있는 데이터 회로의 기입 데이터는 변경되지 않는다.
다음에, 선택된 제어 게이트가 1.5V로 된다. 선택된 메모리 셀의 임계치가 1.5V이하이면, 비트선 전압은 1.5V 보다 낮아진다. 선택된 메모리 셀의 임계치가 1.5V이상이면, 비트선 전압은 1.8V 그대로가 된다. 시각 t7yc에 PREA, PREB가 Vcc로 되고 노드 N1, N2가 1.8V, 1.5V로 된 후, 플로팅으로 된다.
이 후 시각 t8yc에 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 노드 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되고 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
이 후에, 시각 t9yc에 신호 RV2A가 Vcc 이하의 전압, 예를 들면 1.5V로 된다. n채널 MOS 트랜지스터 Qn32의 임계치가 1V인 경우에, "3" 기입 데이터가 유지되고 있는 데이터 회로에서는 n채널 MOS 트랜지스터 Qn32는 온이고, 노드 N1은 OV로 된다. "2" 기입 데이터가 유지되고 있는 데이터 회로에서 메모리 셀이 충분히 "2" 기입되고 있는 경우에는 n채널 MOS 트랜지스터 Qn32는 오프되고 노드 N1은 1.5V 이상으로 유지된다. "2" 기입 불충분의 경우, 노드 N1은 1.5V 이하이다.
시각 t10yc에 신호 VRFYBAC가 "L"로 되면, "0" 또는 "1" 기입 데이터가 유지되고 있는 데이터 회로에서는 p채널 MOS 트랜지스터 Qp13이 온이고, 노드 N1은 Vcc로 된다.
신호 SAN1, SAP1가 각각 "L", "H"로 되어 플립 플롭 FF1이 비활성화되며, 신호 ECH1가 "H"로 되어 이퀄라이즈된다. 이 후에, 신호 RV1A, RV1B가 "H"로 된다. 또, 신호 SAN1, SAP1가 각각 "H", "L"로 되므로, 시각 t11yc에 노드 N1의 전압이 감지되어 래치된다. 여기에서, "2" 기입 데이터를 보유하고 있는 데이터 회로만 대응하는 메모리 셀의 데이터가 충분한 "2" 기입 상태로 되었는지 여부를 검출한다. 메모리 셀의 데이터가 "2" 이면, 플립 플롭 FF1에서 노드 N1의 전압을 감지하고 래치하여 기입 데이터는 "0"으로 변경된다. 메모리 셀의 데이터가 "2"이 아니면 플립 플롭 FF1에서 노드 N1의 전압을 감지하고 래치하여 기입 데이터는 "2"로 유지된다. "0", "1" 또는 "3" 기입 데이터를 유지하고 있는 데이터 회로의 기입 데이터는 변경되지 않는다.
이어서, 선택된 제어 게이트가 2.5V로 된다. 선택된 메모리 셀의 임계치가 2.5V 이하로 되면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 2.5V 이하로 되면 비트선 전압은 1.8V 그대로가 된다. 이 후에, 시각 t12yc에서, 신호선 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1, N2로 전송된다. 또, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2가 분리된다.
이 후, 시각 t13yc에서, 신호 VRFYBAC가 "L"로 되면, "0" 또는 "1" 기입 데이터가 유지되는 데이터 회로, 및 "2" 기입이 충분히 행해진 데이터 회로에서는 p채널 MOS 트랜지스터 Qp13c가 온이고, 노드 N1은 Vcc로 된다. 신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립 플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈된다. 이 후, 신호 RV1A, RV1B가 "H"로 된다. 이 후 시각 t14yc에서, 신호 SAN1, SAP1이 각각 "H", "L"로 되어, 노드 N1의 전압이 감지되어 래치된다.
이후, 도 70에 도시하는 바와 같이, 기입 데이터이 다시 행해진다. 시각 t15yc에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 노드 N1, N2로 전송된다. 다시, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2가 분리된다. 이 후 시각 t16yc에서, 신호 VRFYBA1C가 "H"로 되면, "0" 또는 "2" 기입 데이터가 유지되는 데이터 회로 및 "1" 기입 충분 데이터 회로에서는 n채널 MOS 트랜지스터 Qn2C가 온이고, 노드 N1은 Vcc로 된다. 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립 플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이 후, 신호 RV2A, RV2B가 "H"로 된다. 이 후, 시각 t17yc에서, 신호 SAN2, SAP2가 각각 "H", "L"로 되어 노드 N1의 전압이 감지되어 래치된다.
상기 실시예에서는 시각 t16yc에 VRFYBA1C를 Vcc로 함으로서 "0" 기입 및 "2" 기입하는 경우의 MOS 캐패시터 Qd1의 노드 N1을, 노드 N2의 전위(1.5V) 보다도 커지도록 충전하고 있다. t16yc에 RV2B를 예를 들어 1.5V로 하여도 좋다. 이 경우, "0" 기입 또는 "2" 기입의 경우에는 노드 N6C가 0V이므로 n채널 MOS 트랜지스터 Qn33이 온이고 노드 N2는 0V로 된다. 한편, "1" 또는 "3" 기입의 경우에는 노드 N6C가 Vcc, N2가 1.5V이므로 n채널 MOS 트랜지스터 Qn33은 오프이고, 노드 N2는 1.5V를 유지한다. 시각 t16yc에서 VRFYBA1C를 Vcc로 하여 행하고 "0" 기입 및 "2" 기입하는 경우의 노드 N1로의 충전은 N2의 전위(0V) 보다도, 크면 좋으므로, N1의 충전은 예를 들면 0.5V 정도 낮은 전압에서 양호하다.
이상에서와 같이, "3" 기입 데이터를 보유하는 데이터 회로만, 대응하는 메모리 셀의 데이터가 충분한 "3" 기입 상태로 되었는지의 여부를 검출한다. 메모리 셀의 데이터가 "3" 이면, 플립 플롭 FF1, FF2에서 노드 N1의 전압을 감지한 뒤 래치하여 기입 데이터는 "0"으로 변경된다. 메모리 셀의 데이터가 "3"이면 플립 플롭 FF1, FF2에서 노드 N1의 전압을 감지하고 래치하여 기입 데이터는 "0"으로 변경된다. 메모리 셀의 데이터가 "3"이 아니면, 플립 플롭 FF1, FF2에서 노드 N1의 전압을 감지하고 래치하여 기입 데이터는 "3"으로 유지된다. "0", "1", 또는 "2" 기입 데이터를 유지하는 데이터 회로의 기입 데이터는 변경되지 않는다.
기입 검증 중, 신호 VRFYBBC는 "H", 신호 VRFYBB1C는 "L", 전압 VS는 0V로 한다.
전부 선택된 메모리 셀이 원하는 임계치에 도달하면, 데이터 회로의 데이터는 "0" 데이터로 된다. 즉 기입이 종료하면, 노드 N4C, N6C가 "L"로 된다. 이것을 검출함으로서 전부 선택된 메모리 셀이 원하는 임계치에 도달하는지의 여부를 알게 된다.
기입 및 검증 후에, 모든 칼럼에서 기입이 종료되었는지를 조사하고 기입 종료를 일괄하여 검지를 행한다.
도 63은 기입 종료 일괄 검지 트랜지스터를 갖는 데이트 회로(206F)의 회로도이다.
기입 종료 검출은 예를 들면, 도 63에 도시된 바와 같이 기입 종료 일괄 검지, 트랜지스터, Qn5C 및 Qn6C를 이용하면 된다. 검증 판독 후, 먼저 VRTC를 예를 들어 Vcc에 프리차지 한다. 기입이 불충분한 메모리 셀이 1개라도 있으면, 그 데이터 회로의 노드 N4C 또는 N6C의 적어도 한 쪽은 "H"이므로 n채널 MOS 트랜지스터 Qn5C와 Qn6C의 적어도 1개는 온하고 VRTC는 프리차지 전위로부터 저하한다. 모든 메모리 셀이 충분히 기입되면, 데이터 회로(206F-0, 206F-1, …, 206F-m-1)의 노드 N4C, N6C가 "L"로 된다. 그 결과, 모든 데이터 회로 내의 n채널 MOS 트랜지스터 Qn5C 및 Qn6C가 오프로 되므로 VRTC는 프리차지 전위를 유지한다.
이상 제8 실시예에 관한 EEPROM을 설명하였지만, 검증, 판독, 기입, 통상의 판독 등의 동작은 상술한 동작 예로 한정되지 않고 다른 동작이 가능하다.
도 71은, 다른 검증 판독 동작을 도시한 동작파형도이다.
예를 들면 검증 판독은, 도 71의 동작 파형도와 같이 동작시키더라도 좋다. 도 71에 도시한 검증 판독에서는, 시각 t12c까지의 동작은, 도 70에 도시한 검증 판독과 동일하고, 시각 t12yc이후의 동작이 다르다.
시각 t12yc에 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 노드 N1, N2에 전송된다. 메모리 셀의 임계치가 2.5V 이상인 경우에는 비트선 BLa는 1.5V 이상, 2.5V 이하인 경우에는 비트선 BLb는 1.5V 이하이다. 그 후, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
이 후, 시각 t13zc에 신호 VRFYBA1C가 "H"로 되면, "0" 또는 "2", 또는 기입 데이터가 보유되어 있는 데이터 회로 및 "1" 기입이 충분한 데이터 회로에서는, n채널 MOS 트랜지스터 Qn2가 온이고, 노드 N1은 1.5V 이상으로 된다. 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립 플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이 후, 신호 RV2A, RV2B가 "H"로 된다. 그 후 시각 t14zc에, 신호 SAN2, SAP2가 각각 "H", "L"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다.
이 후, 도 71에 도시한 바와 같이, 기입 데이터의 변환이 더욱 행해진다. 시각 t15zc에, 신호 BLCA, BLCB가 "H"로 되어, 비트선의 전위가 노드 N1, N2로 전송된다. 다시, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
이 후 시각 t16zc에, 신호 VRFYBAC가 "L"이 되면, "0" 또는 "1" 기입 데이터가 보유되어 있는 데이터 회로, 및 "2" 기입이 충분히 행해진 데이터 회로에서는 p채널 MOS 트랜지스터 Q13이 온이고, 노드 N1은 Vcc로 된다. 신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립 플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈된다. 이 후, 신호 RV1A, RV1B가 "H"로 된다. 그 후, 시각 t17zc에, 신호 SAN1, SAP1이 각각 "H", "L"로 됨으로써, 노드 N1의 전압이 감지되고 래치된다.
또한, 제8 실시예의 데이터 회로의 회로 구성도, 도 63에 도시한 회로 구성에 한정되는 것이 아니라 다른 회로 구성이어도 좋다.
도 72, 도 73, 도 74 및 제 75 는 각각, 데이터 회로의 다른 회로도이다.
도 72에 도시한 데이터 회로(206G)의 VRFYBA1C, VRFYBB1C의 동작 타이밍은 도 63의 데이터 회로(206F)와 동일한 동작 타이밍(동작 파형도 ; 도 65, 도 68, 도 69, 도 70, 도 71)에서, Vcc를 OV, OV를 Vcc로 하면 좋다. 또 VRFYBAC, VRFYBBC, VRFYBA2C, VRFYBB2C의 타이밍은, 도 63의 데이터 회로(206F)를 이용한 경우와 마찬가지이다.
또한, 도 73에 도시한 데이터 회로(206H)의 VRFYBAC, VRFYBBC, VRFYBA2C, VRFYBB2C의 동작 타이밍은, 도 63의 데이터 회로(206F)와 같은 타이밍(동작 파형도 ; 도 65, 도 68, 도 69, 도 70, 도 71)에서, Vcc를 0V, 0V를 Vcc로 하면 된다. 또한 VRFYBA1C, VRFYBB1C의 동작 타이밍은, 도 63의 데이터 회로(206F)를 이용한 경우와 마찬가지이다.
또한, 도 74에 도시한 데이터 회로(206I)의 VRFYBAC, VRFYBBC의 동작 타이밍은, 도 63의 데이터 회로(206F)와 같은 동작 타이밍(동작 파형도 ; 도 65, 도 68, 도 69, 도 70, 도 71)에서, Vcc를 0V, 0V를 Vcc로 하면 좋다. 또, VRFYBA1C, VRFYBB1C, VRFYBA2C, VRFYBB2C의 동작 타이밍은, 도 63의 데이터 회로(206F)를 이용한 경우와 마찬가지이다.
또한, 도 75에 도시한 데이터 회로(206J)의 VRFYBA2C, VRFYBB2C의 동작 타이밍은, 도 63의 데이터 회로(206F)와 같은 동작 타이밍(동작 파형도 ; 도 65, 도 68, 도 69, 도 70, 도 71)에서, Vcc를 0V, 0V를 Vcc로 하면 좋다. 또, VRFYBA1C, VRFYBB1C, VRFYBAC, VRFYBBC의 동작 타이밍은 도 63의 데이터 회로(206F)를 이용한 경우와 마찬가지이다. 또한, VRFYBA2C, VRFYBB2C, VRFYBA1C, VRFYBB1C를 Vcc로 하는 경우에, Vcc를 대신해서, Vcc+Vth(Vth는 n채널 MOS 트랜지스터의 임계치 전압) 혹은 Vcc+2Vth로 하더라도 좋다. 이 경우, n채널 MOS 트랜지스터는, 실질적인 "임계치 강하"를 발생시키지 않고서, 전위를 전송할 수 있다.
또한, 상기 제8 실시예에서는 판독 및 검증 판독시에, 비트선을 프리차지한 후, 비선택 콘트롤 게이트 CG1A, CG3A, CG4A를 Vcc로 함으로써, CG1A, CG3A, CG4A를 게이트 전극으로 하는 메모리 셀을 온시키고 있다.
이것을, 예를 들면 비선택 콘트롤 게이트 CG1A, CG3A, CG4A를 Vcc로 한 후, 플로팅으로 하고, 그 후, 비트선으로 프리차지 하여도 좋다. 혹은, 비트선을 프리차지한 후, 비선택 콘트롤 게이트를 Vcc로 하고, 그 후, 비선택 콘트롤 게이트를 플로팅하여도 좋다. 이 경우, 메모리 셀을 통하여, 비트선으로부터 소스선으로 판독 전류가 흐르는 사이에 비선택 콘트롤 게이트는 부유 상태이다. 판독 전류가 흐르는 사이는, 비선택 콘트롤 게이트를 게이트 전극으로 하는 메모리 셀의 채널은 OV 보다 크게 되고, 그 결과, 채널과 비선택 콘트롤 게이트간의 용량 결합에 의해서 비선택 콘트롤 게이트의 전위는 Vcc보다도 크게 된다. 이와 같이 비선택 콘트롤 게이트의 전위가 Vcc보다도 크게 되면, 비선택 콘트롤 게이트를 게이트 전극으로 하는 메모리 셀의 저항이 작게 되고, 그 결과 판독 전류가 크게 되어, 판독이 고속화된다.
[제9 실시예]
다음에, 본 발명의 제9 실시예에 관한 다치 기억 NAND형 EEPROM을 설명한다.
또, 제9 실시예에 관한 EEPROM은, 제8 실시예에 관한 EEPROM 등과 마찬가지로 도 36, 도 37에 도시한 제6 실시예와 마찬가지의 구성을 갖는다.
도 76은 본 발명의 제9 실시예에 관한 EEPROM이 갖는 데이터 회로(206K)의 회로도이다. 도 76에 도시한 데이터 회로(206K)는, 4치 기억을 예로 구성되어 있다.
도 76에 도시한 데이터 회로(206K)는, 2개의 래치(제1 래치 및 제2 래치를 포함한다. 기입시에는, 2비트의 기입 데이터는 이 2개의 래치에 기억된다. 판독시에는 판독한 4치 데이터는 이 2개의 래치에 기억되고, 그 후 I/OA 내지 I/OD를 통해 칩의 외부로 출력된다.
도 76에 도시하는 바와 같이, n 채널 MOS 트랜지스터 Qn 21, Qn 22, Qn 23과 p채널 MOS 트랜지스터 Qp9, Qp10, Qp11에 의해 구성되는 플립 플롭FF1과, n채널 MOS 트랜지스터 Qn29, Qn30, Qn31과 p채널 MOS 트랜지스터 Qp16, Qp17, Qp18 에 의해 구성되는 FF2에, 기입/판독 데이터가 래치된다. 또한, 이들은 센스 앰프로서도 동작한다.
플립 플롭 FF1, FF2는, "0" 기입을 할지, "1" 기입을 할지, "2" 기입을 할지, "3" 기입을 하는지를 기입 데이터 정보로서 래치하고, 메모리 셀이 "0"의 정보를 보유하고 있는지, "1" 의 정보를 보유하고 있는지, "2"의 정보를 보유하고 있는지 "3"의 정보를 보유하여 있는지를 판독 데이터 정보로서 감지하여 래치한다.
데이터 입출력선 I/OA, I/OB와 플립 플롭 FF1은, n채널 MOS 트랜지스터 Qn28, Qn27 을 통해 접속된다. 데이터 입출력선 I/OC, I/OD 와 플립 플롭 FF2는, n채널 MOS 트랜지스터 Qn35, Qn36을 통해 접속된다. 데이터 입출력선 I/OA, I/OB, I/OC, I/OD 는, 도 36에 도시된 데이터 입출력 버퍼(205)로도 접속된다. n채널 MOS 트랜지스터 Qn27, Qn28의 게이트는, NAND 논리 회로(G2)와 인버터(14)로 구성되는 칼럼 어드레스 디코더의 출력에 접속된다.
n채널 MOS 트랜지스터 Qn26, Qn34는, 각각 플립 플롭 FF1, FF2를 신호 ECH1, ECH2가 "H"로 되어 이퀄라이즈한다. n채널 MOS 트랜지스터 Qn24, Qn32는, 플립 플롭 FF1, FF2와 MOS 캐패시터 Qd1의 접속을 제어한다. n채널 MOS 트랜지스터 Qn25, Qn33은, 플립 플롭 FF1, FF2와 MOS 캐패시터 Qd2의 접속을 제어한다.
n채널 MOS 트랜지스터 Qn50C, Qn51C로 구성되는 회로는, 활성화 신호VRFYBAC에 의해서, 플립 플롭 FF1의 데이터에 따라서, MOS 캐패시터 Qd1의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn52C, Qn53D로 구성되는 회로는, 활성화 신호 VRFYBBC에 의해서, 플립 플롭 FF1의 데이터에 따라서, MOS 캐패시터 Qd2의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn53C, Qn54C, Qn55C로 구성되는 회로는, 활성화 신호VRFYBA2C에 의해서, 플립 플롭 FF1 및 FF2의 데이터에 따라서, MOS 캐패시터 Qd1의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn56C, Qn57C, Qn58C로 구성되는 회로는, 활성화 신호 VRFYBB2C에 의해서, 플립 플롭 FF1 및 FF2의 데이터에 따라서, MOS 캐패시터 Qd2의 게이트 전압을 변경한다. n채널 MOS 캐패시터 Qn1C, Qn2C로 구성되는 회로는, 활성화 신호 VRFYBA1C에 의해서, 플립 플롭 FF2의 데이터에 따라서, MOS 캐패시터 Qd1의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn3C, Qn4C로 구성되는 회로는 활성화 신호 VRFYBB1C에 의해서, 플립 플롭 FF2의 데이터에 따라서, MOS 캐패시터 Qd2의 게이트 전압을 변경한다.
MOS 캐패시터 Qd1, Qd2는, 디프리션형 n채널 MOS 트랜지스터로 구성되고, 비트선 용량보다 충분히 작아진다. n채널 MOS 트랜지스터 Qn37은, 신호 PREA에 의해서 MOS 캐패시터 Qd1을 전압 VA로 충전한다. n채널 MOS 트랜지스터 Qn 38은, 신호 PREB에 의해서 MOS 캐패시터 Qd2를 전압 VB로 충전한다. n채널 MOS 트랜지스터 Qn39, Qn40은, 신호 BLCA, BLCB에 의해서, 데이터 회로(3)와 비트선 BLa, BLb의 접속을 각각 제어한다. n채널 MOS 트랜지스터 Qn37, Qn38로 구성되는 회로는 비트선 전압 제어 회로를 겸한다.
다음에 이와같이 구성된 EEPROM의 동작을, 동작 파형도에 따라서 설명한다. 이하에서는 제어 게이트 CG2A가 선택되어 있는 경우를 도시한다.
[판독 동작]
도 77은, 판독 동작을 도시하는 동작 파형도이다.
도 77에 도시한 바와 같이, 우선, 시각 tW1에, 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb는 플로팅된다.
계속해서, 시각 tw2에, 제어 게이트·선택 게이트 구동 회로(202B)에 의해서 선택된 블록의 선택된 제어 게이트 CG2A는 1V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀의 임계치가 1V 이하이면, 비트선 전압은 1.5V 보다 낮게 된다. 선택된 메모리 셀의 임계치가 1V 이상이면, 비트선 전압은 1.8V인 채로 된다. 그 후, 신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립 플롭 FF1이 비활성화되고, 신호 ECH1가 "H"로 되어 이퀄라이즈된다.
이 후, 시각 tW3에, 신호 RV1A, RV1B 가 "H"로 된다. 시각 tW4에, 다시, 신호 SAN1, SAP1이 각각 "H", "L"로 됨으로써, 노드 1N의 전압이 감지되어 래치 된다. 이로써, 메모리 셀의 데이터가 "0" 또는 "1" 인지, 혹은 "2" 또는 "3" 인지가 플립 플롭 VFF1에 의해서, 감지되고, 그 정보는 래치된다.
다음에, 메모리 셀의 임계치가 0V 이상인지 혹은, OV 이하인지가 판정된다.
시각 tW5에, 비트선 BLa가 1.8V로, 더미 비트선 BLb가 1.5V로 프리차지되고, 그 후 플로팅된다.
그 후, 시각 tW6에 선택된 제어 게이트가 OV로 된다. 선택된 메모리 셀의 임계치가 0V 이하이면, 비트선 전압은 1.5V보다 낮게 된다. 선택된 메모리 셀의 임계치가 0V 이상이면, 비트선 전압은 1.8V인 채로 된다. 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립 플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이 후, 시각 tW7에 신호 RV2A, RV2B가 "H"로 된다.
시각 tW8에, 신호 SAN2, SAP2가 각각 "H", "L"로 됨으로써 노드 N1의 전압이 감지되어 래치된다. 이로써, 메모리 셀의 데이터가 "0" 인지, 혹은 "1" 또는 "2" 또는 "3" 인지가 플립 플롭 FF2에 의해서 감지되고, 그 정보는 래치된다.
도 78은, 시각 tW8일 때에 플립 플롭 FF1, FF2가 감지하고, 래치하고 있는 판독 데이터를 도시하는 도면이다. 이 때의 플립 플롭 FF1, FF2의 노드 N3C, N5C의 전위는 도 78과 같이 된다.
마지막으로, 메모리 셀에 기입된 데이터가 "0" 또는 "1" 또는 "2" 인지, 혹은 "3" 인지가 감지된다. 시각 tW9에 비트선 BLa가 1.8V로, 더미 비트선 BLb가 1.5V로 프리차지되고, 그 후 플로팅된다. 그 후, 시각 tW10에 선택된 제어 게이트가 2V로 된다. 선택된 메모리 셀의 임계치가 2V 이하이면, 비트선 전압은 1.5V 보다 낮게 된다. 선택된 메모리 셀의 임계치가 2V 이상이면, 비트선 전압은 1.8V인 채로 된다.시각 tW11에 VRFYBA2C가 Vcc로 된다.
도 78로부터 알 수 있듯이, 노드 N5C가 "H" 및 노드 N3C 가 "L" (즉 노드 N4C가 "H")가 되는 것은 "1" 데이터의 경우만이다. 따라서 "1" 데이터의 경우만 n 채널 MOS 트랜지스터 Qn54C, Qn55C, Qn53C가 온하고, 노드 N1이 Vcc로 된다. 그 후, 신호 SAN2, SAP2가 각각 "L" "H"로 되어 플립 플롭 FF2가 비활성화 되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이 후, 시각 tW12에 신호 RV2A, RV2B가 "H" 로 된다. 시각 tW13에, 다시 신호 SAN2와 SAP2가 각각 "H", "L"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이로써, 메모리 셀의 데이터가 "0" 또는 "1" 또는 "2" 인지, 혹은 "3" 인지가 플립 플롭 FF2에 의해서 감지되고 그 정보는 래치된다.
도 79는, 플립 플롭 FF1, FF2가 감지하고, 래치하는 판독 데이터를 도시한 도면이다.
플립 플롭 FF1 및 FF2에 보유된 2 비트의 데이터는 시각 tW14에 CENB가 활성화됨으로써, 칩 외부로 출력된다.
기입 동작, 및 기입 검증 판독 동작은 각각, 제8 실시예와, 거의 마찬가지로 행하면 좋다.
또한, 제9 실시예에서는, 워드선에 소정의 판독 전압(예를 들면 0V, 1V, 2V)을 인가하기 전에, 매번 비트선 및 더미 비트선을 프리차지하고 있다.
이에 대하여, 제8 실시예에서는, 판독 및 검증 판독시에, 우선 최초로 비트선 및 더미 비트선을 프리차지하고, 그 후는 프리차지하지 않고, 워드선의 판독 전압을 변화(예를 들면 0V로부터 1V, 2V)시키고 있다.
이러한 제8 실시예에서도, 판독, 혹은 검증 판독시에, 워드선에 판독 전압(예를 들면 0V, 1V, 2V)를 인가할 때마다, 상기 제9 실시예와 같이 비트선 및 더미 비트선을 프리차지하도록 하여도 좋다.
이상, 본 발명을 제6 내지 제9 실시예에 의해 설명하였지만, 이들 제6 내지 제9 실시예에서, 하기와 같은, 변형이 더욱 가능하다.
도 80은, 변형된 칼럼 구성을 갖는 EEPROM의 구성도이다.
상기 제6 내지 제9 실시예에서는, 좌우 하나씩의 비트선 BL에, 하나의 데이터 회로(206)가 대응한 것을 설명하였지만, 좌우 복수씩의 비트선 BL에, 하나의 데이터 회로(206L)가 대응한 형태로 변경할 수 있다.
도 80에 도시한 바와 같이, 변형된 칼럼 구성을 갖는 EEPROM에서는, 4개의 비트선 BLai-1 내지 BLai-4, 또는 BLbi - 1 내지 BLbi - 4(i는 0 내지 3)에 대하여, 데이터 회로(206L-0 내지 206L-m) 중 하나가 설치되어 있다.
이하, 메모리 셀 어레이(201-1) 측을 예로 들어 설명한다.
4개의 비트선 BLai-1 내지 BLai-4 중, 예를 들면 BLai-1을 선택하는 때에는, 비트선 제어 회로(203C) 측의 트랜스퍼 게이트 회로(207A-1)를 구동하는 구동 신호 BLC1 내지 BLC4 중, 신호 BLC1를 "H" 레벨로 하고, 다른 신호 BLC2 내지 4를 각각, "L" 레벨로 한다. 또한, 동시에, 비선택 비트선 제어 회로(20) 측의 트랜스퍼 게이트 회로(207B-1)를 구동하는 구동 신호 BLC1D 내지 BLC4D 중, 신호 BLC1D를 "L" 레벨로 하고, 다른 신호 BLC2D 내지 4D를 각각, "H" 레벨로 한다.
이에 따라, 선택된 비트선 BLai-1 만이 데이터 회로(206L-0 내지 206L-m)으로 접속된다.
이에 따라, 선택된 비트선 BLai-1 만이 데이터 회로(206L-0 내지 206L-m)으로 접속되고, 선택되어 있지 않은 비트선 BLai-2 내지 BLai-4는 각각, 비선택 비트선 제어 회로(20-0A 내지 20-mA)로 접속된다. 비선택 비트선 제어 회로(20-0A 내지 20-mA)는, 선택되지 않는 비트선 BLai-2 내지 BLai-4의 전위를 제어한다.
이상 설명한 바와 같이, 상기 제6 내지 제9 실시예에 따르면, 데이터 기입을 행할 때에, 적어도 하나의 비트선 제어 회로에 의해서, 비트선을 원하는 비트선 기입 제어 전압으로 충전한다. 이에 따라, 간단한 회로 구성으로, n 치 기입 데이터에 따른 비트선 기입 제어 전압을 비트선에 인가하는 비트선 전압 제어 회로가 실현된다. 따라서, 칼럼계 회로의 규모가 작아지고, 칩사이즈를 작게 할 수 있어, 고집적화에 알맞는 저렴한 n 치 기억 EEPROM을 얻을 수 있다.
예를 들면 메모리 셀로의 기입 데이터를 래치, 및 메모리 셀로부터의 판독 데이터를 감지·래치하는, 다치의 데이터 수를 2m(m은 2 이상의 자연수) = n 치로 했을 때, 플립 플롭 회로의 수를 m개로 할 수 있으므로, 칼럼계 회로의 회로 규모를 작게 할 수 있다. 그리고, 검증 중, 다시 기입을 행했는지의 여부를 판단하는 판단 회로를 구비하는데, 이 판단 회로를, 상기 검증 중에, 데이터 래치·센스 앰프에, 검증 판독 결과에 따라서, 갱신되어 가는 기입 데이터에 의해서 제어하도록 구성하고 있다.
또, 상기 다치의 데이터의 수 n은 2m-1＜n≤2m을 만족하는 자연수이면 좋다.
[제10 실시예]
도 81은, 본 발명의 제10 실시예에 관한 다치 기억식 EEPROM의 구성을 도시한 구성도이다.
도 81에 도시한 바와 같이, 메모리 셀이 매트릭스형으로 배치되어 구성되는 메모리 셀 어레이(301)에 대하여, 로우계 회로(302), 칼럼계 회로(303)가 설치된다.
로우계 회로(302)에는, 어드레스 버퍼(304)로부터 출력된 어드레스 신호를 수취하고, 수취한 어드레스 신호에 기초하여, 메모리 셀 어레이(301)의 로우를 선택하는 로우 디코더(302A)와, 로우 디코더(302A)의 출력에 기초하여, 메모리 셀 어레이(301)의 워드선을 구동하는 워드선 구동 회로(302B)가 포함되어 있다. 이 실시예에 관한 NAND형 EEPROM의 경우, 워드선은, 선택 게이트(SG) 및 제어 게이트(CG)를 선택하고, 워드선 구동 회로(302B)는, 제어 게이트/선택 게이트 구동 회로로도 불리운다. 제어 게이트/선택 게이트 구동 회로(302B)는, 어드레스 신호에 따라서 선택 게이트(SG) 및 제어 게이트(CG)를 선택하고, 선택된 선택 게이트 및 제어 게이트에, 기입 전압 및 판독 전압 등을 인가한다.
칼럼계 회로(303)에는, 어드레스 버퍼(304)로부터 출력된 어드레스 신호를 수취하고, 수취한 어드레스 신호에 기초하여, 메모리 셀 어레이의 칼럼을 선택하는 칼럼 디코더(303A)와, 칼럼 디코더(303A)의 출력에 기초하여, 메모리 셀 어레이(301)의 칼럼을 선택하는 칼럼 선택선을 구동하는 칼럼 선택선 구동 회로(303B)가 포함되어 있다.
또한, 칼럼계 회로(303)에는, 메모리 셀로의 기입 데이터를 일시적으로 유지하거나, 메모리 셀의 데이터를 판독하거나 하기 위한 비트선 제어 회로(303C)가 포함되어 있다. 비트선 제어 회로(303C)는, 데이터 입출력 회로(데이터 입출력 버퍼)(305)에 접속되어 있다. 비트선 제어 회로(303C)는, 데이터를 기입할 때, 데이터 입출력 버퍼(305)로부터 기입 데이터를 수취하고, 수취한 기입 데이터를 메모리 셀로 출력한다. 한편, 비트선 제어 회로(303C)는, 데이터를 판독할 때, 메모리 셀로부터 판독 데이터를 수취하고, 수취한 판독 데이터를 데이터 입출력 버퍼(305)로 출력한다.
데이터 입출력 버퍼(305)는, 데이터 입출력 제어를 행함으로써, EEPROM의 외부로부터 입력된 기입 데이터를 메모리 코어부로 유도하거나, 메모리 코어부로부터 판독된 판독 데이터를 EEPROM의 외부로 출력하거나 한다.
또한 데이터 입출력 버퍼(305)는, EEPROM의 외부와 메모리 코어부와의 인터페이스로서의 기능을 갖는다. 예를 들면 메모리 코어부로부터 판독되어온 4치 데이터를, 2비트의 데이터에 엔코드하여 외부로 출력하는 기능이나, EEPROM의 외부로 부터 2비트로 입력된 데이터를, 4치 데이터에 디코드하여, 메모리 코어부로 유도하는 기능 등을 갖고 있다.
도 82는, 도 81에 도시한 메모리 셀 어레이(301), 및 칼럼계 회로(303)의 구성을 도시한 구성도이다.
도 82에 도시한 바와 같이, 메모리 셀 어레이(301)에는, 메모리 셀 MC가 매트릭스형으로 배치되어 있다. 이 실시예에 따른 EEPROM에서는, 하나의 셀 MC가, 상호 직렬로 접속된 복수의 메모리 셀 트랜지스터 M1 내지 M4를 포함하고, NAND형의 셀 MC를 구성하고 있다. 셀 MC의 일단은, 선택 트랜지스터 S1을 통해 비트선 BL에 접속되고, 그 타단은 선택 트랜지스터 S2를 통해, 소스선 VS에 접속된다. 제어 게이트 CG를 공유하는 메모리 셀 트랜지스터 M의 그룹은 페이지라고 불리는 단위를 형성한다. 데이터의 기입 및 판독은, 페이지에서 동시에 행해진다. 또한, 4개의 제어 게이트 CG1 내지 CG4에 접속되는 메모리 셀 트랜지스터 M의 그룹은, 블록이라고 불리우는 단위를 형성한다. 페이지 및 블록은 각각, 제어 게이트/선택 게이트 구동 회로에 의해서 선택된다.
데이터 회로(306-0 내지 306-m)은 각각, 비트선 BL0 내지 BLm과, 데이터 입출력선 I/O와의 사이에 접속되어 있다. 데이터 회로(306-0 내지 306-m)는, 메모리 셀로의 기입 데이터를 일시적으로 기억하는 기능, 및 메모리 셀로부터의 판독 데이터를 감지 및 일시적으로 기억하는 기능을 갖고 있다.
도 83은, EEPROM이 4치 기억식일 때의, 메모리 셀 트랜지스터 M 의 임계치 전압과, 4개의 기입상태(4치 데이터 "0", "1", "2", "3")와의 관계를 도시한 도면이다.
EEPROM을 4치 기억으로 할 때에는, 하나의 메모리 셀 트랜지스터 M에, 4개의 기입 상태를 설치한다. 4개의 기입 상태는 각각, 메모리 셀 트랜지스터 M의 임계치 전압에 의해, 상호 구별된다.
도 83에 도시한 바와 같이, 전원 전압 Vcc가 3V인 EEPROM에서는, 데이터 "0"의 상태는, 데이터 소거 후의 상태와 동일하다고 하고, 예를 들면 부의 임계치를 갖게 한다. 또한, 데이터 "1"의 상태에는, 예를 들면 0.5V로부터 0.8V 사이의 임계치를 갖게 한다. 데이터 "2"의 상태에는 예를 들면, 1.5V로부터 1.8V 사이 임계치를 갖게 한다. 데이터 "3"의 상태에는, 예를 들면 2.5V로부터 2.8V 사이의 임계치를 갖게 한다.
메모리 셀 트랜지스터 M으로부터 데이터를 판독시에는, 제어 게이트 CG에, 3개의 판독 전압 VCG1R 내지 VCG3R을 순차 인가한다.
우선, 제어 게이트 CG에, 판독 전압 VCG1R을 인가한다. 이 때, 메모리 셀 트랜지스터 M이 온할지, 오프할지로, 기억되어 있는 데이터가 "0" 인지, "1", "2", "3" 인지가 검출된다. 계속하여, 판독 전압 VCG2R을 인가한다. 이에 따라, 기억되어 있는 데이터가 "1", "2", "3" 인지가 검출된다. 또한 계속하여, 판독 전압 VCG3R을 인가하면, 기억되어 있는 데이터가 "2" 인지, "3" 인지가 검출된다. 판독 전압 VCG1R, VCG2R, VCG3R 중 하나의 예는, 각각 0V, 1V, 2V이다.
또한, 도 83에 도시한 전압 VCG1V, VCG2V, VCG3V는, 검증 판독 전압이라고 불리는 것으로, 데이터가 충분히 기입되었는지의 여부를 체크할 (검증 동작) 때에 사용되는 판독 전압이다. 검증 판독 전압은, 데이터를 기입한 후에 제어 게이트 CG에 인가된다. 검증 판독 전압이 제어 게이트 CG에 인가되었을 때, 메모리 셀 트랜지스터 M이 온할지 오프할지로, 메모리 셀 트랜지스터 M의 임계치가, 기입된 데이터에 따른 범위까지 시프트되어 있는지의 여부를 알 수 있다. 이것을 이용하여, 충분한 기입이 행해졌는지의 여부를 체크한다. 검증 판독 전압 VCG1V, VCG2V, VCG3V 중 하나의 예는, 각각0. 5V,1. 55V, 2.5V이다.
도 84는 도 82에 도시한 데이터 회로(306)의 구성을 도시한 구성도이다.
도 84에 도시한 바와 같이, 데이터 회로(306)는, 비트선 BL에 트랜스퍼 게이트 회로(307)를 통해 접속된다. 데이터 회로(306)는, 비트선 BL을 프리차지하기 위한 비트선 프리 차지 회로(308)와, 비트선 BL을 리세트하기 위한 비트선 리세트 회로(309)와, 기입 데이터 및 판독 데이터를 기억하는 기능을 갖는 데이터 제어 회로(310)와, 데이터 제어 회로(310)가 기억하고 있는 데이터에 따라서, 비트선 BL의 전압을, 비트선 기입 제어 전압으로 설정하기 위한 비트선 기입 전압 제어 회로(311)와, 데이터 제어 회로(310)와 데이터 입출력선 I/O를 접속하기 위한 칼럼 게이트 회로(312)를 포함하고 있다.
3개의 데이터 제어 회로(310-1, 310-2, 310-3)는 각각, 데이터 "1"의 기입을 하는지의 여부, 데이터 "2"의 기입을 하는지의 여부, 데이터 "3"의 기입을 하는지의 여부를 기억한다.
칼럼 게이트 회로(312)는, n 채널 MOS 트랜지스터 Qn1, Qn2, Qn3에 의해 구성된다. n 채널 MOS 트랜지스터 Qn1, Qn2, Qn3은 각각, 칼럼 선택 신호 CSL에 따라서, 3개의 데이터 제어 회로(310-1, 310-2, 310-3)와, 3개의 데이터 입출력선 I/O1, I/O2, I/O3 선과의 접속을 제어한다.
칼럼 디코더(313)은, 인버터 회로Ⅱ와 NAND 회로(G1)로 구성된다. 칼럼 디코더(313)는, 칼럼 선택 신호 CSL을 출력하고, 칼럼 활성화 신호 CENB가 "H" 레베일 때, 어드레스 신호에 따라서 데이터 회로(306-0 내지 306-m)중 어느 하나, 혹은 데이터 회로(306-0 내지 306-m) 중 몇개인가를 선택한다.
칼럼 디코더(313)에 의해서 선택된 데이터 회로(306)에서는, 데이터 제어 회로 310-1 내지 310-3과, 데이터 입출력선 I/O1 내지 I/O3이 상호 접속된다. 이에 따라, 기입 데이터가, 데이터 입출력선 I/O1, I/O2, I/O3으로부터 데이터 제어 회로(310-1 내지 310-3)로 입력할 수 있게 된다.
도 85는 데이터를 기입할 때의 기입 데이터와 데이터 입출력선 I/O1 내지 I/O3의 전위 레벨과의 관계를 도시한 도면이다.
마찬가지로, 판독 데이터가 데이터 제어 회로(310-1 내지 310-3)로부터 데이터 입출력선 I/O1 내지 I/O3으로 출력할 수 있게 된다.
도 86은, 데이터를 판독할 때의 판독 데이터와, 데이터 입출력선 I/O1 내지 I/O3의 전위 레벨과의 관계를 도시한 도면이다.
비트선 기입 전압 제어 회로(311-1 내지 311-3)는, 데이터 제어 회로(310-1 내지 310-3) 마다 설치된다. 비트선 기입 전압 제어 회로(311-1 내지 311-3)는 각각, 데이터 제어 회로(310-1 내지 310-3)의 노드 Nai에 접속된다. 노드 Nai (i=1, 2, 3)는, 데이터 제어 회로(310-1 내지 310-3)의 노드 Nci의 반전 신호이다.
기입 전압 제어 회로(311-1 내지 311-3)는 각각, n 채널 MOS 트랜지스터 Qn4와 Qn5, Qn6과 Qn7, Qn8와 Qn9에 의해 구성된다. 비트선 기입 전압 제어 회로(311-1 내지 311-3)는, 데이터 제어 회로(310-1 내지 310-3)에 기억된 데이터에 따라서, 비트선 기입 제어 전압 VBL1, VBL2, VBL3을 비트선 BL로 출력한다.
비트선 프리 차지 회로(308)는, p 채널 MOS 트랜지스터 Qp1에 의해 구성된다. p 채널 MOS 트랜지스터 Qp1은, 비트선 프리 차지 신호 PRE에 따라서, 비트선 BL을 전원 전압 Vcc로 충전한다.
본 발명에 관한 EEPROM에서는, 비트선 프리 차지 회로(308)가, 비트선 기입 전압 제어 회로의 하나로서 위치가 부여되고 있고, 비트선 프리 차지 회로(308)가 비트선 BL에 부여하는 전원 전압 Vcc는, 비트선 기입 제어 전압 VBL의 하나(후술하는 바와 같이, "0" 기입시의 전압)으로서 사용된다. 이 때문에, 비트선 기입 제어 전압 발생 회로는 4개의 비트선 기입 제어 전압을 전부 발생할 필요없이, 3개만 발생하면 좋고, 회로 규모를 작게 할 수 있다.
비트선 리세트 회로(309)는, n 채널 MOS 트랜지스터 Qn10에 의해 구성된다. n 채널 MOS 트랜지스터 Qn10은, 비트선 리세트 신호 RSET에 따라서, 비트선 BL을 접지 전압 OV로 방전시킨다.
트랜스퍼 게이트 회로(307)는, n 채널 MOS 트랜지스터 Qn11, Qn12, Qn13에 의해 구성된다. n 채널 MOS 트랜지스터 Q11, Qn12, Qn13는 각각 트랜스퍼 게이트 구동 신호 BLC에 따라서, 데이터 회로(306)와 비트선 BL과의 전기적인 접속을 제어한다.
도 87은, 도 84에 도시한 데이터 회로(306)를 구비하는 EEPROM의 기입 동작을 도시한 동작 파형도이다.
이하, 도 87에 따라서, 제어 게이트 CG2가 선택되어 있는 상태를 예로 들고, 제10 실시예에 관한 EEPROM의 기입 동작을 설명한다.
우선, 비트선 리세트 신호 RESET가 "L" 레벨로 되고, n 채널 MOS 트랜지스터 Qn10이 오프하고, 비트선 BL은 플로팅된다.
계속해서, 비트선 프리 차지 신호 PRE가 "L" 레벨로 되고, p 채널 MOS 트랜지스터 Qp1이 온하고, 비트선 BL은, 비트선 기입 제어 전압 VBL의 하나인 전압 Vcc로 충전된다. 여기서, n 채널 MOS 트랜지스터 Qn11의 임계치 분의 전압 강하가 문제가 될 때는, 트랜스퍼 게이트 구동 신호 BLC를 승압하면 좋다. 계속해서, 비트선 프리 차지 신호 PRE가 "H"레벨로 되고, 비트선 BL은, 다시 플로팅된다. 플로팅된 비트선 BL의 전압은, 전압 Vcc(예를 들면 3V) 그대로이다.
계속해서, 비트선 기입 제어 전압 VBL1이 예를 들면 2V, 비트선 기입 제어 전압 VBL2이 예를 들면 1V, 비트선 기입 제어 전압 VBL3이 예를 들면 0V로 된다.
이 후, 기입 제어 신호 PRO1, PRO2, PRO3이 순차, "H" 레벨로 된다. 그리고, 데이터 "1"을 기입할 때에는, n 채널 트랜지스터 Qn5가 온, n 채널 트랜지스터 Qn7, Qn9가 오프하므로, 비트선 BL의 전압은 2V(VBL1)가 된다. 마찬가지로, 데이터 "2"를 기입할 때에는, n 채널 트랜지스터 Qn7이 온, n 채널 트랜지스터 Qn5, Qn9가 오프하므로, 비트선 BL의 전압은 1V(VBL2)가 된다. 또한, 데이터 "3"을 기입할 때에는, n 채널 트랜지스터 Qn9가 온, n 채널 트랜지스터 Qn5, Qn7이 오프하므로, 비트선 BL의 전압은 0V(VBL3)가 된다. 또한, 데이터 "0"을 기입할 때에는, n 채널 트랜지스터 Qn5, Qn7, Qn9가 각각 오프하므로, 비트선 BL의 전압은 변화하지 않고, 3V(Vcc) 그대로이다.
계속해서, 선택된 블록의 선택 게이트 SG1이 전원 전압 Vcc에, 비선택의 제어 게이트 CG1, CG3, CG4가 제어 게이트 기입 제어 전압 VM(예를 들면 10V)로, 선택된 제어 게이트 CG2가 제어 게이트 기입 전압 VPP(예를 들면 18V)로, 선택 게이트 SG2가 0V로 되어 기입이 행해진다.
이와 같이, 제10 실시예에 관한 EEPROM에서는, 데이터 "0"을 기입하기 위한 비트선 기입 제어 전압 VBL을 다음과 같이 하여 인가하므로, 이 전압을 일부러 발생할 회로를 필요로 하지 않는다. 즉, 비트선 프리 차지 회로(308)을 사용하여 비트선 BL을 미리 전압 Vcc로 충전해 놓는다. 이 후, 비트선 BL의 전압을 기입 데이터에 따른 전압으로 하기 전에, 충전된 비트선 BL을 플로팅하고, 비트선 BL의 전위를 충전 상태인 채로 한다. 충전된 비트선 BL의 전위는, 그대로, 데이터 "0"을 기입 할 때의 비트선 기입 제어 전압으로서 이용한다. 따라서, 비트선 BL의 전압을, 데이터 "0"의 기입에 따른 전압으로 하기 위한 회로를 생략할 수 있다.
만일, 비트선 BL을 플로팅하지 않고 데이터 "0"을 기입하고자 하면, 노드 Na1, Na2, Na3이 전부 "L"이면, 비트선 BL의 전압을 데이터 "0"의 기입에 따른 전압으로 하기 위한 회로가 필요하다. 이 때문에, 트랜지스터의 수, 및 배선의 수가 많아져서, 회로의 면적이 커지고, 집적도의 향상이라는 기술적인 요구를 달성할 수 없게 된다.
그러나, 이 제10 실시예에서는, 상기 회로의 면적이 커진다고 하는 사정을 해소할 수 있으므로, 집적도의 향상이라는 기술적인 요구를 만족할 수 있다.
또, 제10 실시예에 관한 EEPROM은, 하기하는 바와 같은 변형이 가능하다.
비트선 기입 제어 전압 VBL을, 기입 데이터에 따라서 바꾸는 것은, 메모리 셀 트랜지스터 M2의 부유 게이트에 기억하는 전하량을, 기입 데이터에 의해서 다르게 하기 위해서이다. 그러나, 부유 게이트에 전하가 주입되는 원리로부터 생각하면, 데이터 "0"을 기입할 때를 제외하고, 데이터 "1", "2", "3"을 기입할 때의 비트선 기입제어 전압 VBL은, 전부 동일하(예를 들면 0V)더라도 상관없다. 이와 같은 때에는, 제어 게이트 CG에 부여하는 전압을 기입 데이터에 의해서 바꾸는, 혹은 제어 게이트 CG에 전압을 부여할 때(일반적으로, 기입 펄스폭이라고 불리우고 있는 시간)를, 기입 데이터에 의해서 바꾸면, 동일한 효과를 얻을 수 있다.
예를 들면 데이터 "1"을 기입할 때의 비트선 기입 제어 전압을 상기한 전압 VBL2, 데이터 "2", "3"를 기입할 때의 비트선 기입 제어 전압을 상기한 전압 VBL3으로서 좋다. 혹은, 예를 들면 데이터 "1", "2"를 기입할 때의 비트선 기입 제어 전압을 상기한 전압 VBL2, 데이터 "3"을 기입할 때의 비트선 기입 제어 전압을 상기한 전압 VBL3으로서도 좋다.
또한, 도 87의 동작 파형도에 도시한 동작에서는, 시각 t1로부터 시각 t2의 사이, 기입 제어 신호 PRO1이 "H" 레벨로 되고, 데이터 "1"을 기입할 때에는, 비트선 BL의 전압을 상기한 전압 VBL1로 하고, 시각 t3으로부터 시각 t4의 사이, 기입 제어 신호 PRO2가 "H" 레벨로 되고, 데이터 "2"을 기입할 때에는, 비트선 BL의 전압을 상기한 전압 VBL2로 하여 시각 t5로부터 시각 t6의 사이, 기입 제어 신호 PRO3이 "H" 레벨로 되고, 데이터 "3"을 기입할 때에는, 비트선 BL의 전압을 상기한 전압 VBL3로 한다.
이것을, 전압 VBL1의 전압원, 전압 VBL2의 전압원, 전압 VBL3의 전압원을 각각 공통화하고, 시각 t1로부터 시각 t3의 사이, 전압 VBL1을, 시각 t3으로부터 시각 t5의 사이, 전압 VBL2를, 시각 t5로부터 시각 t7의 사이, 전압 VBL3을, 공통화된 전압원으로부터 발생시키도록 하여도 좋다. 혹은, 기입 신호 PRO1, PRO2, PRO3을 각각 공통화하고, 시각 t1로부터 시각 t2의 사이만, 모든 신호를 일괄해서 "H" 레벨로해도 좋다.
또한, 미리 충전되고, 플로팅되는 비트선 BL의 전압은 Vcc가 아니어도 상관 없다. 예를 들면 충전되는 비트선 BL의 전압을, 데이터 "1", 데이터 "2", 데이터 "3" 중 어느 하나에 따른 전압 2V, 1V, 0V로 해도 좋다. 이 때에는, 예를 들면 검증 회로, 비트선 리세트 회로 등 비트선 BL에 접속되어 있는 기존의 회로를 사용하여, 비트선 BL을, 데이터에 따른 전압으로 충전하는 구성으로 하는 것이 바람직하다. 즉, 회로의 면적을 증가시키지 않고서 끝나기 때문이다.
다음에, 데이터 제어 회로(310)의 구체적인 회로의, 하나의 예를 설명한다.
도 88a는, 본 발명의 제10 실시예에 관한 반도체 기억 장치가 갖는 데이터 제어 회로(310)의 구성을 도시한 도면이다.
도 88a에 도시한 바와 같이, 데어터 제어 회로310-i (i=1, 2, 3)는, 노드 Nai에 접속되는 입출력 단자(315)와, 노드 Nci에 접속되는 반전 입출력 단자(315B)를 갖는 플립 플롭 회로(314i)와, 검증 회로(316i)를 포함한다.
플립 플롭 회로(314i)의 반전 입출력 단자(315B)의 신호 레벨은, 입출력 단자(315)의 신호 레벨과 역상(逆相)이다. 플립 플롭 회로(314i)의 반전 입출력 단자(315B)는, 데이터 입출력선 I/O 및 비트선 BL에 각각, 전기적으로 결합되어 있다. 이 때문에, 플립 플롭 회로(314i)는 각각 메모리 셀로의 기입 데이터 정보, 및 메모리 셀로부터의 판독 데이터 정보를 각각 기억할 수 있다.
검증 회로(316i)는, p 채널 MOS 트랜지스터 Qp2, Qp3로 구성된다. P 채널 MOS 트랜지스터 Qp2의 게이트에는, 노드 Nai의 전위가 공급되고, p 채널 MOS 트랜지스터 Qp3의 게이트에는, 검증 신호 VRFYBi가 공급된다. 검증 회로(316i)는, 노드 Nai(i=1, 2, 3)가 "L" 레벨일 때, 검증 신호 VRFYBi가 "L"레벨로 되면, 노드 Nbi에 전원 전압 Vcc를 공급한다.
또한, 노드 Nci와 노드 Nai와의 사이에 직렬로 접속되어 있는 n 채널 MOS 트랜지스터 Qn14는, 트랜스퍼 게이트 회로이고, 트랜스퍼 게이트 구동 신호 RVi(i=1, 2, 3)에 따라서, 노드 Nci와 노드 Nbi와의 전기적인 접속을 제어한다. 트랜스퍼 게이트 구동 신호 RYi가 "H" 레벨로 되면 노드 Nci와 노드 Nbi는 전기적으로 접속된다.
도 88b는 도 88a에 도시한 플립 플롭 회로(314i)의 회로도이다. 플립 플롭 회로(314i)는, p 채널 MOS 트랜지스터 Qp4, Qp5, Qp6, Qp7과, n 채널 MOS 트랜지스터 Qn15, Qn16, Qn17, Qn18에 의해 구성된다. 그리고, 데이터를 기입할 때에는, 기입 데이터 정보를 래치, 또한 데이터를 판독할 때에는, 비트선의 전위를 감지하고, 판독 데이터 정보를 래치한다.
도 89는, 도 88a에 도시한 데이터 제어 회로(310i)를 구비하는 EEPROM의 판독 동작과, 기입 동작 후에 행해지는 검증 판독 동작을 도시한 동작 파형도이다.
이하, 도 89에 따라서, 제10 실시예에 관한 EEPROM의 판독 동작, 및 검증 판독 동작을, 제어 게이트 CG2가 선택되어 있는 상태를 예로 들어, 설명한다.
우선, 비트선 리세트 신호 RESET가 "L" 레벨이 되고, 비트선 BL이 플로팅된다. 계속해서, 비트선 프리차지 신호 PRE가 "L" 레벨이 되고, 비트선 BL이 전원 전압 Vcc로 충전된다. 이 후, 비트선 프리차지 신호 PRE가 "L" 레벨이 되고, 비트선 BL이 다시 플로팅된다.
이 후, 통상의 판독 동작을 행할 때에는, 선택된 제어 게이트 CG2에, 판독 전압 VCGiR(1=1, 2, 3)이 인가된다. 판독 전압 VCGiR중 하나의 예는, 도 83에 표시되어 있다. 비선택의 제어 게이트 CG1, CG3, CG4, 선택 게이트 SG1, SG2에는 각각, 전압 Vcc이 인가된다.
또한, 검증 판독 동작을 행할 때에는, 선택된 제어 게이트 CG2에, 검증 판독 전압 VCGiV(i=1,2,3)가 인가된다. 검증 판독 전압 VCGiV중 하나의 예는, 판독 전압 VCGiR과 같이, 도 83에 표시되어 있다. 검증 판독 동작을 행할 때에도 또, 비선택 제어 게이트 CG1, CG3, CG4, 선택 게이트 SG1, SG2에는 각각, 전압 Vcc이 인가된다.
이러한 통상의 판독, 및 검증 판독에 있어서, 메모리 셀 트랜지스터 M2 임계치가, 판독 전압 VCGiR이하, 또는 검증 판독 전압 VCGiV 이하의 경우는, 비트선 BL의 전위는 "L" 레벨이 된다. 한편, 메모리 셀 트랜지스터 M2의 임계치가, 판독 전압 VCGiR이상, 또는 검증 판독 VCGiV 이상의 경우는, 비트선의 전위는 "H" 레벨이 된다.
이 후, 검증 판독 동작일 때에는, 파선으로 도시한 바와 같이 검증 신호 VRFYBi가 "L" 레벨이 되고, 노드 Nai가 "L" 레벨인 경우에만, 비트선 BL의 전위는, 메모리 셀 트랜지스터 M2의 상태에 관계 없이, "H" 레벨이 된다. 계속해서, 센스 앰프 활성 신호 SENi가 "L" 레벨, SENBi가 "H" 레벨, 래치 활성 신호 LATi가 "L" 레벨, LATBi가 "H" 레벨이 되고, 플립 플롭 회로(314i)가 비활성화된다. 플립 플롭 회로(314i)가, 비활성이 된 후, 트랜스퍼 게이트 구동 신호RVi가 "H" 레벨이 되고, 노드 Nbi와 노드 Nci가 전기적으로 접속된다. 노드 Nbi와 노드 Nci가 전기적으로 접속된 후, 센스 앰프 활성 신호SENi를 "H" 레벨, SENBi를 "L" 로 하고, 플립 플롭 회로(314i)를 활성화한다. 플립 플롭 회로(314i)가 활성화 되고, 또한 비트선 BL에 접속됨으로써, 비트선 BL의 전압이 감지된다. 또한 이 후, 래치 활성 신호(LATi)를 "H" 레벨, LATBi를 "L" 레벨로 함으로써, 감지된 비트선 BL의 전압(정보)이, 플립 플롭 회로(314i)에 래치된다.
또한, 비트선 BL의 전압중, (*1)은 메모리 셀 트랜지스터의 임계치가 VCGi 이상의 경우, (*2)는 메모리 셀 트랜지스터의 임계치가 VCGi 이하의 경우, (*3)는 검증 판독 시에 노드 Nai가 "L" 레벨의 경우이다.
이러한 동작을, 데이터 제어 회로(310-1, 310-2, 310-3)에 관해서 반복함으로써, 데이터의 판독, 및 기입된 데이터의 검증 판독이 각각 실행된다.
데이터 제어 회로(310-1)는, 통상의 판독시에, 메모리 셀 트랜지스터 M에 기억되어 있는 데이터가 "1" 혹은 "2" 혹은 "3"인지의 여부를 검출하고, 또한, 검증 판독시에 메모리 셀 트랜지스터 M에 기입된 데이터가 "1" 상태에 도달하는지의 여부를 검출한다. 마찬가지로, 데이터 제어 회로(310-2)는, 통상의 판독시에, 메모리 셀 트랜지스터 M에 기억되어 있는 데이터가 "2" 혹은 "3"인지의 여부를 검출하고, 또한, 검증 판독시에, 메모리 셀 트랜지스터 M에 기입된 데이터가 "2" 상태에 도달하는지의 여부를 검출한다. 또한, 데이터 제어 회로(310-3)는, 통상의 판독시에, 메모리 셀 트랜지스터 M에 기억되어 있는 데이터가 "3"인지의 여부를 검출하고, 또한, 검증 판독시에, 메모리 셀 트랜지스터 M에 기입된 데이터가 "3" 상태에 도달하는지의 여부를 검출한다.
다음에, 데이터 제어 회로(310)가 구체적인 회로의, 다른 예를 설명한다.
도 90a는 본 발명의 제10 실시예에 관한 반도체 기억 장치가 갖는 데이터 제어 회로(310)의 다른 예의 구성을 도시한 구성도이다.
도 90a에 도시한 바와 같이, 데이터 제어 회로(310A-i (i=1,2,3))는, 노드 Nai에 접속되는 입출력 단자(315)와, 노드 Nci에 접속되는 반전 입출력 단자(315B)를 갖는 플립 플롭 회로(314Ai)와, 비트선 BL의 데이터의 플립 플롭 회로(314Ai)에의 전달을 제어하는 데이터 전달 제어 회로(317i(i=1,2,3))를 포함한다.
플립 플롭 회로(314Ai)의 반전 입출력 단자가 단자(315B)의 신호 레벨은, 입출력 단자(315)의 신호 레벨과 역상이다. 플립 플롭 회로(314Ai)의 입출력 단자(315)는 전달 제어 회로(317i)에 접속되고, 반전 입출력 단자(315B)는 데이터 입출력선 I/O에 접속되어 있다. 이 때문에, 플립 플롭 회로(314Ai)는 각각, 도 88a 및 도 88b에 표시된 플립 플롭 회로(314i)와 같이, 메모리 셀에의 기입 데이터 정보, 및 메모리 셀로부터의 판독 데이터 정보를 각각 기억할 수 있다.
데이터 전달 제어 회로(317i)는 전원 전위Vcc와 접속 전위Vss 사이에 직렬로 접속된 p 채널 MOS 트랜지스터 Qp8, n 채널 MOS 트랜지스터 Qn19, Qn20으로 구성된다. p 채널 MOS 트랜지스터 Qp8는, 신호 LTRSTi가 "L" 레벨이 될 때, 노드 Nai를 "H" 레벨로 리세트한다. 또한, n 채널 MOS 트랜지스터 Qn19, Qn20은 노드 Nbi 의 전위가 "H" 레벨이고, 또한 신호DTCi가 "H" 레벨이 될 때, 노드 Nai를 "L"레벨로 한다.
도 90b는 도 90a에 도시한 플립 플롭 회로(314Ai)의 회로도이다. 플립 플롭 회로(314Ai)는, CMOS형 인버터(12)의 출력을 CMOS형 인버터(13)의 입력에 접속하고, CMOS형 인버터(13)의 출력을 CMOS형 인버터(12)의 입력에 접속한 크로스커플형 래치로 구성된다.
도 91는 도 90a에 도시한 데이터 제어 회로(314i)를 구비한 EEPROM의 판독 동작과, 기입 동작 후에 행해지는 검증 판독 동작을 도시한 동작파형도이다.
이하, 도 91에 따라서, EEPROM의 판독 동작, 및 검증 판독 동작을, 제어 게이트 CG2가 선택되어 있는 상태를 예로 들어 설명한다.
우선, 비트선 리세트 신호RESET가 "L" 레벨이 되고, 비트선 BL이 플로팅된다. 이 후, 통상의 판독일 때에는, 신호LTRSTi가 "L"레벨이 되고, 노드 Nai가 "H" 레벨로 리세트된다. 계속해서, 비트선 프리차지 신호 PRE가 "L" 레벨이 되고, 비트선 BL이 전원 전압 Vcc에 충전된다. 이 후, 비트선 프리차지 신호 PRE가 "H" 레벨이 되고, 비트선 BL이 다시 플로팅된다.
이 후, 통상의 판독 동작을 행할 때에는, 선택된 제어 게이트 CG2에, 판독 전압VCGiR (i=1,2,3)이 인가된다. 판독 전압VCGiR중 하나의 예는, 도 83에 표시되어 있다. 비선택의 제어 게이트 CG1, CG3, CG4 선택 게이트 SG1, SG2에는 각각, 전압Vcc이 인가된다.
또한, 검증 판독 동작을 행할 때에는, 선택된 제어 게이트 CG2에, 검증 판독 전압VCGiV (i=1,2,3)가 인가된다. 검증 판독 전압VCGiV중 하나의 예는, 판독 전압VCGiR 과 같이, 도 83에 표시되어 있다. 검증 판독 동작을 행할 때에도 또, 비선택의 제어 게이트 CG1, CG3, CG4, 선택 게이트 SG1, SG2에는 각각, 전압 Vcc이 인가된다.
이러한 통상의 판독, 및 검증 판독에 있어서, 메모리 셀 트랜지스터 M2의 임계치가, 판독 전압 VCGiR이하, 또는 검증 판독 전압VCGiV 이하의 경우는, 비트선 BL의 전위는 "L" 레벨이 된다. 한편, 메모리 셀 트랜지스터 M2 임계치가, 판독 전압VCGiR이상, 또는 검증 판독VCGiV 이상의 경우는, 비트선의 전위는 "H" 레벨이 된다.
이 후, 검증 판독 동작일 때에는, 신호DTCi가 "H"이 되고, 또한, 비트선 BL의 전위가 "H" 레벨인 경우에만, n 채널 MOS 트랜지스터 Qn19가 온하고 있기 때문에, 노드 Nai의 전위는 "L" 레벨이 된다. 비트선 BL의 전위가 "L" 레벨의 경우는, n 채널 MOS 트랜지스터 Qn19가 "오프" 하고 있기 때문에, 노드 Nai의 전위는 변하지 않는다. 또, 비트선 BL의 전압중, (*4)은 메모리 셀 트랜지스터의 임계치가 VCGi 이상의 경우, (*5)는 메모리 셀 트랜지스터의 임계치가 VCGi 이하의 경우, 통상 판독시의 노드 Nai의 전압중, (*6)은 메모리 셀 트랜지스터의 임계치가 VCGi 이하의 경우(*7)는 메모리 셀 트랜지스터의 임계치가 VCGi 이상의 경우, 검증 판독시의 노드 Nai의 전압중, (*8)은 메모리 셀 트랜지스터 임계치가 VCGi 이하의 경우, (*9)는 메모리 셀 트랜지스터 임계치가 VCGi 이상의 경우이다.
이러한 동작을, 데이터 제어 회로(310A-1, 310A-2, 310A-3)에 관해서 반복하는 것으로, 데이터의 판독, 및 기입된 데이터의 검증 판독이 각각 실행된다. 데이터 제어 회로(310A-1)는, 통상의 판독시에, 메모리 셀 트랜지스터 M에 기억되어 있는 데이터가 "1" 혹은 "2" 혹은 "3"인지의 여부를 검출하고, 또한, 검증 판독시에, 메모리 셀 트랜지스터 M에 기입된 데이터가 "1" 상태에 도달하는지의 여부를 검출한다. 마찬가지로, 데이터 제어 회로(310A-2)는, 통상의 판독시에, 메모리 셀 트랜지스터 M에 기억되어 있는 데이터가 "2" 혹은 "3" 인지의 여부를 검출하고, 또한, 검증 판독시에, 메모리 셀 트랜지스터 M에 기입된 데이터가 "2" 상태에 도달하는지의 여부를 검출한다. 또한, 데이터 제어 회로(310A-3)는, 통상의 판독시에, 메모리 셀 트랜지스터 M에 기억되어 있는 데이터가 "3"인지의 여부를 검출하고, 또한, 검증 판독시에, 메모리 셀 트랜지스터 M에 기입된 데이터가 "3" 상태에 도달하는지의 여부를 검출한다.
도 84에 도시한 데이터 제어 회로(310)가, 도 88a에 표시된 회로, 및 도 90a에 표시된 회로중 어느 하나로 구성되어 있어도, 기입 동작과 검증 판독 동작을 반복해가면, 4치의 데이터가 메모리 셀 트랜지스터 M에 기입된다. 페이지를 구성하는 메모리 셀의 전부에 관해서 데이터의 기입이 완료하면, 모든 데이터 회로(306-0 내지 306-m)의 기입 데이터는, 전부 "0"이 된다. 이것은, 검증 판독의 결과, 기입이 성공한 것이 확인되면, 기입 데이터가, 도 92에 도시한 바와 같이 변경되기 때문이다.
도 92는 데이터 회로(306)의 기입 데이터의 변경의 모습을 도시한 도면이다. 모든 데이터 회로(306-0 내지 306-m)의 기입 데이터를 검출하고, 검출한 결과, 전부 "0" 레벨이면, 데이터의 기입 동작은 종료된다. 또, 기입 동작은, 데이터가 충분히 원하는 상태로 도달하는 것을 확인한 후에 행해진다.
도 93은, 데이터 회로(306)의 기입 데이터를 검지하고, 데이터의 기입 동작이 종료하는지의 여부를 검출하는 데이터 기입 종료 검지 회로(318)의 상세한 회로도이다.
도 13에 도시한 바와 같이, 데이터 기입 종료 검지 회로(318)는, 각 데이터 회로(306)마다 설치된다. 검지 회로(318-1 내지 318-m)는 각각, 데이터 회로(306-0 내지 306-m)의 기입 데이터를 검출하고, 전부 "0" 레벨인 경우는, 데이터 기입 종료 신호를 출력한다.
검지 회로(318-1 내지 318-m) 각각, n 채널 MOS 트랜지스터 Qn100 내지 Qn105로 구성된다. n 채널 MOS 트랜지스터 Qn100와 Qn101은, 데이터 제어 회로 310-1의 노드 Na1가 "L"레벨인지의 여부를 검출한다. n 채널 MOS 트랜지스터 Qn102와 Qn103는, 데이터 제어 회로(310-2)의 노드 Na2가 "L" 레벨인지의 여부를 검출한다. n 채널 MOS 트랜지스터 Qn104와 Qn105는, 데이터 제어 회로(310-3)의 노드 Na3이 "L"레벨인지의 여부를 검출한다. 신호 PCHK1, PCHK2, PCHK3가 전부 "H"로 되어 신호선 PEND1, PEND2, PEND3이 전부 접지 전위Vss에, 전기적으로 접속되어 있지 않으면, 데이터 기입 종료 신호가 출력되고, 데이터의 기입은 종료된다. 여기서는, 신호 PCHK1, PCHK2, PCHK3를 별도로 하였지만, 공통적인 신호라도 좋다. 또한, 신호선 PEND1, PEND2, PEND3을 별도로 하였지만, 공통적인 신호라도 좋다.
[제11 실시예]
다음에, 본 발명의 제11 실시예에 관한 다치 기억식 EEPROM에 관해서 설명한다. 또, 이 설명은, 제10 실시예에 관한 EEPROM과 동일한 부분에 관해서는 동일한 참조 부호를 붙여서, 다른 부분을 중심으로 행하기로 한다.
도 94는, 본 발명의 제11 실시예에 관한 다치 기억식 EEPROM을 구비한 데이터 회로의 구성을 도시한 구성도이다.
제11 실시예에 관한 EEPROM과 제10 실시예에 관한 EEPROM과의 제1 상위점은, 데이터 회로(306)에 포함되어 있는 데이터 제어 회로(310-1 내지 310-3)를, 비트선 BL의 양끝에 분산시켜서 배치한 것이다.
또한, 제2 상위점은, 제10 실시예의 3개의 비트선 기입 전압 제어 회로(311)중, 0V의 비트선 기입 제어 전압VBL3을 출력하는 회로(311-3)를 생략하고, 데이터 제어 회로(310-3)에 포함되어 있는 플립 플롭 회로의 "L" 레벨의 출력(0V)을, 전압 VBL3에 이용하는 것이다.
또한, 제3 상위점은, 데이터 제어 회로(310-3)에 포함되어 있는 플립 플롭 회로의 "H" 레벨의 출력(Vcc=3V)을, 데이터 "0"을 기입하기 위한 비트선 기입 제어 전압 VBL에 이용한 것이다.
또한, 도 94에 도시한 데이터 제어 회로(310-1 내지 310-3)의 회로는, 예를 들면 도 88a에 도시한 데이터 제어 회로(310-1 내지 310-3)의 회로와 동일하다.
도 95는 도 94에 도시한 데이터 회로를 구비하는 EEPROM의 기입 동작을 도시한 동작 파형도이다.
이하, 도 95에 따라서, 제어 게이트 CG2가 선택되어 있는 상태를 예로 들어, 제11 실시예에 관한 EEPROM의 기입 동작을 설명한다.
우선, 비트선 리세트 신호RESET가 "L" 레벨로 되고, 비트선 BL은 플로팅된다. 계속해서, 트랜스퍼 게이트 구동 신호RV3가 "H" 레벨, 검증 신호VRFYB3가 "L" 레벨이 된다. 데이터 "0" 또는 데이터 "1" 또는 데이터 "2"를 기입할 때에는 각각, 플립 플롭 회로(314-3)로부터 "H" 레벨의 출력이 비트선 BL로 공급된다. 그리고, 비트선 BL은, 비트선 기입 제어 전압 VBL중 1개인 전압 Vcc로 충전된다. 한편, 데이터 "3"을 기입할 때에는, 플립 플롭 회로(314-3)로부터 "L" 레벨의 출력이 비트선 BL에 공급된다. 그리고, 비트선 BL은, 비트선 기입 제어 전압 VBL중 다른 하나인 0V가 된다. 계속해서, 트랜스퍼 게이트 구동 신호RV3이 "L" 레벨, 검증 신호VRFYB3가 "L" 레벨이 되면, 비트선 BL은 다시 플로팅된다.
이 후, 기입 제어 신호PRO1, PRO2가 각각 "H" 레벨이 된다. 그리고, 데이터 "1"을 기입할 때에는, n 채널 트랜지스터 Qn5가 온, Qn7이 오프하기 때문에, 비트선 BL의 전압은 2V(VBL1)가 된다. 마찬가지로, 데이터 "2"를 기입할 때에는, n 채널 트랜지스터 Qn5가 오프, Qn7가 온하기 때문에, 비트선 BL의 전압은 1V(VBL2)가 된다. 또한, 데이터 "3"을 기입할 때에는, n 채널 트랜지스터 Qn5, Qn7가 모두 오프하기 때문에, 비트선 BL의 전압은 변화하지 않고, 0V인 채로 있다. 동시에, 데이터 "0"을 기입할 때에는, n 채널 트랜지스터 Qn5, Qn7가 모두 오프하기 때문에, 비트선 BL의 전압은 변화하지 않고, 전압Vcc인 채로 있다.
계속해서, 선택된 블록의 선택 게이트 SG1이 전원 전압Vcc에, 비선택의 제어 게이트 CG1, CG3, CG4가 제어 게이트 기입 제어 전압VM(예를 들면 10V)이 선택된 제어 게이트 CG2가 제어 게이트 기입 전압VPP(예를 들면 18V)에, 선택 게이트 SG2가 0V가 되어 기입이 행해진다.
또한, 판독 동작, 기입 동작 후에 행해지는 검증 판독 동작은, 각각 도 89, 혹은 도 91에 도시한 동작에 의해, 행해진다.
이와 같이, 제11 실시예에 관한 EEPROM에서는, 데이터 "0"을 기입하기 위한 비트선 기입 제어 전압VBL을 플립 플롭 회로(314-3)의 "H" 레벨의 출력을 이용하고, 미리 비트선 BL을 전압Vcc로 충전해 놓는다. 마찬가지로, 데이터"3"을 기입하기 위한 비트선 기입 제어 전압 VBL을 플립 플롭 회로(314-3)의 "L" 레벨의 출력을 이용하고, 미리 비트선 BL을 방전해 놓는다. 이 후, 비트선 BL의 전압을, 기입 데이터에 따른 전압으로 하기 전에, 충전, 또는 방전된 비트선 BL을 플로팅하고, 비트선 BL의 전위를 충전 상태, 또는 방전 상태대로 한다. 충전 상태의 비트선 BL의 전위는, 그대로, 데이터 "0"을 기입 할 때의 비트선 기입 제어 전압에 이용한다. 마찬가지로 방전 상태의 비트선 BL의 전위는, 그대로, 데이터 "3"을 기입할 때의 비트선 기입 제어 전압에 이용한다. 따라서, 제11 실시예에서도, 제10 실시예와 같이, 비트선 BL의 전압을, 데이터 "0"의 기입에 따른 전압으로 하기 위한 회로를 생략할 수 있다. 또한 제11 실시예에서는, 비트선 BL의 전압을, 데이터 "3"의 기입에 따른 전압으로 하기 위한 회로도 생략할 수 있다.
따라서, 이 제11 실시예에서도, 제10 실시예와 같이, 회로의 면적이 커진다고 하는 결점을 해소할 수 있고, 집적도의 향상이라는 기술적인 요구를 만족할 수 있다.
또, 제11 실시예에 관한 EEPROM 에서도, 제10 실시예에 관한 EEPROM과 같은 변형이 가능하다.
예를 들면 비트선 기입 제어 전압VBL1, VBL2을 각각 2V, 1V로 하였지만, 모두 0V라도 좋다.
[제12 실시예]
다음에, 본 발명의 제12 실시예에 관한 다치 기억식 EEPROM에 관해서 설명한다.
도 96은, 본 발명의 제12 실시예에 관한 다치 기억식 EEPROM의 구성을 도시한 구성도이다.
도 96에 도시한 바와 같이, 제12 실시예에 관한 EEPROM은, 도 81에 표시된 구성을 갖는 EEPROM과 다르고, 오픈 비트형이라고 불리는 구성을 갖고 있다. 오픈 비트형의 구성으로는, 기본적으로 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이(310a, 310b) 각각에 대해서 설치된 로우계 회로(302a, 302b)와, 메모리 셀 어레이(310a, 310b) 각각에 공통적으로 사용되는 칼럼계 회로(303)를 갖고 있다. 로우계 회로(302a, 302b)에는, 어드레스 버퍼(304)로부터 출력된 어드레스 신호를 수취하고, 수취한 어드레스 신호에 기초하여, 메모리 셀 어레이의 로우를 선택하는 로우 디코더(302A)와, 로우 디코더(302A)의 출력에 기초하여, 메모리 셀 어레이의 워드선을 구동하는 워드선 구동 회로(302B)가 포함되어 있다.
이 실시예에 관한 NAND형 EEPROM의 경우, 워드선은, 선택 게이트 및 제어 게이트를 가리킨다. 그 때문에, 워드선 구동 회로(302B)는, 제어 게이트/게이트 구동 회로라고도 칭한다.
또한, 메모리 셀 어레이(301a, 301b)에 공통적으로 사용되는 칼럼계 회로(303)에는, 어드레스 버퍼(304)로부터 출력된 어드레스 신호를 수취하고, 수취한 어드레스 신호에 기초하여, 메모리 셀 어레이의 칼럼을 선택하는 칼럼 디코더(303A)와, 칼럼 디코더(303A)의 출력에 기초하여, 메모리 셀 어레이의 칼럼을 선택하는 칼럼 선택선을 구동하는 칼럼 선택선 구동 회로(303B)가 포함되어 있다. 또한, 칼럼계 회로(303)에는, 메모리 셀로의 기입 데이터를 일시적으로 보존하거나, 메모리 셀의 데이터를 판독하거나 하기 위한 비트선 제어 회로(데이터 회로를 포함)(303C)가 포함되어 있다. 비트선 제어 회로(303C)는, 데이터 입출력 회로(데이터 입출력 버퍼)(305)에 접속되어 있다. 비트선 제어 회로(303C)는, 데이터를 기입할 때, 데이터 입출력 버퍼(305)로부터 기입 데이터를 수취하고, 수취한 기입 데이터를 메모리 셀로 출력한다. 한편, 비트선 제어 회로(303C)는, 데이터를 판독할 때, 메모리 셀로부터 판독 데이터를 수취하고, 수취한 판독 데이터를 데이터 입출력 버퍼(305)로 출력한다.
데이터 입출력 버퍼(305)는 데이터 입출력 제어를 행함으로써, EEPROM의 외부로부터 입력된 기입 데이터를 메모리 코어부에 인도되거나, 메모리 코어부로부터 판독된 판독 데이터를, EEPROM의 외부로 출력하거나 한다. 또한 데이터 입출력 버퍼(305)는, EEPROM의 외부와 메모리 코어부와의 인터페이스 회로로서의 기능을 갖는다. 인터페이스 회로 기능 중 하나의 예는, 메모리 코어부에서 판독되는 2개의 3치 데이터를 3비트의 데이터에 엔코드하여 외부로 출력하는 기능이나, EEPROM의 외부에서부터 3비트로 입력된 데이터를 2개의 3치 데이터에 디코드하고, 메모리 코어부에 유도하는 기능을 갖고 있다. 또한, 이하의 설명에서는, 인터페이스 회로 기능의 다른 예를 설명한다.
도 97은, 도 96에 도시한 메모리 셀 어레이(301a, 301b) 및 칼럼계 회로(303)의 구성을 도시한 구성도이다.
도 97에 도시한 바와 같이, 메모리 셀 어레이(301a, 301b)에는 각각, 메모리 셀 MC이 매트릭스상으로 배치되어 있다. 이 실시예에 관한 EEPROM에서는, 1개의 셀 MC가, 서로에 직렬로 접속된 복수의 메모리 셀 트랜지스터를 포함하고, NAND형의 셀 MC를 구성하고 있다. 셀 MC의 일단은, 선택 트랜지스터 S1을 통해 비트선 BL에 접속되고, 그 타단은, 선택 트랜지스터 S2를 통해, 소스선 VS에 접속된다. 제어 게이트 CG를 공유하는 메모리 셀 트랜지스터의 그룹은, 페이지라고 하는 단위를 형성한다. 데이터의 기입 및 판독은, 페이지로 동시에 행해진다. 또한, 4개의 제어 게이트 CG1 내지 CG4에 접속되는 메모리 셀 트랜지스터의 그룹은, 블록 이라고 하는 단위를 형성한다. 페이지, 및 블록은 각각, 제어 게이트/선택 게이트 구동 회로에 의해서 선택된다. 데이터 회로(306A-0 내지 306A-m)는 각각, 비트선 BLa0 내지 BLam, BLb0 내지 BLbm 과, 데이터 입출력 선 I/O 사이에 접속되어 있다. 데이터 회로(306A-0 내지 306A-m)는, 메모리 셀로부터의 기입 데이터를 일시적으로 기억하는 기능, 및 메모리 셀로부터의 판독 데이터를 감지 및 일시적으로 기억하는 기능을 갖고 있다.
도 98은, EEPROM이 3치 기억식일 때의, 메모리 셀 트랜지스터의 임계치 전압과, 3개의 기입 상태(3치 데이터 "0", "1", "2")와의 관계를 도시한 도면이다.
EEPROM을 3치 기억식으로 할 때에는, 1개의 메모리 셀 트랜지스터에, 3개의 기입 상태를 설치한다. 3개의 기입 상태는 각각 메모리 셀 트랜지스터 M의 임계치 전압에 의해, 상호 구별된다.
도 98에 도시한 바와 같이, 전원 전압Vcc이 3V인 EEPROM에서는, 데이터 "0" 상태는, 데이터 소거 후의 상태와 동일하고, 예를 들면 부의 임계치를 갖게 한다. 또한, 데이터 "1" 상태에는, 예를 들면 0.5V로부터 0.8V 사이의 임계치를 갖게 한다. 데이터 "2" 상태에는, 예를 들면 2.0V로부터 2.3V 사이의 임계치를 갖게 한다.
메모리 셀 트랜지스터로부터 데이터를 판독할 때에는, 제어 게이트 CG에, 3개의 판독 전압VCG1R 내지 VCG2R을 순차 인가한다.
우선, 제어 게이트 CG에, 판독 전압VCG1R을 인가한다. 이 때, 메모리 셀 트랜지스터가 온할지 오프할지, 기억되어 있는 데이터가 "0"인지 "1", "2"인지가 검출된다. 계속해서, 판독 전압VCG2R을 인가한다. 이에 따라, 기억되는 데이터가 "1"인지, "2"인지가 검출된다. 판독 전압VCG1R, VCG2R중 하나의 예는, 각각 0V 1.5V이다.
또한, 도 98에 도시한 전압VCG1V, VCG2V는, 검증 판독 전압이라고 하는 것으로, 데이터가 충분히 기입되는지의 여부를 체크할 때(검증 동작)에 사용되는판독 전압이다. 검증 판독 전압은, 데이터를 기입한 후에 제어 게이트 CG에 인가된다. 검증 판독 전압이 제어 게이트 CG에 인가될 때, 메모리 셀 트랜지스터가 온할지 오프할지, 메모리 셀 트랜지스터의 임계치가, 기입된 데이터에 따른 범위까지 시프트되는지의 여부를 알 수 있다. 이것을 이용해서, 충분한 기입이 행해지는지의 여부가 체크된다. 검증 판독 전압VCG1V, VCG2V 중 하나의 예는, 각각 0.5V, 2.5V이다.
도 99는, 도 97에 도시한 데이터 회로(306A)의 구성을 도시한 구성도이다.
도 99에 도시한 바와 같이, 데이터 회로(306A)는, 비트선 BLa에 트랜스퍼 게이트 회로(307A)를 통해 접속되고, 비트선 BLb에 트랜스퍼 게이트 회로(307B)를 통해 접속된다. 트랜스퍼 게이트 회로(307A)는, n 채널 MOS 트랜지스터 Qn36에 의해 구성되고, 트랜스퍼 게이트 구동 신호BLCA에 의해서 데이터 회로(306A)와 비트선 BLa의 접속을 제어한다. 트랜스퍼 게이트 회로(307B)는, n 채널 MOS 트랜지스터 (Qn37)에 의해 구성되고, 트랜스퍼 게이트 구동 신호 BLCA에 의해서 데이터 회로(306A)와 비트선 BLb와의 접속을 제어한다. 데이터 회로(306A)는, 비트선 BLa를 프리차지하기 위한 비트선 프리차지 회로(308A)와, 비트선 BLb를 프리차지하기 위한 비트선 프리차지 회로(308B)와, 기입 데이터, 및 판독 데이터를 기억하는 기능을 갖는 데이터 제어 회로(310A)와, 데이터 제어 회로(310A)와 데이터 입출력선(110)을 접속하기 위한 칼럼 게이트 회로(312)와, 데이터 입출력선 I/OA에 접속되는 데이터 제어 회로(310A)의 노드 N3와, 데이터 입출력선 I/OB에 접속되는 데이터 제어 회로(310A)의 노드 N4를 이퀄라이즈하는 이퀄라이즈 회로321-1과, 데이터 입출력선 I/OC 에 접속되는 데이터 제어 회로(310A)의 노드 N5와, 데이터 입출력선 I/OD에 접속되는 데이터 제어 회로(310A)의 노드 N6을 이퀄라이즈하는 이퀄라이즈 회로(321-2)를 포함하고 있다.
비트선 프리차지 회로(308A)는, n 채널 MOS 트랜지스터 Qn38에 의해 구성된다. 마찬가지로, 비트선 프리차지 회로(308B)는, n 채널 MOS 트랜지스터 Qn39에 의해 구성된다. MOS 트랜지스터 Qn38은, 비트선 프리차지 신호 PREA에 따라서, 비트선 BLa를 전압 VA로 충전한다. 마찬가지로, MOS 트랜지스터 Qn39는, 비트선 프리차지 신호 PREB에 따라서, 비트선 BLb를 전압 VB로 충전한다.
칼럼 게이트 회로(312)는, n 채널형 MOS 트랜지스터 Qn28, Qn29, Qn30, Qn31에 의해 구성되어 있다. MOS 트랜지스터 Qn28, Qn29, Qn30, Qn31은, 칼럼 디코더(313)의 출력 CSL에 의해서, 데이터 회로(306A)와 데이터 입출력선 I/OA 내지 I/OD와의 접속을 제어한다. 데이터 입출력선 I/OA의 일단은, n 채널 MOS 트랜지스터 Qn28를 통해 노드 N3에 접속되고, 데이터 입출력선 I/OB의 일단은, n 채널 MOS 트랜지스터 Qn29를 통해 노드 N4에 접속되고, 데이터 입출력선 I/OC의 일단은, n 채널 MOS 트랜지스터 Qn30를 통해 노드 N5에 접속되고, 데이터 입출력선 I/OD의 일단은, n 채널 MOS 트랜지스터 Qn31를 통해 노드 N6에 접속된다. 데이터 입출력선 I/OA 내지 I/OD 각각의 타단은, 도 96에 표시된 데이터 입출력 버퍼(305)에 접속된다.
칼럼 디코더(313)에 의해서 선택된 데이터 회로(306A)에서는, 데이터 제어 회로(310A)와, 데이터 입출력선 I/OA 내지 I/OD가 상호 접속된다. 이에 따라, 기입 데이터를, 데이터 입출력선 I/OA 내지 I/OD로부터 데이터 제어 회로(310A)로 입력할 수 있게 된다.
도 103은 데이터를 기입할 때의 기입 데이터와, 데이터 입출력선 I/OA 내지 I/OD 의 전위 레벨과의 관계를 도시한 도면이다.
마찬가지로, 판독 데이터를, 데이터 제어 회로(310A)에서 데이터 입출력선 I/OA 내지 I/OD로 출력할 수 있게 된다.
도 104는, 데이터를 판독할 때의 판독 데이터와, 데이터 입출력선 I/OA 내지 I/OD의 전위 레벨과의 관계를 도시한 도면이다.
이퀄라이즈 회로(321-1)는, n 채널 MOS 트랜지스터 Qn40에 의해 구성되고, 이퀄라이즈 신호 ECH1에 응답하여 노드 N3와 노드 N4를 이퀄라이즈한다. 마찬가지로, 이퀄라이즈 회로(321-2)는, n 채널 MOS 트랜지스터 Qn43에 의해 구성되고, 이퀄라이즈 신호 ECH2에 응답하여 노드 N5와 노드 N6을 이퀄라이즈한다.
이 제12 실시예에 관한 EEPROM에서는 비트선 프리차지 회로(308A, 308B)가 각각, 비트선 기입 전압 제어 회로중 하나로서 위치가 부여되고 있고, 비트선 프리차지 회로(308A)가 비트선 BLa에 부여하는 전압 VA는, 비트선 기입 제어 전압 VBL중 하나로서 사용된다. 마찬가지로, 비트선 프리차지 회로(308B)가 비트선 BLb에 부여되는 전압 VB은, 비트선 기입 제어 전압 VBL 중 하나로서 사용된다.
다음에, 데이터 제어 회로(310A)의 구체적인 회로 중, 하나의 예를 설명한다.
도 100은, 본 발명의 제12 실시예에 관한 반도체 기억 장치가 갖는 데이터 제어 회로(310A)의 구성을 도시한 구성도, 도 101은 도 100에 도시한 제1 플립 플롭 회로의 회로도, 도 102는, 도 100에 도시한 제2 플립 플롭 회로의 회로도이다.
도 100에 도시한 바와 같이, 데이터 제어 회로(310A)는, 노드 N3에 접속되는 입출력 단자와, 노드 N4에 접속되는 반전 입출력 단자를 갖는 제1 플립 플롭 회로314A-1과, 노드 N5에 접속되는 입출력 단자와, 노드 N6에 접속되는 반전 입출력단자를 갖는 제2 플립 플롭 회로(314A-2)와, 검증 회로(316A)를 포함한다.
또한, 도 101에 도시한 바와 같이, 제1 플립 플롭 회로(314A-1)는, n 채널 MOS 트랜지스터 Qn22, Qn23, Qn24와, p 채널 MOS 트랜지스터 Qp9, Qp10, Qp11에 의해 구성된다. 또한, 도 102에 도시한 바와 같이, 제2 플립 플롭 회로(314A-2)는, n 채널 MOS 트랜지스터 Qn25, Qn26, Qn27과, p 채널 MOS 트랜지스터 Qp12, Qp13, Qp14에 의해 구성된다. 제1 플립 플롭 회로(314A-1), 제2 플립 플롭 회로(314A-2)는 각각, 데이터를 기입할때, 기입 데이터 정보를 래치하고, 데이터를 판독할 때, 비트선 BLa, 혹은 BLb의 전위를 감지하고, 판독 데이터 정보를 래치한다.
제1 플립 플롭 회로(314A-1)는, 기입 데이터 정보로서, 메모리 셀 트랜지스터에 데이터 "0"을 기입할지, "1" 또는 "2"를 기입하는지를, 래치한다. 또한, 판독 데이터 정보로서, 메모리 셀 트랜지스터가 데이터 "0"을 유지하고 있는지, "1" 또는 "2"을 유지하고 있는지를, 감지해서 래치한다.
제2 플립 플롭 회로(314A-2)는, 기입 데이터 정보로서, 메모리 셀 트랜지스터 데이터 "2"를 기입할지, "1" 또는 "0"을 기입하는지를 래치한다. 또한, 판독 데이터 정보로서, 메모리 셀 트랜지스터가 데이터 "2"를 유지하고 있는지, "1" 또는 "0"을 유지하고 있는지를, 센스해서 래치한다.
n 채널 MOS 트랜지스터 Qn32, Qn33, Qn34, Qn35는 각각, 트랜스퍼 게이트 회로를 구성한다. MOS 트랜지스터 Qn32는, 트랜스퍼 게이트 구동 신호RV1A가 "H" 레벨이 될 때, 제1 플립 플롭 회로(314A-1)의 노드 N3을, 노드 N1에 접속된 MOS 캐패시터 Qd1에 접속한다. MOS 트랜지스터 On33은, 트랜스퍼 게이트 구동 신호RV2A가 "H" 레벨이 될 때, 제2 플립 플롭 회로(314A-2)의 노드 N5를, MOS 캐패시터 Qd1에 접속한다. MOS 트랜지스터 On34는, 트랜스퍼 게이트 구동 신호RV1B가 "H" 레벨이 될 때, 제1 플립 플롭 회로(314A-2)의 노드 N4를 노드 N2에 접속된 MOS 캐패시터 Qd2에 접속한다. MOS 트랜지스터 Qn35는 트랜스퍼 게이트 구동 신호RV2B가 "H" 레벨이 될 때, 제2 플립 플롭 회로(314A-2)의 노드 N6을, MOS 캐패시터 Qd2에 접속한다. MOS 캐패시터 Qd1, Qd2는 각각, 디프리션형의 n 채널 MOS 트랜지스터로 구성되고, 그 용량은, 비트선 용량보다도 충분히 작아진다. 검증 회로(316A)는, p 채널 MOS 트랜지스터 Qp12, Qp13, Qp14, Qp15에 의해 구성된다.
검증 회로(316A)를 구성하는 MOS 트랜지스터 Qp14는, 활성화 신호VRFYBA가 "L"레벨이 될 때에 도통한다. MOS 트랜지스터 Qp15는, 제1 플립 플롭 회로(314A-1)의 노드 N4가 "L"레벨이 될 때에 도통한다. MOS 트랜지스터 Qp14, Qp15의 쌍방이 모두 도통할 때, MOS 캐패시터 Qd1의 게이트, 즉 노드 N1에는 전압 Vcc이 공급된다. 검증 회로(316A)를 구성하는 MOS 트랜지스터 Qp12는, 활성화 신호VRFYBB가 "L"레벨이 될 때에 도통한다. MOS 트랜지스터 Qp13은, 제1 플립 플롭 회로(314A-1)의 노드 N3이 "L"레벨이 될 때에 도통한다. MOS 트랜지스터 Qp12, Qp13의 쌍방이 모두 도통할 때, MOS 캐패시터 Qd2의 게이트, 즉 노드 N2에는, 전압 Vcc가 공급된다.
또한, 도 99에 도시한 MOS 트랜지스터 Qn38이 도통할 때, MOS 캐패시터 Qd1의 게이트에는 전압 VA가 공급되고, MOS 캐패시터 Qd1이 충전된다. 마찬가지로, 도 99에 도시한 MOS 트랜지스터 Qn39가 도통할 때, MOS 캐패시터 Qd2의 게이트에는 전압 VB가 공급되고, MOS 캐패시터 Qd2가 충전된다.
이와 같이, MOS 트랜지스터 Qn38, Qn39로 구성되는 비트선 프리차지 회로(308A, 308B)는 비트선 기입 전압 제어 회로를 겸한다. 또한, MOS 캐패시터 Qd1, Qd2의 게이트 전위를 변경시키는 검증 회로(316A)도, 비트선 기입 전압 제어 회로를 겸한 회로이다.
또한, 제2 플립 플롭 회로(314A-2), MOS 트랜지스터 Qn33에 의해 구성되는 트랜스퍼 게이트 회로 및 MOS 트랜지스터 Qn35에 의해 구성되는 트랜스퍼 게이트 회로도, MOS 캐패시터 Qd1, Qd2의 게이트 전위를 변경시킨다. 따라서, 이들 회로도, 비트선 기입 전압 제어 회로를 겸한다.
다음에, 본 발명의 제12 실시예에 관한 EEPROM의 동작에 관해서 설명한다. 이 설명은, 2개의 메모리 셀 어레이(301a, 301b) 중, 메모리 셀 어레이(301a)를 액세스 하고, 제어 게이트 CG2A가 선택되는 경우를 예로 설명한다. 또한, 메모리 셀 어레이(301b)를 액세스할 때의 동작에 관해서는, 메모리 셀 어레이(301a)를 액세스할 때의 동작과 동일하기 때문에, 설명은 생략한다.
도 105는, 본 발명의 제12 실시예에 관한 EEPROM의 기입 동작을 도시한 동작 파형도이다.
우선, EEPROM의 외부에서부터 데이터 입출력이 버퍼(305)에, 예를 들면 3비트의 외부용 기입 데이터가 입력된다. 3비트의 외부용 기입 데이터는, 8치의 데이터를 나타낸다. 이 실시예에 관한 EEPROM의 메모리 셀 트랜지스터는 3치 기억식이다. 이 때문에, 외부용 기입 데이터를, 데이터 입출력 버퍼(305)에 의해서, EEPROM의 내부에서 유효한 2개의 3치의 데이터로 변환한다. 3치 데이터의 각각은, 예를 들면 도 103에 도시된 바와 같이 나타내고, 데이터 회로(306A)에 입력된다. 이러한 유효한 3치의 데이터를 2개 준비하고, 각각 인접하는 짝수, 홀수 칼럼의 데이터 회로(306A)에 입력한다. 이와 같이 3비트로 8치의 데이터를, 데이터 입출력 버퍼(305)에 의해서, 3치의 데이터×2, 즉 데이터치로서는 9치로 하고, 그 중의 8치의 데이터가 유효가 되도록 변환한다. 데이터 입출력 버퍼(305)에 의해서 변환된, 내부에서 유효한 2개의 3치의 데이터 중 하나는, 칼럼 활성화 신호 CENB가 "H" 레벨일 때, 어드레스 신호로 지정된 칼럼 어드레스에 대응한 데이터 회로(306A) 중 하나로 전송된다. 그리고, 3치의 데이터 중 어느 하나가, 기입 데이터로서, 데이터 회로(306A) 중 하나에 기억된다.
이 후, 비트선 프리차지 신호 PREA가 "H" 레벨로 되고 전압 VA가 1.5V가 된다. 이에 따라, 비트선 BLa는, 비트선 기입 제어 전압 중 하나인 1.5V로 충전된다. 계속해서, 비트선 프리차지 신호 PREA가 "L"레벨로 되고, 비트선 BLa가 플로팅된다. 다음에, 검증 신호 VRFYBA가 "L"레벨, 트랜스퍼 게이트 구동 신호 RVA2A가 1.5V로 된다. 여기서, 구동 신호 RVA2A를 게이트에 수취되는 n 채널 MOS 트랜지스터 Qn33의 임계치를 1V로 하면, MOS 트랜지스터 On33은, 데이터 "0", 또는 데이터 "1"을 기입할 때에 "오프", 데이터 "2"를 기입 시간에 온한다.
이에 따라, 데이터 제어 회로(310A)가 데이터 "0"을 기억할 때에는, 데이터 제어 회로(310A)로부터 비트선 BLa에, 비트선 기입 제어 전압으로서, 전압 Vcc이 공급된다. 또한, 데이터 제어 회로(310A)가 데이터 "2"를 기억하고 있을 때에는, 데이터 제어(310A)에서부터 비트선 BLa에, 비트선 기입 제어 전압으로서, 전압Vss(OV)가 공급된다. 또, 비트선 BLa의 전위에, 트랜스퍼 게이트 회로(307A)의 MOS 트랜지스터 Qn36 임계치만큼 강하하는, 소위 "임계치 강하"가 문제가 될 때에는, 구동 신호 BLCA를, 도 105에 도시한 바와 같이, 승압 전위VM에 승압하면 된다. 또한, 비트선 전압BLa중, (*1)은 데이터 "0"기입시, (*2)는 데이터 "1"기입시, (*3)은 데이터 "2"기입시의 전압이다.
다음에, 제어 게이트/ 선택 게이트 구동 회로(303B)에 의해서, 선택된 블록의 선택 게이트 SG1A, 제어 게이트 CG1A내지 CG4A의 전위가 전압 Vcc이 된다. 선택 게이트 SG2A는 0V이다. 다음에, 선택된 제어 게이트 CG2A가 고전압 VPP(예들 들면 20V), 비선택 제어 게이트 CG1A, CG3A, CG4A가 중간 전압VM(예를 들면 10V)가 된다. 데이터 "2"가 기억되는 데이터 제어 회로(310A)에 대응하는 메모리 셀 트랜지스터로는, OV의 채널 전위와 제어 게이트의 VPP의 전위차에 의해서,부유 게이트에 전자가 주입되고, 그 임계치가 상승한다. 마찬가지로, 데이터 "1"이 기억되는 데이터 제어 회로(310A)에 대응하는 메모리 셀 트랜지스터에서는, 1.5V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해서, 부유 게이트에 전자가 주입되고, 그 임계치가 상승한다. 또, 채널 전위를 1.5V로 하는 이유는, 데이터 "2"를 기입할 때보다도, 부유 게이트에 주입하는 전자량을 적게 하기 위해서이다. 데이터 "0"이 기억되어 있는 데이터 제어 회로(310A)에 대응하는 메모리 셀 트랜지스터에서는, 채널 전위와 제어 게이트의 Vpp의 전위차가 작기 때문에, 실효적으로, 부유 게이트에 전자가 주입되지 않는다. 따라서, 메모리 셀 트랜지스터 임계치는 변동하지 않는다.
기입 동작중, 센스 앰프 활성화 신호SAN1, SAN2, 검증 신호VRFYBB, 비트선 프리차지 신호 PREB, 트랜스퍼 게이트 구동 신호 BLCB는 각각 "H"레벨, 센스 앰프 활성화 신호 SAP1, SAP2, 트랜스퍼 게이트 구동 신호 RV1A, RV1B, RV2B, 이퀄라이즈 신호ECH1, ECH2는 각각 "L" 레벨이다. 또한, 전압 VB는 OV이다.
상기 기입 동작 후, 메모리 셀 트랜지스터의 임계치를 검증하기 위한 검증 판독 동작이 행해진다. 검증 판독 동작에 의해서, 메모리 셀 트랜지스터의 임계치가, 원하는 값에 도달하는 것이 검증되면 데이터 제어 회로(310A)가 기억하고 있는 기입 데이터는, 데이터 "0"으로 변경된다. 반대로, 원하는 값에 도달하지 않으면, 데이터 제어 회로(310A)는, 기억하고 있는 기입 데이터를 기억한 채로, 상기한 기입 동작을, 재차 행한다. 기입 동작과, 검증 판독 동작은, 선택된 메모리 셀 트랜지스터의 모든 임계치가, 원하는 값에 도달할 때까지, 반복 행해진다.
도 106은, 본 발명의 제12 실시예에 관한 EEPROM의 판독 동작을 도시한 동작 파형도이다.
우선, 전압 VA를 1. 8V로, 전압VB를 1. 5V로 한다. 이에 따라, 비트선 BLa가 1. 8V로, 비트선 BLb가 1. 5V로 각각 충전된다. 이 후, 트랜스퍼 게이트 구동 신호 BLCA, BLCB를 각각 "L" 레벨로서, 비트선 BLa와 MOS 캐패시터 Qdl, 비트선 BLb와 MOS 캐패시터 Qd2를 각각 분리한다. 이에 따라, 비트선 BLa, BLb는 각각 전기적으로 플로팅 상태로 된다.
이 후, 비트선 프리차지 신호 PREA, PREB를 각각 "L" 레벨로서, MOS 캐패시터 Qd1의 게이트 전극인 노드 N1, MOS 캐패시터 Qd2의 게이트 전극인 노드 N2를 각각, 전기적으로 플로팅 상태로 한다. 계속해서, 제어 게이트/ 선택 게이트 구동 회로(303B)에 의해서 선택된 블록의 선택된 제어 게이트 CG2A를 OV, 비선택의 제어 게이트 CG1A, CG3A, CG4A와, 선택 게이트 SG1A, SG2A를 각각 전압 Vcc로 한다. 선택된 메모리 셀 트랜지스터의 임계치가 0V 이하이면, 비트선의 전압은 1. 5V보다 낮게 된다. 또한, 선택된 메모리 셀 트랜지스터의 임계치가 0V 이상이면, 비트선의 전압은 1. 8V 인 채로가 된다. 이 후, 트랜스퍼 게이트 구동 신호 BLCA, BLCB를 각각 "H" 레벨로 하고, 비트선 BLa, BLb를 각각, 일단, 노드 N1, N2에 접속한다.
이 후, 트랜스퍼 게이트 구동 신호 BLCA, BLCB를 각각 "L" 레벨로서, 비트선 BLa, BLb와, 노드 N1, N2를, 다시 분리한다.
이 후, 센스 앰프 활성화 신호 SAN1을 "L"레벨, 센스 앰프 활성화 신호 SAP1를 "H" 레벨로서, 제1 플립 플롭 회로(314A-1)을 비활성 상태로 한다. 또한, 이퀄라이즈 신호 ECH1을 "H" 레벨로서, 노드 N3과 노드 N4를 이퀄라이즈한다. 이 후, 트랜스퍼 게이트 구동 신호 RV1A, RV1B를 각각 "H" 레벨로 한다. 또한, 센스 앰프 활성화 신호 SAN1을 "H"레벨, 센스 앰프 활성화 신호 SAP1을 "L" 레벨로서, 제1 플립 플롭 회로(314A-1)를 활성 상태로 한다. 이에 따라, 노드 N1의 전압이, 제1 플립 플롭 회로(314A-1)에 의해 감지되고 래치된다. 이에 따라, 메모리 셀 트랜지스터로부터 판독된 데이터가 "0" 인지, "1" 또는 "2" 인지가, 제1 플립 플롭 회로(314A-1)에 의해 감지되고 래치된다.
다음에, 선택된 제어 게이트 CG2A가 1.5V로 된다. 비트선 프리차지 신호 PREA, PREB를 각각 "H" 레벨로서, MOS 캐패시터 Qd1의 게이트 전극인 노드 N1를 1.8V로, MOS 캐패시터 Qd2의 게이트 전극인 노드 N2를 1. 5V로 충전한다. 이 후, 비트선 프리차지 신호 PREA, PREB를 각각 "L" 레벨로서, 노드 N1, N2를 각각 전기적으로 플로팅 상태로 한다. 선택된 메모리 셀 트랜지스터의 임계치가 1. 5V 이하이면, 비트선의 전압은 1. 5V 보다 낮게 된다. 또한, 선택된 메모리 셀 트랜지스터의 임계치가 1. 5V 이상이면, 비트선의 전압은 1. 8V인 채로 된다.
이 후, 트랜스퍼 게이트 구동 신호 BLCA, BLCB를 각각 "H" 레벨로 하고, 비트선 BLa, BLb를 각각, 일단, 노드 N1, N2에 접속한다. 이 후, 트랜스퍼 게이트 구동 신호 BLCA, BLCB를 각각 "L" 레벨로서, 비트선 BLa, BLb와, 노드 N1, N2를, 다시 분리한다. 이 후, 센스 앰프 활성화 신호 SAN2를 "L"레벨, 센스 앰프 활성화 신호 SAP2를 "H" 레벨로서, 제2 플립 플롭 회로(314A-2)를 비활성 상태로 한다. 또한 이퀄라이즈 신호 ECH2를 "H" 레벨로서, 노드 N5와 노드 N6을 이퀄라이즈한다. 이 후, 트랜스퍼 게이트 구동 신호 RV2A, RV2B를 각각 "H" 레벨로 한다. 또한 센스 앰프 활성화 신호 SAN2를 "H"레벨, 센스 앰프 활성화 신호 SAP2를 "L"레벨로서, 제2 플립 플롭 회로(314A-2)를 활성 상태로 한다. 이에 따라, 노드 N1의 전압이, 제2 플립 플롭 회로(314A-2)에 의해 감지되고, 그리고, 래치된다. 이에 따라, 메모리 셀 트랜지스터로부터 판독된 데이터가 "2" 인지, "0" 또는 "1" 인지가, 제2 플립 플롭 회로(314A-2)에 의해 감지되고, 그리고, 래치된다. 이와 같이, 2개의 플립 플롭 회로(314A-1, 314A-2)에 의해 구성되는 데이터 제어 회로(310A)는, 메모리 셀 트랜지스터로부터 판독된 데이터가 "0" 인지, "1" 인지, "2" 인지를 구별하고 기억할 수 있다. 따라서, 데이터 회로(306A)는, 판독 데이터를 기억한다.
또, 비트선 전압 BLa 중, (*4)은 메모리 셀 트랜지스터의 데이터가 "1" 및 "2" 일 때, (*5)는 메모리 셀 트랜지스터의 데이터가 "0" 일 때, (*6)은 메모리 셀 트랜지스터의 데이터가 "2" 일 때, (*7)은 메모리 셀 트랜지스터의 데이터가 "0" 및 "1" 일 때이다.
또, 상기한 판독 동작 중, 검증 신호 VRFY8A, VRFYBB는 모두 "H" 레벨이다. 또한, 메모리 셀 트랜지스터의 소스선의 전압 VSa, VSb는 각각 0V이다.
계속해서, 칼럼 어드레스 디코더에 입력되는 칼럼 활성화 신호 CEVB가 "H" 레벨로 되면, 어드레스 신호에 의해서 선택된 데이터 회로(306A) 중 하나로부터, 판독 데이터가, 데이터 입출력선 I/0A, I/OB, I/OC, I/OD로 출력된다. 이 때, 인접하는 짝수, 홀수 칼럼의 데이터 회로(306A)에서 각각, 예를 들면 도 104에 도시한 바와 같은 2개의 3치의 데이터가 출력되고, 데이터 입출력 버퍼(305)로 입력된다. 데이터 입출력버퍼(305)에는, 3치의 데이터 ×2의 데이터가 입력되어진다. 데이터 입출력 버퍼(305)는, 입력된 2개의 3치의 데이터를, 3비트로 8치의 외부용 판독 데이터로 변환하고, EEPROM의 외부를 향해 출력한다.
도 107 및 도 108은 각각, 본 발명의 제12 실시예에 관한 EEPROM의 검증 판독 동작을 도시한 동작 파형도이다.
우선, 전압 VA를 1. 8V로, 전압 VB를 1. 5V로 한다. 이에 따라, 비트선 BLa가 1. 8V로, 비트선 BLb가 1. 5V로 각각 충전된다. 이 후, 트랜스퍼 게이트 구동 신호 BLCA, BLCB를 각각 "L" 레벨로서, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2를 각각 분리한다. 이에 따라, 비트선 BLa, BLb는 각각 전기적으로 플로팅 상태가 된다. 이 후, 비트선 프리차지 신호 PREA, PREB를 각각 "L" 레벨로서, MOS 캐패시터 Qd1의 게이트 전극인 노드 N1, MOS 캐패시터 Qd2의 게이트 전극인 노드 N2를 각각, 전기적으로 플로팅 상태로 한다.
계속해서, 제어 게이트/ 선택 게이트 구동 회로에 의해서 선택된 블록이 선택된 제어 게이트 CG2A를 0. 5V, 비선택 제어 게이트 CG1A, CC3A, CC4A와, 선택 게이트 SG1A, SG2A를 각각 전압 Vcc로 한다. 선택된 메모리 셀 트랜지스터의 임계치가 0. 5V 이하이면, 비트선의 전압은 1. 5V보다 낮게 된다. 또한, 선택된 메모리 셀 트랜지스터의 임계치가 0. 5V 이상이면, 비트선의 전압은 1. 8V인 채로 된다. 이 후, 트랜스퍼 게이트 구동 신호 BLCA, BLCB를 각각 "H" 레벨로 하여, 비트선 BLa, BLb를 각각, 일단, 노드 N1, N2에 접속한다. 이 후, 트랜스퍼 게이트 구동 신호 BLCA, BLCB를 각각 "L" 레벨로서, 비트선 BLa, BLb와, 노드 N1, N2를, 다시 분리한다.
이 후, 트랜스퍼 게이트 구동 신호 RVA2A가, 예를 들면 전압 Vcc 이하의 1. 5V로 된다. 여기서, 구동 신호 RVA2A를 게이트에 수취하는 n 채널 MOS 트랜지스터 Qn33의 임계치를 1V로 하면, 기입 데이터 "2" 가 기억되어 있는 데이터 회로(306A)의 MOS 트랜지스터 Qn33은 온하고, 노드 N1은 0V로 된다. 한편, 기입 데이터 "0" 또는 "1"이 기억되어 있는 데이터 회로(306A)의 MOS 트랜지스터 Qn33은 "오프" 하고, 노드 N1은 0. 5V 이상의 전압으로 보유된다. 이 후, 검증 신호 VRFYBA를 "L" 레벨로 한다. 그렇게 하면, 기입 데이터 "0" 이 데이터 회로(306A)에서는, p 채널 MOS 트랜지스터 Qp15가 온이고, 노드 N1은 전압 Vcc로 된다.
이 후, 센스 앰프 활성화 신호 SAN1을 "L" 레벨, 센스 앰프 활성화 신호 SAP1을 "H" 레벨로서, 제 1 플립 플롭 회로(314A-1)를 비활성 상태로 한다. 또한, 이퀄라이즈 신호 ECH1을 "H" 레벨로서, 노드 N3과 노드 N4를 이퀄라이즈한다. 이 후, 트랜스퍼 게이트 구동 신호 RV1A, RV1B를 각각 "H" 레벨로 한다. 또한, 센스 앰프 활성화 신호 SAN1을 "H"레벨, 센스 앰프 활성화 신호 SAP1을 "L" 레벨로서, 제 1 플립 플롭 회로(314A-1)를 활성 상태로 한다. 이에 따라, 노드 N1의 전압이, 제 1 플립 플롭 회로(314A-1)에 의해 감지되고, 그리고, 래치된다. 이에 따라, 기입 데이터 "1"을 기억하고 있는 데이터 회로(306A)만, 대응하는 메모리 셀 트랜지스터의 데이터가 충분히 데이터 "1"의 상태로 되었는지의 여부가 검출된다. 메모리 셀 트랜지스터가, 데이터 "1"의 상태로 되어 있으면, 제 1 플립 플롭 회로(314A-1)는, 노드 N1의 전압을 감지하고, 래치한다. 이에 따라, 기입 데이터는 "0"으로 변경된다. 반대로, 메모리 셀 트랜지스터가, 데이터 "1"의 상태로 되어 있지 않으면, 제1 플립 플롭 회로(314A-1)는, 노드 N1의 전압을 감지하고, 래치하여, 기입 데이터 "1"을 계속 기억한다. 또한, 기입 데이터 "0", 또는 기입 데이터 "2"를 기억하고 있는 데이터 회로(306A)에서는, 데이터 변경은 되지 않는다.
도 107 중, 참조 번호(1)은 데이터 "0" 이 기억되어 있는 메모리 셀 트랜지스터의 경우, 참조 번호(2)는 데이터 "1" 또는 데이터 "2"가 기억되어 있는 메모리 셀 트랜지스터의 경우, 참조 번호(3)는 데이터 "1" 이 기억될 예정의 메모리 셀 트랜지스터에서 아직 데이터 "1"의 상태에 도달하지 않는 경우, 참조 번호(4)는 데이터 "1"이 기억될 예정의 메모리 셀 트랜지스터에서 정확하게 데이터 "1"의 상태에 도달한 경우, 참조 번호(5)는 데이터 "2" 가 기억될 예정의 메모리 셀 트랜지스터에서 데이터 "1"의 상태에 도달하고 있는 경우, 참조 번호(6)는 데이터 "2"가 기억될 예정의 메모리 셀에서 데이터 "1"의 상태에 도달하지 않는 경우이다. 또한, 비트선 BLa의 전압 중, 참조 번호(*8)는 메모리 셀 트랜지스터가 데이터 "1" 의 상태에 도달하고 있는 경우, 참조 번호(*9)는 메모리 셀 트랜지스터가 데이터 "1"의 상태에 도달하지 않는 경우, 참조 번호(*10)는 메모리 셀 트랜지스터가 데이터 "2"의 상태에 도달하고 있는 경우, 참조 번호(*11)는 메모리 셀 트랜지스터가 데이터 "2"의 상태에 도달하지 않는 경우이다.
다음에, 선택된 제어 게이트 CG2A가 2V로 된다. 선택된 메모리 셀 트랜지스터의 임계치가 2V 이하이면, 비트선의 전압은 1. 5V보다 낮게 된다. 또한, 선택된 메모리 셀 트랜지스터의 임계치가 2V 이상이면, 비트선의 전압은 1. 8V인 채로 된다. 이 후, 트랜스퍼 게이트 구동 신호 BLCA, BLCB를 각각 "H" 로서, 비트선 BLa, BLb를 각각, 일단, 노드 N1, N2에 접속한다. 이 후, 트랜스퍼 게이트 구동 신호 BLCA, BLCB를 각각 "L" 레벨로서, 비트선 BLa, BLb와, 노드 N1, N2를, 다시 분리한다.
이 후, 검증 신호 VRFYBA가 "L" 레벨로 한다. 그렇게 하면, 기입 데이터 "0" 이 기억되어 있는 데이터 회로(306A) 만, P 채널 MOS 트랜지스터 Qp15가 온이고, 노드 N1은 전압 Vcc로 된다. 이 후, 센스 앰프 활성화 신호 SAN1을 "L"레벨, 센스 앰프 활성화 신호 SAP1을 "H" 레벨로서, 제1 플립 플롭 회로(314A-1)를 비활성 상태로 한다.
또한, 이퀄라이즈 신호 ECH1을 "H" 레벨로서, 노드 N3과 노드 N4를 이퀄라이즈한다. 이 후, 트랜스퍼 게이트 구동 신호 RV1A, RV1B를 각각 "H" 레벨로 한다. 또한 센스 앰프 활성화 신호 SAN1을 "H"레벨, 센스 앰프 활성화 신호SAP1을 "L" 레벨로서, 제1 플립 플롭 회로(314A-1)를 활성 상태로 한다. 이에 따라, 노드 N1의 전압이, 제1 플립 플롭 회로(314A-1)에 의해 감지되고, 그리고, 래치된다.
도 107 중, 참조 번호(7)는 데이터 "0" 또는 데이터 "1"이 기억되어 있는 메모리 셀 트랜지스터의 경우, 참조 번호(8)는 데이터 "2"가 기억되어 있는 메모리 셀 트랜지스터의 경우, (9)는 데이터 "1" 이 기억될 예정의 메모리 셀 트랜지스터에서 아직 데이터 "1" 의 상태에 도달하지 않는 경우, 참조 번호(10)는 데이터 "1" 이 기억될 예정의 메모리 셀 트랜지스터에서 정확하게 데이터 "1"의 상태에 도달한 경우, 참조 번호(11)는 데이터 "2"가 기억될 예정의 메모리 셀 트랜지스터에서 정확하게 데이터 "2"의 상태에 도달한 경우, 참조 번호(12)는 데이터 "2"가 기억될 예정의 메모리 셀 트랜지스터에서 아직 데이터 "2"의 상태에 도달하지 않는 경우이다.
이 후, 도 108에 도시된 바와 같이, 기입 데이터의 변경이, 더욱 행해진다.
우선, 비트선 프리차지 신호 PREB, 트랜스퍼 게이트 구동 신호 RV2A를 각각 "H" 레벨로 한다. 이에 따라, 노드 N2의 전위는 1. 5V로, 노드 N1의 전위는, 제2 플립 플롭 회로(314A-2)의 데이터에 따른 전위로 제어된다. 이 후, 검증 신호 VRFYBA를 "L" 레벨로 한다. 이에 따라, 노드 N1의 전위는, 제1 플립 플롭 회로(314A-1)의 데이터에 따른 전위로 제어된다. 이 후, 센스 앰프 활성화 신호 SAN2를 "L"레벨, 센스 앰프 활성화 신호 SAP2를 "H" 레벨로서, 제2 플립 플롭 회로(314A-2)를 비활성 상태로 한다. 또한 이퀄라이즈 신호 ECH2를 "H" 레벨로서, 노드 N5와 노드 N6을 이퀄라이즈한다.
이 후, 트랜스퍼 게이트 구동 신호 RV2A, RV2B를 각각 "H" 레벨로 한다. 또한 센스 앰프 활성화 신호 SAN2를 "H"레벨, 센스 앰프 활성화 신호 SAP2를 "L" 레벨로서, 제2 플립 플롭 회로(314A-2)를 활성 상태로 한다. 이에 따라, 노드 N1의 전압이, 제2 플립 플롭 회로(314A-2)에 의해 감지되고, 그리고, 래치된다.
이에 따라, 기입 데이터 "2"를 기억하고 있는 데이터 회로(306A)만, 대응하는 메모리 셀 트랜지스터의 데이터가 충분히 데이터 "2"의 상태로 되었는지의 여부가 검출된다. 메모리 셀 트랜지스터가, 데이터 "2"의 상태로 되어 있으면, 제1 플립 플롭 회로(314A-1), 제2 플립 플롭 회로(314A-2)는 각각, 노드 N1의 전압을 감지하고, 래치한다. 이에 따라, 기입 데이터는 "0" 으로 변경된다. 반대로, 메모리 셀 트랜지스터가, 데이터 "2"의 상태로 되어 있지 않으면, 제1 플립 플롭 회로(314A-1), 제 2 플립 플롭 회로(314A-2)는 각각 노드 N1의 전압을 감지하고, 래치하여, 기입 데이터 "2"를 계속 기억한다. 또한, 기입 데이터 "0", 또는 기입 데이터 "1"을 기억하고있는 데이터 회로(306A)에서는, 데이터의 변경은 되지 않는다.
상기 검증 판독 동작 중, 검증 신호 VRFYBB는 "H" 레벨, 메모리 셀 트랜지스터의 소스선의 전압 VS는 0V이다.
선택된 메모리 셀 트랜지스터의 전부가, 원하는 임계치에 도달하고 있으면, 데이터 회로(306A-0 내지 306A-m)의 모든 기입 데이터가 "0" 으로 된다.
이것을 검출하면, 선택된 메모리 셀 트랜지스터의 전부가, 원하는 임계치에 도달했는지의 여부를 알 수 있다.
도 109는, 데이터 회로(306A)의 기입 데이터의 변경의 모습을 도시한 도면이다.
또, 이 제12 실시예에 관한 EEPROM에서는, 기입 데이터 "1" 을 기억하고 있는 데이터 회로(306A)에 대응한 비트선의 전위는, 1. 5V의 비트선 기입 제어 전압으로 되지만, 이것은 0V라도 가능하다. 또, 도 92의 경우와 같이, 여기서도, 기입 동작은 데이터가 충분히 원하는 상태에 도달하고 있는 것을 확인한 후에 행해진다.
[제13 실시예]
도 110은, 본 발명의 제13 실시예에 관한 EEPROM의 메모리 셀 어레이(301) 및 칼럼계 회로(303)의 구성을 도시한 구성도이다.
상기 제10, 제11 실시예에서는, 하나의 비트선 BL에, 하나의 데이터 회로(306)가 대응한 것을 설명하였지만, 복수의 비트선 BL에, 하나의 데이터 회로(306)가 대응한 형태로 변경할 수 있다.
도 110에 도시한 바와 같이, 제13 실시예에 관한 EEPROM에서는, 4개의 비트선(BLi-1 내지 BLi-4)(i는 0 내지 3)에 대하여, 데이터 회로(306-O 내지 306-m)중 하나가 설치된다. 4개의 비트선 BLi - 1 내지 BLi - 4 중, 예를 들면 BLi - 1을 선택할 때에는, 데이터 회로 측의 트랜스퍼 게이트 회로(307-1)를 구동하는 구동 신호 BLC1 내지 BLC4 중, 신호 BLC1을 "H" 레벨로 하고, 다른 신호 BLC2 내지 BLC4를 각각 "L" 레벨로 한다.
또한, 동시에, 비선택 비트선 제어 회로(320) 측의 트랜스퍼 게이트 회로(307-2)를 구동하는 구동 신호 BLC1D 내지 BLC4D 중, 신호 BLC1D를 "L" 레벨로 하고, 다른 신호 BLC2D 내지 4D를 각각 "H" 레벨로 한다.
이에 따라, 선택된 비트선 BLi - 1만이 데이터 회로(306-O 내지 306-m)에 접속되고, 선택되어 있지 않는 비트선 BLi-2 내지 BLi-4는 각각, 비선택 비트선 제어 회로(320-O 내지 320-m)에 접속된다. 비선택 비트선 제어 회로(320-O 내지 320-m)는, 선택되어 있지 않는 비트선 BLi-2 내지 BLi-4의 전위를 제어한다.
[제14 실시예]
도 111은, 본 발명의 제14 실시예에 관한 EEPROM의 메모리 셀 어레이 301A, 301B 및 칼럼계 회로의 구성을 도시한 구성도이다.
제12 실시예에서도, 제10, 제11 실시예와 마찬가지로, 하나의 비트선 BLa (또는 BLb)에, 하나의 데이터 회로(306)가 대응한 것을 설명하였지만, 복수의 비트선 8La(또는 BLb)에, 하나의 데이터 회로(306)가 대응한 형태로 변경할 수 있다.
도 111에 도시한 바와 같은 제14 실시예에 관한 EEPROM에서도, 제13 실시예에 관한 EEPROM과 마찬가지로 하여, 4개의 비트선 BLi - 1 내지 BLi - 4(i는 0 내지 3)중, 선택된 1개의 비트선과 데이터 회로(306-O 내지 306-m)와의 접속, 및 비선택의 3개의 비트선과 비선택 비트선 제어 회로(320- O 내지 320- m)와의 접속이 행해진다.
[변형례]
본 기술 분야의 전문가들은 본 발명에 따른 부가적인 이점과 변형례를 용이하게 발견할 수 있을 것이다. 따라서, 보다 광범위한 측면에서의 본 발명은 본 명세서내에서 예시적으로 설명된 실시예나 특정한 세부 사항들 또는 대표적인 장치들에만 한정되지 않는다. 따라서, 첨부된 청구 범위나 이에 상당하는 것에 의해 정의된 바와 같은 본 발명의 일반적인 개념의 사상 또는 범주로부터 벗어나지 않으면서 여러 가지의 변형이 행해질 수도 있다. 예를 들면, 전술의 설명에서는, 메로리 셀 어레이에 집적되는 메로리 셀은, NAND 형의 셀로 하였지만, 이것에 한정되는 것이 아니라 이하에 설명하는 것과 같은 셀이라도, 본 발명의 실시가 가능하다.
도 112는, NOR 형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 112에 도시한 NOR형의 셀은, 비트선 BL에, 선택 게이트 트랜지스터를 통해 접속되어 있다.
도 113은, 다른 NOR형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 113에 도시한 NOR형의 셀은, 비트선 BL에, 직접 접속되어 있다. 도 114는, 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 114에 도시한 바와 같이, 접지 어레이형의 셀은, 비트선 BL과 소스선 VS를 병행으로 배치한 것이다. 접지 어레이형의 셀은, NOR 형의 메모리의 하나이다.
도 115는, 다른 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도이다. 도 115에 도시한 접지 어레이형의 셀이, 데이터를 소거할 때에 사용되는 소거 게이트 EG를 갖고 있다. 또한, 제어 게이트 CG의 일부를, 메모리 셀 트랜지스터의 채널에 오버랩시킨, 소위 스플리트 채널형으로 되어 있다.
도 116은, 교호 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 116에 도시한 바와 같이, 교호 접지 어레이형의 셀은, 비트선 BL과 소스선 VS를 병행으로 배치한 점에서 접지 어레이형의 셀과 일치하지만, 비트선 BL과 소스선 VS를 상호 전환하는 것이 가능한 점이 상위하고 있다.
도 117은, 다른 교호 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 117에 도시한 교호 접지 어레이형의 셀은, 도 117에 도시한 접지 어레이형의 셀과 동일한 구성을 취하고 있다.
도 118은, DINOR (Divided NOR)형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 118에 도시한 바와 같이, DINOR형의 셀은, 비트선 BL과 소스선 VS와의 사이에, 비트선측 선택 트랜지스터를 통해, 예를 들면 4개의 메모리 셀 트랜지스터가 병렬로 접속되어 구성된다.
도 119는, AND 형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 119에 도시한 바와 같이, AND형의 셀은, 비트선 BL과 소스선 VS와의 사이에, 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 통해, 예를 들면 4개의 메모리 셀 트랜지스터가 병렬로 접속되어 구성된다.
또한, 상기한 실시예에서는, 4치 기억식의 EEPROM에 관해서 설명하였지만, 본 발명은, n 치( n≥3 ) 기억식 EEPROM에서도 실시가 가능하다.
또한, 상기 실시예에서는, 메모리 셀의 데이터를, 비트선 BL에 나타낸 전압치로 판독하는 예를 설명하였지만, 데이터를 비트선 BL에 흐르는 전류로서 판독하는 방법에도 유효하다.
이상 설명한 바와 같이, 본 발명에 따르면, 칼럼계 회로의 회로 규모가, 특히 센스 앰프·데이터 래치의 수가 감소함에 따라 작아지는, 고집적화에 알맞는 불휘발성 반도체 기억 장치를 제공할 수 있다.
또한, 비트수 변환 회로를 생략할 수 있고, 고집적화와, 고속 입출력 동작화를 동시에 달성하는 것이 가능한 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims (60)

  1. 다치 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이터를 기입할 때 상기 메모리 셀로의 기입 데이터를 래치하는 래치 수단, 및 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터의 판독 데이터를 감지하고 래치하는 센스 래치 수단을 포함하는 비트선 제어 회로와, 상기 비트선 제어 회로와 상기 메모리 셀을 서로 전기적으로 접속하여, 상기 메모리 셀에 데이터를 기입할 때 상기 래치 수단으로부터 상기 메모리 셀로 상기 기입 데이터를 유도하고, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터 상기 센스 래치 수단으로 상기 판독 데이터를 유도하는 비트선을 구비하고, 상기 다치 데이터의 수를 n(n은 4 이상의 자연수)으로 했을 때, 상기 래치 수단, 상기 센스 래치 수단의 수가 m[m은 2m-1〈n≤2m(m은 2 이상의 자연수)]개로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 다치 데이터의 수를 n으로 하고, 또한 n=2m을 만족할 때, 상기 m은 상기 비트선 제어 회로에 전기적으로 접속되는 데이터 입출력선의 비트수와 동수이고, 상기 m개의 래치 수단 및 상기 m개의 센스 래치 수단에는 각각 1비트씩의 데이터가 할당되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서, 상기 메모리 셀로부터 데이터를 판독할 때, 상기 m개의 센스 래치 수단은 최상위의 제1 비트에 할당된 제1 센스 래치 수단으로부터 순차적으로 최하위의 제m 비트에 할당된 제m 센스 래치 수단을 향하여 동작해 가는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서, 상기 최상위의 제1 비트에 할당된 제1 센스 래치 수단은 상기 비트선에 의해 상기 메모리 셀로부터 유도된 판독 데이터를 제1번째의 기준 전압과 비교하여, 상기 판독 데이터가 제1번째의 기준 전압보다도 높은지 낮은지의 비교 결과를 출력하고, 이 출력에 따라서 차위(次位)의 제2 비트에 할당된 제2 센스 래치 수단으로 공급되는 제2 기준 전압의 레벨을 전환하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서, 상기 최하위의 제m 비트에 할당된 센스 래치 수단으로 공급되는 제m 기준 전압의 레벨은 상위의 제(m-1)비트에 할당된 센스 래치 수단에 있어서의 제(m-1) 기준 전압과 상기 메모리 셀로부터의 판독 데이터와의 비교 결과에 기초하여, 2m-1회전환되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제2항에 있어서, 상기 데이터 입출력선의 비트수는 장치 외부로부터 장치 내부에 입력되는 기입 데이터의 비트수 및 장치 내부에서 장치 외부로 출력되는 판독 데이터의 비트수와 각각 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서, 상기 기입 데이터는 비트수의 변환을 행하지 않고 장치의 외부로부터 상기 래치 수단에 입력되고, 상기 판독 데이터는 비트수의 변환을 행하지 않고 상기 센스 래치 수단으로부터 장치의 외부로 출력되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서, 1개의 비트선에 나타나는 2m=n치의 데이터를 상기 m비트로서 상기 n치의 데이터로, 상기 래치 수단 및 상기 센스 래치 수단에 의해 변환하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서, 상기 래치 수단에서 상기 메모리 셀로 상기 비트선에 의해 유도되는 기입 데이터 및 상기 메모리 셀에서 상기 센스 래치 수단으로 상기 비트선에 의해 유도되는 판독 데이터는 각각 n개의 다치 데이터이고, 상기 비트선은 n개의 다치 데이터 각각을 전압 레벨에 따라 서로 구별하여 상기 래치 수단에서 상기 메모리 셀로, 및 상기 메모리 셀에서 상기 센스 래치 수단으로 유도하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서, 상기 다치 데이터를 기억하는 메모리 셀은 임계치 가변형 트랜지스터를 포함하고, 상기 임계치 가변형 트랜지스터는 상기 n개의 다치 데이터 각각을 임계치 레벨에 따라 서로 구별하여 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 다치 데이터를 기억하는 메모리 셀이 메트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이터를 기입할 때 상기 메모리 셀로의 기입 데이터를 래치하는 래치 수단과, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터의 판독 데이터를 감지하고 래치하는 센스 래치 수단과, 상기 래치 수단에 래치된 상기 메모리 셀에의 기입 데이터를 참조하여 검증 동작을 행하는 검증 수단을 포함하는 비트선 제어 회로와, 상기 비트선 제어 회로와 상기 메모리 셀을 서로 전기적으로 접속하여, 상기 메모리 셀에 데이터를 기입할 때 상기 래치 수단에서 상기 메모리 셀로 상기 기입 데이터를 유도하고, 상기 메모리 셀로부터 데이터를 판독할 때 상기 센스 래치 수단으로 상기 판독 데이터를 유도하는 비트선을 구비하고, 상기 다치 데이터의 수를 n(n은 4 이상의 자연수)으로 했을 때, 상기 래치 수단, 상기 센스 래치 수단, 상기 검증 수단의 수가 m[m은 2m-1〈n≤2m(m은 2 이상의 자연수)]개로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서, 상기 다치 데이터의 수를 n으로 하고, 또한 n=2m을 만족할 때, 상기 m은 상기 비트선 제어 회로에 전기적으로 접속되는 데이터 입출력선의 비트수와 동수이고, 상기 m개의 래치 수단 및 상기 m개의 센스 래치 수단에는 각각 1비트씩의 데이터가 할당되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서, 상기 메모리 셀로부터 데이터를 판독할 때, 상기 m개의 센스 래치 수단은 최상위의 제1 비트에 할당된 제1 센스 래치 수단으로부터 순차적으로, 최하위의 제m 비트에 할당된 제m 센스 래치 수단을 향하여 동작하고, 상기 메모리 셀로부터 검증을 위하여 데이터를 판독할 때, 상기 m개의 센스 래치 수단은 상기 최하위의 제m 비트에 할당된 제m 센스 래치 수단으로부터 순차적으로, 최상위의 제1비트에 할당된 제1 센스 래치 수단을 향하여 동작하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제13항에 있어서, 상기 메모리 셀로부터 데이터를 판독할 때, 상기 최상위의 제1비트에 할당된 제1 센스 래치 수단은 상기 비트선에 의해 상기 메모리 셀로부터 유도된 판독 데이터를 제1 기준 전압과 비교하여, 상기 판독 데이터가 제1 기준 전압보다도 높은지 낮은지의 비교 결과를 출력하고, 이 출력에 따라서 차위(次位)의 제2 비트에 할당된 제2 센스 래치 수단으로 공급되는 제2 기준 전압의 레벨을 전환하고, 상기 메모리 셀로부터 검증을 위하여 데이터를 판독할 때, 상기 최상위의 제1비트에 할당된 제1 래치 수단에 래치되어 있는 상기 기입 데이터에 따라서, 차위의 제2비트에 할당된 제2 센스 래치 수단으로 공급되는 제2 기준 전압 레벨을 전환하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제14항에 있어서, 상기 메모리 셀로부터 데이터를 판독할 때, 상기 최하위의 제m 비트에 할당된 센스 래치 수단으로 공급되는 제m 기준 전압의 레벨은 상위의 제(m-1)비트에 할당된 센스 래치 수단에 있어서의 제(m-1) 기준 전압과 상기 메모리 셀로부터의 판독 데이터와의 비교 결과에 기초하여 2m-1회 전환되고, 상기 메모리 셀로부터 검증을 위하여 데이터를 판독할 때, 상기 최하위의 제m 비트에 할당된 센스 래치 수단으로 공급되는 제m 기준 전압의 레벨은 상위의 제(m-1)비트에 할당된 래치 수단에 래치되어 있는 상기 기입 데이터에 따라서 2m-1회 전환되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제15항에 있어서, 상기 메모리 셀로부터 데이터를 판독할 때, 상기 센스 래치 수단은 1개의 비트선에 판독된 2m=n치의 판독 데이터를, 상기 m비트로서 상기 n치의 판독 데이터로 변환하고, 상기 메모리 셀에 데이터를 기입할 때, 상기 래치 수단은 상기 m비트로 상기 n치의 기입 데이터를, 1개의 비트선에 2m=n치의 기입 데이터로 변환하기 위한 데이터 기입 회로에 공급하고, 상기 m비트로 상기 n치의 판독 데이터와, 상기 m비트로 상기 n치의 기입 데이터를 서로 상이한 데이터로 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제16항에 있어서, 상기 메모리 셀로부터 검증을 위하여 데이터를 판독할 때, 상기 래치 수단은 상기 m비트로 상기 n치의 기입 데이터와, 상기 1개의 비트선에 판독된 2m=n치의 판독 데이터를 비교하여, 상기 기입 데이터와 상기 판독 데이터가 일치할 때 상기 검증 수단을 활성으로 하고, 상기 기입 데이터와 상기 판독 데이터가 불일치할 때 상기 검증 수단을 비활성으로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제12항에 있어서, 상기 데이터 입출력선의 비트수는 장치 외부로부터 장치 내부에 입력되는 기입 데이터의 비트수 및 장치 내부에서 장치 외부로 출력되는 판독 데이터의 비트수와 각각 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제18항에 있어서, 상기 기입 데이터는 비트수의 변환을 행하지 않고 장치의 외부로부터 데이터 수단으로 입력되고, 상기 판독 데이터는 비트수의 변환을 행하지 않고 상기 센스 래치 수단에서 장치 외부로 출력되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제11항에 있어서, 상기 래치 수단에서 상기 메모리 셀로 상기 비트선에 의해 유도되는 기입 데이터 및 상기 메모리 셀에서 상기 센스 래치 수단으로 상기 비트선에 의해 유도되는 판독 데이터는 각각 n개의 다치 데이터이며, 상기 비트선은 n개의 다치 데이터 각각을 전압 레벨에 따라 서로 구별하여, 상기 래치 수단에서 상기 메모리 셀로, 및 상기 메모리 셀에서 상기 센스 래치 수단으로 유도하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  21. 제11항에 있어서, 상기 다치 데이터를 기억하는 메모리 셀은 임계치 가변형 트랜지스터를 포함하고, 상기 임계치 가변형 트랜지스터는 상기 n개의 다치 데이터 각각을 임계치의 레벨에 따라 서로 구별하여 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  22. 다치 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이터를 기입할 때 상기 메모리 셀로의 기입 데이터를 래치하는 래치 수단과, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터의 판독 데이터를 감지하고 래치하는 센스 래치 수단을 포함하고, 상기 다치 데이터의 수를 n으로 했을 때 상기 래치 수단, 센스 래치 수단의 수가 m[m은 2m-1〈n≤2m(m은 2 이상의 자연수)]개인 비트선 제어 회로와, 상기 비트선 제어 회로와 상기 메모리 셀을 서로 전기적으로 접속하여, 상기 메모리 셀에 데이터를 기입할 때 상기 래치 수단에서 상기 메모리 셀로 상기 기입 데이터를 유도하고, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀에서 상기 센스 래치 수단으로 상기 판독 데이터를 유도하는 비트선과, 상기 메모리 셀에 데이터를 기입할 때, 상기 래치 수단에 래치된 기입 데이터에 따라서, 상기 다치 데이터에 따르는 기입 제어 전압을 선택하고, 선택된 기입 제어 전압을 비트선에 공급하는 기입 회로와, 상기 메모리 셀에 데이터를 기입한 후, 상기 기입된 데이터를 검증하는 검증회로를 구비하고, 상기 검증 회로 및 상기 기입 회로를 상기 래치 수단에 래치된 n개의 기입 데이터에 의해 제어되도록 한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  23. 제22항에 있어서, 상기 래치 기능은 상기 검증 판독 동작의 결과가 양호할 때, 상기 래치 기능으로 래치된 기입 데이터를 상기 메모리 셀에 데이터를 기입했을 때, 상기 메모리 셀의 데이터를 변경하지 않았을 때의 데이터로 갱신하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  24. 제22항에 있어서, 상기 검증 판독 동작중, 일단 갱신된 기입 데이터가 변경되지 않도록 상기 래치되어 있는 기입 데이터에 따라서, 상기 검증 회로 및 상기 기입 회로에 의해 상기 래치 기능으로의 입력 데이터를 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  25. n치(n≥3) 데이터를 기억 가능한 전하 축적부를 갖는 복수의 메모리로 구성되는 메모리 셀 어레이와, 복수의 비트선과, 복수의 워드선과, 복수의 프로그램 제어 회로와, 복수의 데이터 회로를 구비하고, 상기 프로그램 제어 회로는 상기 메모리 셀을 선택하고, 선택한 메모리 셀에 기입 전압을 인가하고, 상기 데이터 회로는 m을 2m-1〈n≤2m을 만족하는 자연수로 할 때에 m개의 래치로 구성되고, 상기 프로그램 제어 회로에 의해 선택된 각각 대응하는 상기 메모리 셀에 인가되는 기입 제어 전압을 제어하는 제1, 제2, …, 제n의 논리 레벨의 기입 제어 데이터를 보유하고, 상기 기입 제어 전압을 각각 대응하는 상기 메모리 셀에 인가하고, 상기 제1 이외의 논리 레벨의 기입 제어 데이터를 보유하고 있는 상기 데이터 회로에 대응하는 상기 메모리 셀의 기입 상태만 선택적으로 검출하고, 미리 결정된 기입 상태에 도달한 메모리 셀에 대응하는 상기 데이터 회로의 상기 기입 제어 데이터의 논리 레벨을 상기 제1 논리 레벨로 변경하고, 미리 결정된 기입 상태에 도달하지 않은 메모리 셀에 대응하는 상기 데이터 회로의 상기 기입 제어 데이터의 논리 레벨을 보유하고, 상기 제1 논리 레벨의 기입 제어 데이터를 보유하고 있는 상기 데이터 회로의 기입 제어 데이터의 논리 레벨을 상기 제1 논리 레벨로 보유하는 것을 특징으로 하는 불휘발성 반도체 기억 장치에 있어서, 상기 m개의 래치 상태의 조합에 의해 상기 기입 데이터의 갱신을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  26. 제25항에 있어서, 상기 기입 데이터를 갱신하는 검증 회로는 기입 제어 전압을 발생하도록 구성한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  27. 다치 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 데이터를 기입할 때 상기 메모리 셀로의 기입 데이터를 래치하고, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터의 판독 데이터를 감지하여 래치하고, 상기 다치 데이터의 수를 2m(m은 2이상의 자연수)=n치로 했을때 그 수가 m개로 설정된 데이터 래치 센스 앰프를 포함하는 비트선 제어 회로와, 상기 데이터 래치 센스 앰프와 상기 메모리 셀을 서로 접속하고, 상기 메모리 셀에 데이터를 기입할 때 상기 데이터 래치 센스 앰프로부터 상기 메모리 셀로 상기 기입 데이터를 유도하고, 상기 메모리 셀로부터 데이터를 판독할 때 상기 메모리 셀로부터 상기 데이터 래치 센스 앰프로 상기 판독 데이터를 유도하는 비트선과, 상기 메모리 셀에 데이터를 기입할 때, 상기 데이터 래치 센스 앰프에 래치된 기입 데이터에 따라서 상기 다치 데이터에 따르는 기입 제어 전압을 선택하고, 선택된 기입 제어 전압을 비트선에 공급하는 기입 회로와, 상기 메모리 셀에 데이터를 기입한 후, 상기 기입된 데이터가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 검증 회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  28. 전기적 개서가 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 상기 메모리 셀에 접속된 비트선을 상기 메모리 셀을 통하여 충전하며, 또한 메모리 셀의 다치 데이터를 다치 레벨의 전위로서 비트선으로 출력하는 임계치 검출수단과, 상기 임계치 검출 수단에 의해 충전된 다치 레벨의 비트선 전위를 감지하는 센스 앰프와, 메모리 셀에 기입하는 데이터를 보유하는 제1, 제2, …, 제m의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하기 위하여 상기 임계치 검출 수단을 이용하는 기입 검증 수단과, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작 후의 상태로부터 기입 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이터 회로의 내용을 일괄 갱신하는 데이터 갱신 회로로 이루어지는 데이터 회로 내용 일괄 갱신 수단을 구비하고, 상기 데이터 갱신 회로는 1개의 데이터 회로의 내용을 참조하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  29. 전기적 개서가 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 상기 메모리 셀에 접속된 비트선을 상기 메모리 셀을 통하여 충전하며, 또한 메모리 셀의 다치 데이터를 다치 레벨의 전위로서 비트선으로 출력하는 임계치 검출 수단과, 상기 임계치 검출 수단에 의해 충전된 다치 레벨의 비트선 전위를 참조 전압을 비교함으로써 비트선 전위를 감지하는 센스 앰프와, 메모리 셀에 기입하는 데이터를 보유하는 제1, 제2, …, 제m의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하기 위하여 상기 임계치 검출 수단을 이용하는 기입 검증 수단과, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작 후의 상태로부터 기입 불충분한 메모리 셀에 대해서만 재기입을 행하도록,데이터 회로의 내용을 일괄 갱신하는 데이터 갱신 회로로 이루어지는 데이터 회로 내용 일괄 갱신 수단을 구비하고, 상기 데이터 갱신 회로는 1개의 데이터 회로의 내용을 참조하고, 상기 데이터 회로 내용 일괄 갱신 수단은 비트선 전위가 재기입 데이터로서 감지, 기억되도록, 메모리 셀의 기입 동작 후의 상태가 출력되는 비트선 및 참조 전위를 데이터 회로의 내용에 따라서 수정하고, 비트선 전위가 수정될 때까지는 데이터 회로의 데이터 기억 상태를 유지하고, 수정된 비트선 전위를 유지한 채 데이터 회로를 센스 앰프로서 동작시켜 데이터 회로 내용의 일괄 갱신을 행하고, 데이터 회로의 내용에 기초하는 기입 동작과 데이터 회로 내용 일괄 갱신을 메모리 셀이 소정의 기입 상태가 될 때까지 반복하면서 행함으로써 전기적으로 데이터 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  30. 제29항에 있어서, 상기 메모리 셀은 메모리 셀 트랜지스터가 복수개씩 직렬 접속된 NAND형 셀이고, 상기 NAND형 셀의 일단은 제1 선택 게이트를 통하여 비트선에 접속되고, 상기 NAND형 셀의 다른 단은 제2 선택 게이트를 통하여 소스선에 접속되고, 상기 임계치 검출 수단은 소스선 전압을 상기 NAND형 셀을 통하여 비트선으로 전송시켜 비트선을 충전하고, 선택되지 않은 제어 게이트 전압 및 제1, 제2 선택 게이트 전압은 선택된 메모리 셀의 임계치로 비트선 전압이 결정되도록 비선택 메모리 셀 및 제1, 제2 선택 트랜지스터의 전압 전송 능력을 충분히 높이도록 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  31. 전기적 개서 가능한 n치(n은 4이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이터를 보유하는 제1, 제2, …, 제m[m은 2(m-1)〈n≤2m을 만족하는 자연수]의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  32. 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이터를 보유하는 제1, 제2, …, 제m[m은 2(m-1)〈n≤2m을 만족하는 자연수]의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단과, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작후의 상태로부터 기입 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이터 회로의 내용을 갱신하는 데이터 갱신 회로로 이루어지는 데이터 회로 내용 일괄 갱신 수단을 구비하고, 상기 데이터 갱신 회로는 1개의 데이터 회로의 내용을 참조하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  33. 전기적 개서 가능한 n치(n은 4이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀의 임계치 전압을 검출하는 임계치 검출 수단과, 메모리 셀에 기입하는 데이터를 보유하는 제1, 제2, …, 제m[m은 2(m-1)＜n≤2m을 만족하는 자연수]의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, 상기 임계치 검출은 메모리 셀의 게이트 전극에 제1 임계치 검출 전압을 인가함으로써, 상기 메모리 셀이 "1" 상태인지,또는 "2" 또는, "3" 또는, …, "n" 상태 인지를 판정하고, 또, 메모리 셀의 게이트 전극에 제2 임계치 검출 전압을 인가함으로써, 상기 메모리 셀이 "1" 또는 "2" 상태인지, 또는 "3" , …, "n" 상태인지를 판정하도록, 메모리 셀의 게이트 전극에 제1, 제2, …, 제(n-1)의 임계치 검출 전압을 인가 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  34. 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이터를 보유하는 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, n종류의 기입 상태로 기입을 행하는 기입 동작시에 k(k는 2≤k〈n을 만족하는 자연수)종류의 기입 상태로 기입을 행하는 메모리 셀에 대하여 거의 동시에 제1 기입을 행하고, 제1 기입 동작의 전 또는 후에 n-k종류의 기입 상태로 기입을 행하는 메모리 셀에 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  35. "1" 상태가 소거 상태이고, "2" 상태, "3" 상태, …, "n" 상태가 기입 상태인, 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이터를 보유하는 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, 기입시에 n종류의 기입 동작중, "3" 상태, …, 및 "n" 상태로 기입을 행하는 메모리 셀에 거의 동시에 제1 기입 동작을 행하고, 상기 제1 기입 동작의 전 또는 후에 "2" 상태로 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  36. 제35항에 있어서, n치의 기입 상태에서, "1" 상태, "2" 상태, "3" 상태, …, "n" 상태의 순으로 기입 임계치 전압이 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  37. "1" 상태, "2" 상태, "3" 상태, …, "n" 상태(n은 3이상의 자연수)를 기억 상태로 하는, 전기적 개서 가능한 n치를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀과 데이터의 수수를 행하는 신호선과, 메모리 셀로부터 판독한 정보를 보유하는 판독 데이터 보유 회로를 구비하고, 메모리 셀의 임계치가 "i" 상태와 거의 동일한지 또는 "i" 상태 이상인지, 혹은 "i" 상태보다도 작은지를 조사하는 제i의 판독 동작을 행하여, 판독 데이터를 데이터 보유 회로에 보유하고, 그 후, 메모리 셀의 임계치가 "j" 상태와 거의 동일한지 또는 "j" 상태 이상인지, 혹은 "j" 상태보다도 작은지를 조사하는 제j의 판독 동작시에는 메모리 셀의 데이터가 출력한 신호선의 전위를, 상기 데이터 보유 회로에 보유된 데이터를 참조하여 바꾼 후에 신호선의 전위를 감지하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  38. 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀과 데이터의 수수를 행하는 신호선과, 메모리 셀에 기입하는 데이터를 보유하는 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, 메모리 셀의 기입 데이터를 출력한 신호선의 전위를 2번 이상 참조함으로써, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작후의 상태로부터 기입이 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이터 회로의 내용을 갱신하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  39. 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀의 임계치 전압을 검출하는 임계치 검출 수단과, 메모리 셀에 기입하는 데이터를 보유하는 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단을 구비하고, 상기 임계치 검출은 메모리 셀의 게이트 전극에 제1 임계치 검출 전압을 인가함으로써, 상기 메모리 셀이 "1" 상태인지, 또는 "2"또는 "3" 또는 …, "n" 상태인지를 판정하고, 또, 메모리 셀의 게이트 전극에 제2 임계치 검출 전압을 인가함으로써, 상기 메모리 셀이 "1" 또는 "2" 상태인지, 또는 "3", …, "n" 상태인지를 판정하도록, 메모리 셀의 게이트 전극에 제1, 제2, …, 제(n-1)의 임계치 검출 전압을 인가하고, 메모리 셀의 기입 데이터를 출력한 신호선의 전위를 2번 이상 참조함으로써, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작후의 상태로부터 기입이 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이터 회로의 내용을 갱신하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  40. 제27항에 있어서, 상기 n 은 4 이상인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  41. 전기적 개서 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스상으로 배치된 메모리 셀 어레이와, 메모리 셀에 기입하는 데이터를 보유하는 m개의 데이터 회로와, 상기 메모리 셀의 기입 동작 후의 상태가 원하는 데이터의 기억 상태로 되어 있는지의 여부를 확인하는 기입 검증 수단과, 상기 데이터 회로의 내용과 메모리 셀의 기입 동작후의 상태로부터 기입 불충분한 메모리 셀에 대해서만 재기입을 행하도록, 데이터 회로의 내용을 갱신하는 데이터 갱신회로로 이루어지는 데이터 회로 내용 일괄 갱신 수단을 구비하고, 상기 데이터 갱신 회로는 1개의 데이터 회로의 내용을 참조하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  42. 다치 데이터를 메모리 셀에 기입할 때, 다치 데이터 각각에 따른 비트선 기입 전위의 하나를 비트선에 충전하고, 충전한 후 비트선을 전기적으로 플로팅된 상태로 하는 수단과, 비트선의 전위를 상기 비트선의 충전량을 증가, 감소, 유지시키는 것 중의 어느 한 상태를 취함으로써, 다치의 데이터에 따라서 설정되는, 비트선 기입 제어 전위로 하는 수단을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  43. 2치 이상의 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀로의 데이터의 기입 및 상기 메모리 셀로부터의 데이터의 판독에 사용되는 비트선을 구비하고, 상기 비트선을 소정의 전위로 한후, 상기 비트선을 전기적으로 플로팅한 상태로 하고, 상기 메모리 셀에 데이터를 기입할 때 상기 비트선의 소정 전위를 비트선 기입 제어 전압의 하나로서 이용하도록 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  44. 2치 이상의 데이터를 기억하는 메모리 셀이 메트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀에 기입 데이터를 전달하거나, 상기 메모리 셀로부터의 판독 데이터를 전달하기 위한 비트선과, 상기 비트선에 접속된, 상기 메모리 셀에 데이터를 기입하기 전에 상기 비트선을 소정 전위로 하고, 상기 소정전위의 비트선을 전기적으로 플로팅한 상태로 하는 제1 회로와, 상기 비트선에 접속된, 상기 2치 이상의 데이터의 하나를 선택된 메모리 셀에 기입할 때 상기 비트선의 전위를 상기 소정 전위인 채로 하고, 상기 2치 이상의 데이터 기입할 때 상기 비트선의 전위를 상기 소정 전위와는 상이한 전위로 시프트시키는 제2 회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  45. 제44항에 있어서, 상기 제2 회로는 플립 플롭 회로를 포함하고, 상기 플립 플롭 회로는 상기 메모리 셀에 데이터를 기입할 때 기입 데이터를 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  46. 제45항에 있어서, 상기 플립 플롭 회로는 상기 메모리 셀에 데이터를 기입할때, 기억된 기입 데이터에 따라서 상기 비트선의 전위를 상기 소정의 전위인 채로 하든지, 상기 비트선의 전위를 상기 소정의 전위와는 상이한 전위로 시프트 시키든지를 결정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  47. 제45항에 있어서, 상기 플립 플롭 회로는 메모리 셀로부터 데이터를 판독할 때, 판독 데이터를 증폭하여 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  48. 제45항에 있어서, 상기 메모리 셀이 기억하는 데이터의 수를 n(n≥2)으로 했을 때, 상기 메모리 셀로의 기입 데이터를 기억하거나, 상기 메모리 셀로부터의 판독 데이터를 증폭하여 기억하기 위한 상기 플립 플롭 회로의 수는 n-1개인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  49. 제48항에 있어서, 상기 n-1개의 플립 플롭 회로가 기억하는 기입 데이터는 검증 동작이 완료한 후, 다른 데이터로 변경되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  50. 제49항에 있어서, 상기 n-1개의 플립 플롭 회로가 기억하는 기입 데이터가 다른 데이터로 변경된 것을 검지하여 기입 동작을 종료시키는 기입 종료 검지 회로를 더욱 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  51. 2치 이상의 데이터를 기억하는 메모리 셀이 매트릭스상으로 배치되어 구성되는 메모리 셀 어레이와, 상기 메모리 셀의 소스/드레인의 한쪽의 상기 메모리 셀 어레이로부터 도출하는 비트선과, 상기 비트선과 데이터 입출력선과의 사이에 개재하는 비트선 제어 회로를 구비하고, 상기 비트선 제어 회로는, 기입 동작전에 상기 비트선을 충전하는 충전 회로와, 데이터 출력선에 공급된 기입 데이터를 기억하는 기입 데이터 기억부와, 상기 기입 데이터 기억부에 기입된 기입 데이터에 따라서, 비트선의 전위를 상기 충전 전위인 상태인 채, 또는 상기 충전 전위로부터 시프트시킨 상태로 제어하는 데이터 제어 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  52. 제51항에 있어서, 상기 데이터 제어 회로는 플립 플롭 회로를 포함하고, 상기 플립 플롭 회로는 상기 메모리 셀에 데이터를 기입할 때 상기 데이터 입출력선에 공급된 기입 데이터를 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  53. 제52항에 있어서, 상기 플립 플롭 회로는 상기 메모리 셀로부터 데이터를 판독할 때, 상기 비트선에 판독된 판독 데이터를 증폭하여 상기 데이터 입출력선에 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  54. 제52항에 있어서, 상기 메모리 셀이 기억하는 데이터의 수를 n(n≥2)으로 했을 때, 상기 메모리셀로의 기입 데이터를 기억하거나, 상기 메모리 셀로부터의 판독 데이터를 증폭하여 기억하기 위한 상기 플립 플롭 회로의 수는 n-1개인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  55. 제54항에 있어서, 상기 n-1개의 플립 플롭 회로가 기억하는 기입 데이터는 검증 동작이 완료한 후, 다른 데이터로 변경되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  56. 제55항에 있어서, 상기 n-1개의 플립 플롭 회로가 기억하는 기입 데이터가, 다른 데이터로 변경된 것을 검지하여 기입 동작을 종료시키는 기입 종료 검지 회로를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  57. 제51항에 있어서, 상기 충전 회로는 상기 비트선을 전원 전위로 충전하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  58. 제 57항에 있어서, 상기 데이터 제어 회로는 상기 데이터 제어 회로에 포함되어 있는 상기 기입 데이터 기억부에 기억된 기입 데이터에 따라서, 상기 비트선의 전위를 상기 전원 전위인 채로, 또는 상기 전원 전위보다도 낮게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  59. 제51항에 있어서, 상기 충전 회로는 상기 비트선을 접지와 전원 전압과의 중간에 있는 전위로 충전하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  60. 제59항에 있어서, 상기 데이터 제어 회로는 상기 데이터 제어 회로에 포함되어 있는 상기 기입 데이터 기억부에 기억된 기입 데이터에 따라서, 상기 비트선의 전위를 상기 중간에 있는 전위인 채이거나, 상기 중간에 있는 전위보다도 낮게 하든지 또는 상기 중간에 있는 전위보다도 높게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7898876B2 (en) 2008-12-08 2011-03-01 Hynix Semiconductor Inc. Page buffer circuit, nonvolatile memory device including the page buffer circuit, and method of operating the nonvolatile memory device
KR101076079B1 (ko) * 2009-02-02 2011-10-21 주식회사 하이닉스반도체 페이지 버퍼 회로 및 불휘발성 메모리 소자

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3607407B2 (ja) 1995-04-26 2005-01-05 株式会社日立製作所 半導体記憶装置
JP3905990B2 (ja) * 1998-12-25 2007-04-18 株式会社東芝 記憶装置とその記憶方法
KR20000066706A (ko) * 1999-04-20 2000-11-15 최규용 디지털 데이터의 카오스 다치 취득방법
JP2000331491A (ja) * 1999-05-21 2000-11-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
US6532556B1 (en) 2000-01-27 2003-03-11 Multi Level Memory Technology Data management for multi-bit-per-cell memories
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP3631463B2 (ja) * 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
JP4170604B2 (ja) * 2001-04-18 2008-10-22 株式会社東芝 不揮発性半導体メモリ
ITTO20010529A1 (it) * 2001-06-01 2002-12-01 St Microelectronics Srl Metodo di controllo dell'errore in celle di memoria multilivello con numero di bit memorizzati configurabile.
EP1365417A1 (en) * 2002-05-13 2003-11-26 STMicroelectronics S.r.l. Programming method of the memory cells in a multilevel non-volatile memory device
US20030214867A1 (en) * 2002-05-17 2003-11-20 Matthew Goldman Serially sensing the output of multilevel cell arrays
AU2003256870A1 (en) * 2002-08-09 2004-02-25 Intel Corporation Multimedia coprocessor control mechanism including alignment or broadcast instructions
JP2004086991A (ja) * 2002-08-27 2004-03-18 Renesas Technology Corp 不揮発性記憶装置
JP4270832B2 (ja) * 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
JP3935139B2 (ja) 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
JP3863485B2 (ja) * 2002-11-29 2006-12-27 株式会社東芝 不揮発性半導体記憶装置
US7630237B2 (en) * 2003-02-06 2009-12-08 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
US6839281B2 (en) * 2003-04-14 2005-01-04 Jian Chen Read and erase verify methods and circuits suitable for low voltage non-volatile memories
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
JP4170952B2 (ja) * 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
US7466590B2 (en) * 2004-02-06 2008-12-16 Sandisk Corporation Self-boosting method for flash memory cells
US7161833B2 (en) * 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
US7020026B2 (en) * 2004-05-05 2006-03-28 Sandisk Corporation Bitline governed approach for program control of non-volatile memory
EP1751771B1 (en) * 2004-05-05 2011-07-13 SanDisk Corporation Bitline governed approach for program control of non-volatile memory
US7023733B2 (en) * 2004-05-05 2006-04-04 Sandisk Corporation Boosting to control programming of non-volatile memory
US7009889B2 (en) 2004-05-28 2006-03-07 Sandisk Corporation Comprehensive erase verification for non-volatile memory
US7307884B2 (en) * 2004-06-15 2007-12-11 Sandisk Corporation Concurrent programming of non-volatile memory
KR100621632B1 (ko) * 2005-03-22 2006-09-19 삼성전자주식회사 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치
JP4907897B2 (ja) * 2005-04-15 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
KR100600301B1 (ko) * 2005-05-25 2006-07-13 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와, 이를 포함하는 플래시메모리 장치 및 그 프로그램 동작 방법
DE602005011603D1 (de) 2005-07-28 2009-01-22 St Microelectronics Srl Seitenspeicher für programmierbare Multipegel-NAND-Speicher
US7366014B2 (en) * 2005-07-28 2008-04-29 Stmicroelectronics S.R.L. Double page programming system and method
EP1748446A1 (en) 2005-07-28 2007-01-31 STMicroelectronics S.r.l. Two pages programming
KR100669351B1 (ko) * 2005-07-29 2007-01-16 삼성전자주식회사 멀티 레벨 셀 플래시 메모리의 프로그램 방법 및 장치
US7206235B1 (en) 2005-10-14 2007-04-17 Sandisk Corporation Apparatus for controlled programming of non-volatile memory exhibiting bit line coupling
US7286406B2 (en) * 2005-10-14 2007-10-23 Sandisk Corporation Method for controlled programming of non-volatile memory exhibiting bit line coupling
US7362615B2 (en) * 2005-12-27 2008-04-22 Sandisk Corporation Methods for active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices
US7436703B2 (en) * 2005-12-27 2008-10-14 Sandisk Corporation Active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices
US7616481B2 (en) * 2005-12-28 2009-11-10 Sandisk Corporation Memories with alternate sensing techniques
US7349264B2 (en) * 2005-12-28 2008-03-25 Sandisk Corporation Alternate sensing techniques for non-volatile memories
US7844879B2 (en) * 2006-01-20 2010-11-30 Marvell World Trade Ltd. Method and system for error correction in flash memory
US7428165B2 (en) * 2006-03-30 2008-09-23 Sandisk Corporation Self-boosting method with suppression of high lateral electric fields
US7511995B2 (en) * 2006-03-30 2009-03-31 Sandisk Corporation Self-boosting system with suppression of high lateral electric fields
US7436709B2 (en) * 2006-05-05 2008-10-14 Sandisk Corporation NAND flash memory with boosting
US7286408B1 (en) 2006-05-05 2007-10-23 Sandisk Corporation Boosting methods for NAND flash memory
KR100854970B1 (ko) * 2007-01-08 2008-08-28 삼성전자주식회사 멀티 레벨 셀 플래시 메모리 장치 및 그것의 프로그램 방법
US7440326B2 (en) * 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
US7596031B2 (en) * 2006-10-30 2009-09-29 Sandisk Corporation Faster programming of highest multi-level state for non-volatile memory
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
KR100929155B1 (ko) * 2007-01-25 2009-12-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 메모리 셀 억세스 방법
US7738291B2 (en) * 2007-03-12 2010-06-15 Micron Technology, Inc. Memory page boosting method, device and system
US7898848B2 (en) * 2007-04-23 2011-03-01 Intel Corporation Memory including bipolar junction transistor select devices
US7508715B2 (en) * 2007-07-03 2009-03-24 Sandisk Corporation Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US7599224B2 (en) * 2007-07-03 2009-10-06 Sandisk Corporation Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
JP5127350B2 (ja) * 2007-07-31 2013-01-23 株式会社東芝 半導体記憶装置
JP4444320B2 (ja) * 2007-09-07 2010-03-31 株式会社東芝 不揮発性半導体記憶装置
US7978520B2 (en) 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US7859916B2 (en) 2007-12-18 2010-12-28 Micron Technology, Inc. Symmetrically operating single-ended input buffer devices and methods
WO2009151581A1 (en) * 2008-06-09 2009-12-17 Aplus Flash Technology, Inc. Nor nonvolatile memory devices and structures
US8274829B2 (en) * 2008-06-09 2012-09-25 Aplus Flash Technology, Inc. Row-decoder and source-decoder structures suitable for erase in unit of page, sector and chip of a NOR-type flash operating below +/− 10V BVDS
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US8027209B2 (en) 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
JP2011008838A (ja) * 2009-06-23 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8416624B2 (en) 2010-05-21 2013-04-09 SanDisk Technologies, Inc. Erase and programming techniques to reduce the widening of state distributions in non-volatile memories
WO2012017844A1 (en) 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101218896B1 (ko) * 2011-02-18 2013-01-08 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 프로그램 검증 방법
KR101858930B1 (ko) * 2011-09-01 2018-05-17 삼성전자주식회사 상변화 메모리 장치 및 이를 포함하는 컴퓨팅 시스템
KR101298191B1 (ko) * 2011-11-04 2013-08-20 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 위한 연속 프로그램 제어 회로 및 프로그램 방법
JP6097392B2 (ja) * 2013-07-08 2017-03-15 株式会社東芝 ロックアウトモードとノーロックアウトモードを有する半導体記憶装置
US9570175B2 (en) 2013-08-05 2017-02-14 Jonker Llc Incrementally programmable non-volatile memory
KR20150033129A (ko) * 2013-09-23 2015-04-01 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2016033843A (ja) * 2014-07-31 2016-03-10 株式会社東芝 不揮発性記憶装置およびその駆動方法
JP5888387B1 (ja) * 2014-10-22 2016-03-22 ミツミ電機株式会社 電池保護回路及び電池保護装置、並びに電池パック
US9633737B2 (en) 2014-11-18 2017-04-25 SK Hynix Inc. Semiconductor device
KR20160059174A (ko) * 2014-11-18 2016-05-26 에스케이하이닉스 주식회사 반도체 장치
US9922719B2 (en) * 2015-06-07 2018-03-20 Sandisk Technologies Llc Multi-VT sensing method by varying bit line voltage
US10058393B2 (en) 2015-10-21 2018-08-28 P Tech, Llc Systems and methods for navigation and visualization
US9881676B1 (en) * 2016-10-11 2018-01-30 Sandisk Technologies Llc Sense amplifier with program biasing and fast sensing
KR20210070107A (ko) * 2019-12-04 2021-06-14 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11257550B2 (en) * 2020-06-12 2022-02-22 Taiwan Semiconductor Manufacturing Company Limited Bias control for memory cells with multiple gate electrodes

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4205061C2 (de) * 1991-02-19 2000-04-06 Toshiba Kawasaki Kk Nichtflüchtige Halbleiter-Speicheranordnung
US5602789A (en) * 1991-03-12 1997-02-11 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3476952B2 (ja) 1994-03-15 2003-12-10 株式会社東芝 不揮発性半導体記憶装置
US5594691A (en) * 1995-02-15 1997-01-14 Intel Corporation Address transition detection sensing interface for flash memory having multi-bit cells
US5671388A (en) * 1995-05-03 1997-09-23 Intel Corporation Method and apparatus for performing write operations in multi-level cell storage device
JP3392604B2 (ja) * 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7898876B2 (en) 2008-12-08 2011-03-01 Hynix Semiconductor Inc. Page buffer circuit, nonvolatile memory device including the page buffer circuit, and method of operating the nonvolatile memory device
KR101066746B1 (ko) * 2008-12-08 2011-09-22 주식회사 하이닉스반도체 페이지 버퍼 회로 및 이를 구비한 불휘발성 메모리 소자와 그 동작 방법
US8085602B2 (en) 2008-12-08 2011-12-27 Hynix Semiconductor Inc. Page buffer circuit, nonvolatile memory device including the page buffer circuit, and method of operating the nonvolatile memory device
KR101076079B1 (ko) * 2009-02-02 2011-10-21 주식회사 하이닉스반도체 페이지 버퍼 회로 및 불휘발성 메모리 소자
US8179722B2 (en) 2009-02-02 2012-05-15 Hynix Semiconductor Inc. Page buffer circuit and nonvolatile memory device

Also Published As

Publication number Publication date
US20020097603A1 (en) 2002-07-25
KR970067371A (ko) 1997-10-13
US6044013A (en) 2000-03-28
US6363010B2 (en) 2002-03-26
US5969985A (en) 1999-10-19
US20010040821A1 (en) 2001-11-15
US6545909B2 (en) 2003-04-08
US6282117B1 (en) 2001-08-28

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