KR100244863B1 - 반도체 기억 장치 및 기억 시스템 - Google Patents

반도체 기억 장치 및 기억 시스템 Download PDF

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KR100244863B1
KR100244863B1 KR1019970009153A KR19970009153A KR100244863B1 KR 100244863 B1 KR100244863 B1 KR 100244863B1 KR 1019970009153 A KR1019970009153 A KR 1019970009153A KR 19970009153 A KR19970009153 A KR 19970009153A KR 100244863 B1 KR100244863 B1 KR 100244863B1
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겐 다께우찌
도모하루 다나까
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

본 발명의 반도체 기억 장치에 있어서 "1" 상태는 제1의 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3의 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3이상의 자연수)는 제i의 임계치 레벨을 갖는 n 치를 기억하는 메모리 셀을 포함하고, 상기 메모리 셀이 "1" 상태, "2" 상태, ..., "m-1"상태, "m"상태(m은 2이상의 자연수) 중 어느 하나를 보유하는 경우에 메모리 셀의 외부로부터 입력되는 기록 데이타와 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀의 상태를 "1"상태, "2"상태, ..., "k-1"상태, "k" 상태(k는 m보다 큰 자연수) 중 어느 하나로 하는 것을 특징으로 한다.

Description

반도체 기억 장치 및 기억 시스템
제1a도 및 제1b도는 NAND형 EEPROM에서의 하나의 NAND 셀을 도시한 평면도와 회로도.
제1a도 및 제2b도는 제1a도에 도시한 NAND 셀의 2A-2A 단면도 및 2B-2B 단면도.
제3도는 NAND 셀의 메모리 셀 어레이를 도시한 회로도.
제4도는 종래의 메모리 셀의 임계치 전압과 4치 데이타와의 관계를 도시한 도면.
제5도는 종래의 메모리 셀의 기록 동작을 도시한 도면.
제6도는 종래의 메모리 셀과 어드레스의 대응을 도시한 도면.
제7a도 및 제7b도는 각각, 메모리 셀의 임계치의 분포 및 종래의 판독 방법의 개략을 도시한 도면.
제8a도 및 제8b도는 각각 메모리 셀의 임계치의 분포를 도시한 도면 및 종래의 다른 판독 방법의 개략을 도시한 도면.
제9도는 본 발명의 제1 실시 형태에 관한 다치 기억 NAND형 플래쉬 메모리의 구성을 도시한 구성도.
제10도는 제9도에 도시한 메모리 셀 어레이, 및 열 계통 회로의 구성을 도시한 구성도.
제11도는 4치 기억시의 메모리 셀 트랜지스터의 임계치 분포를 도시한 도면.
제12도는 제10도에 도시한 데이타 회로의 블럭도.
제13a도 및 제13b도는 본 발명의 제1 실시 형태에 관한 장치에서의 판독 순서를 설명하는 도면으로서, 각각 메모리 셀의 임계치의 분포를 도시한 도면 및 판독순서의 개략을 도시한 도면.
제14a도 및 제14b도는 본 발명의 제1 실시 형태에 관한 장치에의 다른 판독순서를 설명하는 도면으로서, 각각 메모리 셀의 임계치의 분포를 도시한 도면 및 다른 판독 순서의 개략을 도시한 도면.
제15도는 제2 실시 형태에 관한 NAND형 플래쉬 메모리가 갖는 데이타 회로의 회로도.
제16도는 판독 동작을 도시한 동작 파형도.
제17도는 플립플롭이 감지하고, 래치하고 있는 판독 데이타를 도시한 도면.
제18도는 플립플롭이 감지하고, 래치하는 판독 데이타를 도시한 도면.
제19도는 플립플롭이 래치하는 기록 데이타를 도시한 도면.
제20도는 기록 동작을 도시한 동작 파형도.
제21도는 검증 동작을 도시한 동작 파형도.
제22도는 검증 동작을 도시한 동작 파형도.
제23도는 다른 검증 동작을 도시한 동작 파형도.
제24도는 데이타 회로의 다른 회로도.
제25도는 데이타 회로의 다른 회로도.
제26도는 본 발명의 제3 실시 형태에 대한 판독 방법을 설명하기 위한 동작파형도.
제27a도 내지 제27c도는 본 발명의 제4 실시 형태를 설명하기 위한 도면으로, 각각 데이타의 출력 상태를 도시한 도면.
제28a도 내지 제28c도는 본 발명의 제5 실시 형태를 설명하기 위한 도면으로서, 각각 메모리 셀의 임계치의 분포를 도시한 도면.
제29도는 본 발명의 제6 실시 형태를 설명하기 위한 도면.
제30도는 본 발명의 제7 실시 형태를 설명하기 위한 도면.
제31도는 본 발명의 제8 실시 형태를 설명하기 위한 도면.
제32도는 본 발명의 제9 실시 형태를 설명하기 위한 도면.
제33도는 변형된 열 구성을 갖는 EEPROM의 구성도.
제34도는 NOR형의 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제35도는 다른 NOR형의 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제36도는 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제37도는 다른 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제38도는 상호 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제39도는 다른 상호 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제40도는 DINOR형의 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제41도는 AND형의 셀이 집적된 메모리 셀 어레이를 도시한 도면.
제42도는 제10 실시 형태에서의 메모리 셀과 어드레스와의 대응을 도시한 도면.
제43a도 및 제43b도는 제10 실시 형태에서의 상위 페이지의 기록을 도시한 도면.
제44a도 내지 제44c도는 제10 실시 형태에서의 기록 동작을 설명하기 위한 도면.
제45a도 및 제45b도는 제10 실시 형태에서의 하위 페이지의 기록을 도시한 도면.
제46a도 내지 제46c도는 제10 실시 형태에서의 판독 동작을 설명하기 위한 도면.
제47a도 내지 제47c도는 제10 실시 형태에서의 다른 기록 동작을 설명하기 위한 도면.
제48도는 제10 실시 형태에 관한 다치 반도체 기억 장치의 블럭도.
제49도는 제10 실시 형태에서의 기록 동작을 설명하는 도면.
제50도는 제10 실시 형태에서의 판독 동작을 설명하는 도면.
제51a도 내지 제51d도는 제10 실시 형태에서의 메모리 셀 유닛의 일례를 도시한 도면.
제52a도 내지 제51c도는 메모리 셀 유닛의 다른 예를 도시한 도면.
제52d도 내지 제52f도는 메모리 셀 유닛의 다른 예를 도시한 도면.
제52g도는 메모리 셀 유닛의 다른 예를 도시한 도면.
제53도는 제10 실시 형태에서의 메모리 셀 어레이와 데이타 회로의 구성을 도시한 도면.
제54도는 제10 실시 형태에서의 메모리 셀의 임계치 분포를 도시한 도면.
제55도는 제11 실시 형태에서의 데이타 회로의 구성을 도시한 도면.
제56a도 및 제56b도는 제11 실시 형태에서의 판독 동작을 도시한 도면.
제57도는 본 발명에서의 데이타 회로의 구체적 구성을 도시한 도면.
제58a도 및 제58b도는 제11 실시 형태의 상위 페이지의 기록 데이타를 도시한 도면.
제59도는 제11 실시 형태의 상위 페이지의 기록 동작을 도시한 도면.
제60도는 제11 실시 형태의 상위 페이지의 검증 판독 동작을 도시한 도면.
제61a도 내지 제61c도는 제11 실시 형태의 하위 페이지 기록 전의, 상위 페이지의 판독, 및 데이타 반전을 설명하는 도면.
제62도는 제11 실시 형태의 하위 페이지 기록 전의, 상위 페이지의 판독, 및 데이타 반전을 설명하는 도면.
제63a도 및 제63b도는 제11 실시 형태의 하위 페이지의 기록 데이타를 도시한 도면.
제64a도 및 제64b도는 제11 실시 형태의 하위 페이지 기록시의 데이타 회로의 노드를 도시한 도면.
제65도는 제11 실시 형태의 하위 페이지의 기록 동작을 설명하는 도면.
제66도는 제11 실시 형태의 별도의 데이타 회로를 도시한 도면.
제67도는 제11 실시 형태의 하위 페이지의 별도의 기록 방법을 설명하는 도면.
제68도는 제11 실시 형태의 하위 페이지의 검증 판독을 설명하는 도면.
제69a도 및 제69b도는 제11 실시 형태의 판독 동작을 설명하는 도면.
제70도는 제11 실시 형태의 판독 중의 플립플롭 FF2의 노드를 도시한 도면.
제71도는 제11 실시 형태의 판독 중의 데이타 회로의 노드를 도시한 도면.
제72도는 제11 실시 형태의 판독 데이타를 도시한 도면.
제73a도 및 제73b도는 제12 실시 형태의 하위 페이지의 기록시의 데이타 회로의 노드를 도시한 도면.
제74도는 제12 실시 형태의 하위 페이지의 기록 동작을 도시한 도면.
제75도는 제12 실시 형태의 하위 페이지의 검증 판독 동작을 도시한 도면.
제76a도 및 제76b도는 제13 실시 형태의 하위 페이지의 기록 데이타를 도시한 도면.
제77도는 제1 실시 형태의 상위 페이지의 검증 판독을 도시한 도면.
제78a도 및 제78b도는 제13 실시 형태의 하위 페이지의 기록 데이타를 도시한 도면.
제79a도 및 제79b도는 제13 실시 형태의 하위 페이지 기록 데이타 회로의 노드를 도시한 도면.
제80도는 제13 실시 형태의 하위 페이지의 기록을 도시한 도면.
제81도는 제13 실시 형태의 하위 페이지 검증 판독을 도시한 도면.
제82도는 제13 실시 형태의 하위 페이지의 별도의 기록을 도시한 도면.
제83도는 제13 실시 형태의 하위 페이지의 별도의 검증 판독을 도시한 도면.
제84a도 및 제84b도는 제14 실시 형태에서의 4치 셀의 기록 동작을 도시한 도면.
제85도는 제14 실시 형태에서의 4치 셀의 데이타 회로의 구성을 도시한 도면.
제86a도 내지 제86c도는 제14 실시 형태에서의 8치 셀의 기록 동작을 도시한 도면.
제87도는 제14 실시 형태에서의 4치 셀의 데이타 회로의 구성을 도시한 도면.
제88a도 내지 제88d도는 제14 실시 형태에서의 16치 셀의 기록 동작을 도시한 도면.
제89도는 제14 실시 형태에서의 16치 셀의 데이타 회로의 구성을 도시한 도면.
제90a도 내지 제90e도는 제14 실시 형태에서의 2m치 셀의 기록 동작을 도시한 도면.
제91도는 제14 실시 형태에서의 2m치 셀의 데이타 회로의 구성을 도시한 도면.
제92a도 및 제92b도는 제15 실시 형태에서의 기록 동작 순서를 도시한 도면.
제93도는 제15 실시 형태에서의 메모리 셀의 임계치 분포와의 비교를 도시한 도면.
제94도는 제15 실시 형태에서의 메모리 셀에 공급되는 펄스의 파형과의 비교를 도시한 도면.
제95a도 내지 제95e도는 제15 실시 형태에서의 메모리 셀의 임계치 분포를 도시한 도면.
제96a도 내지 제96d도는 제15 실시 형태에서의 메모리 셀에 공급되는 펄스의 파형을 도시한 도면.
제97a도 및 제97b도는 제15 실시 형태에서의 메모리 셀에 공급되는 펄스의 파형을 도시한 도면.
제98a도 내지 제98e도는 제15 실시 형태에서의 메모리 셀의 임계치 분포를 도시한 도면.
제99a도 내지 제99b도는 제15 실시 형태에서의 메모리 셀의 임계치 분포를 도시한 도면.
제100a도 내지 제100b도는 제15 실시 형태에서의 메모리 셀의 임계치 분포를 도시한 도면.
제101도는 제16 실시 형태에서의 메모리 셀의 임계치 분포를 도시한 도면.
제102도는 제16 실시 형태의 하위 페이지의 검증 판독을 설명하는 도면.
제103a도 및 제103b도는 제16 실시 형태의 판독 동작을 설명하는 도면.
제104도는 제17 실시 형태에서의 메모리 셀 어레이를 도시한 도면.
제105도는 종래의 4치 셀로 이루어지는 메모리 셀 어레이를 도시한 도면.
제106a도 및 제106b도는 "1" 상태인 메모리 셀에 대하여 "2" 상태 및 "4" 상태로 기록된 상태를 도시한 도면.
제107도는 메모리 셀 어레이의 전체 내용량의 70%를 기록하는 경우를 도시한 도면.
제108도는 제18 실시 형태의 기억 시스템의 구성을 도시한 도면.
제109도는 제18 실시 형태에서의 기억부의 전체 내용량의 절반만 기록을 행할 때의 상태를 도시한 도면.
제110도는 제18 실시 형태에서의 기억부의 전체 내용량의 70%분 기록을 행할 때의 상태를 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1A,1B : 메모리 셀 어레이 2A,2B : 행 계통 회로
3** : 사각 어드레스 입력회로 5 : 데이타 입출력 회로
18 : 기록 종료 검출 회로
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 전기적 재기록 가능한 반도체 기억장치 및 기억 시스템에 관한 것으로, 특히 다치 기억의 반도체 기억 장치와 이것을 구비한 기억 시스템에 관한 것이다.
반도체 기억 장치, 특히, 불휘발성 반도체 기억장치(EEPROM)의 대용량화를 실현하는 수법의 하나로서, 하나의 메모리 셀에 n치(n≥)의 정보를 기억시키는 다치 기억 EEPROM이 알려져 있다.
EEPROM은 전원을 차단하더라도 데이타가 지워지지 않는 등의 이점이 있기 때문에, 최근 대폭 수요가 증대하고 있다. 전기적으로 일괄 소거 가능한 불휘발성 반도체 기억 장치인 플래쉬 메모리는 2 트렌지스터형의 바이트형 불휘발성 반도체 기억 장치와 다르고, 1 트랜지스터로 메모리 셀을 구성할 수 있다. 이 결과, 메모리 셀을 작게 하는 것이 가능해지고, 대용량의 자기 디스크의 대체 용도 등이 기대되고 있다.
이러한 플래쉬 메모리 내에서도, 특히 고집적화에 유리한 것으로서, NAND형 EEPROM이 알려져 있다. 이것은 예를 들면 다음과 같은 구조를 갖는다. 즉, 전하 축적층이 되는 부유 게이트와 제어 게이트가 적층된 n 채널 FETMOS 구조를 갖는 복수의 메모리 셀을 예를 들면 열 방향으로 병렬하고, 이들 셀 중 서로 이웃하는 셀끼리의 소스와 드레인을 순차 직렬로 접속한다.
이러한 접속에 의해, 복수의 메모리 셀이 직렬 접속된 단위셀군(NAND 셀)을 구성하고, 이러한 단위셀 군을 한 단위로서 비트선에 접속한다.
도 1a 및 도 1b에, NAND형 EEPROM에서의 하나의 NAND 셀의 평면도 및 회로도를 도시한다. 또한 도 2는 도 1a 및 도 1b에 도시되는 NAND 셀의 종단면도이고, 도 2a는 도 1a의 2A-2A 단면도, 도 2b는 도 1a의 2B-2B 단면도를 각각 도시한다.
도시한 바와 같이, p형 기판(11) 또는 n형 기판에 형성된 p형 웰 내에 소자 분리 산화막(12)으로 둘러싸인 소자 영역이 설치되고, 이 소자 영역에 NAND 셀이 형성된다. 여기서는 8개의 메모리 셀 M1 내지 M8이 직렬로 접속되어 하나의 NAND 셀을 구성하고 있다. n채널 EETMOS 구조를 갖는 각 메모리 셀에서는 p형 실리콘 반도체 기판(11) 상에 제1 게이트 절연막(13)을 통해 전하 축적층이 되는 부유 게이트(14)(14-1, 14-2,..., 14-8)가 형성되고, 또한 그 위에 제2 게이트 절연막(15)을 통해 제어 게이트(16)(16-1, 16-2,... 16-8)가 적층된다. 또한 n채널 EETMOS 구조(5)에서의 n형 확산층(19)은 인접하는 두개의 메모리 셀의 한쪽에서는 소스로서, 다른쪽에서는 드레인으로서 공용되고, 이에 따라 각 메모리 셀이 직렬로 접속된다. 이러한 NAND 셀의 드레인측과 소스측에는 각각 메모리 셀의 부유 게이트(14), 제어 게이트(16)와 동일한 프로세스에 의해서 형성된 선택 게이트(14-9, 16-9 및 14-10, 16-10)가 설치된다. 또, 선택 게이트(14-9, 16-9 및 14-10, 16-10)는 함께 도시되지 않는 원하는 부분에서 1층째와 2층째가 도통 접속되어 있다. 또한, 이렇게 해서 소자 형성된 p형 실리콘 반도체 기판(11)의 상측은 층간 절연막(17)에 의해 덮여지고 있다. 이 층간 절연막(17) 상에 비트선(18)이 배치되어 있고, 비트선(18)은 NAND 셀의 일단의 드레인측 n형 확산층(19)에 접촉되어 있다. 즉 NAND 셀의 드레인측은 선택 게이트(14-9, 16-9)를 통하여 비트선(18)에 접속된다. 또한 NAND 셀의 소스측은 선택 게이트(14-10, 16-10)를 통해 소스선이 되는 n형 확산층(19)이 형성되어 있고, 소스선은 예를 들면 행 방향으로 비트선 64개 당 1개 설치된 접촉부에서 기준 전위 배선과 접촉한다.
한편, 행 방향으로 나란히 배열되어 있는 복수의 NAND 셀의 동일 행의 제어 게이트(14)는 공통적으로 접속되고, 행 방향으로 이어지는 제어 게이트선 CG1, CG2,...,CG8로서 배치되어 있고, 이들 제어 게이트선은 소위 워드선으로 되어 있다. 즉 각 메모리 셀의 제어 게이트(14)는 각각 행 방향으로 배치된 워드선에 접속되어 있다. 또한, 선택 게이트(14-9, 16-9 및 14-10, 16-10)도, 각각 행 방향으로 이어지는 선택 게이트선 SC1, SC2로서 배치되어 있다.
도 3에서, NAND 셀의 메모리 셀 어레이의 회로도를 도시한다. 도 3에 도시된 바와 같이, 제어 게이트선 CG1, CG2,...CG8 및 선택 게이트선 SG1, SG2은 행방향으로 연속적으로 배치된다. 통상 1개의 제어 게이트선, 즉 워드선과 공통 접속되는 메모리 셀군이 페이지(1 페이지)를 형성하고, 1쌍의 드레인측 선택 게이트선(선택 게이트 14-9, 16-9) 및 소스측 선택 게이트선(선택 게이트 14-10, 16-10)에서 좁혀진 이 페이지의 집합을, 통상 NAND 블럭(1 NAND 블럭) 또는 블럭(1 블럭)이라고 부른다. 이때, 1 페이지는 예를 들면 256바이트(256×8)개의 메모리 셀로부터 구성되고, 1페이지분의 메모리 셀은 거의 동시에 기록이 행해진다. 또한, 1 블럭은 예를 들면 2048 바이트(2048×8)개의 메모리 셀로 구성되고, 1 블럭분의 메모리 셀은 거의 동시에 소거된다.
이하, 상술한 바와 같은 NAND형 EEPROM의 동작에 관해서 설명한다. 우선 데이타의 기록은 일반적으로 비트선으로부터 먼 쪽의 메모리 셀로부터 순서대로 행해진다. 구체적으로는 선택된 메모리 셀의 제어 게이트에는 승압된 기록 전압 Vpp(=20V정도)를 인가하는 한편, 다른 비선택 메모리 셀의 제어 게이트 및 제1 선택 게이트에는 각각 중간 전위(=10V정도)를 인가한다. 또한 비트선에는 데이타에 따라서 0V("0"기록) 또는 중간 전위("0"기록)를 인가한다. 이렇게 해서, 비트선의 전위는 선택된 메모리 셀에 전달된다. 따라서 데이타가 "0"일때는 선택된 메모리 셀에서 부유 게이트와 기판과의 사이에 고전압이 가해지고, 기판으로부터 부유 게이트에 전자가 터널 주입되고, 메모리 셀의 트랜지스터의 임계치 전압이 플러스 방향으로 시프트한다. 반대로, 데이타가 "1"일때는 임계치 전압은 변화하지 않는다.
한편 데이타 소거는 블럭 단위로 거의 동시에 행해진다. 즉, 소거를 행하는 블럭 내의 모든 제어 게이트 및 선택 게이트를 0V로 하고, p형 기판 또는 n형 기판 및 이 n형 기판에 형성된 p형 웰에, 승압된 승압 전위 VppE(=20V정도)를 인가한다. 또한, 소거를 행하지 않은 블럭 내의 제어 게이트 및 선택 게이트에는 상술한 바와 같은 승압 전위 VppE를 인가한다. 이에 따라, 소거가 행해지는 블럭의 메모리 셀에서 부유 게이트에 축적되어 있던 전자가 P형 기판 또는 n형 기판 P형 웰로 방출되고, 트랜지스터의 임계치 전압이 마이너스 방향으로 시프트한다.
데이타의 판독 동작에 관해서는 비트선을 프리차지한 후 비트선을 부유하고, 선택된 메모리 셀의 제어 게이트를 0V, 그 이외의 메모리 셀의 제어 게이트 및 선택 게이트를 전원 전압 Vcc(예를 들면 3V), 소스선을 0V로 한 후에, 선택된 메모리 셀로 전류가 흐르는지의 여부를 비트선으로 검출함으로써 행해진다. 즉, 선택된 메모리 셀에 기록된 데이타가 "0"(메모리 셀의 트랜지스터의 임계치 전압 Vth〉0) 이면, 트랜지스터는 오프가 되므로 비트선은 프리차지 전위를 보유하지만, "1"(메모리 셀의 트랜지스터의 임계치 전압 Vth〈0)이면, 메모리 셀은 "ON"하여 비트선은 프리차지 전위로부터 △V만큼 전위가 내려간다. 따라서, 이러한 비트선 전위를 감지 증폭기로 검출함으로써, 메모리 셀의 데이타를 판독할 수 있다.
그런데, 상기한 바와 같은 NAND형 EEPROM에서도, 아직 비용면의 점에서는 자기 디스크와의 격차가 크고, 한층 더 대용량화를 진행시켜서 비트 단가를 저감하는 것 등이 강력하게 요망되고 있다. 이 때문에 최근에 와서, NAND형 EEPROM 등의 전기적으로 재기록 가능한 불휘발성 반도체 기억 장치에 대하여, 하나의 메모리 셀에 3치 이상의 정보를 기억시키는 다치 기억 기술이 제안되어 있다.
여기서, 하나의 메모리 셀에 4치의 정보를 기억시키는 4치 셀을 예로 들어, 그 기본 동작에 관해서 설명한다. 우선, 도 4는 4치 셀에 관해서 메모리 셀의 트랜지스터의 임계치 전압과 4치 데이타와의 관계를 도시한 특성도이다. 도시된 바와 같이, 4치 셀에서 데이타 "1" 상태는 소거후의 상태와 동일하여 예를 들면 부임계치를 갖는다. 이에 대하여, 데이타 "2"의 상태는 예를 들면 0.5 내지 0.8V, 데이타 "3"의 상태는 예를 들면 1.5 내지 1.8V, 데이타 "4"의 상태는 예를 들면 2.5 내지 2.8V의 임계치를 갖는다.
따라서, 메모리 셀의 제어 게이트에 도 4에 도시된 바와 같은 판독 전압 VCG3R을 인가했을 때에, 메모리 셀의 트랜지스터가 "ON"인지 "OFF"인지, 메모리 셀의 데이타가 「"1","2"중 어느 하나인지, 혹은 "3","4"중 어느 하나인지」를 검출할 수 있고, 계속해서 판독 전압 VCG4R, VCG2R를 인가함으로써, 메모리 셀의 데이타를 완전히 검출할 수 있다. 이 때 판독 전압 VCG2R, VCG3R, VCG4R은 예를 들면 각각 0V, 1V, 2V로 설정되면 좋다.
또한, 도 4의 VCG2V, VCG3V, VCG4V는 검증 전압을 나타내고, 데이타 기록시에는 이들 검증 전압을 제어 게이트에 인가하여 메모리 셀의 상태를 검출하고, 충분히 기록이 행해졌는지의 여부를 체크한다. 여기서의 검증 전압 VCG2V, VCG3V, VCG4V는 예를 들면 0.5V, 1.5V, 2.5V로 된다.
한편, 도 5는 4치 셀에 대한 기록 동작의 일례를 도시한 특성도이고, 도 6는 이러한 기록을 1 페이지분의 메모리 셀에 대해 행하는 경우에 관해, 기록 데이타와 기록처의 메모리 셀과의 대응을 도시한 개념도이다. 즉, 지금까지가 일반적인 4치 셀로의 기록 동작에서는 도 6에 도시된 바와 같이 외부로부터 입력된 기록 데이타가, 선두 어드레스로부터 A0, A1은 메모리 셀, MC1로, 다음의 A2, A3는 메모리 셀 MC2로, 또한 그 다음의 A4, A5는 메모리 셀 MC3인 상태로 순차 할당되고, 이와 같이 각각 할당된 2비트의 어드레스를 기초로, 각 메모리 셀에 데이타가 기록된다.
구체적으로, 예를들면 메모리 셀 MC1에 관해서는 A0, A1의 데이타를 메모리 셀 MC1가 대응하는 데이타 회로에 일시 기억한 후에, 이들 기록데이타를 기초로 도 5에 도시된 바와 같은 기록이 행해진다. 마찬가지로 다른 메모리 셀 "MC2 내지 128"에 관해서도, A2 내지 A255의 데이타에 따른 "2" 기록, "3" 기록 또는 "4"기록이 행해질지, 또는 소거 상태(비기록 상태) "1"이 보유된다.
그러나 이러한 기록 동작에서는 2치 셀의 "0"기록에 상당하는 "2" 기록에 비해 "3" 기록에 요하는 시간이 길어지고, 또한 "4" 기록에 관해서는 한층 더 긴 시간을 요한다. 또한, 이들 데이타가 충분히 기록되었는지의 여부를 체크하고 나서도, "2" 기록, "3" 기록 및 "4" 기록의 각각 대하여 개별로 체크를 행할 필요가 있고, 기록 동작에 이어서 행해지는 검증 판독의 동작에 관해서도 그 장기간화는 피할 수 없다. 따라서, 상술한 바와 같이 거의 동시에 기록이 행해지는 1 페이지분의 메모리 셀 전부에 충분히 데이타가 기록될 때까지의 시간이 증대하고, 부언하면 이와 같은 페이지 기록에 요하는 시간에서 통상 정의되는 기록 시간이 길어진다고 하는 문제점이 있다.
다음에, 4치 기억의 경우에서의 판독 방식을 설명한다.
도 7a는 메모리 셀의 임계치의 분포를 도시한 도면, 도 7b는 종래의 판독방법의 개략을 도시한 개략도이다.
우선, 판독하는 메모리 셀의 워드선에 "1" 상태와 "2" 상태 사이의 전압 Vt1을 인가한다. 메모리 셀이 도통 상태가 되면 메모리 셀이 "0" 또는 "1"이고, 메모리 셀이 비도통 상태가 되면 메모리 셀은 "2" 또는 "3" 상태이다(스텝 A1). 다음에, 선택 워드선에 Vt2를 인가하면, 메모리 셀이 "3" 상태인지, 혹은 "0" 또는 "1" 또는 "2" 상태인지를 알 수 있다(스텝 A2). 마지막으로, 선택 워드상에 Vt3을 인가하면, 메모리 셀이 "0" 상태인지, 혹은 "1", 또는 "2" 또는 "3"인지를 알 수 있다(스텝 A3). 이에 따라 메모리 셀에 기억된 2비트 정보(4치)가 판독되고, 칩 외부로 출력된다(스텝 A4). 도 8a는 메모리 셀의 임계치의 분포를 도시한 도면, 도 8b는 종래의 다른 판독 방법의 개략을 도시한 개략도이다.
판독하는 메모리 셀의 워드선에 "U" 상태와 "1" 상태 사이의 전압 Vts1을 인가한다. 메모리 셀이 도통 상태가 되면 메모리 셀이"0"이고, 메모리 셀이 도통상태가 되면 메모리 셀은 "1" 또는 "2" 또는 "3" 상태이다(스텝 B1). 다음에, 선택워드선에 Vt32를 인가하면, 메모리 셀이 "0" 또는 "1"인지, 혹은 "2" 또는 "3"상태인지를 알 수 있다(스텝 B2). 마지막으로, 선택 워드선에 Vt53를 인가하면, 메모리 셀이 "3" 상태인지, 혹은 "0" 또는 "1" 또는 "2"인지를 알 수 있다(스텝 B3). 이에 따라 메모리 셀에 기억된 2 비트 정보가 판독되고, 칩 외부로 출력된다(스텝 B4).
상기와 같이 다치 메모리에서는 메모리의 임계치를 조사하는 횟수가, 통상의 메모리, 즉 2치 메모리보다도 많아지므로, 판독 속도가 느려진다.
예를 들면 4치 메모리에서는 워드선 전압을 3회로 바꿔서, 메모리 셀의 임계치를 조사하므로, 판독 시간이, 2치 메모리의 경우의 3배 정도로 증가한다.
또한, NAND형 EEPROM 등의 전기적으로 재기록 가능한 불휘발성 반도체 기억 장치에서는 전하 축적층으로서의 부유 게이트에 축적되어 있던 전자의 누설에 기인하는 데이타의 파괴가 문제가 되는 경우가 있지만, 다치 기억의 반도체 기억 장치는 이러한 데이타의 파괴가 발생하기 쉽고, 실용화에 있어서 더욱 신뢰성의 향상이 요구되고 있다. 즉, 다치 기억의 반도체 기억 장치에 대하여, 특히 임계치 레벨이 높은 데이타가 메모리 셀에 기록된 경우에, 기판 및 부유 게이트간의 전계가 강하기 때문에 부유 게이트 중의 축적 전하의 기판으로의 누설이 증대하는 경향이 있다. 더구나 다치 기억의 반도체 기억 장치에서는 메모리 셀에 기록되는 각 데이타간의 상태차가 작게 설정되는 것이 많고, 축적 전하의 누설에 의한 임계치 레벨의 변동이 근소하더라도 데이타의 파괴가 발생된다.
상기한 바와 같이, 종래의 다치 기억의 반도체 기억 장치는 2치의 것에 비해 판독 시간이 길게 되고 기록 시간이 길게 됨과 동시에 기록에 대한 신뢰성이 충분하지 않기 때문에, 아직 실용화에는 이르고 있지 않다.
[발명이 이루고자 하는 기술적 과제]
본 발명의 목적은 판독 및 기록 시간이 단축되고, 더욱 신뢰성 향상이 가능해지는 다치 기억의 반도체 기억 장치와, 이 반도체 기억 장치를 구비한 기억 시스템을 제공하는 것이다.
본 발명의 제1 특징에 관한 반도체 기억 장치에서는, 전기적으로 재기록이 가능한 n치(n은 3 이상의 자연수)을 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀로부터 판독한 데이타를 보유하는 m개의 래치 회로로 구성되는 데이타 회로를 포함하고, 상기 메모리 셀로부터의 데이타의 판독시에 있어서, 상기 메모리 셀로부터 판독되어 k개의 래치 회로(k〈m)에 보유된 데이타가, 상기 데이타 회로의 다른(m-k)개의 래치 회로에 상기 메모리 셀로부터 판독된 데이타가 보유되기 전에 출력되며, 여기서 상기 데이타 회로는 메모리 셀에 기록되는 데이타를 보유하며, 복수의 데이타 회로를 포함하는 것을 특징으로 한다.
본 발명의 제1 특징에 관한 다른 반도체 기억 장치는, "1" 상태는 메모리 셀의 임계치 전압이 제1 임계치 전압 영역, "2" 상태는 메모리 셀의 임계치 전압이 제1 임계치 전압 영역보다 큰 제2 임계치 전압 영역, ..., "2 n(n은 1 이상의 자연수)" 상태는 메모리 셀의 임계치가 제(2n-1) 임계치 전압 영역보다 큰 제2n 임계치 전압 영역에 속하도록 한 전기적 재기록이 가능한 2n치를 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀로부터 판독한 데이타를 보유하는 m개의 래치 회로로 구성되는 데이타 회로를 포함하고, 판독시에 있어서, 메모리 셀이 "n"상태와 임계치 전압이 거의 동등 또는 작은 상태인지, "n+1"상태와 임계치 전압이 거의 동등 또는 큰 상태인지 어느 한쪽을 k개의 래치 회로(k〈m)에서 판독하여 보유된 데이타가, 상기 데이타 회로를 구성하는 다른 m-k개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력하는 것을 특징으로 한다.
본 발명의 제1 특징에 관한 또 다른 반도체 기억장치는, 전기적 재기록이 가능한 n치(n은 3 이상의 자연수)을 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀에 기록될 데이타를 보유하고, 상기 메모리 셀로부터 판독한 데이타를 보유하는 제1 래치 회로, 제2 래치 회로, ..., 제m(m은 2 이상의 자연수) 래치 회로를 갖는 t개의 데이타 회로를 포함하고, 상기 메모리 셀에 기록될 데이타 중, 선두 어드레스로부터 ((i-1)×t+1)번째의 데이타로부터 t개의 데이타는 상기 t개의 데이타 회로 내의 각각의 제i(1≤i≤m ; i는 자연수)의 래치 회로에 로드되며, 여기서 판독시에 있어서, 상기 제1 래치 회로에 판독 보유된 데이타가 데이타 회로를 구성하는 다른 m-1개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되고, 상기 제2 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 m-2개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되며, 상기 제j(1≤j≤m ; j는 자연수)의 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 m-j개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되며, 판독시에 있어서, 상기 제m 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 m-1개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되고, 상기 제(m-1) 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 m-2개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되며, 제p(1≤p≤m ; i는 자연수) 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 p-1개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되며, 상기 메모리 셀로부터의 데이타의 판독시에 있어서, 상기 메모리 셀로부터 판독되어 k개의 래치 회로(k〈m)에 보유된 데이타가 상기 데이타 회로의 다른 (m-k)개의 래치 회로에 상기 메모리 셀로부터 판독된 데이타가 보유되기 전에 출력되며, 상기 메모리 셀로부터 판독되고 m-k개의 래치 회로 중 d개의 래치 회로(d〈m-k)에 보유된 데이타가 상기 데이타 회로의 다른 m-k-d개의 래치 회로에 상기 메모리 셀로부터의 판독 데이타가 보유되기 전에 출력되는 것을 특징으로 한다.
본 발명의 제1 특징에 관한 또 다른 반도체 기억 장치는, 전기적 재기록이 가능한 n치(n은 3 이상의 자연수)를 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀에 기록하는 데이타를 보유하고, 상기 메모리 셀로부터 판독한 데이타를 보유하는 제1 래치 회로, 제2 래치 회로, ..., 제m(m은 2 이상의 자연수) 래치 회로로 구성되는 t개의 데이타 회로를 포함하고, 메모리 셀에 기록하는 데이타를 우선 선두 어드레스로부터 최초의 t개의 데이타는 상기 각 데이타 회로 내의 제1 래치 회로에 로드되고, 다음의 t개의 데이타는 상기 각 데이타 회로 내의 제2 래치 회로에 로드되며, 최초로부터 (i×t-1)번째부터 t개의 데이타는 각 데이타 회로 내의 제(i+1)(1≤i≤m-1 ; i는 자연수)의 래치 회로에 로드되며, 상기 데이타 회로 내의 m개의 래치 회로 중, 외부로부터 기록 데이타가 입력되지 않는 f개의 래치 회로에는 상기 데이타 회로에 기초한 기록이 가장 단시간이 되도록 외부로부터 기록 데이타가 입력되지 않는 f개의 래치 회로의 데이타를 설정하는 것을 특징으로 한다.
본 발명의 제1 특징에 따르면, 다치의 데이타를 기억하는 메모리 셀을 갖고 있으면서도, 데이타의 판독 시간을 단축할 수 있다.
본 발명의 제2 특징에 관한 반도체 기억 장치는, "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 상기 메모리 셀이 "1" 상태, "2" 상태,..."m-1" 상태, "m"상태(m은 2이상의 자연수)중 어느 하나를 보유하는 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀 상태를 "1" 상태, "2"상태,..."k-1" 상태, "k"상태(k는 m보다 큰 자연수)중 어느 하나로 하며, "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로에의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 "1" 상태의 임게치 레벨인 경우에 상기 메모리 셀의 외부로 부터 입력되는 기록 데이타에 기초하여, 상기 메모리 셀을 "1"상태, "2"상태,..., "m-1"상태, "m"상태(m은 2 이상의 자연수) 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1" 상태, "2"상태,...,"m-1" 상태, "m"상태 중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1" 상태, "2"상태,..., "k-1"상태, "k"상태(k는 m보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스의 증가폭을 △Vpp1, 상기 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2로 했을 때 △Vpp1〈△Vpp2이며, 여기서 "1" 상태가 소거 상태이고, "2" 상태, "3" 상태,...,"m-1"상태, "m" 상태의 임계치 분포폭이 "m+1" 상태, "m+2" 상태,...,"2m-1""k-1" 상태, "k" 상태의 임계치 분포폭보다 좁은 것을 특징으로 한다.
본 발명의 제2 특징에 관한 다른 반도체 기억 장치는, "1" 상태는 제1 임계치레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 상기 메모리 셀이 "1" 상태, "2" 상태,..., "2m-1-1"상태, "2m-1" 상태, (m은 n=2m을 만족시키는 자연수)중 어느 하나를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 "1" 상태, "2" 상태, ..., "2m-1"상태, "2m" 상태, 중 어느 하나로 하며, "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i" 상태(i는 n이하의 자연수이고 n은 4이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하며, 상기 메모리 셀이 "1" 상태의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여, 상기 메모리 셀을 "1" 상태 또는 "2"상태 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1" 상태, "2" 상태,...,"2m-1-1" 상태, "2m-1" 상태,(m은 n=2m을 만족시키는 자연수) 중 어느 하나의 임계치 레벨인 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1" 상태, "2" 상태,...,"2m-1" 상태, "2m" 상태 중 어느 하나의 임계치 레벨로 하는 제m의 기록 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제m기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppm으로 했을 때 △Vpp1〈△Vppm이며, 여기서 "2" 상태의 임계치 분포폭이 "2m-1-1" 상태, "2m-1+2" 상태,...,"2m-1" 상태, "2m" 상태의 임계치 분포폭보다 좁으며, "1" 상태는 소거 상태이고, "2" 상태, "3" 상태,...,"2m-1-1" 상태, "2m-1" 상태의 임계치 분포폭이 "2m-1+1" 상태, "2m-1+2" 상태,...,"2m" 상태의 임계치 본포폭보다 좁은 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억 장치는, "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고 "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 상기 메모리 셀이 "1" 상태 또는 "2"상태를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 "1"상태, "2"상태, "3"상태 또는 "4"상태로 하며, "1"상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 "1" 상태의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여, 상기 메모리 셀을 "1" 상태 또는 "2"상태 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1" 상태 또는 "2" 상태의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여, 상기 메모리 셀을 "1" 상태, "2" 상태, "3"상태 또는 "4" 상태 중 어느 하나의 임계치 레벨로 하는 제2 기록모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2로 했을 때 △Vpp1〈△Vpp2이며, 여기서 "1"상태가 소거 상태이고, "2" 상태의 임계치 분포폭이 "3" 상태 및 "4" 상태의 임계치 분포폭보다 좁은 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억 장치는, "1"상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고. "i" 상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 상기 메모리 셀이 "1" 상태, "2" 상태,...,"r-1" 상태, "r" 상태(r은 2 이상의 자연수)중 어느 하나를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 "1" 상태, "2" 상태, ...,, s-2" 상태, "s" 상태(s는 r보다 큰 자연수)중 어느 하나로 하고, 상기 메모리 셀이 "1" 상태, "2" 상태,..."s-1" 상태, "s"상태 중 어느 하나를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀을 보유하는 데이타에 기초하여 상기 메모리 셀을 "1" 상태, "2" 상태,..., "t-1" 상태, "t"상태(t는 s보다 큰 자연수)중 어느 하나로 하며, "1" 상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨 동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀에의 바이어스의 공급을 반복하는 검증수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 "1" 상태, "2" 상태,..., "r-1" 상태, "r" 상태(r은 2 이상의 자연수) 중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1" 상태, "2" 상태,...,"s-1" 상태, "s"상태(s는 r보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j(j는 2 이상의 자연수)의 기록 모드와, 상기 메모리 셀이 "1" 상태, "2" 상태,..., "s-1" 상태, "s" 상태 중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1" 상태, "2"상태,..., "t-1" 상태, "t"상태(t는 s보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제 j+1의 기록 모드를 가지며, 상기 제j 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppj, 상기 제j+1의 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp(j+1)로 했을 때 △Vppj〈△Vpp(j+1)이며, 여기서, "r+1" 상태, "r+2"상태,...,"s-1" 상태, "s" 상태의 임계치 분포폭이 "s+1" 상태, "s+2" 상태,...,"t-1" 상태, "t" 상태의 임계치 분포폭 보다 좁으며, "1" 상태가 소거 상태이고, "2" 상태, "3" 상태,..., "r-1" 상태, "r"상태의 임계치 분포폭이 "r+1" 상태, "r+2" 상태,..., "s-1" 상태 "s"상태의 임계치 분포폭보다 좁은 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억 장치는, "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i" 상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖도록 n치를 기억하는 메모리 셀을 포함하고, 상기 메모리 셀이 "1" 상태, "2" 상태,..., "2k-1-1" 상태, "2k-1상태"(k는 2 이상의 자연수) 중 어느 하나를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 "1" 상태, "2" 상태,...,"2k-1상태, "2k" 상태 중 어느 하나로 하고, 상기 메모리 셀이 "1" 상태, "2" 상태, ..., "2k-1" 상태, "2k"상태 중 어느 하나를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 "1" 상태, "2" 상태,..."2k+1-1" 상태, "2k+1상태" 중 어느 하나로 하며, "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i" 상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증수단과, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 "1" 상태, "2"상태, ..., "2k-1-1" 상태, "2k-1상태"(k은 2 이상의 자연수) 중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1" 상태, "2" 상태,..., "2k-1" 상태, "2k" 상태 중 어느 하나의 임계치 레벨로 하는 제k 기록 모드와, 상기 메모리 셀이 "1" 상태, "2" 상태,...,"2k-1" 상태, "2k상태" 중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1" 상태, "2" 상태,...,"2k+1-1" 상태, "2k+1" 상태 중 어느 하나의 임계치 레벨로 하는 제 K+1의 기록 모드를 가지며, 상기 제k의 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppk, 상기 제k+1의 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp(K+1)로 했을 때 △Vppk〈△Vpp(k+1)이며, 여기서 "2k-1+1" 상태, "2k-1+2" 상태,..., "2k-1"상태, "2k" 상태의 임계치 분포폭이 "2k+1" 상태, "2k+2" 상태,...,"2k+1-1" 상태,"2k+1+1" 상태의 임계치 분포폭보다 좁으며, "1" 상태가 소거 상태이고, "2" 상태의 임계치 분포폭이 "3" 상태, "4" 상태, ..., "2k-1-1" 상태, "2k-1" 상태의 임계치 분포폭보다 좁은 것을 특징으로 한다.
본 발명의 제2특징에 관한 또 다른 반도체 기억 장치는, "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 제1 기록 동작시에 상기 메모리 셀은 제1 논리 레벨이 입력되면 "1" 상태가 되고, 제2 논리 레벨이 입력되면 "2" 상태가 되며, 제k-1(k는 2 이상의 자연수)의 기록 동작 결과 "A" 상태인 상기 메모리 셀은 제K의 기록 동작시에 제2k-1의 논리 레벨이 입력되면 "A"상태로 되고, 제2K 논리 레벨이 입력되면 "A+2k-1" 상태로 되며 "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i" 상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 제1 기록 동작시에 상기 메모리 셀은 제1 논리 레벨이 입력되면, "1" 상태로 되고, 제2 논리 레벨이 입력되면, "2" 상태로 되며, 제k-1(k는 2 이상의 자연수)의 기록 동작 결관 "A" 상태인 상기 메모리 셀은 제k의 기록 동작시에 제2k-1의 논리 레벨이 입력되면 "A"상태로 되고, 제2k 논리 레벨이 입력되면 "A+2k-1" 상태로 되며, 상기 제1 기록 동작을 행하는 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제k의 기록 동작을 행하는 제k 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppk로 했을 때 △Vpp1〈△Vppk이며, 여기서 "1"상태가 소거상태이고, "2" 상태의 임계치 분포폭이 "A+2k-1" 상태의 임계치 분포폭보다 좁으며, "A" 상태의 임계치 분포폭이 "A+2k-1" 상태의 임계치 분포폭보다 좁은 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또다른 반도체 기억 장치는, "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i" 상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 제1 기록 동작시에 상기 메모리 셀은 제1 논리 레벨이 입력되면, "1" 상태로 되고, 제2 논리 레벨이 입력되면, "2" 상태로 되며, 제1 기록 동작 결과, "1" 상태인 상기 메모리 셀은 제2 기록 동작시에, 제3 논리 레벨이 입력되면 "1" 상태로 되며, 제4 논리 레벨이 입력되면 "3" 상태로 되고, 제1 기록 동작 결과, "2" 상태인 상기 메모리 셀은 제2 기록 동작시에, 제3 논리레벨이 입력되면 "2" 상태로 되며, 제4 논리 레벨이 입력되면 "4"상태로 되며 "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임게치 레벨을 갖고, " i" 상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 제1 기록 동작시에 상기 메모리 셀은 제1 논리 레벨이 입력되면, "1" 상태로 되고, 제2 논리 레벨이 입력되면, "2" 상태로 되며, 제1 기록 동작 결과, "1" 상태인 상기 메모리 셀은 제2 기록 동작시에, 제3 논리 레벨이 입력되면 "1" 상태로 되며, 제4 논리 레벨이 입력되면 "3" 상태로 되고, 제1 기록 동작 결과, "2" 상태인 상기 메모리 셀은 제2 기록 동작시에, 제3 논리 레벨이 입력되면 "2" 상태로 되며, 제4 논리 레벨이 입력되면 "4" 상태로 되고 상기 제1 기록 동작을 행하는 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제2 기록 동작을 행하는 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2로 했을 때 △Vpp1〈△Vpp2이며, 여기서 "1" 상태가 소거 상태이고, "2" 상태의 임계치 분포폭이 "3" 상태 및 "4" 상태의 임계치 분포폭보다 좁으며, 상기 제3 임계치 레벨이 제2 임계치 레벨보다 크며, "3" 상태의 임계치 분포와 "4" 상태의 임계치 분포간의 전압차가 "2"상태의 임계치 분포와 "3"상태의 임계치 분포간의 전압차와 동일하며, "3" 상태의 임계치 분포와 "4" 상태의 임계치 분포간의 전압차가 "2" 상태의 임계치 분포와 "3"상태의 임계치 분포간의 전압차보다 크며, 상기 제3 임계치 레벨이 제2 임계치 레벨보다 작으며, "2"상태의 임계치 분포와 "4"상태의 임계치 분포간의 전압차가 "3"상태의 임계치 분포와 "2"상태의 임계치 분포간의 전압차와 동일하며, "2"상태의 임계치 분포와 "4"상태의 임계치 분포간의 전압차가 "3"상태의 임계치 분포와 "2" 상태의 임계치 분포간의 전압차보다 큰 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억 장치는 "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i" 상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 제1 기록 동작시에 상기 메모리 셀은 제1 논리 레벨이 입력되면, "1" 상태로 되고, 제2 논리 레벨이 입력되면, "2" 상태로 되며, 제1 기록 동작 결과, "1" 상태인 상기 메모리 셀은 제2 기록 동작시에, 제3 논리 레벨이 입력되면 상기 메모리 셀에 보유되는 "1" 데이타와 제3 논리 레벨에 기초하여 "1" 상태로 되며, 제4 논리 레벨이 입력되면 상기 메모리 셀에 보유되는 "1"데이타와 제4 논리 레벨에 기초하여 "3"상태로 되고, 제1 기록 동작 결과, "2" 상태인 상기 메모리 셀은 제2 기록 동작시에, 제3 논리 레벨이 입력되면 상기 메모리 셀에 보유되는 "2" 데이타와 제3 논리 레벨에 기초하여 "2"상태로 되며, 제4 논리 레벨이 입력되면 상기 메모리 셀에 보유되는 "2"데이타와 제4 논리 레벨에 기초하여 "4" 상태로 되며, "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기입 데이타를 보유하는 데이타 회로를 포함하고, 제1 기록 동작시에 상기 메모리 셀은 데이타 회로에 보유되는 제1 기록 데이타에 따라 기록 데이타가 제1 논리 레벨인 경우에는 "1" 상태로 되고, 기록 데이타가 제2 논리 레벨인 경우에는 "2" 상태로 되며, 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 제2 기록 데이타 및 상기 메모리 셀로부터 판독된 데이타를 보유한 후에, 상기 메모리 셀이 "1" 상태이고 제2 기록 데이타가 제3 논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "1" 상태로 되고, 상기 메모리 셀이 "1" 상태이고 제2 기록 데이타가 제4 논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "3" 상태로 되고, 상기 메모리 셀이 "2" 상태이고 제2 기록 데이타가 제3 논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "2"상태로 되고, 상기 메모리 셀이 "2" 상태이고 제2 기록 데이타가 제4 논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "4"상태로 되며, 여기서 상기 제1 논리 레벨과 상기 제3 논리 레벨이 동일하고, 상기 제2 논리 레벨과 상기 제4 논리 레벨이 동일한 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억 장치는, "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i" 상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로를 포함하고, 상기 메모리 셀이 "1" 상태, "2" 상태,...,"m-1" 상태, "m"상태(m은 2 이상의 자연수)를 보유하는 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타 및 상기 메모리 셀로부터 판독된 데이타를 보유한 후에 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1" 상태, "2" 상태, ...,"k-1" 상태, "k"상태(k는 m보다 큰 자연수)로 하며, "1"상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 회수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 "1" 상태의 임계치 레벨인 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1"상태, "2"상태,..., "m-1"상태, "m"상태(m은 2 이상의 자연수) 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1" 상태, "2" 상태,..., "m-1" 상태, "m"상태 중 어느 하나의 임계치 레벨로 하는 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타 및 상기 메모리로부터 판독된 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1" 상태, "2"상태,..., "k-1"상태, "k"상태(k는 m보다 큰 자연수) 중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2로 했을 때 △Vpp1〈△Vpp2이며, 여기서 "1" 상태가 소거 상태이고, "2"상태, "3"상태,..., "m-1"상태, "m" 상태의 임계치 분포폭이 "m+1" 상태 및 "m+2" 상태,..."k-1" 상태, "k" 상태의 임계치 분포폭보다 좁은 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억 장치는 "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3의 임계치 레벨을 갖고, "i" 상태(i는 n이하의 자연수이고 n은 4이상의 자연수)는 제i임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로를 포함하고, 상기 메모리 셀이 "1" 상태 또는 "2" 상태를 보유하는 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타, 및 상기 메모리 셀로부터 판독된 데이타를 보유한 후에 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1" 상태, "2" 상태, "3" 상태 또는 "4"상태로 하며, "1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 "1" 상태의 임계치 레벨인 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1"상태, "2"상태 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1"상태 또는 "2"상태 중 어느 하나의 임계치 레벨인 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타 및 상기 메모리로부터 판독된 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1"상태, "2"상태, "3"상태 또는 "4"상태 중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2로 했을 때 △Vpp1〈△Vpp2이며, 여기서 "1" 상태가 소거 상태이고, "2" 상태의 임계치 분포폭이 "3" 상태 및 "4" 상태의 임계치 분포폭보다 좁은 것을 특징으로 한다.
상기한 제2 특징에 관한 반도체 기억 장치에서, 메모리 셀은 워드선을 공유하여 상기 메모리 셀 어레이를 구성하는 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억 장치는, 복수 비트의 데이타 기억이 가능한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로를 포함하고, 상기 복수 비트의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 했을 때, 상기 데이타 회로에 상기 메모리 셀의 외부로부터 제1 기록 데이타가 입력되어 일시적으로 기억된 후 상기 상위 비트의 데이타의 기록 동작이 행해지고, 상기 상위 비트의 데이타의 기록 동작 종료 후에 상기 데이타 회로에 상기 메모리 셀의 외부로부터 제2 기록 데이타가 입력되어 일시적으로 기억된 후 상기 하위 비트 데이타의 기록 동작이 행해지며, 여기서 상기 하위 비트의 데이타 기록 동작은 상기 데이타 회로가 메모리 셀의 외부로부터 입력된 제2 기록 데이타 및 상기 메모리 셀로부터 판독된 상기 상위 비트의 데이타를 보유한 후에 행해지는 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억 장치는, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로를 포함하며, 상기 복수 비트의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 하고, 상기 페이지를 형성하는 상기 메모리 셀군의 각각에 대하여 상기 복수 비트의 데이타를 기록하는데 있어서, 상기 상위 비트의 데이타의 기록을 행하는 동작을 상위 페이지의 기록 동작, 상기 하위 비트의 데이타의 기록을 행하는 동작을 하위 페이지의 기록 동작에서 했을 때, 상기 페이지를 형성하는 상기 각 메모리 셀군의 각각에 대하여 상위 페이지의 기록 동작이 종료한 후 하위 페이지의 기록 동작이 개시되며, 여기서 상기 데이타 회로에 상기 메모리 셀의 외부로부터 제1 기록 데이타가 입력되어 일시적으로 기억된 후 상기 상위 페이지의 기록 동작이 행해지고, 이어서 상기 데이타 회로에 메모리 셀의 외부로부터 제2 기록 데이타가 입력되어 일시적으로 기억된 후 상기 하위 페이지의 기록 동작이 행해지며, 상기 데이타 회로는 복수개의 메모리 셀로 이루어진 메모리 셀군에 대응하여 복수개 설치되어 있는 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억장치는, 복수 비트의 데이타의 기억이 가능한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록 동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지를 검출할때까지 상기 기록 수단에 의한 상기 메모리 셀에의 기록 동작을 반복하는 검증 수단을 포함하고, 상기 복수 비트의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 했을때, 상기 상위 비트의 데이타에 대하여 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작을 행하고, 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후에, 상기 하위 비트의 데이타에 대하여 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작이 행해지며, 여기서 상기 하위 비트의 데이타의 기록 동작은 상기 상위비트의 데이타가 기록된 후, 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력된 기록 데이타 및 상기 메모리 셀로부터 판독된 상기 상위 비트의 데이타를 보유한 후에 행해지는 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억 장치는, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록 동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지 검출할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작을 반복하는 검증 수단을 포함하고, 상기 복수 비트의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 하고, 상기 페이지를 형성하는 상기 메모리 셀군의 각각에 대하여 상기 복수 비트의 데이타를 기록하는데 있어서, 상기 상위 비트의 데이타의 기록을 행하는 동작을 상위 페이지의 기록 동작, 상기 하위 비트의 데이타의 기록을 행하는 동작을 하위 페이지의 기록 동작에서 했을때, 상기 페이지를 형성하는 상기 각 메모리 셀군의 각각에 대하여, 상기 기록수단에 의한 상위 페이지의 기록 동작을 행하고, 상기 메모리 셀군의 모든 메모리 셀에서 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후에, 상기 기록 수단에 의한 하위 페이지의 기록 동작을 행하며, 여기서 상기 하위 페이지의 기록 동작은 상기 상위 페이지의 기록 동작 후, 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력된 기록 데이타 및 상기 메모리 셀로부터 판독된 데이타를 보유한 후에 행해지며, 상기 데이타 회로는 복수개의 메모리 셀로 이루어진 메모리 셀군에 대응하여 복수개 설치되어 있는 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억 장치는, 복수 비트의 데이타의 기억이 가능한 n치(n은 3 이상의 자연수) 기억 메모리 셀을 포함하며, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하고, 제p(p는 1 이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1 페이지에 속하는 제1 메모리 셀에 제p 기록 동작을 행하고, 제2 페이지에 속하는 제2 메모리 셀에 제p 기록 동작을 행한 후, 상기 제1 메모리 셀에 제p+1의 기록 동작을 행하며, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록 동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지 검출할 때까지 상기 기록 수단에 의한 상기 메모리 셀에의 기록 동작을 반복하는 검증 수단을 포함하고, 제p(p는 1 이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1 페이지에 속하는 제1 메모리 셀에 제 p 기록 동작을 행하고, 제2 페이지에 속하는 제2 메모리 셀에 제p 기록 동작을 행한 후, 상기 제1 메모리 셀에 제p+1의 기록 동작을 행하며, 여기서 상기 제1 메모리 셀로의 제p+1 기록 동작에 이어서 상기 제2 메모리 셀에 제p+1 기록 동작을 행하며, 상기 제 1 메모리 셀로의 제p 기록동작 결과, 제1 메모리 셀에 원하는 기록이 행해졌는지를 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제2 메모리 셀로의 제p 기록 동작이 행해지며, 상기 제2 메모리 셀로의 제p 기록 동작 결과, 제2 메모리 셀에 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제1 메모리 셀로의 제p+1의 기록 동작이 행해지며, 상기 제p 기록 동작이 제1 기록 동작이고, 상기 제p+1 기록 동작이 제2 기록 동작이며, 상기 메모리 셀은 "1" 상태는 제1 임계치 레벨을 갖고, "2" 상태는 제2 임계치 레벨을 가지며, "3" 상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고, n은 3 이상의 자연수)는 제 i 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 "1" 상태의 임계치 레벨인 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여 상기 제1 기록이 행해지고, 상기 메모리 셀을 "1" 상태, "2" 상태,..., "m+1" 상태, "m" 상태(m은 2 이상의 자연수) 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1" 상태, "2"상태,...,"m-1" 상태, "m"상태 중 어느 하나의 임계치 레벨인 경우에 상기 제2 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1" 상태, "2" 상태,..., "k-1" 상태, "k"상태(k는 m보다 큰 자연수) 중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 가지며, 상기 메모리 셀은 "1" 상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 갖고, "3" 상태는 제3 임계치 레벨을 가지며, "i"상태(i는 n이하의 자연수이고, n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 "1" 상태, "2" 상태,..., "r-1" 상태, "r"상태(r은 2 이상의 자연수)중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1" 상태, "2"상태,...,"s-1"상태, "s" 상태(s는 r보다 큰 자연수) 중 어느 하나의 임계치 레벨로 하는 제j(j는 2 이상의 자연수)의 기록모드와, 상기 메모리 셀이 "1" 상태, "2"상태,..., "s-1" 상태, "s"상태 중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p+1 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1" 상태, "2"상태,...,"t-1" 상태, "t"상태(t는 s보다 큰 자연수) 중 어느 하나의 임계치 레벨로 하는 j+1 기록 모드를 갖는 것을 특징으로 한다.
본 발명의 제2 특징에 관한 또 다른 반도체 기억 장치는, 복수 비트의 데이타 기억이 가능한 n치(n은 3이상의 자연수) 기억 메모리 셀을 포함하고, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하고, 제p(p는 1 이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타 기록시, 제1 페이지에 속하는 메모리 셀군에 제p 기록 동작을 행하고, 제2페이지에 속하는 메모리 셀군에 제p 기록 동작을 행한 후, 상기 제1 페이지에 속하는 메모리 셀군에 제p+1 기록 동작을 행하며, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록 동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지 검출할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작을 반복하는 검증 수단을 포함하고, 제p(p는 1 이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1 페이지에 속하는 메모리 셀군에 제p 기록 동작을 행하고, 제2 페이지에 속하는 메모리 셀군에 제p 기록 동작을 행한 후, 상기 제 1 페이지에 속하는 메모리 셀군에 제p+1의 기록 동작을 행하며, 여기서 상기 제1 페이지에 속하는 메모리 셀군에의 제p+1 기록 동작에 있어서 상기 제2 페이지에 속하는 메모리 셀군에 제p+1 기록 동작을 행하며, 상기 제1 페이지에 속하는 메모리 셀군으로의 제p 기록 동작 결과, 제1 페이지를 형성하는 메모리 셀군의 모든 메모리 셀에서 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제2 페이지에 속하는 메모리 셀군으로의 제p 기록 동작이 행해지며, 상기 제2 페이지에 속하는 메모리 셀군으로의 제p 기록 동작 결과, 제2 페이지를 형성하는 메모리 셀군의 모든 메모리 셀에서 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제2 페이지에 속하는 메모리 셀군으로의 제p+1 기록 동작이 행해지며, 상기 제p 기록 동작이 제1 기록 동작이고, 상기 제p+1 기록 동작이 제2 기록 동작이며, 상기 메모리 셀은 "1" 상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 갖고, "3" 상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고, n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 "1" 상태의 임계치 레벨인 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여 상기 제1 기록이 행해지고, 상기 메모리 셀을 "1"상태, "2"상태,..., "m-1"상태, "m" 상태(m은 2 이상의 자연수)중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,..., "m-1" 상태, "m"상태중 어느 하나의 임계치 레벨인 경우에 상기 제2 기록이 행해지고, 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"k-1"상태, "k"상태(k는 m보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 가지며, 상기 메모리 셀은 "1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 갖고, "3" 상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고, n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 "1"상태, "2"상태,...,"r-1" 상태, "r" 상태(r은 2 이상의 자연수) 중 어느 하나의 임계치 레벨인 경우에 상기 제p 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"s-1"상태, "s"상태(s는 r보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j(j는 2이상이 자연수)의 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,..., "s-1" 상태, "s"상태 중 어느 하나의 임계치 레벨인 경우에 상기 제p+1 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,..., "t-1" 상태 "t"상태(t는 s보다 큰 자연수) 중 어느 하나의 임계치 레벨로 하는 j+1 기록 모드를 가지며, 장치내의 모든 페이지에 속하는 메모리 셀군에 대하여 각각 상기 제p 기록 동작이 행해진 후, 제1 페이지에 속하는 메모리 셀군으로의 상기 제p+1 기록 동작이 행해지며, 제p+1 기록 동작이 행해지는 횟수가 각 페이지마다 기억되고 이 횟수에 기초하여 기록순서가 결정되는 것을 특징으로 한다.
본 발명에 관한 기억 시스템은, 복수 비트의 데이타의 기억이 가능한 메모리 셀을 구비한 반도체 기억 장치를 복수개 기억부로서 포함하고, 상기 메모리 셀은 상기 각 반도체 기억 장치마다 각각 소정수의 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하고, 제p(p는 1 이상의 자연수)의 기록 동작 및 제p+1 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1 반도체 기억 장치 내의 페이지에 속하는 메모리 셀군에 제p 기록 동작을 행하고, 제2 반도체 기억 장치내의 페이지에 속하는 메모리 셀군에 동일한 제p 기록 동작을 행한 후, 상기 제1 반도체 기억 장치내의 페이지에 속하는 메모리 셀군에 제p+1 기록 동작을 행하며, 여기서 상기 제1 반도체 기억 장치내의 페이지에 속하는 메모리 셀군으로의 제p+1 기록 동작에 이어서 상기 제2 반도체 기억 장치 내의 페이지에 속하는 메모리 셀군에 제p+1 기록동작을 행하며, 제1 반도체 기억 장치내의 일부의 페이지에 속하는 메모리 셀군에만 상기 제p+1 기록 동작을 행한 후, 상기 제2 반도체 기억 장치 내의 페이지에 속하는 메모리 셀군에 제p+1 기록 동작을 행하며, 상기 제p 기록 동작이 제1 기록 동작이고, 상기 제p+1 기록 동작이 제2 기록 동작이며, 상기 메모리 셀은 "1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 갖고, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고, n은 3이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하며, 상기 메모리 셀이 "1"상태의 임계치 레벨인 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여 상기 제1기록이 행해지고, 상기 메모리셀을 "1"상태, "2"상태,..."m-1"상태, "m"상태 (m은 2이상의 자연수)중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,...,"m-1"상태, "m"상태중 어느 하나의 임계치 레벨인 경우에 상기 제2 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"k-1"상태, "k"상태(k는 m보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 가지며, 상기 메모리 셀은 "1"상태는 제1 임계리 레벨을 갖고, "2"상태는 제2 임계치 레벨을 갖고, "3" 상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고, n은 4이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하며, 상기 메모리 셀이 "1"상태, "2"상태,..."r-1"상태, "r"상태 (r은 2이상의 자연수)중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"s-1"상태, "s"상태(s는 r보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j(j는 2 이상의 자연수)의 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,...,"s-1"상태, "s"상태중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p+1 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"t-1"상태, "t"상태(t는 s보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j+1 기록 모드를 가지며, 상기 기억부를 구성하는 모든 반도체 기억 장치 내의 모든 페이지에 속하는 상기 메모리 셀군에 대하여 각각 상기 제p 기록 동작이 행해진 후, 제1 반도체 기억 장치 내의 페이지에 속하는 메모리 셀군에의 상기 제p+1 기록 동작이 행해지며, 상기 반도체 기억 장치의 동작을 제어하는 수단을 더 포함하며,상기 반도체 기억 장치의 동작을 제어하는 수단은 상기 페이지를 형성하는 상기 각 메모리 셀군으로의 기록순서를 제어하며, 상기 기록순서는 페이지 단위로 결정되며, 상기 기록순서는 장치 단위로 결정되는 것을 특징으로 한다.
본 발명의 제2 특징에 관한 반도체 기억 장치 및 기억 시스템에 따르면, 예를 들면 4치 셀의 경우이면, 제1 기록 동작에 의해 메모리 셀을 "1"상태 또는 "2"상태에 기록하고, 제2 기록 동작에 의해 "1"형태를 그대로 보유할지 "3"상태에 기록하고, 또한 "2"상태를 그대로 보유할지 "4"상태로 기록함으로써, 4치의 기록을 행할 수 있다. 즉, 2회의 기록 동작에 의해 4치의 기록을 행할 수 있다.
따라서, 제1 기록 동작은 2치 셀, 제2 기록 동작은 3치 셀과 거의 마찬가지로 행할 수 있다. 그 결과, 기록 회로는 간략화되고, 기록도 고속화된다. 마찬가지로 4치 셀 이외의 다치 셀에 관해서도, 메모리 셀 내의 데이타를 복수의 비트로 나누어 각각의 기록 동작을 행함으로써, 기록을 고속화하는 것이 가능해진다.
상기한 바와 같이, 본 발명에 따르면, 다치 기억의 반도체 기억 장치에서의 데이타 기록 동작을 연구함으로써, 종래부터도 기록 회로가 간략화되고, 기록에 요하는 시간을 단축할 수 있어, 신뢰성의 향상도 더 가능해진다.
[발명의 구성 및 작용]
이하, 도면을 참조하여, 본 발명의 실시 형태를 설명한다.
도 9는 본 발명의 제1 실시 형태에 관한 다치 기억 NAND형 플래쉬 메모리의 구성을 도시한 구성도이다.
도 9에 도시한 바와 같이, 제1 실시형태는 오픈 비트형이라고 불리우는 구성을 지니고 있다. 오픈 비트형의 다치 기억 NAND형 플래쉬 메모리는 메모리 셀이 매트릭스형으로 배치되어 구성되는 메모리 셀 어레이(1A,1B) 각각에 대하여 설치된 행 계통 회로(2A,2B)와, 메모리 셀 어레이(1A,1B) 각각에서 공통적으로 사용되는 열 계통 회로(3**)를 갖고 있다.
행 계통 회로(2A,2B)에는 어드레스 입력 회로(어드레스 버퍼)(4)로부터 출력된 어드레스 신호를 수신하고, 수신한 어드레스 신호에 기초하여, 메모리 셀 어레이의 행을 선택하는 행 디코더와, 행 디코더의 출력에 기초하여, 메모리 셀 어레이의 워드선을 구동하는 워드선 구동 회로가 포함되어 있다. NAND형 EEPROM의 경우, 워드선은 선택 게이트 SG(SGA, 3GB) 및 제어 게이트 CG(CGA, CCB)를 가리킨다. 그리고, 워드선 구동 회로는 제어 게이트/선택 게이트 구동회로로 재기록된다.
또한, 메모리 셀 어레이(1A,1B) 각각에서 공통적으로 사용되는 열 계통 회로(3**)에는 어드레스 버퍼(4)로부터 출력된 어드레스 신호를 수신하고, 수신한 드레스신호에 기초하여, 메모리 셀 어레이의 열을 선택하는 열 디코더와, 열 디코더의 출력에 기초하여, 메모리 셀 어레이의 열을 선택하는 열 선택선을 구동하는 열 선택선 구동회로가 포함되어 있다.
또한, 열 계통 회로(3**)에는 메모리 셀로의 기록 데이타를 일시적으로 보유하거나, 메모리 셀의 데이타를 판독하거나 하기 위한 데이타 회로(비트선 제어 회로)가 포함되어 있다.
비트선 제어 회로는 데이타 입출력선 IO를 통해, 데이타 입출력 회로(데이타 입출력 버퍼)(5)에 접속되어 있다. 또한, 비트선 제어 회로는 비트선 BLa를 통해, 메모리 셀 어레이(1A)의 메모리 셀에 비트선 BLb를 통해, 메모리 셀 어레이(1B)의 메모리 셀에 각각 접속되어 있다.
비트선 제어 회로는 데이타를 기록할 때, 기록 데이타를, 데이타 입출력 버퍼(5)로부터 수신하고, 수신한 기록 데이타를 메모리 셀로 입력한다. 또한, 비트선 제어 회로는 데이타를 판독할때, 판독 데이타를 메모리 셀로부터 수신하고, 수신한 판독 데이타를 데이타 입출력 버퍼(5)로 출력한다.
데이타 입출력 버퍼(5)는 데이타 입출력 제어를 행함으로써, EEPROM의 외부로부터 입력된 기록 데이타를 메모리 코어로 유도하거나, 메모리 코어로부터 판독된 판독 데이타를, EEPROM의 외부로 출력하거나 한다.
기록 종료 검출 회로(18)는 비트선 제어 회로의 출력에 기초하여, 데이타 기록이 종료했는지의 여부를 검출한다.
도 10은 도 9에 도시한 메모리 셀 어레이, 및 열 계통 회로의 구성을 도시한 구성도이다.
도 10에 도시한 바와 같이, 메모리 셀 어레이(1A,1B)에는 각각, 메모리 셀 MC이 매트릭스형으로 배치되어 있다.
또한, 열 계통 회로(3**)에는 m개의 데이타 회로(비트선 제어 회로)(6**)이 포함되어 있다. 비트선 제어 회로(6**)는 1개의 비트선 BLa, 및 1개의 비트선 BL에 접속되어 있다.
도 11은 4치 기억시의 메모셀 트랜지스터의 임계치 분포를 도시한 도면이다.
EEPROM을 4치 기억식으로 할 때에는 하나의 메모리 셀 트랜지스터 M에, 4개의 기록 상태를 설치한다. 4개의 기록 상태는 각각, 메모리 셀 트랜지스터 M의 임계치 전압에 의해 상호 구별된다.
도 11에 도시한 바와 같이, 전원 전압 Vcc가 3V인 EEPROM에서는 데이타 "0"의 상태는 데이타 소거 후의 상태와 동일하고, 예를 들면 부임계치를 갖는다. 또한, 데이타 "1"의 상태에는 예를 들면 0.5V 내지 0.8V 사이의 임계치를 갖는다. 데이타 "2"의 상태에는 예를 들면 1.5V 내지 1.8V 사이의 임계치를 갖는다. 데이타 "3"의 상태에는 예를 들면 2.5V 내지 2.8V 사이의 임계치를 갖는다.
메모리 셀 트랜지스터 M에서 데이타를 판독할 때에는 제어 게이트 CG에, 3개의 판독 전압 VCG2R, VCG3R, VCG1R의 순으로 인가한다.
우선, 제어 게이트 CG에, 판독전압 VCG2R를 인가한다. 이에 따라, 메모리셀 트랜지스터 M이 「ON」하든지「OFF」함으로써, 기억되어 있는 데이타가 「"0","1"」이든지, 「"2","3"」이 검출된다. 계속하여, 판독 전압 VCG3R을 인가하면 기억되어 있는 데이타가 「"2"」이든지, 「"3"」이 검출되고, 또한, 판독 전압 VCG1R을 인가하면 데이타가 「"0"」이든지, 「"1"」이 검출된다. 판독 전압 VCG1R, VCG2R,VCG3R중 하나의 예는 각각 0V,1V,2V이다.
또한, 도 11에 도시한 전압 VCG1V, VCG2V, VCG3V를 검증 판독 전압이라 칭하며, 데이타가 충분히 기록되었는지의 여부를 체크할 때(검증 동작)에 사용되는 판독전압이다. 검증 판독 전압은 데이타를 기록한 후에 제어 게이트 CG에 인가될 때, 메모리 셀 트랜지스터 M이, 「ON」하던지 「OFF」함으로써, 메모리 셀 트랜지스터 M의 임계치가, 기록된 데이타에 따른 범위까지 시프트되어 있는지의 여부를알 수 있다. 이것을 이용하여, 충분한 기록이 행해졌는지의 여부를 체크한다.
검증 판독전압 VCG1V, VCG2V, VCG3V중 하나의 예는 각각 0.5V, 1.5V, 2.5V이다.
도 12는 도 10에 도시한 데이타 회로의 블럭도이다.
도 12에 도시한 바와 같이, 데이타 회로(6**)는 2개의 래치 회로(제1 래치 회로 및 제2 래치 회로)를 포함한다. 기록시에는 2비트의 기록 데이타는 이 2개의 래치 회로에 기억된다. 판독시에는 판독한 4치 데이타는 이 2개의 래치 회로에 기억되고, 그 후 IO1, IO2를 통해 칩 외부로 출력된다.
이하, 그 동작을, 512비트(열 어드레스 A0,A1,A2,...,A510, A511)의 데이타를 기록, 그리고 판독하는 경우를 예로서 설명한다.
[기록 동작]
우선, 선두 어드레스 A0의 기록 데이타는 제1 래치 회로(RT1-0)에 입력되고, 그리고 보유된다. 계속해서 어드레스 A1,A2,...,A254,A255의 기록 데이타는 제1래치 회로(RT1 -1, RT1 -2,..., RT1 -254, RT1 -255)에 입력되고 보유된다. 그리고 어드레스 A256, A257,..., A510, A511의 기록 데이타는 제2 래치 회로(RT2 -0, RT2 -1,..., RT2 -254, RT2 -255)에 입력되고, 보유된다. 그 후, 데이타 회로 내의 2개의 래치 회로에 보유된 2비트의 기록 데이타에 따라서, 메모리 셀에 기록이 행해진다.
만일, 데이타가 512 비트를 만족하지 않는 경우에는 데이타 회로 내의 제1 래치 회로에는 기록 데이타가 입력되지만, 제2 래치 회로에는 기록 데이타가 입력되지 않는다. 이 경우에는 메모리 셀의 기록 상태가, 임계치가 낮은 "0" 상태 또는 "1"상태가 되도록 제2 래치 회로의 데이타를 설정하면 좋다.
[판독 동작]
도 13a 및 도 13b는 본 발명의 제1 실시 형태에 관한 장치에서의 판독 순서를 설명하는 도면으로서, 도 13a는 메모리 셀의 임계치의 분포를 도시한 도면, 도 13b는 판독 순서의 개략을 도시한 개략도이다.
우선 판독하는 메모리 셀의 워드선에 "1"상태와 "2"상태 사이의 전압 vp1을 인가한다. 메모리 셀이 도통 상태가 되면 메모리 셀은 "0" 또는 "1" 이고, 메모리 셀이 비도통 상태가 되면 메모리 셀은 "2", 또는 "3" 상태이다. 열 어드레스 A0, A1,A2,...A254, A255에 상당하는 판독한 데이타는 제1 래치 회로에 보유된다(스텝 C1).
다음에, 선택 워드선에 Vp2를 인가하면, 메모리 셀이 "3" 상태인지, 혹은 "0" 또는 "1" 또는 "2"상태인지를 알 수 있다. 판독한 데이타는 제2 래치 회로에 보유된다(스텝 C2). 이 동안 제1 래치 회로에 보유된 데이타(열 어드레스 A0, A1, A2,...,A254, A255에 상당)를 IO1를 통해 칩 외부로 출력한다(스텝 C3).
마지막으로, 선택 워드선에 Vp3을 인가하면, 메모리 셀이 "0" 상태인지, 혹은 "1" 또는 "2" 또는 "3"인지를 알 수 있다. 이에 따라 메모리 셀에 기억된 2 비트정도가 판독된다. 열 어드레스 A256, A257,...,A510, A511에 상당하는 판독한 데이타를 제2 래치 회로에 보유한다(스텝 C4). 제1 래치 회로에 보유된 열 어드레스 A0, A1, A2,...A254, A255에 상당하는 데이타를 칩 외부로 출력한 후, 제2 래치 회로에 보유된 열 어드레스 A256, A257,...A510,1511에 상당하는 데이타를 IO2를 통해 칩 외부로 출력한다(스텝 C5).
이 판독 방식에는 최초에 감지를 하여 제1 래치 회로에 데이타를 보유한 후, 곧 판독 데이타를 외부로 출력할 수 있으므로, 판독 시간은 종래의 다치 메모리보다, 훨씬 짧게 되고, 2치 메모리 셀의 경우와 거의 마찬가지로 된다. 즉, 종래의 다치 메모리에서는 워드선 전압을 3회 바꾸어 감지한 후에, 데이타를 칩 외부로 출력하였지만, 이 실시 형태에서는 최초에 소정의 판독 전압을 인가하여 메모리 셀을 판독한 후에, 데이타가 칩 외부로 출력되므로, 판독이 고속화된다.
도 14a 및 도 14b는 본 발명의 제1 실시 형태에 관한 장치를 행하는 다른 판독 순서를 설명하는 도면으로, 도 14a는 메모리 셀의 임계치의 분포를 도시한 도면, 도 14b는 다른 판독 순서의 개략을 도시한 개략도이다.
우선, 판독하는 메모리 셀의 워드선에 "0"상태와 "1"상태 사이의 전압 Vps1을 인가한다. 메모리 셀이 도통 상태가 되면 메모리 셀은 "0"이고, 메모리 셀이 비도통 상태가 되면 메모리 셀은 "1" 또는 "2" 또는 "3"상태이다. 판독한 데이타는 제2 래치 회로에 보유된다(스텝 D1).
다음에, 선택 워드선에 Vpo2를 인가하면, 메모리 셀이 "0" 또는 "1"상태인지, 혹은 "2" 또는 "3" 상태인지를 알 수 있다. 열 어드레스 A0, A1, A2,...,A254, A255에 상당하는 판독 데이타는 제1 래치 회로에 보유된다(스텝 D2). 이후에 제1 래치 회로에 보유된 데이타(열 어드레스 AO, A1, A2,...A254, A255에 상당)를 IO1를 통해 칩 외부로 출력한다(스텝 D4).
마지막으로, 선택 워드선에 Vps3을 인가하면, 메모리 셀이 "3" 상태인지, 혹은 "0" 또는 "1" 또는 "2"인지를 알 수 있다. 이에 따라 메모리 셀에 기억된 2 비트정보가 판독된다. 열 어드레스 A256, A257,...A510,A511에 상당하는 판독한 데이타를 제2 래치 회로에 보유한다(스텝 D3). 제1 래치 회로에 보유된 열 어드레스 A0, A1, A2,... A254, A255에 상당하는 데이타를 칩 외부로 출력한 후, 제2 래치 회로에 보유된 열 어드레스 A256, A257,...,A510, A511에 상당하는 데이타를 IO2를 통해 칩 외부로 출력한다(스텝 D5).
제1 실시 형태에 관한 장치에 따르면, 1메모리 셀에 기억된 다치 정보를 판독할 때에, 데이타 회로 내의 제1 래치 회로의 판독 데이타가 확정된 후에는 제2 래치 회로에 데이타를 판독함과 동시에, 제1 래치 회로의 데이타를 칩 외부로 출력할 수 있다. 그 결과, 판독은 고속으로 된다.
본 발명의 제2 실시 형태를 설명한다.
제2 실시 형태의 다치 기억 NAND형 플래쉬 메모리의 구조는 제1 실시 형태와 마찬가지이고, 예를 들면 도 9에 도시되는 구성을 갖는다. 또한, 메모리 셀의 기록 상태와 임계치의 관계는 도 11에 도시한 바와 같다.
도 15는 제2 실시 형태에 관한 NAND형 플래쉬 메모리가 갖는 데이타 회로의 회로도이다. 도 15에 도시한 데이타 회로는 4치 기억을 예로 구성되어 있다.
도 15에 도시한 바와 같이 데이타 회로(6**)는 n채널 MOS 트랜지스터 Qn21, Qn22, Qn23와 p채널 MOS 트랜지스터 Qp9, Qp10, Qp11에 의해 구성된 플립플롭 FF1과, n채널 MOS 트랜지스터 Qn29, Qn30, Qn31과 P채널 MOS 트랜지스터 Qp16, Qp17, Qp18에 의해 구성된 플립플롭 FF2를 가지고, 이들에 기록/판독 데이타가 래치된다. 또한, 이들은 감지 증폭기로서도 동작한다.
플립플롭 FF1, FF2은 「"0" 기록을 할지, "1" 기록을 할지, "2"기록을 할지, "3"기록을 할지」를 기록 데이타 정보로서 래치하고, 메모리 셀이 「"0"의 정보를 보유했는지, "1"의 정보를 보유했는지, "2"의 정보를 보유했는지, "3"의 정보를 보유했는지」를 판독 데이타 정보로서 감지하여 래치한다.
데이타 입출력선 IOQ, IOB와 플립플롭 FF1은 n채널 MOS 트랜지스터 Qn28, Qn27을 통해 접속된다. 데이타 입출력선 IOC, IOD와 플립플롭 FF2는 n채널 MOS 트랜지스터 Qn35, Qn36를 통해 접속된다. 데이타 입출력선 IOA, IOB, IOC, IOD는 도 9에 표시된 데이타 입출력 버퍼(5)에도 접속된다. n채널 MOS 트랜지스터 Qn27, Qn28의 게이트는 NAND논리 회로 G3와 인비터 I5로 구성된 열 어드레스 디코드의 출력에 접속된다. 플립플롭 FF1에 보유된 판독 데이타는 CENB1이 활성화됨으로써, IOA 및 IOB로 출력된다. n채널 MOS 트랜지스터 Qn35, Qn36의 게이트는 NAND 논리 회로G2와 인버터 I4로 구성된 열 어드레스 디코더의 출력에 접속된다. 플립플롭 FF2에 보유된 판독 데이타는 CENB2가 활성화됨으로써, IOC 및 IOD로 출력된다.
n채널 MOS 트랜지스터 Qn26, Qn34는 각각 플립플롭 FF1, FF2를 신호 ECH1, ECH2가 "H"가 되어 이퀄라이즈한다. n채널 MOS 트랜지스터 Qn24, Qn32는 플립플롭 FF1, FF2와 MOS 캐패시터 Qd1의 접속을 제어한다. n채널 MOS 트랜지스터 Qn25, Qn33은 플립플롭 FF1, FF2와 MOS 캐패시터 Qd2와의 접속을 제어한다.
p채널 MOS 트랜지스터 Qp12C, Qp13C로 구성된 회로는 활성화 신호 VRFYBAC에 의해서 플립플롭 FF1의 데이타에 따라서, MOS 캐패시터 Qd1의 게이트 전압을 변경한다. p채널 MOS 트랜지스터 Qp14C,Qp15C로 구성된 회로는 활성화 신호 VRFYBBC에 의해서, 플립플롭 FFl의 데이타에 따라서, MOS 캐패시터 Gd2의 게이트 전압을 벼경한다. p채널 MOS 트랜지스터 Qp12C, Qp19C, Qp20C로 구성된 회로는 활성화 신호 VRFYBA2C에 의해서 플립플롭 FF1 및 FF2의 데이타에 따라서, MOS 캐패시터 Qd1의 게이트 전압을 변경한다. p 채널 MOS 트랜지스터 Qp14C, Qp21C, Qp22C로 구성된 회로는 활성화 신호 VRFYBA2C에 의해서, 플립플롭 FF1 및 FF2의 데이타에 따라서, MOS 캐패시터 Qd2의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn1C, Qn2C로 구성된 회로는 활성화 신호 VRFYBA1C에 의해서 플립플롭 FF2의 데이타에 따라서, MOS 캐패시터 Qd1의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn3C, Qn4C로 구성된 회로는 활성화 신호 VRFYBA1C에 의해서 플립플롭 FF2의 데이타에 따라서, MOS 캐패시터 Qd2의 게이트 전압을 변경한다.
MOS 캐패시터 Qd1, Qd2는 공핍형 n채널 MOS 트랜지스터로 구성되고, 비트선 용량보다 충분히 작아진다. n채널 MOS 트랜지스터 Qn37은 신호 PREA에 의해서 MOS 캐패시터 Qd1을 전압 VA로 충전한다. n채널 MOS 트랜지스터 Qn38은 신호 PREB에 의해서 MOS 캐패시터 Qd2를 전압 VB로 충전한다. n채널 MOS 트랜지스터 Qn39, Qn4C는 신호 BLCA, BLCB에 의해서, 데이타 회로(6)와 비트선 BLa, BLb의 접속을 각각 제어한다. n채널 MOS 트랜지스터 Qn37, Qn38로 구성된 회로는 비트선 전압 제어 회로를 겸한다.
상기와 같이 구성된 EEPROM의 동작을, 타이밍도에 따라서 설명한다. 이하의 설명에서는 제어 게이트 CG2A가 선택된 경우를 도시한다.
[판독 동작]
도 16은 판독 동작을 도시한 동작 파형도이다.
도 16에 도시한 바와 같이, 우선, 시각 t1RC에서, 전압VA,VB가 각각 1.8V, 1.5V가 되고, 비트선 BLa, BLb는 각각 1.8V, 1.5V가 된다. 신호 BLCA, BLCB가 "L"이 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLa와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유로 된다. 신호 PREA, PREB가 "L"이 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다. 계속해서, 시각 t2RC에서 제어 게이트, 선택 게이트 구동 회로에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 0V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc가 된다. 선택된 메모리 셀의 임계치가 0V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 0V 이상이면, 비트선 전압은 1.8V와 같게 된다. 이후, 시각 t3RC에서 신호 BLCA, BLCB가 "H"가 되어 비트선의 데이타가 MQS 캐패시터 Qd1, Od2 로 전송된다. 그 후, 다시, 신호 BLCA, BLCB가 "L"이 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 Blb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN1, SAP1이 각각 "L", "H"가 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈 된다. 이후, 신호 RV1A, RV1B가 "H"가 된다. 시각 t4RC에서 다시, 신호 SAN1, SAP1이 각각 " H", "L"이 됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이것으로서, 「메모리 셀의 데이타가 "0"인지, 혹은 "1" 또는 "2" 또는 "3"인지」가 플립플롭 FF1에 의해서 감지되고, 그 정보가 래치된다.
다음에, 선택된 제어 게이트가 1V가 된다. 선택된 메모리 셀의 임계치가 1V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀 임계치가 1V이상이면, 비트선 전압은 1.8V와 같게 된다. 시각 t5RC에서 신호 PREA, PREB가 "H"가 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 각각 1.8V, 1.5V가 된다. 신호 PREA, PREB가 "L"이 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태가 된다. 이후, 시각 t6RC에서 신호 BLCA, BLCB가 "H"가 된다. 다시 신호 BLCA, BLCB가 "L"이 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN2, SAP2가 각각 "L","H"가 되어 플립플롭 FF2가 비활성화되고, 신호 ECH2가 " H"가 되어 이퀄라이즈된다. 이후, 신호 RV2A, RV2B가 "H"가 된다. 시각 t7RC에서, 다시, 신호 SAN2, SAP2가 각각 "H","L"이 됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이것으로서, 「메모리 셀의 데이타가 "0" 또는 "1"인지 혹은 "2" 또는 "3"인지」가 플립플롭 FF2에 의해 감지되고, 그 정보가 래치된다.
도 17는 시각 t7RC일때, 플립플롭 FF1, FF2이 감지하여, 래치하고 있는 판독 데이타를 도시한 도면이다. 이 때의 플립플롭 FF1, FF2의 노드 N3C, N5C의 전위는 도 17와 같아진다.
플립플롭 FF2에 보유된 데이타는 시각 tCB1에서 CENB2가 활성화됨으로써, 칩 외곽에 출력된다.
마지막으로, 메모리 셀에 기록된 데이타가 「"2" 또는 "3"인지」가 감지된다. 선택된 제어 게이트가 2V로 된다. 선택된 메모리 셀 임계치가 2 이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀 임계치가 2V이상이면, 비트선 전압은 1.8V와 같게 된다. 시각 tSRC에서 신호 PREA, PREB가 "H"가 되고, MOS캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 각각 1.8V, 1.5V로 된다. 신호 PREA, PREB가 "L"이 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다. 이후, 시각 t10RC에서 신호 BLCA, BLCB가 "H"가 된다. 그 후, 다시 신호 BLCA, BLCB가 "L"이 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. MOS 캐패시터의 데이타를 감지하는 것에 앞서서, 시각 t11RC에 VRFYBA2C가 OV로 된다. 도 17로부터 알 수 있듯이, 노드 N5C가 "로우레벨(로우level)" 및 노드 N3C가, "하이레벨(하이 level)"(즉 노드 N4C가 "로우레벨")이 되는 것은 "1" 데이타의 경우만이다. 따라서 "1"데이타의 경우만 p채널 MOS트랜지스터 Qp12C, Qp19C, Qp20C가 온하고, 노드 N1이 Vcc로 된다. 그 후, 신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립플롭 FF1이 비활성되고, 신호 ECH1이 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV1A, RV1B가 "H"로 된다. 시각 t12RC에서 다시, 신호 SAN1, SAP1이 각각 "H","L"이 됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이것으로서, 「메모리 셀의 데이타가 "2" 또는 "3"」이 플립플롭 FF1에 의해서 감지되어 그 정보가 래치된다.
플립플롭 FF2에 보유된 데이타를 외부로 출력한 후, 플립플롭 FF1에 보유된 데이타는 시각 tCB2에서 CENB1이 활성화됨으로써, 칩 외부로 출력된다.
도 18는 플립플롭 FF1, FF2이 감지하여, 래치하고 있는 판독 데이타를 도시한 도면이다.
이상의 판독 동작의 결과, 4치의 데이타가, 도 18와 같이 플립플롭 FF1, FF2에 래치된다.
도면 중의 각 데이타 임계치 분포는 다음과 같다.
데이타 "0"…임계치 : 0V 이하
데이타 "1"…임계치 0.5V 이상 0.8V 이하
데이타 "2"…임계치 1.5V 이상 1.8V 이하
데이타 "3"…임계치 2.5V 이상 2.8V 이하
판독 중, 신호VRFYBAC, VRFYBBC는 "H", 신호VRFYBA1C, VRFYBB1C는 "L"이다. 또한 전압Vs는 0V로 한다.
메모리 셀에 기억되어 있는 데이타, 임계치, 데이타 입출력선 IOA, IOB, IOC, IOD에서 판독 후에 출력되는 레벨의 관계는 도 18와 같다.
[기록 동작]
우선, 기록 데이타가 플립플롭 FF1, FF2에 로드된다. 그 후, "1" 데이타, "2" 데이타 및 "3" 데이타가 거의 동시에 기록된다. 그리고 "1" 데이타, "2"데이타, "3"데이타가 충분히 기록됐는지를 조사하는 검증 판독이 행해지고, 기록 불충분한 메모리 셀이 있는 경우에는 재기록이 행해진다. 모든 메모리 셀이 충분히 기록되는 것을, 기록 종료 검출 회로가 검출함으로써 기록이 종료한다.
이하, 프로그래밍에 대해서 설명하고, 다음에 검증 판독에 대해서 설명한다.
(1) 프로그래밍
기록 동작 전에, 입력된 데이타는 데이타 입출력 버퍼(5)에서 변환되어 데이타 회로(6)에 입력된다.
도 19는 데이타 회로(6**)에 입력되고, 플립플롭 회로 FF1, FF2가 래치하는 기록 데이타를 도시한 도면이다. 4치 데이타와, 데이타 입출력선 IOA, IOB, IOC, IOD의 관계는 도 19와 동일하다.
그때에, 제1 실시 형태와 거의 동일하게 데이타 회로(6**)는 256개 있다고 하면(즉 페이지 길이가 256이라고 하면), 입력한 최초의 256 비트의 기록 데이타는 열 활성화 신호 CENB1이 "H"이고, IOA, IOB를 통해 플립플롭 FF1에 입력된다. 그리고, 외부에서 입력된 255비트 이후의 기록 데이타는 열 활성화 신호 CENB2가 "H"이고, IOC, IOD를 통해 플립플롭 FF2에 입력한다.
도 18, 도 19로 부터 알 수 있듯이, IOA, IOB를 통해 플립플롭1에 입력되고, 기록이 행해진 데이타는 판독할 시의 플립플롭(2)으로 판독 데이타가 출력되고, 그 후, IOC, IOD를 통해 칩 외부로 출력된다. 즉 IOA로부터 기록 데이타가 입력되는 데이타에 관해서는 IOD로부터 판독 데이타 출력하도록 데이타 입출력 버퍼에서 데이타 제어를 행하면 좋다. 마찬가지로, IOB로부터 기록 데이타가 입력되는 데이타에 관해서는 IOC로부터 판독 데이타 출력하도록 데이타 입출력 버퍼에서 데이타 제어를 행하면 좋다.
한편, IOC, IOD를 통해 플립플롭(2)에 입력되고, 기록이 행해진 데이타는 판독일 때는 플립플롭(1)에 판독 데이타가 출력되어, 그 후, IOC, IOD를 통해 칩 외부로 출력된다. 즉 IOC로부터 기록 데이타가 입력되는 데이타에 관하여서는 IOB로부터 판독 데이타를 출력하도록 데이타 입출력 버퍼에서 데이타 제어를 행하면 좋다. 마찬가지로, IOD로부터 기록 데이타 입력되는 데이타에 관해서는 IOA로부터 판독데이타를 출력하도록 데이타 입출력 버퍼에서 데이타 제어를 행하면 좋다.
도 20은 기록 동작을 도시한 동작 파형도이다.
도 20에서 도시한 바와 같이, 시각 tls에서 전압VA가 비트선 기록 제어 전압1V로 되어, 비트선 BLa가 1V로 된다. n채널 MOS 트랜지스터 Qn39 임계치분의 전압 강하분이 문제로 될때는 신호 BLCA를 승압하기 좋다. 계속해서, 신호 PRE가 "L"로 되어 비트선이 부유로 된다. 다음에, 시각 t2s에서 신호 RV2A가 1.5V로 된다. 이것에 의해서, 데이타 "1" 또는 "3"이 보유되어 있는 데이타 회로로부터는 비트선 제어 전압 0V가 비트선에 인가된다. n채널 MOS 트랜지스터 Qn32 임계치를 1V로 하면, "0" 또는 "2" 기록 시에는 n채널 MOS 트랜지스터 Qn32는 "OFF", "1" 또는 "3" 기록 시에는 "ON"이 된다. 그 후, 시각 t3s에서 VRFYBAC가 0V로 되어, 데이타 "0" 또는 데이타 "1"이 보유되어 있는 데이타 회로로부터는 비트선 기록 제어 전압 Vcc가 비트선으로 출력된다.
그리고, 시각 t4s에서 VRFYBA2C가 0V가 되어, 데이타 "1"이 보유되어 있는 데이타 회로에서는 V1을 통해 비트선 "1" 기록 전위 2V가 비트선으로 출력된다.
그 결과, "0"을 기록하는 비트선은 Vcc, "1"을 기록하는 비트선은 2V, "2"를 기록하는 비트선은 1V, "3" 기록하는 비트선은 0V로 된다.
시각 tls에서 제어 게이트, 선택 게이트 구동 회로에 의해서, 선택된 블럭의 선택 게이트 SG1A, 제어게이트 CG1A 내지 CG4A가 Vcc로 된다. 선택 게이트 SC2A는 0V이다. 다음에, 선택된 제어 게이트 CG2A가 고전압 VPP(예를 들면 20V), 비선택 제어 게이트 CG1A, CG3A, CC4A가 VM(예를 들면 10V)으로 된다. 데이타 "3"이 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 0V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다. 데이타 "2"가 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 1V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다. 데이타 "1"이 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 2V의 채널전위와 제어 게이트의 VPP의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다. "2"기록의 경우의 채널 전위를 1V, "1" 기록의 경우의 채널 전위를 2V로 하고 있는 것은 전자의 주입량을 "3" 데이타 기록의 경우, "2" 기록의 경우, "1" 기록의 경우의 순서로 적게 하기 위해서이다. 데이타 "0"이 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 채널 전위와 제어 게이트의 VPP의 전위차가 작기 때문에, 실효적으로는 부유 게이트에 전자는 주입되지 않는다. 따라서, 메모리 셀 임계치는 변동하고, 기록 동작 중, 신호 SAN1, SAN2, PREB, BLCB는 "H", 신호 SAP1, SAP2, VRFYBA1C, RV1A, RV1B, RV2B, ECH1, ECH2는 "L", 전압 VB는 0V이다.
(2) 검증 판독
기록 동작 후, 기록이 충분히 행해졌는지를 검출한다(기록 검증), 혹시, 원하는 임계치에 도달했으면, 데이타 회로의 데이타를 "0"으로 변경한다. 혹시, 원하는 임계치에 도달하지 않았다면, 데이타 회로의 데이타를 보유하여, 다시 기록 동작을 행한다. 기록 동작과 기록 검증 판독은 모든 "1"을 기록하는 메모리 셀, "2"를 기록하는 메모리 셀 및 "3"를 기록하는 메모리 셀이 원하는 임계치에 도달할 때까지 반복된다.
도 21 및 도 22는 각각, 검증 동작을 도시한 동작 파형도이다. 이하, 도 21 및 도 22를 참조하여, 기록 검증 판독 동작을 설명한다. 처음에, "1"을 기록하는 메모리 셀이 소정의 임계치에 도달했는지를 검출한다.
우선, 시각 tlyc에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되고 1비트선 BLa, BLb은 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유로 되는 신호 PREA, PREB가 "1"로 되어, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다. 계속해서 시각 t2yc에서, 제어 게이트, 선택 게이트 구동회로에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 0.5V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc에 인가된다. 선택된 메모셀 임계치가 0.5V 이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀 임계치가 0.5V 이상이면, 비트선 전압은 1.8V와 같게 된다. 시각 t3yc에서, 신호 BLCA, BLCB가 "H"로 되어, 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Od2는 분리된다. 이후 시각 t4yc에서 RV1A가 1.5V로 되어, "2" 기록의 경우 및 "3" 기록의 경우에는 노드 N1가 0V로 방전된다. 시각 t5yc에서 신호 VRFYBA1C가 "H"로 되면, "0" 또는 "2" 기록 데이타가 보유되어 있는 데이타 회로에서는 n채널 MOS 트랜지스터 Qn2가 "ON"이고, 노드 N1은 Vcc로 된다. 그 결과, 노드 N1은 "0" 기록 또는 "2" 인 경우에는 Vcc, "3"기록의 경우에는 OV로 된다.
신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립플롭 FF2이 비활성화되어, 신호 ECH2인지 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV2A, RV2B가 "H"로 된다. 다시 신호 SAN2, SAP2가 각각 "H", "L"이 됨으로써 시각 t6yc에서 노드 N1의 전압이 감지되어 래치된다. 이것으로서, "1" 기록 데이타를 보유하고 있는 데이타 회로만이 대응하는 메모리 셀의 데이타가 충분히 "1" 기록 상태가 됐는지의 여부를 검출한다. 메모리 셀의 데이타가 "1"이면, 플립플롭 FF2로 노드 N1의 전압을 감지하여 래치함으로서 기록 데이타는 "0"으로 변경된다. 메모리 셀의 데이타가 "1"이 아니면, 플립플롭 FF1에서 노드 N2의 전압을 감지하여 래치하는 것으로 기록 데이타는 "1"로 보유된다. "0" 또는 "2" 또는 "3" 기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
다음에, 선택된 제어 게이트가 1.5V로 된다. 선택된 메모리 셀 임계치가 1.5V 이하이면, 비트선 전압은 1.5V보다 낮게 된다. 선택된 메모리 셀 임계치가 1.5V 이상이면, 비트선 전압은 1.8V와 같게 된다. 시각 t7yc에서 PREA, PREB가 Vcc로 되고 노드 N1, N2가 1.8V, 1.5V로 된 후, 부유로 된다. 이후, 시각 tSyc에서, 신호 BLCA, BLCB가 "H"로 되어, 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후 시각 t9yc에서, 신호 RV2A가 예를 들면 Vcc이하의 1.5로 된다. n채널 MOS 트랜지스터 Qn32 임계치가 1V의 경우, "3"기록 데이타가 보유되어 있는 데이타 회로에서는 n 채널 MOS 트랜지스터 Qn32는 "ON"으로,노드 N1는 0V로 된다. "2" 기록 데이타가 보유되어 있는 데이타 회로에서, 메모리 셀이 충분히 "2"를 기록하고 있는 경우에는 n채널 MOS 트랜지스터 Qn32는 "OFF"로 노드 N1는 1.5V이상으로 보유된다. "2"의 기록이 불충분한 경우에는 노드 N1은 1.5V이하이다. 시각 t10yc에서 신호 VRFYBAC가 "L"로 되면, "0" 또는 "1" 기록 데이타가 보유되어 있는 데이타 회로에서는 p 채널 MOS 트랜지스터 Qp13가 "ON"이고, 노드 N1은 Vcc로 된다.
신호 SAN1, SAP1가 각각 "L", "H"로 되어 플립플롭 FF1이 비활성화되어, 신호 ECH1가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV1A, RV1B가 "H"로 된다. 다시, 신호 SAN1, SAP1인지 각각 "H", "L"이 됨으로써, 시각 t11yc에서 노드 N1의 전압이 감지되어 래치된다. 이것으로서, "2" 기록 데이타를 보유하고 있는 데이타 회로만이 대응하는 메모리 셀의 데이타가 충분히 "2"기록 상태가 되었는지의 여부를 검출한다. 메모리 셀의 데이타가 "2"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "0"으로 변경된다. 메모리 셀의 데이타가 "2"가 아니면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "2"로 보유된다. "0" 또는 "1" 또는 "3" 기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
다음에, 선택된 제어 게이트가 2, 5V로 된다. 선택된 메모리의 임계치가 2.5V 이하이면, 비트선 전압은 1.5V보다 낮게 된다. 선택된 메모리 셀의 임계치가 2.5V 이상이면, 비트선 전압은 1.8V 인 채로 된다. 이후 시각 tl2yc에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1, N2로 전송된다. 다시 신호 BLCA, BLCB가 "L"로 되고, 비트선 BLa와 MOS 캐패시터 Qd1 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후 시각 t10yc에서, 신호 VRFYBAC가 "L"로 되어, "0" 또는 "1"기록 데이타가 보유되어 있는 데이타 회로 및 "2" 기록이 충분히 행해진 데이타 회로에서는 P채널 MOS 트랜지스터 Qp13가 "ON"이고, 노드 N1은 Vcc로 된다. 신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV1A, RV1B가 "H"로 된다. 그 후 시각 t14yc에서, 신호 SAN1, SAP1이 각각 "H", "L"이 됨으로써, 노드 N1의 전압이 감지되어 래치된다.
이후, 도 22에 도시된 바와 같이, 기록 데이타의 변환이 다시 행해진다. 시각 t15yc에서, 신호 BLCA, BLCb가, "H"로 되어, 비트선의 전위가 N1, N2로 전송된다. 다시, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후 시각 t16yc은 신호 VRFYBA1C가 "H"로 되면, "0" 또는 "2"기록 데이타가 보유되어 있는 데이타 회로 및 "1" 기록이 충분한 데이타 회로에서는 n채널 MOS 트랜지스터 Qn2C가 "ON"이고, 노드 N1은 Vcc로 된다. 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립플롭 FF2이 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV2A, RV2B가 "H"로 된다. 그 후 시각 t17yc에서, 신호 SAN2, SAP2가 각각 "H", "L"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다.
상기한 제2 실시 형태에서는 시각 t16yc에서 VRFYBA1C를 Vcc로 함으로서, "0"기록 및 "2" 기록 및 "L"기록이 충분한 경우의 MOS 캐패시터 Qd1의 노드 N1을 노드 N2의 전위(1.5V)보다도 높아지도록 충전하고 있다. 시각 t16yc에서 RV2B를 예를 들면 1.5V로 하더라도 좋다. 이 경우, "0" 기록 또는 "2" 기록 또는 "1"기록이 충분한 경우에는 노드 N6C가 0V이므로 n채널 MOS 트랜지스터 Qn33이 온하여 N2는 0V로 된다.
한편, "1"기록이 불충분 또는 "3"기록의 경우에는 노드 N6C가 Vcc, N2가 1.5V이므로 n채널 MOS 트랜지스터 Qn33은 오프하고, N2는 1.5V가 보유된다. 시각 t16yc에서 VRFYBA1C를 Vcc로써 행하는 "0"기록 및 "2" 기록 및 "1"기록이 불충분한 경우의 N1으로의 충전은 N2의 전위(OV)보다도 크면 좋게 때문에, N1의 충전은 예를 들면 0.5V 정도가 낮은 전압이면 좋다.
이상과 같이 하여, "3" 기록 데이타를 보유하고 있는 데이타 회로만 대응하는 메모리 셀의 데이타가 충분히 "3" 기록 상태가 되었는지의 여부를 검출한다.
메모리 셀의 데이타가 "3"이면, 플립플롭 FF1, FF2에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "0"으로 변경된다. 메모리 셀의 데이타가 "3"이 아니면, 플립플롭 FF1, FF2에서 노드 N1의 전압과 감지하여 래치함으로써 기록 데이타는 "3"으로 보유된다. "0" 또는 "1" 또는 "2" 기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
기록 검증 중, 신호 VRFYBBC는 "H", 신호 VTRFYBB1C는 "L" 전압 Vs는 0V로 한다.
모든 선택된 메모리 셀이 원하는 임계치에 도달하고 있으면, 데이타 회로의 데이타는 "0" 데이타로 된다. 즉 기록이 종료하면, 노드 N4C, N6C가 "L"이 된다. 이것을 검출함으로써, 모든 선택된 메모리 셀이 원하는 임계치에 도달했는지의 여부를 알 수 있다. 기록 종료의 검출은 예를 들면, 도 15와 같이 기록 종료 일괄 검출 트랜지스터 Qn5C, 및 Qn6C를 이용하면 좋다. 검증 판독 후, 우선 VRTC를 예를 들면 Vcc 프리차지한다. 기록이 불충분한 메모리 셀이 하나라도 있으면, 그 데이타 회로의 노드 N4C 또는 N6C의 적어도 한쪽은 "H"이므로 n채널 MOS 트랜지스터 Qn6C와 Qn6C중 적어도 하나는 온하고, VRTC는 프리차지 전위로부터 저하한다. 모든 메모리 셀이 충분히 기록되면, 데이타 회로(6**-0, 6**-1, ..., 6**-m-1, 6**-m)의 노드 N4C, N6C가 "L"이 된다. 그 결과, 모든 데이타 회로 내의 n채널 MOS 트랜지스터 Qn5C 및 Qn6C이 오프가 되므로 VRTC는 프리차지 전위를 보유한다.
이상, 본 발명의 제2 실시 형태에 관한 다치 기억 NAND형 플래쉬 메모리를 설명하였지만, 검증 판독, 기록, 판독 등은 여러가지 동작이 가능하다.
예를 들면 검증 판독은 도 23의 동작 파형도와 같이 동작시키더라도 좋다. 도 23는 다른 검증 동작을 도시한 동작 파형도이다.
도 23에 도시한 검증 판독에서는 시각 t22yc까지의 동작은 도 22에서의 검증 판독과 동일하며 시각 t12yc 이후의 동작이 다르다.
도 23에 도시한 바와 같이, 시각 t12yc에서 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1, N2로 전송된다. 메모리 셀의 임계치가 2.5V 이상인 경우에는 비트선 BLa는 1.5V 이상, 2.5V 이하인 경우에는 비트선 BLb는 1.5V 이하이다. 그 후, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후, 시각 t13zc에서 신호 VRFYBA1C가 "H"로 되면, "0" 또는 "2"기록 데이타가 보유되어 있는 데이타 회로 및 "1" 기록이 충분한 데이타 회로에서는 n채널 MOS 트랜지스터 Qn2가 "ON"이고, 노드 N1은 1.5V 이상으로 된다. 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후, 신호RV2A, RV2B가 "H"로 된다. 그 후 시각 t14ac에서, 신호 SAN2, SAP2가 각각 "H", "L"이 됨으로써, 노드 N1의 전압이 감지되어 래치된다.
이후, 도 23에 도시된 바와 같이, 기록 데이타의 변환이 더욱 행해진다.
시각 t15zc에서 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1,N2로 전송된다. 다시 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후, 시각 t16zc에서 신호 VRFYBAC가 "L"로 되면, "0" 또는 "1"기록 데이타가 보유되어 있는 데이타 회로 및 "2" 기록이 충분히 데이타 회로에서는 P채널 MOS 트랜지스터 Qp13이 "ON"이고, 노드 N1은 Vcc로 된다. 신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1가 "H"로 되어 이퀄라이즈된다. 이후, 신호RV1A, RV1B가 "H"로 된다. 그 후 시각 t17zc에서, 신호 SAN1, SAP1이 각각 "H", "L"이 됨으로써, 노드 N1의 전압이 감지되어 래치된다.
또한 데이타 회로의 구성도 도 15에서 도시한 회로 구성에 한정되는 것이 아니라, 다른 회로 구성만이어도 좋다.
도 24 및 도 25는 각각, 데이타 회로의 다른 회로도이다.
도 24에 도시한 데이타 회로는 VRFYBA1C, VRFYBB1C의 동작 타이밍은 도 15의 데이타 회로와 동일한 동작 타이밍을 이용한 경우(동작 파형도 ; 도 16, 제 20도, 도 21, 도 22, 도 23), Vcc를 0V, 0V를 Vcc로 하면 좋다. 또, VRFYBAC, VRFYBBC, VRFYBA2C, VRFYBB2C의 타이밍은 도 15의 데이타 회로를 이용한 경우와 마찬가지이다.
또한 도 25에 도시한 데이타 회로는 VRFYBAC, VRFYBB1C, VRFYBA2C, VRFYBB2C의 동작 타이밍은 도 15의 데이타 회로와 마찬가지의 동작 타이밍을 이용한 경우(동작 파형도 ; 도 6, 도 20, 도 21, 도 22, 도 23), Vcc를 0V,0V를 Vcc로 하면 좋다. 또, VRFYBA1C, VRFYBB1C의 타이밍은 도 15의 데이타 회로를 이용한 경우와 동일하다.
다음에, 본 발명의 제3 실시 형태를 설명한다.
본 발명에서는 데이타 회로가, 예를 들면 제1 래치 회로 및 2 래치 회로로 구성되고 있는 경우에, 판독시, 제2 래치 회로에서 판독한 후에는 제1 래치 회로에서 판독하고 있는 동안 제2 래치 회로로부터 데이타를 칩 외부로 출력한다. 즉, 4치 메모리 셀에 기억된 2비트의 데이타를 판독하는 경우에, 그 중의 1비트의 데이타가 판독되면, 다른쪽 1비트의 데이타가 판독되기 전에도, 확정된 1비트의 데이타는 곧 외부로 출력됨으로서, 판독을 고속화한다. 따라서, 판독 방법은 제2 실시 형태 이외에도, 대단한 임의성을 갖는다.
여기서는 도 15의 데이타 회로를 이용한 경우, 다른 실시 형태를 설명한다.
도 26는 본 발명의 제3 실시 형태에 관한 판독 방법을 설명하기 위한, 동작 파형도이다.
도 26에 도시한 바와 같이, 우선, 시각 tw1에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 다음에, 신호 PREA, PREB가 "L"로 되어, 비트선 BLa, BLb는 부유된다. 계속해서, 시각 tw2에서 제어 게이트, 선택 게이트 구동 회로에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 1V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SC1A, SG2A는 Vcc로 돈다. 선택된 메모리 셀의 임계치가 1V 이하이면, 비트선 전압은 1.5V보다 낮게 된다. 선택된 메모리 셀의 임계치가 1V 이상이면, 비트선 전압은 1.8V인 채로 된다. 그 후, 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립플롭 FF2이 비활성화되고, 신호 CCH2가 "H"로 되어 이퀄라이즈된다. 이후, 시각 t3에서 신호 RV2A, RV2B가 "H"로 된다. 시각 tw4에서 다시, 신호 SAN2, SAP2가 각각 "H", "L"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이로써, 「메모리 셀의 데이타가 "0" 또는 "1"인지, 혹은 "2" 또는 "3"」이 플립플롭 FF2에 의해서 감지되고, 그 정보가 래치된다.
플립플롭 FF2에 보유된 데이타는 시각 tw5에서 CENB2가 활성화됨에 따라, 칩 외부로 출력된다.
다음에, 메모리 셀의 임계치가 0V 이상인지, 혹은 OV 이하인지가 판정된다. 시각 tw5에서 비트선 BLa가 1.8V로, 더미 비트선 BLb가 1.5V로 프리차지되고, 그후 부유된다. 그 후, 시각 tw5에서 선택된 제어 게이트가 0V로 된다. 선택된 메모리의 셀의 임계치가 0V이하이면, 비트선 전압은 1.5V보다 낮게 된다. 선택된 메모리 셀의 임계치가 0V 이상이면, 비트선 전압은 1.8V인 채로 된다. 신호 SAN1, SAP1이 각각 "L","H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈된다. 이후, 시각 tw7에서 신호 RV1A, RV1B가 "H"로 된다. 시각 tw8에서 신호 SAN1, SAP1가 각각 "H","L"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다.
이로써, 메모리 셀의 데이타가 「"0" 혹은 "1" 또는 "2" 또는 "3"」이 플립플롭 FF1에 의해서 감지되고, 그 정보가 래치된다. 이때의 플립플롭 FF1, FF2의 노드 N3C, N5C의 전위는 도 17와 같게 된다.
마지막으로 메모리 셀에 기록된 데이타는 「"0" 또는 "1" 또는 "2" 인지, 혹은 "3"」이 감지된다. 시각 tw9에서 비트선 BLa가 1.8V로, 더미 비트선 BLb가 1.5V로 프리차지되고, 그후 부유된다. 그 후, 시각 tw10에서 선택된 제어 게이트가 2V로 된다. 선택된 메모리 셀의 임계치가 2V 이하이면, 비트선 전압은 1.5V보다 낮게 된다. 선택된 메모리 셀의 임계치가 2V 이상이면, 비트선 전압은 1.8V인 채로 된다. 시각 tw11에서 VRFYBA2C가 0V로 된다. 도 17로부터 알 수 있듯이, 노드 N5C가 "로우레벨" 및 노드 N3C가 "하이level"(즉 노드 N4C가 "로우level")이 되는 것은 "1" 데이타의 경우만이다. 따라서 "1" 데이타의 경우만 p채널 MOS 트랜지스터 Qp12C, Qp19C, Qp20C가 온하고, 노드 N1이 Vcc로 된다. 그 후, 신호 SAN1, SAP1이 각각 "L","H"로 되어 플립플롭 FF2에 의해서 감지되어, 그 정보가 래치된다. 그 후, 신호 SAN1, SAP1이 각각 "L","H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1가 "H"로 되어 이퀄라이즈된다. 이후 시각 tw12에서, 신호 RV1A, RV1B가 "H"로 된다. 시각 tw13에서 다시, 신호 SAN1, SAP1이 각각 "H", "L"됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이로써 「메모리 셀의 데이타가 "0" 또는 "1" 또는 "2" 인지, 혹은 "3"」이 플립플롭 FF1에 의해서 감지되고, 그 정보가 래치된다.
플립플롭 FF1에 보유된 데이타는 시각 tw14에서 CENB1이 활성화됨에 따라, 칩 외부로 출력된다.
이상의 판독 동작의 결과, 4치의 데이타가 도 18와 같이 플립플롭 FF1, FF2에 래치된다.
기록 동작, 및 기록 검증 판독 동작은 제2 실시 형태와 거의 마찬가지로 행하면 좋다. 또한, 제3 실시 형태에서는 워드선에 소정의 판독 전압을 인가하기 전에, 매회 비트선 및 더미 비트선을 프리차지하고 있다.
한편, 제2 실시 형태에서는 판독 및 검증 판독시에, 우선 최초에 비트선 및 더미 비트선을 프리차지하고, 그 후는 프리차지하지 않고 워드선의 판독 전압을 변화(예를 들면 0V로 부터 1V, 2V)시키고 있다.
제2 실시 형태의 판독, 혹은 검증 판독시에, 워드선에 판독 전압(예를 들면 0V, 1V, 2V)를 인가할 때마다, 제3 실시 형태와 같이, 비트선 및 더미 비트선을 프리차지 하더라도 좋다.
다음에, 본 발명의 제4 실시 형태를 설명한다.
도 27a 내지 도 27c는 본 발명의 제4 실시 형태를 설명하기 위한 도면으로서, 각각 데이타의 출력 상태를 도시한 도면이다.
제4 실시 형태에 관한 다치 기억 EEPROM은 전기적으로 재기록 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스형으로 배치된 메모리 셀어레이와, 메모리 셀로부터 판독한 데이타를 보유하는 m개의 래치회로로 구성되는 데이타 회로를 포함하고 있다.
도 27a 내지 도 27c에 도시한 바와 같이, 데이타를 판독할 때, 메모리 셀로 부터의 판독 데이타는 최초에 k개의 래치 회로에 대하여 판독된다. 그리고, k개의 래치에 판독되고, 그리고 보유된 데이타는 데이타 회로를 구성하는 다른 m-k개의 래치 회로에, 판독 데이타가 보유되기 전에, 칩의 외부를 향해 출력된다.
이때, 최초에 판독되고, 데이타가 보유되는 래치 회로의 수는 도 27a와 같이 2개라도 좋고, 도 27b와 같이 1개라도 좋고, 도 27c와 같이 3개라도 좋다.
또한, m개의 래치 회로는 각각 데이타를 판독할 때, 메모리 셀로부터 판독한 데이타를 보유함과 동시에, 데이타를 기록할 때, 메모리 셀에 기록하는 데이타를 보유하도록 되어도 좋다.
이 경우에서도, 최초에 판독되고, 데이타가 보유되는 래치 회로 수는 도 27a와 같이 2개라도 좋고, 도 27b와 같이 1개라도 좋고, 도 27c와 같이 3개라도 좋다.
다음에, 본 발명의 제5 실시 형태를 설명한다.
도 28a 내지 도 28c는 본 발명의 제5 실시 형태를 설명하기 위한 도면으로서, 각각, 다치 데이타에 따른 메모리 셀의 임계치의 분포를 도시한 도면이다.
제5 실시 형태에 관한 다치 기억 EEPROM은 전기적으로 재기록이 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스형으로 배치된 메모리 셀어레이와, 메모리 셀로부터 판독한 데이타를 보유하는 m개의 래치회로로 구성되는 데이타 회로를 포함하고 있다.
상기 메모리 셀은 "1" 상태는 메모리 셀의 임계치 전압이 제1 임계치 전압영역 "2"상태는 메모리 셀 임계치 전압이 제1 임계치 전압 영역보다도 큰 제2 임계치 전압 영역,... "2n(n은 1 이상의 자연수)"상태는 메모리 셀의 임계치가 제(2n-1) 임계치 전압 영역보다도 큰 제2n 임계치 전압 영역에 속하는 전기적으로 재기록 가능한 2n치를 기억하는 것이다.
데이타를 판독할 때, 우선 메모리 셀이 "n" 상태와 임계치 전압이 거의 동등 또는 작은 상태인지, 혹은 "n+1" 상태와 임계치 전압이 거의 동등 또는 큰 상태인지를, k개의 래치 회로에 판독 보유된 데이타가, 데이타 회로를 구성하는 다른 m-k개의 래치 회로에, 판독 데이타가 보유되기 전에 출력된다.
따라서, 도 28a에 도시된 바와 같은 4치 메모리 셀일 때에는 우선, 최초의 판독에서는 선택 메모리 셀의 워드선(제어 게이트)에, "2" 상태와 "3" 상태와의 사이의 전압 Vg1을 인가하고, "1" 또는 "2" 상태인지, 혹은 "3" 상태 또는 "4"상태인지를 판독하면 좋다.
도 28b에 도시된 바와 같은 8치 메모리 셀일 때에는 우선, 최초의 판독에서는 선택 메모리 셀의 워드선(제어 게이트)에, "4" 상태와 "5" 상태 사이의 전압 Vg2를 인가하고, "1" 또는 "2" 또는 "3" 또는 "4" 상태인지, 혹은 "5" 상태 또는 "6"상태 또는 "7"상태 또는 "8" 상태인지를 판독하면 좋다.
또한, (2n+1)치(n은 자연수) 메모리 셀의 경우라도, 도 28c와 같이, 최초의 판독에서는 Vg3 혹은 Vg4와 같은 전압을 인가하면 좋다. 즉, 2n+1개의 상태 중, n개의 상태인지, 혹은 (n+1)개의 상태인지를 판별하는 전압을 인가하면 좋다.
또한, m개의 래치 회로는 각각, 데이타를 판독할 때, 메모리 셀로부터 판독한 데이타를 보유함과 동시에, 데이타를 기록할 때, 메모리 셀에 기록하는 데이타를 보유하도록 되어도 좋다.
다음에, 본 발명의 제6 실시 형태를 설명한다.
도 29는 본 발명의 제6 실시 형태를 설명하기 위한 도면이다.
제6 실시 형태에 관한 다치 기억 EEPROM은 전기적으로 재기록 가능한 n치(n은 3 이상의 자연수)를 기억하는 메모리 셀 매트릭스형으로 배치된 메모리 셀 어레이와, 메모리 셀에 기록하는 데이타를 보유하고, 메모리 셀로부터 판독한 데이타를 보유하는 제1 래치회로, 제2 래치회로,..., 제m(m은 2 이상의 자연수)의 래치 회로로 구성되는 t개의 데이타 회로를 포함하고 있다, 제6 실시 형태에서는 도 29에 도시한 바와 같이 메모리 셀에 기록하는 데이타를, 우선, 선두 어드레스로부터 최초의 t개의 데이타는 각 데이타 회로 내의 제1 래치 회로에 로드된다. 다음 t개의 데이타는 각 데이타 회로 내의 제2 래치 회로에 로드된다. 처음부터(i×t+1) 프로그램으로부터 t개의 데이타는 각 데이타 회로 내의 제(i+1)(1≤i≤m-1; i은 자연수)의 래치회로에 로드된다.
또한, m개의 래치 회로는 데이타를 기록할 때, 메모리 셀에 기록하는 데이타를 보유함과 동시에, 데이타를 판독할 때, 메모리 셀로부터 판독한 데이타를 보유하게 되더라도 좋다. 그리고, 이 경우는 제4 실시 형태와 조합하더라도 좋다.
즉, 도 29에 도시한 바와 같이, 메모리 셀에 기록하는 데이타를, 우선, 선두 어드레스로부터 최초의 t개의 데이타를, 각 데이타 회로 내의 제1 래치 회로에 로드하고, 다음 t개의 데이타를, 각 데이타 회로 내의 제2 래치 회로에 로드하고, 처음부터(i×t+1)번째로부터 t개의 데이타를, 각 데이타 회로 내의 제(i+1)(1≤i≤m-1; i은 자연수)의 래치회로에 로드된다. 그리고, 메모리 셀로부터 판독된 데이타를, 도 27a 내지 도 27c에 도시한 바와 같이, 최초에 k개의 래치 회로에 대하여 판독하고, k개의 래치에 판독되어, 보유된 데이타를, 데이타 회로를 구성하는 다른 m-k개의 래치 회로에, 판독 데이타가 보유되기 전에, 칩의 외부를 향해서 출력한다.
또한, 다음과 같이 하여도 좋다.
메모리 셀에 기록하는 데이타를, 우선, 선두 어드레스로부터 최초의 t개의 데이타를, 각 데이타 회로 내의 제10 래치 회로에 로드하고, 다음 t개의 데이타를, 각 데이타 회로 내의 제2 래치 회로에 로드하고, 처음부터(i×t+1)번째로부터 t개의 데이타를, 각 데이타 회로 내의 제(i+1)(1≤i≤m-1; i은 자연수)의 래치회로에 로드한다. 그리고, 판독시에, m개 중 k개의 래치회로에 대하여 판독 보유한 데이타를, 데이타 회로를 구성하는 다른 m-k개의 래치 회로에, 판독 데이타가 보유되기 전에 출력하고, 다음에, m-k개의 래치 회로 중의 d개의 래치 회로에 판독 보유한 데이타를 데이타 회로를 구성하는 다른 m-k-d개의 래치 회로에, 판독 데이타가 보유되기 전에 칩의 외부를 향해 출력한다.
다음에, 본 발명의 제7 실시 형태를 설명한다.
도 30는 본 발명의 제7 실시 형태를 설명하기 위한 도면이다.
제7 실시 형태에 관한 다치 기억 EEPROM의 구성은 제6 실시 형태에 관한 것과 동일하므로, 설명은 생략한다.
도 30에 도시한 바와 같이, 메모리 셀에 기록하는 데이타를, 우선 선두 어드레스로부터 최초의 t개의 데이타를 각 데이타 회로 내의 제1 래치 회로에 로드하고, 다음 t개의 데이타를, 각 데이타 회로 내의 제2 래치 회로에 로드하고, 처음부터(i×t+1)번째로부터 t개의 데이타를, 각 데이타 회로 내의 제(i+1)(1≤i≤m-1; i은 자연수)의 래치회로에 로드한다. 그리고, 판독시에, 최초에 제1 래치 회로에 판독 보유한 데이타를, 데이타 회로를 구성하는 다른 m-1개의 래치 회로에, 판독 데이타가 보유되기 전에 출력하고, 다음에, 제2 래치 회로에 보유한 데이타를, 데이타 회로를 구성하는 다른 m-2개의 래치 회로에, 판독한 데이타가 보유되기 전에 출력하고, 그리고, 제j(1≤j≤m;j는 자연수)의 래치 회로에 판독 보유한 데이타를, 데이타 회로를 구성하는 다른 m-j개의 래치 회로에, 판독 데이타가 보유되기 전에 출력한다.
다음에, 본 발명의 제8 실시 형태를 설명한다.
도 31는 본 발명의 제8 실시 형태를 설명하기 위한 도면이다.
제8 실시 형태에 관한 다치 기억 EERROM의 구성도, 제6 실시 형태의 것과 동일하므로, 설명을 생략한다.
도 31에 도시한 바와 같이, 메모리 셀에 기록하는 데이타를, 우선 선두 어드레스로부터 최초의 t개의 데이타를 각 데이타 회로 내의 제1 래치 회로에 로드하고, 다음 t개의 데이타를, 각 데이타 회로 내의 제2 래치 회로에 로드하고, 처음부터(i×t+1)번째로부터 t개의 데이타를, 각 데이타 회로 내의 제(i+1)(1≤i≤m-1; i은 자연수)의 래치회로에 로드한다.
그리고, 판독시에, 최초에 제m 래치 회로에 판독 보유한 데이타를, 데이타 회로를 구성하는 다른 m-1개의 래치 회로에, 판독 데이타가 보유되기 전에 출력하고, 다음에, 제(m-1)의 래치 회로에 보유한 데이타를, 데이타 회로를 구성하는 다른 M-2개의 래치 회로에, 판독한 데이타가 보유되기 전에 출력하고, 제p(1≤p≤m;p는 자연수)의 래치 회로에 판독 보유한 데이타를, 데이타 회로를 구성하는 다른 p-1개의 래치 회로에, 판독 데이타가 보유되기 전에 출력한다.
다음에, 본 발명의 제9 실시 형태를 설명한다.
도 32는 본 발명의 제9 실시 형태를 설명하기 위한 도면이다.
제9 실시 형태에 관한 다치 기억 EEFROM의 구성도, 제6 실시 형태의 것과 동일하므로, 설명을 생략한다.
도 32에 도시한 바와 같이, 메모리 셀에 기록하는 데이타를, 우선 선두 어드레스로부터 최초의 t개의 데이타를, 각 데이타 회로 내의 제1 래치 회로에 로드하고, 다음 t개의 데이타를, 각 데이타 회로 내의 제2 래치 회로에 로드하고, 처음부터(i×t+1)번째로부터 t개의 데이타를, 각 데이타 회로 내의 제(i+1)(1≤i≤m-1; i은 자연수)의 래치회로에 로드한다.
기록 데이타의 크기가, 모든 데이타 회로 내의, 래치 회로의 수보다도 적은 경우가 있다. 이 경우, 도 32에 도시한 바와 같이, 래치 회로 내에, 기록 데이타가 입력하지 않은 데이타 미입력 영역이 존재한다. 데이타 회로내의 m개의 래치 회로 중, 외부로부터 기록 데이타가 입력되지 않은 데이타 미입력 영역의 f개의 래치 회로에는 이 데이타 회로에 기초하여 기록이 가장 단시간이 되도록, 외부로부터 기록 데이타가 입력되지 않은 f개의 래치 회로의 데이타를 설정한다.
예를 들면 메모리 셀이 "0","1","2","3"의 4 상태를 취할 수 있는 V4치 메모리 셀에서는 데이타가 적은 경우 래치 회로 중에, 기록 데이타가 입력되지 않은 것이 있다. 이 경우에는 기록을 행하는 메모리 셀이 "0" 기록 또는 "1" 기록이 되도록 하면 좋다.
혹은 데이타가 적고 래치 회로 중에, 기록 데이타가 입력되지 않은 것이 있는 경우에는 기록을 행하는 메모리 셀이 "0" 기록 또는 "1" 기록 또는 "2"기록이 되도록 하면 좋다.
이러한 제4 실시 형태 내지 제9 실시 형태에 관한 EEPROM 중 어디 하나에 있떠라도, 제1 실시 형태 내지 제3 실시 형태에 의해 설명한 바와 같은 판독 동작의 고속화를 꾀할 수 있다.
또한, 제1 실시 형태 내지 제9 실시 형태를 각각 임의로 조합하는 것도 가능하다.
이상, 본 발명을 제1 실시 형태 내지 제9 실시 형태에 따라 설명하였지만, 상기한 제1 실시 형태 내지 제9 실시 형태에서, 하기와 같은 변형이 가능하다.
도 33은 변형된 열 구성을 갖는 EEPROM의 구성도이다.
상기 제1 실시 형태, 제4 실시 형태에서는 좌우 하나씩의 비트선 BL에, 하나의 데이타 회로(6**)가 대응한 것을 설명하였지만, 좌우 복수개씩 비트선 BL에, 하나의 데이타 회로(6**)가 대응한 형태로 변경할 수 있다.
도 33에 도시한 바와 같이, 변형된 열 구성을 갖는 EEPROM에서는 4개의 비트선 BLai-1 내지 BLai-4, 또는 BLbi-1 내지 BLbi-4(i는 0 내지 3)에 대하여, 데이타 회로(6**-0 내지 6**-m)중의 하나가 설치되어 있다.
이하, 메모리 셀 어레이(1A) 축을 예로 들어 설명한다.
4개의 비트선 BLai-1 내지 BLai-1 중, 예를 들면 BLai-1을 선택할 때에는 데이타 회로 측의 트랜스퍼 게이트 회로(7*A)를 구동하는 구동 신호 BLC1 내지 BLC4 중 신호 BLC1를 "H"레벨로 하고, 다른 신호 BLC2 내지 BLC4를 각각, "L"레벨로 한다.
또한, 동시에, 비선택 비트선 제어 회로(20)측의 트랜스퍼 게이트 회로(7**A)를 구동하는 구동 신호 BLC1D 내지 BLC4D 중, 신호 BLC1D를 "L"레벨로 하고, 다른 신호 BLC2D 내지 4D를 각각, "H"레벨로 한다. 이로서, 선택된 비트선 BLi-1만이 데이타 회로(6**-0 내지 6**-m)에 접속된다.
이에 따라, 선택된 비트선 BLa1-1만이 데이타 회로(6**-0 내지 6**-m)에 접속되어, 선택되어 있지 않은 비트선 BLai-2 내지 BLai-4는 각각, 비선택 비트선제어 회로(30-OA 내지 20-mA)에 접속된다. 비선택 비트선 제어 회로(20-OA 내지 20-mA)는 선택되어 있지 않은 비트선 BLai-2 내지 BLai-4의 전위를 제어한다.
또한, 메모리 셀 어레이(1A,1B)에 집적되는 메모리 셀은 NAND형의 셀에 한정되는 것이 아니라, 이하에 설명한 바와 같은 셀이라도, 본 발명의 실시가 가능하다.
도 34는 NOR형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 34에 도시한 NOR형의 셀은 비트선 BL에, 선택 게이트를 통해 접속되어 있다.
도 35는 다른 NOR형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 35에 도시한 NOR형의 셀은 비트선 BL에 직접 접속되어 있다.
도 36은 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 36에 도시한 바와 같이, 접지 어레이형의 셀은 비트선 BL과 소스선 VS를 병행으로 배치한 것이다. 접지 어레이형의 셀은 NOR형의 메모리의 하나이다.
도 37은 다른 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 37에 도시한 접지 어레이형의 셀은 데이타를 소거할 때에 사용되어지는 소거 게이트 EG를 갖고 있다. 또한, 제거 게이트 CG의 일부를 메모리 셀 트랜지스터의 채널에 오버 램프시킨, 소위 스플릿 채널형으로 되어 있다.
도 38은 상호 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다, 도 38에 도시한 바와 같이, 상호 접지 어레이형의 셀은 비트선 BL과 소스선 VS를 병행으로 배치한 점에서 접지 어레이형의 셀과 일치하지만, 비트선 BL과 소스선 VS를 상호 전환할 수 있는 점이 다르다.
도 39는 다른 상호 접지 어레이형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 39에 도시한 상호 접지 어레이형의 셀은 도 37에 도시한 접지 어레이 형의 셀과 동일한 구성을 갖고 있다.
도 40은 DINOR(분할 NOR)형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다. 도 40에 도시한 바와 같이, DINOR형의 셀은 비트선 BL과 소스선 VS 사이에, 비트선측 선택 트랜지스터를 통해, 예를 들면 4개의 메모리 셀 트랜지스터가 병렬로 접속되어 구성된다.
도 41은 AND형의 셀이 집적된 메모리 셀 어레이를 도시한 도면이다.
도 41에 도시한 바와 같이, AND형의 셀은 비트선 BL과 소스선 VS와의 사이에, 비트선측 선택 트랜지스터 및 소스선측 선택 트랜지스터를 통해 예를 들면 4개의 메모리 셀 트랜지스터가 병렬로 접속되어 구성된다.
상기 제1 실시 형태 내지 제9 실시 형태에서는 다치의 데이타가 메모리 셀로부터 제공되고, 다치의 데이타를 식별하는 m개의 래치 회로 중, 다치 데이타의 레벨의 식별이 완료되고, 다치 데이타의 레벨이 확정된 것에 관한, 다른 다치 데이타의 레벨의 식별이 미완료되더라도, 출력 동작에서 이행시킬 수 있다. 그리고, 이 출력 동작이 한창일 때에, 다른 다치 데이타의 레벨의 식별을 계속할 수 있다. 다른 다치 데이타의 레벨의 식별이 완료되고, 다치 데이타의 레벨이 확정되면, 출력 동작에서 이행시킬 수 있다. 물론, 이 출력 동작이 한창일 때에도, 또한 레벨의 식별이 미완료인 다른 다치 데이타(혹은 먼저 출력된 다치 데이타)의 식별을 계속할 수 있다.
이와 같이 함으로써, 모든 다치 레벨의 식별의 완료를 대기하지 않고서, 다치 데이타를 장치의 외부로 출력시킬 수 있고, 다치의 데이타를 기억하는 메모리 셀을 갖으면서도, 데이타의 판독 시간을 단축시킬 수 있는 불휘발성 반도체 기억 장치를 얻을 수 있다.
도 42은 본 발명의제 10 실시 형태에 관계되는 EEPROM을 설명하기 위한 것으로, 1개의 워드선에 접속하는 메모리 셀을 나타낸 도면이다. 종래의 4치 메모리 셀과 다르고, 도 42에서는 외부에서 입력한 기록 데이타 중 선두 어드레스로부터 A0을 메모리 셀 MC1에, 다음 A1을 메모리 셀 MC2에, 그 다음 A2를 메모리 셀 MC3에 이와 같이 어드레스 A0 내지 A127의 데이타를 기록한다.
[상위 페이지로의 기록]
상기한 어드레스 A0 내지 A127까지가 제1 페이지(상위 페이지)를 구성한다(도 44a), 기록의 형태를 도시한 것이 도 43a 내지 도 44c이다. A0이 로우이면 메모리 셀은 소거 상태("1")를 유지하고, A0가 하이이면 메모리 셀은 "2"기록이 행해진다(도 44b). 이와 같이 상위 페이지(어드레스 A0로부터 A127)로의 기록은 2치 메모리 셀과 같이 고속으로 행해진다.
[하위 페이지로의 기록]
다음에 입력하는 어드레스 A120 내지 A255의 데이타가 제2 페이지(하위 페이지)를 구성한다. 어드레스 A128를 메모리 셀 MC1에, 다음 A129를 메모리 셀 MC2에, 그 다음 A130을 메모리 셀 MC3에 이와 같이 어드레스 A128 내지 A255의 데이타를 기록한다. 기록의 형태를 도시한 것이 도 44c, 도 45a 및 도 45b이다. 하위 페이지를 기록하기 이전에는 이미 상위 페이지의 데이타가 메모리 셀에 기록되어 있다. 따라서, 하위 페이지를 기록하기 전에는 메모리 셀의 상태는 도 44b와 같이 "1" 상태 또는 "2"상태이다. 이후, 예를 들면 A128이 로우이면 메모리 셀은 기록되지 않고, "1" 상태 또는 "2" 상태를 유지한다.
한편, A128이 하이이면 메모리 셀은 도 44c, 도 45a 및 도 45b와 같이, 기록이 행해진다. 즉, 기록전이 "1"상태의 메모리 셀은 "3"상태로 기록되고, "2"상태의 메모리 셀은 "4"상태로 기록된다. 도 45a 및 도 45b에서 알 수 있듯이, "1" 상태로부터 "3"상태에의 기록, 혹은 "2"상태로부터 "4"상태에의 기록은 종래의 기록 방법(도 5)보다도 임계치 변화량이 작기 때문에, 고속의 기록이 행해진다.
다음에, 도 46a 내지 도 46c를 이용하여 판독에 관해서 설명한다.
[상위 페이지의 판독]
제1 페이지(상위 페이지)를 판독하는 경우에는 메모리 셀이 "1" 상태 또는 "3"상태에 있는 것인지, 혹은 "2"상태 또는 "4"상태에 있는 것인지를 판정한다. 이 경우, 메모리 셀의 제어 게이트에 "3"상태와 "2"상태사이의 전압(도 46b의 V1)을 인가한다. 메모리 셀 트랜지스터가 도통하면 메모리 셀이 "1" 상태 또는 "3"상태에 있는 것을 알 수 있고, 그 결과로서, 예를 들면 로우 데이타가 외부로 출력된다, 한편, 메모리 셀 트랜지스터가 비도통 상태를 보유하면, 메모리 셀이 "2"상태 또는 "4"상태에 있는 것인지를 알 수 있고, 그 결과로서, 예를 들면 하이 데이타가 외부로 출력된다.
[하위 페이지의 판독]
제2 페이지(하위 페이지)를 판독하는 경우에는 메모리 셀이 "1" 상태 또는 "2"상태에 있는지, 혹은 "3"상태 또는 "4"상태에 있는 것인지를 판정한다. 이 경우, 메모리 셀의 제어 게이트에 "3"상태와 "2"상태 사이의 전압(도 46b의 V1)을 인가한다. 메모리 셀 트랜지스터가 도통하면 메모리 셀이 "1" 상태 또는 "3"상태에 있는 것을 알 수 있다. 다음에, 메모리 셀의 제어 게이트에 우선 "1"상태와 "3"상태 사이의 전압(도 46c의 V2)을 인가함으로써, 메모리 셀이 "1"상태인지의 여부를 알 수 있다.
다음에, 메모리 셀의 제어 게이트에 우선 "2"상태와 "4"상태 사이의 전압(도 46c의 V3)을 인가함으로써, 메모리 셀이 "4"상태인지의 여부를 알 수 있다. 이에 따라, 메모리 셀이 "1"상태 또는 "2"상태에 있는지, 혹은 "3"상태 또는 "4"상태에 있는지를 판정한다. "1"상태 또는 "2"상태에 있으면, 예를들면 로우 데이타가 외부로 출력된다. 한편, 메모리 셀 트랜지스터가 "3"상태 또는 "4"상태에 있으면, 예를 들면 하이 데이타가 외부로 출력된다.
상기한 실시 형태에서도 도 44a 내지 제 44c 도와 같이, 제2 기록 동작에서 기록된 "3"상태 임계치 레벨이, 제1 기록 동작에서 기록된 "2"상태 임계치 레벨보다 작게 설정되어 있다. 이것은 3치 셀과 같은 기록 동작이 행해지는 제2 기록 동작에 관한 것으로, 2치 셀과 같은 기록 동작이 행해지는 제1 기록 동작에 비해서 임계치 변화량을 작게 한쪽이, 기록의 고속화의 점에서 유리하기 때문이다. 단, 기록 데이타 임계치 레벨의 설정 방법은 이것에 한하지 않고, 대단한 임의성을 갖는다. 예를 들면 도 47a 내지 도 47c와 같이 설정해도 좋다.
도 47a 내지 도 47c의 실시 형태에서는 "1"상태, "2"상태, "3"상태 및 "4"상태 임계치 레벨이 도 1a 및 도 1b에 도시한 종래의 예와 같은 대소 관계를 갖고 있고, 제2 기록 동작에서 기록된 "3"상태 임계치 레벨이, 제1 기록 동작에서 기록된 "2"상태 임계치 레벨보다 크게 설정되어 있다. 그러나, 여기서 도 44a 내지 도 44c와 마찬가지로 상위 페이지는 "1" 또는 "2'이고, 외부에서 입력한 기록 데이타가 도 44a 내지 도 44c와 동일하게 하여 메모리 셀에 기록된다. 즉, 어드레스 A0가 로우이면 메모리 셀 MC1은 "1"상태를 유지하고, 어드레스 A0이 하이이면 메모리 셀 MC1은 "2"상태로 기록된다. 한편, 하위 페이지가 기록되기전에는 메모리 셀 MC1은 "1" 상태 또는 "2" 상태이고, A128가 로우이면 메모리 셀 MC1은 "1" 상태 또는 "2" 상태를 유지한다. 한편, A128이 하이이면, "1"상태 또는 "2"상태의 메모리 셀 MC1은 각각 "3"상태 ,"4"상태로 기록된다.
상기한 바와 같이, 1개의 메모리 셀에 기억되어 있는 다치 데이타를 복수의 페이지로 나눔으로써, 고속의 기록이 가능하게 된다. 예를 들면, 1개의 메모리 셀에 4치의 데이타를 기억하는 경우에는 제1 페이지 및 제2 페이지로 하면 된다. 1개의 메모리 셀에 8치의 데이타를 기억하는 경우에는 제1 페이지, 제2 페이지, 제3 페이지로 하면 된다. 또한, 예를 들면 1개의 메모리 셀에 16치의 데이타를 기억하는 경우에는 제1 페이지, 제2 페이지, 제3 페이지, 제4 페이지로 하면 된다. 즉, 1개의 메모리 셀에 2n(n은 자연수)치의 데이타를 대비하는 경우에는 제1, 제2,...,제n 페이지라고 하면된다. 이와 같이 본 실시 형태에 따르면, 1개의 메모리 셀에 3치이상의 치를 기억하는 다치 반도체 기억 장치에서, 1개의 메모리 셀내의 데이타를 복수의 페이지로 나눠서 기록함으로써, 기록이 고속화된다. 상기 실시 형태에서는 EEPROM에 관해서 설명하였지만, 본 발명은 다치 기억을 행하는 SRAM, DRAM, 마스크 ROM 등에 대해서도 유효이다.
제10 실시 형태를 이하에 도시한다.
도 48는 본 실시 형태에 관한 다치 반도체 기억 장치의 블럭도이다. 메모리 셀이 매트릭스형으로 배치되어 구성되는 메모리 셀 어레이(1)에 대해서, 메모리 셀을 선택하거나, 제어 게이트에 기록 전압 및 판독 전압을 인가하는 제어 게이트, 선택 게이트 구동 회로(21)가 설치된다. 제어게이트, 선택 게이트 구동회로(21)는 어드레스 버퍼(4)에 연결되어 어드레스 신호를 수신한다. 데이타 회로(6)는 기록 데이타를 유지하거나, 메모리 셀의 데이타를 판독하거나 하기 위한 회로이다. 데이타 회로(6)는 데이타 입출력 버퍼(5)에 연결되어 어드레스 버퍼(4)로부터의 어드레서 신호를 수신한다. 데이타 입출력 버퍼(5)는 칩 외부와의 데이타 입출력 제어를 행한다.
메모리 셀의 기록, 판독을 도시한 것이 도 49, 도 50이다. 적어도 1개의 메모리 셀을 포함하는 메모리 셀 유닛은 비트선을 통해 데이타 회로에 접속된다. 도면중, 워드선 WL1을 게이트 전극으로서 공유하는 메모리 셀은 MC1, MC2, MC3,...,, MC127, MC128이다.
[기록]
도 49는 기록 동작을 설명하는 도면이다. 우선, 어드레스 A0으로부터 A127까지 대응하는 1페이지째(상위 페이지)의 기록을 설명한다. A0의 데이타가 제1 데이타 회로에 래치되고, A1 데이타가 제2 데이타 회로에 래치된다. 마찬가지로, A126의 데이타가 제127 데이타 회로에, A127의 데이타가 제128 데이타 회로에 래치된다. 데이타 회로에 래치된 데이타에 따라서, 워드선 WL1을 공유하는 MC1, MC2, MC3,...,MC127, MC128에 상위 페이지의 기록이 행해진다.
다음에, 어드레스 B0으로부터 B127까지 대응하는 2페이지째(하위 페이지)의 기록을 설명한다. B0의 데이타가 제1 데이타 회로에 래치되고, B1 데이타가 제2 데이타 회로에 래치된다. 마찬가지로, B126의 데이타가 제127의 데이타 회로에, B127의 데이타가 제128 데이타 회로에 래치된다. 어드레스 B0 내지 B127의 하위 페이지의 기록 데이타를 제1 데이타 회로 내지 제128 데이타 회로에 래치하고 있는 동안에, 메모리 셀에 기록된 어드레스 A0 내지 A127의 상위 페이지의 데이타를 제1데이타 회로 내지 제128 데이타 회로에서 판독하여 보유한다. 데이타 회로에 래치한 A0 내지 A127의 상위 페이지의 데이타 및 B0 내지 B127의 하위 페이지의 기록 데이타에 따라서, 비트선 WL1을 공유하는 MC1, MC2, MC3,...,MC127, MC128에 하위 페이지의 기록이 행해진다.
[판독]
도 50은 판독 동작을 설명하는 도면이다. 우선, 어드레스 A0 내지 A127까지 대응하는 1페이지째(상위 페이지)의 판독을 설명한다. 메모리 셀 MC1로부터 A0의 데이타가 제1 데이타 회로에서 판독되고, 메모리 셀 MC2로부터 A1의 데이타가 제2 데이타 회로에서 판독된다. 마찬가지로, 메모리 셀 MC127로부터 A126의 데이타가 제127의 데이타 회로에서 메모리 셀 MC128로부터 A127의 데이타가 제128의 데이타 회로에서 판독된다. 이상과 같이, 워드선 WL1을 공유하는 MC1, MC2, MC3,...,MC127, MC128의 상위 페이지의 데이타가 데이타 회로에서 판독된다.
다음에 어드레스 B0 내지 B127까지 대응하는 2페이지째(하위 페이지)의 판독을 설명한다. 메모리 셀 MC1로부터 B0의 데이타가 제1 데이타 회로에서 판독되고, 메모리 셀 MC2로부터 B1의 데이타가 제2 데이타 회로에서 판독된다. 마찬가지로, 메모리 셀 MC127로부터 B126의 데이타가 제127 데이타 회로에서 메모리 셀 MC128로부터 B127의 데이타가 제128의 데이타 회로에서 판독된다. 이상과 같이, 워드선 WL1을 공유하는 MC1, MC2, MC3, MC127, MC128의 하위 페이지의 데이타가 데이타 회로에서 판독된다.
메모리 셀 유닛은 1개 또는 여러개의 메모리 셀, 및 0개 또는 1개 또는 여러개의 선택 MOS 트랜지스터로 구성되어 있다. 메모리 셀 유닛의 예를 도 51a 내지 제 51d 도에 도시한다. 도 51a는 소위 NAND형 EEPROM 또는 NAND형 마스크 ROM, 도 51b는 도 51a의 선택 MOS 트랜지스터 임계치가 다른 (E-type, I-type)경우이다. 도 51c는 선택 MOS 트랜지스터를 3개 설치한 경우의 NAND형 불휘발성 메모리의 일례, 제 51d 도는 선택 MOS 트랜지스터를 4개 설치한 경우의 NAND형 불휘발성 메모리의 일례이다(도면중 E-type 선xor MOS 트랜지스터 임계치는 +, D-type 선택 MOS 트랜지스터 임계치는 -이다). 또한, NAND셀의 구성은 도 1a 및 도 1b 및 도 2와, 메모리 셀 어레이의 구성은 도 3과 동일하다.
또한, 도 52a는 NOR형 EEPROM 또는 NOR형 마스크 ROM이다. 도 52b 및 도 52c는 NOR형 불휘발성 메모리에 선택 MOS 트랜지스터를 1개 또는 2개 설치한 경우의 일례이다. 도 52d는 소스 및 드레인을 여러개의 메모리 셀에서 공유하여, 메모리 셀이 병렬 접속된 것이다. 도 52e는 여러개의 메모리 셀을 병렬 접속한 것으로, 선택 MOS 트랜지스터를 1개 접속한 것(공지예 Onoda, H., et al., IEDN Tech. Dig. 1992, p. 599)이다. 도 52f는 여러개의 메모리셀을 병렬 접속한 것으로, 선택 MOS 트랜지스터를 2개 접속한 것(공지예 Kume H., et al., IEDM Tech. Dig, 1992, p991, Hisamune, Y., et al., IEDM Tech. Dig, 1992. p19)이다. 도 52g는 복수의 메모리 셀을 병렬로 접속한 별도의 예이다(공지예 Bergemont, A., et al., IEDM Tech Dig, 1993, p15).
4치 NAND 플래쉬 메모리를 예로 들어, 도면을 참조하여 제11 본 실시 형태를 설명한다.
다치 기억식 EEPROM의 구성은 제10 실시 형태의 도 48과 동일하기 때문에 도시 및 설명을 생략한다.
도 53는 도 48에 도시한 메모리 셀 어레이(1)와 데이타 회로(6)를 도시하고 있다. 메모리 셀 M1 내지 M4가 직렬로 접속되어 NAND형 셀을 구성하고 있다. 그 양끝은 선택 트랜지스터 S1, S2를 통해, 각각 비트선 BL, 소스선 Vs에 접속된다. 또한, 4개의 제어 게이트 CG1 내지 CG4에 연결되는 메모리 셀군으로 블럭을 형성한다. "페이지", "블럭"은 제어 게이트, 선택 게이트 구동 회로(2)에 의해서 선택된다. 각 비트선 BL0A 내지 BLmA에는 데이타 회로 (6-0 내지 6-M)이 접속되고, 대응하는 메모리 셀에의 기록 데이타를 일시적으로 기억하기도 한다. 이 실시 형태는 오픈, 비트선 배치이기 때문에 데이타 회로(6-0 내지 6-m)에는 비트선 BL0B-BLmB도 접속된다.
도 54는 메모리 셀 M에 4개의 기록 상태를 설치함으로써 4치 기억하는 경우으 메모리 셀 M 임계치 전압과 4개의 기록 상태(4레벨 데이타 "1","2","3","4")의 관계를 도시하고 있다. 데이타 "1"의 상태는 소거 후의 상태와 동일하고, 예를 들면 부임계치를 갖는다. "2" 상태는 예를 들면 0.5V 내지 0.8V 사이 임계치를 갖는다. "0" 상태는 예를 들면 1.5V 내지 1.8V 사이 임계치를 갖는다. "4" 상태는 예를 들면 2.5V 내지 2.8V 사이의 임계치를 갖는다.
메모리 셀 M의 제어 게이트 CG에 판독전압 VCG3R을 인가하고, 메모리 셀이 "ON"이나 "OFF"로 메모리 셀의 데이타가 「"1","2"중 어느 하나이든지 "3","4"중 어느 하나」를 검출할 수 있다. 계속해서, 판독 전압 Vcc4R, VCG2R를 인가하는 것으로 메모리 셀의 데이타가 완전히 검출된다. 판독 전압 VCG2R, VCG3R, VCG4R는 예를 들면 각각 0V, 1V, 2V가 된다. 전압 Vcc2V, VCG3V, VCG4V를 검증 전압이라 부르며, 데이타 기록시에는 이들 검증 전압을 제어 게이트에 인가하여 메모리 셀 M의 상태를 검출하고, 충분한 기록이 행해지는지의 여부를 체크한다. 예를 들면 각각 0.5V, 1.5V, 2.5V가 된다.
도 55는 데이타 회로를 도시하고 있다. 데이타 회로는 2개의 래치 회로(제1 래치 회로 및 제2 래치 회로)를 포함한다. 기록시에는 2비트의 기록 데이타는 이 2개의 래치 회로에 기록된다. 판독할 때에는 판독한 4치 데이타는 이 2개의 래치 회로에 기록되고, 그 후 IO1를 통해 칩 외부로 출력된다.
본 실시 형태에서는 1페이지는 256개의 메모리 셀로 구성된다. 즉, 동일한 제어 게이트, 선택 게이트에서 동시에 선택되는 메모리 셀의 수는 256개이다. 여기서, 512 비트의 2페이지분의 데이타를 기록하고, 그리고 판독하는 경우를 예로 들어 설명한다. 512 비트의 데이타는 상위 페이지와, 하위 페이지의 데이타로 구성된다. 상위 페이지의 데이타는 열 어드레스 A0, A1, A2,...A254, A255에 대응하고, 하위 페이지의 데이타는 열 어드레스 B0, B1, B2...,B254, B255에 대응한다.
[상위 페이지(A0, A1, A2...,A254, A255)의 기록]
우선, 선두 어드레스 A0의 기록 데이타는 제1 래치 회로(RT1-0)에 입력되어 보유된다. 계속해서, 어드레스 A1, A2,...,A254, A255의 기록 데이타는 제1 래치 회로(RT1-i,RT1-2.,,,.RT1-254, RT1-255)에 입력되어 보유된다. 그 후, 데이타 회로내의 제1 래치 회로에 보유된 1비트의 기록 데이타에 따라서 메모리 셀의 기록이 행해지고, "1"상태 또는 "2"상태가 된다. 만일, 데이타가 256비트에 만족하지 않은 경우에는 데이타 회로내의 제1 래치 회로에는 기록 데이타가 입력되지 않은 것이 있다. 이 경우에는 메모리 셀의 기록 상태가, 임계치 레벨이 낮은 "1" 상태가 되도록 제1 래치 회로에 기록 데이타를 설정하면 된다.
[하위 페이지(B0,B1,B2,...B254, B255)의 기록]
우선 선두 어드레스 B0의 기록 데이타는 제1 래치 회로(RT1-0)에 입력되어 보유된다. 계속해서, 어드레스 B1, B2,...,B254, B255의 기록 데이타는 제1 래치 회로(RT11, RT1-2.,,,.RT1-254, RT1-255)에 입력되어 보유된다. 외부로부터 입력된 기록 데이타를 제1 래치 회로에 로드하고 있는 동안에, 메모리 셀에 이미 기록되어 있는 어드레스 A0, A1, A2,...,A254, A255의 기록 데이타를 판독하고, 제2 래치 회로 (RT2-0, RT2-1.,,,.RT2-254, RT2-255)에 입력한다. 그 후, 데이타 회로내의 2개의 래치 회로에 보유된 2비트의 기록 데이타에 따라서 메모리 셀에 기록이 행해진다.
즉, "1" 또는 "2"를 보유하거나, 혹은 "1" 내지 "3" 또는 "2"로부터 "4"로의 기록이 행해진다. 만일, 데이타가 512비트에 만족하지 않은 경우에는 데이타 회로내의 래치 회로 중, 데이타가 입력되지 않은 것이 있다. 이 경우에는 메모리 셀의 기록 상태가, 임계치 레벨이 될 수 있는 한 낮은 "1"상태 또는 "2"상태 또는 "3"상태가 되도록 데이타가 입력되지 않은 래치 회로의 데이타를 설정하면 된다.
[판독]
판독 순서를 도 56a 및 도 56b에 도시한다. 우선, 판독하는 메모리 셀의 워드선에 "2"상태와 "3"상태 사이의 전압 Vp1을 인가한다. 메모리 셀이 도통 상태가 되면 메모리 셀이 "1" 또는 "2"상태이고, 메모리 셀이 비도통 상태가 되면 메모리 셀은"3" 또는 "4"상태이다. 이와같이 하여 열 어드레스 B0, B1, B2,...B254, B255에 상응하는 하위 페이지의 판독 데이타를 제 2 래치 회로에 보유한다. 하위 페이지(열 어드레스 B0, B1, B2,...B254, B255)를 판독하는 경우에는 여기서 데이타를 IO1를 통해서 칩 외부로 출력한다.
상위 페이지를 판독하는 경우에는 다시 판독을 속행한다. 선택 워드선에 Vp2를 인가하면, 메모리 셀이 "4" 상태인지, 혹은 "1" 또는 "2" 또는 "3"상태인지를 알 수 있다. 판독한 데이타는 제1 래치 회로에 보유된다.
마지막으로, 선택 워드선에 Vp3를 인가하면, 메모리 셀이 "1"상태인지, 혹은 "2" 또는 "3" 또는 "4"상태인지를 알 수 있다. 이에 따라, 메모리 셀에 기록된 열 어드레스 A0, A1, A2...,A254, A255에 상당하는 판독 데이타를 제1 래치 회로에 보유한다. 이후, 제1 래치 회로에 보유된 열 어드레스 A0, A1, A2...,A254, A255에 상당하는 데이타를 칩 외부로 출력한다.
이하에서는 보다 상세히 동작에 대해 설명하기로 한다. 다치 기억식 EEPROM의 구성은 도 48와 동일하다. NAND 셀의 구성은 예를 들면 도 1a 및 도 1b 및 도 2와, 메모리 셀 어레이의 구성은 도 3와 동일하다. 메모리 셀의 기록 상태와 임계치의 관계는 도 54와 동일하다. 도 57이 데이타 회로(6)의 구체예이다.
본 실시 형태는 4치 기억을 예로 구성되어 있다. n채널 MOS 트랜지스터, Qn21, Qn22, Qn23와 p채널 MOS 트랜지스터 Qp9, Qp10, Qp11로 구성되어 플립플롭 FF1와 n채널 MOS 트랜지스터 Qn29, Qn30, Qn31와 p채널 MOS 트랜지스터 Qp16, Qp17, QP18로 구성되는 FF2에서 기록/판독 데이타를 래치한다. 또한, 이들은 감지 증폭기로도 동작한다.
플립플롭 FF1, FF2는 「"1"기록을 할지, "2"기록을 할지, "3"기록을 할지, "4"기록을 할지」를 기록 데이타 정보로서 래치하고, 메모리 셀이 「"1"정보를 보유하고 있는지, "2"정보를 보유하고 있는지, "3"의 정보를 보유하고 있는지, "4"의 정보를 보유하고 있는지」를 기록 데이타 정보로서 감지하여 래치한다.
데이타 입출력선 IOA, IOB와 플립플롭 FF1은 n채널 MOS 트랜지스터 Qn26, Qn27를 통해 접속된다. 데이타 입출력선 IOA, IOB와 플립플롭 FF2는 n채널 MOS 트랜지스터 Qn35, Qn36을 통해 접속된다. 데이타 입출력선 IOA, IOB는 도 48중의 데이타 입출력 버퍼(5)에도 접속된다. 플립플롭 FF1에 보유된 판독 데이타는 CENB1이 활성화됨으로써, IOA 및 IOB로 출력된다. 플립플롭 FF2에 보유된 판독 데이타는 CENB2가 활성화됨으로써, IOA 및 IOB로 출력된다.
n채널 MOS 트랜지스터 Qn26, Qn34는 각각 플립플롭 FF1, FF2를 신호 ECH1, ECH2가 "H"로 되어 이퀄라이즈한다. n채널 MOS 트랜지스터 Qn24, Qn32는 플립플롭 FF1, FF2와 MOS 캐패시터 Qd1의 접속을 제어한다. n채널 MOS 트랜지스터 Qn25, Qn33는 플립플롭 FF1, FF2과 MOS 캐패시터 Qd2의 접속을 제어한다.
p채널 MOS 트랜지스터 Qp12C, Qp13C로 구성되는 회로는 활성화 신호 VRFYBAC에 의해서, 플립플롭 FF1의 데이타에 따라, MOS 캐패시터 Qd1의 게이트 전압을 변경한다. P채널 MOS 트랜지스터 Qp14C, Qp15C로 구성되는 회로는 활성화 신호 VRFYBBC에 의해서, 플립플롭 FF1의 데이타에 따라, MOS 캐패시터 Qd2의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn1C, Qn2C로 구성되는 회로는 활성화 신호 VRFYBA1C에 의해서, 플립플롭 FF2의 데이타에 따라, MOS 캐패시터 Qd1의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn3C, Qn4C로 구성되는 회로는 활성화 신호 VRFYBB1C에 의해서, 플립플롭 FF2의 데이타에 따라서, MOS 캐패시터 Qd2의 게이트 전압을 변경한다.
MOS 캐패시터 Qd1, Qd2는 공핍형 n채널 MOS 트랜지스터로 구성되고, 비트선 용량보다 충분히 작게 된다. n채널 MOS 트랜지스터 Qn37은 신호 PREA에 의해서 MOS 캐패시터 Qd1를 전압 VA로 충전한다. n채널 MOS 트랜지스터 Qn38은 신호 PREB에 의해서 MOS 캐패시터 Qd2를 전압 VB에 충전한다. n채널 MOS 트랜지스터 Qn39, Qn40은 신호 BLCA, BLCB에 의해서, 데이타 회로(6)와 비트선 BLa, BLb의 접속을 각각 제어한다. n채널 MOS 트랜지스터 Qn37, Qn38로 구성되는 회로는 비트선 전압 제어 회로를 겸한다.
다음에, 이와 같이 구성된 EEPROM의 동작을, 타이밍도에 따라서 설명한다. 이하에서는 제어 게이트 CG2A가 선택되는 경우를 도시한다.
[상위 페이지의 기록]
(1)상위 페이지의 프로그래밍
기록 동작전에, 입력된 데이타는 데이타 입출력 버퍼(5)를 거쳐서, 데이타 회로(6)로 입력된다. 1페이지의 크기가 256비트이고, 데이타 회로는 266개 있다고 하면, 입력한 상위 페이지의 256비트의 기록 데이타는 열 활성화 신호 CENB1가 "H"이고, IOA, IOB를 통해 플립플롭 FF1에 입력된다. 기록 데이타와 FF1의 노드 N3C, N4C의 관계가 도 58a 및 도 58b이다. 입력 데이타가 하이인 경우에는 "1"상태를 보유하고, 입력 데이타가 로우인 경우에는 "2"형태로 기록된다.
기록 동작은 도 59에 도시되어 있다. 시각 tls에서 VRFYBAC가 0V로 되고, 데이타 "1"이 보유되어 있는 데이타 회로로부터는 비트선 기록 제어 전압 Vcc가 비트선으로 출력된다. 그 후, 시각 t2s에서 RV1A가 Vcc 됨으로써, 데이타 "2"가 보유되어 있는 데이타 회로로부터는 0V가 비트선으로 출력된다. 그 결과 "1"기록하는 비트선은 Vcc "2" 기록하는 비트선은 0V로 된다.
시각 tls에서 제어 게이트, 선택 게이트 구동 회로(21)에 의해서, 선택된 블럭의 선택 게이트 SG1A, 제어게이트 CG1A 내지 CG4A가 Vcc로 된다. 선택 게이트 SG2A는 0V이다. 다음에, 시각t3s에서, 선택된 제거 게이트 CG2A가 고전압 Vpp(예를 들면 20V), 비선택 제거 게이트 CG1A, CG3A, CG4A가 VM(예를 들면 10V)으로 된다. 데이타 "2"가 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 0V의 채널 전위와 제어 게이트의 Vpp의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다. 데이타 "1"이 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 선택 게이트 SC1A가 "OFF"가 되기 때문에 메모리 셀의 채널은 부유로 된다.
그 결과, 메모리 셀의 채널은 제어 게이트와의 용량 결합에 의해, 8V정도가 된다. 데이타 "1"을 기록하는 메모리 셀에서는 채널이 8V, 제어 게이트가 20V이기 때문에, 메모리 셀로의 전자 주입은 행해지지 않고, 소거 상태("1")를 보유한다. 기록 동작중, 신호 SAN1, SAN2, PREB, BLCB는 "H"신호 SAP1, SAP2, VRFYBA1C, RV1B, RV2B, ECH1, ECH2는 "L",전압 VB는 0V이다.
(2) 상위 페이지의 검증 판독 기록 동작 후, 기록이 충분히 행해지는지를 검출한다(기록 검증). 만일, 원하는 임계치에 달하면, 데이타 회로의 데이타를 "1"로 변경한다. 만일, 원하는 임계치에 달하지 않으면, 데이타 회로의 데이타를 보유하여 재차 기록 동작을 행한다. 기록 동작과 기록 검증은 모든 "2"를 기록하는 메모리 셀이 원하는 임계치에 달할 때까지 반복된다.
도 57 및 도 60를 이용하여, 이 기록 검증 동작을 설명한다. 우선, 시각 tlyc에서, 전압VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"이 되고, 비트선 BLa 와 MOS 캐패시터 Qd1,비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유 상태로 된다. 신호 PREA, PREB가 "L"이 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다.
계속해서, 시각 t2yc에서, 제어 게이트, 선택 게이트 구동 회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 0.5V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 0.5V이하이면 비트선 전압은 1.5V 보다 낮아진다. 선택된 메모리 셀 임계치가 0.5V 이상이면, 비트선 전압은 1.8V인 채로 된다. 시각 t3yc에서, 신호 BLCA, BLCB가 "H"로 되고 비트선이 전위가 N1, N2로 전송된다. 그후, 신호 BLCA, BLCB가 "L"이 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
이후, 시각 t4yc에서 VRFYBAC가 "L"이 되면, "1"기록 데이타가 보유되어 있는 데이타 회로에서는 p채널 MOS 트랜지스터 Qp12C가 "ON"이고, 노드 N1은 Vcc로 된다. 그 결과 노드 N1은 "1"기록의 경우에는 Vcc로 된다. "2"기록의 경우에는 P채널 MOS 트랜지스터 QP12C가 "OFF"한다. 즉, "2"기록이 충분히 행해진 경우에는 N1은 Vcc로 되고 "2"기록이 불충분한 경우에는 N1은 0V로 된다. 그 후, 신호 SAN1,SAP1가 각각 "L","H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1가 "H"가 되어 이퀄라이즈된다.
이후, 신호 RV1A, RV1B가 "H"로 된다, 재차, 신호 SAN1, SAP1가 각각 "H","L"이 됨으로써 시각 t5yc에서 노드 N1의 전압이 감지되어 래치된다. 이것으로, "2"기록 데이타를 보유하고 있는 데이타 회로만이 대응하는 메모리 셀의 데이타가 충분히 "2"기록 상태가 되는지의 여부를 검출한다. 메모리 셀의 데이타가 "2"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "1"로 변경된다. 메모리 셀의 데이타가 "2"가 아니면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치하는 것으로 기록 데이타는 "2"에 보유된다. "1"기록데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
모든 선택된 메모리 셀이 원하는 임계치에 달하지 않으면, 데이타 회로의 노드 N4C가 "L"이 된다. 이것을 검출함으로써, 모든 선택된 메모리 셀이 원하는 임계치에 달하는지의 여부를 알 수 있다. 기록 종료의 검출은 예를 들면 도 57과 같이 기록 종료 일괄 검출 트랜지스터 Qn5c를 이용하면 된다. 검증 판독 후, 우선 VRTC를 예를 들면 Vcc로 프리차지 한다. 기록이 불충분한 메모리 셀이 1개라도 이으면, 그 데이타 회로의 노드 N4C는 "H"이기 때문에 n채널 MOS 트랜지스터 Qn5c는 "ON"하고, VRTC는 프리차지 전위로부터 저하한다. 모든 메모리 셀이 충분히 기록되면, 데이타 회로(6-0, 6-1,...,6-m-1, 6-m)의 노드 N4C가 전부 "L"이 된다.
그 결과, 모든 데이타 회로내의 n채널 MOS 트랜지스터 Qn5c가 "OFF"가 되기 때문에 VRTC는 프리차지 전위를 보유하고, 기록 종료가 검출된다.
[하위 페이지의 기록]
(1) 상위 데이타의 판독과 데이타 반전, 및 데이타 로드 하위 페이지를 기록 하는 것에 앞서서, 메모리 셀에는 상위 페이지의 데이타가 기록되고, 도 61a와 같이, "1"상태 또는 "2"상태로 되어 있다. 하위 페이지의 데이타를 외부로부터 IOA, IOB를 통해서 플립플롭 FF1에 입력함과 동시에, 메모리 셀에 기록된 상위 페이지의 데이타를 판독하여 플립플롭 FF2에 보유한다.
도 61a 내지 도 61c, 도 62를 이용하여 메모리 셀에 기록된 상위 페이지의 데이타의 판독을 설명한다.
우선 시각 t1yd에서, 전압VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"이 되고, 비트선 BLa 와 MOS 캐패시터 Qd1,비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유 된다. 신호 PREA, PREB가 "L"이 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다.
계속해서, 시각 t2yd에서, 제어 게이트, 선택 게이트 구동 회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 0V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 0V이하이면 비트선 전압은 1.5보다 낮아진다. 선택된 메모리 셀 임계치가 0V이상이면, 비트선 전압은 1.8V인 채로 된다. 시각 t3yd에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되고, 비트선 BLa와 MOS 캐패시터 Qd1,비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
그 후, 신호 SAN2, SAP2가 각각 "L","H"로 되어 플립플롭 FF2가 비활 성화 되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV2A, RV2B가 "H"로 된다. 재차, 신호 SAN2, SAP2가 각각 "H","L"이 됨으로써, 시각 t4yd에서 노드 N1의 전압이 감지되어 래치된다. 이 때의 플립플롭 FF2의 노드 N5C, N6C는 도 61b가된다.
이후에 판독한 데이타를 반전시킨다. 예를 들면 "1"를 판독한 경우, 도 61b와 같이 N5C는 "L"이지만, 데이타 반전 동작에 의해서 "H"로 된다.
시각 t5yd에서 신호 PREA, PREB가 "H"로 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 1.8V, 1.5V로 프리차지되고, 그 후, 부유상태로 된다. 계속해서 시각 t6yd에서 VRFYBA1C가 "H"로 되면, "2"기록 데이타가 보유되어 있는 데이타 회로에서는 n채널 MOS 트랜지스터 Qn2c가 "ON"이고 노드 N1은 0V로 된다. "1"기록의 경우에는 n채널 MOS 트랜지스터 Qn2C가 "OFF"하고, 노드 N1은 1.8V를 보유한다.
그 후, 신호 SAN2, SAP2가 각각 "L","H"로 되어 플립플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후 신호 RV2A, RV2B가 "H"가 된다. 재차, 신호 SAN2, SAP2가 각각 "H","L"이 됨으로써, 시각 t7yd에서 노드 N1의 전압이 감지되어 래치된다. 이상의 데이타 반전 동작의 결과, 플립플롭 FF2의 노드는 도 61c와 같다.
외부로부터 플립플롭 FF1에 입력된 하위 페이지의 기록 데이타는 도 63a 및 도 63b와 같다. 하위 페이지의 입력 데이타가 "H"이면 기록은 행해지지 않고, 메모리 셀은 "1" 또는 "2"상태를 보유한다. 한편, 하위 페이지의 입력 데이타가 "L"이면 기록이 행해지고, "1"상태의 메모리 셀은 "3"상태로, "2"상태의 메모리 셀은 "4"상태로 기록된다.
이상을 통합하면, 하위 페이지 기록시의 플립플롭의 노드 N3C, N4C, N5C, N6C의 데이타는 도 64a 및 도 64b와 같다.
(2) 하위 페이지의 프로그래밍
기록 동작을 도 65에 도시한다. 시각 tlp에서 전압 VA가 비트선 기록 제어 전압 1V로 되어 비트선 BLa가 1V로 된다. n채널 MOS 트랜지스터 Qn39 임계치분의 전압 강하분이 문제가 될 때는 신호 BLCA를 승압하면 된다. 계속해서, 신호 PREA가 "L"이 되어 비트선이 부유 상태로 된다. 다음에, 시각 t2p에서 신호 RV2A가 1.5V가 된다. 이것에 의해서, 데이타 "2" 또는 "4"가 보유되어 있는 데이타 회로로부터는 비트선 제어 전압 0V가 비트선에 인가된다.
n채널 MOS 트랜지스터 Qn32 임계치를 1V로 하면, "1" 또는 "3" 기록시에는 n채널 MOS 트랜지스터 Qn32는 "OFF", "2" 또는 "4"기록시에는 "ON"으로 된다. 그 후, 시각 t3p에 VRFYBAC가 0V로 되고, 데이타 "1" 또는 데이타 "2"가 보유되어 있는 데이타 회로로부터는 비트선 기록 제어 전압 Vcc가 비트선으로 출력된다.
그 결과, "1" 기록 또는 "2"기록하는 비트선은 Vcc, "3"기록하는 비트선은 1V, "4"기록하는 비트선은 0V로 된다.
시각 tlp에서 제어 게이트, 선택 게이트 구동 회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 SG1A, 제어 게이트 CG1A 내지 CG4A가 Vcc로 된다.선택 게이트 SG2A는 0V이다. 시각 t4p에서 선택된 제어 게이트 CG2A가 고전압 Vpp(예를 들면 20V), 비선택 제거 게이트 CG1A, CG3A, CG4A가 VM(예를 들면 10V)으로 된다. 데이타 "4"가 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 0V의 채널 전위와 제어 게이트의 Vpp의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다. 데이타 "3"이 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 1V의 채널 전위와 제어 게이트의 Vpp의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다.
"3"기록의 경우의 채널 전위를 1V로 하는 것은 전자의 주입량을 "4"데이타 기록의 경우보다도, 적게 하기 위해서이다. 데이타 "1" 또는 "2"가 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 채널 전위와 제어 게이트의 Vpp의 전위차가 작기 때문에 실효적으로는 부유 게이트에 전자는 주입되지 않는다. 따라서, 메모리 셀 임계치는 변동하지 않는다. 기록 동작중, 신호 SAN1, SAN2, PREB, BLCB는 "H", 신호 SAP1, SAP2, VRFYBA1C, RV1A, RV1B, RV2B, ECH1, ECH2는 "L", 전압 VB는 0V이다.
기록쪽은 임의성을 갖는다. 예를 들면 도 66와 같이 n채널 트랜지스터 Qn2c, Qn4C가 접속하는 노드를 도 57와 같이 접지 전위가 아니고, 고정 전위 Vref로 하고, 도 67와 같은 타이밍으로 동작시켜도 된다. 도 67에서는 비트선을 0V로 접지한 후에 부유로 하고. 그 후 VRFYBA1C를 Vcc로 함으로써, "1" 또는 "3"기록의 비트선을 1V로 한다. 그 후, VRFYBAC를 0V로 함으로써, "1" 또는 "2"기록의 비트선을 Vcc로 한다. 그 결과 "4"기록의 비트선은 0V, "3"기록의 비트선은 1V) "1" 또는 "2" 기록의 비트선은 Vcc로 된다.
(3) 하위 페이지의 검증 판독
기록 동작 후, 기록이 충분히 행해지는지를 검출한다 (기록 검증). 만일 원하는 임계치에 달하면, 플립플롭 FF1의 노드 N3C를 "H"로 변경한다. 그리고, 원하는 임계치에 달하지 않으면, 데이타 회로의 데이타를 보유하여 재차 기록 동작을 행한다. 기록 동작과 기록 검증은 모든 "3" 기록하는 메모리 셀 및 "4" 기록하는 메모리 셀이 원하는 임계치에 달할 때까지 반복된다.
도 57 및 도 68를 이용하여, 이 기록 검증 동작을 설명한다. 우선, "3"기록하는 메모리 셀이 소정의 임계치에 달하고 있는지를 검출한다.
우선 시각 tlyx에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"이 되고, 비트선 BLa 와 MOS 캐패시터 Qd1,비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유 상태로 된다. 신호 PREA, PREB가 "L"이 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다. 계속해서, 제어 게이트, 선택 게이트 구동 회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 1.5V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SC2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 1.5V이하이면, 비트선 전압은 1.5보다 낮아진다. 선택된 메모리 셀 임계치가 1.5V이상이면, 비트선 전압은 1.8V인 채로 된다.
시각 t2yx에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"이 되고, 비트선 BLa와 MOS 캐패시터 Qd1,비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후, 시각 t3yx에서 RV2A가 1.5V로 되고, "2"기록의 경우 및 "4"기록의 경우에는 노드 N1가 OV로 방전된다. 시각 t4yx에서 신호 VRFYBAC가 "L"로 되면, "1" 또는 "2"기록 데이타가 보유되어 있는 데이타 회로에서는 p채널 MOS 트랜지스터 Qp12C가 "ON"이고, 노드 N1은 Vcc로 된다. 그 결과, 노드 n1은 "1"기록 또는 "2"기록의 경우에는 Vcc, "4"기록의 경우에는 0V로 된다.
신호 SAN1, SAP1가 각각 "L","H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV1A, RV1B가 "H"로 된다. 재차, 신호 SAN1, SAP1가 각각 "H","L"이 돔으로써, 시각 t5yx에서 노드 N1의 전압이 감지되어 래치된다. 이것으로, "3"기록 데이타를 보유하고 있는 데이타 회로 만이 대응하는 메모리 셀의 데이타가 충분히 "3"기록 상태로 되는지의 여부를 검출한다. 메모리 셀의 데이타가 "3"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "1"로 변경된다. 메모리 셀의 데이타가 "3"이 아니면, 플립플롭 FF1에서 노드 N2의 전압을 감지하여 래치함으로써 기록 데이타는 "3"으로 보유된 이후 추가 기록이 행해진다. "1" 또는 "2" 또는 "4" 기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
다음에, 선택된 제어 게이트가 2.5V로 된다. 선택된 메모리 셀 임계치가 2.5V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀 임계치가 2.5V이상이면, 비트선 전압은 1.8V인 채로 된다. 시각 t6yx에서 PREA, PREBh〈Vcc가 되어 노드 N1, N2가 1.8V, 1,5V로 된 후, 부유상태로 된다. 이후 시각 t7yx에서 신호 BLCA, BLCB가 "H"가 되고, 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
시각 t8yx에서 신호 VRFYBAC가 "L"로 되면, "1" 또는 "2" 기록 데이타가 보유되어 있는 데이타 회로 및, "3" 기록이 충분히 행해졌기 때문에 "1"기록 데이타가 보유되어 있는 데이타 회로에서는 p채널 MOS 트랜지스터 Qp12가 "ON"이고, 노드 N1는 Vcc로 된다.
신호 SAN1, SAP1가 각각 "L","H"로 되어 플립플롭 FF1이 비활성화 되고, 신호 ECH1가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV1A, RV1B가 "H"로 된다. 재차, 신호 SAN1, SAP1이 각각 "H","L"이 됨으로써, 시각 t9yx에서 노드 N1의 전압이 감지되어 래치된다. 이것으로 "4"기록 데이타를 보유하고 있는 데이타 회로만이 기록하는 메모리 셀의 데이타가 충분히 "4"기록 상태로 되는지의 여부를 검출한다. 메모리 셀의 데이타가 "4"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "2"로 변경되고, 이후는 기록되지 않는다. 메모리 셀의 데이타가 "4"가 아니면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "4"로 보유된 이후 추가 기록이 행해진다. "1" 또는 "2" 또는 "3" 기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
모든 선택된 메모리 셀이 원하는 임계치에 달하면, 데이타 회로의 노드 N4C가 "L"이 된다. 이것을 검출함으로써, 모든 선택된 메모리 셀이 원하는 임계치에 달하는지의 여부를 알 수 있다. 기록 종료의 검출은 예를 들면 도 57과 같이 기록 종료 일괄 검출 트랜지스터 Qn5C를 이용하면 된다. 검증 판독 후, 우선 VRTC를 예를 들면 Vcc로 프리차지한다. 기록이 불충분한 메모리 셀이 1개라도 있으면, 그 데이타 회로의 노드 N4C는 "H"이기 때문에 n채널 MOS 트랜지스터 Qn5c는 "ON"하고, VRTC는 프리차지 전위로부터 저하한다. 모든 메모리 셀이 충분히 기록되면, 데이타 회로(6-0, 6-1,...,6-m-1, 6-m)의 노드 N4C가 전부 "L"로 된다. 그 결과, 모든 데이타 회로내의 n채널 MOS 트랜지스터 Qn5c가 "OFF"가 되기 때문에 VRTC는 프리차지 전위를 보유하고, 기록 종료가 검출된다.
[상위 페이지의 판독 동작]
상위 페이지의 판독에서는 「"1" 또는 "3"인지, 혹은 "2" 또는 "4"인지」가 판독된다.
도 69a, 도 69b에 따라서, 판독 동작을 설명한다. 우선 시각 t1RD에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 3La, BLb는 각각 1.8V,1.5V로 된다. 신호 BLCA, BLCB가, "L"이 되고 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유상태로 된다. 신호 PREA, PREB가 "L"이 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유상태로 된다. 계속해서, 제어 게이트, 선택 게이트 구동회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 1V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 1v이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀 임계치가 1V이상이면, 비트선 전압은 1.8V인 채로 된다.
이후, 시각 t2RD에서 신호 BLCA, BLCB가 "H"로 되어 비트선의 데이타가 MOS 캐패시터 Qd1, Qd2로 전송된다. 그 후, 재차, 신호 BLCA, BLCB가, "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN2, SAP2가 각각 "L", "H"가 되어 플립플롭 FF2가 비활성화되고, 신호 ECH2가 "H"가 되어 이퀄라이즈 된다. 이후, 신호 RV2A, RV2B가 "H"로 된다. 시각 t3RD에 재차, 신호 SAN2, SAP2가 각각 "H", "L"됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이것으로, 「메모리 셀의 데이타가 "1" 또는 "2"이나, 혹은 "3" 또는 "4"중 하나」가 플립플롭 FF2에 의해서 감지되고, 그 정보가 래치된다. 이때의 플립플롭 FF2의 노드 N5C, N6C는 도 70와 같다.
다음에, 선택된 제어 게이트가 2V로 된다. 선택된 메모리 셀 임계치가 2V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀 임계치의 2V이상이면, 비트선 전압은 1.8V인 채로 된다. 시각 t4RD에서 신호 PREA, PREB가 "H"로 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 각각 1.18V, 1.5V로 된다. 신호 PREA, PREB가 "L"로 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다.
이후 시각 t5RD에서 신호 BLCA, BLCB가 "H"로 된다, 재차, 신호 BLCA, BLCB가 "L"이로 되어 비트선 BLa와 MOS 캐패시터 Qd1 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN1, SAP1가 각각 "L"."H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV1A, RV1B가 "H"로 된다.시각 t6RD에서 재차, 신호 SAN1, SAP1가 각각 "H", "L"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다.
이것으로 「메모리 셀의 데이타가 "1" 또는 "2" 또는 "3"이나, 혹은 "4"중 하나」가 플립플롭 FF1에 의해서 감지되고, 그 정보가 래치된다. 이 때의 플립플롭 FF1, FF2의 노드 N3C, N5C의 전위는 도 71와 같다.
계속해서, 도 69b와 같이 판독이 행해진다. 우선 시각 t7RD에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb는 각각 1.8V,1.5V로 된다. 신호 BLCA, BLCB가, "L"로 되고 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유상태로 된다. 신호 PREA, PREB가 "L"로 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유상태로 된다. 계속해서, 제어 게이트, 선택 게이트 구동회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 0V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 0V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀 임계치가 0V이상이면, 비트선 전압은 1.8V인 체로 된다.
이후 시각 t6RD에서 신호 BLCA, BLCB가 "H"가 되어 비트선의 데이타가 MOS 캐패시터 Qd1, Qd2로 전송된다. 그 후, 재차, 신호 BLCA, BLCB가 "L"로 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 계속해서, 시각 t9RD에서 VRFYBA1C가 "H"로 된다. 이때, 플립플롭 FF2의 노드 N5C가 "H"인 것은 도 71로부터 알 수 있듯이, "3" 또는 "4"판독의 경우이다.
이 경우, 도 57의 n채널 MOS 트랜지스터 Qn2C가 "ON", "3" 또는 "4" 판독의노드 N1은 접지된다.
계속해서, 시각 t10RD에서 VRFYBAC가 "L"이 된다. 이 때 플립플롭 FF1의 노드 N3C가 "H",N4C가 "L"인 것은 도 71로부터 알 수 있듯이, "3"판독의 경우이다. 이 경우 도 57의 p채널 MOS 트랜지스터 Qp12c가 "ON"하고, "4판독의 노드 N1은 Vcc로 된다. 그 후, 신호 SAN1, SAP1이 각각 "L","H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈 된다. 이후, 신호 RA1A, RV1B가 "H"로 된다. 시각 t11RD에서 재차, 신호 SAN1, SAP1이 각각 "H","L"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이것으로, 노드 N3C, N4C의 전위가 플립플롭 FF1에 의해서 감지되고, 그 정보가 래치된다. 이 때의 플립플롭 FF1 및 플립플롭 FF2의 노드 N3C, N4C, N5C, N6C는 도 72와 같다.
상위 페이지의 데이타는 플립플롭 FF1의 노드 N3C, N4C (도 72 참조)에서 판독되고 있다. 즉, "1"상태, 및 "3"상태에서는 노드 N3C가 "L", N4C가 "H"로 되고, "2" 상태 및 "4" 상태에서는 노드 N3C가 "H", N4C가 "L"로 된다. 〈상위 페이지의 기록〉에서 기록된 바와 같이 상위 페이지의 데이타 「"1" 또는 "3"이나, 혹은 "2" 또는 "4"중 하나」를 기록하고 있지만, 이 기록 데이타가 플립플롭 FF1에서 정확하게 판독되고 있는 것을 알 수 있다. 플립플롭 FF1에 보유된 데이타는 CENB1이 활성화됨으로써 칩 외부로 출력된다.
[하위 페이지의 판독 동작]
하위 페이지의 판독에서는 「"1" 또는 "2" 나 혹은 "3"또는, "4"중 하나」가 판독된다.
도 69a에 따라서 판독 동작을 설명한다. 우선 시각 t1RD에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb는 각각 1.8V,1.5V로 된다. 신호 BLCA, BLCB가, "L"로 되고 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유상태로 된다. 신호 PREA, PREB가 "L"로 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유상태로 된다.
계속해서, 제어 게이트, 선택 게이트 구동회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 1V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 1V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀의 임계치가 1V이상이면, 비트선 전압은 1.8V인 체로 된다. 이후 시각 t2RD에서 신호 BLCA, BLCB가 "H"로 되어 비트선의 데이타가 MOS 캐패시터 Qd1, Qd2로 전송된다.
그 후, 재차, 신호 BLCA, BLCB가 "L"로 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN2, SAP2가 각각 "L"."H"로 되어 플립플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV2A, RV2B가 "H"로 된다. 시각 t3RD에 재차, 신호 SAN2, SAP2가 각각 "H","L"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이것으로 「메모리 셀의 데이타가 "1" 또는 "2" 이거나, 혹은 "3" 또는, "4"중 하나」가 플립플롭 FF2에 의해서 감지되고, 그 정보가 래치된다. 이 때의 플립플롭 FF2의 노드 N5C, N6C는 도 70와 같다.
하위 페이지의 데이타는 플립플롭 FF2의 노드 N5C, N6C (도 70 참조)에서 판독되고 있다. 즉, "1"상태, 및 "2"상태에서는 노드 N5C가 "L", N6C이 "H"로 되고, "3"상태 및 "4" 상태에서는 노드 N5C가 "H", N6C가 "L"로 된다. 〈하위 페이지의 기록〉에서 기록된 바와 같이 하위 페이지의 데이타는 「"1" 또는 "2"이거나, 혹은 "3" 또는 "4"중 하나」를 기록하고 있지만, 이 기록 데이타가 플립플롭 FF2에서 정확하게 판독되고 있는 것을 알 수 있다. 플립플롭 FF2에 보유된 데이타는 CENB2가 활성화됨으로써 칩 외부로 출력된다.
상기한 설명으로부터 알 수 있듯이, 하위 페이지의 판독은 상위 페이지의 판독의 시각 t3RD까지의 동작이다. 따라서, 예를 들면 하위 페이지에 이어서 상위 페이지를 판독하는 경우에는 우선 하위 페이지를 판독한 후에, 하위 페이지의 데이타를 칩 외부로 출력하고 있는 동안에, 계속해서, 상위 페이지의 데이타를 판독해도 된다. 즉, 시각 t3RD에 하위 페이지의 데이타가 플립플롭 FF2에서 래치되고, 칩 외부로 출력됨과 동시에, [상위 페이지의 판독]에서 기록한 도 69a 및 도 69b의 시각 t3RD이후의 동작을 행한다. 이에 따라, 외관성 상위 페이지의 판독을 고속으로 행할 수 있다.
제11 실시 형태에서는 하위 페이지의 기록에 앞서서, 상위 페이지의 판독 및, 데이타 반전 동작을 행하고 있다. 하위 페이지의 기록전의 데이타 반전 동작을 행하지 않더라도 하위 페이지의 기록을 행할 수 있다. 이하에서는 이 하위 페이지의 기록 방법에 관해서 설명한다. 본 실시 형태의 데이타 회로는 앞의 실시 형태와 같이, 도 57이다. 상위 페이지의 기록은 실시 형태 2와 동일하다.
(1) 하위 페이지 기록전의 상위 페이지의 판독
하위 페이지를 기록하는 것에 앞서서, 메모리 셀에는 상위 페이지의 데이타가 기록되고, 도 61a와 같이, "1"상태, 또는 "2"상태로 되어 있다. 하위 페이지의 데이타를 외부로부터 IOA, IOB를 통하여 플립플롭 FF1에 입력함과 동시에, 메모리 셀에 기록된 상위 페이지의 데이타를 판독하여 플립플롭 FF2에 보유한다. 상위 페이지의 판독 동작은 제11 실시 형태와 거의 동일하고, 도 62와 같다. 단, 데이타 반전은 행하지 않기 때문에, 시각 t4yd에서 감지한 시점에서 종료한다. 그 결과, 하위 페이지의 기록 데이타는 제 64 도가 아니고, 도 73a 및 도 73b와 같다. 데이타 반전 동작을 행하지 않기 때문에, 도 64a 및 도 64b와 비교하면, N5C 및 N6C의 논리가 역전되어 있다.
(2) 하위 페이지의 프로그래밍
기록 동작을 도 74에 도시한다. 시각 tlpq에서 전압 VA가 비트선 기록 제어 전압 1V로 되어 비트선 BLa가 1V로 된다. n채널 MOS 트랜지스터 Qn39의 임계치분의 전압강하분이 문제가 될 때는 신호 BLCA를 승압하면 된다. 계속해서, 신호 PREA가 "L"이 되어 비트선이 부유 상태로 된다. 다음에, 시각 t2pq에서 신호 VRFYBA1C가 Vcc로 된다. 이것에 의해서, 데이타 "2" 또는 "4"가 보유되어 있는 경우에는 n채널 MOS 트랜지스터 Qn2C가 "ON"하기 때문에, 비트선 제어 전압 OV가 비트선에 인가된다. 도 74와 같이 VRFYBA1C를 Vcc이상으로 해도 된다. 그 후, 시각 t3pq에서 VRFYBAC가 0V로 되고, 데이타 "1" 또는 데이타 "2"가 보유되어 있는 데이타 회로에서는 비트선 기록 제어 전압 Vcc가 비트선으로 출력된다.
그 결과, "1"을 기록 또는 "2"를 기록하는 비트선은 Vcc, "3"을 기록하는 비트선은 1V, "4" 기록하는 비트선은 0V로 된다.
시각 t1pq에서 제어 게이트, 선택 게이트 구동회로(21)에 의해서, 선택된 블럭의 선택 게이트 SG1A, 제어게이트 CG1A 내지 CG4A가 Vcc로 된다. 선택 게이트 SG2A는 0V이다. 다음에, 시각 t4pq에서 선택된 제어 게이트 CC2A가 고전압 Vpp(예를 들면 20V), 비선택 제어 게이트 CG1A, CG3A, CG4A가 VM(예를 들면 10V)으로 된다. 데이타 "4"가 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 0V의 채널 전위와 제어 게이트의 Vpp의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다. 데이타 "3"이 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 1V의 채널 전위와 제어 게이트의 Vpp의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다.
"3"기록의 경우의 채널 전위를 1V로 하고 있는 것은 전자의 주입량을 "4" 데이타 기록의 경우보다도, 적게 하기 때문이다. 데이타 "1" 또는 "2"가 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 채널 전위와 제어 게이트의 Vpp의 전위차가 작기 때문에, 실효적으로는 부유 게이트에 전자는 주입되지 않는다. 따라서, 메모리 셀의 임계치는 변동하지 않는다. 기록 동작 중, 신호 SAN1, SAN2, PREB, BLCB는 "H"신호 SAP1, SAP2, RV1A, RV1B, RV2B, ECH1, ECH2는 "L"전압 VB는 0V이다.
(3) 하위 페이지의 검증 판독
기록 동작 후, 기록이 충분히 행해지는지를 검출한다(기록 검증). 만일, 원하는 임계치에 달하면, 플립플롭 FF1의 노드 N3C를 "H"로 변경한다. 만일, 원하는 임계치에 달하지 않으면, 데이타 회로의 데이타를 보유하여 재차 기록동작을 행한다. 기록 동작과 기록 검증은 모든 "3"을 기록하는 메모리 셀 및 "4"를 기록하는 메모리 셀이 원하는 임계치에 달할 때까지 반복된다.
도 57 및 제 75 도를 이용하여, 이 기록 검증 동작을 설명한다.
우선, "3" 기록하는 메모리 셀이 소정의 임계치에 달하고 있는지를 검출한다.
시각 tlys에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb는 각각 1.8V,1.5V로 된다. 신호 BLCA, BLCB가, "L"로 되고 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유 된다. 신호 PREA, PREB가 "L"로 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유상태로 된다. 계속해서, 제어 게이트, 선택 게이트 구동회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 1.5V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 1.15V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리 셀 임계치가 1.5V이상이면, 비트선 전압은 1.8V인 채로 된다.
시각 t2ys에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"이 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후 시각 t3ys에서 VRFYBA1C가 Vcc로 되고, "2"기록의 경우 및 "4"기록의 경우에는 Qn2C가 "ON"하고 노드 N1이 0V로 방전된다. 시각 t4ys에서 신호 VRFYBAC가 "L"로 되면, "1" 또는 "2' 기록 데이타가 보유되어 있는 데이타 회로에서는 p채널 MOS 트랜지스터 Qp12C가 "ON"이고, 노드 N1은 "1" 기록 또는 "2"기록의 경우에는 Vcc, "4"기록의 경우에는 0V로 된다.
신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈 된다. 이후, 신호 RV1A, RV1B가 "H"가 된다. 다시 신호 SAN1, SAP1가 각각 "H", "L"이 됨으로써, 시각 t5ys에서 노드 N1의 전압이 감지되어 래치된다. 이로써, "3" 기록데이타를 보유하고 있는 데이타 회로만이 대응하는 메모리 셀의 데이타가 충분히 "3"기록 상태가 되었는지의 여부를 검출한다. 메모리 셀의 데이타가 "3"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "1"로 변경된다. 메모리 셀의 데이타가 "3"이 아니면, 플립플롭 FF1에서 노드 N2의 전압을 감지하여 래치함으로써 기록 데이타는 "3"으로 보유되고, 이후, 추가 기록이 행해진다. "1" 또는 "2" 또는 "4"기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
다음에, 선택된 제어 게이트가 2.5V로 된다. 선택된 메모리 셀 임계치치가 2.5V 이하이면, 비트선 전압은 1.5V보다 낮게 된다. 선택된 메모리 셀 임계치가 2.5V 이상이면, 비트선 전압은 1.8V인 채로 된다. 시각 t6ys에서 PREA, PREB가 Vcc로 되고 노드 N1, N2가 1.8V, 1.5V로 된 후, 부유 상태로 된다. 이후 시각 t7ys에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1, N2로 전송된다.
그 후, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 시각 t8ys에서 신호 VRFYBAC가 "L"로 되면, "1" 또는 "2"기록 데이타가 보유되어 있는 데이타 회로 및, "3" 기록이 충분히 행해졌기 때문에, "1"기록 데이타가 보유되어 있는 데이타 회로에서는 p채널 MOS 트랜지스터 Qp12c가 "ON"이고, 노드 N1은 Vcc로 된다.
신호 SAN1, SAP1가 각각 "L","H"로 되어 플립플롭 FF1가 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈 된다. 이후, 신호 RV1A, RV1B가 "H"가 된다. 다시, 신호 SAN1, SAP1이 각각 "H", "L"이 됨으로써, 시각 t9ys에서 노드 N1의 전압이 감지되어 래치된다. 이로써, "4" 기록 데이타를 보유하고 있는 데이타 회로만이 대응하는 메모리 셀의 데이타가 충분히 "4"기록 상태가 되었는지의 여부를 검출한다. 메모리 셀의 데이타가 "4"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "2"로 변경되고, 이후는 기록되지 않는다. 메모리 셀의 데이타가 "4"가 아니면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "4"로 보유되고, 이후, 추가 기록이 행해진다. "1" 또는 "2" 또는 "3"기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
모든 선택된 메모리 셀이 원하는 임계치에 도달하고 있으면, 데이타 회로의 노드 N4C가 "L"이 된다. 이것을 검출함으로써, 모든 선택된 메모리 셀이 원하는 임계치에 도달했는지의 여부를 알 수 있다. 기록 종료의 검출은 예를 들면 도 57과 같이 기록 종료 일괄 검출 트랜지스터 Qn5c를 이용하면 좋다. 검증 판독 후, 우선 VRTC를 예를 들면 Vcc로 프리차지한다. 기록이 불충분한 메모리 셀이 하나라도 있으면, 그 데이타 회로의 노드 N4C는 "H"이므로 n채널 MOS 트랜지스터 Qn5c는 "ON"하고 VRTC는 프리차지 전위로부터 저하한다. 모든 메모리 셀이 충분히 기록되면, 데이타 회로(6-0,6-1,...,6-m-1, 6-m)의 노드 N4C가 전부 "L"이 된다. 그 결과, 모든 데이타 회로 내의 n채널 MOS 트랜지스터 Qn5c가 "OFF"가 되므로 VRTC는 프리차지 전위를 보유하고, 기록 종료가 검출된다.
제11 및 제12 실시 형태에서는 도 47a 내지 도 47c와 같이, 소거 상태 "1"의 메모리 셀에 대하여 외부로부터 입력하는 기록 데이타를 기초로 기록을 행할 때, 상위 페이지의 기록 동작에서 기록되는 "2"상태의 임계치 분포보다도, 하위 페이지의 기록 동작에서 기록되는 "3"상태의 임계치 분포가 높은 임계치 레벨을 갖는다.
본 실시 형태에서도 도 44a 내지 도 44c와 같이, 상위 페이지의 기록 동작에서 기록되는 "2"상태의 임계치 분포가 반대로 하위 페이지의 기록 동작에서 기록되는 "3"상태의 임계치 분포보다도 높은 임계치 레벨을 갖는다.
본 실시 형태의 데이타 회로는 도 57이다. 이하에서는, 기록, 판독 동작에 관해서 설명한다.
[상위 페이지이 프로그래밍 및 검증 판독]
상위 페이지의 기록 동작은 제11 실시 형태와 거의 동일하다. 기록 데이타는 도 76a 및 도 76b이고, 기록의 타이밍은 도 59, 검증 판독의 동작 타이밍은 도 77이다. 제11 실시 형태와 다른 것은 검증 판독시의 선택한 제어 게이트 전압(도 77)이다. 본 실시 형태에서는 기록을 행하는 메모리 셀은 1.5V 내지 1.8V 사이의 임계치를 갖는 "2"상태로 기록을 행하므로, 선택 메모리 셀의 검증 전압(도 77 CG2A)은 1.5V이다. 그 결과, "2"기록을 행하는 메모리 셀은 임계치가 1.5V로 될 때까지 기록이 행해진다.
[하위 페이지의 기록]
(1) 상위 데이타의 판독과 데이타 반전, 및 데이타 로드 상위 데이타의 판독 및 데이타 반전도 제11 실시 형태(도 62)와 거의 마찬가지로 행해진다. 다만, 제11 실시 형태에서는 판독시의 선택한 제어 게이트 전압(도 62의 CG2A)은 0V이지만, 본 실시 형태에서는 "2"상태 및 "3"상태의 임계치 레벨이 다른 것에 기인하여, 0V가 아니라 1V이다.
(2) 프로그래밍
하위 페이지의 프로그래밍 데이타는 도 78a 및 도 78b이다. 입력 데이타가 "H"의 경우에는 "1" 또는 "2" 상태를 보유한다. 입력 데이타가 "L"의 경우에는 "1" 상태는 "3"상태로 기록되고, "2"상태는 "4"상태로 기록된다. 하위 페이지기록시의 데이타 회로의 노드를 도 79a 및 도 79b에서 통합한다.
기록 동작의 타이밍도가 도 80이다. 시각 tips에서 전압 VA가 비트선 기록 제어 전압 2V로 되어 비트선 BLa가 2V로 된다. n채널 MOS 트랜지스터 Qn39 임계치분의 전압 강하분이 문제가 될 때는 신호 BLCA를 승압하면 좋다. 계속해서, 신호 PREA가 "L"로 되어 비트선이 부유 상태로 된다. 다음에, 시각 t2ps에서 신호 RV2A가 1.5V로 된다. 이에 따라, 데이타 "2" 또는 "4"가 보유되어 있는 데이타 회로로부터는 비트선 제어 전압 0V가 비트선에 인가된다. n채널 MOS 트랜지스터 Qn32 임계치를 1V로 하면, "1" 또는 "3"기록시에는 n채널 MOS 트랜지스터 Qn32는 "OFF", "2" 또는 "4"기록시에는 "ON"이 된다. 그 후, 시각 t3ps에서 VRFYBAC가 0V로 되고, 데이타 "1"또는 데이타 "2"가 보유되어 있는 데이타 회로에서는 비트선 기록 제어 전압 Vcc가 비트선에 출력된다.
그 결과, "1"을 기록 또는 "2"를 기록하는 비트선은 Vcc, "3"을 기록하는 비트선은 2V, "4"를 기록하는 비트선은 0V로 된다.
시각 t4ps에서 제어 게이트, 선택 게이트 구동 회로(21)에 의해서, 선택된 블럭의 선택 게이트 SG1A, 제어게이트 CG1A, 내지 CG4A가 Vcc로 된다.
선택 게이트 SG2A는 0V이다. 다음에, 선택된 제어 게이트 CG2A가 고전압 VPP(예를 들면 20V), 비선택 제어 게이트 CG1A, CG3A, CG4A가 VM(예를 들면 10V)가 된다. 데이타 "4"가 보유되어 있는 데이타 회로에 대응하는 메모리 셀로서는 0V의 채널 전위와 제어 게이트의 Vpp의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다. 데이타 "3"이 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 2V의 채널 전위와 제어 게이트의 Vpp의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다.
"3"기록의 경우의 채널 전위를 2V로 하고 있는 것은 전자의 주입량을 "4" 데이타 기록의 경우보다도, 적게 하기 위해서이다. 데이타 "1" 또는 "2"가 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 채널 전위와 제어 게이트의 Vpp의 전위차가 작기 때문에, 실효적으로는 부유 게이트에 전자는 주입되지 않는다. 따라서, 메모리 셀 임계치는 변동하지 않는다. 기록 동작 중, 신호 SAN1, SAN2, PREB, BLC1B, "H", 신호 SAP1, SAP2, VRFYBA1C, RV1A, RV1B, RV2B, ECH1, ECH21은 "L", 전압 VB는 0V이다.
(3) 하위 페이지의 검증 판독
기록 동작 후, 기록이 충분히 행해졌는지를 검출한다(기록검증). 만일, 원하는 임계치에 도달하고 있으면, 플립플롭 FF1의 노드 N3C를 "H"로 변경한다. 만일, 원하는 임계치에 도달하지 않으면, 데이타 회로의 데이타를 보유하여 다시 기록동작을 행한다. 기록 동작과 기록 검증은 모든 "3" 기록하는 메모리 셀 및 "4" 기록하는 메모리 셀이 원하는 임계치에 도달할 때까지 반복된다.
도 57 및 도 81을 이용하여, 이 기록 검증 동작을 설명한다.
우선, "3"을 기록하는 메모리 셀이 소정의 임계치에 도달하고 있는지의 여부를 검출한다.
우선 시각 tlyy에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되어, 비트선 BLa, BLb는 각각 1.8V,1.5V로 된다. 신호 BLCA, BLCB가, "L"로 되어 비트선 BLa와 MOS 캐패시터 Qd1, 비트 L5선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유상태로 된다. 신호 PREA, PREB가 "L"되어, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유상태로 된다. 계속해서, 제어 게이트, 선택 게이트 구동회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 0.5V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 0.5V이하이면, 비트선 전압은 1.5V보다 낮게된다. 선택된 메모리 셀 임계치가 0.5V이상이면, 비트선 전압은 1.8V인 채로 된다.
시각 t2yy에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1,N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후 시각 t3yy에서 RV2A가 1.5V로 되고, "2"기록의 경우 및 "4"기록의 경우에는 노드 N1이 0V로 방전된다. 시각 4yy에서 신호 VRFYBAC가 "L"로 되면, "1" 또는 "2" 기록 데이타가 보유되어 있는 데이타 회로에서는 p채널 MOS 트랜지스터 Qn12C가 "ON"이고, 노드 N1은 Vcc로 된다. 그 결과 노드 N1은 "1" 기록 또는 "2" 기록의 경우에는 Vcc, "4"기록의 경우에는 0V로 된다.
신호 SAN1, SAP1이 각각 "L","H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈 된다. 이후, 신호 RV1A, RV1B가 "H"로 된다. 다시 신호 SAN1, SAP1이 각각 "H", "L"이 됨으로써, 시각 t5yy에서 노드 N1의 전압이 감지되어 래치된다. 이로써, "3" 기록데이타를 보유하고 있는 데이타 회로만이 대응하는 메모리 셀의 데이타가 충분히 "3"의기록 상태가 되었는지를 검출한다. 메모리 셀의 데이타가 "3"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "1"로 변경된다. 메모리 셀의 데이타가 "3"이 아니면, 플립플롭 FF1에서 노드 N2의 전압을 감지하여 래치함으로써 기록 데이타는 "3"으로 보유되고, 이후, 추가 기록이 행해진다. "1" 또는 "2" 또는 "4"기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
다음에, 선택된 제어 게이트가 2.5V로 된다. 선택된 메모리 셀 임계치가 2.5V 이하이면, 비트선 전압은 1.5V보다 낮게 된다. 선택된 메모리 셀 임계치가 2.5V 이상이면, 비트선 전압은 1.8V인 채로 된다. 시각 t6yy에서 PREA, PREB가 Vcc로 되고 노드 N1, N2가 1.8V, 1.5V로 된 후, 부유 상태로 된다. 이후 시각 t7yy에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb, MOS 캐패시터 Qd2는 분리된다. 시각 t8yy에서 신호 VRFYBAC가 "L"로 되면, "1" 또는 "2"기록 데이타가 보유되어 있는 데이타 회로 및, "3" 기록이 충분히 행해졌기 때문에, "1"기록 데이타가 보유되어 있는 데이타 회로에서는 p채널 MOS 트랜지스터 Qp12c가 "ON"이고, 노드 N1은 Vcc로 된다.
신호 SAN1, SAP1가 각각 "L","H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1가 "H"로 되어 이퀄라이즈 된다. 이후, 신호 RV1A, RV1B가 "H"로 된다. 다시 신호 SAN1, SAP1이 각각 "H", "L"이 됨으로써, 시각 t9yy에서 노드 N1의 전압이 감지되어 래치된다. 이로써, "4" 기록 데이타를 보유하고 있는 데이타 회로만이 대응하는 메모리 셀의 데이타가 충분히 "4"의기록 상태가 되었는지의 여부를 검출한다. 메모리 셀의 데이타가 "4"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "2"로 변경되고, 이후는 기록되지 않는다. 메모리 셀의 데이타가 "4"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "4"로 보유되고, 이후, 추가 기록이 행해진다. "1" 또는 "2" 또는 "3"기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
모든 선택된 메모리 셀이 원하는 임계치에 도달하고 있으면, 데이타 회로의 노드 N4C가 "L"이 된다. 이것을 검출함으로써, 모든 선택된 메모리 셀이 원하는 임계치에 도달했는지의 여부를 알 수 있다. 기록 종료의 검출은 예를 들면 도 57과 같이 기록 종료 일괄 검출 트랜지스터 Qn5c를 이용하면 좋다. 검증 판독 후, 우선 VRTC를 예를 들면 Vcc로 프리차지한다. 기록이 불충분한 메모리 셀이 하나라도 있으면, 그 데이타 회로의 노드 N4C는 "H"이므로 n채널 MOS 트랜지스터 Qn5c는 "ON"하고 VRTC는 프리차지 전위로부터 저하한다. 모든 메모리 셀이 충분히 기록되면, 데이타 회로(6-0, 6-1,...,6-m-1, 6-m)의 노드 N4C가 전부 "L"이 된다. 그 결과, 모든 데이타 회로 내의 n채널 MOS 트랜지스터 Qn5c가 "OFF"가 되기 때문에 VRTC는 프리차지 전위를 보유하고, 기록 종료가 검출된다.
[상위 페이지의 판독]
상위 페이지의 판독에서는 메모리 셀이「"1" 또는 "3"인지, 혹은 "2" 또는 "4"인지 」가 판독된다. 이 때문에는 선택한 제어 게이트에 1V를 인가하고, 전류가 흐르는지의 여부를 검출하면 좋다. 타이밍도는 도 69a이고, 도 69a의 시각 t3RD에서 플립플롭 FF2에 의해서 데이타를 래치한 후에, CENB2를 "H"로 함으로써, 상위 페이지의 기록 데이타가 외부로 출력된다. 이 때의 플립플롭 FF2의 데이타는 도 70이다.
[하위 페이지의 판독]
하위 페이지의 판독에서는 메모리 셀이 「"0" 또는 "2"인지 혹은 "1" 또는 "3"인지」가 판독된다. 타이밍도는 도 69a 및 도 69b이다. 판독한 결과의 플립플롭의 노드는 도 72이다. 하위 페이지의 데이타는 플립플롭(1)(노드 N3C, N4C)에 기억되어 있다. CENB1을 활성화함으로써, 하위 페이지의 데이타를 외부로 출력할 수 있다.
상기한 설명으로부터 알 수 있듯이, 상위 페이지의 판독은 하위페이지의 판독의 시각 t3RD까지의 동작이다. 따라서 예를 들면 상위 페이지에 이어 하위 페이지를 판독하는 경우에는 우선 상위 페이지를 판독한 후에, 상위 페이지의 데이타를 칩 외부로 출력하고 있는 동안, 계속해서, 하위 페이지의 데이타를 판독하여도 좋다. 즉, 시각 t3RD에서 상위 페이지의 데이타가 플립플롭 FF2에 래치되고, 칩 외부로 출력됨과 동시에, 〈하위 페이지의 판독〉에서 기록한 도 69a 및 도 69b의 시각 t3RD 이후의 동작을 행한다. 이에 따라, 외관상, 하위 페이지의 기록을 고속으로 행할 수 있다.
[하위 페이지의 다른 기록 방법]
상기 실시 형태에서는 하위 페이지의 기록시에, 상위 페이지의 데이타의 판독, 및 데이타 반전을 행하고 있다. 제12 실시 형태와 마찬가지로, 본 실시 형태에서도 상위 페이지의 데이타 반전 동작을 생략할 수 있다. 데이타 회로는 도 57이다. 상위 데이타 판독의 타이밍도는 도 62의 시각 t4yd까지 거의 동일하다. 도 62와 다른 것은 본 실시 형태에서는 "2" 상태가 1.5V 내지 1.8V 사이의 임계치를 갖으므로, CG2A를 0V가 아니라, 1V로 한다는 점이다. 프로그래밍 및 검증 판독의 동작 타이밍은 도 82, 도 83이다. 동작 내용은 제12 실시 형태와 거의 마찬가지이므로, 여기서는 상세한 설명은 생략한다.
본 실시 형태는 "1" 상태는 제1 임계치 레벨을 지니고, "2"상태는 제2 임계치 레벨을 지니고, "3" 상태는 제3 임계치 레벨을 지니고, "i"상태(i는 n이하의 자연수이고, n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하는 메모리 셀에서, 도 90a 내지 도 90e와 같이 메모리 셀이 "1" 상태, "2" 상태,...,"2k-1-1" 상태 또는 "2k-1" 상태(k는 2 이상의 자연수)를 보유하는 경우에, 메모리 셀의 외부로부터 입력하는 기록 데이타와 메모리 셀이 보유하는 데이타에 기초하여, 메모리 셀을 "1 상태, "2" 상태,...,"2k-1"상태 또는 "2k"상태로 하고, 메모리 셀이 "1" 상태, "2"상태,...,"2k...1"상태 또는 "2k" 상태를 보유하는 경우에, 메모리 셀의 외부로부터 입력하는 기록 데이타와 메모리 셀이 보유하는 데이타에 기초하여, 메모리 셀을 "1"상태, "2"상태,...,"2jk+1-1"상태 또는 "2k+1"상태로 하고, 메모리 셀이 "1"상태,"2"상태,...,"2m-1-1"상태 또는 "2m-1"상태(m은 n=2m을 만족하는 자연수)를 보유하는 경우에, 메모리 셀의 외부로부터 입력하는 기록 데이타와 메모리 셀이 보유하는 데이타에 기초하여, 메모리 셀을 "1"상태, "2"상태..., "2M-1" 상태 또는 "2N" 상태로 한다.
예를 들면 4치 메모리 셀의 경우에는 도 84a 및 도 84b와 같이 메모리 셀이 "1" 상태 또는 "2" 상태를 보유하는 경우에. 메모리 셀의 외부로부터 입력하는 기록 데이타와, 상기 메모리 셀이 보유하는 데이타에 기초하여, 메모리 셀을 "1"상태, "2"상태, "3"상태 또는 "4"상태로 한다.
또한 본 실시 형태는 도 84a 및 도 84b와 같이, 제1 기록 동작에서, 제1 논리 레벨이 입력되면 메모리 셀은 "1" 상태로 되고, 제2 논리 레벨이 입력되면 "2"상태로 되고, 그 후, 제1 기록 동작의 결과 "1" 상태인 메모리 셀은 제2 기록 동작에서, 제3 논리 레벨이 입력되면 "1"상태로 되고, 제4 논리 레벨이 입력되면 "3"상태로 되고, 제1 기록 동작의 결과 "2" 상태인 메모리 셀은 제2 기록 동작에서, 제3 논리 레벨이 입력되면 "2"상태로 되고, 제4 논리 레벨이 입력되면 "3" 상태로 되고, 제1 기록 동작의 결과 "2" 상태인 메모리 셀은 제2 기록 동작에서 제3 논리 레벨이 입력되면 "2" 상태로 되고, 제4 논리 레벨이 입력하면 "4"상태로 된다.
본 실시 형태는 "1"상태는 제1 임계치 레벨을 지니고, "2" 상태는 제2 임계치 레벨을 지니고, "3" 상태는 제3 임계치 레벨을 지니고, "i"상태(i는 n이하의 자연수이고,n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하는 메모리셀과, 메모리 셀의 기록 데이타를 보유하는 데이타 회로로부터 도 85와 같이 구성된다.
그리고, 메모리 셀이 "1"상태 또는 "2"상태를 보유하는 경우에, 데이타 회로가 메모리 셀의 외부로부터 입력하는 기록 데이타 및, 상기 메모리 셀로부터 판독된 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로, 메모리 셀을 "1" 상태 "2"상태, "3"상태 또는 "4"상태로 한다.
또한, 제1 기록 동작에서, 데이타 회로에서 보유되는 제1 기록 데이타에 따라 기록 데이타가 제1 논리 레벨의 경우에는 메모리 셀은 "1"상태로 되고, 기록 데이타가 제2 논리 레벨의 경우에는 "2"상태로 되고, 그 후, 데이타 회로가 메모리 셀의 외부로부터 입력하는 기록 데이타 및, 상기 메모리셀로부터 판독한 데이타를 보유한 후에, 메모리 셀이 "1"상태이고 또한 제2 기록 데이타가 제3 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "1"상태로 되고, 메모리 셀이 "1"상태이고 또한 기록 데이타가 제4 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "3"상태로 되고, 메모리 셀이 "2"상태이고 또한 제2 기록 데이타가 제3 논리레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "2"상태로 되고, 메모리 셀이 "2"상태이고 또한 제2 기록 데이타가 제4 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "4" 상태로 된다.
따라서, 4치 메모리 셀의 경우에는 예를 들면 도 84a 및 도 84b와 같은 임계치 분포이면 좋다. 기록은 도 84a 및 도 84b, 도 85와 같이 행하면 좋다. 데이타 회로는 예를 들면 제1 래치 회로 및 제2 래치 회로로 구성되면 좋다.
제1 기록 동작에서 제1 기록 데이타는 I/O선으로부터 제1 래치 회로로 입력되고, 데이타 회로에서 보유되는 제1 기록 데이타에 따라 기록 데이타가 제1 논리 레벨의 경우에는 메모리 셀은 "1"상태로 되고, 기록 데이타가 제2 논리 레벨의 경우에는 "2" 상태로 된다.
제2 기록 동작에서는 데이타 회로 내의 제1 래치 회로가 메모리 셀의 외부로 부터 입력하는 제2 기록 데이타를 래치하고, 제2 래치 회로가 상기 메모리 셀로부터 판독된 제1 기록 데이타를 보유한다. 그 후, 메모리 셀이 "1"상태이고 또한 제2 기록 데이타가 제3 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "1"상태로 되고, 메모리 셀이 "1"상태이고 또한 제2 기록 데이타가 제4 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "3"상태로 되고, 메모리 셀이 "2"상태이고 또한 제2 기록 데이타가 제3 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "2"상태로 되고, 메모리 셀이 "2"상태이고 또한 제2 기록 데이타가 제4 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "4" 상태로 된다.
본 실시 형태는 4치 메모리 셀에 한하지 않고, 예를 들면 8치 메모리 셀이어도 좋고, 16치 메모리 셀이나 2m치(m은 자연수) 메모리 셀이어도 상관 없다. 1메모리 셀에 기억된 정보는 2의 배수에 한하지 않고, 물론 3치라도 5치라도 6치라도 10치라도 280치라도 좋다.
8치 메모리 셀 임계치 분포와 기록 동작의 일례가 도 86a 내지 도 86c, 제 87 도이다. 데이타 회로는 예를 들면 제1 래치 회로, 제2 래치 회로 및 제3 래치 회로로 구성되면 좋다.
제1 기록 동작에서 제1 기록 데이타는 I/O 선으로부터 제1 래치 회로로 입력되고, 데이타 회로에서 보유되는 제1 기록 데이타에 따라 기록 데이타가 제1 논리 레벨의 경우에는 메모리 셀은 "1"상태로 되고, 기록 데이타가 제2 논리 레벨의 경우에는 "2"상태로 된다.
제2 기록 동작에서는 데이타 회로 내의 제1 래치 회로가 메모리 셀의 외부로 부터 입력하는 제2 기록 데이타를 래치하고, 제2 래치 회로가 상기 메모리 셀로부터 판독된 제1 기록 데이타를 보유한다. 그 후, 메모리 셀이 "1"상태이고 또한 제2 기록 데이타가 제3 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "1"상태로 되고, 메모리 셀이 "1"상태이고 또한 제2 기록 데이타가 제4 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "3"상태로 되고, 메모리 셀이 "2"상태이고 또한 제2 기록 데이타가 제3 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "2"상태로 되고, 메모리 셀이 "2"상태이고 또한 제2 기록 데이타가 제4 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "4"상태로 된다.
제3 기록 동작에서는 데이타 회로 내의 제1 래치 회로가 메모리 셀의 외부로 부터 입력하는 제3 기록 데이타를 래치하고, 제2, 제3 래치 회로가 상기 메모리 셀로부터 판독된 제1 기록 데이타 및 제2 기록 데이타를 보유한다. 그 후, 제3 기록 데이타로부터 제5 논리 레벨인 경우에는 메모리 셀은 "1" 또는 "2" 또는 "3" 또는 "4" 상태를 보유한다. 제3 기록 데이타가 제6 논리 레벨인 경우에는 "1"상태, "2"상태, "3"상태, "4"상태의 메모리 셀은 각각 "5"상태, "6"상태, "7"상태, "8"상태로 된다.
16치 메모리 셀 임계치 분포와 기록 동작의 일례가 도 88a 내지 도 88d, 도 89이다. 데이타 회로는 예를 들면 제1 래치 회로, 제2 래치 회로, 제3 래치 회로 및 제4 래치 회로로 구성되면 좋다.
제1 기록 동작에서 제1 기록 데이타는 I/O 선으로부터 제1 래치 회로로 입력하고, 데이타 회로에서 보유되는 제1 기록 데이타에 따라 기록 데이타가 제1 논리 레벨의 경우에는 메모리 셀은 "1"상태로 되고, 기록 데이타가 제2 논리 레벨의 경우에는 "2"상태로 된다.
제2 기록 동작에서는 데이타 회로 내의 제1 래치 회로가 메모리 셀의 외부로 부터 입력하는 제2 기록 데이타를 래치하고, 제2 래치 회로가 상기 메모리 셀로부터 판독된 제1 기록 데이타를 보유한다. 그 후, 메모리 셀이 "1"상태이고 또한 제2 기록 데이타가 제3 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "1"상태로 되고, 메모리 셀이 "1"상태이고 또한 제2 기록 데이타가 제4 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "3"상태로 되고, 메모리 셀이 "2"상태이고 또한 제2 기록 데이타가 제3 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "2"상태로 되고, 메모리 셀이 "2"상태이고 또한 제2 기록 데이타가 제4 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "4"상태로 된다.
제3 기록 동작에서는 데이타 회로 내의 제1 래치 회로가 메모리 셀의 외부로 부터 입력하는 제3 기록 데이타를 래치하고, 제2, 제3 래치 회로가 상기 메모리 셀로부터 판독된 제1 기록 데이타 및 제2 기록 데이타를 보유한다. 그 후, 제3 기록 데이타가 제5 논리 레벨인 경우에는 메모리 셀은 "1" 또는 "2" 또는 "3" 또는 "4" 상태를 보유한다. 제3 기록 데이타가 제6 논리 레벨인 경우에는 "1"상태, "2"상태, "3"상태, "4"상태의 메모리 셀은 각각 "5"상태, "6"상태, "7"상태, "8"상태로 된다.
제4 기록 동작에서는 데이타 회로 내의 제1 래치 회로가 메모리 셀의 외부로 부터 입력하는 제4 기록 데이타를 래치하고, 제2, 제3, 제4 래치 회로가 상기 메모리 셀로부터 판독된 제1 기록 데이타, 제2 기록 데이타, 및 제3 기록 데이타를 보유한다. 그 후, 제4 기록 데이타가 제7 논리 레벨인 경우에는 메모리 셀은 "1" 또는 "2" 또는 "3" 또는 "4" 또는 "5" 또는 "6" 또는 "7" 또는 "8"상태를 보유한다. 제4 기록 데이타가 제8 논리 레벨인 경우에는 "1"상태, "2"상태, "3"상태, "4"상태, "5"상태, "6"상태, "7"상태, "8"상태의 메모리 셀은 각각 "9"상태, "10"상태, "11"상태, "12"상태, "13"상태, "14"상태, "15"상태, "16"상태로 된다.
2m치(m은 자연수) 메모리 셀 임계치 분포와 기록 동작의 일례가 도 90a 내지 도 90e, 제 91 도이다. 데이타 회로는 예를 들면 제1 래치 회로, 제2 래치 회로, 제3 래치 회로, 제4 래치 회로,...,제m 래치 회로로 구성되면 좋다.
제1 기록 동작에서 제1 기록 데이타는 I/O 선으로부터 제1 래치 회로에 입력하고, 데이타 회로에서 보유되는 제1 기록 데이타에 따라 기록 데이타가 제1 논리 레벨의 경우에는 메모리 셀은 "1"상태로 되고, 기록 데이타가 제2 논리 레벨의 경우에는 "2"상태로 된다.
제2 기록 동작에서는 데이타 회로 내의 제1 래치 회로가 메모리 셀의 외부로 부터 입력하는 제2 기록 데이타를 래치하고, 제2 래치 회로가 상기 메모리 셀로부터 판독된 제1 기록 데이타를 보유한다. 그 후, 메모리 셀이 "1"상태이고 또한 제2 기록 데이타가 제3 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "1"상태로 되고, 메모리 셀이 "1"상태이고 또한 제2 기록 데이타가 제4 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "3"상태로 되고, 메모리 셀이 "2"상태이고 또한 제2 기록 데이타가 제3 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "2"상태로 되고, 메모리 셀이 "2"상태이고 또한 제2 기록 데이타가 제4 논리 레벨로 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "4"상태로 된다.
제3 기록 동작에서는 데이타 회로 내의 제1 래치 회로가 메모리 셀의 외부로 부터 입력하는 제3 기록 데이타를 래치하고, 제2, 제3 래치 회로가 상기 메모리 셀로부터 판독된 제1 기록 데이타 및 제2 데이타를 보유한다. 그 후, 제3 기록 데이타가 제5 논리 레벨인 경우에는 메모리 셀은 "1" 또는 "2" 또는 "3" 또는 "4" 상태를 보유한다. 제3 기록 데이타가 제6 논리 레벨인 경우에는 "1"상태, "2"상태, "3"상태, "4"상태의 메모리 셀은 각각 "5"상태, "6"상태, "7"상태, "8"상태로 된다.
제4 기록 동작에서는 데이타 회로 내의 제1 래치 회로가 메모리 셀의 외부로 부터 입력하는 제4 기록 데이타를 래치하고, 제2, 제3, 제4 래치 회로가 상기 메모리 셀로부터 판독된 제1 기록 데이타, 제2 기록 데이타, 및 제3 기록 데이타를 보유한다. 그 후, 제4 기록 데이타가 제7 논리 레벨인 경우에는 메모리 셀은 "1" 또는 "2" 또는 "3" 또는 "4" 또는 "5" 또는 "6" 또는 "7" 또는 "8"상태를 보유한다. 제4 기록 데이타가 제8 논리 레벨인 경우에는 "1"상태, "2"상태, "3"상태, "4"상태, "5"상태, "6"상태, "7"상태, "8"상태의 메모리 셀은 각각 "9"상태, "10"상태, "11"상태, "12"상태, "13"상태, "14"상태, "15"상태, "16"상태로 된다.
제m 기록 동작에서는 데이타 회로 내의 제1 래치 회로가 메모리 셀의 외부로부터 입력하는 제m 기록 데이타를 래치하고, 제2, 제3, 제4,...,제m 래치 회로가, 상기 메모리 셀로부터 판독된 제1 기록 데이타, 제2 기록 데이타, 제3 기록 데이타,...,제(m-1)의 기록 데이타를 보유한다. 그 후, 제m 기록 데이타가 제(2m-1)의 논리 레벨인 경우에는 메모리 셀은 "1" 또는 "2" 또는 "3"...또는 "2m-1-1" 또는 "2m-1"상태를 보유한다.
제m 기록 데이타가 제2m 논리 레벨인 경우에는 "1"상태, "2"상태, "3"상태,..."2m-1-1"상태, "2m-1"상태의 메모리 셀은 각각 "2m-1+1"상태, "2m-1+2"상태,...,"2m-1"상태, "2m"상태로 된다.
본 실시 형태는 "1"상태는 제1 임계치 레벨을 지니고, "2" 상태는 제2 임계치 레벨을 지니고, "3"상태는 제3 임계치 레벨을 지니고, "i"상태(i는 n이하의 자연수이고, n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하는 복수비트의 데이타의 기억이 가능한 메모리 셀에서, 제p(p는 1 이상의 자연수)의 기록동작에서 기록된 데이타 임계치 분포폭이 제p+1의 기록 동작에서 새롭게 기록된 데이타 임계치 분포폭 임계치 분포폭보다도 좁다.
4치 NAND 플래쉬 메모리를 예로 들어, 도면을 참조하여 본 실시 형태를 설명한다. 하나의 메모리 셀에는 상위 비트 및 하위 비트의 2개로 나눌 수 있는 복수비트의 데이타가 기억될 수 있다. 이 복수 비트의 데이타는 각각, 상위 비트의 데이타가 상위 페이지의 기록 동작, 하위 비트의 데이타가 하위 페이지의 기록 동작에서, 데이타 기록의 단위가 되는 페이지를 형성하는 메모리 셀 군에 기록된다.
기록 동작 순서를 도 92a 및 도 92b에 도시한다. 도 92a는 상위 페이지의 기록을 도시한 도면이다. 상위 페이지의 기록 데이타가 하이인 경우에는 메모리 셀은 소거 상태인 "1"상태를 보유하고, 로우인 경우에는 메모리 셀은 "2"상태로 기록된다. 또한 도 92b는 하위 페이지의 기록을 도시한 도면이다. 하위 페이지의 기록 데이타가 하이인 경우에는 "1"상태, "2"상태의 메모리 셀은 그 상태를 보유하고, 로우인 경우에는 "1"상태의 메모리 셀은 "3"상태로, "2"상태의 메모리 셀은 "4"상태로 기록된다. 이와 같이, 하나의 메모리 셀 내의 데이타를 복수의 페이지에 나누어 기록함으로써, 기록이 고속화된다.
도 92a 및 도 92b에 도시된 바와 같이, 하위 페이지의 기록에서는 "3"기록이 충분히 행해졌는지를 조사하는 "3"검증 판독, 및 "4"기록이 충분히 행해졌는지를 조사하는 "4"검증 판독을 행하는데 대해, 상위 페이지의 기록에서는 "2"기록이 충분히 행해졌는지를 조사하는 "2"검증 판독만을 행한다. 더구나 통상적으로는 "4"상태와 같이 임계치 레벨이 높은 데이타만큼, 검증 판독의 동작 자체가 길어지는 경향이 있다. 따라서, 이러한 기록 동작에서 메모리 셀의 트랜지스터 임계치를 시프트시키기 위해서, 기록 바이어스로서의 펄스를 워드선에 공급할 때에, 충분한 기록이 행해질 때까지 기록 바이어스를 단계적으로 크개 해 가는 증가폭(기록 전압의 스텝업 폭)을 상위 페이지 및 하위 페이지의 기록에서 같게 하면, 하위 페이지의 기록에 비해 상위 페이지의 기록을 고속으로 행할 수 있다.
그러나, 페이지 기록에 요하는 시간에서 통상적으로 정의되는 기록 시간은 결국은 상위 페이지 및 하위 페이지의 기록 중 긴 쪽의 시간으로 결정되고, 칩의 기록 시간의 사양은 기록 시간이 길어지는 하위 페이지의 기록 시간으로 설정된다. 이 때문에, 상위 페이지의 기록만이 고속으로 행해지더라도 이점은 적다. 본 실시 형태에서는 이러한 점을 고려하여 상위 페이지의 기록 시간이 하위 페이지의 기록 시간과 거의 동일한 정도가 되도록, 상위 페이지의 기록을 고정밀도로 천천히 행한다.
즉, 상위 페이지의 기록시의 기록 전압의 스텝업 폭을 △Vpp1, 하위 페이지의 기록시의 기록 전압의 스텝업 폭을 △Vpp2로 할 때, △Vpp1〈△Vpp2의 관계를 만족시킨다. 이와 같이 상위 페이지의 기록을 고정밀도로 행함으로써, "2"상태의 메모리 셀 임계치 분포폭이 좁아져서 메모리 셀의 신뢰성이 향상된다. 이하, △Vpp1=△Vpp2로 설정한 경우와 비교하면서, 본 실시 형태를 보다 상세히 설명한다.
도 93는 기록 전압의 스텝업폭이 상위 페이지 및 하위 페이지에서 같고(△Vpp1=△Vpp2), 상위 페이지의 기록 동작에서 기록된 데이타 "2" 임계치 분포폭이, 하위 페이지의 기록 동작에서 새롭게 기록된 데이타 "3","4" 임계치 분포폭과 같은 경우에 관해서, 메모리 셀 임계치 분포를 도시한 도면이다. 또 도면 중의 VCG2V, VCG3V, VCG4V는 각각 메모리 셀에 데이타 "2","3","4"가 충분히 기록되었는지의 여부를 체크할 때의 검증 전압에 상당한다. 또한 도 94에, 여기서의 기록에 있어서 메모리 셀에 공급되는 펄스의 파형을 도시한다. 도 93에 도시된 바와 같이, "2"상태, "3"상태, "4"상태의 다임계치 분포폭이 전부 0.8V 일때, 상위 페이지의 기록 전압은 도 94에 도시된 바와 같이, 예를 들면 초기치의 15V로부터 0.8V씩 크게 한다. 또한 하위 페이지의 기록 저압은 상위 페이지의 기록 전압의 초기치에 "2"기록에 대한 검증 전압과 "4" 기록에 대한 검증 전압과의 전압차를 가산한 17.8V를 초기치로 하고, 17.8V로부터 역시 0.8V씩 크게 해 간다. 또한, 이때 "4"를 기록하는 메모리 셀의 채널 및 비트선은 0V로 하고, "3"을 기록하는 메모리 셀의 채널 및 비트선을 "3"기록에 대한 검증 전압과 "4"기록에 대한 검증 전압과의 전압차에 상당하는 1.4V로 설정함으로써, 하위 페이지의 기록 동작시 "3"상태와 "4"상태를 거의 동시에 기록할 수 있다.
이에 대하여, 본 실시 형태에서의 메모리 셀 임계치 분포를 도 95a 내지 도 95e에 도시하고, 기록에 있어서 메모리 셀에 공급하는 펄스의 파형을 도 96a 내지 도 96d, 도 97a 및 도 97b에 도시한다. 우선 도 95a 임계치 분포를 얻기 위해서는 도 96a 및 도 96b에 도시된 바와 같은 펄스를 기록 전압이라고 하면 좋다. 상위 페이지의 기록 전압으로서, 초기치 15v로부터 0.3V씩 커지는 펄스를 공급함으로써, "2"상태의 임계치 분포폭을 0.3V로 좁힐 수 있다. 또, 이와 같이 기록 전압의 스텝업 폭을 작게 하면 고정밀도로 기록이 행해지는 반면, 기록 시간은 장시간화한다. 따라서 기록 전압의 스텝업폭의 크기는 검증 판독에 요하는 시간도 포함한 기록 시간이 상위 페이지의 기록과 하위 페이지의 기록에서 거의 동일 정도가 되도록 설정하는 것이 바람직하다.
한편 하위 페이지의 기록 전압은 도 96b에 도시된 바와 같이 초기치 17.3V로부터 0.8V씩 크게 해 간다. 즉 하위 페이지의 기록 전압의 초기치는 상위 페이지의 기록 전압의 초기치에 "2"기록에 대한 검증 전압과 "4"기록에 대한 검증 전압과의 전압차를 덧셈한 17.3V로 설정하고, 기록 전압의 스텝업 폭은 도 93의 임계치 분포를 얻는 경우와 마찬가지로, 0.8V로 한다. 또한 이때 "4"를 기록하는 메모리 셀의 채널 및 비트선은 0V로 하고, "3"을 기록하는 메모리 셀의 채널 및 비트선을 "3" 기록에 대한 검증 전압과 "4"기록에 대한 검증 전압과의 전압차에 상당하는 1.4V로 설정함으로써, 하위 페이지의 기록 동작시 "3"상태와 "4"상태를 거의 동시에 기록할 수 있다. 여기서는 도 95a에 도시된 바와 같이 "2"상태의 임계치 분포폭을 0.3V로 좁힘으로써, 가장 임계치 레벨이 높은 "4"상태의 임계치 분포가 도 93에 비해 약 0.5V 저하한다. 이 결과, 메모리 셀에서 부유 게이트 중의 축적 전하의 기판으로의 누설이 억제되고, 나아가서는 메모리 셀의 데이타 보유 시간을 2, 3배 정도 길게 하여 그 신뢰성을 향상시킬 수 있다.
또, 이렇게 해서 상위 페이지의 기록이 고정밀도로 행해지면 상위 페이지의 기록 속도는 반면 저하한다. 그러나, 하위 페이지의 기록의 쪽에 장시간을 요하는 이상, 칩의 기록 속도의 사양은 하위 페이지의 기록 속도로 결정되므로, 상위 페이지의 기록 속도가 하위 페이지의 기록 속도보다도 느리게 되지 않는 한, 칩의 기록 속도의 사양은 느리게 되지 않는다.
또한, 본 실시 형태에서, 메모리 셀 임계치 분포는 이상으로 한정되는 것이 아니라 임의성을 갖는다. 예를 들면, 도 95b에 도시된 바와 같은 임계치 분포만으로도 좋다. 즉 이 경우도, 상위 페이지의 기록을 고정밀도로 행함으로써 "2"상태의 임계치 분포폭을 0.3V로 좁힌다. 다만 여기서는 "3"상태의 임계치 분포와 "4"상태의 임계치 분포의 사이의 전압차 및, "2" 상태의 임계치 분포와 "3"상태의 임계치 분포의 사이의 전압차가 어느 것이나, 도 93나 도 95a에 비해 크게 설정되어 있다.
구체적으로 도 93나 도 95a에서는 이러한 임계치 분포의 사이의 전압차가 0.6V이고, 메모리 셀에서의 데이타 "3" 또는 "4" 보유시, 부유 게이트 중의 축적 전하의 누설에 기인하는 임계치의 저하가 0.6V를 넘으면, 메모리 셀이 "2" 상태 혹은 "3"상태가 되어 데이타의 파괴가 발생할 가능성이 있다. 한편, 도 95b에서의 임계치 분포의 사이의 전압차는 0.8V이므로, 마찬가지의 임계치 저하가 0.8V를 넘지 않으면 데이타는 파괴되지 않고, 결과로서 메모리 셀의 수명이 개선되고 신뢰성이 향상한다.
제 95b 임계치 분포를 얻기 위해서는 도 96a 및 도 96c에 도시된 바와 같은 펄스를 기록 전압으로 하면 좋다. 상위 페이지의 기록 전압으로서, 초기치 15V로부터 0.3V씩 커지는 펄스를 공급함으로써, "2"상태의 임계치 분포폭을 0.3V로 좁힐 수 있다. 또, 이와 같이 기록 전압의 스텝업 폭을 작게 하면 고정밀도로 기록이 행해지는 반면, 기록 시간은 장시간화된다. 따라서 기록 전압의 스텝업폭의 크기는 검증 판독에 요하는 시간도 포함한 기록 시간이 상위 페이지의 기록과 하위 페이지의 기록에서 거의 동일 정도가 되도록 설정하는 것이 바람직하다.
한편 하위 페이지의 기록 전압은 도 96c에 도시되는 바와 같이 초기치 17.7V로부터 0.8V씩 크게 해 간다. 즉 하위 페이지의 기록 전압의 초기치는 상위페이지의 기록 전압의 초기치에 "2" 기록에 대한 검증 전압과 "4"기록에 대한 검증 전압과의 전압차를 가산한 17.7V로 설정하고, 기록 전압의 스텝업 폭은 도 93 임계치 분포를 얻는 경우와 마찬가지로 0.8V로 한다. 또한 이때 "4"를 기록하는 메모리 셀의 채널 및 비트선은 0V로 하고, "3"기록하는 메모리 셀의 채널 및 비트선을 "3"기록에 대한 검증 전압과 "4"기록에 대한 검증 전압과의 전압차에 상당하는 1.6V로 설정함으로써, 하위 페이지의 기록 동작시 "3"상태와, "4"상태를 거의 동시에 기록할 수 있다. 또한, 메모리 셀 임계치 분포의 다른 예를 도 95c에 도시한다. 도 95a 및 도 95b에서는 "3"상태의 임계치 분포와 "4"상태의 임계치 분포의 사이의 전압차 및 "2"상태의 임계치 분포와 "3"상태의 임계치 분포의 사이의 전압차가 동일하게 설정되어 있지만, 여기서는 "3"상태의 임계치 분포와 "4"상태의 임계치 분포의 사이의 전압차를, "2"상태의 임계치 분포와 "3"상태의 임계치 분포의 사이의 전압차보다 크게 하고 있다. 즉, 임계치 레벨이 높을수록 부유 게이트 중의 축적 전하가 누설되어 임계치가 저하하기 쉬운 것을 고려하여, "2"상태의 임계치분포와 "3"상태의 임계치 분포의 사이의 전압차가 0.7V인데 대해, "3" 상태의 임계치 분포와 "4" 상태의 임계치 분포의 사이의 전압차는 1V로 되어 있다.
도 95c 임계치 분포를 얻기 위해서는 도 96a 및 도 96d에 도시된 바와 같은 펄스를 기록 전압으로 하면 좋다. 상위 페이지의 기록 전압으로서는 도 95a 및 도 95b의 경우와 마찬가지로 초기치 15V로부터 0.3V씩 커지는 펄스를 공급한다. 한편 하위 페이지의 기록 전압은 도 96d에 도시된 바와 같이 초기치 17.8V로부터 0.8V씩 크게 해 간다. 즉 하위 페이지의 기록 전압의 초기치는 상위 페이지의 기록 전압의 초기치에 "2"기록에 대한 검증 전압과 "4"기록에 대한 검증 전압과의 전압차를 가산한 17.8V로 설정하고, 기록 전압의 스텝업 폭은 도 93의 임계치 분포를 얻는 경우와 마찬가지로 0.8V로 한다. 또한 이때 "4"를 기록하는 메모리 셀의 채널 및 비트선은 0V로 하고, "3"기록하는 메모리 셀의 채널 및 비트선을 "3" 기록에 대한 검증 전압과 "4"기록에 대한 검증 전압과의 전압차에 상당하는 1.8V로 설정함으로써, 하위 페이지의 기록 동작시 "3"상태와 "4"상태를 거의 동시에 기록할 수 있다.
또한 본 실시 형태의 메모리 셀은 도 95d 또는 도 95e에 도시된 바와 같은 임계치 분포를 갖고 있어도 좋다. 여기서는 4치 데이타 "1","2","3","4" 임계치 레벨의 대소 관계가 도 95a 내지 도 95c와는 다르다. 즉, 제13 실시 형태의 경우와 마찬가지로, 소거 상태 "1"의 메모리 셀에 대하여 외부로부터 입력하는 기록 데이타를 기초로 기록을 행할 때, 상위 페이지의 기록 동작에서 기록되는 "2"상태의 임계치 분포가, 하위 페이지의 기록 동작에서 기록되는 "3"상태의 임계치 분포보다도 높은 임계치 레벨을 갖는다.
이들에 관해서도, 상위 페이지의 기록을 고정밀도로 행함으로써, "2"상태의 임계치 분포폭이 0.3v로 좁혀지고, 가장 임계치 레벨이 높은 "4"상태의 임계치 분포를 저하시키는 것이 가능해진다. 또한 도 95d에서는 도 95c와 마찬가지로 임계치 레벨이 높은 2개의 데이타에 관하여 임계치 분포의 사이의 전압차를 크게 하는 관점으로부터, "3" 상태의 임계치 분포와 "2"상태의 임계치 분포의 사이의 전압차가 0.6V, "2"상태의 임계치 분포와 "4"상태의 임계치 분포의 사이의 전압차가 1V로 설정되어 있다.
도 95d 임계치 분포를 얻기 위해서는 도 97a 및 도 97b에 도시된 바와 같은 펄스를 기록전압으로 하면 좋다. 상위 페이지의 기록 전압으로서는 도 97a에 도시되는 초기치 16.4V로부터 0.3V씩 커지는 펄스를 공급한다. 한편 하위 페이지의 기록 전압은 도 97b에 도시된 바와 같이 초기치 17.7V로부터 0.8V씩 크게 해 간다. 즉 하위 페이지의 기록 전압의 초기치는 상위 페이지의 기록 전압의 초기치에 "2"기록에 대한 검증 전압과 "4"기록에 대한 검증 전압과의 전압차를 가산한 17.7V로 설정하고, 기록 전압의 스텝업 폭은 도 93 임계치 분포를 얻는 경우와 마찬가지로, 0.8V로 한다. 또한 이때 "4"기록하는 메모리 셀의 채널 및 비트선은 0V로 하고, "3"기록하는 메모리 셀의 채널 및 비트선을 "3"기록에 대한 검증 전압과 "4"기록에 대한 검증전압과의 전압차에 상당하는 2.7V로 설정함으로써, 하위 페이지의 기록 동작시 "3"상태와 "4"상태를 거의 동시에 기록할 수 있다.
도 95e에서는 "3"상태의 임계치 분포와 "2"상태의 임계치 분포 사이의 전압차 및, "2"상태의 임계치 분포와 "4"상태의 임계치 분포의 사이의 전압차가, 어느 것이나 0.6V로 설정되어 있다. 기록에 있어서는 하위 페이지의 기록 전압의 초기치를 17.3V 하위 페이지의 기록 동작시 "3" 기록하는 메모리 셀의 채널 및 비트선을 2.3V로 하는 이외에도 도 95d의 경우와 동일하게 하면, 이러한 임계치 분포를 얻을 수 있다.
또 이상은 4치 셀로의 제1 기록 동작 및 제2 기록 동작을 예로 들어 본 실시 형태를 설명하였지만, 본 실시 형태는 이것에만 한정되는 것은 아니다.
즉, 요점은 복수 비트의 데이타의 기억이 가능한 메모리 셀에 관해서, 기록 전압의 스텝업 폭을 전단의 기록 동작에서 후단의 기록 동작과 비교하여 작게 설정하고, 전단의 기록 동작에서 기록되는 데이타의 임계치 분포폭을, 후단의 기록 동작에서 새롭게 기록되는 데이타의 임계치 분포폭보다도 좁게 하면 좋다.
예를 들면, 제14 실시 형태에서의 2m치(m은 자연수) 메모리 셀에 대하여, 본 실시 형태를 적용하여도 상관 없다. 즉, "1"상태는 제1 임계치 레벨을 지니고, "2"상태는 제2 임계치 레벨을 지니고, "3"상태는 제3 임계치 레벨을 지니고, "i"상태(i는 n이하의 자연수이고, n은 4이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하는 메모리 셀에 관해서, 메모리 셀이 "1"상태의 임계치 레벨인 경우에, 메모리 셀의 외부로부터 입력하는 기록 데이타에 기초하여 제1 기록이 행해지고, 상기 메모리 셀이 "1"상태, "2"상태 중 어느 하나가 임계치 레벨이 되고, 메모리 셀이 "1"상태, "2"상태,...,"2k-1-1"상태, "2k-1-1상태(k는 2이상의 자연수)중 어느 하나가 임계치 레벨인 경우에, 메모리 셀의 외부로부터 입력하는 기록 데이타와 메모리 셀의 임계치 레벨에 기초하여 제k의 기록이 행해져서, 상기 메모리 셀이 "1"상태, "2"상태,...,"2k-1"상태, "2k상태" 중 어느 하나가 임계치 레벨이 되고, 메모리 셀이 "1"상태, "2"상태,...,"2k-1"상태, "2k상태" 중 어느 하나가 임계치 레벨인 경우에, 메모리 셀의 외부로부터 입력하는 기록 데이타와 메모리 셀 임계치 레벨에 기초하여 제 k+1의 기록이 행해져서, 상기 메모리 셀이 "1"상태, "2"상태,...,"2k+1-1"상태, "2k+1상태" 중 어느 하나가 임계치 레벨이 되고, 메모리 셀이 "1"상태, "2"상태,...,"2m-1-1"상태, "2m-1" 상태(m은 n=2m을 만족하는 자연수) 중 어느 하나가 임계치 레벨인 경우에, 메모리 셀의 외부로부터 입력하는 기록 데이타와 메모리 셀 임계치 레벨에 기초하여 제m 기록이 행해져서, 상기 메모리 셀이 "1"상태, "2"상태,...,"2m-1-1"상태, "2m-1" 상태 중 어느 하나가 임계치 레벨이 있는 경우에, 본 실시 형태를 적용하는 것이 가능하다. 도 98a 내지 도 98e에, 이때의 메모리 셀의 임계치 분포를 도시한다.
한편, "1"상태는 제1 임계치 레벨을 지니고, "2"상태는 제2 임계치 레벨을 지니고, "3"상태는 제3 임계치 레벨을 지니고, "i"상태(i는 n이하의 자연수이고, n은 3이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하는 메모리 셀에 관해서, 메모리 셀이 "1"상태의 임계치 레벨인 경우에, 메모리 셀의 외부로부터 입력하는 기록 데이타에 기초하여 "제1 기록이 행해지고, 상기 메모리 셀이 "1"상태, "2"상태,...m-1"상태, "m"상태(m은 2 이상의 자연수)중 어느 하나가 임계치 레벨이 되고, 메모리 셀이 "1"상태, "2"상태,..."m-1"상태, "m"상태 중 어느 하나가 임계치 레벨인 경우에, 메모리 셀의 외부로부터 입력하는 기록 데이타와 메모리 셀 임계치 레벨에 기초하여 제2 기록이 행해지고, 상기 메모리 셀이 "1"상태, "2"상태,...,"k-1"상태, "k"상태(k는 m보다 큰 자연수)중 어느 하나가 임계치 레벨이 되는 경우에는 본 실시 형태를 적용할 수 있다. 이때의 메모리 셀 임계치 분포를 도 99a 및 도 99b에 도시한다.
또한, "1"상태는 제1 임계치 레벨을 지니고, "2"상태는 제2 임계치 레벨을 지니고, "3"상태는 제3 임계치 레벨을 지니고, "i"상태(i는 n이하의 자연수이고, n은 4이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하는 메모리 셀에 관해서, 메모리 셀이 "1"상태, "2"상태,..."r-1"상태, "r"상태(r은 2이상의 자연수) 중 어느 하나가 임계치 레벨인 경우에, 메모리 셀의 외부로부터 입력하는 기록 데이타와 메모리 셀 임계치 레벨에 기초하여 제j(j는 2이상의 자연수)의 기록이 행해지고, 상기 메모리 셀이 "1"상태, "2"상태,...,"s-1"상태, "s"상태(s는 r보다 큰 자연수)중 어느 하나가 임계치 레벨이 되고, 메모리 셀이 "1"상태, "2"상태,...,"s-1"상태, "s"상태 중 어느 하나가 임계치 레벨인 경우에, 메모리 셀의 외부로부터 입력하는 기록 데이타와 메모리 셀 임계치 레벨에 기초하여 제j+1의 기록이 행해지고, 상기 메모리 셀이 "1"상태, "2"상태,...,"t-1"상태, "t"상태(t는 s보다 큰 자연수)중 어느 하나가 임계치 레벨이 되는 경우에도 본 실시 형태는 적용될 수 있다. 이 때의 메모리 셀 임계치 분포를 도 100a 및 도 100b에 도시한다.
또한, "1"상태는 제1 임계치 레벨을 지니고, "2"상태는 제2 임계치레벨을 지니고, "3"상태는 제3 임계치 레벨을 지니고, "i"(i는 n이하의 자연수이고, n은 3이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하는 메모리 셀에 관해서, 제1기록동작시 메모리 셀이, 제1 논리 레벨이 입력되면 "1"상태로 되고, 제2의 논리 레벨이 입력되면 "2"상태로 되고, 제k-1(k는 2 이상의 자연수) 기록 동작의 결과 "A"상태인 메모리 셀이 제K 기록 동작시, 제2k-1 논리 레벨이 입력되면 "A"상태로 되고, 제2k 논리 레벨이 입력되면 "A+2k-1"상태로 되는 경우에 본 실시 형태를 적용하더라도 좋다.
4치 NAND 플래쉬 메모리를 예로 들어, 도면을 참조하여 제16 실시 형태를 설명한다. 본 실시 형태의 다치 기억식 EEPROM의 구성은 제11 실시 형태와 마찬가지로 도 48이고, 데이타 회로는 도 57이다. 본 실시 형태에서는 메모리 셀의 4개의 기록상태와 임계치의 관계가 제11 실시 형태와 다르다.
도 101에서, 본 실시 형태에서의 메모리 셀 M의 임계치 전압과 4개의 기록상태(4레벨 데이타 "1","2","3","4")의 관계를 도시한다. 데이타 "1"상태는 소거후의 상태와 동일하여, 예를들면 부임계치를 갖는다. "2"상태는 예를들면 0.5V 내지 0.8V 사이의 임계치를 갖는다. "3"상태는 예를 들면, 4V 내지 2.2V 사이의 임계치를 갖는다. "4"상태는 예를 들면 2.8V 내지 3.6V 사이의 임계치를 갖는다.
본 실시 형태에서는 메모리 셀 M의 제어 게이트 CG에 예를 들면 판독 전압 1.12V를 인가하여, 메모리 셀이 "ON"인지 "OFF"인지에 의해 메모리 셀의 데이타가 「"1","2"중 어느 하나나 "3","4"중 어느 하나」를 검출할 수 있다. 계속해서, 예를 들면 판독 전압 2.5V, 0V를 인가함으로써 메모리 셀의 데이타가 완전히 검출된다. 한편 검증 전압 VCG2V, VCG3, VCG4는 예를 들면 각각 0.5V, 1.4V, 2.8V로 된다.
이하, 보다 상세하게 동작을 설명한다. 본 실시 형태는 4치 기억을 예로 구성되어 있다. n채널 MOS 트랜지스터 Qn21, Qn22, Qn23과 p채널 MOS 트랜지스터 Qp9, Qp10, Qp11로 구성되는 플립플롭 FF1과 n채널 MOS 트랜지스터 Qrn29, Qrn30,Qrn31과 p채널 MOS 트랜지스터 Qp16, Qp17, Qp18로 구성되는 FF2에서, 기록/판독 데이타를 래치한다. 또한 이들은 감지 증폭기로서도 동작한다. 플립플롭 FF1, FF2는 「"1"기록을 할지, "2"기록을 할지, "3"기록을 할지, "4"기록을 할지」를 판독 데이타 정보로서 래치하고, 메모리 셀이 "1"의 정보를 보유하고 있는지, "2"의 정보를 보유하고 있는지, "3"의 정보를 보유하고 있는지, "4"의 정보를 보유하고 있는지를 판독 데이타 정보로써 감지하여 래치한다.
데이타 입출력선 IOA, IOB와 플립플롭 FF1은 n채널 MOS 트랜지스터 Qn28, Qn27을 통해 접속된다. 데이타 입출력선 IOA, IOB와 플립플롭 FF2는 n채널 MOS 트랜지스터 Qn35, Qn36를 통해 접속된다. 데이타 입출력선 IOA, IOB는 도 48중의 데이타 입출력 버퍼(5)에도 접속된다. 플립플롭 FF1에 보유된 판독 데이타는 CENB1이 활성화됨으로써, IOA 및 IOB로 출력된다. 플립플롭 FF2에 보유된 판독 데이타는 CENB2가 활성화됨으로써, IOA 및 IOB로 출력된다.
n채널 MOS 트랜지스터 Qn26, Qn34는 각각 플립플롭 FF1, FF2를 신호 ECH1, ECH2가 "H"로 되어 이퀄라이즈한다.
n채널 MOS 트랜지스터 Qn24, Qn32는 플립플롭 FF1, FF2와 MOS 캐패시터 Qd1의 접속을 제어한다. n채널 MOS 트랜지스터 Qn25, Qn33은 플립플롭 FF1, FF2와 MOS 캐패시터 Qd2의 접속을 제어한다.
p채널 MOS 트랜지스터 Qp12C, Qp13C로 구성되는 회로는 활성화 신호 VRFYBAC에 의해서, 플립플롭 FF1의 데이타에 따라 MOS 캐패시터 Qd1의 게이트 전압을 변경한다. p채널 MOS 트랜지스터 Qp14C, Qp15C로 구성되는 회로는 활성화 신호 VRFYBA1C에 의해, 플립플롭 FF1의 데이타에 따라 MOS 캐패시터 Qd2의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn1C, Qn2C로 구성되는 회로는 활성화 신호 VRFYBBIC에 의해서, 플립플롭 FF2의 데이타에 따라 MOS 캐패시터 Qd1의 게이트 전압을 변경한다. n채널 MOS 트랜지스터 Qn3C, Qn4C로 구성되는 회로는 활성화 신호 VRFYBAC에 의해서, 플립플롭 FF2의 데이타에 따라 MOS 캐패시터 Qd2의 게이트 전압을 변경한다.
MOS 캐패시터 Qd1, Qd2는 공핍형 n채널 MOS 트랜지스터로 구성되고, 비트선 용량보다 충분히 작게 된다. n채널 MOS 트랜지스터 Qn37은 신호 PREA에 의해서 MOS 캐패시터 Qd1을 전압 VA로 충전한다. n채널 MOS 트랜지스터 Qn38은 신호 PREB에 의해서 MOS 캐패시터 Qd2를 전압 VB로 충전한다. n채널 MOS 트랜지스터 Qn39, Qn40은 신호 BLCA, BLCB에 의해서, 데이타 회로(6)와 비트선 BLa, BLb의 접속을 각각 제어한다. n채널 MOS 트랜지스터 Qn37, Qn38로 구성되는 회로는 비트선 전압 제어 회로를 겸한다.
다음에, 이와 같이 구성된 EEPROM의 동작을, 타이밍도에 따라 설명한다. 이하에서는 제어 게이트 CG2A가 선택되어 있는 경우를 도시한다.
[상위 페이지의 기록]
(1) 상위 페이지의 프로그래밍
기록 동작 전에, 입력된 데이타는 데이타 입출력 버퍼(4)를 지나서, 데이타 회로(6)에 입력된다. 1페이지의 크기가 256비트이고, 데이타 회로(5)가 256개 있다고 하면, 입력한 상위 페이지의 256비트의 기록 데이타는 열 활성화 신호 CENB1이 "H"로, IOA, IOB를 통하여 플립플롭 FF1로 입력된다. 기록 데이타와 FF1의 노드 N3C, N4C의 관계가 도 58이다. 입력 데이타가 하이인 경우에는 "1"상태를 보유하고, 입력 데이타가 로우인 경우에는 "2"상태로 기록된다.
기록 동작은 도 59에 도시되어 있다. 시각 tls에서 VRFYBAC가 0V로 되고, 데이타 "1"이 보유되어 있는 데이타 회로로부터는 비트선 기록 제어 전압 Vcc가 비트선에 출력된다. 그 후, 시각 t2s에서 RV1A가 Vcc로 됨에 따라, 데이타 "2"가 보유되어 있는 데이타 회로에서는 0V가 비트선으로 출력된다. 그 결과, "1"기록하는 비트선은 Vcc, "2"기록하는 비트선은 0V로 된다.
시각 tls에서 제어 게이트, 선택 게이트 구동회로(21)에 의해서, 선택된 블럭의 선택 게이트 SG1A, 제어 게이트 CG1A 내지 CG4A가 Vcc로 된다. 선택 게이트 SG2A는 0V이다. 다음에, 시각 t3s에서, 선택된 제어 게이트 CG2A가 고전압 Vpp(예를 들면 초기치 15v),비선택 제어 게이트 CG1A, CG3A, CG4A가 VM(예를 들면 10V)으로 된다. 데이타 "2"가 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 0V의 채널 전위와 제어 게이트의 Vpp의 전위차에 의해서, 부유 게이트에 전자가 주입되고 임계치가 상승한다. 데이타 "1"이 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 선택 게이트 SG1A가 "OFF"가 되므로 메모리 셀의 채널은 부유 상태로 된다.
그 결과, 메모리 셀의 채널은 제어 게이트와의 사이의 용량 결합에 의해, 8V 정도가 된다. 데이타 "1"을 기록하는 메모리 셀에서는 채널이 8V 제어 게이트가 20V이므로, 메모리 셀로의 전자의 주입은 행해지지 않고, 소거 상태("1")를 보유한다. 기록 동작 중, 신호 SAN1, SAN2, PREB, BLCB는 "H", 신호 SAP1, SPA2, VRFYBA1C, RV1B, RV2B, ECH1, ECH2는 "L",전압 VB는 0V이다.
(2) 상위 페이지의 검증 판독
기록 동작 후, 기록이 충분히 행해졌는지를 검출한다(기록검증). 만일, 원하는 임계치에 도달하고 있으면, 데이타 회로의 데이타를 "1"로 변경한다. 만일, 원하는 임계치에 도달하지 않으면, 데이타 회로의 데이타를 보유하여 다시 기록 동작을 행한다. 기록 동작과 기록 검증은 모든 "2" 기록하는 메모리 셀이 원하는 임계치에 도달할 때까지 반복된다. 이때, 여기서의 기록 동작과 기록 검증의 반복에 따라서, 제어 게이트 CG2A로의 인가 전압 Vpp를 단계적으로 증가시킨다. 구체적으로는 예를 들면 도 96a에 도시된 바와 같이 스텝업 폭을 0.3V로 하고, Vpp의 치를 초기치 15V로부터 0.3V씩 크게 해 간다.
도 57 및 도 60을 이용하여, 이 기록 검증 동작을 설명한다.
우선 시각 tlyc에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되어, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"로 되고, 비트선 BLa 와 MOS 캐패시터 Qd1,비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유 상태로 된다. 신호 PREA, PREB가 "L"로 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다.
계속해서, 시각 t2yc에 제어 게이트, 선택 게이트 구동 회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 0.5V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SC2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 0.5V이하이면, 비트선 전압은 1.55V보다 낮게된다. 선택된 메모리 셀 임계치가 0.5V이상이면, 비트선 전압은 1.8V인 채로 된다. 시각 t3yc에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되고, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
이후, 시각 t4yc에서 VRFYBAC가 "L"로 되면, "1" 기록 데이타가 보유되어 있는 데이타 회로에서는 p채널 MOS 트랜지스터 Qp12c가 "ON"이고, 노드 N1은 Vcc로 된다. 그 결과, 노드 N1은 "1"기록의 경우에는 Vcc로 된다. "2"기록의 경우에는 p채널 MOS 트랜지스터 Qp12C가 "OFF"한다. 즉, "2"기록이 충분히 행해진 경우에는 N1은 Vcc가 되고, "2"기록이 불충분한 경우에는 N1은 0V가 된다. 그 후, 신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈된다.
이후, 신호 RV1A, RV1B가 "H"로 된다. 다시, 신호 SAN1, SAP1이 각각 "H", "L"이 됨으로써, 시각 t5yc에서 노드 N1의 전압이 감지되어 래치된다. 이로써, "2"기록 데이타를 보유하고 있는 데이타 회로만이 대응하는 메모리 셀의 데이타가 충분히 "2"기록 상태가 되었는지의 여부를 검출한다. 메모리 셀의 데이타가 "2"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "1"로변경된다. 메모리 셀의 데이타가 "2"가 아니면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "2"로 보유된다. "1" 기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
모든 선택된 메모리 셀이 원하는 임계치에 도달하고 있으면, 데이타 회로의 노드 N4C가 "L"이 된다. 이것을 검출함으로써, 모든 선택된 메모리 셀이 원하는 임계치에 도달했는지의 여부를 알 수 있다. 기록 종료의 검출은 예를 들면 도 57와 같이 기록 종료 일괄 검출 트랜지스터 Qn5c를 이용하면 좋다. 검증 판독 후, 우선 VRTC를 예를 들면 Vcc로 프리차지한다. 기록이 불충분한 메모리 셀이 하나이면, 그 데이타 회로의 노드 N4C는 "H"이므로, n채널 MOS 트랜지스터 Qr15c는 "ON" 하고, VRTC는 프리차지 전위로부터 저하한다. 모든 메모리 셀이 충분히 기록되면, 데이타 회로(6-0, 6-1,...,6-m-1, 6-m)의 노드 N4C가 전부 "L"이 된다. 그 결과, 모든 데이타 회로 내의 n채널 MOS 트랜지스터 Qn5c가 "OFF"가 되므로 VRTC는 프리차지 전위를 보유하고, 기록 종료가 검출된다. 여기서, 이렇게 해서 기록된 "2" 기록 데이타 임계치 분포는 제어 게이트 CGA로의 인가 전압 Vpp의 스텝업 폭을 0.3V로 한 것에 기초하여, 0.5V 내지 0.8V의 범위내로 속하게 된다.
[하위 페이지의 기록]
(1)상위 데이타의 판독 및 데이타 로드
하위 페이지를 가록함에 앞서서, 메모리 셀에는 상위 페이지의 데이타가 기록되고, 도 61a와 같이, "1"상태 또는 "2"상태로 되어 있다. 하위 페이지의 데이타 를 외부로부터 IOA, IOB를 통하여 플립플롭 FF1에 입력함과 동시에, 메모리 셀에 기억된 상위 페이지의 데이타를 판독하여 플립플롭 FF2에 보유한다.
도 61a 내지 도 61c, 도 62를 이용하여 메모리 셀에 기록된 상위 페이지의 데이타의 판독을 설명한다.
우선 시각 tlyd에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되어, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"로 되고, 비트선 BLa와 MOS 캐패시터 Qd1,비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유 상태로 된다. 신호 PREA, PREB가 "L"로 되어, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다.
계속해서, 시각 t2yd에서, 제어 게이트, 선택 게이트 구동 회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 0V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SC2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 0V이하이면, 비트선 전압은 1.5V보다 낮게된다. 선택된 메모리 셀 임계치가 0V이상이면, 비트선 전압은 1.8V인 채로 된다. 시각 t3yd에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
그 후, 신호 SAN2, SAP2가 각각 "L","H"로 되어 플립플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후 신호 RV2A, RV2B가 "H"가 된다. 다시, 신호 SAN2, SAP2가 각각 "H","L"로 됨으로써, 시각 t4yd에서 노드 N1의 전압이 감지되어 래치된다. 이때의 플립플롭 FF2의 노드 N55C, N6C는 도 61b가 된다. 여기서는 제12 실시 형태와 마찬가지로, 판독된 상위 데이타의 데이타 반전동작은 행하지 않고, 시각 t4yd에서 감지한 시점에서 플립플롭 FF1으로의 판독 데이타의 보유는 종료한다.
외부로부터 플립플롭 FF1에 입력된 하위 페이지의 기록 데이타는 도 63a 및 도 63b와 같다. 하위 페이지의 입력 데이타가 "H"이면 기록은 행해지지 않고, 메모리 셀은 "1" 또는 "2"상태를 보유한다. 한편, 하위 페이지의 입력 데이타가 "L"이면 기록이 행해지고, "1"상태의 메모리 셀은 "3"상태로, "2"상태의 메모리 셀은 "4"상태로 기록된다. 이상을 통합하면, 하위페이지 기록시의 플립플롭의 노드 N3C, N4C, N5C, N6C의 데이타는 도 73a 및 도 73b와 같이 된다.
(2) 하위 페이지의 프로그래밍
기록 동작은 도 74와 거의 마찬가지이다. 다만 도 74와 다른 것은 시각 t1pq에서 전압 VA가 비트선 기록 제어 전압 1.4V로 되어 비트선 BLa가 1.4V로 되는 점이다. 이하, 도 74를 이용하여 설명한다.
n채널 MOS 트랜지스터 Qn39의 임계치분의 전압 강하분이 문제가 될 때는 신호 BLCA를 승압하면 좋다. 계속해서, 신호 PREA가 "L"로 되어 비트선이 부유상태로 된다. 다음에, 시각 t2pq에서 신호 VRFYBA1이 Vcc로 된다. 이에 따라, 데이타 "1" 또는 "3"이 보유되어 있는 경우에는 n채널 MOS 트랜지스터 Qn2c가 "ON"하므로, 비트선 제어 전압 0V가 비트선에 인가된다. 도 74와 같이 VRFYBA1C를 Vcc이상으로 하여도 좋다. 그 후, 시각 t3pq에서 VRFYBAC가 0V로 되고, 데이타 "1" 또는 데이타 "2"가 보유되어 있는 데이타 회로로부터는 비트선 기록 제어 전압 Vcc가 비트선으로 출력된다.
그 결과, "1"을 기록 또는 "2"를 기록하는 비트선은 Vcc, "3"을 기록하는 비트선은 1.4V, "4"기록하는 비트선은 0V로 된다.
시각 tlpq에서 제어 게이트, 선택 게이트 구동회로(21)에 의해서, 선택된 블럭의 선택 게이트 SG1A, 제어 게이트 CG1A 내지 CG4A가 Vcc로 된다. 선택 게이트 SG2A는 0V이다. 시각 t4yq에서 선택된 제어 게이트 CG2A가 고전압 Vpp(예를 들면 초기치 17.3V), 비선택 제어 게이트 CG1A, CG3A, CG4A가 VM(예를 들면 10V)으로 된다. 데이타 "4"가 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 0V의 채널 전위와 제어 게이트의 Vpp의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다. 데이타 "3"이 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 14V의 채널 전위와 제어 게이트의 Vpp의 전위차에 의해서, 부유 게이트에 전자가 주입되어 임계치가 상승한다.
"3" 기록의 경우의 채널 전위를 1.4V로 하고 있는 것은 전자의 주입량을 "4"데이타 기록의 경우보다도, 적게 하기 위해서이다. 데이타 "1" 또는 "2"가 보유되어 있는 데이타 회로에 대응하는 메모리 셀에서는 채널 전위와 제어 게이트의 Vpp의 전위차가 작기 때문에, 실효적으로는 부유 게이트에 전자는 주입되지 않는다. 따라서, 메모리 셀 임계치는 변동하지 않는다. 기록 동작 중, 신호 SAN1, SAN2, PREB, BLCB는 "H", 신호 SAP1, SPA2, VRFYBA1C, RV1A, RV1B, RV2B, ECH1, ECH2는 "L",전압 VB는 0V이다.
(3) 하위 페이지의 검증 판독
기록 동작 후, 기록이 충분히 행해졌는지를 검출한다.(기록검증). 만일, 원하는 임계치에 도달하고 있으면, 플립플롭 FF1의 노드 N3C를 "H"로 변경한다. 그리고, 원하는 임계치에 도달하지 않으면, 데이타 회로의 데이타를 보유하여 다시 기록 동작을 행한다. 기록 동작과 기록 검증은 모든 "3" 기록하는 메모리 셀 및 "4" 기록하는 메모리 셀이 원하는 임계치에 도달할 때까지 반복된다.
이때, 여기서의 기록 동작과 기록 검증의 반복에 따라서, 제어 게이트 CG2A로의 인가 전압 Vpp를 단계적으로 증가시킨다. 구체적으로는 예를 들면 도 96b에 도시된 바와 같이 스텝업 폭을 0.8V로 하고, Vpp의 치를 초기치 17.3V로부터 0.8V씩 크게 해 간다.
도 57 및 도 2를 이용하여, 기록 검증 동작을 설명한다.
우선, "3"을 기록하는 메모리 셀이 소정의 임계치에 도달하고 있는지를 검출한다.
우선 시각 tlys에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되어, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa 와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유 상태로 된다. 신호 PREA, PREB가 "L"로 되고, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다. 계속해서, 제어 게이트, 선택 게이트 구동 회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 1.4V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SC2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 1.4V이하이면, 비트선 전압은 1.4V보다 낮게된다. 선택된 메모리 셀 임계치가 1.4V이상이면, 비트선 전압은 1.158V인 채로 된다.
시각 t2ys에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1,비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 이후, 시각 t3ys에서 VRFYBA1CI〈Vcc로 되어, "2" 기록의 경우 및 "4" 기록의 경우에는 Qn2C가 "ON" 하고, 노드 N1이 0V로 방전된다. 시각 t4ys에서 신호 VRFYBAC가 "L"로 되면, "1" 또는 "2" 기록 데이타가 보유되어 있는 데이타 회로에서는 p채널 MOS 트랜지스터 Qp12C가 "ON"하여, 노드 N1은 Vcc로 된다. 그 결과, 노드 N1은 "1"기록 또는 "2"기록의 경우에는 Vcc, "4"기록의 경우에는 0V로 된다.
신호 SAN1, SAP1이 각각 "L","H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈된다. 이후 신호 RV1A, RV1B가 "H"로 된다. 다시, 신호 SAN1, SAP1이 각각 "H","L"이 됨으로써, 시각 t5ys에서 노드 N1의 전압이 감지되어 래치된다. 이로써, "3"기록 데이타를 보유하고 있는 데이타 회로만이 대응하는 메모리 셀의 데이타가 충분히 "3"기록상태가 되었는지의 여부를 검출한다. 메모리 셀의 데이타가 "3"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "1"로 변경된다. 메모리 셀의 데이타가 "3"이 아니면, 플립플롭 FF1에서 노드 N2의 전압을 감지하여 래치함으로써 기록 데이타는 "3"으로 보유되고, 이후, 추가 기록이 행해진다. "1" 또는 "2" 또는 "4"기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
다음에, 선택된 제어 게이트가 2.8V로 된다. 선택된 메모리 셀 임계치가 2.8V 이하이면, 비트선 전압은 1.5V보다 낮게 된다. 선택된 메모리 셀 임계치가 2.8V이상이면, 비트선 전압은 1.8V인 채로 된다. 시각 t6ys에서 PREA, PREB가 Vcc로 되고 노드 N1, N2가 1.8V, 1.5V로 된 후, 부유상태로 된다. 이후 시각 t7ys에서, 신호BLCA, BLCB가 "H"로 되고 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
시각 t8ys에서 신호 VRFYBAC가 "L"로 되면, "1" 또는 "2"기록 데이타가 보유되어 있는 데이타 회로 및, "3" 기록이 충분히 행해졌기 때문에 "1" 기록데이타가 보유되어 있는 데이타 회로에서는 P채널 MOS 트랜지스터 Qp12C가 "ON"하여, 노드 N1은 Vcc로 된다.
신호 SAN1, SAP1이 각각 "L", "H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1이 "H"로 되어 이퀄라이즈된다. 이후 신호 RV1A, RV1B가 "H"로 된다. 다시, 신호 SAN1, SAP15가 각각 "H", "L"로 됨으로써, 시각 t9ys에서 노드 N1의 전압이 감지되어 래치된다. 이로써, "4"기록 데이타를 보유하고 있는 데이타 회로만이 대응하는 메모리 셀의 데이타가 충분히 "4"기록상태가 되었는지의 여부를 검출한다. 메모리 셀의 데이타가 "4"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "2"로 변경되고 이후는 기록되지 않는다. 메모리 셀의 데이타가 "4"이면, 플립플롭 FF1에서 노드 N1의 전압을 감지하여 래치함으로써 기록 데이타는 "4"로 보유되고, 이후, 추가 기록이 행해진다. "1" 또는 "2" 또는 "3"기록 데이타를 보유하고 있는 데이타 회로의 기록 데이타는 변경되지 않는다.
모든 선택된 메모리 셀이 원하는 임계치에 도달하고 있으면, 데이타 회로의 노드 N4C가 "L"이 된다. 이것을 검출함으로써, 모든 선택된 메모리 셀이 원하는 임계치에 도달했는지의 여부를 알 수 있다. 기록 종료의 검출은 예를 들면 도 57과 같이 기록 종료 일괄 검출 트랜지스터 Qn5c를 이용하면 좋다. 검증 판독 후, 우선 VRTC를 예를 들면 Vcc로 프리차지한다. 기록이 불충분한 메모리 셀이 하나이면, 그 데이타 회로의 노드 N4C는 "H"이므로 n채널 MOS 트랜지스터 Qn5c는 "ON"하여, VRTC는 프리차지 전위로부터 저하한다. 모든 메모리 셀이 충분히 기록되면, 데이타 회로(6-0, 6-1, 6-m-1, 6-m)의 노드 N4C가 전부 "L"로 된다.
그 결과, 모든 데이타 회로 내의 n 채널 MOS 트랜지스터 Qn5c가 "OFF"가 되므로 VRTC는 프리차지 전위를 보유하고, 기록 종료가 검출된다.
[상위 페이지의 판독 동작]
상위 페이지 판독은 「"1" 또는 "3"인지, 혹은 "2" 또는 "4"인지」가 판독된다.
도 103a, 도 103b에 따라서, 판독 동작을 설명한다. 우선 시각 t1RD에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되어, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"로 되어 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유 상태로 된다. 신호 PREA, PREB가 "L"로 되어 MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다. 계속해서, 제어 게이트 선택 게이트 구동 회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 1.1V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SC2A는 Vcc로 된다. 선택된 메모리 셀 임계치가 1.1V이하이면, 비트선 전압은 1.5V보다 낮게된다. 선택된 메모리 셀 임계치가 1V이상이면, 비트선 전압은 1.8V인 채로 된다.
이후, 시각 t2RD에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 데이타가 MOS 캐패시터 Qd1, Qd2로 전송된다. 그 후, 다시, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN2, SAP2가 각각 "L", "H"로 되어 플립플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV2A, RV2B가 "H"로 된다. 시각 t3RD에서 다시, 신호 SAN2, SAP2가 각각 "H","L"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이로써, 「메모리 셀의 데이타가 "1" 또는 "2" 인지 혹은 "3" 또는 "4"인지」가 플립플롭 FF2에 의해서 감지되고, 그 정보는 개치된다. 이때의 플립플롭 FF2의 노드 N5C, N6C는 제 70도와 같이 된다.
다음에, 선택된 제어 게이트가 2.8V로 된다. 선택된 메모리 셀 임계치가 2.5V 이하이면, 비트선 전압은 1.5V보다 낮게 된다. 선택된 메모리 셀 임계치가 2.5V이상이면, 비트선 전압은 1.8V인 채로 된다. 시각 t4RD에서 신호 PREA, PREB가 "H"로 되어, MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 각각 1.8V, 1.5V로 된다. PREA, PREB가 "L"로 되어, MOS캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다.
이후, 시각 t5RD에서, 신호 BLCA, BLCB3가 "H"로 된다. 다시, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN1, SAP이 각각 "L","H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV1A, RV1B가 "H"로 된다. 시각 t6RD에서 다시, 신호 SAN1, SAP1이 "H", "L"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이로써, 「메모리 셀의 데이타가 "1" 또는 "2" 또는 "3" 인지 혹은 "4"」가 플립플롭 FF1에 의해서 감지되고, 그 정보가 래치된다. 이때의 플립플롭 FF1, FF2의 노드 N3C, N5C의 전위는 도 71과 같이 된다.
계속해서, 도 103a와 같이 판독이 행해진다. 우선 시각 t7RD에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되어, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"로 되어 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유 상태로 된다. 신호 PREA, PREB가 "L"로 되어 MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태가 된다. 계속해서, 제어 게이트, 선택 게이트 구동 회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 0V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SC2A는 Vcc로 된다. 선택된 메모리 셀의 임계치가 0V 이하이면, 비트선 전압은 1.5V보다 낮게된다. 선택된 메모리 셀의 임계치가 0V 이상이면, 비트선 전압은 1.8V인 채로 된다.
이후, 시각 t8RD에서, 신호 BLCA, BLCB3가 "H"로 되고, 비트선의 데이타가 MOS 캐패시터 Qd1, Qd2로 전송된다. 그 후, 다시, 신호 BLCA, BLCB가 "L"로 되어, 비트선 BLa와 MOS 캐패시터 Qd1,비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 계속해서, 시각 t9RD에서 VRFYBAQC가 "H"로 된다. 이때, 플립플롭 FF2의 노드 N5C가 "H"인 것은 도 71로부터 알 수 있듯이, "3" 또는 "4"판독의 경우이다. 이 경우, 도 57의 n채널 MOS 트랜지스터 Qn2c가 "ON"하고, "3" 또는 "4"판독의 노드 N1은 접지된다.
계속해서, 시각 t10RD에서 VRFYBAC가 "L"이 된다. 이때, 플립플롭 FF1의 노드 N3C가 "H", N4C가 "L"인 것은 도 71로부터 알 수 있듯이, "4"판독의 경우이다. 이 경우, 도 57의 p채널 MOS 트랜지스터 Qp12c가 "ON"하여, "4"판독의 노드 N1은 Vcc로 된다. 그 후, 신호 SAN1, SAP이 각각 "L","H"로 되어 플립플롭 FF1이 비활성화되고, 신호 ECH1가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV1A, RV1B가 "H"로 된다. 시각 t11RD에서 다시, 신호 SAN1, SAP1이 각각 "H", "L"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이로써, N3C, N4C의 전위가 플립플롭 FF1에 의해서 감지되어, 그 정보가 래치된다. 이때의 플립플롭 FF1및 플립플롭 FF2의 노드 N3C, N4C, N5C, N6C는 제 72도와 같이 된다.
상위 페이지의 데이타는 플립플롭 FF1의 노드 N3C, N4C(도 72 참조)에서 판독되어 있다. 즉, "1" 상태 및 "3" 상태에서는 노드 N3C가 "L", N4C가 "H"가 되고, "2"상태 및 "4"상태에서는 노드 N3C가 "H", N4C가 "L"이 된다. [상위 페이지의 기록]에서 기록한 바와 같이 상위 페이지의 데이타는 「"1" 또는 "3"인지, 혹은 "2" 또는 "4"」를 기억하고 있지만, 이 기록 데이타가 플립플롭 FF1에 정확하게 판독되어 있는 것을 알 수 있다. 플립플롭 FF1에 보유된 데이타는 CENB1이 활성화됨에 따라, 칩 외부로 출력된다.
[하위 페이지의 판독 동작]
하위 페이지의 판독에서는 「"1" 또는 "2"인지, 혹은 "3" 또는 "4"」가 판독된다.
도 103a에 따라서, 판독 동작을 설명한다. 우선 시각 t1RD에서, 전압 VA, VB가 각각 1.8V, 1.5V로 되어, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 신호 BLCA, BLCB가 "L"로 되어 비트선 BLa과 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리되고, 비트선 BLa, BLb는 부유 상태로 된다. 신호 PREA, PREB가 "L"로 되어 MOS 캐패시터 Qd1, Qd2의 게이트 전극인 노드 N1, N2는 부유 상태로 된다.
계속해서, 제어 게이트, 선택 게이트 구동 회로(21)에 의해서 선택된 블럭의 선택된 제어 게이트 CG2A는 1.1V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SC2A는 Vcc로 된다. 선택된 메모리 셀의 임계치가 1.1V 이하이면, 비트선 전압은 1.5V보다 낮게된다. 선택된 메모리 셀의 임계치가 1.1V 이상이면, 비트선 전압은 1.8V인 채로 된다. 이후, 시각 t2RD에서, 신호 BLCA, BLCB가 "H"로 되고, 비트선의 데이타가 MOS 캐패시터 Qd1, Qd2로 전송된다.
그 후, 다시, 신호 BLCA, BLCB가 "L"로 되어, 비트선 3La와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다. 신호 SAN2, SAP2가 각각 "L","H"로 되어 플립플롭 FF2가 비활성화되고, 신호 ECH2가 "H"로 되어 이퀄라이즈된다. 이후, 신호 RV2A, RV2B가 "H"로 된다. 시각 t3RD에서 다시, 신호 SAN2, SAP2가 각각 "L","H"로 됨으로써, 노드 N1의 전압이 감지되어 래치된다. 이로써, 「메모리 셀의 데이타가 "1" 또는 "2"인지, 혹은 "3" 또는 "4"」가 플립플롭 FF2에 의해서 감지되어, 그 정보가 래치된다. 이때의 플립플롭 FF2의 노드 N5C, N6C는 도 70와 같이 된다.
하위 페이지의 데이타는 플립플롭 FF2의 노드 N5C, N6C(도 70 참조)에서 판독되어 있다. 즉, "1"상태 및 "2"상태에서는 노드 N5C가 "L", N6C가 "H"가 되고, "3" 상태 및 "4"상태에서는 노드 N5C가 "H", N6C가 "L"이 된다. [하위 페이지의 기록]에서 기록한 바와 같이 하위 페이지의 데이타는 「"1" 또는 "2"인지, 혹은 "3" 또는 "4"」를 기억하고 있지만, 이 기록 데이타가 플립플롭 FF2에 정확하게 판독되고 있는 것을 알 수 있다. 플립플롭 FF2에 유지된 데이타는 CENB2가 활성화됨으로써, 칩 외부로 출력된다.
상기한 설명으로부터 알 수 있듯이, 하위 페이지의 판독은 상위 페이지의 판독 시각 t3RD까지의 동작이다. 따라서, 예를 들면 하위 페이지에 이어 상위 페이지를 판독하는 경우에는 우선 하위 페이지를 판독한 후에, 하위 페이지의 데이타를 칩 외부로 출력하고 있는 동안, 계속해서, 상위 페이지의 데이타를 판독하더라도 좋다. 즉, 시각 t3RD에서 하위 페이지의 데이타가 플립플롭 FF2에 래치되고, 칩 외부로 출력됨과 동시에, [상위 페이지의 판독]에서 기록한 도 103a 및 도 103b의 시각 t3RD 이후의 동작을 행한다. 이에 따라, 외관상, 상위 페이지의 판독을 고속으로 행할 수 있다.
제17 실시 형태에서는 장치 내의 전 메모리 셀에서 상위 페이지의 기록동작이 종료한 후, 하위 페이지의 기록 동작이 개시되는 것을 특징으로 한다. 도 104는 본 실시 형태에서의 메모리 셀 어레이를 도시하고 있다. 여기서는 메모리 셀 어레이는 4치 셀로 이루어지고, 1 메모리 셀당 2비트의 정보를 기억할 수 있게 한다.
메모리 셀은 열 방향 및 행 방향으로 각각 4000개씩 나란히 병렬로 되어 있고, 전부 16M(16×106)개의 메모리 셀이 매트릭스형으로 집적되어 있다. 1 메모리 셀에는 2비트의 정보의 기억이 가능하므로, 메모리 셀 어레이에 기억할 수 있는 전체내용량은 32M비트이다.
열 어드레스는 각각의 비트선에 대응하고, 예를 들면 비트선 BL1에는 열 어드레스 C1, 비트선 BL2에는 열 어드레스 C2가 대응한다. 한편 행 어드레스는 1개의 워드선에 대해 상위 페이지 및 하위 페이지의 2개의 어드레스가 대응한다. 예를 들면, 워드선 WL1에는 행 어드레스 Q1U, Q1L이 대응하고, 워드선 WL2에는 행 어드레스 Q2U, Q2L이 대응한다. 또 도 104중의 행 어드레스에서의 U.L은 각각 상위페이지 및 하위 페이지를 도시하고 있다.
도 105에, 기록 페이지 사이즈를 동일하게 한 경우의 종래의 4치 셀로 이루어지는 메모리 셀 어레이를 도시한다. 여기서는 동시에 기록을 행하는 1페이지 중의 비트수가 4000비트인 한편, 1메모리 셀에 대하여 2비트를 상위 비트 및 하위 비트의 2개로 나누지 않고 동시에 기록하므로, 열 방향으로는 2000개의 메모리 셀이 나란하게 병렬로 된다. 부언하면, 비트선의 개수는 2000개이다. 한편, 전체 내용량이 도 104에 도시한 메모리 셀과 마찬가지로 32M 비트가 되기 위해서는 행방향으로 8000개의 메모리 셀이 나란히 병렬로 된다.
이러한 메모리 셀 어레이에서는 열 어드레스에 대해 1개의 비트선에 각각 2비트가 대응하고, 예를 들면 비트선 BL1에 A1, A2 비트선 BL2에는 A3, A4가 대응한다. 또한 행 어드레스에 관해서는 예를 들면 워드선 WL1에 R1, 워드선 WL2에 R2가 대응한다.
다음에, 이들 메모리 셀 어레이로의 기록에 대해서 설명한다. 우선 본 실시 형태에서는 1페이지분의 메모리 셀로 상위 비트의 데이타를 거의 동시에 기록하는 상위 페이지의 기록 동작이 각 행 어드레스에 대하여 순차 행해진 후, 1페이지분의 메모리 셀로 하위 비트의 데이타를 거의 동시에 기록하는 하위 페이지의 기록 동작이 행해진다. 즉, 최초의 4000비트의 데이타가 도 104의 어드레스 Q1U와 대응한 워드선 WL1을 공유하는 4000개의 메모리 셀에 기록되고, 다음의 4000비트의 데이타가 어드레스 Q2U와 대응한 워드선 WL2를 공유하는 4000개의 메모리 셀에 기록되고, 또한 어드레스 Q3U-Q400U와 대응한 워드선 WL3 내지 WL4000을 공유하는 메모리 셀에 4000비트의 데이타가 순차 기록된다.
한편, 도 105에 도시된 메모리 셀 어레이에서는 워드선 WL1을 공유하는 2000개의 메모리 셀에 각각 2비트의 데이타를 기록함으로써, 최초의 4000비트의 데이타가 기록된다. 따라서, 최초의 4000비트의 데이타의 기록에 있어서, 워드선 WL1을 공유하는 2000개의 메모리 셀로서 상위 페이지의 기록 동작 및 하위 페이지의 기록 동작이 행해진다. 또한, 다음 4000비트의 데이타의 기록에 대해서는 워드선 WL2를 공유하는 2000개의 메모리 셀에 각각 2비트의 데이타가 기록된다.
여기서 도 106a 및 도 106b에, 상위 페이지의 기록 동작시 소거 상태의 "1" 상태인 메모리 셀에 대하여 "2"상태가 기록되고, 하위 페이지의 기록 동작에서 또한 메모리 셀이 "4"상태로 기록되는 경우를 상정한다. 본 실시 형태에서는 메모리 셀 어레이의 전체 내용량의 절반에 상당하는 16M비트의 데이타가 기록될 때에, 모든 메모리 셀에서 상위 페이지의 기록 동작이 종료하고, 도 106a에 도시된 바와 같이 전 메모리 셀이 "2"상태로 된다. 이에 대하여, 도 105에 도시된 메모리 셀 어레이에 마찬가지로 16M 비트의 데이타가 기록되면, 도 106b에 도시된 바와 같이 전 메모리 셀의 절반이 "4" 상태, 나머지 반이 "1"상태로 된다. 따라서 도 106a에서는 임계치 레벨이 높고 부유 게이트 중의 축적 전하의 누설에 의한 데이타의 파괴가 발생하기 쉬운 "4"상태가 기록되어 있지 않기 때문에, 메모리 셀의 수명이 개선되어 신뢰성이 향상된다.
또한, 실제로 전기적으로 재기록 가능한 불휘발성 반도체 기억 장치를 메모리카드 등에 사용하는 경우에는 불필요한 데이타 수집(garbabe collection)등을 행하는 관점으로부터 기억부의 전체 내용량은 이용하지 않고, 기억 영역은 예를 들면 전체의 70% 정도로 하고, 남는 30%는 공간 영역으로 하는 것이 일반적이다(공지예 N. Niijima : IBM J. DEVELOP. VOL. 39, No. 5pp. 531-545, 1995). 이와 같이 메모리 셀 어레이의 전체내용량의 70%분의 데이타를 기록하는 경우를 도 107에 도시한다. 도 107a에 도시된 바와 같이 본 실시 형태에서는 "1" 상태인 메모리 셀에 대하여 "2"상태를 기록하는 "2"상태의 메모리 셀에 "4"상태를 기록하는 동작을 전체 내용량의 70%로 행하면, 60%의 메모리 셀이 "0"상태, 40%의 메모리 셀이 "4"상태로 된다. 한편, 도 105에 도시된 메모리 셀 어레이의 전체 내용량의 70%와 동일한 데이타를 기록하면, 도 107b에 도시된 바와 같이 70%의 메모리 셀에는 "4" 상태가 기록되고, 30%의 메모리 셀에는 소거 상태인 "1"상태가 보유된다. 따라서 본 실시 형태에서, 임계치 레벨이 높은 "4"상태가 기록되는 메모리 셀의 수는 도 105에 도시된 메모리 셀 어레이에 비교하여 4/7로 저감되고, 나아가서는 메모리 셀에서의 데이타의 파괴가 발생하는 확률은 약 57% 정도까지 감소한다.
또한 여기서는 워드선 WL1, WL2, WL3 내지 WL4000의 순으로 데이타의 기록을 행하는 경우를 설명하였지만, 기록 순서는 이에 한정되지는 않는다. 예를 들면, 플래쉬 메모리 등의 반도체 기억 장치의 칩 내의 메모리 셀이, 균등하게 임계치레벨이 높은 "4"상태가 되도록, 칩 외부의 제어기로 기록 순서를 제어하더라도 좋다. 구체적으로는 1개의 워드선을 공유하여 거의 동시에 기록이 행해지는 4000개의 메모리 셀로 이루어지는 각 페이지마다, 하위 페이지의 기록 동작이 행해지는 횟수를 기억시키고, 이 횟수에 기초하여 기록 동작을 행하는 페이지 순서를 결정한다. 본 실시 형태에서는 이렇게 해서 각 페이지에 속하는 메모리 셀의 기록 회수를 균일화함으로써, 특정한 페이지의 메모리 셀에서의 집중적인 열화의 진행을 억제할 수 있어, 신뢰성이 향상된다. 또 여기서의 기록 횟수를 기억하는 영역은 예를 들면 데이타 영역과는 별도로 워드선 상에 설치해 놓으면 좋다. 즉, 1개의 워드선을 공유하는 메모리 셀을 예를 들면 522바이트로서, 그 중에 512 바이트를 데이타 영역, 10바이트를 이러한 기록 횟수나 ECC(Error Correcting Code)를 기억하는 영역으로 하면 좋다.
본 실시 형태에서는 본 발명의 반도체 기억 장치를 기억부로 한 기억 시스템이 구성된다. 도 108가 본 실시 형태의 기억 시스템의 구성을 도시한 도면이고, 도시된 바와 같이 제어기(100)가 복수의 칩(101q)(q는 자연수)의 동작을 제어한다. 또한 복수의 칩(101q)은 예를 들면 각각 도 104와 같은 메모리 셀 어레이를 구비하는 것이고, 여기서는 제어기(100)가 4개의 칩(1011 내지 1014)의 동작을 제어하는 경우를 도시하고 있다.
본 실시 형태에서는 기억 시스템의 기억부를 이루는 모든 장치 내의 전 메모리 셀에서 상위 페이지의 기록 동작이 종료한 후, 하위 페이지의 기록 동작이 개시 되는 것을 특징으로 한다. 이하 제17 실시 형태와 마찬가지로, 상위 페이지의 기록 동작시 소거 상태가 "1"상태인 메모리 셀에 대하여 "2"상태가 기록되고 하위 페이지의 기록동작에서 또한 메모리 셀이 "4"상태로 기록되는 경우에 대해서 설명한다. 우선 기억부의 전체 내용량의 절반만 기록을 행할 때의 상태를 도시한 도면이 제 109 도이다. 도시된 바와 같이, 모든 칩(1011내지 1014)내의 전 메모리 셀의 임계치 레벨이 "2"상태로 되어 있다.
또한, 기억부의 전체 내용량의 70%분 기록을 행할 때의 상태를 도 110에 도시한다. 이 상태에서는 제17 실시 형태에서 설명한 바와 같이, 전 메모리 셀 중 60%의 메모리 셀이 "2"상태, 40%의 메모리 셀이 "4"상태가 되지만, 본 실시 형태에서는 제1 칩(A1011)의 전 메모리 셀과 제2 칩(B1012)의 80%의 메모리 셀이 "4"기록되고, 제2 칩(B1012)의 20%의 메모리 셀과 제3 칩(C1013) 및 제4 칩(D1014)의 전 메모리 셀이 "2"기록된다. 따라서 본 실시 형태라도, 임계치 레벨이 높은 "4"상태가 기록되는 메모리 셀의 수를 저감할 수 있고, 나아가서는 신뢰성이 향상된다.
또한, 여기서는 제1 칩(A101)의 워드선 WL1내지 WL4000, 제2 칩(B1012)의 워드선 WL1 내지 WL4000, 제3 칩(C1013)의 워드선 WL1 내지 WL4000, 제4 칩(D1014)의 워드선 WL1 내지 WL4000의 순으로 데이타의 기록을 행하는 경우를 설명하였지만, 기록의 순서는 이것에 한정되는 것은 아니다. 예를 들면, 칩(1011내지 1014)내의 메모리 셀이, 균등하게 임계치 레벨이 높은 "4"상태로 되도록, 제어기 기록의 순서를 제어하더라도 좋다. 구체적으로는 제17 실시 형태와 마찬가지로, 1개의 워드선을 공유하여 거의 동시에 기록이 행해지는 4000개의 메모리 셀로 이루어지는 각 페이지마다, 하위 페이지의 기록 동작이 행해지는 회수를 기억시키고, 이 횟수에 기초하여 기록 순서를 페이지 단위로 결정하더라도 좋고, 칩(1011내지 1044)마다 하위 페이지의 기록 동작이 행해진 횟수를 기억시키고, 이 횟수에 기초하여 기록 순서를 칩(1011내지 1044)단위로 결정하더라도 상관없다.
본 실시 형태에서는 이렇게 해서 각 페이지 또는 각 칩(1011내지 1044)에 속하는 메모리 셀의 기록 횟수를 균일화함으로써, 특정한 페이지나 장치의 메모리 셀에서의 집중적인 열화의 진행을 억제할 수 있어, 신뢰성이 향상된다. 또한 여기서의 기록 횟수를 기억하는 영역은 예를 들면 제17 실시 형태와 마찬가지로 데이타 영역과는 별도로 워드선 상에 설치해 놓으면 좋고, 1개의 워드선을 공유하는 메모리 셀을 예를 들면 522 바이트로서, 그 중에 512 바이트를 데이타 영역, 10 바이트를 이러한 기록 회수나 ECC를 기억하는 영역으로 하면 좋다.

Claims (91)

  1. 반도체 기억 장치에 있어서, 전기적으로 재기록이 가능한 n치(n은 3이상의 자연수)을 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀로부터 판독한 데이타를 보유하는 m개의 래치 회로로 구성되는 데이타 회로를 포함하고, 상기 메모리 셀로부터의 데이타의 판독시에 있어서, 상기 메모리 셀로부터 판독되어 k개의 래치 회로(k〈m)에 보유된 데이타가, 상기 데이타 회로의 다른 (m-k)개의 래치 회로에 상기 메모리 셀로부터 판독된 데이타가 보유되기 전에 출력되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 데이타 회로는 메모리 셀에 기록되는 데이타를 보유하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서, 복수의 데이타 회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 반도체 기억장치에 있어서, "1"상태는 메모리 셀의 임계치 전압이 제1 임계치 전압 영역, "2"상태는 메모리 셀의 임계치 전압이 제1 임계치 전압 영역보다 큰 제2 임계치 전압 영역,...,"2n(n은 1이상의 자연수)" 상태는 메모리 셀의 임계치가 제(2n-1) 임계치 전압 영역보다 큰 제2n 임계치 전압 영역에 속하도록 한 전기적 재기록이 가능한 2n치를 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀로부터 판독한 데이타를 보유하는 m개의 래치 회로로 구성되는 데이타 회로를 포함하고, 판독시에 있어서, 메모리 셀이 "n"상태와 임계치 전압이 거의 동등 또는 작은 상태인지, "n+1" 상태와 임계치 전압이 거의 동등 또는 큰 상태인지 어느 한쪽을 k개의 래치 회로(k〈m)에서 판독하여 보유된 데이타가, 상기 데이타 회로를 구성하는 다른 m-k개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력하는 것을 특징으로 하는 반도체 기억장치.
  5. 반도체 기억장치에 있어서, 전기적 재기록이 가능한 n치(n은 3이상의 자연수)을 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀에 기록된 데이타를 보유하고, 상기 메모리 셀로부터 판독한 데이타를 보유하는 제1 래치 회로, 제2 래치 회로,...,제m(m은 2 이상의 자연수)래치회로를 갖는 t개의 데이타 회로를 포함하고, 상기 메모리 셀에 기록된 데이타 중, 선두 어드레스로부터 ((i-1)×t-1)번째의 데이타로부터 t개의 데이타는 상기 t개의 데이타 회로 내의 각각의 제i(1≤i≤m;i는 자연수)의 래치 회로에 로드되는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 판독시에 있어서, 상기 제1 래치 회로에 판독 보유된 데이타가 데이타 회로를 구성하는 다른 m-1개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되고, 상기 제2 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 m-2개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되며, 상기 제j(1≤j≤m ; j는 자연수)의 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 m-j개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되는 것을 특징으로 하는 반도체 기억장치.
  7. 제5항에 있어서, 판독시에 있어서, 상기 제m 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 m-1개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되고, 상기 제(m-1) 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 m-2개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되며, 제p(1≤p≤m ; i은 자연수) 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 p-1개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되는 것을 특징으로 하는 반도체 기억장치.
  8. 반도체 기억장치에 있어서, 전기적 재기록이 가능한 n치(n은 3이상의 자연수)를 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀에 기록하는 데이타를 보유하고, 상기 메모리 셀로부터 판독한 데이타를 보유하는 제1 래치 회로, 제2 래치 회로,...,제m(m은 2이상의 자연수) 래치 회로로 구성되는 t개의 데이타 회로를 포함하고, 메모리 셀에 기록하는 데이타를 우선 선두 어드레스로부터 최초의 t개의 데이타는 상기 각 데이타 회로 내의 제1 래치 회로에 로드되고, 다음의 t개의 데이타는 상기 각 데이타 회로 내의 제2 래치 회로에 로드되며, 최초로부터 (i×t+1)번째부터 t개의 데이타는 각 데이타 회로 내의 제(i+1)(1≤i≤m-1 ; i는 자연수)의 래치회로에 로드되며, 상기 데이타 회로 내의 m개의 래치 회로중, 외부로부터 기록데이타가 입력되지 않는 f개의 래치 회로에는 상기 데이타 회로에 기초한 기록이 가장 단시간이 되도록 외부로부터 기록 데이타가 입력되지 않는 f개의 래치 회로의 데이타를 설정하는 것을 특징으로 하는 반도체 기억장치.
  9. 제5항에 있어서, 상기 메모리 셀로부터의 데이타의 판독시에 있어서, 상기 메모리 셀로부터 판독되어 k개의 래치 회로(k〈m)에 보유된 데이타가 상기 데이타 회로의 다른 (m-k)개의 래치 회로에 상기 메모리 셀로부터 판독된 데이타가 보유되기 전에 출력되는 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 메모리 셀로부터 판독되고 m-k개의 래치 회로 중 d개의 래치회로(d〈m-k)에 보유된 데이타가 상기 데이타 회로의 다른 m-k-d개의 래치 회로에 상기 메모리 셀로부터의 판독 데이타가 보유되기 전에 출력되는 것을 특징으로 하는 반도체 기억장치.
  11. 반도체 기억장치에 있어서, "1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 상기 메모리 셀이 "1"상태, "2상태,..."m-1"상태, "m"상태(m은 2 이상의 자연수)중 어느 하나를 보유하는 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀상태를 "1"상태, "2상태,..."k-1"상태, "k"상태(k는 m보다 큰 자연수)중 어느 하나로 하는 것을 특징으로 하는 반도체 기억장치.
  12. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트 시키는 기록 수단과, 상기 메모리 셀에 소정시간 바이어스가 공급될때마다 원하는 임계치 레벨동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로에의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 "1"상태의 임계치 레벨인 경우에 상기 메모리 셀의 외부로 부터 입력되는 기록 데이타에 기초하여, 상기 메모리 셀을 "1"상태, "2상태,..."m-1"상태, "m"상태(m은 2 이상의 자연수)중 어느 하나의 임계치 레벨로 하는 제1 기록모드와, 상기 메모리 셀이 "1"상태, "2상태,..."m-1"상태, "m"상태 중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2상태,..."k-1"상태, "k"상태(k는 m보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제2 기록모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제2 기록 모드에 있어서의 상기 바이어스 치의 증가폭을 △Vpp2로 했을 때 △Vpp1〈△Vpp2인 것을 특징으로 하는 반도체 기억장치.
  13. 제11항 또는 제12항에 있어서, "1"상태가 소거상태이고, "2"상태, "3"상태,...,"m-1"상태, "m"상태의 임계치 분포폭이 "m+1"상태, "m+2"상태,...,"k-1"상태, "k"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  14. 반도체 기억 장치에 있어서, "1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 상기 메모리 셀이 "1"상태, "2상태,..."2m-1-1"상태, "2m-1"상태(m은 n=2m을 만족시키는 자연수)중 어느 하나를 보유하는 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 "1"상태, "2상태,..."2m-1"상태, "2m"상태 중 어느 하나로 하는 것을 특징으로 하는 반도체 기억장치.
  15. 반도체 기억 장치에 있어서, "1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트 시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하며, 상기 메모리 셀이 "1"상태의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여, 상기 메모리 셀을 "1"상태, "2상태 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,..."2m-1-1"상태, "2m-1"상태(m은 n=2m을 만족시키는 자연수)중 어느 하나의 임계치 레벨인 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2상태,..."2m-1"상태, "2m"상태 중 어느 하나의 임계치 레벨로 하는 제m의 기록 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제m 기록 모드에 있어서의 상기 바이어스 치의 증가폭을 △Vppm으로 했을 때 △Vpp1〈△Vppm인 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, "2"상태의 임계치 분포폭이 "2m-1+1"상태, "2m-1+2"상태,...,"2m-1" 상태, "2m" 상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  17. 제14항 또는 제15항에 있어서, "1"상태는 소거상태이고, "2"상태, "3"상태,...,"2m-1-1"상태, "2m-1"상태의 임계치 분포폭이 "2m-1+1"상태, "2m-1+2"상태,...,"2m-1"상태, "2m"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  18. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 상기 메모리 셀이 "1"상태, 또는 "2상태를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 "1" 상태, "2" 상태, "3" 상태 또는 "4"상태로 하는 것을 특징으로 하는 반도체 기억장치.
  19. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하며, 상기 메모리 셀이 "1"상태의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여, 상기 메모리 셀을 "1"상태 또는 "2상태 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와 상기 메모리 셀이 "1"상태 또는 "2"상태의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태, "3"상태, "4"상태 중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제2 기록 모드에 있어서의 상기 바이어스 치의 증가폭을 △Vpp2로 했을 때 △Vpp1〈△Vpp2인 것을 특징으로 하는 반도체 기억장치.
  20. 제18항 또는 제19항에 있어서, "1"상태가 소거상태이고, "2"상태의 임계치 분포폭이 "3"상태 및 "4"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  21. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 상기 메모리 셀이 "1"상태, "2상태,..."r-1"상태, "r"상태(r은 2 이상의 자연수)중 어느 하나를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 "1"상태, "2상태,..."s-1"상태, "s"상태(s는 r보다 큰 자연수)중 어느 하나로 하고, 상기 메모리 셀이 "1"상태, "2상태,..."s-1"상태, "s"상태 중 어느 하나를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀을 보유하는 데이타에 기초하여 상기 메모리 셀을 "1"상태, "2상태,..."t-1"상태, "t"상태(t는 s보다 큰 자연수)중 어느 하나로 하는 것을 특징으로 하는 반도체 기억장치.
  22. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀에의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀에의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하며, 상기 메모리 셀이 "1"상태, "2상태,..."r-1"상태, "r"상태(r은 2 이상의 자연수)중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와, 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, 2상태,..."s-1"상태, "s"상태 (s는 r보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j(j는 2 이상의 자연수)의 기록 모드와, 상기 메모리 셀이 "1" 상태,"2" 상태,..."s-1"상태, "s"상태, 중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,..,"t-1"상태, "t"상태(t는 s보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j+1의 기록 모드를 가지며, 상기 제j 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppj, 상기 제j+1의 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp(j+1)로 했을 때 △Vppj〈△Vpp(j+1)인 것을 특징으로 하는 반도체 기억장치.
  23. 제21항 또는 제22항에 있어서 "r+1"상태, "r+2"상태,..., "s-1"상태, "s"상태의 임계치 분포폭이 "s+1"상태, "s+2"상태,..., "t-1"상태, "t"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  24. 제21항 내지 제23항중 어느 한 항에 있어서, "1"상태가 소거 상태이고, "2"상태, "3"상태,...,"r-1"상태, "r"상태의 임계치 분포폭이 "r+1"상태, "r+2"상태,...,, "s-1"상태, "s"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  25. 반도체 기억 장치에 있어서, "1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖도록 n치를 기억하는 메모리 셀을 포함하고, 상기 메모리 셀이 "1"상태, "2"상태,..."2k-1-1"상태, "2k-11"상태(k는 2이상의 자연수)중 어느 하나를 보유하는 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,..."2k-1"상태, "2k"상태 중 어느 하나로 하고, 상기 메모리 셀이 "1"상태, "2"상태,..."2k-1"상태, "2k"상태 중 어느 하나를 보유하는 경우에 상기 메모리 셀의 외부로 부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"2k+1-1"상태, "2k+1"상태 중 어느 하나로 하는 것을 특징으로 하는 반도체 기억장치.
  26. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 "1"상태, "2상태,..."2k-1"상태, "2k-1-1"상태(k는 2 이상의 자연수)중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와, 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, 2상태,..."2k-1"상태, "2k"상태 중 어느 하나의 임계치 레벨로 하는 제k 기록 모드와, 상기 메모리 셀이 "1" 상태,"2" 상태,..."2k-1"상태, "2k" 상태 중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,..,"2k+1-1"상태, "2k+1"상태 중 어느 하나의 임계치 레벨로 하는 제k+1의 기록 모드를 가지며, 상기 제k의 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppk, 상기 제k+1의 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp(k+1)로 했을 때 △Vppk〈△Vpp(k+1)인 것을 특징으로 하는 반도체 기억장치.
  27. 제25항 또는 제26항에 있어서, "2k-1+1"상태, "2k-1+2"상태...,"2k-1"상태, "2k"상태의 임계치 분포폭이 "2k+1"상태, "2k+2"상태,...,"2k+1-1"상태, "2k+1"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  28. 제25항 내지 제27항 중 어느 한 항에 있어서, "1"상태가 소거 상태이고, "2"상태, "3"상태,..."2k-1-1"상태, "2k-1"상태의 임계치 분포폭이 "2k-1+1"상태, "2k-1+2"상태,...,"2k-1"상태, "2k"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  29. 제25항 내지 제28항중 어느 한 항에 있어서, "1"상태가 소거 상태이고, "2"상태의 임계치 분포폭이 "3"상태, "4"상태,...,"2k-1-1"상태, "2k-1"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
  30. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 제1 기록 동작시에 상기 메모리 셀은 제1 논리 레벨이 입력되면 "1"상태가 되고, 제2 논리 레벨이 입력되면 "2"상태가 되며, 제k-1(k는 2이상의 자연수)의 기록 동작 결과 "A"상태인 상기 메모리 셀은 제K의 기록 동작시에 제2K-1의 논리 레벨이 입력되면 "A"상태로 되고, 제2k 논리 레벨이 입력되면 "A+2K-1"상태로 되는 것을 특징으로 하는 반도체 기억장치.
  31. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 제1 기록 동작시에 상기 메모리 셀은 제1 논리 레벨이 입력되면 "1"상태로 되고, 제2 논리 레벨이 입력되면, "2"상태로 되며, 제k-1(k는 2 이상의 자연수)의 기록 동작 결과 "A"상태인 상기 메모리 셀은 제K의 기록 동작시에 제2k-1의 논리 레벨이 입력되면 "A"상태로 되고, 제2k 논리 레벨이 입력되면 "A+2K-1"상태로 되며, 상기 제1 기록 동작을 행하는 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제k의 기록 동작을 행하는 제k 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppk로 했을 때 △Vpp1〈Vppk인 것을 특징으로 하는 반도체 기억장치.
  32. 제30항 또는 제31항에 있어서, "1"상태가 소거 상태이고, "2"상태의 임계치 분포폭이 "A+2K-1"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
  33. 제30항 또는 제31항에 있어서, "A"상태의 임계치 분포폭이 "A+2K-1"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  34. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 제1 기록 동작시에 상기 메모리 셀은 제1 논리 레벨이 입력되면 "1"상태로 되고, 제2 논리 레벨이 입력되면, "2"상태로 되며, 제1 기록 동작 결과 "1"상태인 상기 메모리 셀은 제2 기록 동작시에 제3 논리 레벨이 입력되면 "1"상태로 되며, 제4 논리 레벨이 입력되면 "3"상태로 되고, 제1 기록 동작 결과 "2"상태인 상기 메모리 셀은 제2 기록 동작시에 제3 논리 레벨이 입력되면 "2"상태로 되며, 제4 논리 레벨이 입력되면 "4"상태로 되는 것을 특징으로 하는 반도체 기억장치.
  35. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 메모리 셀의 임계치가 시프트 했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 제1 기록 동작시에 상기 메모리 셀은 제1 논리 레벨이 입력되면, "1"상태로 되고, 제2 논리 레벨이 입력되면, "2"상태로 되며, 제1 기록 동작 결과, "1"상태인 상기 메모리 셀은 제2 기록 동작시에, 제3 논리 레벨이 입력되면 "1"상태로 되며, 제4 논리 레벨이 입력되면 "3"상태로 되고, 제1 기록 동작 결과, "2"상태인 상기 메모리 셀은 제2 기록 동작시에, 제3 논리 레벨이 입력되면 "2"상태로 되며, 제4 논리 레벨이 입력되면 "4"상태로 되고 상기 제1 기록 동작을 행하는 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제2 기록 동작을 행하는 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭은 △Vpp2로 했을 때 △Vpp1〈△Vpp2인 것을 특징으로 하는 반도체 기억장치.
  36. 제34항 또는 제35항에 있어서, "1"상태가 소거 상태이고, "2"상태의 임계치 분포폭이 "3"상태 및 "4"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  37. 제34항 내지 제36항중 어느 한 항에 있어서, 상기 제3 임계치 레벨이 제2 임계치 레벨보다 큰 것을 특징으로 하는 반도체 기억장치.
  38. 제37항에 있어서, "3"상태의 임계치 분포와 "4"상태의 임계치 분포간의 전압차가 "2"상태의 임계치 분포와 "3"상태의 임계치 분포간의 전압차와 동일한 것을 특징으로 하는 반도체 기억 장치.
  39. 제37항에 있어서, "3"상태의 임계치 분포와 "4"상태의 임계치 분포간의 전압차가 "2"상태의 임계치 분포와 "3"상태의 임계치 분포간의 전압차보다 큰 것을 특징으로 하는 반도체 기억장치.
  40. 제34항 내지 제36항중 어느 한 항에 있어서, 상기 제3 임계치 레벨이 제2 임계치 레벨보다 작은 것을 특징으로 하는 반도체 기억장치.
  41. 제40항에 있어서, "2"상태의 임계치 분포와 "4"상태의 임계치 분포간의 전압차가 "3"상태의 임계치 분포와 "2"상태의 임계치 분포간의 전압차와 동일한 것을 특징으로 하는 반도체 기억장치.
  42. 제40항에 있어서, "2"상태의 임계치 분포와 "4"상태의 임계치 분포간의 전압차가 "3"상태의 임계치 분포와 "2"상태의 임계치 분포간의 전압차 보다 큰 것을 특징으로 하는 반도체 기억장치.
  43. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 제1 기록 동작시에 상기 메모리 셀은 제1 논리 레벨이 입력되면 "1"상태로 되고, 제2 논리 레벨이 입력되면, "2"상태로 되며, 제1 기록 동작 결과 "1"상태인 상기 메모리 셀은 제2 기록 동작시에 제3 논리 레벨이 입력되면 상기 메모리 셀에 보유되는 "1"데이타와 제3 논리 레벨에 기초하여 "1"상태로 되며, 제4 논리 레벨이 입력되면 상기 메모리 셀에 보유되는 "1"데이타와 제4 논리 레벨에 기초하여 "3"상태로 되고, 제1 기록 동작 결과 "2"상태인 상기 메모리 셀은 제2 기록 동작시에 제3 논리 레벨이 입력되면 상기 메모리 셀에 보유되는 "2"데이타와 제3 논리 레벨에 기초하여 "2"상태로 되며, 제4 논리 레벨이 입력되면 상기 메모리 셀에 보유되는 "2"데이타와 제4 논리레벨에 기초하여 "4"상태로 되는 것을 특징으로 하는 반도체 기억장치.
  44. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기입 데이타를 보유하는 데이타 회로를 포함하고, 제1 기록 동작시에 상기 메모리 셀은 데이타 회로에 보유되는 제1 기록 데이타에 따라 기록 데이타가 제1 논리 레벨인 경우에는 "1"상태로 되고, 기록 데이타가 제2 논리 레벨인 경우에는, "2"상태로 되며, 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 제2 기록 데이타 및 상기 메모리 셀로부터 판독된 데이타를 보유한 후에, 상기 메모리 셀이 "1"상태이고 제2 기록 데이타가 제3 논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "1"상태로 되고,상기 메모리 셀이 "1"상태이고 제2 기록 데이타가 제4 논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "3"상태로 되고, 상기 메모리 셀이 "2"상태이고 제2 기록 데이타가 제3 논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "2"상태로 되고, 상기 메모리 셀이 "2"상태이고 제2 기록 데이타가 제4 논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은 "4"상태로 되는 것을 특징으로 하는 반도체 기억장치.
  45. 제34항 내지 제44항 중 어느 한 항에 있어서, 상기 제1 논리 레벨과 상기 제3 논리 레벨이 동일하고, 상기 제2 논리 레벨과 상기 제4 논리 레벨이 동일한 것을 특징으로 하는 반도체 기억장치.
  46. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로를 포함하고, 상기 메모리 셀이 "1"상태, "2"상태,...,"m-1"상태, "m"상태(m은 2 이상의 자연수)를 보유하는 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타 및 상기 메모리 셀로부터 판독된 데이타를 보유한 후에 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1"상태, "2"상태,...,"k-1"상태, "k"상태(k는 m보다 큰 자연수)로 하는 것을 특징으로 하는 반도체 기억장치.
  47. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨 동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 메모리 셀의 임계치가 시프트 했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 "1"상태의 임계치 레벨인 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1"상태, "2"상태,...,"m-1"상태, "m"상태(m은 2 이상의 자연수) 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,...,"m-1"상태, "m"상태 중 어느 하나의 임계치 레벨로 하는 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타 및 상기 메모리로부터 판독된 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1"상태, "2"상태,...,"k-1"상태, "k"상태(k는 m보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2로 했을 때 △Vpp1〈△Vpp2인 것을 특징으로 하는 반도체 기억장치.
  48. 제46항 또는 제47항에 있어서, "1"상태가 소거 상태이고, "2"상태, "3"상태,...,"m-1"상태, "m"상태의 임계치 분포폭이 "m+1"상태 및 "m+2"상태,...,"k+1"상태, "k"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  49. 반도체 기억 장치에 있어서, 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3의 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기폭 데이타를 보유하는 데이타 회로를 포함하고, 상기 메모리 셀이 "1"상태 또는 "2"상태를 보유하는 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타, 및 상기 메모리 셀로부터 판독된 데이타를 보유한 후에 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1"상태, "2"상태, "3"상태 또는 "4"상태로 하는 것을 특징으로 하는 반도체 기억장치.
  50. 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨 동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 메모리 셀의 임계치가 시프트 했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 "1"상태의 임계치 레벨인 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1"상태,"2"상태 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1"상태 또는 "2"상태 중 어느 하나의 임계치 레벨인 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타 및 상기 메모리로부터 판독된 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 "1"상태, "2"상태,"3"상태 또는 "4"상태 중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2로 했을 때 △Vpp1〈△Vpp2인 것을 특징으로 하는 반도체 기억장치.
  51. 제49항 또는 제50항에 있어서, "1"상태가 소거 상태이고, "2'상태의 임계치 분포폭이 "3"상태 및 "4"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억장치.
  52. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 메모리 셀은 워드선을 공유하여 상기 메모리 셀 어레이를 구성하는 것을 특징으로 하는 반도체 기억장치.
  53. 복수 비트의 데이타 기억이 가능한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로를 포함하고, 상기 복수 비트의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 했을 때, 상기 데이타 회로에 상기 메모리 셀의 외부로부터 제1 기록 데이타가 입력되어 일시적으로 기억된 후 상기 상위 비트의 데이타의 기록 동작이 행해지고, 상기 상위 비트의 데이타의 기록 동작종료 후에 상기 데이타 회로에 상기 메모리 셀의 외부로부터 제2 기록 데이타가 입력되어 일시적으로 기억된 후 상기 하위 비트 데이타의 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억장치.
  54. 제53항에 있어서, 상기 하위 비트의 데이타 기록 동작은 상기 데이타 회로가 메모리 셀의 외부로부터 입력된 제2 기록 데이타 및 상기 메모리 셀로부터 판독된 상기 상위 비트의 데이타를 보유한 후에 행해지는 것을 특징으로 하는 반도체 기억장치.
  55. 반도체 기억 장치에 있어서, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로를 포함하며, 상기 복수 비트의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 하고, 상기 페이지를 형성하는 상기 메모리 셀군의 각각에 대하여 상기 복수 비트의 데이타를 기록하는데 있어서, 상기 상위 비트의 데이타의 기록을 행하는 동작을 상위 페이지의 기록 동작, 상기 하위 비트의 데이타의 기록을 행하는 동작을 하위 페이지의 기록 동작에서 했을 때, 상기 페이지를 형성하는 상기 각 메모리 셀군의 각각에 대하여 상위 페이지의 기록 동작이 종료한 후 하위 페이지의 기록 동작이 개시되는 것을 특징으로 하는 반도체 기억장치.
  56. 제55항에 있어서, 상기 데이타 회로에 상기 메모리 셀의 외부로부터 제1 기록 데이타가 입력되어 일시적으로 기억된 후 상기 상위 페이지의 기록 동작이 행해지고, 이어서 상기 데이타 회로에 상기 메모리 셀의 외부로부터 제2 기록 데이타가 입력되어 일시적으로 기억된 후 상기 하위 페이지의 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억장치.
  57. 제55항 또는 제56항에 있어서, 상기 데이타 회로는 복수개의 메모리 셀로 이루어진 메모리 셀군에 대응하여 복수개 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
  58. 반도체 기억장치에 있어서, 복수 비트의 데이타의 기억이 가능한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록 동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지를 검출할 때까지 상기 기록 수단에 의한 상기 메모리 셀에의 기록 동작을 반복하는 검증 수단을 포함하고, 상기 복수 비트의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 했을 때, 상기 상위 비트의 데이타에 대하여 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작을 행하고, 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후에, 상기 하위 비트의 데이타에 대하여 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억장치.
  59. 제58항에 있어서, 상기 하위 비트의 데이타의 기록 동작은 상기 상위 비트의 데이타가 기록된 후, 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력된 기록 데이타 및 상기 메모리 셀로부터 판독된 상기 상위 비트의 데이타를 보유한 후에 행해지는 것을 특징으로 하는 반도체 기억장치.
  60. 반도체 기억 장치에 있어서, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록 동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지 검출할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작을 반복하는 검증 수단을 포함하고, 상기 복수 비트의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 하고, 상기 페이지를 형성하는 상기 메모리 셀군의 각각에 대하여 상기 복수 비트의 데이타를 기록하는데 있어서, 상기 상위 비트의 데이타의 기록을 행하는 동작을 상위 페이지의 기록 동작, 상기 하위 비트의 데이타의 기록을 행하는 동작을 하위 페이지의 기록 동작에서 했을 때, 상기 페이지를 형성하는 상기 각 메모리 셀군의 각각에 대하여, 상기 기록 수단에 의한 상위 페이지의 기록 동작을 행하고, 상기 메모리 셀군의 모든 메모리 셀에서 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후에, 상기 기록 수단에 의한 하위 페이지의 기록 동작을 행하는 것을 특징으로 하는 반도체 기억장치.
  61. 제60항에 있어서, 상기 하위 페이지의 기록 동작은 상기 상위 페이지의 기록 동작 후, 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력된 기록데이타 및 상기 메모리 셀로부터 판독된 데이타를 보유한 후에 행해지는 것을 특징으로 하는 반도체 기억장치.
  62. 제60항 또는 제61항에 있어서, 상기 데이타 회로는 복수개의 메모리 셀로 이루어진 메모리 셀군에 대응하여 복수개 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  63. 반도체 기억장치에 있어서, 복수 비트의 데이타의 기억이 가능한 n치(n은 3이상의 자연수) 기억 메모리 셀을 포함하며, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하고, 제p(p는 1이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1 페이지에 속하는 제1 메모리 셀에 제p 기록 동작을 행하고, 제2 페이지에 속하는 제2 메모리 제p 기록 동작을 행한 후, 상기 제1 메모리 셀에 제p+1의 기록 동작을 행하는 것을 특징으로 하는 반도체 기억장치.
  64. 반도체 기억 장치에 있어서, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록 동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지 검출할 때까지 상기 기록 수단에 의한 상기 메모리 셀에의 기록 동작을 반복하는 검증 수단을 포함하고, 제p(p는 1이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1 페이지에 속하는 제1 메모리 셀에 제p 기록 동작을 행하고, 제2 페이지에 속하는 제2 메모리 셀에 제p 기록 동작을 행한 후, 상기 제1 메모리 셀에 제p+1의 기록 동작을 행하는 것을 특징으로 하는 반도체 기억장치.
  65. 제63항 또는 제64항에 있어서, 상기 제1 메모리 셀로의 제 p+1 기록 동작에 이어서 상기 제2 메모리 셀에 제p+1 기록 동작을 행하는 것을 특징으로 하는 반도체 기억장치.
  66. 제64항에 있어서, 상기 제1 메모리 셀로의 제p 기록 동작 결과, 제1 메모리 셀에 원하는 기록이 행해졌는지를 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제2 메모리 셀로의 제p 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억장치.
  67. 제64항에 있어서, 상기 제2 메모리 셀로의 제p 기록 동작 결과, 제2 메모리 셀에 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제1 메모리 셀로의 제p+1의 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억장치.
  68. 제63항 내지 제 67항중 어느 한 항에 있어서, 상기 제p 기록 동작이 제1 기록 동작이고, 제p+1 기록 동작이 제2 기록 동작인 것을 특징으로 하는 반도체 기억장치.
  69. 제68항에 있어서, 상기 메모리 셀은 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 가지며, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하고,상기 메모리 셀이 "1"상태의 임계치 레벨인 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여 상기 제1 기록이 행해지고, 상기 메모리 셀을 "1"상태, "2"상태,...,"m-1"상태, "m"상태(m은 2 이상의 자연수)중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,...,"m-1"상태, "m"상태 중 어느 하나의 임계치 레벨인 경우에 상기 제2 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"k-1"상태, "k"상태(k는 m보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 갖는 것을 특징으로 하는 반도체 기억장치.
  70. 제63항 내지 제67항 중 어느 한 항에 있어서, 상기 메모리 셀은 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 갖고, "3"상태는 제3 임계치 레벨을 가지며, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 "1"상태, "2"상태,...,"r-1"상태, "r"상태(r은 2 이상의 자연수)중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"s-1"상태, "s"상태(s는 r보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j(j는 2 이상의 자연수)의 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,...,"s-1"상태, "s"상태 중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p+1 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"t-1"상태, "t"상태(t는 s보다 큰 자연수) 중 어느 하나의 임계치 레벨로 하는 j+1 기록 모드를 갖는 것을 특징으로 하는 반도체 기억 장치.
  71. 반도체 기억 장치에 있어서, 복수 비트의 데이타 기억이 가능한 n치(n은 3 이상의 자연수) 기억 메모리 셀을 포함하고, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하고, 제p(p는 1 이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타 기록시, 제1 페이지에 속하는 메모리 셀군에 제p 기록동작을 행하고, 제2 페이지에 속하는 메모리 셀군에 제p 기록 동작을 행한 후, 상기 제1 페이지에 속하는 메모리 셀군에 제p+1 기록 동작을 행하는 것을 특징으로 하는 반도체 기억장치.
  72. 반도체 기억 장치에 있어서, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록 동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지 검출할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작을 반복하는 검증 수단을 포함하고, 제p(p는 1이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1 페이지에 속하는 메모리 셀군에 제p 기록 동작을 행하고, 제2 페이지에 속하는 메모리 셀군에 제p 기록 동작을 행한 후, 상기 제1 페이지에 속하는 메모리 셀군에 제p+1의 기록 동작을 행하는 것을 특징으로 하는 반도체 기억장치.
  73. 제71항 또는 제72항에 있어서, 상기 제1 페이지에 속하는 메모리 셀군으로의 제p+1 기록 동작에 이어서 상기 제2 페이지에 속하는 메모리 셀군에 제p+1 기록 동작을 행하는 것을 특징으로 하는 반도체 기억장치.
  74. 제72항에 있어서, 상기 제1 페이지에 속하는 메모리 셀군으로의 제p 기록 동작 결과, 제1 페이지를 형성하는 메모리 셀군의 모든 메모리 셀에서 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제2 페이지에 속하는 메모리 셀군으로의 제p 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억장치.
  75. 제72항에 있어서, 상기 제2 페이지에 속하는 메모리 셀군으로의 제p 기록 동작 결과, 제2 페이지를 형성하는 메모리 셀군의 모든 메모리 셀에서 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제2 페이지에 속하는 메모리 셀군으로의 제p+1 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억장치.
  76. 제71항 내지 제75항중 어느 한 항에 있어서, 상기 제p 기록 동작이 제1 기록동작이고, 상기 제p+1 기록 동작이 제2 기록 동작인 것을 특징으로 하는 반도체 기억장치.
  77. 제76항에 있어서, 상기 메모리 셀은 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 갖고, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 3 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 "1"상태의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여 상기 제1 기록이 행해지고, 상기 메모리 셀을 "1"상태, "2"상태,...,"m-1"상태, "m"상태(m은 2이상의 자연수)중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,...,"m-1"상태, "m"상태 중 어느 하나의 임계치 레벨인 경우에 상기 제2 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"k-1"상태, "k"상태(k는 m보다 큰 자연수) 중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 갖는 것을 특징으로 하는 반도체 기억 장치.
  78. 제71항 내지 제75항 중 어느 한 항에 있어서, 상기 메모리 셀은 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 갖고, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 "1"상태, "2"상태,...,"r-1"상태, "r"상태(r은 2 이상의 자연수)중 어느 하나의 임계치 레벨인 경우에 상기 제p 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"s-1"상태, "s"상태(s는 r보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j(j는 2 이상의 자연수)의 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,...,"s-1"상태, "s"상태 중 어느 하나의 임계치 레벨인 경우에 상기 제p+1 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"t-1"상태, "t"상태(t는 s보다 큰 자연수) 중 어느 하나의 임계치 레벨로 하는 j+1 기록 모드를 갖는 것을 특징으로 하는 반도체 기억 장치.
  79. 제71항 내지 제78항중 어느 한 항에 있어서, 장치 내의 모든 페이지에 속하는 메모리 셀군에 대하여 각각 상기 제p 기록 동작이 행해진 후, 제1 페이지에 속하는 메모리 셀군에의 상기 제p+1 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억장치.
  80. 제63항 내지 제79항중 어느 한 항에 있어서, 상기 제p+1 기록 동작이 행해지는 횟수가 각 페이지마다 기억되고 이 횟수에 기초하여 기록순서가 결정되는 것을 특징으로 하는 반도체 기억장치.
  81. 기억 시스템에 있어서, 복수 비트의 데이타의 기억이 가능한 메모리 셀을 구비한 반도체 기억 장치를 복수개 기억부로서 포함하고, 상기 메모리 셀은 상기 각 반도체 기억 장치마다 각각 소정수의 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하고, 제p(p는 1이상의 자연수)의 기록 동작 및 제p+1 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1 반도체 기억장치내의 페이지에 속하는 메모리 셀군에 제p 기록 동작을 행하고, 제2 반도체 기억 장치 내의 페이지에 속하는 메모리 셀군에 동일한 제p 기록 동작을 행한 후, 상기 제1 반도체 기억장치 내의 페이지에 속하는 메모리 셀군에 제p+1 기록 동작을 행하는 것을 특징으로 하는 기억 시스템.
  82. 제81항에 있어서, 상기 제1 반도체 기억 장치 내의 페이지속에 속하는 메모리 셀군으로의 제p+1 기록동작에 이어서 상기 제2 반도체 기억 장치내의 페이지에 속하는 메모리 셀군에 제 p+1 기록동작을 행하는 것을 특징으로 하는 기억 시스템.
  83. 제82항에 있어서, 상기 제1 반도체 기억 장치 내의 일부의 페이지에 속하는 메모리 셀군에만 상기 제p+1 기록 동작을 행한 후, 상기 제2 반도체 기억 장치 내의 페이지에 속하는 메모리 셀군에 제p+1 기록 동작을 행하는 것을 특징으로 하는 기억 시스템.
  84. 제81항 내지 제83항중 어느 한 항에 있어서, 상기 제p 기록 동작이 제1 기록 동작이고, 상기 제p+1 기록 동작이 제2 기록 동작인 것을 특징으로 하는 기억 시스템.
  85. 제84항에 있어서, 상기 메모리 셀은 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 갖고, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고, n은 3 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하며, 상기 메모리 셀이 "1"상태의 임계치 레벨인 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여 상기 제1 기록이 행해지고, 상기 메모리 셀을 "1"상태, "2"상태,...,"m-1"상태, "m"상태(m은 2 이상의 자연수)중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,...,"m-1"상태, "m"상태중 어느 하나의 임계치 레벨인 경우에 상기 제2 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"k-1"상태, "k"상태(k는 m보다 큰 자연수) 중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 갖는 것을 특징으로 하는 기억 시스템.
  86. 제81항 내지 제83항중 어느 한 항에 있어서, 상기 메모리 셀은 1"상태는 제1 임계치 레벨을 갖고, "2"상태는 제2 임계치 레벨을 갖고, "3"상태는 제3 임계치 레벨을 갖고, "i"상태(i는 n이하의 자연수이고 n은 4 이상의 자연수)는 제i 임계치 레벨을 갖는 n치를 기억하며, 상기 메모리 셀이 "1"상태, "2"상태,...,"r-1"상태, "r"상태(r은 2 이상의 자연수)중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"s-1"상태, "s"상태(s는 r보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j(j는 2 이상의 자연수)의 기록 모드와, 상기 메모리 셀이 "1"상태, "2"상태,...,"s-1"상태, "s"상태 중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p+1 기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 "1"상태, "2"상태,...,"t-1"상태, "t"상태(t는 s보다 큰 자연수) 중 어느 하나의 임계치 레벨로 하는 j+1 기록 모드를 갖는 것을 특징으로 하는 반도체 기억 시스템.
  87. 제81항 내지 제86항중 어느 한항에 있어서, 상기 기억부를 구성하는 모든 반도체 기억 장치 내의 모든 페이지에 속하는 상기 메모리 셀군에 대하여 각각 상기 제p 기록 동작이 행해진 후, 제1 반도체 기억 장치 내의 페이지에 속하는 메모리 셀군으로의 상기 제p+1 기록 동작이 행해지는 것을 특징으로 하는 기억 시스템.
  88. 제81항 내지 제87항중 어느 한 항에 있어서, 상기 반도체 기억 장치의 동작을 제어하는 수단을 더 포함하는 것을 특징으로 하는 기억 시스템.
  89. 제88항에 있어서, 상기 반도체 기억 장치의 동작을 제어하는 수단은 상기 페이지를 형성하는 상기 각 메모리 셀군으로의 기록 순서를 제어하는 것을 특징으로 하는 기억 시스템.
  90. 제89항에 있어서, 상기 기록순서는 페이지 단위로 결정되는 것을 특징으로 하는 기억 시스템.
  91. 제89항에 있어서, 상기 기록순서는 장치 단위로 결정되는 것을 특징으로 하는 기억 시스템.
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