KR100271943B1 - 기억 시스템 - Google Patents

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도모하루 다나까
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니시무로 타이죠
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Abstract

본 발명의 다치 기억의 메모리셀을 포함하면서도, 특히 재기록에 관한 내구성이 풍부한 기억 시스템을 제공하는 것을 목적으로 한다.
n치(n은 3 이상의 자연수로, 예를 들면 4)를 기억하는 메모리셀을 포함하는 기억부를 갖는 기억 시스템으로서 소정의 재기록 횟수까지는 메모리셀을 n치 기억의 메모리셀로서 사용하고, 소정의 재기록 횟수 이후는 메모리셀을 m치 기억(m은 n 미만의 자연수로, 예를 들면 3)의 메모리셀로서 사용한다. 이와 같이 소정의 재기록 횟수를 경계로 하여 1개의 메모리셀에 기억되는 정보(치)의 수를, 감소해 간다.

Description

기억 시스템
본 발명은 기억 시스템, 예를 들면 전기적으로 재기록 가능한 다치 기억 불휘발성 반도체 기억 장치(EEPROM)에 의해 구성되는 기억 시스템에 관한 것이다.
최근, 전기적으로 재기록 가능한 불휘발성 반도체 장치(EEPROM)중 하나로서 NAND셀형 EEPROM이 제안되어 있다.
이 EEPROM은 전하 축적층으로서의 예를 들면 부유 게이트와 제어 게이트가 적층된 n 채널 FETMOS 구조의 복수의 메모리셀을, 이들 소스, 드레인을 인접하는 것끼리 공유하는 형태로 직렬 접속하고, 이것을 1단위로서 비트선에 접속하는 것이다.
제36도는 메모리셀 어레이의 1개의 NAND 셀 부분을 도시한 도면으로서, 제36(a)도는 평면도, 제36(b)도는 등가 회로도이다. 제37도는 단면도로서, 제37(a)도는 제36(a)도 중의 A-A′선을 따르는 단면도, 제37(b)도는 제36(a)도 중의 A-A′선을 따르는 단면도, 제37(b)도는 제36(a)도 중의 B-B′선을 따르는 단면도이다.
p형 실리콘 기판(또는 p형 웰)(11)에는 소자 분리 산화막(12)으로 둘러싸인 소자 영역이 설치된다. 소자 영역에는 NAND 셀이 형성되고, NAND 셀이 복수개 모임으로써 메모리셀 어레이가 형성된다.
제36도 및 제37도을 참조하여, 1개의 NAND 셀에 주목하여 설명한다.
제36도및 제37도에 도시한 장치에서는 8개의 메모리셀 M1 내지 M8이 직렬로 접속되어 1개의 NAND 셀을 구성하고 있다. 메모리셀은 각각, 기판(11) 위에, 게이트 절연막(13)을 통해 형성된 부유 게이트(14)(14-1, 14-2‥‥ 14-8)를 갖고 있다. 부유 게이트(14) 위에는 제2 게이트 절연막(15)을 통해 제어 게이트(16)가 형성되어 있다. 메모리셀의 소스, 드레인인 n 형 확산층(17)은 각각, 인접하는 메모리셀 끼리 공유된다. 이로써, 8개의 메모리셀은 상호 직렬로 접속된다.
NAND 셀의 드레인측, 소스측에는 각각, 메모리셀의 부유 게이트(14-1 내지 14-8), 제어 게이트(16-1 내지 16-8)와 동시에 형성된 제1 선택 게이트(14-6, 16-9), 및 제2 선택 게이트(14-10, 16-10)가 설치된다. 메모리셀 등의 소자가 형성된 기판(11)의 상측은 CVD 산화막(17)에 의해 덮어져 있다. CVD 산화막(17) 위에는 비트선(18)이 배치되어 있다. NAND 셀의 제어 게이트(16)는 행방향으로 연속하여 형성되고, 행방향으고 인접하는 NAND 셀끼리 공통이 되어, 워드선(제어 게이트 CG1, CG2, …, CG8)으로서 기능한다. 선택 게이트(14-9, 16-9, 및 14-10, 16-10)는 각각, 제어 게이트(16-1 내지 16-8)와 마찬가지로 행 방향으로 연속하여 형성되고, 행 방향으로 인접한 NAND 셀끼리 공통되어, 선택 게이트 SG1, SG2로서 기능한다.
제38도는 상기 NAND 셀이 매트릭스형으로 배열된 메모리셀 어레이의 등가 회로도이다.
제38도에 도시한 바와 같이 소스선은 컨택트(contact)를 통해 알루미늄이나, 도전성의 폴리실리콘 등으로 구성되어 있는 기준 전위 배선에 접속된다. 소스선과 기준 전위 배선과의 컨택트는 예를 들면 64개의 비트선마다. 1개 부분에 설치된다. 기준 전위 배선은 예를 들면 동작 모드에 따라서 소스선에 부여하는 전위를 제어하는 주변 회로(도시 안됨)에 접속되어 있다.
제어 게이트 CG1, CG2, …, 제1, 제2 선택 게이트 SG1, SG2는 행방향으로 연속적으로 배치된다. 통상, 제어 게이트에 이어지는 메모리셀의 집합을 페이지(1 페이지)라고 부르고, 1조의 드레인측(제1 선택 게이트) 및 소스측(제2 선택 게이트)의 선택 게이트에 의해서 끼워진 상기 페이지의 집합을, NAND 블록(1NAND 블럭), 또는 블럭(1블럭)이라고 부른다. 1페이지는 예를 들면 256바이트(256×8)개의 메모리셀로 구성된다. 1페이지분의 메모리셀은 거의 동시에 기록이 행해진다. 1블럭은 예를 들면 2048바이트(2048×8) 개의 메모리셀로 구성된다. 1블럭분의 메모리 셀은 거의 동시에 소거된다.
NAND 형 EEPROM의 동작은 다.음과 같다.
데이타 기록은 비트선으로부터 먼 쪽과 메모리셀로부터 순서대로 행해진다.
선택된 메모리셀의 제어 게이트에는 승압된 기록 전압 VPP (=20V 정도)를 인가하고, 다른 비선택 메모리셀의 제어 게이트, 및 제1 선택 게이트에는 각각, 중간 전위(=10V 정도)를 인가하고, 비트선에는 데이타에 따라서, OV(“0” 기록), 또는 중간 전위(“1” 기록)를 인가한다. 이 때, 비트선의 전위는 선택되어 있는 메모리셀로 전달된다. 데이타가 “0”일 때에는 선택되어 있는 메모리셀의 부유 게이트와 기판사이에, 높은 전압이 걸리고, 기판으로부터 부유 게이트에, 전자가 터널 주입되어, 임계치 전압이 정(+)방향으로 이동한다. 데이타가 “1”일 때에는 임계치 전압은 변화하지 않는다.
데이타 소거는 블럭 단위로 거의 동시에 행해진다.
즉, 소거를 행하는 블럭에 포함되어 있는 모든 제어 게이트, 선택 게이트를 0V로 하고, p 형 실리콘 기판(또는 p 형 월 및 H 형 기판)에, 승압된 승압 전위 VppE (20V 정도)를 인가한다. 한편, 소거를 행하지 않는 블럭에 포함되어 있는 제어 게이트 선택 게이트에는 상기 승압 전위 VppE를 인가한다. 이에 따라, 소거가 행해지는 블럭의 메모리셀에서, 부유 게이트에 축적되어 있던 전자가 p 형 실리콘 기판(또는 웰)으로 방출되고, 임계치 전압이 부(-)의 방향으로 이동한다.
데이타 판독 동작은 비트선을 프리차지한 후, 비트선을 부유하고, 선택된 메모리셀의 제어 게이트를 0V, 그외의 메모리셀의 제어 게이트, 선택 게이트를 전원전압 Vcc (예를 들면 3V), 소스선을 0V로 하고, 선택되어 있는 메모리셀에서, 전류가 흐르는지의 여부를 비트선에 검출함으로써 행해진다. 즉, 메모리셀에 기록된 데이타가 “0” (메모리셀 임계치 Vth>0) 이면 메모리셀은 오프가 되기 때문에, 비트선은 프리차지 전위를 보유하지만, “1” (메모리셀 임계치 Vth<0) 이면 메모리셀은 온하여 비트선은 프리차지 전위로부터 △V만큼 내려간다. 이들 비트선 전위를, 센스증폭기로 검출함으로써, 메모리셀의 데이타가 판독된다.
또한 최근에는 EEPROM의 대용량화를 실현하는 수법의 하나로서, 1개의 셀에 3치 이상의 정보를 기억시키는 다치 기억셀이 알려져 있다.(예를 들면 특개평 7-93979호, 특개평 7-161852호).
제39도는 하나의 메모리셀에, 4개의 기록 상태를 설정함으로써, 4치를 기억하는 경우의 메모리셀 임계치 전압과, 4개의 기록 상태(4치 데이타 “0”, “1”, “2”, “3”)와의 관계를 도시한 도면이다.
데이타 “0”인 상태는 소거 후의 상태와 동일하고, 예를 들면 부(-)임계치를 갖는다. 데이타 “1”인 상태는 예를 들면 0.5V에서부터 0.8V사이의 임계치를 갖는다. 데이타 “2”인 상태는 예를 들면 1.5V에서부터 1.8V사이의 임계치를 갖는다. 데이타 “3”인 상태는 예를 들면 2.5V에서부터 2.8V사이의 임계치를 갖는다.
따라서 메모리셀 M의 제어 게이트 CG에 판독 전압 VCG2R을 인가하여, 메모리셀이 “ON”이나 “OFF”함으로써, 메모리셀의 데이타가 「“0”, “1” 중 어느 하나나, “2”, “3” 중 어느 하나」인 것을 검출할 수 있다. 계속해서, 판독 전압 VCG3R, VCGIR를 인가함으로써 메모리셀의 데이타가 완전하게 검출된다. 판독 전압 VEG1R, VCG2R, VCG3R은 예를 들면 각각 0V, 1V, 2V가 된다.
또한, 전압 VCG1V, VCG1V, VCG3V는 검증 전압이라고 불리고, 데이타 기록시에는 이들 검증 전압을 제어 게이트에 인가하여 메모리셀 M의 상태를 검출하고, 충분히 기록이 행해지는지의 여부를 체크한다. 검증 전압 VCG1V, VCG2V, VCC3V는 예를 들면 각각 0.5V, 1.5V, 2.5V로 된다.
플래쉬 메모리에서는 재기록 횟수에 대해 2치 메모리셀에서, 예를 들면 100만회의 제한이 있다. 이 재기록 횟수의 제한은 예를 들면 기록 상태의 메모리셀의 부유 게이트로부터 기판으로 부유 게이트에 저장된 전자가 누설됨으로써 생긴다. 제39도의 데이타 “1” 상태의 메모리셀로부터, 전자가 누설함으로써, 메모리셀이 데이타 “0”의 상태가 되면, 기록 데이타는 파괴되게 된다.
메모리셀에 다치 데이타를 기억하면, 상태간의 전압차(예를 들면 제39도의 “3” 상태와 “2” 상태사이의 전압차)가 작아진다. 그 결과, 근소한 양의 전자가 기판으로 누설해도, 데이타가 “3”의 상태에서, “2”의 상태로 변해버린다. 또한, 메모리셀을 다치화하면, 임계치가 가장 큰 상태(제39도에서는 “3” 상태) 의 임계치가 커지기 때문에, 부유 게이트와 기판사이의 전계가 커진다. 그 결과 부유 게이트로부터의 전자의 누설량이 커진다.
이상의 사정으로부터, 메모리셀을 다치화할수록 신뢰성, 특히 데이타의 재기록 횟수에 대한 신뢰성이 악화되어 재기록 횟수의 제한치가 감소하고, 예를 들면 50만회가 된다. 결과로서, 장치의 내구성(장치의 수명)이 손상된다.
종래의 메모리 카드(예를 들면 K. Niijima, IBM J RES. DEVEL0P. VOL. 39NO. S SEPTEMBER 1995)에서는 블럭마다 재기록 횟수를 기록하고, 재기록 횟수가, 예를 들면 100만회를 넘은 경우에는 상기 블럭을 사용하지 않도록 하고 있다. 그러나, 이 방식에서도, 다치 기억화하면 할수록, 메모리 카드의 사용 횟수는 2치 기억일 때보다도 감소한다.
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 그 목적은 다치 기억의 메모리셀을 포함하면서도, 특히 재기록에 관한 내구성이 풍부한 기억 시스템을 제공하는 것에 있다.
또한, 다른 목적은 상기 목적을 달성하는 기억 시스템에 필요한, 몇개의 신규 시스템 요소를 포함한 기억 시스템을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명에서는 n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 갖는 기억 시스템에 있어서, 소정의 재기록 횟수까지는 상기 메모리셀을 n 치 기억의 메모리셀로서 동작시키고, 상기 소정의 재기록 횟수 이후는 상기 메모리셀을 m 치 기억(m은 n 미만의 자연수)의 메모리셀로서 동작시키는 것을 특징으로 한다.
또한, n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 갖는 기억 시스템에 있어서, 소정의 재기록 횟수까지는 상기 메모리셀을 n 치 기억의 메모리셀로서 동작시키고, 상기 소정의 재기록 횟수 이후는 상기 메모리셀을 2치 기억의 메모리셀로서 동작시키는 것을 특징으로 한다.
또한, n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 갖는 기억 시스템에 있어서, 제n 재기록 횟수까지는 상기 메모리셀을 n 치 기억의 메모리셀로서 동작시키고, 제n 재기록 횟수 이후 제(n-1)의 재기록 횟수까지는 상기 메모리셀을 (n-1)치 기억의 메모리셀로서 동작기키고, 제(i+1)(i는 2이상의 자연수)의 재기록 횟수이후, 제i의 재기록 횟수까지는 상기 메모리셀을 i치 기억의 메모리셀로서 동작시키는 것을 특징으로 한다.
또한, 상기 메모리 셀에서의 n 치 기억에서 m 치 기억, 2치 기억 또는 (n-1)치 기억으로의 변경, 또는 (i+1) 치 기억에서, i 치 기억으로의 변경을 상기 기억부를 포함하는 메모리칩 단위로 행하는 것을 특징으로 한다.
또한, 상기 기억부는 소정의 수의 상기 메모리셀로 구성되고, 데이타의 기록 또는 데이타의 소거를 일괄해서 행하는 단위가 되는 메모리셀 블럭을 포함하고, 상기 메모리 셀에서의 n 치 기억에서 m 치 기억, 2치 기억 또는 (n-1) 치 기억으로의 변경, 또는 (i+1)치 기억에서 i치 기억으로의 변경을, 상기 메모리셀 블럭 단위로 행하는 것을 특징으로 한다.
또한, 상기 메모리 셀이 m 치 기억, 2치 기억, (n-1) 치 기억 및 1 치 기억 중 어느 하나로 변경된 후, m 치 기억, 2치 기억, (n-1) 치 기억 및 i 치 기억에 있어서의 재기록 횟수가 제한 횟수에 달한 후는 상기 메모리셀을 사용하지 않는 것을 특징으로 한다.
또한, 상기 메모리셀이 m 치 기억, 2치 기억, (n-1) 치 기억 및 i 치 기억 중 어느 하나로 변경된 후, m 치 기억, 2치 기억, (n-1) 치 기억 및 i 치 기억에 있어서의 재기록 횟수가 제한 횟수에 달한 후에는 상기 메모리셀에 데이타의 기록, 및 데이타의 소거를 하지 않는 것을 특징으로 한다.
또한, n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 갖는 기억 시스템으로서, 상기 메모리셀이 몇 치의 데이타를 보유하고 있는지의 여부를 기억하는 레벨 기억 수단을 더 포함하는 것을 특징으로 한다.
또한, n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 갖는 기억 시스템으로서, 상기 메모리셀을 n 치로 동작시키는 n 치 동작 모드, 및 상기 메모리셀을 m 치(m은 n 미만의 자연수)로 동작시키는 H 치 동작 모드를 더 포함하는 것을 특징으로 한다.
또한, n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 가지며, 상기 메모리셀로의 데이타의 기록 또는 소거시에, 상기 메모리셀에 대한 데이타의 기록 동작 또는 소거 동작, 및 상기 데이타의 메모리셀로의 기록 상태 또는 소거 상태를 검출하는 검증 판독 동작을 반복하는 기억 시스템에 있어서, 상기 기록 동작 또는 소거 동작과 검증 판독 동작의 반복 횟수인 검증수를 모니터하여, 이 검증수가 소정의 횟수에 달한 뒤(후), 상기 메모리셀에서의 n 치 기억으로부터 m치 기억, 2치 기억 또는 (n-1) 치 기억으로의 변경, 또는 (i+1) 치 기억으로부터 i치 기억으로의 변경을 행하는 것을 특징으로 한다.
또한, p치(p는 2이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 지니고, 상기 메모리셀로의 데이타의 기록 또는 소거시에, 상기 메모리셀에 대한 데이타의 기록 동작 또는 소거 동작, 및 상기 데이타의 메모리셀로의 기록 상태 또는 소거 상태를 검출하는 검증 판독 동작을 반복하는 기억 시스템에 있어서, 상기 기록 동작 또는 소거 동작과 검증 판독 동작의 반복 횟수인 검증수를 모니터하고, 이 검증수가 소정의 횟수에 달한 후는 상기 메모리셀을 사용하지 않는 것을 특징으로 한다.
또한, p 치(p는 2이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 가지며, 상기 메모리셀로의 데이타의 기록 또는 소거시에 상기 메모리셀에 대한 데이타의 기록 동작 또는 소거 동작, 및 상기 데이타의 메모리셀로의 기록 상태 또는 소거 상태를 검출하는 검증 판독 동작을 반복하는 기억 시스템에 있어서, 상기 기록 동작 또는 소거 동작과 검증 판독 동작의 반복 횟수인 검증수를 모니터하고, 이 검증수가 소정의 횟수에 달한 후는 상기 메모리셀에 데이타의 기록, 및 데이터의 소거를 하지 않는 것을 특징으로 한다.
제1도는 본 발명의 제1 실시 형태에 관한 다치 NAND형 플래쉬 메모리의 임계치 전압과 4치 데이타와의 관계를 도시한 도면.
제2(b)도, 제2(b)도, 제2(c)도는 각각 본 발명의 제1 실시 형태에 관한 다치 NAND형 플래쉬 메모리의 임계치 전압과 3치 데이타와의 관계를 도시한 도면.
제3(a)도, 제3(b)도는 각각 본 발명의 제1 실시 형태에 관한 다치 NAND형 플래쉬 메모리의 임계치 전압과 2치 데이타와의 관계를 도시한 도면.
제4도는 본 발명의 제2실시 형태에 관한 플래쉬 메모리의 구성도.
제5도는 제4도에 도시한 플래쉬 메모리 칩의 구성도.
제6도는 본 발명의 제2 실시 형태의 변형에 관한 기억 시스템의 구성도.
제7도는 본 발명의 제3 실시 형태에 관한 제1 기억 시스템의 동작 흐름을 도시한 도면.
제8도는 본 발명의 제3 실시 형태에 관한 제2 기억 시스템의 동작 흐름을 도시한 도면.
제9도는 본 발명의 제3실시 형태에 관한 제3기억 시스템의 동작 흐름을 도시한 도면.
제10도는 본 발명의 제3 실시 형태에 관한 제7 기억 시스템의 동작 흐름을 도시한 도면.
제11도는 본 발명의 제3 실시 형태에 관한 제8 기억 시스템의 동작 흐름을 도시한 도면.
제12도는 본 발명의 제3실시 형태에 관한 제9기억 시스템의 동작 흐름을 도시한 도면.
제13도는 본 발명의 제3 실시 형태에 관한 제10 기억 시스템의 동작 흐름을 도시한 도면.
제14도는 본 발명의 제3 실시 형태에 관한 제11 기억 시스템의 동작 흐름을 도시한 도면.
제15도는 본 발명의 제3 실시 형태에 관한 제12 기억 시스템의 동작 흐름을 도시한 도면.
제16도는 본 발명의 제3 실시 형태에 관한 제13 기억 시스템의 동작 흐름을 도시한 도면.
제17도는 본 발명의 제4 실시 형태에 관한 다치 기억식 EEPROM의 구성을 도시한 구성 도.
제18도는 제17도에 도시한 메모리셀 어레이 및 데이타 회로의 구성을 도시한 구성도.
제19도는 본 발명의 제4 실시 형태에 관한 다치기억식 EEPROM의 임계치 전압과 4치 데이타와의 관계를 도시한 도면.
제20도는 제17도에 도시한 메모리셀 어레이 및 데이타 회로의 회로도.
제21도는 판독 동작시의 타이밍도.
제22도는 플립플롭의 노드의 전위와 4치 데이타와의 관계를 도시한 도면.
제23도는 플립플롭의 노드의 전위와 4치 데이타와의 관계를 도시한 도면.
제24도는 플립플롭의 노드의 전위와 4치 데이타와의 관계를 도시한 도면.
제25도는 기록 동작시의 타이밍도.
제26도는 기록 검증 동작시의 타이밍도.
제27도는 기록 검증 동작시의 타이밍도.
제28도는 본 발명의 제4실시 형태에 관한 다치 기억식 EEPROM의 임계치 전압과 2치 데이타와의 관계를 도시한 도면.
제29도는 플립플롭의 노드의 전위와 2치 데이타와의 관계를 도시한 도면.
제30도는 기록 동작시의 타이밍도.
제31도는 기록 검증 동작시의 타이밍도.
제32도는 판독 동작시의 타이밍도.
제33도는 본 발명의 제5 실시 형태에 관한 제1 기억 시스템의 동작 흐름을 도시한 도면.
제34도는 본 발명의 제5 실시 형태에 관한 제2 기억 시스템의 동작 흐름을 도시한 도면.
제35도는 본 발명의 제5실시 형태에 관한 제3 기억 시스템의 동작 흐름을 도시한 도면.
제36도는 메모리셀 어레이의 NAND셀 부분을 도시한 도면으로서 제36(a)도는 평면도, 제36(b)도는 등가 회로도.
제37도는 단면도로서, 제37(a)도는 제36(a)도 중의 A-A′을 따르는 단면도, 제36(b)도는 제37(a)도 중의 B-B′선을 따르는 단면도.
제38도는 NAND 셀이 매트릭스형으로 배열된 메모리셀 어레이의 등가 회로도.
제39도는 메모리셀의 임계치 전압과 4치 데이타와의 관계를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 어레이 2 : 제어 게이트·선택 게이트 구동 회로
3 : 데이터 회로 4 : 데이터 입출력 버퍼
5 : 어드레스 버퍼 6 : 데이터 제어 회로
M : 메모리셀 S : 선택 트랜지스터
SG : 선택 게이트 CG : 제어 게이트
BL : 비트선 Qn : n 채널 MOS 트랜지스터
Qp : p 채널 MOS 트랜지스터 Qd : 공핍형 n 채널 MOS 트랜지스터
FF : 플립플롭 I : 인버터
G : NAND 논리 회로
이하, 본 발명의 실시 형태를, 다치 NAND 형 플래쉬 메모리를 예로 들어 설명 하기로 한다.
제1도 내지 제3도는 각각, 본 발명의 제1 실시 형태에 관한 다치 NAND 형 플래쉬 메모리의 각 기억 모드마다.의 임계치 전압과 다치 데이터와의 관계를 도시한 도면이다.
제1도에는 4치 동작 모드일 때의 임계치 전압과 4치 데이타의 관계의 하나의 예가, 도2(a)도 내지 제2(c)도에는 3치 동작 모드일 때의 임계치 전압과 3치 데이터의 관계의 3가지 예가, 제3(a)도, 제3(b)도에는 2치 동작 모드일 때의 임계치 전압과 2치 데이타의 관계의 두개의 예가 각각 표시되어 있다.
제1도 내지 제3도의 각 도면에서, “0”은 소거 상태, “1”, “2”, “3”은 각각 기록상태이다. 다치 NAND 형 플래쉬 메모리의 칩 내부의 동작(기록, 판독, 소거 등)은 특개평 7-93979호, 특개평 7-161852호, 특원평 7-295137호, 특원평 8-61443호, 특원평 8-61445호 등에 기재되어 있는 비와 같다.
상술한 바와 같이 EEPROM의 분야에서는 다치화하면 할수록, 재기록 가능한 횟수가 감소한다. 예를 들면 제1도에 도시한 바와 같은 4치의 기억 상태를 취하는 4치 셀에서는 50만회, 제2도에 도시한 바와 같은 3치의 기억 상태를 취하는 3치 셀에서는 80만회, 제3도에 도시한 바와 같은 2치의 기억 상태를 취하는 2치 셀에서는 100만회가 각각, 재기록 가능한 범위이다.
본 발명에 의하면, 우선, 50만회의 재기록이 될 때까지는 메모리셀을 제1도에 도시한 바와 같은 기억 상태를 취하는 4치 셀을 사용한다. 50만회의 재기록이 된후, 80만회의 재기록이 될 때까지는 제2(a)도 내지 제2(c)도에 도시한 바와 같은 3치 셀을 사용한다. 80만회의 재기록 이후에는 제3도에 도시한 바와 같은 2치 셀을 사용한다.
또한, 장치의 동작의 방법을 간략화하기 위해서, 50만회의 재기록이 될 때까지는 4치 셀을 사용하고, 50만회의 재기록이 된 후, 2치 셀을 사용하도록 해도 좋다.
이와 같이 4치 셀의 재기록 횟수의 한도를 넘은 경우에는 3치 셀, 또는 2치 셀을 사용함으로써, 플래쉬 메모리의 사용 횟수를, 늘릴 수 있다. 따라서, 종래의 다치 기억의 플래쉬 메모리보다도, 특히 재기록에 관한 내구성이 향상한다.
상기한 내구성은 플래쉬 메모리군, 즉 칩의 내구성이 향상되는 것은 물론이고, 이 플래쉬 메모리를 여러가지 메모리 장치(예를 들면 메모리 카드 등) 속에 내장함으로써, 상기 메모리 장치의 내구성에 대해서도 향상된다.
메모리셀을 4치로서 동작시킬지, 혹은 3치로서 동작시킬지, 또는 2치로서 동작시킬지는 칩의 외부로부터 플래쉬 메모리에 코맨드를 입력함으로써 제어해도 좋다. 즉, 플래쉬 메모리 내부의 동작 모드로서 4치용의 기록 동작 모드(또는 동작 방법) / 판독 동작 모드(또는 동작 방법), 3치용의 기록 동작 모드(또는 동작 방법)/ 판독 동작 모드(또는 동작 방법), 2치용의 기록 동작 모드(또는 동작 방법) / 판독 동작 모드(또는 동작 방법)를 각각 갖게 하고, 이들 동작 모드(또는 동작 방법) 중 어느 하나를, 코맨드의 입력에 의해 선택하여 각각의 동작을 제어해도 좋다.
또는 메모리셀을 4치로서 동작시킬지, 혹은 3치로서 동작시킬지, 혹은 2치로서 동작시키는지를 플래쉬 메모리를 제어하는 컨트롤러로부터 입력하는 기록 데이타에 의해 제어하도록 해도 좋다. 즉 플래쉬 메모리의 내부 동작은 바꾸지 않고서, 외부에서부터 입력하는 기록 데이타를, 4치, 3치, 2치로 순차,또는 4치, 2치로 제어한다. 즉, 4치 셀로서 동작시킬 때에는 「“0”, “1”, “2”, “3”」의 4치를 입력하고, 3치 셀로서 동작시킬 때에는 「“0” “1”, “2”」의 3치를 입력하고, 2치 셀로서 동작시킬 때에는 「“0”, “1”」의 2치를 입력하도록, 각각의 입력 데이타치를 제어해도 좋다.
또한, 2치 셀로서의 재기록 횟수의 한도를 넘은 경우에는 상기 셀은 사용하지 않도록 해도 좋다.
또한, 2치 셀로서의 재기록 횟수의 한도를 넘은 경우에는 상기 셀에는 데이타의 기록, 또는 데이타의 소거를 하지 않도록 해도 좋다. 이 경우에는 상기 셀은 재기록을 행하지 않는 것뿐이므로, ROM으로서 사용하는 것이 가능하다. 또, ROM으로서 사용될 때에는 셀의, 특히 터널 산화막의 열화의 정도가, 기억 보유 기간을 좌우한다. 그러나, 재기록 횟수가 한도에 달했다고 해도, 통상 셀에는 ROM으로서 견딜 만큼의 신뢰성이 충분히 남아 있다. 왜냐하면, 재기록 횟수의 한도는 터널 산화막이 사용에 견딜 수 없게 될 때까지, 어느 정도의 마진을 예상하여 설정되기 때문이다.
다음에, 본 발명의 제2 실시 형태에 관한 기억 시스템에 관해서 설명하기로 한다.
제4도는 제2 실시 형태에 관한 플래쉬 메모리의 구성도이다.
제4도에 도시한 바와 같이 컨트롤러(100)는 k 개(k는 자연수)의 다치NAND형 플래쉬 메모리의 칩(101-1 내지 101-K)의 동작을 제어한다.
제5도는 제4도에 도시한 다치 NAND 형 플래쉬 메모리의 칩(101)의 구성도이다. 제4도에 도시한 칩(101)에는 복수의 메모리셀이 포함되어 있고, 이들 메모리셀은 각각, 제1 실시 형태에서 설명한 것과 마찬가지로, 다치 기억 레벨에 따른 임계치 전압 분포를 갖는다. 임계치 전압 분포는 예를 들면 제1도 내지 제3도와 동일하며, 제1도 내지 제3도에 도시한 바와 같이 “0”은 소거 상태, “1”, “2”, “3”은 기록 상태이다.
다치 NAND 형 플래쉬 메모리의 칩 내부의 동작(기록, 판독, 소거 등)은 특개평 7-93979호, 특개평 7-161852호, 특원평 7-295137호, 특원평 8-61443호, 특원평 8-61445호 등에 기재되어 있는 바와 같다.
동시에 기록을 행하는 단위인 1페이지는 528바이트개의 메모리셀로 구성되고, 그 중에 예를 들면 512바이트개의 메모리셀이 데이타 영역, 나머지의 16바이트개의 메모리셀이 논리 어드레스와 물리 어드레스의 대응을 도시한 어드레스 변환 테이블이나, 오류 정정 코드(Error Correcting Code : ECC)를 기억한다.
제5도에서는 1개의 칩은 512블럭으로 구성되고, 동시에 소거를 행하는 단위인 1블럭은 16페이지로 구성된다. 예를 들면 선두 블럭 Block0은 시스템 영역으로서 사용한다. 즉, Block0에는 각 블럭의 재기록 횟수나 어느 블럭이 파손되어 있는지, 또는 블럭·시퀀스 번호S를 기억해 두면 된다. 이하에서는 재기록 횟수를 기억하는 부분을 재기록 횟수 기록 영역이라고 부른다. 블럭 시퀀스 번호S 등의 설명의 상세한 내용은 공지예 N.Niijima ; IBM J. RES. DEVEL0P VOL. 39 NO. 5 SEPTEMBER 1995에 기재되어 있다. 이 경우, 기록·소거를 반복할 때마다. 재기록 횟수가 기억되어 있는 선두 블럭의 재기록이 발생한다. 이와 같이 시스템 블럭에서는 재기록이 빈번히 행해지기 때문에, 시스템 영역의 메모리셀의 수명이 다른 데이타 영역의 메모리셀의 수명보다도 짧아지는 경우가 있다.
제6도는 제2 실시 형태의 변형에 관한 기억 시스템의 구성도이다.
상기한 바와 같이 시스템 영역의 메모리셀의 수명이 다른 데이타 영역의 메모리셀의 수명보다도 짧아지는 경우에는 제6도에 도시한 바와 같이 재기록 횟수 기록 영역 등의 시스템 영역을 기억하는 DRAM(102)를 구비해도 좋다. 전원 투입시(동작 시간)에 플래쉬 메모리의 시스템 영역의 데이타를 판독하여 DRAM에 기억시킨다. 그 후, 데이타의 기록, 소거, 재기록 등에는 시스템 영역의 재기록이 발생하지만, 이때에는 DRAM에 기억된 시스템 영역을 재기록하면 된다. DRAM 상의 시스템 영역의 데이타에 기초하여, 전원을 오프시, 혹은 일정시간마다. 플래쉬 메모리의 시스템 영역의 데이타를 재기록하면 된다.
이와 같이 동작시의 시스템 영역의 재기록은 DRAM내의 데이타에 대해서 행함으로써 플래쉬 메모리내의 시스템 영역이 빈번히 재기록되는 것을 방지할 수 있다.
또한, 데이타의 기록, 소거, 재기록시에 어드레스 변환 테이블의 재기록이 필요한 경우에는 어드레스 변환 테이블의 내용도 DRAM에 기억되어 재기록도 DRAM 내에서 행하면 된다.
이 실시 형태에서는 4치 플래쉬 메모리를 예로 들어, 설명을 하기로 한다.
예를 들면 제1도와 같은 4치 메모리셀에서는 50만회, 제3(a)도, 제3(b)도와 같은 2치 메모리셀에서는 100만회 재기록 가능하다.
이 실시 형태에 의하면, 우선, 50만회 재기록이 될 때까지는 메모리셀을 제1(a)도와 같은 4치 셀로서 4치 모드로 사용한다. 각 블럭의 재기록 횟수는 전원 오프시에는 플래쉬 메모리상의 시스템 영역의 재기록 횟수 기록 영역에, 전원 투입시(동작시)에는 DRAM의재기록 횟수 기록 영역에 기억된다.
50만회 재기록한 후에는 제3(a)도, 제3(b)도와 같이 2치 셀로서 2치 모드로 사용한다. 4치 모드와 2치 모드의 전환은 1페이지 단위, 또는 1블럭 단위로 행해도 좋고, 복수의 블럭 단위로 행해도 좋고, 칩 단위로 행해도 좋다. 각 페이지, 각 블럭, 혹은 각 칩이 2치 모드일지, 혹은 4치 모드일지를 보유하는 레벨 기억 수단은 전원 오프시에는 플래쉬 메모폭의 시스템 영역에 동작 모드에 관한 정보를 기억하고, 전원 투입시(동작시)에는 DRAM에 기억하면 된다. 그리고, 전원 투입시에 레벨 기억수단을 판독함으로써 메모리셀을 몇 치로 동작시키는가를 결정할 수 있다.
이와 같이 4치 셀로서의 재기록 횟수일 한도를 넘은 경우에는 2치 셀로서 사용함으로써 플래쉬 메모리의 사용 횟수를 증가할 수 있다.
메모리셀을 4치로서 동작시킬지, 혹은 2치로서 동작시킬지는 컨트롤러(100)로부터 플래쉬 메모리에 코맨드를 입력함으로써 제어해도 좋다. 즉, 플래쉬 메모리 내부의 동작 모드로서 4치용의 기록 동작 모드(또는 동작 방법) / 판독 동작 모드(또는 동작 방법), 2치용의 기록 동작 모드(또는 동작 방법) / 판독 동작 모드(또는 동작 방법)를 갖게 하고, 이들 동작 모드(또는 동작 방법) 중 어느 하나를, 코맨드의 입력에 의해 선택하여, 각각의 동작을 제어해도 좋다.
또는 메모리셀을 4치로서 동작시킬지, 혹은 2치로서 동작시키는지를, 플래쉬 메모리를 제어하는 컨트롤러(100)로부터 입력되는 기록 데이타에 의해서 제어하도록 해도 좋다. 즉, 플래쉬 메모리의 내부 동작은 바꾸지 않고, 외부로부터 입력되는 기록 데이타를 4치, 2치로 제어한다. 즉, 4치 셀로서 동작시킬 때에는 「“0”, “1”, “2”, “3”」의 4치를 입력하고, 2치 셀로서 동작시킬 때에는 「“0”, “1”」의 2치를 입력하도록, 각각의 입력 데이타치를 제어해도 좋다.
또한, 4치 모드와 2치 모드로, 1페이지 내의 데이타 영역의 메모리셀수를 변경해도 좋고, 변경하지 않아도 좋다. 4치 모드라도 2치 모드라도, 528 바이트개의 메모리셀중, 예를 들면 512 바이트개의 메모리셀이 데이타 영역, 나머지의 16바이트개의 메모리셀이 논리 어드레스와 물리 어드레스의 대응을 도시한 어드레스 변환 테이블이나, 오류 정정 코드(ECC)를 기억해도 좋다. 또는 4치 모드와 2치 모드로, 어드레스 변환 테이블이나 ECC의 영역을 최적화해도 좋다. 예를 들면 4치 모드에서는 어드레스 변환 테이블이나 ECC의 영역일 16바이트개의 메모리셀을 이용하고 있는데 비해서, 2치 모드에서는 24바이트개의 메모리셀을 이용해도 좋고, 8바이트개의 메모리셀을 이용해도 좋다. 어느쪽의 경우라도, 어드레스 변환 테이블이나 ECC의 영역 이외를 데이타 영역으로서 이용하면 된다.
재기록 횟수 기록 영역은 각각의 블럭이 재기록될 때마다, 데이타가 갱신되기 때문에, 이 재기록 횟수 기록 영역을 모니터함으로써, 메모리셀이 몇 치로 동작하는가를 결정하면 된다. 즉, 재기록 전에 DRAM 내의 재기록 횟수 기록 영역을 판독하여, 기록을 행하는 블럭의 재기록 횟수가 50만회 이하인 경우에는 그 블록을 4치 셀을 사용하여 기록한다. 재기록 횟수가 50만회를 넘는 경우에는 DRAM 내의 레벨 기억 수단의 내용을, 이 실시 형태에서는 4치 셀이 아니라 2치 셀이면, 변경하고, 그 블럭을, 2치 셀로서 기록한다. 또한, 100만회를 넘는 경우에는 그 블럭을 사용하지 않고, 또는 기록 또는 소거를 하지 않도록 해도 좋다.
제2실시 형태에서는 예를 들면 각 블럭 단위로 재기록 횟수를 기록하고, 각 블럭 단위에서 몇 치로 동작하는가를 결정하고 있다. 또한, 몇 치로 동작할지 결정하는 단위는 블럭에 한하지 않고, 예를 들면 복수의 블럭으로 1개의 재기록 횟수 기록 영역을 설치하고,복수의 블럭 단위에서 몇 치로 동작하는가를 결정해도 좋다.
또는 플래쉬 메모리칩 1개에 대해서, 1개의 재기록 횟수 기록 영역을 설치하고, 칩단위에서 몇 치로 동작하는가를 결정해도 좋다. 또한 페이지 단위로, 재기록 횟수를 모니터하고, 각 단위에서 몇 치로 동작하는가를 결정해도 좋다.
제2 실시 형태에서는 재기록 횟수를 모니터함으로써, 몇 치 메모리셀로서 동작하는가를 결정하고 있지만, 예를 들면 출하하고 나서의 시간을 모니터함으로써 몇 치 메모리셀로서 동작하는가를 결정해도 좋다.
다음에, 본 발명의 제3 실시 형태에 관한 기억 시스템에 대해서 설명하기로 한다.
이하, 본 발명에 관한 몇개의 기억 시스템을 예로 들어, 이들을 제3 실시 형태에 관한 기억 시스템으로서 설명한다.
제7도는 제3실시 형태에 관한 제1 기억 시스템의 동작 흐름을 도시한 도면이다.
제1 기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8혹은 16)를 기억하는 메모리셀을 포함한다. 그리고, 제7도에 도시한 바와 같이 메모리셀이 소정의 재기록 횟수(예를 들면 50만회)까지는 n 치의 메모리셀로서 동작한다. 그 이후는 m 치(m은 n 미만의 자연수)의 메모리셀로서 동작하는 기억 시스템이다.
재기록 횟수는 제2 실시 형태에 의해서 설명한 바와 같이 각 블럭, 혹은 각 칩의 재기록 횟수 기억 영역에 기록되고, 이 재기록 횟수 기억 영역을 모니터함으로써, 몇 치 메모리셀로 동작하는가를 결정하면 된다.
제8도는 제3 실시 형태에 관한 제2 기억 시스템의 동작 흐름을 도시한 도면이다.
제2 기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8혹은 16)를 기억하는 메모리셀을 포함한다. 그리고, 제8도에 도시한 바와 같이 메모리셀이 소정의 재기록 횟수까지는 n 치의 메모리셀로서 동작한다. 그 이후는 2치의 메모리셀로서 동작하는 기억 시스템이다.
제9도는 제3 실시 형태에 관한 제3 기억 시스템의 동작 흐름을 도시한 도면이다.
제3 기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8혹은 16)를 기억하는 메모리셀을 포함한다. 그리고, 제9도에 도시한 바와 같이 메모리셀이 제n 재기록 횟수까지는 n 치의 메모리셀로서 동작하고, 제(n-1)의 재기록횟수까지는 메모리셀은 (n-1) 치로서 동작하고, 제i (j는 2이상의 자연수)의 재기록횟수까지는 메모리셀은 i 치로서 동작하는 기억 시스템이다.
또, 여기서는 각각 n 치 셀, (n-1) 치 셀, j 치 셀로서의 재기록 횟수의 제한치와 대응하여 설정되는 소정의 재기록 횟수를, 제n 재기록 횟수, 제(n-1)의 재기록횟수, 제i 재기록 횟수라고 정의하고 있고, 이하에 대해서도 아주 동일하게 정의하는 것으로 한다.
제4 기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8혹은 16)를 기억하는 메모리셀을 포함한다. 그리고, 반도체 기억 장치에서, 상기 메모리셀이 몇 치의 데이타를 보유하고 있는지를 기억하는 레벨 기억 수단을 갖는 기억 시스템이다.
상기 레벨 기억 수단은 예를 들면 플래쉬 메모리칩의 최초의 블럭, 예를 들면 제5도에 도시한 Block0에, 그 기억 내용을 기억시켜 놓으면 된다.
또는 상기 레벨 기억 수단을 전원 투입시에 판독, 제6도에 도시한 DRAM(102)에, 그 기억 내용을 기억 시켜두면 된다. 그리고, 예를 들면 4치 메모리셀로서 동작하고 있는 것이 재기록 횟수 기억 영역을 판독함으로써 재기록 횟수가 50만회에 달하는 것이 판정되면, 레벨 기억 수단의 내용을 변경하고, 이후는 2치 메모리셀로서 동작하면 된다. 이후는 레벨 기억 수단을 판독함으로써 2치 셀로서 기록을 행한다. 즉, 여기서는 전원 투입시 등에, 레벨 기억 수단을 판독함으로써 메모리셀을 몇 치로 동작시키는가를 수시로 결정할 수 있다.
제5기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8 혹은 16)를 기억하는 메모리셀을 포함하고, 소정의 수의 메모리셀이 메모리셀 블럭을 구성하고, 상기 메모리셀 블럭 단위로 기록, 또는 소거를 행하는 반도체 기억 장치로서, 상기 메모리셀 블럭내의 메모리셀은 소정의 재기록 횟수까지는 n 치의 메모리셀로서 동작한다. 그 이후는 본 메모리셀 블럭내의 모든 메모리셀이 m 치(m은 n 미만의 자연수)의 메모리셀로서 동작하는 기억 시스템이다.
또한, 제5 기억 시스템은 각 메모리셀 블럭마다 상기 메모리셀 블럭의 재기록 횟수를 기억하는 재기록 횟수 기억 영역을 갖고 있다. 상기 메모리셀 블록이 몇 치 메모리셀로 동작할지는 이 재기록 횟수 기억 영역에 기억된 재기록 횟수에 따라 결정하면 된다.
또, 여기서의 메모리셀 블럭이란, 1개의 드레인측 선택 게이트와, 1개의 소스측 선택 게이트에 끼워전 페이지의 집합인, 소위 블럭에 제한되는 것이 아니라, 단순히 데이타의 기록, 또는 소거가 동시에 행해지는 메모리셀군을 도시한 것이다.
예를 들면 NAND 형 EEPROM에서는 통상, 상술한 바와 같은 페이지 단위로 기록이 행해지고, 또한, 블럭 단위로 소거가 행해지기 때문에, 이 경우는 이들 페이지, 또는 블럭이 여기서의 메모리셀 블럭에 상당한다.
제6 기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8 혹은 16)를 기억하는 메모리셀을 포함하는 반도체 기억 장치로서, 메모리셀이 소정의 재기록 횟수까지는 n치의 메모리셀로서 동작한다. 그 이후는 상기 메모리셀이 포함되는 칩 내의 모든 메모리셀이 m 치(m은 n 미만의 자연수)의 메모리셀로서 동작하는 기억 시스템이다.
또한, 제6 기억 시스템은 각 칩마다 상기 칩의 재기록 횟수를 기억하는 재기록 횟수 기억 영역을 갖는다. 상기 칩이 몇 치 메모리셀로 동작할지는 이 재기록 횟수 기억 영역에 기억된 재기록 횟수에 따라서 결정하면 된다.
제10도는 제3 실시 형태에 관한 제7 기억 시스템의 동작 흐름을 도시한 도면이다.
제7 기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8 혹은 16)를 기억하는 메모리셀을 포함한다. 그리고, 제10도에 도시한 바와 같이 메모리셀이 제n 재기록 횟수까지는 n 치의 메모리셀로서 동작하고, 제m 재기록 횟수까지는 m 치(m은 n 미만의 자연수)의 메모리셀로서 동작하고, 그 이후는 상기 메모리셀을 사용하지 않는 기억 시스템이다.
제11도는 제3 실시 형태에 관한 제8 기억 시스템의 동작 흐름을 도시한 도면이 다.
제8 기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8 혹은 16)를 기억하는 메모리셀을 포함한다. 그리고, 제11도에 도시한 바와 같이 메모리셀이 제n 재기록 횟수까지는 n 치의 메모리셀로서 동작하고, 제2 재기록 횟수까지는 2치의 메모리셀로서 동작하고, 그 이후는 상기 메모리셀을 사용하지 않는 기억 시스템이다.
제12도는 제3 실시 형태에 관한 제9 기억 시스템의 동작 흐름을 도시한 도면이 다.
제9 기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8 혹은 16)를 기억하는 메모리셀을 포함한다. 그리고, 제12도에 도시한 바와 같이 메모리셀이 제n 재기록 횟수까지는 n 치의 메모리셀로서 동작하고, 제(n-1)의 재기록 횟수까지는 메모리셀은 (n-1) 치로서 동작하고, 이후 순차적으로 제i(i는 2이상의 자연수)의 재기록 횟수까지는 메모리셀은 i치로서 동작한다. 그 후, 제2 재기록 횟수에 달한 후에는 상기 메모리셀은 사용하지 않는 기억 시스템이다.
제13도는 제3 실시 형태에 관한 제10 기억 시스템의 동작 흐름을 도시한 도면이다.
제10 기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8 혹은 16)를 기억하는 메모리셀을 포함한다. 그리고, 제13도에 도시한 바와 같이 메모리셀이 제n 재기록 횟수까지는 n 치의 메모리셀로서 동작하고, 제m 재기록 횟수까지는 m 치(m은 n 미만의 자연수)의 메모리셀로서 동작하고, 그 이후는 본 메모리셀의 데이타를 소거 또는 기록하지 않는 기억 시스템이다.
제14도는 제3 실시 형태에 관한 제11 기억 시스템의 동작 흐름을 도시한 도면이다.
제11 기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8 혹은 16)를 기억하는 메모리셀을 포함한다. 그리고, 제14도에 도시한 바와 같이 메모리셀이 제n 재기록 횟수까지는 n 치의 메모리셀로서 동작하고, 제2 재기록 횟수까지는 2치의 메모리셀로서 동작하고, 그 이후는 상기 메모리셀의 데이타를 소거 또는 기록하지 않는 기억 시스템이다.
제15도는 제3 실시 형태에 관한 제12 기억 시스템의 동작 흐름을 도시한 도면이다.
제12 기억 시스템은 n 치(n은 3이상의 자연수로, 예를 들면 3 혹은 4 혹은 8 혹은 16)를 기억하는 메모리셀을 포함한다. 그리고, 제15도에 도시한 바와 같이 메모리셀이 제n 재기록 횟수까지는 n 치의 메모리셀로서 동작하고, 제(n-1)의 재기록 횟수까지는 메모리셀은 (n-1) 치로서 동작하고, 이후 순차적으로 제i (i는 2이상의 자연수)의 재기록 횟수까지는 메모리셀은 i 치로서 동작한다. 그 후, 제2 재기록 횟수에 달한 후에는 상기 메모리셀의 데이타를 소거 또는 기록하지 않는 기억 시스템이다.
제16도는 제3 실시 형태에 관한 제13 기억 시스템의 동작 흐름을 도시한 도면이다.
제13 기억 시스템은 n 치(n은 3이상의 자연수, 예를 들면 3 혹은 4 혹은 8 혹은 16)를 기억하는 메모리셀을 포함한다. 그리고, 제16도에 도시한 바와 같이 메모리셀이 제n 재기록 횟수까지는 n 치의 메모리셀로서 동작하고, 제(n-1)의 재기록 횟수까지는 메모리셀은 (n-1) 치로서 동작하고, 이후 순차적으로 제i (i는 3이상의 자연수)의 재기록 횟수까지는 메모리셀은 i 치로서 동작한다. 그리고 제3 재기록 횟수까지는 3치로서 동작한 후, 제2 재기록 횟수에 달할 때까지는 2치로서 사용한다. 그 후, 제2 재기록 횟수 이후는 상기 메모리셀의 데이타를 소거 또는 기록을 하지 않더라도 좋고, 상기 메모리셀을 사용하지 않더라도 좋다.
다음에, 본 발명의 제4 실시 형태에 관한 다치 NAND 형 플래쉬 메모리에 대해서 설명하기로 한다.
제4 실시 형태에 관한 플래쉬 메모리에서는 플래쉬 메모리가 몇 치로 동작하는가를 칩 외부에서의 코맨드를 입력함으로써 제어한다. 이하, 보다. 구체적인 4치NAND 형 플래쉬 메모리를 예로 들어, 설명하기로 한다.
제4 실시 형태에서는 플래쉬 메모리 내부의 동작 모드로서 4치용의 기록, 판독 방법과, 2치용의 기록, 판독 방법이 있다. 4치용의 기록, 판독을 행할지, 2치용의 기록, 판독을 행할지는 칩외부의 컨트롤러에서부터의 코맨드를 제어한다.
이하에서는 4치용의 기록, 판독 방법과, 2치용의 기록, 판독 방법에 대해서 각각 설명하기로 한다. 소거는 4치 메모리셀의 경우나, 2치 메모리셀의 경우도, 종래의 2치 NAND 플래쉬 메모리와 같이 블럭 단위, 혹은 칩단위로 행해진다.
[1] 4치 메모리셀로서 동작하는 경우
제17도는 본 발명은 제4실시 형태에 관한 다치 기억식 EEPROM의 구성을 도시한 구성도이다.
제17도에는 다치 기억식 EEPROM의 구성이 표시되어 있다. 메모리셀이 매트릭스형으로 배치되어 구성되는 메모리셀 어레이(1)에 대해서, 메모리셀을 선택하거나, 제어 게이트에 기록 전압 및 판독 전압을 인가하는 제어 게이트·선택 게이트 구동 회로(2)가 설치된다. 제어 게이트·선택 게이트 구동 회로(2)는 어드레스 버퍼(5)에 접속되어 있고, 어드레스 버퍼(5)로부터의 어드레스 신호를 수신한다. 데이타회로(3)는 기록 데이타를 보유하거나, 메모리셀의 데이타를 판독하거나 하기 위한 회로이다. 데이타 회로(3)는 데이타 입출력 버퍼(4)에 접속되어 있고, 어드레스 버퍼(5)로부터의 어드레스 신호를 수신한다. 데이타 입출력 버퍼(4)는 EEPROM 외부와의 데이타 입출력 제어를 행한다.
제18도는 제17도에 도시한 메모리셀 어레이(1), 및 데이타 회로(3)의 구성을 도시한 구성도이다.
제18도에 도시한 바와 같이 NAND형 셀은 메모리셀 M1 내지 M4가 직렬로 접속됨으로써 구성되어 있다. NAND 형 셀의 양단은 선택 트랜지스터 S1, S2를 통해 각각 비트선 BL, 소스선 Vs에 접속된다. 제어 게이트 CG를 공유하는 메모리셀 M 군은 “페이지”라고 불리는 단위를 형성하고, 동시에 데이타 기록·판독이 행해진다. 또한, 4개의 제어 게이트 CG1 내지 CG4에 연결되는 메모리셀군으로 블럭을 형성한다. “페이지”, “블럭”은 제어 게이트·선택 게이트 구동 회로(2)에 의해 선택된다. 각 비트선 BL0 내지 BLm에는 데이타 회로(3-0 내지 3-m)가 접속되고, 대응하는 메모리셀로의 기록 데이타를 일시적으로 기억하기도 한다.
제19도는 메모리셀 M에 4개의 기록 상태를 설정함으로써 4치 기억하는 경우의 메모리셀 M 임계치 전압과 4개의 기록 상태(4치 데이타 “0”, “1”, “2”, “3”)의 관계를 도시한 도면이다.
제19도에 도시한 바와 같이 데이타 “0”의 상태는 데이타를 소거한 후의 상태와 동일하고, 예를 들면 부임계치를 갖는다. 데이타 “1”의 상태는 예를 들면 0.5V에서부터 0.8V 사이 임계치를 갖는다. 데이타 “2”의 상태는 예를 들면 1.5V에서 부터 1.8V간 임계치를 갖는다. 데이타 “3”의 상태는 예를 들면 2.5V에서부터 2.8V간 임계치를 갖는다. 메모리셀 M의 제어 게이트 CG에 판독 전압VCG2R을 인가하고, 메모리셀이 “ON”이나 “OFF”됨으로써 메모리셀의 데이타가 「“0”, “1” 중 어느 하나나, “2”, “3” 중 어느 하나」를 검출할 수 있다. 계속해서, 판독 전압 VCG3R, VCG1R를 인가함으로써 메모리셀의 데이타가 완전히 검출된다. 판독 전압 VCG1R, VCG2R, VCG3R는 예를 들면 각각 OV, 1V, 2V가 된다. 전압 VCG1V, VCG2V, VCG3V는 검증 전압이라고 불리고, 데이타 기록시에는 이들 검증 전압을 제어 게이트에 인가하여 메모리셀 M의 상태를 검출하고, 충분히 기록이 행해지는 지의 여부를 체크한다. 검증 전압 VCG1V, VCC2V, VCG3V는 예를 들면 각각 0.5V, 1.5V, 2.5V가 된다.
제20도는 제17도에 도시한 메모리셀 어레이(1) 및 데이타 회로(3)의 회로도이다.
제20도에 도시한 바와 같이 데이타 회로(3)에는 제1 플립플롭 FF1과 제2 플립플롭 FF2가 포함되어 있다. 이 실시 형태에서의 제1 플립플롭 FF1은 n 채널 MOS 트랜지스퍼(Qn21, Qn22, Qn23)와, p 채널 MOS 트랜지스터(Qp9, Qp10, Qp11)로 구성되어 있고, 소위 교차 결합형 래치 회로라고 불리는 회로로 되어 있다. 또한, 제2 플립플롭 FF2와 동일하게, n 채널 MOS 트랜지스터(Qn29, Qn30, Qn31)와, p 채널 MOS 트랜지스터(Qp16, Qp17, Qp18)로 구성되고, 소위 교차 결합형 래치 회로라고 불리는 회로로 되어 있다. 플립플롭 FF1, FF2에는 각각, 기록/판독 데이타가 래치된다. 또한, 이들 플립플롭 FFl, FF2는 각각 비트선 BLa, 또는 비트선 BLb의 전위를 증폭, 즉 데이타를 증폭하는 센스 증폭기로서도 동작한다. 플립플롭 FF1, FF2는 「“0” 기록을 할지, “1” 기록을 할지, “2” 기록을 할지, “3” 기록을 할지」를 기록 데이타 정보로서 래치하고, 메모리셀이 「“0”의 정보를 보유하고 있는지 “1”의 정보를 보유하고 있는지 “2”의 정보를 보유하고 있는지 “3”의 정보를 보유하고 있는지」를, 판독 데이타 정보로서 센스하여 래치한다.
데이타 입출력선 IOA, IOB와 플립플롭 FF11은 n 채널 MOS 트랜지스터(Qn28, Qn27)를 통해 접속된다. 데이타 입출력선 IOC, IOD와 플립플롭 FF2는 n채널 MOS 트랜지스터(Qn35, Qn36)를 통해 접속된다. 데이타 입출력선 IOA, IOB,IOC, IOB는 제17도중의 데이타 입출력 버퍼(4)에도 접속된다.
n 채널 MOS 트랜지스터(Qn27, Qn28, Qn35, Qn36)의 게이트는 NAND 논리회로 G2와 인버터(14)로 구성된 열 어드레스 디코더의 출력에 접속된다. n 채널 MOS 트랜지스터(Qn26, Qn34)는 각각 플립플롭 FF1, FF2를 신호 ECH1, ECH2가 “H”가 되어 이퀄라이즈한다. n 채널 MOS 트랜지스터(Qn24, Qn32)는 플립플롭 FF1, FF2와 MOS 캐패시터(Qd1)의 접속을 제어한다. n 채널 MOS 트랜지스터 Qn25,Qn33은 플립플롭 FF1, FF2와 MOS 캐패시터(Qd2)의 접속을 제어한다.
p 채널 MOS 트랜지스터(Qp12c, Qp13c)로 구성된 회로는 활성화 신호 VRFYBAC에 의해서, 플립플롭 FF1의 데이타에 따라 MOS 캐패시터(Qd1)의 게이트 전압을 변경한다. p 채널 MOS 트랜지스터(Qp14C, Qp15C)로 구성되는 회로는 활성화 신호 VRFYBBC에 의해서, 플립플롭 FF1의 데이타에 따라 MOS 캐패시터(Qd2)의 게이트 전압을 변경한다. p 채널 MOS 트랜지스터(QpP12C, Qp19C, Qp20C)로 구성되는 회로는 활성화 신호 VRFYBA2C에 의해 플립플롭 FF1 및 FF2의 데이타에 따라 MOS 캐패시터(Qd1)의 게이트 전압을 변경한다. p 채널 MOS 트랜지스터(Qp14C, Qp21C, Qp22C)로 구성되는 회로는 활성화 신호VRFYBB2C에 의해 플립플롭 FF1 및 FF2의 데이타에 따라 MOS 캐패시터(Qd2)의 게이트 전압을 변경한다.
n 채널 MOS 트랜지스터(Qn1C, Qn2C)로 구성되는 회로는 활성화 신호VRFYBA1C에 의해 플립플롭 FF2의 데이타에 따라 MOS 캐패시터(Qd1)의 게이트 전압을 변경한다. n 채널 MOS 트랜지스터(Qn3C, Qn4C)로 구성되는 회로는 활성화 신호 VRFYBB1C에 의해 플릴플롭 FF2의 데이타에 따라 MOS 캐패시터(Qd2)의 게이트 전압을 변경한다.
MOS 캐패시터(Qd1, Qd2)는 공핍형 n 채널 MOS 트랜지스터로 구성되고, 비트선 용량보다 충분히 작아진다. n 채널 MOS 트랜지스터(Qn37)는 신호 PREA에 의해서 MOS 캐패시터(Qd1)를 전압 VA로 충전시킨다. n 채널 MOS 트랜지스터(Qn38)는 신호 PREB에 의해 MOS 캐패시터 Qd2를 전압 VB로 충전시킨다. n 채널 MOS 트랜지스터(Qn39, Qn40)는 신호 BLCA, BLCB에 의해, 데이타 회로(3)와 비트선BLa, BLb의 접속을 각각 제어한다. n 채널 MOS 트랜지스터(Qn37,Qn38)로 구성된 회로는 비트선 전압 제어 회로를 겸한다.
다음에, 제20도에 도시한 바와 같이 구성되어 있는 데이타 회로(3)를 구비하는 플래쉬 메모리(EEPROM)의 동작을 타이밍도에 따라 설명하기로 한다. 이하에서는 제어 게이트 CG2A가 선택되어 있는 경우를 도시한다.
[판독 동작]
제21도는 판독 동작일 때의 타이밍도이다. 이하, 제21도에 따라 판독 동작을 설명하기로 한다.
제21도에 도시한 바와 같이 우선, 시각 t1RC에서, 전압 VA, VB가 각각 18V, 1.5V로 되고, 비트선 BLa, BLb의 전위는 각각, 1.8V, 1.5V로 된다. 또한, 신호 BLCA, BLCB가 각각 “L” 레벨이 되고, 비트선 BLa와 MOS 캐패시터(Qd1), 및 비트선 BLb와 MOS 캐패시터(Qd2)는 분리되고, 비트선 BLa, BLb는 부유된다. 또한, 신호 PREA, PREB가 각각 “L” 레벨이 되고, MOS 캐패시터(Qd1, Qd2)의 게이트 전극인 노드 N1, N2는 부유 상태로 된다.
계속해서, 시각 t2RC에서, 제어 게이트 선택 게이트 구동 회로(2)에 의해 선택된 블럭의 선택된 제어 게이트 CG2A는 OV, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 VCC로 된다. 선택된 메모리셀 임계치가 0V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리셀 임계치가 OV이상이면, 비트선 전람은 1.8V인 채로 된다.
이 후, 시각 t3RC에서, 신호 BLCA, BLCB가 각각 “H” 레벨이 되고, 비트선의 데이타가 MOS 캐패시터(Qd1, Qd2)로 전송된다. 그 후, 재차 신호 BLCA, BLCB가 “L”이 되고, 비트선 BLa와 MOS 캐패시터(Qd1), 비트선 BLb와 MOS 캐패시터(Qd2)는 분리된다.
또한, 신호 SAN1, SAP1이 각각 “L” 레벨 “H” 레벨이 되어, 플립플릅 FF1이 비활성화되고, 또한, 신호 ECH1이 “H” 레벨이 되어, 플립플롭 FF1의 2개의 입출력 단자(노드 N3C, N4C)는 상호 이퀄라이즈된다. 또한, 이 후 신호 RVIA, RVIB가 각각 “H” 레벨이 된다.
계속해서, 시각 t4RC에서, 재차 신호 SAN1, SAP1이 각각 “H” 레벨, “L” 레벨이 됨으로써 노드 N1의 전압이 플립플롭 FF1에 의해서 센스되고, 플립플롭 FF1에 래치된다. 이에 따라, 「메모리셀의 데이타가 “0”이나, 혹은 “1” 또는 “2” 또는 “3”」이 플립플롭 FF1에 의해 센스되고 그 정보가 래치된다. 또, 선택된 제어 게이트 CG2A는 1V로 되어 있다. 이 결과, 선택된 메모리셀의 임계치가 1V 이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리셀 임계치가 1V이상이면, 비트선전압은 1.8V인 채로 된다.
계속해서, 시각 t5RC에서, 신호 PREA, PREB가 각각 “H” 레벨이 되고 MOS 캐패시터(Qd1, Qd2)의 게이트 전극인 노드 N1, N2l은 각각 1.8V, 1.5V로 된다. 이 후 신호 PREA, PREB가 “L” 레벨이 되고, MOS 캐패시터(Qd1, Qd2)의 게이트 전극인 노드 N1, N2는 부유 상태가 된다.
이 후, 시각 t6RC에서, 신호 BLCA, BLCB가 각각 “H” 레벨이 된다. 재차 신호 BLCA, BLCB가 각각 “L” 레벨이 되고, 비트선 BLa와 MOS 캐패시터 (Qd1), 비트선 BLb와 MOS 캐패시터(Qd2)는 분리된다. 이 후, 신호 SAN2, SAP2가 각각 “L” 레벨, “H” 레벨이 되고, 플립플릅 FF2가 비 활성화되고, 또한 신호 ECH2가 “H”가 되고, 플립플롭 FF2의 2개의 입출력 단자(노드 N5C, N6C)는 상호 이퀄라이즈된다. 이 후, 신호 RV2A, RV2B가 각각 “H” 레벨이 된다.
계속해서, 시각 t7RC에서 재차 신호 SAN2, SAP2가 각각 “H” 레벨, “L” 레벨이 됨으로써, 노드 N1의 전압이 플립플롭 FF2에 의해서 센스되고, 플립플롭 FF2에 래치된다. 이에 따라, 「메모리셀의 데이타가 “0” 또는 “1”이나, 혹은 “2” 또는 “3”」이 플립플롭 FF2에 의해 센스되고, 그 정보는 래치된다. 이때의 플립플롭 FF1, FF2의 노드 N3C, N5C의 전위의 관계는 제22도에 도시한 바와 같은 관계가 된다.
마지막으로, 메모리셀에 기록된 데이타가 「“2” 또는 “3”」이 센스된다. 선택된 제어 게이트 CG2A가 2V로 되어 있다. 선택된 메모리셀 임계치가 2V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리셀 임계치가 2V이상이면, 비트선 전압은 1.8V인 채로 된다.
이 후, 시각 t8RC에서 신호 PREA, PREB가 각각 “H” 레벨이 되고, MOS 캐패시터(Qd1, Qd2)의 게이트 전극인 노드 N1, N2는 각각 1.8V, 1.5V로 된다. 또한, 신호 PREA, PREB가 “L” 레벨이 되어, MOS 캐패시터(Qd1, Qd2)의 게이트 전극인 노드 N1, N2는 부유 상태로 된다.
이 후, 시각 t10RC에서 신호 BLCA, BLCB가 각각 “H” 레벨이 된다. 그 후, 재차 신호 BLCA, BLCB가 “L” 레벨이 되어, 비트선 BLa와 MOS 캐패시터 Qd1, 비트선 BLb와 MOS 캐패시터 Qd2는 분리된다.
MOS 캐패시터의 데이타를 센스하는 것에 앞서서, 시각 t11RC에서 신호VRFYBA2C가 0V로 된다. 제22도로부터 알 수 있듯이 노드 N5C가 “로우 레벨(Lowlevel)” 및 노드 N3C가 “하이 레벨(High level)” (즉 노드 N4C가 “Low level”)이 되는 것은 “1” 데이타의 경우뿐이다. 따라서 “1” 데이타인 경우에만, p 채널 MOS 트랜지스터(Qp12C, Qp19C, Qp20C)가 온하고, 노드 N1이 VCC가 된다. 그 후, 신호 SAN1, SAP1이 각각 “L” 레벨, “H” 레벨이 되고, 플립플롭 FF1이 비활성화되고, 신호 ECH1이 “H”가 되어 이퀄라이즈된다. 이 후, 신호 RV1A, RV1B가 각각 “H” 레벨이 된다.
시각 t12RC에서 재차, 신호 SAN1, SAP1이 각각 “H” 레벨, “L” 레벨이 됨으로써 노드 N1의 전압이 플릴플롭 FF1에 센스되고, 래치된다. 이에 따라, 「메모리셀의 데이타가 “2”나 “3”」이 플립플롭 FF1에 의해 센스되어, 그 정보가 래치된다.
이상의 판독 동작의 결과, 4치의 데이타가 제23도에 도시한 바와 같이 플립플롭 FF1, FF2에 래치된다. 도면중의 각 데이타 임계치 분포는 다음과 같다.
데이타 “0” … 임계치 : 0V이하
데이타 “1” … 임계치 : 0.5V이상 0.8V이하
데이타 “2” … 임계치 : 1.5V이상 1 8V이하
데이타 “3” … 임계치 : 2.5V이상 2.8V이하
판독 중, 신호 VRFYBAC, VRFYBBC는 모두 “H”레벨, 신호 YRFYBAIC, VRFYBB1C는 모두 “L” 레벨이다. 또한, 전압 Vs는 0V로 한다.
열 어드레스 디코더로 입력되는 열 활성화 신호 CENB가 “H” 레벨로 하면 어드레스 신호에 의해 선택된 데이타 회로(3)에 보유되어 있는 데이타가 데이타 입출력선 IOA, IOB, IOC, IOD로 출력되고, 데이타 입출력 버퍼(4)를 통해 EEPROM 외부로 출력된다.
메모리셀에 기억되어 있는 데이타, 임계치, 데이타 입출력선 IOA, IOB, IOC, IOD로 판독 후에 출력되는 레벨의 관계는 제23도에 도시한 바와 같은 관계가 된다.
칩 외부로의 출력 데이타는 데이타 입출력 버퍼(4)에서 데이타 입력선 IOA, IOB, IOC, IOD로 출력된 신호를 토대로 변환한 것이라도 좋다.
[기록 동작]
우선 기록 데이타가 플립플롭 FF1, FF2에 로드된다. 그 후, “1” 데이터, “2” 데이타 및 “3” 데이타가 거의 동시에 기록된다. 그리고 “1”데이타, “2”데이타, “3” 데이타가 충분히 기록되어지는가를 조사하는 검증 판독이 행해지고, 기록 불충분의 메모리셀이 있는 경우에는 재기록이 행해진다. 모든 메모리셀이 충분히 기록되는 것을, 기록 종료 검지 회로를 검지함으로써 기록이 종료한다.
이하에서는 우선, 프로그램에 대해서 설명하고, 다음에 검증 판독에 대해 설명하기로 한다.
(1) 프로그램
기록 동작 전에, 입력된 2비트분의 데이타는 데이타 입출력 버퍼(4)에서 변환되고, 데이타 회로(3)로 입력된다. 4치 데이타와 데이타 입출력선 IOA, IOB, IOG, IOD의 관계는 제24도에 도시한 바와 같은 관계가 된다.
변환된 4치 데이타는 열 활성화 신호 CENB가 “H” 레벨이고, 어드레스 신호로 지정된 열 어드레스의 데이타 회로(3)로 전송된다.
제25도는 기록 동작일 때의 타이밍도이다. 이하, 제25도에 따라 기록 동작을 설명한다.
제25도에 도시한 바와 같이 우선, 시각 t1S에서 전압 VA가 비트선 기록 제어 전압 1V로 되고, 비트선 BLa가 1V로 된다. n 채널 MOS 트랜지스터(Qn39)의 임계치분의 전압 강하분이 문제로 될 때는 신호 BLCA를 승압하면 된다. 계속해서, 신호 PREA가 “L” 레벨이 되고, 비트선 BLa가 부유된다.
다음에, 시각 t2S에서 신호 RV2A가 1.5V로 된다. 이것에 의해 데이타 “1” 또는 “3”이 보유되어 있는 데이타 회로에서는 비트선 제어 전압 0V가 비트선 BLa에 인가된다. n 채널 MOS 트랜지스터(Qn32) 임계치를 1V로 하면, “0” 또는 “2” 기록시에는 n 채널 MOS 트랜지스터(Qn32)는 “OFF” “1” 또는 “3” 기록시에는 “ON” 이 된다.
그 후, 시각 t3S에서 신호 YRFYBAC가 0V로 되고, 데이타 “0” 또는 데이터 “1”이 보유되어 있는 데이타 회로에서는 비트선 기록 제어 전압 VCC이 비트선 BLa로 출력된다.
그리고, 시각 t4S에서 신호 VRFYBA2C가 0V로 되고, 데이타 “1”이 보유되어 있는 데이타 회로에서는 단자 Vl을 통해 비트선“1” 기록 전위 2V가 비트선 BLa로 출력된다.
그 결과, “0” 기록하는 비트선은 VCC, “1” 기록하는 비트선은 2V “2” 기록하는 비트선은 1V, “3” 기록하는 비트선은 0V로 된다. 또한, 시각 tIS 내지 t4S에서는 제어 게이트 선택 게이트 구동 회로(2)에 의해 선택된 블럭의 선택 게이트 SG1A, 제어 게이트 CG1A 내지 CG4A가 VCC로 되어 있다. 또한, 선택 게이트 SG2Å는 0V이다.
다음에, 시각 t5s에서 선택된 제어 게이트 CG2A가 고전압 VPP (예를 들면 20V), 비선택 제어 게이트 CG1A, CG3A, CG4A가 전압 VM (예를 들면 10V)으로 된다. 데이타 “3”이 보유되어 있는 데이타 회로에 대응하는 메모리셀에서는 0V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해 부유 게이트에 전자가 주입되어, 메모리셀 임계치가 상승한다. 데이타 “2”가 보유되어 있는 데이타 회로에 대응하는 메모리셀에서는 1V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해 부유게이트에 전자가 주입되어, 메모리셀 임계치가 상승한다. 데이타 “1”이 보유되어 있는 데이타 회로에 대응하는 메모리셀에서는 2V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해 부유 게이트에 전자가 주입되고, 메모리셀 임계치가 상승한다. “2” 기록의 경우의 채널 전위를 1V, “1” 기록의 경우의 채널 전위를 2V로 하는 것은 전자의 주입량을 “3” 데이타 기록의 경우, “2” 기록의 경우, “1” 기록의 경우의 순서로 적게 하기 위함이다. 데이타 “0”이 보유되어 있는 데이타 회로에 대응하는 메모리셀에서는 채널 전위와 제어 게이트의 VPP의 전위차가 작기 때문에, 실효적으로는 부유 게이트에 전자는 주입되지 않는다. 따라서, 메모리셀 임계치는 변동하지 않는다. 기록 동작 중, 신호 SAN1, SAN2, PREB, BLCB는 “H”레벨, 신호 SAP1, SAP2, VRFYBA1C, RVIA, RV1B, RV2B, ECH1,ECH2는 “L”레벨, 전압 VB는 0V이다.
(2) 검증 판독
기록 동작 후, 기록이 충분히 행해지는가를 검출한다(기록 검증). 혹시, 원하는 임계치에 달하면, 데이타 회로의 데이타를 “0”으로 변경한다. 혹시, 원하는 임계치에 달하지 않으면, 데이타 회로의 데이타를 보유하고, 재차, 기록 동작을 행한다. 기록 동작과 기록 검증은 모든“1”을 기록하는 메모리셀, “2”를 기록하는 메모리셀 및 “3”을 기록하는 메모리셀이 원하는 임계치에 달할 때까지 반복된다.
제26도 및 제27도는 각각 기록 검증 동작일 때의 타이밍도이다. 또, 제26도 및 제27도는 각각 시간적으로 연속한 도면이다. 제26도의 지면 우측에, 신호 파형의 단부에 첨부되어 있는 숫자 1 내지 32는 제27도의 지면 좌측에, 신호 파형의 단부에 첨부되어 있는 숫자 1 내지 32에 이어지는 것을 도시하고 있다. 이하, 제26도 및 제27도에 따라서, 기록 검증 동작을 설명한다.
우선, “1”을 기록하는 메모리셀이 소정의 임계치에 달하고 있는지를 검출한다.
제26도에 도시한 바와 같이 우선, 시각 t1YC에서 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb는 각각, 1.8V, 1.5V로 된다. 또한, 신호 BLCA, BLCB가 각각 “L” 레벨이 되고, 비트선 BLa와 MOS 캐패시터(Qd1), 비트선 BLb와 MOS 캐패시터(Qd2)는 분리되고, 비트선 BLa, BLb는 부유된다. 또한, 신호 PREA, PREB가 각각 “L” 레벨이 되어, MOS 캐패시터(Qd1, Qd2)의 게이트 전극인 노드 N1, N2는 부유 상읔'로 된다.
계속해서, 시각 t2YC에서 제어 게이트·선택 게이트 구동 회로(2)에 의해 선택된 블럭의 선택된 제어 게이트 CG2A는 0.5V, 비선택 제어 게이트 C.GIA, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 VCC로 된다. 선택된 메모리셀 임계치가 0.5V이하이면, 비트선 전압은 1.5V보다. 낮아진다. 선택된 메모리셀 임계치가 0.5V이상이면, 비트선 전압은 1.8V인 채로 된다.
이 후, 시각 t3YC에서 신호 BLCA, BLCB가 각각 "H" 레벨이 되고, 비트선의 전위가 노드 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 각각 “L” 레벨이 되어, 비트선 BLa와 MOS 캐패시터(Qd1), 비트선 BLb와 MOS 캐패시터 (Qd2)는 분리 된다.
이 후, 시각 t4YC에서 신호 RV1A가 1.5V로 되고, “2”기록의 경우 및 “3” 기록의 경우에는 노드 N1이 0V로 방전된다.
계속해서, 시각 t5YC에서 신호 VRFYBA1C가 “H” 레벨이 되면, “0” 또는 “2” 기록 데이타가 보유되어 있는 데이타 회로에서는 n 채널 MOS 트랜지스터 Qn2가 “ON”이고, 로드 N1은 VCC로 된다. 그 결과, 노드 N1은 “0” 기록 또는 “2” 기록의 경우에는 VCC, “3” 기록의 경우에는 0V로 된다. 이 후, 신호 SAN2, SAP2가 각각 “L” 레벨, “H” 레벨이 되어, 플립플롭 FF2가 비활성화되고, 신호 ECH2가 “H”가 되어, 플립플롭 FF2의 2개의 입출력 단자(노드 N5C, N6C)는 상호 이퀄라이즈된다. 이 후, 신호 RV2A, RV2B가 각각 “H” 레벨이 된다.
이 후, 시각 t6YC에서 재차, 신호 SAN2, SAP2가 각각 “H” 레벨, “L” 레벨이 됨으로써, 노드 N1의 전압이 센스되고 래치된다. 이에 따라, “1” 기록 데이터를 보유하는 데이타 회로만 대응하는 메모리셀의 데이타가 충분히 “1” 기록상태가 되는지의 여부를 검출한다. 메모리셀의 데이타가. “1”이면, 플립플롭 FF2로 노드 N1의 전압을 센스하고 래치함으로써 기록 데이타는 “0”으로 변경된다. 반대로, 메모리셀의 데이타가 “1”이 아니면, 플립플롭 FF1로 노드 N2의 전압을 센스하고, 래치하는 것으로 기록 데이타는 “1”로 보유된다. “0” 또는 “2” 또는 “3” 기록 데이타를 보유하는 데이타 회로의 기록 데이타는 변경되지 않는다. 또, 선택된 제어 게이트는 1.5V로 되어 있다. 선택된 메모리셀 임계치가 1.5V이하이면, 비트선 전압은 1.5V 보다, 낮아진다. 선택된 메모리셀 임계치가 1.5V이상이면, 비트선 전압은 1.8V인 채로 된다.
계속해서, 시각 t7YC에서 신호 PREA, PREB가 각각 VCC로 되고, 노드 N1, N2가 각각 1.8V, 1.5V가 된 후, 부유된다.
이 후, 제27도에 도시한 바와 같이 시각 t8YC에서 신호 BLCA, BLCB가 각각 “H” 레벨이 되고, 비트선의 전위가 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 “L”이 되어, 비트선 BLa와 MOS 캐패시터(Qd1), 비트선 BLb와 MOS 캐패시터(Qd2)는 분리 된다.
이 후, 시각 t9YC에서 신호 RV2A가, 예를 들면 VCC 이하의 1.5V로 된다. n 채널 MOS 트랜지스터(Qn32)의 임계치가 1V인 경우, “3” 기록 데이타가 보유되어 있는 데이타 회로에서는 n 채널 MOS 트랜지스터(Qn32)는 “ON” 이고, 노드 N1은 0V로 된다. “2” 기록 데이타가 보유되어 있는 데이타 회로에서, 메모리셀이 충분히“2” 기록되어 있는 경우에는 n 채널 MOS 트랜지스터(Qn320은 “OFF”이고, 노드 N1은 1.5V이상으로 보유된다. “2” 기록 불충분의 경우에는 노드 N1은 1.5V 이하이다.
이 후, 시각 t10YC에서 신호 VRFYBAC가 “L” 레벨이 되면, “0” 또는 “1” 기록 데이타가 보유되어 있는 데이타 회로에서는 P 채널 MOS 트랜지스터 QP13C가 “ON”하고, 노드 N1은 VCC로 된다. 또한, 신호 SAN1, SAP1이 각각 “L”레벨, “H” 레벨이 되고, 플립플롭 FF1이 비 활성화되어, 신호 ECH1이 “H” 레벨이 되고, 플립플롭 FF1의 2개의 입출력 단자(노드 N3C, N4C)가 상호 이퀄라이즈된다. 이 후, 신호 RV1A, RV1B가 각각 “H” 레벨이 된다.
이 후, 시각 t11YC에서 재차 신호 SAN1, SAP1이 각각 “H”레벨, “L” 레벨이 됨으로써, 노드 N1의 전압이 센스되고 래치된다. 이에 따라, “2”기록 데이터를 보유하는 데이타 회로만 대응하는 메모리셀의 데이타가 충분히 “2” 기록 상태가 되는지의 여부를 검출한다. 메모리셀의 데이타가 “2”이면, 플립플롭 FF1에서 노드 N1의 전압을 센스하고 래치함으로써 기록 데이타는 “0”으로 변경된다. 반대로, 메모리셀의 데이타가 “2”가 아니면, 플립플롭 FF1로 노드 N1의 전압을 센스하고, 래치하는 것으로 기록 데이타는 “2”로 보유된다. “0” 또는 “1” 또는 “3” 기록 데이타를 보유하는 데이타 회로의 기록 데이타는 변경되지 않는다. 또, 선택된 제어 게이트는 2.5V로 되어 있다. 선택된 메모리셀 임계치가 2.5V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리셀 임계치가 2.5V이상이면, 비트선 전압은 1.8V인 채로 된다.
이 후, 시각 t12YC에서 선호 BLCA, BLCB가 각각 “H” 레벨이 되고, 비트선의 전위가 N1, N2로 전송된다. 그 후, 재차 신호 BLCA, BLCB가 각각 “L” 레벨이 되어, 비트선 BLa와 MOS 캐패시터(Qd1), 비트선 BLb와 MOS 캐패시터 (Qd2)는 분리된다.
이 후, 시각 t13YC에서 신호 VRFYBAC가 “L” 레벨이 되면, “0” 또는 “1”기록 데이타가 보유되어 있는 데이타 회로, 및 “2” 기록이 충분히 행해진 데이터 회로에서는 p 채널 MOS 트랜지스터(QP13C)가 “ON”하고, 노드 N1은 VCC로 된다. 또한, 신호 SAN1, SAP1이 각각 “L” 레벨, “H” 레벨이 되고, 플립플롭 FF1이 비활성화되어, 신호 ECH1이 “H” 레벨이 되고, 플립플롭 FF1의 2개의 입출력 단자(노드 N3C, N4C)가 상호 이퀄라이즈된다. 이 후, 신호 RV1A, RV1B가 각각 “H” 레벨이 된다.
이 후, 시각 t14YC에서 신호 SAN1, SAP1이 각각 “H” 레벨, “L” 레벨이 됨으로써 노드 N1의 전압이 센스되고 래치된다. 이 후, 제27도에 도시된 바와 같이 상술한 바와 같은 기록 데이타의 변환이 다시 행해진다.
계속해서, 시각 t15VC에서 신호 BLCA, BLCB가 각각 “H” 레벨이 되어, 비트선의 전위가 N1, N2로 전송된다. 그 후, 재차 신호 BLCA, BLCB가 “L”이 되어 비트선 BLa와 MOS 캐패시터(Qd1), 비트선 BLb와 MOS 캐패시터(Qd2)는 분리된다.
이 후, 시각 t16YC에서 신호 VRFYBA1C가 “H” 레벨로 하면, “0” 또는 “2”기록 데이타가 보유되어 있는 데이타 회로, 및 “1” 기록 충분한 데이타 회로에서는 n 채널 MOS 트랜지스터(Qn2C)가 “ON”하고, 노드 N1은 VCC로 된다. 또한, 신호 SAN2, SAP2가 각각 “L” 레벨, “H” 레벨이 되어, 플립플롭 FF2가 비활성화되고, 신호 ECH2가 “H” 레벨이 되어, 플립플롭 FF2의 2개의 입출력 단자(노드 N5C, N6C)가 상호 이퀄라이즈된다. 이 후, 신호 RV2A, RV2B가 각각 “H” 레벨이 된다.
이 후, 시각 t17YC에서 신호 SAN2, SAP2가 각각 “H” 레벨, “L” 레벨이 됨으로써 노드 N1의 전압이 센스되고 래치된다. 이 실시 형태에서는 시각 t16YC에서 신호 YRFYBA1C를 VCC로 함으로써, “0” 기록, 및 “2” 기록하는 경우의 MOS 캐패시터(Qd1)의 노드 N1을, 노드 N2의 전위(1.5V)보다도 높아지도록 충전하고 있다. 시각 t16YC에서 신호 RV2B를, 예를 들면 1.5V로 해도 좋다. 이 경우, “0” 기록, 또는 “2” 기록의 경우에는 노드 N6C가 0V이기 때문에 n 채널 MOS 트랜지스터(Qn33)가 온하고, 노드 N2는 0V가 된다. 한편, “1” 또는 “3” 기록의 경우에는 노드 N6C가 VCC, 노드 N2가 1.5V 이기 때문에, n 채널 MOS 트랜지스터(Qn33)는 오프하고, 노드 N2는 1.5V로 보유된다. 시각 t16YC에서 신호 YRFYBA1C를 VCC로 하여 행하는 “0” 기록, 및 “2” 기록하는 경우의, 노드 N1으로의 충전은 노드 N2의 전위(0V)보다도 크면 되기 때문에, 노드 N1의 충전은 예를 들면 0.5V 정도의 낮은 전압이라도 된다.
이상과 같이 “3” 기록 데이타를 보유하는 데이타 회로만 대응하는 메모리셀의 데이타가 충분히“3” 기록 상태가 되는지의 여부를 검출한다. 메모리셀의 데이타가 “3”이면, 플립플롭 FF1, FF2로 노드 N1의 전압을 센스하고 래치함으로써, 기록 데이타는 “0”으로 변정된다. 메모리셀의 데이타가 “3”이 아니면, 플립플롭 FF1, FF2로 노드 N1의 전압을 센스하고 래치함으로써 기록 데이타는 “3”으로 보유된다. “0” 또는 “1” 또는 “2” 기록 데이타를 보유하는 데이타 회로의 기록 데이타는 변경되지 않는다.
기록 검증 중, 신호 VRFYBBC는 “H” 신호 VRFYBB1C는 “L” 전압 Vs는 0V로 한다.
선택된 메모리셀의 전부 원하는 임계치에 달하면, 데이타 회로의 데이타는 “0” 데이타가 된다. 즉, 기록이 종료하면, 노드 N4C, N6C가 “L” 레벨이 된다. 이것을 검출함으로써, 선택된 메모리셀의 전부가, 원하는 임계치에 달하는지의 여부를 알 수 있다. 기록 종료의 검출은 예를 들면, 제20도에 도시되어 있는 노드 N4C에 게이트를 접속한 기록 종료 일괄 검출 트랜지스터(Qn5C), 및 노드 N6C에 게이트를 접속한 기록 종료 일괄 검출 트랜지스터(Qn6C)를 이용하면 된다.
검증 판독 후, 우선, 단자 VRTC를, 예를 들면 VCC로 프리차지한다. 기록이 불충분한 메모리셀이 1개이면, 그 데이타 회로의 노드 N4C 또는 M6C중 적어도 한쪽은 “H” 레벨이기 때문에, n 채널 MOS 트랜지스터(Qn5C 및 Qn6C)중 적어도 1개는 온하고, 단자 VRTC의 전위는 프리차지 전위로부터 저하한다. 모든 메모리 셀이 충분히 기록되면, 데이타 회로(3-0, 3- 1‥‥ 3- m - 1, 3-m)의 노드 X4C, N6C가 “L” 레벨이 된다. 그 결과, 모든 데이타 회로내의 n 채널 MOS 트랜지스터(Qn5C 및 Qn6C)가 오프가 되기 때문에, 단자 VRTC의 전위는 프리차지 전위를 보유한다.
(2) 2치 메모리셀로서 동작하는 경우
메모리셀인 2치 셀로서 동작하는 경우의 기록, 판독 순서를 이하에서 설명하기로 한다. 판독, 기록 데이타를 제어하는 회로는 4치 셀로서 동작하는 경우와 동일하게 제20도에 도시된 회로이다.
[기록 동작]
(1) 프로그램
기록 동작 전에, 입력된 데이타는 데이타 입출력 버퍼(4)를 통해 데이타 회로(3)로 입력된다. 데이타는 열 활성화 신호 CENB가 “H” 레벨이고, IOA, IOB를 통해서 플립플롭 FF1로 입력된다.
제28도는 메모리셀 M에 2개의 기록 상태를 설정함으로써 2치 기억하는 경우의, 메모리셀 M 임계치 전압과 2개의 기록 상태(2치 데이타 “0”, “1”)의 관계를 도시한 도면이다. 또한, 제29도는 기록 데이타와, 플립플롭 FF1의 노드 N3C, N4C의 관계를 도시한 도면이다. 또한 제30도는 기록 동작일 때의 타이밍도이다. 이하, 30에 따라 기록 동작을 설명하기로 한다.
제30도에 도시한 바와 같이 우선, 시각 t1S에서 신호 VRFYBAC가 0V로 되고, 데이타 “0”이 보유되어 있는 데이타 회로에서는 비트선 기록 제어 전압 VCC이 비트선 BLa로 출력된다.
그 후, 시각 t2S에서 신호 RV1A가 YCC로 됨으로써 데이타 “1”이 보유되어 있는 데이타 회로에서는 전압 0V가 비트선으로 출력된다.
그 결과, “0”을 기록하는 비트선은 YCC, “1”을 기록하는 비트선은 0V 로 된다. 또한, 시각 t2S에서 제어·게이트 선택 게이트 구동 회로(2)에 의해 선택된 블럭의 선택 게이트 SG1A, 제어 게이트 CG1A 내지 CG4A가 VCC로 된다. 선택 게이트 SG2A는 0V이다.
다음에, 시각 t3S에서 선택된 제어 게이트 CG2A가 고전압 VPP (예를 들면 207), 비선택 제어 게이트 CG1A, CG3A, CG4요가 전압 VM (예를 들면 10V)으로 된다. 데이타 “1”이 보유되어 있는 데이타 회로에 대응하는 메모리셀에서는 0V의 채널 전위와 제어 게이트의 VPP의 전위차에 의해 부유 게이트에 전자가 주입되고, 메모리셀 임계치가 상승한다. 데이타 “0”으로 보유되어 있는 데이타 회로에 대응하는 메모리셀에서는 선택 게이트 SG1A가 오프가 되기 때문에, 메모리셀의 채널은 부유된다. 그 결과, 메모리셀의 채널은 제어 게이트 사이의 용량 결합에 의해, 8V정도로 된다. 데이타 “0”을 기록하는 메모리셀에서는 채널이 8V, 제어 게이트가 20V이기 때문에, 메모리셀로의 전자의 주입은 행해지지 않고, 소거 상태(“0”)를 보유한다. 기록 동작 중, 신호 SAN1, SAN2, PREB, BLCB, VRFYBA2C는 “H”레벨, 신호 SAP1, SAP2, VRFYBA1C, RV1B, RV2B, ECH1, ECH2는 “L” 레벨, 전압 VB는 0V이다.
(2) 검증 판독
기록 동작 후, 기록이 충분히 행해지는가를 검출한다. (기록 검증). 만약, 원하는 임계치에 달하면 데이타 회로의 데이타를 “0”으로 변경한다. 만약, 원하는 임계치에 달하지 않으면 데이타 회로의 데이타를 보유하고, 재차 기록 동작을 행한다. 기록 동작과 기록 검증은 모든“1” 기록하는 메모리셀이 원하는 임계치에 달할 때까지 반복된다. 제31도는 기록 검증 동작일 때의 타이밍도이다.
이하, 제20도에 도시한 회로도와, 제31도에 도시한 타이밍도를 이용하여 기록검증 동작을 설명하기로 한다.
제31도에 도시한 바와 같이 우선,시각 t1YC에서 전압 VA, VB가 각각 1.8V, 1.5V로 되고, 비트선 BLa, BLb는 각각 1.8V, 1.5V로 된다. 또한, 신호 BLCA, BLCB가 각각 “L” 레벨이 되어, 비트선 BLa와 MOS 캐패시터(Qd1), 비트선 BLb와 MOS 캐패시터(Qd2)는 분리되고, 비트선 BLa, BLb는 부유된다. 또한 신호 PREA, PREB가 각각 “L” 레벨이 되어, MOS 캐패시터(Qd1, Qd2)의 게이트 전극인 노드 N1, N2는 부유 상태로 된다.
계속해서, 시각 t2YC에서 제어 게이트·선택 게이트 구동 회로(2)에 의해 선택된 블럭의 선택된 제어 게이트 CG2A는 0.5V, 비선택 제어 게이트 C, GIA, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 VCC로 된다. 선택된 메모리셀 임계치가 0.5V이하이면, 비트선 전압은 1.5V보다 낮아진다. 선택된 메모리셀 임계치가 0.5V 이상이면, 비트선 전압은 1.8V인 채로 된다.
이 후, 시각 t3YC에서 신호 BLCA, BLCB가 각각 “H” 레벨이 되고, 비트선의 전위가 노드 N1, N2로 전송된다. 그 후, 신호 BLCA, BLCB가 각각 “L” 레벨이 되어, 비트선 BLa와 MOS 캐패시터(Qd1), 비트선 BLb와 MOS 캐패시터 (Qd2)는 분리 된다.
이 후, 시각 t4YC에서 신호 VRFYBAC가 “L”으로 되면, “0”기록 데이터가 보유되어 있는 데이타 회로에서는 p 채널 MOS 트랜지스터(Qp12c)가 “ON”이고, 노드 N1은 VCC로 된다. 그 결과, 노드 N1은 “0” 기록의 경우에는 VCC가 된다. “1” .기록의 경우에는 p 채널 MOS 트랜지스터(Qp12C)가 “OFF” 한다. 즉, “1” 기록이 충분히 행해진 경우에는 N1은 VCC로 되고, “1” 기록이 불충분한 경우에는 N1은 0V로 된다. 그 후, 신호 SAN1, SAP1이 각각 “L”, “H”로 되어 플립플롭 FF1이 비 활성화되고, 신호 ECH1이 “H”가 되어, 플립플롭 FF1의 2개의 입출력 단자(노드 N3C, N4C)는 상호 이퀄라이즈된다. 이 후, 신호RV1A, RV1B가 “H”으로 된다.
이 후, 시각 t5YC에서 재차 신호 SAN1, SAP1이 각각 “H”레벨, “L” 레벨이 됨으로써 노드 N1의 전압이 센스되고 래치된다. 이에 따라, “1” 기록 데이타를 보유하고 있는 데이타 회로만 대응하는 메모리셀의 데이타가 충분히 “1” 기록 상태가 되는지의 여부를 검출한다. 메모리셀의 데이타가 “1”이면, 플립플롭 FF1로 노드 N1의 전압을 센스하고 래치함으로써 기록 데이타는 “0”으로 변경된다. 반대로, 메모리셀의 데이타가 “1”이 아니면, 플립플롭 FF1로 노드 N1의 전압을 센스하고 래치함으로써 기록 데이타는 “1”로 보유된다. “0” 기록 데이타를 보유하는 데이타 회로의 기록 데이타는 변경되지 않는다.
선택된 메모리셀의 전부 원하는 임계치에 달하면, 데이타 회로의 노드 N4C가 “L” 이 된다. 이것을 검출함으로써 모든 선택된 메모리셀이 원하는 임계치에 달하는지의 여부를 알 수 있다. 기록 종료의 검출은 예를 들면, 제20도에 표시되어 있는 노드 N4C에 게이트를 접속한 기록 종료 일괄 검출 트랜지스터(Qn5C)를 이용하면 된다.
검증 판독 후, 우선, 단자 VRTC를, 예를 들면 VCC로 프리차지한다. 기록이 불충분한 메모리셀이 1개이면, 그 데이타 회로의 노드 N4C는 “H” 이기 때문에, n 채널 MOS 트랜지스터(Qn5C)는 온하고, 단자 VRTC의 전위는 프리차지 전위로 부터 저하한다. 모든 메모리셀이 충분히 기록하면, 데이타 회로(3-0, 3-1,‥‥‥, 3 -m- 1, 3-2)의 노드 N4C가, 전부 “L”으로 레벨된다. 그 결과, 모든 데이타 회로내의 채널 MOS 트랜지스터(Qn5C)가 오프가 되기 때문에 단자 VRTC의 전위는 프리차지 전위를 보유하고 기록 종료가 검지된다.
[판독 동작]
판독 동작에서는 「“0” 또는 “1”」이 판독된다.
제32도는 판독 동작일 때의 타이밍도이다. 이하, 제32도에 따라 판독 동작을 설명한다.
제32도에 도시한 바와 같이 우선, 시각 t1RD에서 전압 VA, VB가 각각 1,8V, 1.5V로 되고, 비트선 BLa, BLb의 전위는 각각, 1.8V, 1.5V로 된다. 또한, 신호 BLCA, BLCB가 각각 “L” 레벨이 되고, 비트선 BLa와 MOS 캐패시터(Qd1), 비트선 BLb와 MOS 캐패시터(Qd2)는 분리되고, 비트선 BLa, BLb는 부유된다. 또한, 신호 PREA, PREB가 각각 “L” 레벨이 되고, MOS 캐패시터(Qd1, Qd2)의 게이트 전극인 노드 N1, N2는 부유 상태로 된다.
계속해서, 제어 게이트·선택 게이트 구동 회로(2)에 의해 선택된 블럭의 선택된 제어 게이트 CG2A는 0V, 비선택 제어 게이트 CG1A, CG3A, CG4A와 선택 게이트 SG1A, SG2A는 VCC로 된다. 선택된 메모리셀 임계치가 0V이하이면, 비트선 전압은 1.5V보다. 낮아진다. 선택된 메모리셀 임계치가 OV 이상이면, 비트선 전압은 1.8V인 채로 된다.
이 후, 시각 t2RD에서 신호 BLCA, BLCB가 각각 “H” 레벨이 되고, 비트선의 데이타가 MOS 캐패시터(Qd1, Qd2)로 전송된다. 그 후, 재차 신호 BLCA, BLCB가 “L”이 되어, 비트선 BLa와 MOS 캐패시터(Qd1), 비트선 BLb와 MOS 캐패시터(Qd2)는 분리된다.
또한, 신호 SAN1, SAP1이 각각 “L” 레벨, “H” 레벨이 되고, 플립플롭 FF1이 비활성화되어, 신호 ECHI이 “H”가 되고, 플립플롭 FF1의 2개의 입출력 단자(노드 N3C, N4C)는 상호 이퀄라이즈된다. 또한, 이 후, 신호 RY1A, RV1B가 각각 “H” 레벨이 된다.
계속해서, 시각 t3RD에서 재차 신호 SAN1, SAP1이 각각 “H” 레벨, “L” 레벨이 됨으로써, 노드 N1의 전압이 플립플롭 FF1에 의해 센스되고, 플릴플롭 FF1에 래치된다. 이에 따라, 「메모리셀의 데이타가 “0”이나, 혹은 “1”이 플립플롭 FF1에 의해 센스되고, 그 정보가 래치된다.
다음에, 본 발명의 제5 실시 형태에 관한 기억 시스템에 대해 설명하기로 한다.
상기 제1 내지 제4 실시 형태에 의해 설명한 기억 시스템에서는 메모리셀의 성능(몇 치 메모리셀로서 사용할지)을 메모리셀의 재기록 횟수를 모니터하고 또는 메모리셀의 사용 시간을 모니터함으로써, 판정하고 있었다. 그러나, 모니터의 방법은 상기한 방법에 한정되는 것이 아니다.
이 제5실시 형태에 관한 기억 시스템에서는 상기 메모리셀의 성능 전환의 판정에 특히 유효한 신규인 모니터의 방법, 및 신규인 모니터의 방법을 포함하는 기억 시스템을 제공한다.
제33도는 제5 실시 형태에 관한 제1 기억 시스템의 동작 흐름을 도시한 도면이다.
제33도에 도시한 바와 같이 제1 기억 시스템은 기록의 검증수, 즉, 기록·검증 판독 사이클수를 모니터한다. 물론, 기록의 검증 횟수에 한하지 않고, 소거의 검증수를 모니터하도록 해도 좋다.
즉, NAND각 형 EEPROM에서는 기록 및 소거시에, 프로그램 펄스를 인가한 후에, 기록 혹은 소거가 충분히 행해지는지를 조사하는 검증 판독을 행한다. 그리고, 기록 혹은 소거가 불충분한 메모리셀이 있는 경우에는 재기록 및 재소거를 행한다. 여기서,사용 당초에는 메모리셀은 예를 들면 3회의 기록 검증 판독 사이클에 의해 충분히 기록된 것으로 한다. 한편, 재기록의 횟수가 많아짐에 따라 메모리셀의 터널 산화막에 전자가 트랩되어, 기록하기 힘들게 된다. 그 결과, 예를 들면 기록·검증 판독 사이클수가, 4회, 5회, 6회로 많아진다. 따라서, 예를 들면 기록·검증 판독 사이클수가, 소정의 횟수(예를 들면 5회)까지는 제1도에 도시한 바와 같이 4치 메모리셀로서 동작시키고, 상기 소정의 횟수 이후의 기록시에는 3치 메모리셀로서 동작시키면 된다. 3치 메모리셀로서 동작되는 경우도, 재기록 횟수가 증가함에 따라서, 기록·검증 판독 사이클수가 증가하기 때문에, 소정의 횟수(예를 들면 7회, 혹은 5회, 혹은 4회)가 되더라도, 이후의 기록시에는 2치 메모리셀로서 동작해도 된다. 마찬가지로, 2치 메모리셀의 기록 검증 판독 사이클수가, 소정의 횟수에 달하는 경우에는 이후는 그 메모리셀을 사용하지 않아도 되고, 또는 이후는 기록·소거를 하지 않도록 해도 좋다.
이와 같이 기록·검증 판독 사이클수를 검출하고, 이 검출 결과로부터, 메모리셀의 열화의 정도를 파악할 수 있다. 따라사,기록 검증 판독 사이클수가, 소정의 횟수에 달하는지의 여부를 판정함으로써 제1 내지 제4 실시 형태와 같이 메모리셀에 기억된 정보의 수를 변경할 수 있다. 이러한 모니터의 방법은 제1 내지 제4실시 형태에 의해 설명한 기억 시스템, 또는 다치 기억 플래쉬 메모리로 사용할 수 있다.
예를 들면 메모리셀을, 우선, 4치 메모리셀로서 사용하고, 기록·검증 판독사이클 수가, 소정의 사이클수에 달한 후에는 2치 셀로서 사용해도 좋다.
또한, 제5 실시 형태에 관한 기억 시스템이 포함하는 신규인 모니터 방법은 다치 메모리셀뿐만 아니라, 2치 메모리셀에서도 유효하다.
제34도는 제5 실시 형태에 관한 제2 기억 시스템의 동작 흐름을 도시한 도면이다.
제34도에 도시한 바와 같이 기록·검증 판독 사이클수가, 소정의 횟수까지는 2치 메모리셀로서 사용하고, 소정의 횟수를 넘은 후에는 이 메모리셀을 사용하지 않도록 한다. 또는 소정의 횟수를 넘은 후, 이 메모리셀에 대해 기록 및 소거를 행하지 않도록 해도 좋다.
또한, NAND 형 EEPROM에서는 예를 들면 16페이지로 1블럭을 형성하지만, 각각의 페이지마다 기록·검증 판독 사이클수를 검출함으로써, 몇 치의 메모리셀로서 동작시키는지를 각 페이지마다 결정해도 좋다.
또한, 몇 치의 메모리셀로서 동작시킬지는 각 블럭마다 행해도 되고, 각 칩마다 행해도 좋다. 즉, 어떤 블럭을 구성하는 16페이지 중, 1개의 페이지라도 4치 메모리셀로서 동작시키는 기록·검증 판독 사이클수가 소정의 횟수를 넘은 경우에는 이 페이지가 포함되어 있는 블럭의 메모리셀을 이후의 기록으로는 예를 들면 2치 셀로서 동작시켜도 된다. 물론, 칩을 구성하는 복수의 페이지 중 1개의 페이지라도, 4치 메모리셀로서 동작시키는 기록·검증 판독 사이클수가 소정의 횟수를 넘은 경우에는 이 페이지가 포함되어 있는 칩의 모든 메모리셀을 이후의 기록으로는 예를 들면 2치 셀로서 동작시켜도 된다.
또한, 페이지를 세분화한 메모리셀 블럭 단위로 몇 치의 메모리셀로서 동작시키는가를 결정해도 좋고, 동작을 제어하는 것이 가능하기만 하면, 동페이지 내에 동작 모드가 다른 메모리셀이 존재하고 있더라도 상관없다. 즉, 메모리셀에 기억된 정보의 수를 변경하는 단위는 특히 한정되는 것이 아니고, 상술한 바와 같은 페이지 단위, 블럭 단위, 칩 단위의 다른 것, 여러가지 변형이 가능하다.
또한, 기록·검증 판독 사이클수가 아니고, 소거·검증 판독 사이클수를 검출함으로써, 메모리셀에 기억된 정보치의 수를 바꿔도 된다.
또한, 기록·검증 판독 사이클수, 또는 소거·검증 판독의 사이클수는 칩내에 설치되는 카운터 회로에 기억 또는 카운트하고, 상기 카운터 회로의 정보를 칩으로 출력해도 좋다.
제35도는 제5 실시 형태에 관한 제3 기억 시스템의 동작 흐름을 도시한 도면이다.
제35도에 도시한 바와 같이 기록 검증 판독 사이클수(혹은 소거 검증 판독사이클수)를 검출함으로써, 기록(혹은 소거) 전압을 변경하도록 해도 좋다. 예를들면 2치 메모리셀을 예로 들어 설명하면, 사이클수가 4회가 될 때까지는 기록 전압의 초기치는 16V이다. 재기록 횟수가 증가함에 따라서, 기록, 소거가 하기 어렵기 때문에, 사이클수가 증가한다. 사이클수가 4회를 넘으면, 기록 전압의 초기치를 17V 로 한다. 재기록 횟수가, 더욱 증가하고, 기록 전압의 초기치가 17V라도 사이클수가 4회를 넘는 경우에는 기록 전압의 초기치를 18V로 증가시키면 된다.
또한, 상기 사이클수가 소정의 횟수를 넘으면, 기록 전압뿐만 아니라, 소거전압의 초기치를 높게 해도 좋다. 물론, 소거·검증 판독 사이클수를 검출함으로써, 소거 전압, 혹은 기록 전압을 바꿔도 된다. 이와 같이 기록·검증 판독 사이클수, 또는 소거·검증 판독 사이클수를 모니터하는 것은 재기록 횟수를 모니터하는 경우와 마찬가지로, 몇 치 메모리셀로서 동작시키는지를 결정할 수 있는 것뿐만 아니라, 널리 메모리셀의 성능을 판정하는 데 매우 유효하다.
이상, 설명한 제1 내지 제5 실시 형태에서는 다치 반도체 기억 장치를 이용한 기억 시스템에서, 재기록 횟수가 증가함에 따라 1개의 메모리셀에 기억된 정보(치)의 수를 감한다. 예를 들면 4치 메모리셀에서, 재기록 횟수가 50만회까지는 4치 메모리셀로서 동작하고, 그 이후는 2억 메모리셀로서 동작한다. 이에 따라, 기억 시스템 전체의 재기록 횟수를 종래 보다도 많게 할 수 있다.
또, 본 발명을 적용할 수 있는 것은 NAND 형 EEPROM이나, NOR 형 플래쉬 메모리뿐만 아니라, AND 형(K. Kume et al.; IEDM Tech. Dig., Dec. 1992. pp. 991-993)이나, DINOR 형(S. Kobayashi et al.; ISS\CC Tech. Dig., 1995, pp. 122), 나 가상 그랜드형 어레이(R. Cemea et al.; ISSCC Tech. Dig., 1995, pp. 121)라도 된다.
또한, 다치 DRAM이나 다치 마스크 ROM 또는 다치 SRAM이라도 물론 좋다.
또한, 본 발명을 적용할 수 있는 것은 3치 메모리셀, 또는 4치 메모리셀에 한하지 않고, 물론 5치 메모리셀, 혹은 8치 메모리셀, 혹은 16치 메모리셀 등이라도 유효하다.
이상, 설명한 바와 같이 본 발명에 따르면, 다치 기억의 메모리셀을 포함하면서도, 특히 재기록에 관한 내구성이 풍부한 기억 시스템, 및 상기 기억 시스템에 특히 필요한, 신규인 시스템 요소를 포함한 기억 시스템을 제공할 수 있다.

Claims (20)

  1. n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 갖는 기억 시스템에 있어서, 상기 메모리 셀은 소정의 재기록 횟수까지는 상기 메모리셀을 n 치 기억의 메모리셀로서 동작시키고, 상기 소정의 재기록 횟수 이후는 상기 메모리셀을 m 치 기억(m은 n 미만의 자연수)의 메모리셀로서 동작시키는 것을 특징으로 하는 기억시스템.
  2. n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 갖는 기억 시스템에 있어서, 상기 메모리 셀은 소정의 재기록 횟수까지는 상기 메모리셀을 n 치 기억의 메모리셀로서 동작시키고, 상기 소정의 재기록 횟수 이후는 상기 메모리셀을 2치 기억의 메모리셀로서 동작시키는 것을 특징으로 하는 기억 시스템.
  3. n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 갖는 기억 시스템에 있어서, 제n 재기록 횟수까지는 상기 메모리셀을 n 치 기억의 메모리셀로서 동작시키고, 제n 재기록 횟수이후, 제(n-1)의 재기록 횟수까지는 상기 메모리셀을 (n-1)치 기억의 메모리셀로서 동작시키고, 제(i+1)의 재기록 횟수 이후, 제i (i는 2이상의 자연수)의 재기록 횟수까지는 상기 메모리셀을 i 치 기억의 메모리셀로서 동작시키는 것을 특징으로 하는 기억 시스템.
  4. 제1항에 있어서, 상기 메모리셀에 있어서의 n 치 기억으로부터 m 치 기억, 2치 기억 혹은 (n-1) 치 기억으로의 변경, 또는 (i+1) 치 기억으로부터 i 기억으로의 변경을 상기 기억부를 포함하는 메모리칩 단위로 행하는 것을 특징으로 하는 기억시스템.
  5. 제2항에 있어서, 상기 메모리셀에 있어서의 n 치 기억으로부터 m 치 기억, 2치 기억 또는 (n-1) 치 기억으로의 변경, 또는 (i+1) 치 기억으로부터 i 치 기억으로의 변경을 상기 기억부를 포함하는 메모리칩 단위로 행하는 것을 특징으로 하는 기억시스템.
  6. 제3항에 있어서, 상기 메모리셀에 있어서의 n 치 기억으로부터 m 치 기억, 2치 기억 또는 (n-1) 치 기억으로의 변경, 또는 (j+7) 치 기억으로부터 j 치 기억으로의 변경을 상기 기억부를 포함하는 메모리칩 단위로 행하는 것을 특징으로 하는 기억시스템.
  7. 제1항 내지 제3항 중 어느 한 항에 있어어, 상기 기억부는 소정수의 상기 메모리셀로 구성되고, 데이타의 기록, 또는 데이타의 소거를 일괄해서 행하는 단위가 되는 메모리셀 블럭을 포함하며, 상기 메모리셀에 있어서의 n 치 기억으로부터 m 치 기억, 2치 기억 또는 (n-1) 치 기억으로의 변경, 또는 (i+1) 치 기억으로부터 i 치 기억으로의 변경을 상기 메모리셀 블럭 단위로 행하는 것을 특징으로 하는 기억 시스템.
  8. 제1항에 있어서, 상기 메모리셀이 m 치 기억, 2치 기억, (n-1) 치 기억 및 i치 기억 중 어느 하나로 변경된 후, m 치 기억, 2치 기억, (n-1) 치 기억 및 i치 기억 각각에 있어서의 재기록 횟수가 제한 횟수에 달한 후에는 상기 메모리셀을 사용하지 않는 것을 특징으로 하는 기억 시스템.
  9. 제2항에 있어서, 상기 메모리셀이 m 치 기억, 2치 기억, (n-1) 치 기억 및 i치 기억 중 어느 하나로 변경된 후, m 치 기억, 2치 기억, (n-1) 치 기억 및 i 치 기억에 있어서의 재기록 횟수가 제한 횟수에 달한 후에는 상기 메모리셀을 사용하지 않는 것을 특징으로 하는 기억 시스템.
  10. 제3항에 있어서, 상기 메모셀이 m 치 기억, 2치 기억 (n∼1) 치 기억 및 i치 기억 중 어느 하나로 변경된 후, m 치 기억, 2치 기억, (n-1) 치 기억 및 i 치 기억에 있어서의 재기록 횟수가 제한 횟수에 달한 후에는 상기 메모리셀을 사용하지 않는 것을 특징으로 하는 기억 시스템.
  11. 제7항에 있어서, 상기 메모리 셀이 m 치 기억, 2치 기억, (n-1) 치 기억 및 i치 기억 중 어느 하나로 변경된 후, m치 기억, 2치 기억 (n-1) 치 기억 및 I치 기억에 있어서의 재기록 횟수가 제한 횟수에 달한 후에는 상기 메모리셀을 사용하지 않는 것을 특징으로 하는 기억 시스템.
  12. 제1항에 있어서, 상기 메모리셀이 m 치 기억, 2치 기억, (n-1) 치 기억 및 i치 기억 중 어느 하나로 변경된 후, m 치 기억, 2치 기억, (n-1) 치 기억 및 i 치 기억에 있어서의 재기록 횟수가 제한 횟수에 달한 후는 상기 메모리셀에 데이터의 기록 및 데이타의 소거를 하지 않는 것을 특징으로 하는 기억 시스템.
  13. 제2항에 있어서,상기 메모리셀이 m치 기억, 2치 기억, (n-1)치 기억 및 i 치 기억 중 어느 하나로 변경된 후, m 치 기억, 2치 기억, (n-1) 치 기억 및 i 치 기억에 있어서의 재기록 횟수가 제한 횟수에 달한 후에는 상기 메모리셀에 데이타의 기록 및 데이타의 소거를 하지 않는 것을 특징으로 하는 기억 시스템.
  14. 제3항에 있어서, 상기 메모리셀이 m 치 기억, 2치 기억, (n-i) 치 기억 및 i치 기억 중 어느 하나로 변경된 후, m 치 기억, 2치 기억, (n-1) 치 기억 및 i 치 기억에 있어서의 재기록 횟수가 제한 횟수에 달한 후에는 상기 메모리셀에 데이타의 기록 및 데이타의 소거를 하지 않는 것을 특징으로 하는 기억 시스템.
  15. 제7항에 있어서, 상기 메모리셀이 m 치 기억, 2치 기억, (n-1) 치 기억 및 1치 기억 중 어느 하나로 변경된 후, m 치 기억, 2치 기억, (n-1) 치 기억 및 i 치 기억에 있어서의 재기록 횟수가 제한 횟수에 달한 후에는 상기 메모리셀에 데이타의 기록 및 데이타의 소거를 하지 않는 것을 특징으로 하는 기억 시스템.
  16. n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 갖는 기억 시스템에 있어서, 상기 메모리셀이 몇 치의 데이타를 보유하고 있는지를 기억하는 레벨 기억수단을 포함하고, 상기 메모리 셀에 기억된 레벨 수가 변경됨에 따라 상기 레벨 기억 수단의 기억 내용이 변경되는 것을 특징으로 하는 기억 시스템.
  17. n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 갖는 기억 시스템에 있어서, 상기 메모리셀을 n 치로 동작시키는 n 치 동작 모드 외에, 상기 메모리셀을 m 치(m은 n 미만의 자연수)로 동작시키는 m 치 동작 모드를 더 포함하는 것을 특징으로 하는 기억 시스템.
  18. 제1항에 있어서, n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 가지며, 상기 메모리셀로의 데이타의 기록 또는 소거시에 상기 메모리셀에 대한 데이타의 기록 동작 또는 소거 동작 및 상기 데이타의 메모리셀로의 기록상태 또는 소거 상태를 검출하는 검증 판독 동작을 반복하는 기억 시스템으로서, 상기 기록 동작 또는 소거 동작과 검증 판독 동작의 반복 횟수인 검증수를 모니터하고, 상기 검증수가 소정의 횟수에 달한 후, 상기 메모리셀에서의 n 치 기억으로부터 m 치 기억, 2치 기억 또는 (n-1) 치 기억으로의 변경, 또는 (i-1) 치 기억으로부터 i 치 기억으로의 변경을 행하는 것을 특징으로 하는 기억 시스템.
  19. 제2항에 있어서, n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 가지며, 상기 메모리셀로의 데이타의 기록 또는 소거시에 상기 메모리셀에 대한 데이타의 기록 동작 또는 소거 동작 및 상기 데이타의 메모리셀로의 기록상태 또는 소거 상태를 검출하는 검증 판독 동작을 반복하는 기억 시스템으로서, 상기 기록 동작 또는 소거 동작과 검증 판독 동작의 반복 횟수인 검증수를 모니터하고, 상기 검증수가 소정의 횟수에 달한 후, 상기 메모리셀에 있어서의 n 치 기억으로부터 m 치 기억, 2치 기억 또는 (n-1) 치 기억으로의 변경, 또는 (i-1) 치 기억으로부터 i 치 기억으로의 변경을 행하는 것을 특징으로 하는 기억 시스템.
  20. 제3항에 있어서, n 치(n은 3이상의 자연수)를 기억하는 메모리셀을 포함하는 기억부를 가지며, 상기 메모리셀로의 데이타의 기록 또는 소거시에 상기 메모리셀에 대한 데이타의 기록 동작 또는 소거 동작 및 상기 데이타의 메모리셀로의 기록상태 또는 소거 상태를 검출하는 검증 판독 동작을 반복하는 기억 시스템으로서, 상기 기록 동작 또는 소거 동작과 검증 판독 동작의 반복 횟수인 검증수를 모니터하고, 상기 검증수가 소정의 횟수에 달한 후, 상기 메모리셀에 있어서의 n 치 기억으로부터 m 치 기억, 2치 기억 또는 (n-1) 치 기억으로의 변경, 또는 (i+1) 치 기억으로부터 i 치 기억으로의 변경을 행하는 것을 특징으로 하는 기억 시스템.
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DE (1) DE69729502T2 (ko)
TW (1) TW318965B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101160107B1 (ko) * 2006-08-05 2012-06-26 벤호프 게엠베하 엘엘씨 솔리드 스테이트 스토리지 소자 및 방법
KR101191479B1 (ko) * 2009-07-22 2012-10-15 가부시끼가이샤 도시바 반도체 기억 장치

Families Citing this family (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3607407B2 (ja) 1995-04-26 2005-01-05 株式会社日立製作所 半導体記憶装置
JP3200012B2 (ja) * 1996-04-19 2001-08-20 株式会社東芝 記憶システム
US6857099B1 (en) * 1996-09-18 2005-02-15 Nippon Steel Corporation Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program
AUPO799197A0 (en) * 1997-07-15 1997-08-07 Silverbrook Research Pty Ltd Image processing method and apparatus (ART01)
IL125604A (en) * 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
DE69820032D1 (de) * 1998-05-27 2004-01-08 St Microelectronics Srl Nichtflüchtiger Speicher mit grosser Kapazität
DE69932703T2 (de) 1999-04-21 2007-09-06 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zur Differenzierung von Programmier- und Löschspannung in nichtflüchtigem Speicher und Herstellungsverfahren hierfür
JP4074029B2 (ja) 1999-06-28 2008-04-09 株式会社東芝 フラッシュメモリ
US6185127B1 (en) * 2000-01-31 2001-02-06 Summit Microelectronics, Inc. Selectable analog functions on a configurable device and method employing nonvolatile memory
US6297988B1 (en) * 2000-02-25 2001-10-02 Advanced Micro Devices, Inc. Mode indicator for multi-level memory
US6396741B1 (en) * 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
US6928001B2 (en) * 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US6490204B2 (en) * 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
JP3631463B2 (ja) * 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
CN1207851C (zh) 2001-08-20 2005-06-22 三星电子株式会社 在移动台中交接调制解调器和存储器的设备和方法
US6717847B2 (en) * 2001-09-17 2004-04-06 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
JP2003132693A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 不揮発性半導体記憶装置
KR100487417B1 (ko) * 2001-12-13 2005-05-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그를 이용한멀티플-비트 데이타의 라이트 및 리드 방법
US6807106B2 (en) * 2001-12-14 2004-10-19 Sandisk Corporation Hybrid density memory card
JP3977799B2 (ja) * 2003-12-09 2007-09-19 株式会社東芝 不揮発性半導体記憶装置
KR100457227B1 (ko) * 2001-12-29 2004-11-16 동부전자 주식회사 플레시 이이피롬셀 및 그 제조방법
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US6700818B2 (en) * 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US7190620B2 (en) * 2002-01-31 2007-03-13 Saifun Semiconductors Ltd. Method for operating a memory device
JP2003346484A (ja) * 2002-05-23 2003-12-05 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6967896B2 (en) * 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
JP3878573B2 (ja) * 2003-04-16 2007-02-07 株式会社東芝 不揮発性半導体記憶装置
JP4315767B2 (ja) * 2003-09-04 2009-08-19 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4270994B2 (ja) * 2003-09-29 2009-06-03 株式会社東芝 不揮発性半導体記憶装置
US6996011B2 (en) * 2004-05-26 2006-02-07 Macronix International Co., Ltd. NAND-type non-volatile memory cell and method for operating same
US7730368B2 (en) * 2003-10-31 2010-06-01 Sandisk Il Ltd. Method, system and computer-readable code for testing of flash memory
KR100719380B1 (ko) * 2006-03-31 2007-05-18 삼성전자주식회사 향상된 신뢰성 특성을 갖는 다치 플래시 메모리 장치 및그것을 포함한 메모리 시스템
JP2008176924A (ja) * 2004-01-30 2008-07-31 Toshiba Corp 半導体記憶装置
JP4532951B2 (ja) * 2004-03-24 2010-08-25 川崎マイクロエレクトロニクス株式会社 半導体集積回路の使用方法および半導体集積回路
WO2005094178A2 (en) 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7366025B2 (en) * 2004-06-10 2008-04-29 Saifun Semiconductors Ltd. Reduced power programming of non-volatile cells
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
JP4713873B2 (ja) * 2004-11-12 2011-06-29 株式会社東芝 半導体記憶装置
US8053812B2 (en) * 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) * 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) * 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US7804126B2 (en) 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US20070036007A1 (en) * 2005-08-09 2007-02-15 Saifun Semiconductors, Ltd. Sticky bit buffer
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US8116142B2 (en) * 2005-09-06 2012-02-14 Infineon Technologies Ag Method and circuit for erasing a non-volatile memory cell
US7221138B2 (en) * 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US7681109B2 (en) * 2005-10-13 2010-03-16 Ramot At Tel Aviv University Ltd. Method of error correction in MBC flash memory
JP4876522B2 (ja) * 2005-10-13 2012-02-15 ソニー株式会社 不揮発性半導体記憶装置
JP2007179669A (ja) * 2005-12-28 2007-07-12 Toshiba Corp メモリシステム
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7844879B2 (en) 2006-01-20 2010-11-30 Marvell World Trade Ltd. Method and system for error correction in flash memory
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7638835B2 (en) * 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
KR101208312B1 (ko) * 2006-05-12 2012-12-05 애플 인크. 조절가능한 용량을 가진 메모리 디바이스
JP5072301B2 (ja) * 2006-09-25 2012-11-14 株式会社東芝 半導体集積回路装置及びその動作方法
US7558109B2 (en) 2006-11-03 2009-07-07 Sandisk Corporation Nonvolatile memory with variable read threshold
US7904788B2 (en) 2006-11-03 2011-03-08 Sandisk Corporation Methods of varying read threshold voltage in nonvolatile memory
WO2008057822A2 (en) * 2006-11-03 2008-05-15 Sandisk Corporation Nonvolatile memory with variable read threshold
JP2008123330A (ja) * 2006-11-14 2008-05-29 Toshiba Corp 不揮発性半導体記憶装置
US9153337B2 (en) 2006-12-11 2015-10-06 Marvell World Trade Ltd. Fatigue management system and method for hybrid nonvolatile solid state memory system
US20080140918A1 (en) * 2006-12-11 2008-06-12 Pantas Sutardja Hybrid non-volatile solid state memory system
US7646636B2 (en) 2007-02-16 2010-01-12 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
US8006166B2 (en) 2007-06-12 2011-08-23 Micron Technology, Inc. Programming error correction code into a solid state memory device with varying bits per cell
US7460398B1 (en) * 2007-06-19 2008-12-02 Micron Technology, Inc. Programming a memory with varying bits per cell
US7802132B2 (en) * 2007-08-17 2010-09-21 Intel Corporation Technique to improve and extend endurance and reliability of multi-level memory cells in a memory device
US7590001B2 (en) 2007-12-18 2009-09-15 Saifun Semiconductors Ltd. Flash memory with optimized write sector spares
CN101911207B (zh) * 2008-01-16 2014-05-07 富士通株式会社 半导体存储装置、控制装置、控制方法
KR101378602B1 (ko) * 2008-05-13 2014-03-25 삼성전자주식회사 메모리 장치 및 메모리 프로그래밍 방법
US8060719B2 (en) * 2008-05-28 2011-11-15 Micron Technology, Inc. Hybrid memory management
US9280466B2 (en) 2008-09-09 2016-03-08 Kabushiki Kaisha Toshiba Information processing device including memory management device managing access from processor to memory and memory management method
US8407400B2 (en) 2008-11-12 2013-03-26 Micron Technology, Inc. Dynamic SLC/MLC blocks allocations for non-volatile memory
DE102008057681B3 (de) * 2008-11-17 2009-12-10 Giesecke & Devrient Gmbh Verfahren zum sicheren Speichern von Daten in einem Speicher eines tragbaren Datenträgers
US8169827B2 (en) * 2009-02-20 2012-05-01 Hynix Semiconductor Inc. NAND flash memory string apparatus and methods of operation thereof
US8458114B2 (en) 2009-03-02 2013-06-04 Analog Devices, Inc. Analog computation using numerical representations with uncertainty
US8179731B2 (en) 2009-03-27 2012-05-15 Analog Devices, Inc. Storage devices with soft processing
US8004890B2 (en) * 2009-05-08 2011-08-23 Macronix International Co., Ltd. Operation method of non-volatile memory
JP2010282697A (ja) * 2009-06-05 2010-12-16 Toshiba Corp 不揮発性半導体記憶装置
US20100332922A1 (en) * 2009-06-30 2010-12-30 Mediatek Inc. Method for managing device and solid state disk drive utilizing the same
JP2011186555A (ja) * 2010-03-04 2011-09-22 Toshiba Corp メモリ管理装置及び方法
US8214700B2 (en) 2009-10-28 2012-07-03 Sandisk Technologies Inc. Non-volatile memory and method with post-write read and adaptive re-write to manage errors
US8634240B2 (en) * 2009-10-28 2014-01-21 SanDisk Technologies, Inc. Non-volatile memory and method with accelerated post-write read to manage errors
US8423866B2 (en) * 2009-10-28 2013-04-16 SanDisk Technologies, Inc. Non-volatile memory and method with post-write read and adaptive re-write to manage errors
JP5525801B2 (ja) * 2009-11-30 2014-06-18 株式会社メガチップス 検査装置、データ保存装置、撮像装置、監視システム、および不揮発性の記憶媒体
JP2011138569A (ja) * 2009-12-25 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
US8854882B2 (en) 2010-01-27 2014-10-07 Intelligent Intellectual Property Holdings 2 Llc Configuring storage cells
US8661184B2 (en) 2010-01-27 2014-02-25 Fusion-Io, Inc. Managing non-volatile media
US9245653B2 (en) 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
US8305807B2 (en) 2010-07-09 2012-11-06 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US8432732B2 (en) 2010-07-09 2013-04-30 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays
US8514630B2 (en) 2010-07-09 2013-08-20 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays: current based approach
US9424930B2 (en) * 2010-09-15 2016-08-23 Sandisk Technologies Llc Apparatus, system, and method for non-volatile storage element programming
US8379454B2 (en) 2011-05-05 2013-02-19 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US9424938B2 (en) 2011-06-09 2016-08-23 Micron Technology, Inc. Reduced voltage nonvolatile flash memory
US8726104B2 (en) 2011-07-28 2014-05-13 Sandisk Technologies Inc. Non-volatile memory and method with accelerated post-write read using combined verification of multiple pages
US8775901B2 (en) 2011-07-28 2014-07-08 SanDisk Technologies, Inc. Data recovery for defective word lines during programming of non-volatile memory arrays
US8750042B2 (en) 2011-07-28 2014-06-10 Sandisk Technologies Inc. Combined simultaneous sensing of multiple wordlines in a post-write read (PWR) and detection of NAND failures
US9330787B2 (en) 2013-03-18 2016-05-03 Kabushiki Kaisha Toshiba Memory system and memory controller
CN104572324A (zh) * 2013-10-11 2015-04-29 光宝科技股份有限公司 固态储存装置及其控制方法
US9329797B2 (en) * 2013-12-30 2016-05-03 Sandisk Technologies Inc. Method and system for adjusting block erase or program parameters based on a predicted erase life
US9423970B2 (en) 2013-12-30 2016-08-23 Sandisk Technologies Llc Method and system for predicting block failure in a non-volatile memory
JP2015138498A (ja) * 2014-01-24 2015-07-30 三菱電機株式会社 フラッシュメモリの誤り訂正符号化装置および方法
FR3017981B1 (fr) * 2014-02-27 2017-07-21 St Microelectronics Rousset Programmation d'une memoire eeprom
JP6308433B2 (ja) * 2014-05-21 2018-04-11 コニカミノルタ株式会社 画像形成装置及び制御方法並びに制御プログラム
JP2016004387A (ja) * 2014-06-16 2016-01-12 株式会社東芝 ストレージシステム、メモリコントローラ、および制御方法
US9679652B2 (en) * 2015-05-04 2017-06-13 Phison Electronics Corp. Threshold based multi-level cell programming for reliability improvement
US10684785B2 (en) 2017-02-23 2020-06-16 Hitachi, Ltd. Storage system
JP2018142240A (ja) 2017-02-28 2018-09-13 東芝メモリ株式会社 メモリシステム
US20180261281A1 (en) * 2017-03-10 2018-09-13 Micron Technology, Inc. Methods for mitigating power loss events during operation of memory devices and memory devices employing the same
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2019040655A (ja) * 2017-08-28 2019-03-14 東芝メモリ株式会社 メモリシステム
US11061768B1 (en) * 2020-02-14 2021-07-13 Western Digital Technologies, Inc. Storage device with increased endurance
KR20220001222A (ko) * 2020-06-29 2022-01-05 에스케이하이닉스 주식회사 베드 블록을 처리하는 메모리 시스템 및 동작 방법
JP7479764B2 (ja) 2020-08-07 2024-05-09 株式会社ディスコ 切削装置

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1224062B (it) * 1979-09-28 1990-09-26 Ates Componenti Elettron Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile
JPH0713879B2 (ja) * 1985-06-21 1995-02-15 三菱電機株式会社 半導体記憶装置
US4718041A (en) * 1986-01-09 1988-01-05 Texas Instruments Incorporated EEPROM memory having extended life
JPS63251999A (ja) * 1987-04-08 1988-10-19 Mitsubishi Electric Corp 半導体記憶装置
JPH0715799B2 (ja) * 1987-06-30 1995-02-22 日本電気株式会社 半導体記憶装置
JPS6432494A (en) * 1987-07-27 1989-02-02 Mitsubishi Electric Corp Non-volatile semiconductor storage device
JPH0778997B2 (ja) * 1987-10-30 1995-08-23 株式会社東芝 不揮発性半導体メモリ
CA1301261C (en) * 1988-04-27 1992-05-19 Wayne D. Grover Method and apparatus for clock distribution and for distributed clock synchronization
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5268870A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
US5247480A (en) * 1989-05-02 1993-09-21 Kabushiki Kaisha Toshiba Electrically erasable progammable read-only memory with nand cell blocks
EP0432481A3 (en) * 1989-12-14 1992-04-29 Texas Instruments Incorporated Methods and apparatus for verifying the state of a plurality of electrically programmable memory cells
US5200920A (en) * 1990-02-08 1993-04-06 Altera Corporation Method for programming programmable elements in programmable devices
JPH03250499A (ja) * 1990-02-27 1991-11-08 Nec Corp データ記憶回路
US5258949A (en) * 1990-12-03 1993-11-02 Motorola, Inc. Nonvolatile memory with enhanced carrier generation and method for programming the same
US5222040A (en) * 1990-12-11 1993-06-22 Nexcom Technology, Inc. Single transistor eeprom memory cell
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
KR960002004B1 (ko) * 1991-02-19 1996-02-09 가부시키가이샤 도시바 기록검증 제어회로를 갖춘 전기적으로 소거 및 프로그램가능한 독출전용 기억장치
KR960002006B1 (ko) * 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US5270979A (en) * 1991-03-15 1993-12-14 Sundisk Corporation Method for optimum erasing of EEPROM
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
KR950011965B1 (ko) * 1992-02-19 1995-10-12 삼성전자주식회사 불휘발성 반도체 메모리 장치
KR950000273B1 (ko) * 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
US5257225A (en) * 1992-03-12 1993-10-26 Micron Technology, Inc. Method for programming programmable devices by utilizing single or multiple pulses varying in pulse width and amplitude
JP2716906B2 (ja) * 1992-03-27 1998-02-18 株式会社東芝 不揮発性半導体記憶装置
JP2831914B2 (ja) * 1992-09-30 1998-12-02 株式会社東芝 半導体集積回路装置
JP3373632B2 (ja) * 1993-03-31 2003-02-04 株式会社東芝 不揮発性半導体記憶装置
JP3315472B2 (ja) * 1993-04-26 2002-08-19 新日本製鐵株式会社 不揮発性半導体記憶装置
US5463586A (en) * 1993-05-28 1995-10-31 Macronix International Co., Ltd. Erase and program verification circuit for non-volatile memory
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2922116B2 (ja) * 1993-09-02 1999-07-19 株式会社東芝 半導体記憶装置
JPH0773685A (ja) * 1993-09-06 1995-03-17 Hitachi Ltd 半導体不揮発性記憶装置
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5542249A (en) * 1993-10-22 1996-08-06 Madison Combustion Associates Exhaust apparatus
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
JP3557483B2 (ja) * 1994-02-14 2004-08-25 直 柴田 半導体回路
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
US5515317A (en) * 1994-06-02 1996-05-07 Intel Corporation Addressing modes for a dynamic single bit per cell to multiple bit per cell memory
US5487033A (en) * 1994-06-28 1996-01-23 Intel Corporation Structure and method for low current programming of flash EEPROMS
JP3200012B2 (ja) * 1996-04-19 2001-08-20 株式会社東芝 記憶システム

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101160107B1 (ko) * 2006-08-05 2012-06-26 벤호프 게엠베하 엘엘씨 솔리드 스테이트 스토리지 소자 및 방법
US8219773B2 (en) 2006-08-05 2012-07-10 Benhov Gmbh, Llc Interpreting the data value stored by memory cell using a performance characteristic value
KR101266594B1 (ko) * 2006-08-05 2013-05-22 벤호프 게엠베하 엘엘씨 솔리드 스테이트 스토리지 소자 및 방법
US8650376B2 (en) 2006-08-05 2014-02-11 Benhov Gmbh, Llc Solid state storage element and method
US8972674B2 (en) 2006-08-05 2015-03-03 Benhov Gmbh, Llc Compensation for solid state storage
KR101191479B1 (ko) * 2009-07-22 2012-10-15 가부시끼가이샤 도시바 반도체 기억 장치

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