JPH09288896A - 記憶システム - Google Patents
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Abstract
書き換えに関する耐久性に富む記憶システムを提供する
こと。 【解決手段】 n値(nは3以上の自然数で、例えば
4)を記憶するメモリセルを含む記憶部を有する記憶シ
ステムであって、所定の書き換え回数までは、メモリセ
ルをn値記憶のメモリセルとして使用し、所定の書き換
え回数以後は、メモリセルをm値記憶(mはn未満の自
然数で、例えば3)のメモリセルとして使用する。この
ように、所定の書き換え回数を境として、1つのメモリ
セルに蓄えられる情報(値)の数を、減らしていく。
Description
えば電気的書き換え可能な多値記憶不揮発性半導体記憶
装置(EEPROM)によって構成される記憶システム
に関する。
性半導体装置(EEPROM)の1つとしてNANDセ
ル型EEPROMが提案されている。
例えば浮遊ゲートと制御ゲートが積層されたnチャネル
FETMOS構造の複数のメモリセルを、それらのソー
ス、ドレインを隣接するもの同士で共有する形で直列接
続し、これを1単位としてビット線に接続するものであ
る。
NDセル部分を示す図で、(a)図は平面図、(b)図
は等価回路図である。図37は断面図で、(a)図は図
36(a)中のA−A’線に沿う断面図、(b)図は図
36(a)中のB−B’線に沿う断面図である。
には、素子分離酸化膜12で囲まれた素子領域が設けら
れている。素子領域にはNANDセルが形成され、NA
NDセルが複数集まることで、メモリセルアレイが形成
されている。
NDセルに着目して説明する。
のメモリセルM1〜M8が直列に接続されて1つのNA
NDセルを構成している。メモリセルはそれぞれ、基板
11の上に、ゲート絶縁膜13を介して形成された浮遊
ゲート14(14-1、14-2、…、14-8)を有してい
る。浮遊ゲート14の上には、第2のゲート絶縁膜15
を介して制御ゲート16が形成されている。メモリセル
のソース、ドレインであるn型拡散層19はそれぞれ、
隣接するメモリセルどうしで共有される。これにより、
8個のメモリセルは、互いに直列に接続される。
各々、メモリセルの浮遊ゲート14-1〜14-8、制御ゲ
ート16-1〜16-8と同時に形成された第1の選択ゲー
ト14-9、16-9、及び第2の選択ゲート14-10 、1
6-10 が設けられている。メモリセルなどの素子が形成
された基板11の上方は、CVD酸化膜17により覆わ
れている。CVD酸化膜17の上には、ビット線18が
配設されている。NANDセルの制御ゲート16は行方
向に連続して形成され、行方向に隣接するNANDセル
どうしで共通とされて、ワード線(制御ゲートCG1、
CG2、…、CG8)として機能する。選択ゲート14
-9、16-9、および14-10 、16-10はそれぞれ、制
御ゲート16-1〜16-8と同様に行方向に連続して形成
され、行方向に隣接したNANDセルどうしで共通とさ
れて、選択ゲートSG1、SG2として機能する。
状に配列されたメモリセルアレイの等価回路図である。
クトを介して、アルミニウムや、導電性のポリシリコン
などから構成されている基準電位配線に接続される。ソ
ース線と基準電位配線とのコンタクトは、例えば64本
のビット線ごとに、1箇所設けられる。基準電位配線
は、例えば動作モードに応じてソース線に与える電位を
制御する、図示せぬ周辺回路に接続されている。
2の選択ゲートSG1、SG2は、行方向に連続的に配
設される。通常、制御ゲートにつながるメモリセルの集
合を、ページ(1ページ)と呼び、1組のドレイン側
(第1の選択ゲート)およびソース側(第2の選択ゲー
ト)の選択ゲートによって挟まれた上記ページの集合
を、NANDブロック(1NANDブロック)、又はブ
ロック(1ブロック)と呼ぶ。1ページは、例えば25
6バイト(256×8)個のメモリセルから構成され
る。1ページ分のメモリセルは、ほぼ同時に書き込みが
行われる。1ブロックは例えば2048バイト(204
8×8)個のメモリセルから構成される。1ブロック分
のメモリセルは、ほぼ同時に消去される。
りである。
メモリセルから順に行われる。
昇圧された書き込み電圧Vpp(=20V程度)を印加
し、他の非選択メモリセルの制御ゲート、および第1の
選択ゲートにはそれぞれ、中間電位(=10V程度)を
印加し、ビット線には、データに応じて、0V(“0”
書き込み)、又は中間電位(“1”書き込み)を印加す
る。このとき、ビット線の電位は、選択されているメモ
リセルに伝達される。データが“0”の時は、選択され
ているメモリセルの浮遊ゲートと基板との間に、高い電
圧がかかり、基板から浮遊ゲートに、電子がトンネル注
入され、しきい値電圧が正方向に移動する。データが”
1”の時は、しきい値電圧は変化しない。データ消去
は、ブロック単位で、ほぼ同時に行われる。
いる全ての制御ゲート、選択ゲートを0Vとし、p型シ
リコン基板(またはp型ウェルおよびn型基板)に、昇
圧された昇圧電位VppE (20V程度)を印加する。一
方、消去を行わないブロックに含まれている制御ゲー
ト、選択ゲートには、上記昇圧電位VppE を印加する。
これにより、消去が行われるブロックのメモリセルにお
いて、浮遊ゲートに蓄積されていた電子がp型シリコン
基板(またはウェル)に放出され、しきい値電圧が、負
の方向に移動する。
ャージした後、ビット線をフローティングとし、選択さ
れたメモリセルの制御ゲートを0V、それ以外のメモリ
セルの制御ゲート、選択ゲートを電源電圧Vcc(たとえ
ば3V)、ソース線を0Vとして、選択されているメモ
リセルで、電流が流れるか否かをビット線に検出するこ
とにより、行われる。すなわち、メモリセルに書き込ま
れたデータが”0”(メモリセルのしきい値Vth>0)
ならばメモリセルはオフになるので、ビット線はプリチ
ャージ電位を保つが、”1”(メモリセルのしきい値V
th<0)ならばメモリセルは、オンしてビット線はプリ
チャージ電位からΔVだけ下がる。これらのビット線電
位を、センスアンプで検出することによって、メモリセ
ルのデータが読み出される。
を実現する手法の1つとして、1個のセルに3値以上の
情報を記憶させる、多値記憶セルが知られている(例え
ば特開平7−93979号、特開平7−161852
号)。
き込み状態を設けることによって、4値を記憶する場合
の、メモリセルのしきい値電圧と、4つの書き込み状態
(4値データ“0”、“1”、“2”、“3”)との関
係を示す図である。
じで、例えば負のしきい値を持つ。データ“1”の状態
は、例えば0.5Vから0.8Vの間のしきい値を持
つ。データ“2”の状態は、例えば1.5Vから1.8
Vの間のしきい値を持つ。データ“3”の状態は、例え
ば2.5Vから2.8Vの間のしきい値を持つ。
Gに、読み出し電圧VCG2R を印加して、メモリセルが
“ON”か“OFF”かで、メモリセルのデータが
「“0”、“1”のいずれかか、“2”、“3”のいず
れかか」を検出できる。続けて、読み出し電圧VCG3R 、
VCG1R を印加することでメモリセルのデータが完全に検
出される。読み出し電圧VCG1R 、VCG2R 、VCG3R は、例
えばそれぞれ0V、1V、2Vとされる。
リファイ電圧と呼ばれ、データ書き込み時には、これら
ベリファイ電圧を制御ゲートに印加してメモリセルMの
状態を検出し、十分に書き込みが行われたか否かをチェ
ックする。ベリファイ電圧VCG1V 、VCG2V 、VCG3V は、
例えばそれぞれ0.5V、1.5V、2.5Vとされ
る。
は、書き換え回数に、2値メモリセルで、例えば100
万回の制限がある。この書き換え回数の制限は、例えば
書き込み状態のメモリセルのフローティングゲートから
基板に、フローティングゲートに蓄えた電子がリークす
ることにより生じる。図39のデータ“1”の状態のメ
モリセルから、電子がリークすることにより、メモリセ
ルがデータ“0”の状態になると、書き込みデータが破
壊されたことになる。
間の電圧差(例えば図39の“3”状態と“2”状態の
間の電圧差)が小さくなる。その結果、わずかな量の電
子が基板にリークしても、データが、“3”の状態か
ら、“2”の状態に変わってしまう。また、メモリセル
を多値化すると、しきい値が最も大きい状態(図39で
は“3”状態)のしきい値が大きくなるので、フローテ
ィングゲートと基板との間の電界が大きくなる。その結
果、フローティングゲートからの電子のリーク量が大き
くなる。
ほど信頼性、特にデータの書き換え回数に対する信頼性
が悪化し、書き換え回数の制限値が減少し、例えば50
万回になる。結果として、装置の耐久性(装置の寿命)
が損なわれている。
; IBM J.RES.DEVELOP.VOL.39 NO.5SEPTEMBER 1995)で
は、ブロック毎に書き換え回数を記録し、書き換え回数
が、例えば100万回を超えた場合には、該ブロックを
使用しないようにしている。しかしながら、この方式で
も、多値記憶化すればするほど、メモリーカードの使用
回数は、2値記憶のときよりも減少する。
もので、その目的は、多値記憶のメモリセルを含みなが
らも、特に書き換えに関する耐久性に富む記憶システム
を提供することにある。
憶システムに必要な、幾つかの新規なシステム要素を含
んだ記憶システムを提供することにある。
に、この発明では、n値(nは3以上の自然数)を記憶
するメモリセルを含む記憶部を有する記憶システムであ
って、所定の書き換え回数までは、前記メモリセルをn
値記憶のメモリセルとして動作させ、前記所定の書き換
え回数以後は、前記メモリセルをm値記憶(mはn未満
の自然数)のメモリセルとして動作させることを特徴と
する。
するメモリセルを含む記憶部を有する記憶システムであ
って、所定の書き換え回数までは、前記メモリセルをn
値記憶のメモリセルとして動作させ、前記所定の書き換
え回数以後は、前記メモリセルを2値記憶のメモリセル
として動作させることを特徴とする。
するメモリセルを含む記憶部を有する記憶システムであ
って、第nの書き換え回数までは、前記メモリセルをn
値記憶のメモリセルとして動作させ、第nの書き換え回
数以後、第(n−1)の書き換え回数までは、前記メモ
リセルを(n−1)値記憶のメモリセルとして動作さ
せ、第(i+1)の書き換え回数以後、第i(iは2以
上の自然数)の書き換え回数までは、前記メモリセルを
i値記憶のメモリセルとして動作させることを特徴とす
る。
から、m値記憶、2値記憶もしくは(n−1)値記憶へ
の変更、または(i+1)値記憶から、i値記憶への変
更を、前記記憶部を包含するメモリチップ単位で行うこ
とを特徴とする。
リセルから構成され、データの書き込み、またはデータ
の消去を一括して行う単位となるメモリセルブロックを
含み、前記メモリセルにおける、n値記憶から、m値記
憶、2値記憶もしくは(n−1)値記憶への変更、また
は(i+1)値記憶から、i値記憶への変更を、前記メ
モリセルブロック単位で行うことを特徴とする。
記憶、(n−1)値記憶およびi値記憶のいずれかに変
更された後、m値記憶、2値記憶、(n−1)値記憶お
よびi値記憶それぞれにおける書き換え回数が制限回数
に達した後は、前記メモリセルを使用しないことを特徴
とする。
記憶、(n−1)値記憶およびi値記憶のいずれかに変
更された後、m値記憶、2値記憶、(n−1)値記憶お
よびi値記憶それぞれにおける書き換え回数が制限回数
に達した後は、前記メモリセルにデータの書き込み、お
よびデータの消去をしないことを特徴とする。
するメモリセルを含む記憶部を有する記憶システムであ
って、前記メモリセルが何値のデータを保持しているか
を記憶する、レベル記憶手段を、さらに有することを特
徴とする。
するメモリセルを含む記憶部を有する記憶システムであ
って、前記メモリセルをn値で動作させるn値動作モー
ドの他に、前記メモリセルをm値(mはn未満の自然
数)で動作させるm値動作モードを、さらに有すること
を特徴とする。
するメモリセルを含む記憶部を有し、前記メモリセルへ
のデータの書き込みまたは消去に際して、前記メモリセ
ルに対するデータの書き込み動作または消去動作、およ
び前記データのメモリセルへの書き込まれ状態または消
去状態を検出するベリファイリード動作を繰り返す記憶
システムであって、前記書き込み動作または消去動作と
ベリファイリード動作との繰り返し回数であるベリファ
イ数をモニタし、このベリファイ数が所定の回数に達し
た後、前記メモリセルにおけるn値記憶から、m値記
憶、2値記憶もしくは(n−1)値記憶への変更、また
は(i+1)値記憶から、i値記憶への変更を行うこと
を特徴とする。
するメモリセルを含む記憶部を有し、前記メモリセルへ
のデータの書き込みまたは消去に際して、前記メモリセ
ルに対するデータの書き込み動作または消去動作、およ
び前記データのメモリセルへの書き込まれ状態または消
去状態を検出するベリファイリード動作を繰り返す記憶
システムであって、前記書き込み動作または消去動作と
ベリファイリード動作との繰り返し回数であるベリファ
イ数をモニタし、このベリファイ数が所定の回数に達し
た後は、前記メモリセルを使用しないことを特徴とす
る。
するメモリセルを含む記憶部を有し、前記メモリセルへ
のデータの書き込みまたは消去に際して、前記メモリセ
ルに対するデータの書き込み動作または消去動作、およ
び前記データのメモリセルへの書き込まれ状態または消
去状態を検出するベリファイリード動作を繰り返す記憶
システムであって、前記書き込み動作または消去動作と
ベリファイリード動作との繰り返し回数であるベリファ
イ数をモニタし、このベリファイ数が所定の回数に達し
た後は、前記メモリセルにデータの書き込み、およびデ
ータの消去をしないことを特徴とする。
多値NAND型フラッシュメモリを、例にとって説明する。
実施の形態に係る多値NAND型フラッシュメモリの各記憶
モードごとの、しきい値電圧と多値データとの関係を示
す図である。
い値電圧と4値データとの関係の一つの例が、図2
(a)〜(c)には、3値動作モードのときの、しきい
値電圧と3値データとの関係の三つの例が、図3
(a)、(b)には、2値動作モードのときの、しきい
値電圧と2値データとの関係の二つの例がそれぞれ示さ
れている。
状態、“1”、“2”、“3”はそれぞれ書き込み状態
である。多値NAND型フラッシュメモリのチップ内部の動
作(書き込み、読み出し、消去など)は、特開平7−9
3979号、特開平7−161852号、特願平7−2
95137号、特願平8−61443号、特願平8−6
1445号などに記されているとうりである。
いては、多値化すればするほど、書き換え可能な回数が
減少する。例えば図1に示すような4値の記憶状態をと
る4値セルでは50万回、図2に示すような3値の記憶
状態をとる3値セルでは80万回、図3に示すような2
値の記憶状態をとる2値セルでは100万回がそれぞ
れ、書き換え可能な範囲である。
換えが行われるまでは、メモリセルを図1に示すような
記憶状態をとる4値セルとして使用する。50万回の書
き換えが行われた後、80万回の書き換えが行われるま
では、図2(a)〜(c)に示すような3値セルとして
使用する。80万回の書き換え以降では、図3に示すよ
うな2値セルとして使用する。
に、50万回の書き換えが行われるまでは、4値セルと
して使用し、50万回の書き換えが行われた後、2値セ
ルとして使用するようにしても良い。
数の限度を超えた場合には、3値セル、あるいは2値セ
ルとして使用することにより、フラッシュメモリの使用
回数を、増やすことができる。したがって、従来の多値
記憶のフラッシュメモリよりも、特に書き換えに関する
耐久性が向上する。
つまりチップの耐久性として向上することはもちろんの
こと、このフラッシュメモリを様々なメモリ装置(例え
ばメモリカードなど)の中に組み込むことで、該メモリ
装置の、耐久性についても、向上する。
るいは3値として動作させるか、あるいは2値として動
作させるかは、チップの外部から、フラッシュメモリに
コマンドを入力することによって制御しても良い。つま
り、フラッシュメモリ内部の動作モードとして4値用の
書き込み動作モード(または動作方法)/読み出し動作
モード(または動作方法)、3値用の書き込み動作モー
ド(または動作方法)/読み出し動作モード(または動
作方法)、2値用の書き込み動作モード(または動作方
法)/読み出し動作モード(または動作方法)をそれぞ
れ持たせ、これらの動作モード(または動作方法)のい
ずれかを、コマンドの入力によって選び、それぞれの動
作を制御しても良い。
るか、あるいは3値として動作させるか、あるいは2値
として動作させるかを、フラッシュメモリを制御するコ
ントローラから入力する書き込みデータによって制御す
るようにしても良い。つまり、フラッシュメモリの内部
動作は変えずに、外部から入力する書き込みデータを、
4値、3値、2値と順次、あるいは4値、2値と制御す
る。つまり、4値セルとして動作させるときには
「“0”、“1”、“2”、“3”」の4値を入力し、
3値セルとして動作させるときには「“0”、“1”、
“2”」の3値を入力し、2値セルとして動作させると
きには、「“0”、“1”」の2値を入力するように、
それぞれの入力データ値を制御しても良い。
度を超えた場合には、該セルは使用しないようにしても
良い。
度を超えた場合には、該セルには、データの書き込み、
あるいはデータの消去をしないようにしても良い。この
場合には、該セルは、書き換えが行われないだけである
ので、ROMとして使用することが可能である。なお、
ROMとして使用されたときには、セルの、特にトンネ
ル酸化膜の劣化の度合いが、記憶保持期間を左右する。
しかしながら、書き換え回数が限度に達したとしても、
通常、セルには、ROMとして耐えるだけの信頼性が充
分に残っている。なぜならば、書き換え回数の限度は、
トンネル酸化膜が使用に耐えられなくなるまでに、ある
程度のマージンを見込んで設定されているためである。
記憶システムについて説明する。
ュメモリの構成図である。
は、k個(kは自然数)の多値NAND型フラッシュメモリ
のチップ101-1〜101-kの動作を制御する。
メモリのチップ101の構成図である。図4に示すチッ
プ101には複数のメモリセルが含まれていて、これら
メモリセルはそれぞれ、第1の実施の形態で説明したも
のと同様に、多値記憶レベルに応じたしきい値電圧分布
を持つ。しきい値電圧分布は、例えば図1〜図3と同様
なものであり、図1〜図3に示すように、“0”が消去
状態、“1”、“2”、“3”が書き込み状態である。
の動作(書き込み、読み出し、消去など)は、特開平7
−93979号、特開平7−161852号、特願平7
−295137号、特願平8−61443号、特願平8
−61445号などに記されているとうりである。
は、528バイト個のメモリセルで構成され、そのうち
例えば512バイト個のメモリセルがデータ領域、残り
の16バイト個のメモリセルが論理アドレスと物理アド
レスの対応を示すアドレス変換テーブルや、誤り訂正コ
ード(Error Correcting Code : ECC)を記憶する。
クから構成され、同時に消去を行う単位である1ブロッ
クは16ページで構成される。例えば先頭ブロックBl
ock0はシステム領域として使用する。つまり、Bl
ock0には各ブロックの書き換え回数やどのブロック
が壊れているか、あるいはブロック・シークエンス番号
Sを記憶しておけばよい。以下では、書き換え回数を記
憶する部分を書き換え回数記録領域と呼ぶ。ブロック・
シークエンス番号Sなどの説明の詳細は公知例N.Niijim
a ; IBM J.RES.DEVELOP.VOL.39 NO.5 SEPTEMBER 1995に
記されている。この場合、書き込み・消去を繰り返す毎
に、書き換え回数が記憶されている先頭ブロックの書き
換えが起こる。このように、システムブロックでは書き
換えが頻繁に行われるので、システム領域のメモリセル
の寿命が他のデータ領域のメモリセルの寿命よりも短く
なることがある。
憶システムの構成図である。
の寿命が他のデータ領域のメモリセルの寿命よりも短く
なる場合には、図6に示すように、書き換え回数記録領
域などのシステム領域を記憶するDRAM102を備え
ても良い。電源投入時(動作時)にフラッシュメモリの
システム領域のデータを読み出してDRAMに蓄える。
その後、データの書き込み、消去、書き換え等にはシス
テム領域の書き換えが生じるが、この時には、DRAM
に蓄えられたシステム領域を書き換えれば良い。DRA
M上のシステム領域のデータに基づいて、電源をオフ
時、あるいは一定時間毎にフラッシュメモリのシステム
領域のデータを書き換えれば良い。
換えは、DRAM内のデータに対して行うことにより、
フラッシュメモリ内のシステム領域が頻繁に書き換えら
れることが防がれる。
時にアドレス変換テーブルの書き換えが必要な場合に
は、アドレス変換テーブルの内容も、DRAMに蓄え、
書き換えもDRAM内で行えばよい。
リを例にとり、説明を行う。例えば図1のような4値メ
モリセルでは50万回、図3(a)、(b)のような2
値メモリセルでは、100万回書き換え可能とする。
書き換えが行われるまでは、メモリセルを図1(a)の
ような4値セルとして4値モードで使用する。各ブロッ
クの書き換え回数は、電源オフ時にはフラッシュメモリ
上のシステム領域の書き換え回数記録領域に、電源投入
時(動作時)にはDRAMの書き換え回数記録領域に蓄
える。
(b)のように、2値セルとして2値モードで使用す
る。4値モードと2値モードの切り換えは、1ページ単
位、あるいは1ブロック単位で行っても良いし、複数の
ブロック単位で行っても良いし、チップ単位で行っても
良い。各ページ、各ブロック、あるいは各チップが2値
モードであるか、あるいは4値モードであるかを保持す
るレベル記憶手段は、電源オフ時にはフラッシュメモリ
のシステム領域に、動作モードに関する情報を記憶し、
電源投入時(動作時)にはDRAMに蓄えれば良い。そ
して、電源投入時に、レベル記憶手段を読み出すことに
より、メモリセルを何値で動作させるかを決めることが
できる。
数の限度を超えた場合には2値セルとして使用する事に
より、フラッシュメモリの使用回数を増加することがで
きる。
るいは2値として動作させるかは、コントローラ100
からフラッシュメモリにコマンドを入力することによっ
て制御しても良い。つまり、フラッシュメモリ内部の動
作モードとして4値用の書き込み動作モード(または動
作方法)/読み出し動作モード(または動作方法)、2
値用の書き込み動作モード(または動作方法)/読み出
し動作モード(または動作方法)を持たせ、これらの動
作モード(または動作方法)のいずれかを、コマンドの
入力によって選び、それぞれの動作を制御しても良い。
るか、あるいは2値として動作させるかを、フラッシュ
メモリを制御するコントローラ100から入力する書き
込みデータによって制御するようにしても良い。つま
り、フラッシュメモリの内部動作は変えずに、外部から
入力する書き込みデータを4値、2値と制御する。つま
り、4値セルとして動作させるときには「“0”、
“1”、“2”、“3”」の4値を入力し、2値セルと
して動作させるときには、「“0”、“1”」の2値を
入力するように、それぞれの入力データ値を制御しても
良い。
ージ内のデータ領域のメモリセル数を変更しても良い
し、変更しなくても良い。4値モードでも2値モードで
も、528バイト個のメモリセルのうち、例えば512
バイト個のメモリセルがデータ領域、残りの16バイト
個のメモリセルが論理アドレスと物理アドレスの対応を
示すアドレス変換テーブルや、誤り訂正コード(ECC)を
記憶してもよい。あるいは4値モードと2値モードと
で、アドレス変換テーブルやECC の領域を最適化しても
良い。例えば4値モードではアドレス変換テーブルやEC
C の領域が16バイト個のメモリセルを用いていたのに
対し、2値モードでは24バイト個のメモリセルを用い
ても良いし、8バイト個のメモリセルを用いても良い。
いずれの場合でも、アドレス変換テーブルやECC の領域
以外をデータ領域として用いれば良い。
ックが書き換えられる毎にデータが更新されるので、こ
の書き換え回数記録領域をモニタすることにより、メモ
リセルが何値で動作するかを決定すればよい。つまり、
書き換え前にDRAM内の書き換え回数記録領域を読み
出して、書き込みを行うブロックの書き換え回数が50
万回以下の場合には、そのブロックを4値セルとして書
き込む。書き換え回数が50万回を超える場合には、D
RAM内のレベル記憶手段の内容を、この実施の形態で
は4値セルではなく2値セルであると、変更し、そのブ
ロックを、2値セルとして書き込む。また、100万回
を超える場合には、そのブロックを使用しない、あるい
は書き込みまたは消去をしないようにしても良い。
単位で書き換え回数を記録し、各ブロック単位で何値で
動作するかを決めている。また、何値で動作するか決め
る単位は、ブロックに限らず、例えば複数のブロックで
1つの書き換え回数記録領域を設け、複数のブロック単
位で何値で動作するかを決めても良い。あるいはフラッ
シュメモリチップ1つにつき、1つの書き換え回数記録
領域を設け、チップ単位で何値で動作するかを決めても
良い。さらにページ単位で、書き換え回数をモニタし、
各ページ単位で何値で動作するかを決めても良い。
ニタすることにより、何値メモリセルとして動作するか
を決めているが、例えば出荷してからの時間をモニタす
ることにより、何値メモリセルとして動作するかを決め
てもよい。
記憶システムについて説明する。
ムを挙げ、これらを第3の実施の形態に係る記憶システ
ムとして説明する。
憶システムの動作フローを示す図である。
の自然数で、例えば3あるいは4あるいは8あるいは1
6)を記憶するメモリセルを含む。そして、図7に示す
ように、メモリセルが所定の書き換え回数(たとえば5
0万回)まではn値のメモリセルとして動作する。それ
以後は、m値(mはn未満の自然数)のメモリセルとし
て動作する、記憶システムである。
て説明したように、各ブロック、あるいは各チップの書
き換え回数記憶領域に記録し、この書き換え回数記憶領
域をモニタすることにより、何値メモリセルで動作する
かを決めればよい。
憶システムの動作フローを示す図である。
の自然数で、例えば3あるいは4あるいは8あるいは1
6)を記憶するメモリセルを含む。そして、図8に示す
ように、メモリセルが所定の書き換え回数まではn値の
メモリセルとして動作する。それ以後は、2値のメモリ
セルとして動作する、記憶システムである。
憶システムの動作フローを示す図である。
の自然数で、例えば3あるいは4あるいは8あるいは1
6)を記憶するメモリセルを含む。そして、図9に示す
ように、メモリセルが第nの書き換え回数まではn値の
メモリセルとして動作し、第(n−1)の書き換え回数
までは、メモリセルは(n−1)値として動作し、第i
(iは2以上の自然数)の書き換え回数までは、メモリ
セルはi値として動作する、記憶システムである。
−1)値セル、i値セルとしての書き換え回数の制限値
と対応して設定される所定の書き換え回数を、第nの書
き換え回数、第(n−1)の書き換え回数、第iの書き
換え回数と定義しており、以下についても全く同様に定
義するものとする。
の自然数で、例えば3あるいは4あるいは8あるいは1
6)を記憶するメモリセルを含む。そして、半導体記憶
装置において、該メモリセルが何値のデータを保持して
いるかを記憶する、レベル記憶手段を有する、記憶シス
テムである。
メモリチップの最初のブロック、例えば図5に示したB
lock0に、その記憶内容を記憶させておけば良い。
に読み出し、図6に示したDRAM102に、その記憶
内容を記憶させておいても良い。そして、例えば4値メ
モリセルとして動作していたものが、書き換え回数記憶
領域を読み出すことにより書き換え回数が50万回に達
したことが判定されると、レベル記憶手段の内容を変更
し、以後は2値メモリセルとして動作すればよい。以後
は、レベル記憶手段を読み出すことにより、2値セルと
して書き込みを行う。すなわち、ここでは、電源投入時
などに、レベル記憶手段を読み出すことで、メモリセル
を何値で動作させるかを、随時決めることができる。
の自然数で、例えば3あるいは4あるいは8あるいは1
6)を記憶するメモリセルを含み、所定の数のメモリセ
ルがメモリセルブロックを構成し、該メモリセルブロッ
ク単位で書き込み、または消去を行う半導体記憶装置で
あって、該メモリセルブロック内のメモリセルは所定の
書き換え回数まではn値のメモリセルとして動作する。
それ以後は、該メモリセルブロック内のすべてのメモリ
セルがm値(mはn未満の自然数)のメモリセルとして
動作する、記憶システムである。
ルブロック毎に、該メモリセルブロックの書き換え回数
を記憶する書き換え回数記憶領域を有している。該メモ
リセルブロックが何値メモリセルで動作するかは、この
書き換え回数記憶領域に記憶された書き換え回数に応じ
て、決めればよい。
1本のドレイン側選択ゲートと、1本のソース側選択ゲ
ートに挟まれたページの集合である、所謂ブロックに制
限されるものではなく、単にデータの書き込み、または
消去が同時に行われるメモリセル群を示すものである。
例えばNAND型EEPROMでは、通常、上述したよ
うなページ単位で書き込みが行われ、また、ブロック単
位で消去が行われるので、この場合は、これらのペー
ジ、またはブロックが、ここでのメモリセルブロックに
相当する。
の自然数で、例えば3あるいは4あるいは8あるいは1
6)を記憶するメモリセルを含む半導体記憶装置であっ
て、メモリセルが所定の書き換え回数まではn値のメモ
リセルとして動作する。それ以後は、該メモリセルが含
まれるチップ内のすべてのメモリセルがm値(mはn未
満の自然数)のメモリセルとして動作する、記憶システ
ムである。
に該チップの書き換え回数を記憶する書き換え回数記憶
領域を有する。該チップが何値メモリセルで動作するか
は、この書き換え回数記憶領域に記憶された書き換え回
数に応じて決めればよい。
記憶システムの動作フローを示す図である。
の自然数で、例えば3あるいは4あるいは8あるいは1
6)を記憶するメモリセルを含む。そして、図10に示
すように、メモリセルが第nの書き換え回数まではn値
のメモリセルとして動作し、第mの書き換え回数まで
は、m値(mはn未満の自然数)のメモリセルとして動
作し、それ以後は、該メモリセルを使用しない、記憶シ
ステムである。
記憶システムの動作フローを示す図である。
の自然数で、例えば3あるいは4あるいは8あるいは1
6)を記憶するメモリセルを含む。そして、図11に示
すように、メモリセルが第nの書き換え回数まではn値
のメモリセルとして動作し、第2の書き換え回数まで
は、2値のメモリセルとして動作し、それ以後は、該メ
モリセルを使用しない、記憶システムである。
記憶システムの動作フローを示す図である。
の自然数で、例えば3あるいは4あるいは8あるいは1
6)を記憶するメモリセルを含む。そして、図12に示
すように、メモリセルが第nの書き換え回数まではn値
のメモリセルとして動作し、第(n−1)の書き換え回
数まではメモリセルは(n−1)値として動作し、以降
順次、第i(iは2以上の自然数)の書き換え回数まで
はメモリセルはi値として動作する。その後、第2の書
き換え回数に達した後は、該メモリセルは使用しない、
記憶システムである。
の記憶システムの動作フローを示す図である。
上の自然数で、例えば3あるいは4あるいは8あるいは
16)を記憶するメモリセルを含む。そして、図13に
示すように、メモリセルが第nの書き換え回数まではn
値のメモリセルとして動作し、第mの書き換え回数まで
は、m値(mはn未満の自然数)のメモリセルとして動
作し、それ以後は、該メモリセルのデータを消去または
書き込みしない、記憶システムである。
の記憶システムの動作フローを示す図である。
上の自然数で、例えば3あるいは4あるいは8あるいは
16)を記憶するメモリセルを含む。そして、図14に
示すように、メモリセルが第nの書き換え回数まではn
値のメモリセルとして動作し、第2の書き換え回数まで
は、2値のメモリセルとして動作し、それ以後は、該メ
モリセルのデータを消去または書き込みしない、記憶シ
ステムである。
の記憶システムの動作フローを示す図である。
上の自然数で、例えば3あるいは4あるいは8あるいは
16)を記憶するメモリセルを含む。そして、図15に
示すように、メモリセルが第nの書き換え回数まではn
値のメモリセルとして動作し、第(n−1)の書き換え
回数まではメモリセルは(n−1)値として動作し、以
降順次、第i(iは2以上の自然数)の書き換え回数ま
ではメモリセルはi値として動作する。その後、第2の
書き換え回数に達した後は、該メモリセルのデータを消
去または書き込みしない、記憶システムである。
の記憶システムの動作フローを示す図である。
上の自然数、例えば3あるいは4あるいは8あるいは1
6)を記憶するメモリセルを含む。そして、図16に示
すように、メモリセルが第nの書き換え回数まではn値
のメモリセルとして動作し、第(n−1)の書き換え回
数まではメモリセルは(n−1)値として動作し、以降
順次、第i(iは3以上の自然数)の書き換え回数まで
はメモリセルはi値として動作する。そして、第3の書
き換え回数までは3値として動作した後、第2の書き換
え回数に達するまでは2値として使う。その後、第2の
書き換え回数以後は、該メモリセルのデータを消去また
は書き込みをしなくてもよいし、該メモリセルを使用し
なくてもよい。
多値NAND型フラッシュメモリについて説明する。
では、フラッシュメモリが何値で動作するかを、チップ
外部からのコマンドを入力することによって制御する。
以下、より具体的な4値NAND型フラッシュメモリを例に
とり、説明する。
内部の動作モードとして4値用の書き込み、読み出し方
法と、2値用の書き込み、読み出し方法がある。4値用
の書き込み、読み出しを行うか、2値用の書き込み、読
み出しを行うかはチップ外部のコントローラからのコマ
ンドで制御する。
法と、2値用の書き込み、読み出し方法についてそれぞ
れ説明する。消去は4値メモリセルの場合も、2値メモ
リセルの場合も、従来の2値NANDフラッシュメモリと同
様にブロック単位、あるいは、チップ単位で行われる。
式EEPROMの構成を示す構成図である。
成が示されている。メモリセルがマトリクス状に配置さ
れて構成されるメモリセルアレイ1に対して、メモリセ
ルを選択したり、制御ゲートに書き込み電圧および読み
出し電圧を印加する制御ゲート・選択ゲート駆動回路2
が設けられる。制御ゲート・選択ゲート駆動回路2は、
アドレスバッファ5に接続されていて、アドレスバッフ
ァ5からのアドレス信号を受ける。データ回路3は、書
き込みデータを保持したり、メモリセルのデータを読み
出したりするための回路である。データ回路3は、デー
タ入出力バッファ4に接続されていて、アドレスバッフ
ァ5からのアドレス信号を受ける。データ入出力バッフ
ァ4は、EEPROM外部とのデータ入出力制御を行
う。
1、およびデータ回路3の構成を示す構成図である。
メモリセルM1〜M4が直列に接続されることで構成さ
れている。NAND型セルの両端は、選択トランジスタ
S1、S2を介して、それぞれビット線BL、ソース線
Vsに接続される。制御ゲートCGを共有するメモリセ
ルM群は、“ページ”と呼ばれる単位を形成し、同時に
データ書き込み・読み出しが為される。また、4本の制
御ゲートCG1〜CG4に繋がるメモリセル群でブロッ
クを形成する。“ページ”、“ブロック”は制御ゲート
・選択ゲート駆動回路2によって選択される。各ビット
線BL0 〜BLm には、データ回路3-0〜3-mが接続さ
れ、対応するメモリセルへの書き込みデータを一時的に
記憶したりする。
状態をもうけることによって4値記憶する場合の、メモ
リセルMのしきい値電圧と4つの書き込み状態(4値デ
ータ“0”、“1”、“2”、“3”)の関係を示す図
である。
は、データを消去した後の状態と同じで、例えば負のし
きい値を持つ。データ“1”の状態は、例えば0.5V
から0.8Vの間のしきい値を持つ。データ“2”の状
態は、例えば1.5Vから1.8Vの間のしきい値を持
つ。データ“3”の状態は、例えば2.5Vから2.8
Vの間のしきい値を持つ。メモリセルMの制御ゲートC
Gに、読み出し電圧VCG2R を印加して、メモリセルが
“ON”か“OFF”かでメモリセルのデータが
「“0”、“1”のいずれかか、“2”、“3”のいず
れかか」を検出できる。続けて、読み出し電圧VCG3R 、
VCG1R を印加することでメモリセルのデータが完全に検
出される。読み出し電圧VCG1R 、VCG2R 、VCG3R は、例
えばそれぞれ0V、1V、2Vとされる。電圧VCG1V 、
VCG2V 、VCG3V はベリファイ電圧と呼ばれ、データ書き
込み時には、これらベリファイ電圧を制御ゲートに印加
してメモリセルMの状態を検出し、十分書き込みが行わ
れたか否かをチェックする。ベリファイ電圧VCG1V 、VC
G2V 、VCG3V は、例えばそれぞれ0.5V、1.5V、
2.5Vとされる。
1、およびデータ回路3の回路図である。
第1のフリップ・フロップFF1と、第2のフリップ・
フロップFF2とが含まれている。この実施の形態にお
ける第1のフリップ・フロップFF1は、nチャネルM
OSトランジスタQn21、Qn22、Qn23と、p
チャネルMOSトランジスタQp9、Qp10、Qp1
1とで構成されており、所謂クロスカップル型ラッチ回
路と呼ばれる回路となっている。また、第2のフリップ
・フロップFF2も同様に、nチャネルMOSトランジ
スタQn29、Qn30、Qn31と、pチャネルMO
SトランジスタQp16、Qp17、Qp18とで構成
され、所謂クロスカップル型ラッチ回路と呼ばれる回路
となっている。フリップ・フロップFF1、FF2には
それぞれ、書き込み/読み出しデータがラッチされる。
また、これらフリップ・フロップFF1、FF2はそれ
ぞれ、ビット線BLa、あるいはビット線BLbの電位
を増幅、即ちデータを増幅するセンスアンプとしても動
作する。 フリップ・フロップFF1、FF2は、
「“0”書き込みをするか、“1”書き込みをするか、
“2”書き込みをするか、“3”書き込みをするか」を
書き込みデータ情報としてラッチし、メモリセルが
「“0”の情報を保持しているか、“1”の情報を保持
しているか、“2”の情報を保持しているか、“3”の
情報を保持しているか」を、読み出しデータ情報として
センスしラッチする。
・フロップFF1は、nチャネルMOSトランジスタQ
n28、Qn27を介して接続される。データ入出力線
IOC、IODとフリップ・フロップFF2は、nチャ
ネルMOSトランジスタQn35、Qn36を介して接
続される。データ入出力線IOA、IOB、IOC、I
ODは、図17中のデータ入出力バッファ4にも接続さ
れる。
Qn28、Qn35、Qn36のゲートは、NAND論
理回路G2とインバータI4で構成されるカラムアドレ
スデコーダの出力に接続される。nチャネルMOSトラ
ンジスタQn26、Qn34は、それぞれフリップ・フ
ロップFF1、FF2を信号ECH1、ECH2が
“H”となってイコライズする。nチャネルMOSトラ
ンジスタQn24、Qn32は、フリップ・フロップF
F1、FF2とMOSキャパシタQd1の接続を制御す
る。nチャネルMOSトランジスタQn25、Qn33
は、フリップ・フロップFF1、FF2とMOSキャパ
シタQd2の接続を制御する。
C、Qp13Cで構成される回路は、活性化信号VRF
YBACによって、フリップ・フロップFF1のデータ
に応じて、MOSキャパシタQd1のゲート電圧を変更
する。pチャネルMOSトランジスタQp14C、Qp
15Cで構成される回路は、活性化信号VRFYBBC
によって、フリップ・フロップFF1のデータに応じ
て、MOSキャパシタQd2のゲート電圧を変更する。
pチャネルMOSトランジスタQp12C、Qp19
C、Qp20Cで構成される回路は、活性化信号VRF
YBA2Cによって、フリップ・フロップFF1および
FF2のデータに応じて、MOSキャパシタQd1のゲ
ート電圧を変更する。pチャネルMOSトランジスタQ
p14C、Qp21C、Qp22Cで構成される回路
は、活性化信号VRFYBB2Cによって、フリップ・
フロップFF1およびFF2のデータに応じて、MOS
キャパシタQd2のゲート電圧を変更する。
Qn2Cで構成される回路は、活性化信号VRFYBA
1Cによって、フリップ・フロップFF2のデータに応
じて、MOSキャパシタQd1のゲート電圧を変更す
る。nチャネルMOSトランジスタQn3C、Qn4C
で構成される回路は、活性化信号VRFYBB1Cによ
って、フリップ・フロップFF2のデータに応じて、M
OSキャパシタQd2のゲート電圧を変更する。
プリーション型nチャネルMOSトランジスタで構成さ
れ、ビット線容量より十分小さくされる。nチャネルM
OSトランジスタQn37は、信号PREAによってM
OSキャパシタQd1を電圧VAに充電する。nチャネ
ルMOSトランジスタQn38は、信号PREBによっ
てMOSキャパシタQd2を電圧VBに充電する。nチ
ャネルMOSトランジスタQn39、Qn40は、信号
BLCA、BLCBによって、データ回路3とビット線
BLa、BLbの接続をそれぞれ制御する。nチャネル
MOSトランジスタQn37、Qn38で構成される回
路はビット線電圧制御回路を兼ねる。
データ回路3を備えるフラッシュメモリ(EEPRO
M)の動作を、タイミング図にしたがって説明する。以
下では制御ゲートCG2Aが選択されている場合を示
す。
のときのタイミング図である。以下、図21にしたがっ
て、読み出し動作を説明する。
に、電圧VA、VBがそれぞれ1.8V、1.5Vとな
って、ビット線BLa、BLbの電位はそれぞれ、1.
8V、1.5Vになる。さらに、信号BLCA、BLC
Bがそれぞれ“L”レベルとなって、ビット線BLaと
MOSキャパシタQd1、およびビット線BLbとMO
SキャパシタQd2は切り離され、ビット線BLa、B
Lbはフローティングとなる。また、信号PREA、P
REBがそれぞれ“L”レベルとなって、MOSキャパ
シタQd1、Qd2のゲート電極であるノードN1、N
2はフローティング状態になる。
択ゲート駆動回路2によって選択されたブロックの、選
択された制御ゲートCG2Aは0V、非選択制御ゲート
CG1A、CG3A、CG4Aと選択ゲートSG1A、
SG2AはVCCにされる。選択されたメモリセルのし
きい値が0V以下なら、ビット線電圧は1.5Vより低
くなる。選択されたメモリセルのしきい値が0V以上な
ら、ビット線電圧は1.8Vのままとなる。
BLCBがそれぞれ“H”レベルとなり、ビット線のデ
ータがMOSキャパシタQd1,Qd2に転送される。
その後、再度、信号BLCA、BLCBが“L”となっ
て、ビット線BLaとMOSキャパシタQd1、ビット
線BLbとMOSキャパシタQd2は切り離される。さ
らに、信号SAN1、SAP1がそれぞれ“L”レベ
ル、“H”レベルとなって、フリップ・フロップFF1
が非活性化され、さらに、信号ECH1が“H”レベル
となって、フリップ・フロップFF1の2つの入出力端
子(ノードN3C、N4C)は互いにイコライズされ
る。さらに、この後、信号RV1A、RV1Bがそれぞ
れ“H”レベルとなる。
N1、SAP1がそれぞれ“H”レベル、“L”レベル
となることで、ノードN1の電圧が、フリップ・フロッ
プFF1によってセンスされ、そして、フリップ・フロ
ップFF1にラッチされる。これにより、「メモリセル
のデータが“0”か、あるいは“1”または“2”また
は“3”か」が、フリップ・フロップFF1によってセ
ンスされ、その情報がラッチされる。なお、選択された
制御ゲートCG2Aは、1Vにされている。この結果、
選択されたメモリセルのしきい値が1V以下なら、ビッ
ト線電圧は1.5Vより低くなる。選択されたメモリセ
ルのしきい値が1V以上なら、ビット線電圧は1.8V
のままとなる。
PREBがそれぞれ“H”レベルとなって、MOSキャ
パシタQd1、Qd2のゲート電極であるノードN1、
N2はそれぞれ1.8V、1.5Vになる。この後、信
号PREA、PREBがそれぞれ“L”レベルとなっ
て、MOSキャパシタQd1、Qd2のゲート電極であ
るノードN1、N2はフローティング状態になる。
BLCBがそれぞれ“H”レベルとされる。再度、信号
BLCA、BLCBがそれぞれ“L”レベルとなって、
ビット線BLaとMOSキャパシタQd1、ビット線B
LbとMOSキャパシタQd2は切り離される。この
後、信号SAN2、SAP2がそれぞれ“L”レベル、
“H”レベルとなって、フリップ・フロップFF2が非
活性化され、さらに信号ECH2が“H”となって、フ
リップ・フロップFF2の2つの入出力端子(ノードN
5C、N6C)は互いにイコライズされる。この後、信
号RV2A、RV2Bがそれぞれ“H”レベルとなる。
N2、SAP2がそれぞれ“H”レベル、“L”レベル
となることで、ノードN1の電圧が、フリップ・フロッ
プFF2によってセンスされ、そして、フリップ・フロ
ップFF2にラッチされる。これにより、「メモリセル
のデータが“0”または“1”か、あるいは“2”また
は“3”か」がフリップ・フロップFF2によってセン
スされ、その情報はラッチされる。この時のフリップフ
ロップFF1、FF2のノードN3C、N5Cの電位の
関係は、図22に示すような関係となる。
が「“2”または“3”か」がセンスされる。選択され
た制御ゲートCG2Aが2Vにされている。選択された
メモリセルのしきい値が2V以下なら、ビット線電圧は
1.5Vより低くなる。選択されたメモリセルのしきい
値が2V以上なら、ビット線電圧は1.8Vのままとな
る。
PREBがそれぞれ“H”レベルとなって、MOSキャ
パシタQd1、Qd2のゲート電極であるノードN1、
N2はそれぞれ1.8V、1.5Vになる。さらに、信
号PREA、PREBがそれぞれ“L”レベルとなっ
て、MOSキャパシタQd1、Qd2のゲート電極であ
るノードN1、N2はフローティング状態になる。
A、BLCBがそれぞれ“H”レベルとされる。その
後、再度、信号BLCA、BLCBが“L”レベルとな
って、ビット線BLaとMOSキャパシタQd1、ビッ
ト線BLbとMOSキャパシタQd2は切り離される。
先立ち、時刻t11RCに、信号VRFYBA2Cが0
Vになる。図22からわかるように、ノードN5Cが
“Lowlevel ”およびノードN3Cが“High level”
(つまりノードN4Cが“Low level ”)になるのは
“1”データの場合のみである。したがって、“1”デ
ータの場合のみ、pチャネルMOSトランジスタQp1
2C,Qp19C,Qp20Cがオンし、ノードN1が
VCCになる。その後、信号SAN1、SAP1がそれ
ぞれ“L”レベル、“H”レベルとなって、フリップ・
フロップFF1が非活性化され、信号ECH1が“H”
となってイコライズされる。この後、信号RV1A、R
V1Bがそれぞれ“H”レベルとなる。
SAP1がそれぞれ“H”レベル、“L”レベルとなる
ことで、ノードN1の電圧が、フリップ・フロップFF
1にセンスされ、そして、ラッチされる。これにより、
「メモリセルのデータが“2”か“3”か」が、フリッ
プ・フロップFF1によってセンスされ、その情報がラ
ッチされる。
が図23に示すように、フリップフロップFF1、FF
2にラッチされる。図中の各データのしきい値分布は、
次のとうりである。
もに“H”レベル、信号VRFYBA1C,VRFYB
B1Cはともに“L”レベルである。また、電圧Vsは
0Vとする。
ム活性化信号CENBが“H”レベルとなると、アドレ
ス信号によって選択されたデータ回路3に保持されてい
るデータが、データ入出力線IOA、IOB、IOC、
IODに出力され、データ入出力バッファ4を介してE
EPROM外部へ出力される。
い値、データ入出力線IOA、IOB、IOC、IOD
に読み出し後に出力されるレベルの関係は、図23に示
すような関係となる。
力バッファ4でデータ入力線IOA、IOB、IOC、
IODに出力された信号をもとに変換したものであって
もよい。
フリップフロップFF1,FF2にロードされる。その
後、“1”データ、“2”データおよび“3”データが
ほぼ同時に書き込まれる。そして“1”データ、“2”
データ、“3”データが十分に書き込まれたかを調べる
ベリファイリードが行われ、書き込み不十分のメモリセ
ルがある場合には、再書き込みが行われる。すべてのメ
モリセルが十分に書き込まれることを、書き込み終了検
知回路が検知することにより書き込みが終了する。
し、次にベリファイリードについて説明する。
データ入出力バッファ4で変換されて、データ回路3に
入力される。4値データとデータ入出力線IOA、IO
B、IOC、IODの関係は図24に示すような関係と
なる。
号CENBが“H”レベルで、アドレス信号で指定され
たカラム番地のデータ回路3に転送される。
グ図である。以下、図25にしたがって、書き込み動作
を説明する。
に、電圧VAがビット線書き込み制御電圧1Vとなっ
て、ビット線BLaが1Vとされる。nチャネルMOS
トランジスタQn39のしきい値分の電圧降下分が問題
になるときは、信号BLCAを昇圧すればよい。続い
て、信号PREAが“L”レベルとなって、ビット線B
Laがフローティングにされる。
5Vとされる。これによって、データ“1”または
“3”が保持されているデータ回路からは、ビット線制
御電圧0Vが、ビット線BLaに印加される。nチャネ
ルMOSトランジスタQn32のしきい値を1Vとする
と、“0”または“2”書き込み時にはnチャネルMO
SトランジスタQn32は“OFF”、“1”または
“3”書き込み時には“ON”となる。
Cが0Vになり、データ“0”またはデータ“1”が保
持されているデータ回路からは、ビット線書き込み制御
電圧VCCが、ビット線BLaに出力される。
2Cが0Vになり、データ“1”が保持されているデー
タ回路からは、端子V1を介して、ビット線“1”書き
込み電位2Vがビット線BLaに出力される。
VCC、“1”書き込みするビット線は2V,“2”書
き込みするビット線は1V,“3”書き込みするビット
線は0Vになる。また、時刻t1S〜t4Sでは、制御
ゲート・選択ゲート駆動回路2によって、選択されたブ
ロックの選択ゲートSG1A、制御ゲートCG1A〜C
G4AがVCCとなっている。また、選択ゲートSG2
Aは0Vである。
トCG2Aが高電圧VPP(例えば20V)、非選択制
御ゲートCG1A、CG3A、CG4Aが電圧VM(例
えば10V)となる。データ“3”が保持されているデ
ータ回路に対応するメモリセルでは、0Vのチャネル電
位と制御ゲートのVPPの電位差によって、浮遊ゲート
に電子が注入され、メモリセルのしきい値が上昇する。
データ“2”が保持されているデータ回路に対応するメ
モリセルでは、1Vのチャネル電位と制御ゲートのVP
Pの電位差によって、浮遊ゲートに電子が注入され、メ
モリセルのしきい値が上昇する。データ“1”が保持さ
れているデータ回路に対応するメモリセルでは、2Vの
チャネル電位と制御ゲートのVPPの電位差によって、
浮遊ゲートに電子が注入され、メモリセルのしきい値が
上昇する。“2”書き込みの場合のチャネル電位を1
V、“1”書き込みの場合のチャネル電位を2Vにして
いるのは、電子の注入量を“3”データ書き込みの場
合、“2”書き込みの場合、“1”書き込みの場合の順
番で少なくするためである。データ“0”が保持されて
いるデータ回路に対応するメモリセルでは、チャネル電
位と制御ゲートのVPPの電位差が小さいため、実効的
には浮遊ゲートに電子は注入されない。よって、メモリ
セルのしきい値は変動しない。書き込み動作中、信号S
AN1、SAN2、PREB、BLCBは“H”レベ
ル、信号SAP1、SAP2、VRFYBA1C、RV
1A、RV1B、RV2B、ECH1、ECH2は
“L”レベル、電圧VBは0Vである。
る(書き込みベリファイ)。もし、所望のしきい値に達
していれば、データ回路のデータを“0”に変更する。
もし、所望のしきい値に達していなければ、データ回路
のデータを保持して、再度、書き込み動作を行う。書き
込み動作と書き込みベリファイは、全ての“1”書き込
みするメモリセル、“2”書き込みするメモリセルおよ
び“3”書き込みするメモリセルが所望のしきい値に達
するまで繰り返される。
ベリファイ動作のときのタイミング図である。なお、図
26および図27はそれぞれ、時間的に連続した図面で
ある。図26の紙面右側に、信号波形の端部に付されて
いる数字1〜32は、図27の紙面左側に、信号波形の
端部に付されている数字1〜32につながっていること
を示している。以下、図26および図27にしたがっ
て、書き込みベリファイ動作を説明する。
所定のしきい値に達しているかを検出する。
に、電圧VA、VBがそれぞれ1.8V、1.5Vとな
って、ビット線BLa、BLbはそれぞれ、1.8V、
1.5Vになる。さらに、信号BLCA、BLCBがそ
れぞれ“L”レベルとなって、ビット線BLaとMOS
キャパシタQd1、ビット線BLbとMOSキャパシタ
Qd2は切り離され、ビット線BLa、BLbはフロー
ティングとなる。また、信号PREA、PREBがそれ
ぞれ“L”レベルとなって、MOSキャパシタQd1、
Qd2のゲート電極であるノードN1、N2はフローテ
ィング状態になる。
択ゲート駆動回路2によって選択されたブロックの選択
された制御ゲートCG2Aは0.5V、非選択制御ゲー
トCG1A、CG3A、CG4Aと選択ゲートSG1
A、SG2AはVCCにされる。選択されたメモリセル
のしきい値が0.5V以下なら、ビット線電圧は1.5
Vより低くなる。選択されたメモリセルのしきい値が
0.5V以上なら、ビット線電圧は1.8Vのままとな
る。
BLCBがそれぞれ“H”レベルとされ、ビット線の電
位がノードN1、N2に転送される。その後、信号BL
CA、BLCBがそれぞれ“L”レベルとなって、ビッ
ト線BLaとMOSキャパシタQd1、ビット線BLb
とMOSキャパシタQd2は切り離される。
1.5Vになり、“2”書き込みの場合および“3”書
き込みの場合には、ノードN1が0Vに放電される。
A1Cが“H”レベルとなると、“0”または“2”書
き込みデータが保持されているデータ回路では、nチャ
ネルMOSトランジスタQn2が“ON”であり、ノー
ドN1はVCCとなる。その結果、ノードN1は“0”
書き込みまたは“2”書き込みの場合にはVCC,
“3”書き込みの場合には0Vになる。この後、信号S
AN2、SAP2がそれぞれ“L”レベル、“H”レベ
ルとなって、フリップ・フロップFF2が非活性化さ
れ、信号ECH2が“H”となって、フリップ・フロッ
プFF2の2つの入出力端子(ノードN5C、N6C)
は互いにイコライズされる。この後、信号RV2A、R
V2Bがそれぞれ“H”レベルとなる。
N2、SAP2がそれぞれ“H”レベル、“L”レベル
となることで、ノードN1の電圧がセンスされ、ラッチ
される。これにより、“1”書き込みデータを保持して
いるデータ回路のみ、対応するメモリセルのデータが十
分に“1”書き込み状態となったか否かを検出する。メ
モリセルのデータが“1”であれば、フリップ・フロッ
プFF2でノードN1の電圧をセンスし、ラッチするこ
とで書き込みデータは“0”に変更される。反対に、メ
モリセルのデータが“1”でなければ、フリップ・フロ
ップFF1でノードN2の電圧をセンスし、ラッチする
ことで書き込みデータは“1”に保持される。“0”ま
たは“2”または“3”書き込みデータを保持している
データ回路の書き込みデータは変更されない。なお、選
択された制御ゲートは1.5Vにされている。選択され
たメモリセルのしきい値が1.5V以下なら、ビット線
電圧は1.5Vより低くなる。選択されたメモリセルの
しきい値が1.5V以上なら、ビット線電圧は1.8V
のままとなる。
PREBがそれぞれVCCになり、ノードN1、N2が
それぞれ1.8V、1.5Vになった後、フローティン
グになる。
Cに、信号BLCA、BLCBがそれぞれ“H”レベル
とされ、ビット線の電位がN1、N2に転送される。そ
の後、信号BLCA、BLCBが“L”となって、ビッ
ト線BLaとMOSキャパシタQd1、ビット線BLb
とMOSキャパシタQd2は切り離される。
が、例えばVCC以下の1.5Vとされる。nチャネル
MOSトランジスタQn32のしきい値が1Vの場合、
“3”書き込みデータが保持されているデータ回路で
は、nチャネルMOSトランジスタQn32は“ON”
で、ノードN1は0Vとなる。“2”書き込みデータが
保持されているデータ回路で、メモリセルが十分に
“2”書き込みされている場合には、nチャネルMOS
トランジスタQn32は“OFF”で、ノードN1は
1.5V以上に保たれる。“2”書き込み不十分の場合
には、ノードN1は1.5V以下である。
BACが“L”レベルとなると、“0”または“1”書
き込みデータが保持されているデータ回路では、pチャ
ネルMOSトランジスタQp13Cが“ON”し、ノー
ドN1はVCCとなる。さらに、信号SAN1、SAP
1がそれぞれ“L”レベル、“H”レベルとなって、フ
リップ・フロップFF1が非活性化され、信号ECH1
が“H”レベルとなって、フリップ・フロップFF1の
2つの入出力端子(ノードN3C、N4C)が互いにイ
コライズされる。この後、信号RV1A、RV1Bがそ
れぞれ“H”レベルとなる。
AN1、SAP1がそれぞれ“H”レベル、“L”レベ
ルとなることで、ノードN1の電圧がセンスされ、ラッ
チされる。これにより、“2”書き込みデータを保持し
ているデータ回路のみ、対応するメモリセルのデータが
十分に“2”書き込み状態となったか否かを検出する。
メモリセルのデータが“2”であれば、フリップ・フロ
ップFF1でノードN1の電圧をセンスし、ラッチする
ことで書き込みデータは“0”に変更される。反対に、
メモリセルのデータが“2”でなければ、フリップ・フ
ロップFF1でノードN1の電圧をセンスし、ラッチす
ることで書き込みデータは“2”に保持される。“0”
または“1”または“3”書き込みデータを保持してい
るデータ回路の書き込みデータは変更されない。なお、
選択された制御ゲートは2.5Vにされている。選択さ
れたメモリセルのしきい値が2.5V以下なら、ビット
線電圧は1.5Vより低くなる。選択されたメモリセル
のしきい値が2.5V以上なら、ビット線電圧は1.8
Vのままとなる。
A、BLCBがそれぞれ“H”レベルとされ、ビット線
の電位がN1、N2に転送される。その後、再度、信号
BLCA、BLCBがそれぞれ“L”レベルとなって、
ビット線BLaとMOSキャパシタQd1、ビット線B
LbとMOSキャパシタQd2は切り離される。
BACが“L”レベルとなると、“0”または“1”書
き込みデータが保持されているデータ回路、および
“2”書き込みが十分に行われたデータ回路では、pチ
ャネルMOSトランジスタQp13Cが“ON”し、ノ
ードN1はVCCとなる。さらに、信号SAN1、SA
P1がそれぞれ“L”レベル、“H”レベルとなって、
フリップ・フロップFF1が非活性化され、信号ECH
1が“H”レベルとなって、フリップ・フロップFF1
の2つの入出力端子(ノードN3C、N4C)が互いに
イコライズされる。この後、信号RV1A、RV1Bが
それぞれ“H”レベルとなる。
1、SAP1がそれぞれ“H”レベル、“L”レベルと
なることで、ノードN1の電圧がセンスされ、ラッチさ
れる。この後、図27に示されるように、上述したよう
な書き込みデータの変換が、さらに行われる。
A、BLCBがそれぞれ“H”レベルとされ、ビット線
の電位がN1、N2に転送される。その後、再度、信号
BLCA、BLCBが“L”となって、ビット線BLa
とMOSキャパシタQd1、ビット線BLbとMOSキ
ャパシタQd2は切り離される。
BA1Cが“H”レベルとなると、“0”または“2”
書き込みデータが保持されているデータ回路、および
“1”書き込み十分のデータ回路では、nチャネルMO
SトランジスタQn2Cが“ON”し、ノードN1はV
CCとなる。さらに、信号SAN2、SAP2がそれぞ
れ“L”レベル、“H”レベルとなって、フリップ・フ
ロップFF2が非活性化され、信号ECH2が“H”レ
ベルとなって、フリップ・フロップFF2の2つの入出
力端子(ノードN5C、N6C)が互いにイコライズさ
れる。この後、信号RV2A、RV2Bがそれぞれ
“H”レベルとなる。
2、SAP2がそれぞれ“H”レベル、“L”レベルと
なることで、ノードN1の電圧がセンスされ、ラッチさ
れる。この実施の形態では、時刻t16YCに、信号V
RFYBA1CをVCCにすることにより、“0”書き
込み、および“2”書き込みする場合のMOSキャパシ
タQd1のノードN1を、ノードN2の電位(1.5
V)よりも高くなるように充電している。時刻t16Y
Cに、信号RV2Bを、例えば1.5Vにしても良い。
この場合、“0”書き込み、または“2”書き込みの場
合には、ノードN6Cが0VなのでnチャネルMOSト
ランジスタQn33がオンし、ノードN2は0Vにな
る。一方、“1”または“3”書き込みの場合には、ノ
ードN6CがVCC、ノードN2が1.5Vなので、n
チャネルMOSトランジスタQn33はオフし、ノード
N2は1.5Vに保たれる。時刻t16YCに、信号V
RFYBA1CをVCCにして行う、“0”書き込み、
および“2”書き込みする場合の、ノードN1への充電
は、ノードN2の電位(0V)よりも大きければよいの
で、ノードN1の充電は、例えば0.5V程度の低い電
圧でよい。
を保持しているデータ回路のみ、対応するメモリセルの
データが十分に“3”書き込み状態となったか否かを検
出する。メモリセルのデータが“3”であれば、フリッ
プ・フロップFF1、FF2でノードN1の電圧をセン
スし、ラッチすることで、書き込みデータは“0”に変
更される。メモリセルのデータが“3”でなければ、フ
リップ・フロップFF1、FF2でノードN1の電圧を
センスし、ラッチすることで、書き込みデータは“3”
に保持される。“0”または“1”または“2”書き込
みデータを保持しているデータ回路の書き込みデータは
変更されない。
Cは“H”、信号VRFYBB1Cは“L”、電圧Vs
は0Vとする。
きい値に達していれば、データ回路のデータは“0”デ
ータになる。つまり、書き込みが終了すると、ノードN
4C、N6Cが“L”レベルになる。これを検出するこ
とにより、選択されたメモリセルの全てが、所望のしき
い値に達したか否かがわかる。書き込み終了の検出は、
例えば、図20に示されている、ノードN4Cにゲート
を接続した書き込み終了一括検知トランジスタQn5
C、およびノードN6Cにゲートを接続した書き込み終
了一括検知トランジスタQn6Cを用いればよい。
を、例えばVCCにプリチャージする。書き込みが不十
分なメモリセルが1つでもあると、そのデータ回路のノ
ードN4CまたはN6Cの少なくとも一方は“H”レベ
ルなので、nチャネルMOSトランジスタQn5Cおよ
びQn6Cの少なくとも1つはオンし、端子VRTCの
電位は、プリチャージ電位から低下する。全てのメモリ
セルが十分に書き込まれると、データ回路3-0、3-1、
…、3-m-1、3-mのノードN4C、N6Cが“L”レベ
ルになる。その結果、全てのデータ回路内のnチャネル
MOSトランジスタQn5CおよびQn6Cがオフにな
るので、端子VRTCの電位は、プリチャージ電位を保
つ。
読み出し手順を、以下に説明する。読み出し、書き込み
データを制御する回路は、4値セルとして動作する場合
と同様に、図20に示される回路である。
バッファ4を経て、データ回路3に入力される。データ
は、カラム活性化信号CENBが“H”レベルで、IO
A、IOBを介してフリップ・フロップFF1に入力さ
れる。
状態をもうけることによって2値記憶する場合の、メモ
リセルMのしきい値電圧と2つの書き込み状態(2値デ
ータ“0”、“1”)の関係を示す図である。また、図
29は、書き込みデータと、フリップ・フロップFF1
のノードN3C、N4Cとの関係を示す図である。ま
た、図30は、書き込み動作のときのタイミング図であ
る。以下、図30にしたがって、書き込み動作を説明す
る。
に、信号VRFYBACが0Vになり、データ“0”が
保持されているデータ回路からは、ビット線書き込み制
御電圧VCCがビット線BLaに出力される。
CCになることにより、データ“1”が保持されている
データ回路からは、電圧0Vがビット線に出力される。
VCC、“1”書き込みするビット線は0Vになる。ま
た、時刻t1Sに、制御ゲート・選択ゲート駆動回路2
によって、選択されたブロックの選択ゲートSG1A、
制御ゲートCG1A〜CG4AがVCCとされる。選択
ゲートSG2Aは0Vである。
トCG2Aが高電圧VPP(例えば20V)、非選択制
御ゲートCG1A、CG3A、CG4Aが電圧VM(例
えば10V)となる。データ“1”が保持されているデ
ータ回路に対応するメモリセルでは、0Vのチャネル電
位と制御ゲートのVPPの電位差によって、浮遊ゲート
に電子が注入され、メモリセルのしきい値が上昇する。
データ“0”が保持されているデータ回路に対応するメ
モリセルでは、選択ゲートSG1Aがオフになるので、
メモリセルのチャネルはフローティングになる。その結
果、メモリセルのチャネルは制御ゲートとの間の容量結
合により、8V程度になる。データ“0”を書き込むメ
モリセルではチャネルが8V、制御ゲートが20Vなの
で、メモリセルへの電子の注入は行われず、消去状態
(“0”)を保つ。書き込み動作中、信号SAN1、S
AN2、PREB、BLCB、VRFYBA2Cは
“H”レベル、信号SAP1、SAP2、VRFYBA
1C、RV1B、RV2B、ECH1、ECH2は
“L”レベル、電圧VBは0Vである。
る(書き込みベリファイ)。もし、所望のしきい値に達
していれば、データ回路のデータを“0”に変更する。
もし、所望のしきい値に達していなければ、データ回路
のデータを保持して、再度、書き込み動作を行う。書き
込み動作と書き込みベリファイは、全ての“1”書き込
みするメモリセルが所望のしきい値に達するまで繰り返
される。図31は、書き込みベリファイ動作のときのタ
イミング図である。
すタイミング図とを用いて、書き込みベリファイ動作を
説明する。
に、電圧VA、VBがそれぞれ1.8V、1.5Vとな
って、ビット線BLa、BLbはそれぞれ、1.8V、
1.5Vになる。さらに、信号BLCA、BLCBがそ
れぞれ“L”レベルとなって、ビット線BLaとMOS
キャパシタQd1、ビット線BLbとMOSキャパシタ
Qd2は切り離され、ビット線BLa、BLbはフロー
ティングとなる。また、信号PREA、PREBがそれ
ぞれ“L”レベルとなって、MOSキャパシタQd1、
Qd2のゲート電極であるノードN1、N2はフローテ
ィング状態になる。
択ゲート駆動回路2によって選択されたブロックの選択
された制御ゲートCG2Aは0.5V、非選択制御ゲー
トCG1A、CG3A、CG4Aと選択ゲートSG1
A、SG2AはVCCにされる。選択されたメモリセル
のしきい値が0.5V以下なら、ビット線電圧は1.5
Vより低くなる。選択されたメモリセルのしきい値が
0.5V以上なら、ビット線電圧は1.8Vのままとな
る。
BLCBがそれぞれ“H”レベルとされ、ビット線の電
位がノードN1、N2に転送される。その後、信号BL
CA、BLCBがそれぞれ“L”レベルとなって、ビッ
ト線BLaとMOSキャパシタQd1、ビット線BLb
とMOSキャパシタQd2は切り離される。
ACが“L”となると、“0”書き込みデータが保持さ
れているデータ回路では、pチャネルMOSトランジス
タQp12Cが“ON”であり、ノードN1はVCCと
なる。その結果、ノードN1は“0”書き込みの場合に
はVCCになる。“1”書き込みの場合には、pチャネ
ルMOSトランジスタQp12Cが“OFF”する。つ
まり、“1”書き込みが十分に行われた場合には、N1
はVCCになり、“1”書き込みが不十分の場合には、
N1は0Vになる。その後、信号SAN1、SAP1が
それぞれ“L”、“H”となってフリップ・フロップF
F1が非活性化され、信号ECH1が“H”となって、
フリップ・フロップFF1の2つの入出力端子(ノード
N3C、N4C)は互いにイコライズされる。この後、
信号RV1A、RV1Bが“H”となる。
N1、SAP1がそれぞれ“H”レベル、“L”レベル
となることで、ノードN1の電圧がセンスされ、ラッチ
される。これにより、“1”書き込みデータを保持して
いるデータ回路のみ、対応するメモリセルのデータが十
分に“1”書き込み状態となったか否かを検出する。メ
モリセルのデータが“1”であれば、フリップ・フロッ
プFF1でノードN1の電圧をセンスし、ラッチするこ
とで書き込みデータは“0”に変更される。反対に、メ
モリセルのデータが“1”でなければ、フリップ・フロ
ップFF1でノードN1の電圧をセンスし、ラッチする
ことで書き込みデータは“1”に保持される。“0”書
き込みデータを保持しているデータ回路の書き込みデー
タは変更されない。
きい値に達していれば、データ回路のノードN4Cが
“L”になる。これを検出することにより、全ての選択
されたメモリセルが所望のしきい値に達したか否かがわ
かる。書き込み終了の検出は、例えば、図20に示され
ている、ノードN4Cにゲートを接続した書き込み終了
一括検知トランジスタQn5Cを用いればよい。
を、例えばVCCにプリチャージする。書き込みが不十
分なメモリセルが1つでもあると、そのデータ回路のノ
ードN4Cは“H”なので、nチャネルMOSトランジ
スタQn5Cはオンし、端子VRTCの電位は、プリチ
ャージ電位から低下する。全てのメモリセルが十分に書
き込まれると、データ回路3-0、3-1、…、3-m-1、3
-mのノードN4Cが、全て“L”レベルになる。その結
果、全てのデータ回路内のnチャネルMOSトランジス
タQn5Cがオフになるので、端子VRTCの電位は、
プリチャージ電位を保ち、書き込み終了が検知される。
「“0”または“1”か」が読み出される。
グ図である。以下、図32にしたがって、読み出し動作
を説明する。
に、電圧VA、VBがそれぞれ1.8V、1.5Vとな
って、ビット線BLa、BLbの電位はそれぞれ、1.
8V、1.5Vになる。さらに、信号BLCA、BLC
Bがそれぞれ“L”レベルとなって、ビット線BLaと
MOSキャパシタQd1、ビット線BLbとMOSキャ
パシタQd2は切り離され、ビット線BLa、BLbは
フローティングとなる。また、信号PREA、PREB
がそれぞれ“L”レベルとなって、MOSキャパシタQ
d1、Qd2のゲート電極であるノードN1、N2はフ
ローティング状態になる。
2によって選択されたブロックの選択された制御ゲート
CG2Aは0V、非選択制御ゲートCG1A、CG3
A、CG4Aと選択ゲートSG1A、SG2AはVCC
にされる。選択されたメモリセルのしきい値が0V以下
なら、ビット線電圧は1.5Vより低くなる。選択され
たメモリセルのしきい値が0V以上なら、ビット線電圧
は1.8Vのままとなる。
BLCBがそれぞれ“H”レベルとなり、ビット線のデ
ータがMOSキャパシタQd1,Qd2に転送される。
その後、再度、信号BLCA、BLCBが“L”となっ
て、ビット線BLaとMOSキャパシタQd1、ビット
線BLbとMOSキャパシタQd2は切り離される。さ
らに、信号SAN1、SAP1がそれぞれ“L”レベ
ル、“H”レベルとなって、フリップ・フロップFF1
が非活性化され、信号ECH1が“H”となって、フリ
ップ・フロップFF1の2つの入出力端子(ノードN3
C、N4C)は互いにイコライズされる。さらに、この
後、信号RV1A、RV1Bがそれぞれ“H”レベルと
なる。
N1、SAP1がそれぞれ“H”レベル、“L”レベル
となることで、ノードN1の電圧が、フリップ・フロッ
プFF1によってセンスされ、そして、フリップ・フロ
ップFF1にラッチされる。これにより、「メモリセル
のデータが“0”か、あるいは“1”か」が、フリップ
・フロップFF1によってセンスされ、その情報がラッ
チされる。
記憶システムについて説明する。
た記憶システムでは、メモリセルの性能(何値メモリセ
ルとして使用するか)を、メモリセルの書き換え回数を
モニタする、あるいはメモリセルの使用時間をモニタす
ることにより、判定していた。しかし、モニタの仕方
は、上記の方法に限られるものではない。
では、上記メモリセルの性能切り換えの判定に、特に有
効である、新規なモニタの仕方、および新規なモニタの
仕方を含む記憶システムを提供する。
記憶システムの動作フローを示す図である。
は、書き込みのベリファイ数、すなわち、書き込み・ベ
リファイリードサイクル数をモニタする。もちろん、書
き込みのベリファイ回数に限らず、消去のベリファイ数
をモニタするようにしても良い。
書き込み、消去に際して、プログラムパルスを印加した
後に、書き込み、あるいは消去が十分に行われたかを調
べるベリファイリードを行う。そして、書き込み、ある
いは消去が不十分なメモリセルがある場合には、再書き
込み、再消去を行う。ここで、使用当初には、メモリセ
ルは、例えば3回の書き込み・ベリファイリードサイク
ルによって、十分に書き込まれたとする。一方、書き換
えの回数が多くなるにつれて、メモリセルのトンネル酸
化膜に電子がトラップされ、書き込みにくくなる。その
結果、例えば書き込み・ベリファイリードサイクル数
が、4回、5回、6回と多くなる。したがって、例えば
書き込み・ベリファイリードサイクル数が、所定の回数
(例えば5回)までは図1に示すように、4値メモリセ
ルとして動作させ、上記所定の回数以後の書き込み時に
は、3値メモリセルとして動作させれば良い。3値メモ
リセルとして動作される場合も、書き換え回数が増加す
るにしたがって、書き込み・ベリファイリードサイクル
数が増えてくるので、所定の回数(例えば7回、あるい
は5回、あるいは4回)になったところで、以後の書き
込み時には、2値メモリセルとして動作されても良い。
同様に、2値メモリセルの書き込み・ベリファイリード
サイクル数が、所定の回数に達した場合は、以後は、そ
のメモリセルを使用しなくても良いし、あるいは以後は
書き込み・消去をしないようにしても良い。
サイクル数を検出し、この検出結果から、メモリセルの
劣化の度合いを把握することができる。したがって、書
き込み・ベリファイリードサイクル数が、所定の回数に
達したか否かを判定することで、第1〜第4の実施の形
態のように、メモリセルに蓄える情報の数を変更するこ
とができる。このようなモニタの仕方は、第1〜第4の
実施の形態により説明した記憶システム、あるいは多値
記憶フラッシュメモリに使用することができる。
ルとして使用し、書き込み・ベリファイリードサイクル
数が、所定のサイクル数に達した後は、2値セルとして
使用しても良い。
ムが含む新規なモニタ方法は、多値メモリセルだけでな
く、2値メモリセルにおいても有効である。
記憶システムの動作フローを示す図である。
イリードサイクル数が、所定の回数までは、2値メモリ
セルとして使用し、所定の回数を超えた後は、このメモ
リセルを使用しないようにする。あるいは所定の回数を
超えた後、このメモリセルに書き込み、消去を行わない
ようにしても良い。
ば16ページで1ブロックを形成するが、それぞれのペ
ージ毎に書き込み・ベリファイリードサイクル数を検出
することにより、何値のメモリセルとして動作させるか
を、各ページ毎に決めても良い。
かは、各ブロック毎に行っても良いし、各チップ毎に行
っても良い。つまり、あるブロックを構成する16ペー
ジのうち、1つのページでも4値メモリセルとして動作
させる書き込み・ベリファイリードサイクル数が所定の
回数を超えた場合には、このページが含まれているブロ
ックのメモリセルを、以後の書き込みでは、例えば2値
セルとして動作させても良い。もちろん、チップを構成
する複数のページのうち、1つのページでも、4値メモ
リセルとして動作させる書き込み・ベリファイリードサ
イクル数が所定の回数を超えた場合には、このページが
含まれているチップの全てのメモリセルを、以後の書き
込みでは、例えば2値セルとして動作させても良い。
ブロック単位で、何値のメモリセルとして動作させるか
を決めても良く、動作を制御することが可能でさえあれ
ば、同ページ内に、動作モードが異なるメモリセルが存
在していても構わない。すなわち、メモリセルに蓄える
情報の数を変更する単位は、特に限定されるものではな
く、上述したようなページ単位、ブロック単位、チップ
単位の他、様々な変形が可能である。
ル数ではなく、消去・ベリファイリードサイクル数を検
出することにより、メモリセルに蓄える情報値の数を変
えても良い。
クル数、あるいは消去・ベリファイリードのサイクル数
は、チップ内に設けられているカウンタ回路に記憶、ま
たはカウントし、該カウンタ回路の情報をチップに出力
しても良い。
記憶システムの動作フローを示す図である。
イリードサイクル数(あるいは消去・ベリファイリード
サイクル数)を検出することにより、書き込み(あるい
は消去)電圧を変更するようにしても良い。例えば2値
メモリセルを例にとって説明すると、サイクル数が4回
になるまでは、書き込み電圧の初期値は16Vである。
書き換え回数が増加するにつれて、書き込み、消去がし
にくくなるので、サイクル数が増加する。サイクル数が
4回を超えると、書き込み電圧の初期値を17Vにす
る。書き換え回数が、さらに増加して、書き込み電圧の
初期値が17Vでもサイクル数が4回を超える場合に
は、書き込み電圧の初期値を18Vに増加させれば良
い。
えると、書き込み電圧だけでなく、消去電圧の初期値を
高くしても良い。もちろん、消去・ベリファイリードサ
イクル数を検出することにより、消去電圧、あるいは書
き込み電圧を変えても良い。このように、書き込み・ベ
リファイリードサイクル数、または消去・ベリファイリ
ードサイクル数をモニタすることは、書き換え回数をモ
ニタする場合と同様に、何値メモリセルとして動作させ
るかを決めることができるばかりでなく、広くメモリセ
ルの性能を判定するうえで、非常に有効である。
は、多値半導体記憶装置を用いた記憶システムにおい
て、書き換え回数が増加するに従い、1つのメモリセル
に蓄える情報(値)の数を減らす。例えば4値メモリセ
ルにおいて、書き換え回数が50万回までは4値メモリ
セルとして動作し、それ以降は2値メモリセルとして動
作する。これにより、記憶システム全体の書き換え回数
を、従来よりも多くすることができる。
D型EEPROMや、NOR型フラッシュメモリのみな
らず、AND型(K.Kume et al. ;IEDM Tech. Dig., De
c. 1992, pp.991-993 )や、DINOR型(S.Kobayash
i et al. ;ISSCC Tech. Dig., 1995, pp.122)、や仮想
グランド型アレイ(R.Cemea et al. ;ISSCC Tech. Di
g., 1995, pp.126)でもよい。
るいは多値SRAMでも、もちろん良い。
モリセル、あるいは4値メモリセルに限らず、もちろん
5値メモリセル、あるいは8値メモリセル、あるいは1
6値メモリセルなどでも、有効である。
ば、多値記憶のメモリセルを含みながらも、特に書き換
えに関する耐久性に富む記憶システム、およびこの記憶
システムに特に必要な、新規なシステム要素を含んだ記
憶システムを提供することができる。
NAND型フラッシュメモリのしきい値電圧と4値データと
の関係を示す図。
明の第1の実施の形態に係る多値NAND型フラッシュメモ
リのしきい値電圧と3値データとの関係を示す図。
の実施の形態に係る多値NAND型フラッシュメモリのしき
い値電圧と2値データとの関係を示す図。
ッシュメモリの構成図。
構成図。
る記憶システムの構成図。
の記憶システムの動作フローを示す図。
の記憶システムの動作フローを示す図。
の記憶システムの動作フローを示す図。
第7の記憶システムの動作フローを示す図。
第8の記憶システムの動作フローを示す図。
第9の記憶システムの動作フローを示す図。
第10の記憶システムの動作フローを示す図。
第11の記憶システムの動作フローを示す図。
第12の記憶システムの動作フローを示す図。
第13の記憶システムの動作フローを示す図。
多値記憶式EEPROMの構成を示す構成図。
びデータ回路の構成を示す構成図。
多値記憶式EEPROMのしきい値電圧と4値データと
の関係を示す図。
びデータ回路の回路図。
図。
と4値データとの関係を示す図。
と4値データとの関係を示す図。
と4値データとの関係を示す図。
図。
イミング図。
イミング図。
多値記憶式EEPROMのしきい値電圧と2値データと
の関係を示す図。
と2値データとの関係を示す図。
図。
イミング図。
図。
第1の記憶システムの動作フローを示す図。
第2の記憶システムの動作フローを示す図。
第3の記憶システムの動作フローを示す図。
分を示す図で(a)図は平面図、(b)図は等価回路
図。
のA−A’線に沿う断面図(b)図は図36(a)中の
B−B’線に沿う断面図。
されたメモリセルアレイの等価回路図。
ータとの関係を示す図。
ジスタ、 FF・・・フリップ・フロップ、 I ・・・インバータ、 G ・・・NAND論理回路。
Claims (12)
- 【請求項1】 n値(nは3以上の自然数)を記憶する
メモリセルを含む記憶部を有する記憶システムであっ
て、 所定の書き換え回数までは、前記メモリセルをn値記憶
のメモリセルとして動作させ、前記所定の書き換え回数
以後は、前記メモリセルをm値記憶(mはn未満の自然
数)のメモリセルとして動作させることを特徴とする記
憶システム。 - 【請求項2】 n値(nは3以上の自然数)を記憶する
メモリセルを含む記憶部を有する記憶システムであっ
て、 所定の書き換え回数までは、前記メモリセルをn値記憶
のメモリセルとして動作させ、前記所定の書き換え回数
以後は、前記メモリセルを2値記憶のメモリセルとして
動作させることを特徴とする記憶システム。 - 【請求項3】 n値(nは3以上の自然数)を記憶する
メモリセルを含む記憶部を有する記憶システムであっ
て、 第nの書き換え回数までは、前記メモリセルをn値記憶
のメモリセルとして動作させ、第nの書き換え回数以
後、第(n−1)の書き換え回数までは、前記メモリセ
ルを(n−1)値記憶のメモリセルとして動作させ、第
(i+1)の書き換え回数以後、第i(iは2以上の自
然数)の書き換え回数までは、前記メモリセルをi値記
憶のメモリセルとして動作させることを特徴とする記憶
システム。 - 【請求項4】 前記メモリセルにおける、n値記憶か
ら、m値記憶、2値記憶もしくは(n−1)値記憶への
変更、または(i+1)値記憶から、i値記憶への変更
を、前記記憶部を包含するメモリチップ単位で行うこと
を特徴とする請求項1乃至請求項3いずれか一項に記載
の記憶システム。 - 【請求項5】 前記記憶部は、所定の数の前記メモリセ
ルから構成され、データの書き込み、またはデータの消
去を一括して行う単位となるメモリセルブロックを含
み、 前記メモリセルにおける、n値記憶から、m値記憶、2
値記憶もしくは(n−1)値記憶への変更、または(i
+1)値記憶から、i値記憶への変更を、前記メモリセ
ルブロック単位で行うことを特徴とする請求項1乃至請
求項3いずれか一項に記載の記憶システム。 - 【請求項6】 前記メモリセルが、m値記憶、2値記
憶、(n−1)値記憶およびi値記憶のいずれかに変更
された後、m値記憶、2値記憶、(n−1)値記憶およ
びi値記憶それぞれにおける書き換え回数が制限回数に
達した後は、前記メモリセルを使用しないことを特徴と
する請求項1乃至請求項5いずれか一項に記載の記憶シ
ステム。 - 【請求項7】 前記メモリセルが、m値記憶、2値記
憶、(n−1)値記憶およびi値記憶のいずれかに変更
された後、m値記憶、2値記憶、(n−1)値記憶およ
びi値記憶それぞれにおける書き換え回数が制限回数に
達した後は、前記メモリセルにデータの書き込み、およ
びデータの消去をしないことを特徴とする請求項1乃至
請求項5いずれか一項に記載の記憶システム。 - 【請求項8】 n値(nは3以上の自然数)を記憶する
メモリセルを含む記憶部を有する記憶システムであっ
て、 前記メモリセルが何値のデータを保持しているかを記憶
する、レベル記憶手段を、さらに有することを特徴とす
る記憶システム。 - 【請求項9】 n値(nは3以上の自然数)を記憶する
メモリセルを含む記憶部を有する記憶システムであっ
て、 前記メモリセルをn値で動作させるn値動作モードの他
に、前記メモリセルをm値(mはn未満の自然数)で動
作させるm値動作モードを、さらに有することを特徴と
する記憶システム。 - 【請求項10】 n値(nは3以上の自然数)を記憶す
るメモリセルを含む記憶部を有し、前記メモリセルへの
データの書き込みまたは消去に際して、前記メモリセル
に対するデータの書き込み動作または消去動作、および
前記データのメモリセルへの書き込まれ状態または消去
状態を検出するベリファイリード動作を繰り返す記憶シ
ステムであって、 前記書き込み動作または消去動作とベリファイリード動
作との繰り返し回数であるベリファイ数をモニタし、こ
のベリファイ数が所定の回数に達した後、前記メモリセ
ルにおけるn値記憶から、m値記憶、2値記憶もしくは
(n−1)値記憶への変更、または(i+1)値記憶か
ら、i値記憶への変更を行うことを特徴とする請求項1
乃至請求項3いずれか一項に記載の記憶システム。 - 【請求項11】 p値(pは2以上の自然数)を記憶す
るメモリセルを含む記憶部を有し、前記メモリセルへの
データの書き込みまたは消去に際して、前記メモリセル
に対するデータの書き込み動作または消去動作、および
前記データのメモリセルへの書き込まれ状態または消去
状態を検出するベリファイリード動作を繰り返す記憶シ
ステムであって、 前記書き込み動作または消去動作とベリファイリード動
作との繰り返し回数であるベリファイ数をモニタし、こ
のベリファイ数が所定の回数に達した後は、前記メモリ
セルを使用しないことを特徴とする記憶システム。 - 【請求項12】 p値(pは2以上の自然数)を記憶す
るメモリセルを含む記憶部を有し、前記メモリセルへの
データの書き込みまたは消去に際して、前記メモリセル
に対するデータの書き込み動作または消去動作、および
前記データのメモリセルへの書き込まれ状態または消去
状態を検出するベリファイリード動作を繰り返す記憶シ
ステムであって、 前記書き込み動作または消去動作とベリファイリード動
作との繰り返し回数であるベリファイ数をモニタし、こ
のベリファイ数が所定の回数に達した後は、前記メモリ
セルにデータの書き込み、およびデータの消去をしない
ことを特徴とする記憶システム。
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