KR100487417B1 - 불휘발성 강유전체 메모리 장치 및 그를 이용한멀티플-비트 데이타의 라이트 및 리드 방법 - Google Patents

불휘발성 강유전체 메모리 장치 및 그를 이용한멀티플-비트 데이타의 라이트 및 리드 방법 Download PDF

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Abstract

한 개의 셀에 멀티플-비트 데이터를 저장하여 셀 레이아웃 면적을 줄여서 칩의 가격 경쟁력을 확보할 수 있는 불휘발성 강유전체 메모리 장치 및 그를 이용한 멀티플-비트 데이터의 라이트 및 리드방법에 관한 것이다.
이와 같은 불휘발성 강유전체 메모리 장치는 상기 메인 비트라인으로 부터 멀티플-레벨 신호를 받아 비교하여 멀티플-비트로 센싱하며, 상기 센싱된 멀티플-비트를 피드백하여 상기 셀에 리스토어 하도록 복수개의 셀 어레이부에 공통으로 사용되도록 공유된 복수개의 센스앰프들로 구성된 센스앰프부와, 상기 단위 셀의 멀티플-레벨 데이터값을 전류센싱하도록 상기 서브 비트라인당 한 개씩 구비된 스위칭 트랜지스터를 구비한 것에 그 특징이 있다.

Description

불휘발성 강유전체 메모리 장치 및 그를 이용한 멀티플-비트 데이타의 라이트 및 리드 방법{nonvolatile ferroelectric memory device and method for operating write and read of multiple-bit data thereof}
본 발명은 반도체 메모리에 대한 것으로, 특히 불휘발성 강유전체 메모리 장치 및 그를 이용한 멀티플-비트 저장방법에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 장치 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성때문에 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 특성인 히스테리시스 루프 특성도이다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고 일정량(d,a상태)를 유지하고 있는 것을 볼 수 있다.
불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
이하, 첨부 도면을 참조하여 종래 불휘발성 강유전체 메모리 장치에 대하여 설명하면 다음과 같다.
도 2는 일반적인 강유전체 메모리의 단위 셀 구성도이다.
도 2에서와 같이, 일방향으로 비트라인(B/L)이 형성되고, 상기 비트라인과 교차하는 방향으로 워드라인(W/L)이 형성되고, 상기 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 게이트가 워드라인에 연결되고 소오스는 비트라인에 연결되도록 트랜지스터(T1)가 형성되고, 두 단자중 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트 라인(P/L)에 연결되도록 강유전체 커패시터(FC1)가 형성된다.
이와 같은 불휘발성 강유전체 메모리 소자의 데이터 입/출력 동작은 다음과 같다.
도 3a는 강유전체 메모리의 쓰기 모드의 동작 타이밍도이고, 도 3b는 강유전체 메모리의 읽기 모드의 동작 타이밍도이다.
먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이(high)에서 로우(low)로 인가하면 쓰기 모드가 시작된다.
이어, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인에 인가되는 펄스가 로우에서 하이로 천이되어 셀이 선택된다.
이와 같이 워드라인이 하이 상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 하이 신호와 일정 구간의 로우 신호가 인가된다. 그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위해서 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.
즉, 비트라인에 하이 신호를 인가하고 워드라인에 인가되는 신호가 하이 상태인 구간에서 플레이트 라인에 인가되는 신호가 로우이면 강유전체 커패시터에서는 로직값 "1"이 기록된다. 그리고 비트라인에 로우 신호를 인가하고 플레이트 라인에 인가되는 신호가 하이 신호이면 강유전체 커패시터에는 로직값 "0"이 기록된다.
이어, 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
외부에서 칩 인에이블 신호(CSBpad)를 하이에서 로우로 활성화시키면 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이즈(equalize) 신호에 의해 로우 전압으로 등전위된다.
그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 로우 신호가 하이 신호로 천이되어 해당 셀을 선택한다. 선택된 셀의 플레이트 라인에 하이 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터(Qs)를 파괴시킨다.
만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터(Qns)는 파괴되지 않는다. 이와 같이 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서 처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않는 경우는 a에서 f로 변경되는 경우이다. 따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않은 경우는 증폭되어 로직값 "0"을 출력한다.
이와 같이, 센스앰프에서 데이터를 증폭한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 하이 신호를 인가한 상태에서 플레이트 라인을 "하이"에서 "로우"로 비활성화시킨다.
상기와 같이 종래의 불휘발성 강유전체 메모리 장치는 하나의 셀에 로직"1"과 로직"0"의 형태로만 데이터를 라이트한다.
상기와 같은 종래 불휘발성 강유전체 메모리 장치는 다음과 같은 문제가 있다.
하나의 셀에 로직"1"과 로직"0"의 형태로 라이트하므로 레이아웃 면적을 줄이는데 어려움이 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 한 개의 셀에 멀티플-비트 데이터를 저장하여 셀 레이아웃 면적을 줄여서 칩의 가격 경쟁력을 확보할 수 있는 불휘발성 강유전체 메모리 장치 및 그를 이용한 멀티플-비트 데이터의 라이트 및 리드방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 불휘발성 강유전체 메모리 장치는 복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이부들을 구비한 복수개의 셀 어레이부들에 있어서, 상기 서브 셀 어레이부들에 칼럼 단위로 일방향으로 배열된 복수개의 메인 비트라인들, 상기 단위 셀에서 전압이 유기되도록 상기 단위 셀의 일단자에 연결되며 상기 메인 비트 라인과 동일방향으로 구성된 복수개의 서브 비트 라인들, 상기 메인 비트 라인으로 부터 멀티플-레벨 신호를 받아 비교하여 멀티플-비트 상태로 센싱하며, 상기 센싱된 멀티플-비트 상태를 피드백하여 상기 셀에 리스토어 하도록 복수개의 셀 어레이부에 공통으로 사용되도록 공유된 복수개의 센스앰프들로 구성된 센스앰프부, 상기 서브 셀 어레이부에 게이트는 상기 서브 비트라인에 접속되고 드레인은 상기 메인 비트라인에 접속되고 소오스는 접지전압단에 접속되어 상기 서브 비트라인에서 유기된 멀티플-레벨 전압에 따라 흐르는 전류량을 조정하여 상기 메인 비트라인에 멀티플-레벨 전압을 전달하므로써 상기 단위 셀의 멀티플-레벨 데이터값을 전류센싱하도록 상기 서브 비트라인당 한 개씩 구비된 스위칭 트랜지스터를 포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트방법은 플레이트 라인과 워드라인의 제어를 받는 복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이부들을 구비한 복수개의 셀 어레이부들, 상기 서브 셀 어레이부에 칼럼 단위로 일방향으로 배열된 복수개의 메인 비트라인들, 상기 단위 셀의 일단자에 연결되며 상기 메인 비트라인과 동일방향으로 구성된 복수개의 서브 비트 라인들, 게이트는 상기 서브 비트라인에 접속되고 드레인은 상기 메인 비트라인에 접속되도록 상기 서브 비트라인당 한 개씩 구비된 스위칭 트랜지스터, 상기 스위칭 트랜지스터를 통한 전류센싱에 의해서 상기 셀에 저장된 데이터에 상응하는 전압이 상기 메인 비트라인으로 전달되고, 상기 메인 비트라인으로 전달된 전압을 받아 멀티플-비트 상태로 센싱하도록 복수개의 셀 어레이부들에 공유된 복수개의 센스앰프들로 구성된 센스앰프부를 구비한 불휘발성 강유전체 메모리 장치에 있어서, 모든 셀에 "하이" 데이터를 라이트하는 단계, 상기 플레이트 라인과 상기 서브 비트라인의 전압 및 메인 비트라인의 전압을 조정하여 상기 셀에 n비트의 멀티플-비트 데이터를 라이트(Write)시키는 단계를 특징으로 한다.
또한 상기와 같은 구성을 갖는 본 발명 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 리드방법은 플레이트 라인과 워드라인의 제어를 받는 복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이부들을 구비한 복수개의 셀 어레이부들, 상기 서브 셀 어레이부에 칼럼 단위로 일방향으로 배열된 복수개의 메인 비트라인들, 상기 단위 셀의 일단자에 연결되며 상기 메인 비트라인과 동일방향으로 구성된 복수개의 서브 비트 라인들, 게이트는 상기 서브 비트라인에 접속되고 드레인은 상기 메인 비트라인에 접속되도록 상기 서브 비트라인당 한 개씩 구비된 스위칭 트랜지스터, 상기 메인 비트라인으로 전달된 전압을 받아 센싱하도록 복수개의 셀 어레이부들에 공유된 복수개의 센스앰프들로 구성된 센스앰프부를 구비한 불휘발성 강유전체 메모리 장치에 있어서, 상기 셀에 n비트의 데이터가 저장되어 있을 경우 상기 스위칭 트랜지스터를 통한 전류센싱에 의해서 상기 셀에 저장된 데이터에 상응하는 멀티플-레벨의 전압이 상기 메인 비트라인으로 전달되고, 상기 메인 비트라인으로 전달된 멀티플-레벨의 전압값과 2n-1개의 레퍼런스 발생부를 통해 출력된 값을 제1 내지 제(2n-1)센싱부를 통해 비교하는 단계, 상기 센싱부의 출력신호를 인코딩하여 n비트로 출력하는 단계, 상기 인코딩된 n비트의 데이터값을 받아 디코딩하고 디지털/아날로그 변환하여상기 메인 비트라인과 상기 서브 비트라인을 통해서 상기 셀에 리스토어 하는 단계를 포함함을 특징으로 한다.
본 발명의 장치와 방법을 설명하기에 앞서서 본 발명을 개략적으로 설명하면 다음과 같다.
본 발명의 에프램(FeRAM)셀은 메모리 셀에 멀티플-비트(multiple-bit) 데이타를 라이트하고 이를 리드하는 것에 관한 것이다.
먼저, 라이트동작은 전압 의존성이 크므로 이것을 이용하여 멀티플-비트 저장 셀을 구현한다.
즉, 각각의 저장 레벨을 저장 전압으로 각각 조정하고, 센싱시에는 우선 서브 비트라인에 작은 커패시턴스 로드 조건에서 최대의 비트라인 센싱 전압을 유도하고, 이 센싱전압을 메인 비트라인에 연결된 앤모스 트랜지스터로 구성된 제4스위칭 트랜지스터의 게이트 입력으로 사용하여 메인 비트라인에서 빠져 나가는 전류를 조정한다.
이렇게 함으로써 메인 비트라인에서 센싱 전압은 더욱 안정적이 되고, 센싱 감도는 향상된다.
또한 라이트시에 먼저 최대의 "하이" 데이타를 셀에 라이트하고 이후에 라이트된 데이터 레벨에 따라 레벨을 달리한 전압으로 저장된 데이터양을 재조정한다.
이러한 방법에 의해서 한 개의 메모리 셀에 4개 이상의 데이터 레벨을 저장하여 2비트 이상의 데이터를 저장할 수 있다.
상기와 같은 본 발명의 장치 및 방법에 의해서 복수개의 종래 메모리 셀을 본 발명에 따른 한 개의 메모리 셀로 대체할 수 있게 된다.
따라서 칩 사이즈를 획기적으로 줄여 칩의 가격 경쟁력을 확보하기에 용이하다.
이하, 상기와 같은 특징이 있는 본 발명의 불휘발성 강유전체 메모리 장치 및 그를 이용한 멀티플-비트 데이터의 라이트 및 리드방법에 대하여 첨부 도면을 참조하여 설명하면 다음과 같다.
도 4a와 도 4b는 본 발명을 적용하기 위한 불휘발성 강유전체 메모리 장치의 구성도이다.
본 발명을 적용시키기 위한 불휘발성 강유전체 메모리 장치는 도 4a에 도시한 바와 같이 복수개의 셀 어레이부(40_1 ~ 40_n)와, 각 셀 어레이부에 대응하는 복수개의 칼럼 셀렉터(41_1 ~ 41_n)와, 상기 복수개의 셀 어레이부에 공통으로 사용되는 하나의 센스앰프부(42)와, 센스앰프부(42)내의 복수개의 센스앰프에 공통 연결되는 하나의 레퍼런스 발생부(43)와, 각 셀 어레이의 메인 비트라인을 풀업(Pull-up)시키기 위한 메인 비트라인 풀업부(44)로 구성된다.
상기에서 하나의 셀 어레이부는 복수개의 서브 셀 어레이부로 구성되고, 상기 서브 셀 어레이부에는 복수개의 메인 비트라인과, 메인 비트라인당 하나의 서브 비트라인(도 12, 13참조)이 대응되어 구성된다.
그리고 각 셀어레이부의 메인 비트라인은 칼럼셀렉터부내의 칼럼셀렉터(C/S)에 하나씩 대응되어 연결되고, 칼럼셀렉터를 통과한 복수개의 출력신호들은 공통의 신호버스(Signal Bus)라인을 통해서 공통의 센스앰프부(42)내의 각 센스앰프에 연결된다.
이때 센스앰프부(42)내의 센스앰프의 개수는 신호버스(Signal Bus)의 개수와 같다.
상기와 같은 불휘발성 강유전체 메모리의 어레이는 도 4b에 도시한 바와 같이 공통의 센스앰프부(42)와 레퍼런스 발생부(43)를 기준으로 상부와 하부에 각각 복수개의 셀 어레이부를 배치시킬 수 있고, 또한 셀 어레이부에 대응하도록 각각 메인 비트라인 풀업부(47)와 칼럼셀렉터(45)를 배치시킬 수 있다.
이때 신호버스(Signal Bus)라인은 상부 셀 어레이부와 하부 셀 어레이부에 각각 센스앰프의 개수와 대응되게 배치시킨다.
다음에 메인 비트라인 로드 컨트롤부를 구비한 도 4a와 도 4b의 셀 어레이부의 개략적 구성에 대하여 설명하면 도 5에 도시한 바와 같이 복수개의 서브 셀 어레이부들의 사이에 메인 비트라인 로드 컨트롤부를 복수개 배치한 것이다.
이때 메인 비트라인 로드 컨트롤부 사이에는 적어도 두 개 이상의 서브 셀 어레이부가 구비되도록 한다.
즉, 제1메인 비트라인 로드 컨트롤부(0)와 제k메인 비트라인 로드 컨트롤부(k)의 사이에 서브 셀 어레이부를 2개이상 구비하고, 제k메인 비트라인 로드 컨트롤부(k)와 제m메인 비트라인 로드 컨트롤부(m)의 사이에 서브 셀 어레이부를 2개이상 구비한 다.
상기에서 메인 비트라인 로드 컨트롤부(60)는 도 6에 도시한 바와 같이 피모스 트랜지스터로 구성되었는데, 이때 소오스단은 메인 비트라인에 접속되고 드레인단은 항상 VPP 또는 VCC전압을 인가받으며, 게이트단은 메인 비트라인 로드 컨트롤신호(MBLC)를 인가 받는다.
또한 도 6은 서브 셀 어레이부가 오픈 비트라인 구조로 형성되었을 때를 나타낸 예시도로써 서브 셀 어레이부의 구성은 차후에 도 7과 도 8에서 설명한다.
다음에 본 발명을 적용하기 위한 서브 셀 어레이부의 제1, 제2방법에 따른 회로 구성에 대하여 설명한다.
도 7는 본 발명의 서브 셀 어레이부의 제1방법에 따른 회로 구성도이고, 도 8은 본 발명의 서브 셀 어레이부의 제2방법에 따른 회로 구성도이다.
먼저, 서브 셀 어레이부의 제1방법에 따른 회로는 전류량에 의해 셀의 데이터를 센싱하기 위한 구성을 갖는 것으로, 폴디드 비트라인(Folded Bit Line) 구조로 구성되며, 두 개의 워드라인이 그 사이에 한 개의 플레이트 라인을 공유하도록 구성되어 있다.
좀더 자세하게 도 7에서는 각 서브 셀 어레이부를 n+1로우(Row)와 n+1칼럼(Column)으로 구성하였을 경우를 예를 들어 나타내었다.
각 서브 셀 어레이부는 복수개의 로우(Row)와 복수개의 칼럼(Column) 방향으로 복수개의 셀들이 구성되어 있다.
상기에서 각 로우(Row) 방향에는 두 개의 칼럼(Column)에 하나의 단위셀이 배치되고, 각 칼럼 방향에도 두 개의 로우(Row)에 하나의 단위셀이 배치된다.
따라서 한 개의 워드라인과 한 개의 플레이트 라인이 활성화되면 홀수번째 비트라인 아니면 짝수번째 비트라인과 연결된 셀만이 선택되어 선택되지 않은 짝수/홀수 비트라인들은 레퍼런스 라인으로 사용된다.
좀더 자세하게는 일방향으로 배열된 복수개의 메인 비트 라인(MBL<0>,MBL<1>,···,MBL<n>)들이 있고, 각 서브 셀 어레이내의 단위 셀들과 연결되도록 메인 비트 라인(MBL<0>,···,MBL<n>)들과 동일 방향으로 배열된 서브 비트 라인(SBL<0>,SBL<1>,…,SBL<n>)들이 있다.
그리고 상기 메인 비트 라인(MBL<0>,...,MBL<n>)들과 직교하는 방향으로 복수개의 워드라인과 복수개의 플레이트 라인이 구비되어 있다.
이때 두 개의 워드라인마다 그 사이에 한 개의 플레이트 라인이 공유되어 배열되어 있다. 즉, 칼럼 방향으로 인접한 단위셀들은 한 개의 플레이트 라인을 공유하고 있다.
그리고 워드 라인과 플레이트 라인과 동일한 방향으로 배열된 서브 비트라인 풀다운 신호(Sub Bit line Pull Down:SBPD) 인가라인과, 제1서브 비트라인 스위치 신호(Sub Bit line Switch:SBSW1) 인가라인과, 좌/우 제2서브 비트라인 스위치 신호(Sub Bit line Switch:SBSW2_L,SBSW2_R) 인가라인과, 서브 비트라인 풀업 신호(Sub Bit line Pull Up:SBPU) 인가라인이 있다.
그리고 상기 SBPD, SBSW1, SBSW2_L, SBSW2_R와 SBPU 인가라인의 제어를 받고 하나의 메인 비트라인과 하나의 서브 비트라인에 대응하여 구성되며, 선택된 셀이 메인 비트라인과 연결될지 아니면 서브 비트라인에 연결될지의 여부를 제어하고, 선택된 셀의 강유전체 커패시터에 전달되는 전압을 제어하는 스위칭 제어 블록(70,71,‥‥)들을 포함하여 구성된다.
여기서, 상기 스위칭 제어 블록(70)은 각각 제 1,2,3 스위칭 트랜지스터(ST1,ST2,ST3)로 구성된다.
이때 제 1 스위칭 트랜지스터(ST1)는 게이트가 SBSW1 인가라인에 연결되고 한쪽 전극과 다른쪽 전극이 각각 메인 비트라인과 서브 비트라인에 연결된다.
그리고 제2스위칭 트랜지스터(ST2)는 게이트가 SBSW2_L 또는 SBSW2_R 인가라인에 연결되고 한쪽 전극은 서브 비트라인에 연결되고 다른쪽 전극은 SBPU 인가라인에 연결된다.
그리고 제3스위칭 트랜지스터(ST3)는 게이트가 SBPD 인가라인에 연결되고 한쪽 전극은 서브 비트라인에 연결되고 다른쪽 전극은 접지전압(VSS)단에 연결된다.
그리고 게이트단은 서브 비트라인에 연결되고 드레인단과 소오스단은 각각 메인 비트라인(Main Bit Line:MBL)과 접지(VSS)라인 사이에 연결되는 앤모스 트랜지스터로 구성된 제4스위칭 트랜지스터(ST4)가 있다.
이때 제4스위칭 트랜지스터(ST4)는 각 서브 비트라인당 하나씩 구성된다.
상기에서 각 서브 셀 어레이부의 서브 비트라인에는 셀에 저장된 데이터에 상응하는 전압이 전달되고, 이 전압은 서브 비트라인을 통해서 앤모스 트랜지스터로 구성된 제4스위칭 트랜지스터(ST4)의 게이트전극에 인가된다.
상기에서와 같이 셀에 저장된 데이터에 상응하는 전압 크기에 따라서 제4스위칭 트랜지스터에 흐르는 전류값이 달라지고, 이에 따라서 제4스위칭 트랜지스터의 드레인단에 연결된 메인 비트라인의 전압을 레퍼런스값과 비교하여 셀의 데이터를 센싱할 수 있다.
그리고 복수개의 서브 비트 라인(SBL)들 중에 선택적으로 한 번 동작에 한 개의 서브 비트 라인(SBL)을 연결할 수 있도록 한다.
즉, 복수개의 서브 비트 라인들의 어느 하나를 선택하기 위한 SBSW1신호들중에 하나만 활성화시켜 어느 하나의 서브 비트 라인을 선택한다.
이에 의해서 비트 라인에 걸리는 로드(load)를 한 개의 서브 비트 라인 로드 수준으로 줄일 수 있게 한다.
또한 상기 SBL은 SBPD 인가라인의 신호에 의해 SBPD 신호가 활성화되면 SBL 신호를 접지전압 레벨이 되도록 조정한다.
상기 SBPU는 SBL에 공급할 전원을 조정하는 신호이다.
저전압에서는 "하이(High)" 전압 발생시 VCC 전압보다 높은 전압을 생성하여 공급한다.
또한 SBSW2_L와 SBW2_R 신호는 SBPU와 SBL 사이의 신호 흐름을 조정하는 스위칭 역할을 한다.
그리고 각각의 SBL에는 복수개의 셀들이 연결되어 있다.
또한, 데이터의 라이트(Write)시 전류 누출을 방지하도록 앤모스 트랜지스터로 구성된 제5스위칭 트랜지스터(ST5)가 구비되어 있다.
이때 제5스위칭 트랜지스터(ST5)는 게이트단이 메인 비트라인 스위칭 신호(MBSW)에 연결되고, 드레인단이 제4스위칭 트랜지스터(ST4)의 각 소오스단에 공통 연결되어 있고, 소오스단이 접지전압단(VSS)에 연결되어 있는 것으로, 서브 셀 어레이부당 한 개 구비되어 있다.
다음에 본 발명의 서브 셀 어레이부의 제2방법에 따른 회로 구성에 대하여 설명한다.
서브 셀 어레이부의 제2방법에 따른 회로 구성은 도 8에 도시한 바와 같이 워드라인과 플레이트 라인이 하나씩 쌍을 이루어 배열되며, 각 셀들이 워드라인과 플레이트 라인쌍들과 서브 비트 라인에 하나씩 형성되었으며, 각 스위칭 블록의 제2스위칭 트랜지스터(ST2)의 게이트가 하나의 제2서브 비트라인 스위칭 신호(SBSW2) 인가라인의 제어를 받아 동작하도록 배열된다는 것을 제외하고는 서브 셀 어레이부의 제1방법에 따른 회로 구성과 동일하다.
상기와 같이 서브 셀 어레이부의 제2방법에 따른 회로는 비트라인을 중심으로 접었을 때, 각 단위셀들이 겹치도록 배열된 계층적 오픈 비트라인 셀(Open Bit Line Cell) 구조를 갖는다.
다음에 본 발명의 메인 비트라인 풀업 컨트롤부와 칼럼 셀렉터의 회로 구성에 대하여 설명한다.
먼저, 도 4a와 도 4b에 나타난 각 메인 비트라인 풀업부는 도 9에 도시한 바와 같이 피모스 트랜지스터로 구성된 것으로, 드레인 단자는 메인 비트라인(MBL)에 연결되고, 소오스단자는 전원전압단에 연결되고, 게이트 단자는 메인 비트라인 풀업 컨트롤 신호(MBPUC)를 받도록 구성되었는데, 이때 게이트단자로는 VCC 또는 VPP가 공급된다.
상기의 메인 비트라인 풀업부는 프리차아지시 메인 비트라인을 풀업(Pull-up) 시키는 역할을 한다.
다음에 본 발명의 도 4a와 도 4b에 나타낸 각 칼럼셀렉터(C/S)는 메인 비트라인(MBL)과 데이터 라인 사이에 전압강하(Voltage Drop)가 없도록 하기 위한 것이며, 도 10에 도시한 바와 같이 드레인단자는 메인 비트라인에 소오스 단자는 데이터 버스에 연결된 앤모스 트랜지스터와 피모스 트랜지스터로 구성된 트랜스퍼 게이트로 구성되었다.
상기에서와 같이 메인 비트라인(MBL)은 칼럼 셀렉터(C/S)에 의해 선택이 결정되고, 구동하지 않을 동안에는 메인 비트라인 풀업부에 의해서 풀업(pull-up)된다.
다음에는 본 발명의 불휘발성 강유전체 메모리 장치에서 멀티플-비트(multiple-bit) 데이타의 센싱(리드)을 위한 센스앰프 및 그와 관련된 주변회로에 대하여 설명한다.
이하에서는 특히, 셀에 2비트 또는 3비트 또는 n비트의 형태로 데이타가 저장될 경우의 센스앰프 및 그와 관련된 회로 구성에 대하여 설명한다.
다시말해서, 셀에 저장된 데이타를 2비트와 3비트와 n비트의 형태로 센싱할 때의 센스앰프 및 그 관련회로의 구성에 대하여 각각 설명한다.
먼저 셀에 저장된 데이타를 2비트 형태로 출력하기 위한 센스앰프는 도 11에 도시한 바와 같이 데이터 버스를 통해서 출력되는 멀티플-레벨 데이터를 입력받아 비교 출력하는 제1 내지 제3센싱부(S/A(0)~S/A(2))와, 상기 제1 내지 제3센싱부(S/A(0)~S/A(2))를 통해 출력되는 신호를 인코딩하여 제1, 제2입/출력 버스(I/O_0, I/O_1)에 출력하기 위한 제1인코더(0)(112)와, 데이터를 리스토어 할 때 상기 인코더의 출력신호를 받아 디지털/아날로그 컨버터(110)로 출력하는 제1디코더(0)(111)와, 상기 제1디코더(111)의 데이터를 입력받아 데이터 버스에 출력하기 위한 디지털/아날로그 컨버터(110)로 구성된다.
또한 상기의 센스앰프에서 제1 내지 제3센싱부(S/A(0)~S/A(2))를 이용한 센싱을 위해서는 각각 다른 레벨을 갖는 레퍼런스 발생부가 요구된다.
따라서 제1 내지 제3센싱부(S/A(0)~S/A(2))에 대응되게 제1 내지 제3센싱부(S/A(0)~S/A(2))의 입력단에 각각 다른 레벨을 출력하는 제1 내지 제3레퍼런스 발생부(REF(0)~REF(2))가 구성되어 있다.
상기에서 데이터 버스는 복수개 구비되며 하나의 데이터 버스에 하나의 디지털/아날로그 컨버터와 제1 내지 제3센싱부(S/A(0)~S/A(2))와 인코더(Encoder)와 디코더(Decoder)와 두개의 입/출력 버스가 한 단위를 이루도록 구성된다.
즉, 상기에서 하나의 데이터 버스와 디지털/아날로그 컨버터와 제1 내지 제3센싱부(S/A(0)~S/A(2))와 인코더(Encoder)와 디코더(Decoder)와 두개의 입/출력 버스는 별도로 각각 구성되는데 비해, 제1 내지 제3레퍼런스 발생부(REF(0)~REF(2))는 공통 사용된다.
다음에 셀에 저장된 데이타를 3비트 형태로 출력하기 위한 센스앰프는 도 12에 도시한 바와 같이 데이터 버스를 통해서 출력되는 데이터를 입력받아 비교 출력하는 제1 내지 제7센싱부(S/A(0)~S/A(6))와, 상기 제1 내지 제7센싱부(S/A(0)~S/A(6))를 통해 출력되는 신호를 인코딩하여 제1 내지 제3입/출력 버스(I/O_0 ~ I/O_2)에 출력하기 위한 제1인코더(122)와, 데이터를 리스토어 할 때 상기 제1인코더(122)의 출력신호를 받아 디지털/아날로그 컨버터(120)로 출력하는 제1디코더(121)와, 상기 제1디코더(121)의 데이터를 입력받아 데이터 버스에 출력하기 위한 디지털/아날로그 컨버터(120)로 구성된다.
또한 상기의 센스앰프에서 제1 내지 제7센싱부(S/A(0)~S/A(6))를 이용한 센싱을 위해서는 각각 다른 레벨을 갖는 레퍼런스 발생부가 요구된다.
따라서 제1 내지 제7센싱부(S/A(0)~S/A(6))의 입력단에 각각 다른 레벨을 출력하는 제1 내지 제7레퍼런스 발생부(REF(0)~REF(6))가 구성되어 있다.
상기에서 데이터 버스는 복수개 구비되며 하나의 데이터 버스에 하나의 디지털/아날로그 컨버터와 제1 내지 제7센싱부(S/A(0)~S/A(6))와 인코더(Encoder)와 디코더(Decoder)와 3개의 입/출력 버스가 한 단위를 이루도록 구성된다.
3비트의 센싱앰프도 하나의 데이터 버스와 디지털/아날로그 컨버터와 제1 내지 제7센싱부(S/A(0)~S/A(6))와 인코더(Encoder)와 디코더(Decoder)와 세개의 입/출력 버스는 별도로 각각 구성되는데 비해, 제1 내지 제7레퍼런스 발생부(REF(0)~REF(6))는 공통 사용된다.
다음에 셀에 저장된 데이타를 n비트 형태로 출력하기 위한 센스앰프는 도 13에 도시한 바와 같이 데이터 버스를 통해서 출력되는 데이터를 입력받아 비교 출력하는 제1 내지 제(2n-1)센싱부(S/A(0)~S/A(2n))와, 상기 제1 내지 제(2n-1)센싱부(S/A(0)~S/A(n))를 통해 출력되는 신호를 인코딩하여 제1 내지 제n입/출력 버스(I/O_0 ~ I/O_(n-1))에 출력하기 위한 제1인코더(132)와, 데이터를 리스토어 할 때 상기 제1인코더의 출력신호를 받아 디지털/아날로그 컨버터(130)로 출력하는 제1디코더(0)(131)와, 상기 제1디코더(131)부의 데이터를 입력받아 데이터 버스에 출력하기 위한 디지털/아날로그 컨버터(130)로 구성된다.
또한 상기의 센스앰프에서 제1 내지 제(2n-1)센싱부(S/A(0)~S/A(2n-2))를 이용한 센싱을 위해서는 각각 다른 레벨을 갖는 레퍼런스 발생부가 요구된다.
따라서 제1 내지 제(2n-1)센싱부의 입력단에 각각 다른 레벨을 출력하는 제1 내지 제(2n-1)레퍼런스 발생부(REF(0)~REF(2n-2))가 구성되어 있다.
상기에서 데이터 버스는 복수개 구비되며 하나의 데이터 버스에 디지털/아날로그 컨버터(130)와 제1 내지 제(2n-1)센싱부와 인코더(Encoder)와 디코더(Decoder)와 n개의 제1 내지 제n입/출력 버스가 한 단위를 이루도록 구성된다.
다음에 도11 내지 도13에 나타나 있는 각 레퍼런스 발생부의 구성에 대하여 설명한다.
각 레퍼런스 발생부의 구성은 도14에 도시한 바와 같이 복수개의 강유전체 커패시터들과 레벨 초기화부와 레퍼런스 레벨 조정영역과, 레퍼런스 레벨 출력부로 구성된다.
상기에서 복수개의 강유전체 커패시터들의 제1전극들은 레퍼런스 플레이트 라인(REF_PL)에 공통 접속되고 제2전극들은 스토리지 노드인 레퍼런스 전압 센싱라인에 공통 접속되어 병렬 구성되어 있다.
그리고 레퍼런스 레벨 조정영역은 복수개의 트랜스퍼 게이트로 구성되었는데, 이와 같은 트랜스퍼 게이트는 최적의 강유전체 커패시터를 배치시킨 후에 공정 변화에 따른 레퍼런스 레벨의 변화를 조정하기 위해서 강유전체 커패시터의 제2전극과 레퍼런스 전압 센싱라인 사이에 하나씩 배치시킨 것이다.
도 14에서는 최적의 강유전체 커패시터를 형성시키고 그 외의 2개의 강유전체 커패시터 각각에 트랜스퍼 게이트를 배치시킨 경우를 도시한 것이다.
그리고 레벨 초기화부는 게이트에 레퍼런스 이퀄라이즈 신호(REF_EQ)를 입력받고 드레인단과 소오스단은 각각 레퍼런스 전압 센싱라인과 접지전압단에 접속되어 있다.
또한 레퍼런스 전압 출력부는 전원전압단(VCC)과 접지전압단(VSS)의 사이에 로드(load) 피모스 트랜지스터와 앤모스 트랜지스터가 직렬연결되고, 그 공통노드에서 레퍼런스 전압(REF(n))이 발생된다.
이때 로드(load) 피모스 트랜지스터는 게이트가 접지되어 있고, 앤모스 트랜지스터는 게이트가 레퍼런스 전압 센싱라인의 제어를 받아 턴온/턴오프된다.
상기와 같은 구성을 갖는 레퍼런스 발생부의 동작은 도 15에서와 같이 액티브구간과 프리차아지 구간으로 타이밍을 나누어 설명할 수 있다.
이때 액티브 구간은 t1~t3구간이고, 프리차아지 구간은 t0와 t4, t5구간이다.
액티브구간에는 칩선택바패드(CSBpad)를 통해서 "로우"레벨의 신호가 출력되고, 프리차아지 구간에는 CSBpad를 통해서 "하이"레벨 신호가 출력된다.
그리고 t0구간에는 레퍼런스 플레이트 라인(REF_PL)은 "하이"레벨을 나타내고, 레퍼런스 이퀄라이즈 신호(REF_EQ)가 "하이"를 나타내므로 레퍼런스 전압 센싱노드(REFSN)는 "로우"레벨을 나타내고 REF(n)은 "하이"레벨을 나타낸다.
이후에 t1구간에는 레퍼런스 플레이트 라인(REF_PL)이 "로우"레벨을 나타내고,
레퍼런스 이퀄라이즈 신호(REF_EQ)가 "하이"레벨을 유지하므로 레퍼런스 전압 센싱노드(REFSN)는 "로우"레벨을 나타내고 REF(n)은 "하이"레벨을 나타내어 강유전체 커패시터에 레퍼런스 차아지(Charge)가 충전된다.
그리고 t2구간에는 레퍼런스 플레이트 라인(REF_PL)은 "하이"레벨로 천이되고,
레퍼런스 이퀄라이즈 신호(REF_EQ)가 "로우"레벨로 천이되므로 레퍼런스 전압 센싱노드(REFSN)는 "하이"레벨을 발생하여 REF(n)은 "로우"레벨을 출력하게 된다.
그리고 t3구간은 t2구간과 동일 레벨의 신호를 출력을 한다.
상기에서 t3구간에 센싱인에이블 신호(SEN)가 "하이"레벨을 출력하여 이 구간에 레퍼런스 전압을 센싱하게 된다.
다음에는 상기에 설명한 본 발명의 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터 저장방법에 대하여 설명한다.
먼저, 전류센싱을 이용하여 2비트, 3비트, n비트의 데이터를 셀에 저장/센싱하기 위한 개념에 대하여 각각 설명한다.
먼저 셀에 2비트를 저장할 때 셀에는 4-레벨의 데이터 저장이 필요하다.
즉, 00, 01, 10, 11의 저장 레벨이 필요한데 이와 같이 4개의 레벨로 저장하기 위해서 셀에 VW0, VW1, VW2, VW3의 전압으로 따로 저장한다.
상기 각각의 레벨을 라이트(Write)하는 방법은 다음과 같다.
우선 셀 트랜지스터를 턴온시킨후 플레이트 라인(PL)에 접지전압(VSS)을 인가한 상태에서 서브 비트라인(SBL)과 메인 비트라인(MBL)을 조정하여 모든셀에 VW0(즉, VPP)전압으로 라이트(Write)한다. 이것이 데이터 "11"레벨을 저장하는 동작이다.
그 다음에 데이터 "10"레벨을 저장하려면 플레이트 라인(PL)에 VPP를 가하고 SBL과 MBL에 VW1 전압을 인가한다.
그러면 플레이트 라인과 SBL에 'VW0-VW1' 만큼의 전압이 가해지므로 해당되는 전압차 만큼 처음 저장된 전하가 천이되어서 데이터 레벨은 "11"에서 "10"으로 천이하게 된다.
다음에 데이터 "01"레벨을 저장하려면 플레이트 라인(PL)에 VPP가 가해진 상태에서 SBL과 MBL에 VW2 전압을 인가한다.
그러면 PL과 SBL에 'VW1-VW2' 만큼의 전압이 가해지므로 해당되는 전압차 만큼 이전 저장된 전하가 천이되어서 데이터 레벨은 "10"에서 "01"로 천이하게 된다.
다음에 데이터 "00"레벨을 저장하려면 플레이트 라인(PL)에 VPP가 가해진 상태에서 SBL과 MBL에 VW3(즉, VSS) 전압을 인가한다.
그러면 PL과 SBL에 'VW2-VW3' 만큼의 전압이 가해지므로 해당되는 전압차 만큼 이전 저장된 전하가 천이되어서 데이터 레벨은 "01"에서 "00"로 천이하게 된다.
상기에서 처음 데이터 "11"레벨에서 강유전체 커패시터에 '3Q'만큼의 전하가 저장되어 있다고 가정할 경우, 데이터 "10"레벨일 때는 강유전체 커패시터에 '2Q'만큼의 전하가 저장되고, 데이터 "01"레벨일 때는 강유전체 커패시터에 '1Q'만큼의 전하가 저장되며, 데이터 "00"레벨일 때는 강유전체 커패시터에 '0Q'만큼의 전하가 저장되게 된다.
상기에서 VW0~VW3은 각각 커패시터 양전극에 가해진 전압 상태를 나타낸 것이다.
참고로, 4개의 레벨인 VW0~VW3는 라이트/리스토어 동작시 도 11의 인코더(Encoder)의 출력이 디코더(Decoder)로 피드백되고, 피드백된 신호가 디지털/아날로그 컨버터를 통해서 4개의 레벨로 나뉘어 출력되는 것이다.
상기와 같은 모양의 히스테리시스 곡선을 갖는 2비트 저장셀의 리드 모드시의 센싱레벨에 대하여 설명하면 다음과 같다.
셀에 저장된 데이터 레벨에 따라 4개의 다른 센싱전압이 서브 비트라인(SBL)에 나타난다.
이 SBL의 센싱전압은 도 16b에 도시한 바와 같이 메인 비트라인(MBL)에서 4개의 데이터 레벨로 표현된다.
이 4개의 레벨은 3개의 레퍼런스 레벨과 비교/증폭된다.
이때 레퍼런스 레벨은 제1 내지 제3레퍼런스 레벨(REF(0), REF(1), REF(2))로써 나타낼 수 있고, REF(0)＜REF(1)＜REF(2)의 크기를 갖는다.
즉, 도 16b는 셀에 2비트의 데이터가 저장되어 있을 경우 SBL에 전달된 다른 4개의 센싱전압에 따라서 제4스위칭 트랜지스터(ST4)를 통해 흐르는 전류값이 달라지고, 이에 의해서 MBL에 4개의 다른 데이터 레벨("11","10","01","00")로 표현된다.
이때 도 16b에서와 같이 메인 비트라인(MBL)으로 전달된 센싱레벨이 REF(2)보다 크면 데이터 레벨 "11"로 센싱되고, 메인 비트라인(MBL)으로 전달된 센싱레벨이 REF(2)보다 작고 REF(1)보다 크면 데이터 레벨 "10"로 센싱되고, 메인 비트라인(MBL)으로 전달된 센싱레벨이 REF(1)보다 작고 REF(0)보다 크면 데이터 레벨 "01"로 센싱되고, 메인 비트라인(MBL)으로 전달된 센싱레벨이 REF(0)보다 작으면 데이터 레벨 "00"으로 센싱된다.
다음에 셀에 3비트를 저장할 때 셀에는 8-레벨의 데이터 저장이 필요하다.
즉, 000, 001, 010,‥‥, 111의 저장 레벨이 필요한데 이와 같이 8개의 레벨로 저장하기 위해서 셀에 VW0, VW1, VW2, VW3,‥‥,VW7의 전압으로 따로 저장한다.
상기 각각의 레벨을 라이트(Write)하는 방법은 다음과 같다.
우선 셀 트랜지스터를 턴온시킨후 플레이트 라인(PL)에 접지전압(VSS)을 인가한 상태에서 서브 비트라인(SBL)과 메인 비트라인(MBL)을 조정하여 모든셀에 VW0(즉, VPP)전압으로 라이트(Write)한다. 이것이 데이터 "111"레벨을 저장하는 동작이다.
그 다음에 데이터 "110"레벨을 저장하려면 플레이트 라인(PL)에 VPP를 가하고 SBL과 MBL에 VPP에서 VW1 전압을 인가한다.
그러면 플레이트 라인과 SBL에 'VW0-VW1' 만큼의 전압이 가해지므로 해당되는 전압차 만큼 처음 저장된 전하가 천이되어서 데이터 레벨은 "111"에서 "110"으로 천이하게 된다.
다음에 데이터 "101"레벨을 저장하려면 플레이트 라인(PL)에 VPP가 가해진 상태에서 SBL과 MBL에 VW2 전압을 인가한다.
그러면 PL과 SBL에 'VW1-VW2' 만큼의 전압이 가해지므로 해당되는 전압차 만큼 이전 저장된 전하가 천이되어서 데이터 레벨은 "110"에서 "101"로 천이하게 된다.
다음에 데이터 "100"레벨을 저장하려면 플레이트 라인(PL)에 VPP가 가해진 상태에서 SBL과 MBL에 VW3 전압을 인가한다.
그러면 PL과 SBL에 'VW2-VW3' 만큼의 전압이 가해지므로 해당되는 전압차 만큼 이전 저장된 전하가 천이되어서 데이터 레벨은 "101"에서 "100"로 천이하게 된다.
상기에서와 같이 PL에 VPP로 고정된 상태에서 SBL과 MBL에 VW3에서 VW7(VSS) 전압으로 순차적으로 변화시키면 데이터 레벨이 "011"에서 "000"으로 순차적으로 천이하게 된다.
예를 들어 상기 복수개의 레벨중 어느 한 레벨이 되도록 라이트할 경우에 예를 들어서 셀에 데이터 레벨 "011"을 라이트하려면 먼저, 데이터 레벨 "111"상태에서 PL을 VPP로 천이시키고 SBL과 MBL에 VW4레벨의 전압을 인가하면된다.
상기에서 처음 데이터 "111"레벨에서 강유전체 커패시터에 '7Q'만큼의 전하가 저장되어 있다고 가정할 경우, 데이터 "110"레벨일 때는 강유전체 커패시터에 '6Q'만큼의 전하가 저장되고, 데이터 "101"레벨일 때는 강유전체 커패시터에 '5Q'만큼의 전하가 저장되며, 상기의 순서에 따라서 데이터 "000"레벨일 때는 강유전체 커패시터에 '0Q'만큼의 전하가 저장되게 된다.
상기에서 VW0~VW7은 각각 커패시터 양전극에 가해진 전압 상태를 나타낸 것이다.
참고로, 8개의 레벨인 VW0~VW7는 라이트/리스토어 동작시 도 12의 인코더(Encoder)의 출력이 디코더(Decoder)로 피드백되고, 피드백된 신호가 디지털/아날로그 컨버터를 통해서 8개의 레벨로 나뉘어 출력되는 것이다.
상기와 같은 모양의 히스테리시스 곡선을 갖는 3비트 저장셀의 리드 모드시의 센싱레벨에 대하여 설명하면 다음과 같다.
셀에 저장된 데이터 레벨에 따라 8개의 다른 센싱전압이 서브 비트라인(SBL)에 나타난다.
이 SBL의 센싱전압은 도 17b에 도시한 바와 같이 메인 비트라인(MBL)에서 8개의 데이터 레벨로 표현된다.
이 8개의 레벨은 7개의 레퍼런스 레벨과 비교/증폭된다.
이때 레퍼런스 레벨은 제1 내지 제7레퍼런스 레벨(REF(0)~REF(6))로써 나타낼 수 있고, REF(0)＜REF(1)＜REF(2)＜REF(3)＜REF(4)＜REF(5)＜REF(6)의 크기를 갖는다.
즉, 도 17b는 셀에 3비트의 데이터가 저장되어 있을 경우 SBL에 전달된 다른 8개의 센싱전압에 따라서 제4스위칭 트랜지스터(ST4)를 통해 흐르는 전류값이 달라지고, 이에 의해서 MBL에 8개의 다른 데이터 레벨("11","10","01","00")로 표현된다.
이때 도 17b에서와 같이 메인 비트라인(MBL)으로 전달된 센싱레벨이 REF(6)보다 크면 데이터 레벨 "111"로 센싱되고, 메인 비트라인(MBL)으로 전달된 센싱레벨이 REF(3)보다 작고 REF(2)보다 크면 데이터 레벨 "011"로 센싱되고, 메인 비트라인(MBL)으로 전달된 센싱레벨이 REF(2)보다 작고 REF(1)보다 크면 데이터 레벨 "010"로 센싱되고, 메인 비트라인(MBL)으로 전달된 센싱레벨이 REF(1)보다 작고 REF(0)보다 크면 데이터 레벨 "001"로 센싱되고, 메인 비트라인(MBL)으로 전달된 센싱레벨이 REF(0)보다 작으면 데이터 레벨 "000"으로 센싱된다.
다음에 셀에 n비트를 저장할 때 셀에는 2n레벨의 데이터 저장이 필요하다.
즉, 00‥00, 00‥01,‥‥,11‥10, 11‥11의 저장 레벨이 필요한데 이와 같이 2n개의 레벨로 저장하기 위해서 셀에 VW0, VW1, VW2, VW3,‥‥,VW(2n-1)의 전압으로 따로 저장한다.
상기 각각의 레벨을 라이트(Write)하는 방법은 다음과 같다.
우선 셀 트랜지스터를 턴온시킨후 플레이트 라인(PL)에 접지전압(VSS)을 인가한 상태에서 서브 비트라인(SBL)과 메인 비트라인(MBL)을 조정하여 모든셀에 VW0(즉, VPP)전압으로 라이트(Write)한다. 이것이 데이터 "11‥11"레벨을 저장하는 동작이다.
그 다음에 데이터 "11‥10"레벨을 저장하려면 플레이트 라인(PL)에 VPP를 가하고 SBL과 MBL에 VPP에서 VW1 전압을 인가한다.
그러면 플레이트 라인과 SBL에 'VW0-VW1' 만큼의 전압이 가해지므로 해당되는 전압차 만큼 처음 저장된 전하가 천이되어서 데이터 레벨은 "11‥11"에서 "11‥10"으로 천이하게 된다.
상기에서와 같이 PL에 VPP로 고정된 상태에서 SBL과 MBL에 VW2에서 VW(2n-1)(즉,VSS) 전압으로 순차적으로 변화시키면 데이터 레벨이 "11‥01"에서 "00‥00"으로 순차적으로 천이하게 된다.
예를 들어 상기 복수개의 레벨중 어느 한 레벨이 되도록 라이트할 경우에 예를 들어서 셀에 데이터 레벨 "00‥01"을 라이트하려면 먼저, 데이터 레벨 "11‥11"상태에서 PL을 VPP로 천이시키고 SBL과 MBL에 VW(2n-2)레벨의 전압을 인가하면 된다.
상기에서 처음 데이터 "11‥11"레벨에서 강유전체 커패시터에 '2nQ'만큼의 전하가 저장되어 있다고 가정할 경우, 데이터 "11‥10"레벨일 때는 강유전체 커패시터에 '(2n-1)Q'만큼의 전하가 저장되고, 상기의 순서에 따라서 데이터 "00‥00"레벨일 때는 강유전체 커패시터에 '0Q'만큼의 전하가 저장되게 된다.
상기에서 VW0~VW(2n-1)은 각각 커패시터 양전극에 가해진 전압 상태를 나타낸 것이다.
참고로, 2n개의 레벨인 VW0~VW(2n-1)는 라이트/리스토어 동작시 도 13의 인코더(Encoder)의 출력이 디코더(Decoder)로 피드백되고, 피드백된 신호가 디지털/아날로그 컨버터를 통해서 2n개의 레벨로 나뉘어 출력되는 것이다.
상기와 같은 모양의 히스테리시스 곡선을 갖는 n비트 저장셀의 리드 모드시의 센싱레벨에 대하여 설명하면 다음과 같다.
셀에 저장된 데이터 레벨에 따라 2n개의 다른 센싱전압이 서브 비트라인(SBL)에 나타난다.
이 SBL의 센싱전압은 도 18b에 도시한 바와 같이 메인 비트라인(MBL)에서 2n개의 데이터 레벨로 표현된다.
이 2n개의 레벨은 (2n-1)개의 레퍼런스 레벨과 비교/증폭된다.
이때 레퍼런스 레벨은 제1 내지 제(2n-1)레퍼런스 레벨(REF(0)~REF(2n-2))로써 나타낼 수 있고, REF(0)＜REF(1)＜REF(2)＜‥‥＜REF(2n-2)의 크기를 갖는다.
즉, 도 18b는 셀에 n비트의 데이터가 저장되어 있을 경우 SBL에 전달된 다른 2n개의 센싱전압에 따라서 제4스위칭 트랜지스터(ST4)를 통해 흐르는 전류값이 달라지고, 이에 의해서 MBL에 2n개의 다른 데이터 레벨("11‥11",~,"00‥00")로 표현된다.
이때 도 18b에서와 같이 메인 비트라인(MBL)으로 전달된 센싱레벨이 REF(2n-2)보다 크면 데이터 레벨 "11‥11"로 센싱되고, 순차적으로 메인 비트라인(MBL)으로 전달된 센싱레벨이 REF(0)보다 작으면 데이터 레벨 "00‥00"으로 센싱된다.
다음에 본 발명에 따른 멀티플-비트의 데이터 라이트 및 리드 동작을 타이밍도를 참조하여 설명한다.
본 발명의 리드 및 라이트 동작을 적용하기 위한 에프램(FeRAM) 메모리는 셀 어레이를 복수개의 서브 셀 어레이부로 나누어 서브 비트라인과 메인 비트라인을 구비시킨 것이다.
특히, 셀에서 유기된 전압을 서브 비트라인을 통해서 제4스위칭 트랜지스터(ST4)의 게이트단에 인가함으로써, 셀 데이터의 저장된 멀티플-레벨 값에 따라 제4스위칭 트랜지스터(ST4)에 흐르는 전류값을 다르게 하여 제4스위칭 트랜지스터(ST4)의 드레인단에 연결된 메인 비트라인 전압을 복수개의 레퍼런스값과 비교하여 센싱하는 것이다.
이하, 본 발명에 따른 불휘발성 강유전체 메모리 장치의 멀티플-레벨 라이트 동작을 타이밍도를 참조하여 설명한다.
셀 동작의 한 싸이클은 액티브 구간과 프리차아지 구간으로 나누어 설명할 수 있는데, 액티브 구간은 CSB가 "로우"레벨일 때이고, 프리차아지 구간은 CSB가 "하이"레벨일 때이다.
전체 동작 타이밍을 t0~t7구간으로 나누어 설명한다.
t0 구간은 프리차아지 구간이고, t1~t7 구간은 연속되는 액티브 구간이다.
먼저 도 19에 도시한 바와 같이 t0구간은 액티브 구간 이전의 프리차아지 구간으로써, 서브 비트라인(SBL)을 0V로 만들어 주기 위해서 서브 비트라인 풀-다운(SBPD) 인가라인에 "VCC"를 인가한다.
그리고 이때 워드라인(WL)과 플레이트 라인(PL)과 서브 비트 라인 제1, 제2스위치 신호(SBSW1,SBSW2) 인가라인과, 서브 비트 라인 풀-업 신호(SBPU) 인가라인과 센스앰프 인에이블 신호(SEN) 인가라인과 메인 비트라인 풀업 컨트롤신호(MBPUC) 인가라인과 칼럼셀렉터의 앤모스 트랜지스터를 제어하는 CSN(도 10참조)에는 "0V"전압을 인가한다.
그리고 SBPD와 메인 비트라인 로드 컨트롤신호 인가라인에는 "하이"레벨의 전압을 인가한다.
이후에 t1구간은 액티브 구간이 시작되는 구간으로써, CSB 인가라인과 SBPD 인가라인과 메인 비트라인 로드 컨트롤신호(MBLC) 인가라인은 "하이"레벨에서 "로우"레벨로 천이시키고, MBPUC(도 9참조)는 "하이"레벨로 천이시키며, 나머지 인가라인은 t0구간의 신호를 유지한다.
그리고 t2구간에는 워드라인(WL)과 플레이트 라인(PL)에는 VPP전압을 인가하고, 나머지 인가라인은 t1구간의 전압을 유지한다.
이에 따라서 서브 비트라인(SBL)은 "하이"레벨이 되고, 이에 의해서 제4스위칭 트랜지스터(ST4)가 턴온되어 메인 비트라인(MBL)은 SBL에 대응되는 "로우"레벨로 떨어진다.
다음에 t3구간에는 WL과 PL은 "VPP"를 유지하고, 센스앰프는 SEN에 VCC를 인가하여 인에이블 시키고, 다른 인가라인은 t2구간의 신호를 유지시킨다.
상기에서 t2, t3구간은 ST4가 턴온되는 구간으로써 센싱동작이 진행되는 구간이다.
그리고 t4구간에는 워드라인(WL)은 "VPP"를 유지하고, 플레이트 라인(PL)은 "VPP"에서 "0V"로 천이시키고, 서브 비트라인 제2스위치신호(SBSW2) 인가라인은 "0V"에서 "VPP"로 천이시키고, 서브 비트라인 풀-업(SBPU) 인가라인에는 "0V"를 인가하여 서브 비트라인(SBL)이 "로우"레벨(0V)을 나타내도록 한다.
이때 SBSW2를 t4구간에 미리 "VPP"로 천이시키는 이유는 액티브 구간중 t5구간에 워드라인과 SBSW2를 2VPP로 셀프 부스트(Sslf Boost)시켜서 모든 단위셀의 강유전체 커패시터에 로직"1"의 데이터를 라이트(Write) 하기 위해서이다.
다음에 t5구간은 모든셀에 로직"1" 데이터를 라이트(Write)하기 위한 구간이다.
t4구간에 SBSW2가 "VPP"이고 SBPU가 "0V"이고 SBL이 플로트(Float)되어 있을 때, SBPU를 "VPP"로 천이시키면 SBL은 "VPP"로 천이되고 SBSW2와 WL은 "2VPP"로 셀프 부스트된다.
이때 메인 비트라인 스위칭 신호(MBSW)는 "로우"레벨로 천이된다.
이에 의해서 SBL의 "VPP" 신호를 받은 선택된 셀의 강유전체 커패시터에는 "VPP"가 전달된다.
그리고 t4와 t5구간에 CSN을 "로우"레벨로 천이시켜서 데이터 버스의 데이터와는 무관하게 메인 비트라인 로드 컨트롤 신호(MBLC) 인가라인의 "로우"신호를 이용하여 메인 비트라인을 "하이"레벨로 풀-업(Pull-up)시킨다.
이후에 t6구간은 멀티플-비트의 데이터를 라이트하는 구간이다.
이하에서는 셀에 2비트의 데이터를 저장(라이트)할 경우를 예로 설명한다.
라이트 동작을 진행하기 전에 메인 비트라인 로드 컨트롤 신호(MBLC) 인가라인에 "하이"레벨을 인가하여 메인 비트라인 로드 컨트롤부를 턴오프시킨다.
이때 WL은 "2VPP", PL은 "VPP", SBSW1은 "VPP", SBSW2는 "0V"로 천이시키고, SBPU는 "VPP"를 유지하고, SEN은 "VCC"를 유지한다.
상기에서와 같이 SBSW1은 전구간동안 "0V"를 유지하고 있다가 "멀티플-레벨" 데이타를 라이트하는 t6구간에만 "VPP"로 천이되어 제1스위칭 트랜지스터(ST1)(도 7, 도 8참조)를 턴온시킨다.
상기에서와 같이 플레이트 라인에는 "VPP"가 인가되고 제1스위칭 트랜지스터(ST1)가 턴온되어 있는 동안, 메인 비트라인(MBL)과 서브 비트라인으로 멀티플-레벨 전압 즉, VW0(VPP), VW1, VW2, VW3(VSS)를 인가하면 셀에 "VW0(VPP), VW1, VW2, VW3(VSS)"에 상응하는 "11", "10", "01", "00"과 같은 2비트의 데이터를 라이트할 수 있다.
상기에서와 같이 t5구간에 모든셀에 최대 "하이" 데이터를 라이트시키고, 이후에 라이트하고자 하는 데이터 레벨에 따라 플레이트 라인과 서브 비트라인의 전압을 조정하여 멀티플-레벨의 데이터를 라이트할 수 있다.
다음에 t7구간은 t0구간과 같은 상태를 나타낸다.
상기의 동작에서 SBPU의 "하이"전압을 VCC이상 승압된 전압을 사용하므로써 저 전압 동작 모드에서 셀에 사용하는 전압을 높일 수 있으므로 1.0V이하의 저전압 동작이 가능하다.
또한, 센스앰프 증폭 후 계속되는 "하이" 데이터 보강에 필요한 시간을 제거함으로써 셀 동작 시간과 사이클 타임(Cycle Time)을 줄일 수 있게 된다.
또한, 메인 비트라인(MBL)에 전류 센싱을 이용함으로써 메인 비트라인의 커패시턴스 로드가 커도 센싱 마진이 좋으며, 메인 비트라인 자체의 커패시턴스 미스매치(Capacitance Mismatch)가 있어도 센싱 마진이 우수하다.
다음에 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 타이밍도를 참조하여 설명한다.
본 발명의 리드동작은 라이트 인에이블 바신호(/WE)가 동작내내 VCC를 출력하고, 데이터가 셀로 라이트되는 것이 아니고 셀의 데이터가 데이터 버스로 출력된다는 것을 제외하고는 라이트 동작과 거의 일치한다.
t2, t3구간은 센싱구간이며 t5구간은 "하이"데이타 라이트 구간이며, t6구간은 멀티플 레벨 리스토어 구간이다.
본 발명의 리드 동작은 셀에서 유기된 전압을 서브 비트라인이 받아 제4스위칭 트랜지스터의 게이트에 인가한 후, 셀에 저장된 데이터 레벨에 따라 메인 비트라인으로 빠져 나가는 전류를 조정하여 메인 비트라인에 멀티플-레벨 전압을 전달함에 의해서 진행되는 것이다.
상기에서와 같이 메인 비트라인에 멀티플-레벨 데이터가 전달되면 도11 내지 도13의 센스앰프와 레퍼런스 발생부를 이용하여 셀이 어떤 레벨 상태인지 센싱한다.
이와 같이 메인 비트라인에 전달된 데이타의 센싱은 도 16b와 도 17b와 도 18b 및 도 11내지 도 13에 설명하였다.
다음에 t6구간은 멀티플-레벨 데이타의 리스토어(restore) 구간이다.
SBSW1이 "VPP"를 나타내어 제1스위칭 트랜지스터가 턴온되어 있을 동안에 피드백 디코더 루프에 의해 SBL과 MBL에 각각 멀티플-레벨이 인가되고, 인가된 멀티플-레벨 데이타가 메모리 셀에 리스토어(restore)된다.
상기 리스토어 동작을 진행하기 전에 t4와 t5구간에 CSN을 "로우"레벨로 천이시켜서 데이터 버스의 데이터와는 무관하게 메인 비트라인 로드 컨트롤 신호(MBLC) 인가라인에 "로우"신호를 인가하여 메인 비트라인을 "하이"레벨로 풀-업(Pull-up)시킨다.
상기와 같은 본 발명 불휘발성 강유전체 메모리 장치 및 그를 이용한 멀티플-비트 데이터의 라이트 및 리드방법은 다음과 같은 효과가 있다.
한 개의 메모리셀에 2비트 이상의 데이터를 저장할 수 있으므로, 종래 복수개의 메모리셀을 한 개의 메모리셀로 대체할 수 있으므로 칩 사이즈를 획기적으로 줄일 수 있다.
이에 따라서 칩의 가격 경쟁력을 확보하기에 유리하다.
도 1은 일반적인 강유전체의 히스테리시스 루프 특성도
도 2는 일반적인 강유전체 메모리의 단위 셀 구성도
도 3a는 종래 강유전체 메모리의 쓰기 모드의 동작 타이밍도
도 3b는 종래 강유전체 메모리의 읽기 모드의 동작 타이밍도
도 4a와 도 4b는 본 발명을 적용하기 위한 불휘발성 강유전체 메모리 장치의 구성도
도 5는 도 4a와 도 4b의 셀 어레이부의 개략적 구성도
도 6은 본 발명의 메인 비트라인 로드 컨트롤부를 구비한 셀 어레이부의 개략적 회로도
도 7는 본 발명의 서브 셀 어레이부의 제1방법에 따른 회로 구성도
도 8은 본 발명의 서브 셀 어레이부의 제2방법에 따른 회로 구성도
도 9은 메인 비트라인 풀업 컨트롤부의 회로도
도 10은 칼럼 셀렉터의 회로도
도 11은 셀에 저장된 2비트 데이터를 센싱하기 위한 센스앰프의 블록 구성도
도 12는 셀에 저장된 3비트 데이터를 센싱하기 위한 센스앰프의 블록 구성도
도 13는 셀에 저장된 n비트 데이터를 센싱하기 위한 센스앰프의 블록 구성도
도 14은 도11 내지 도 13의 레퍼런스 발생부의 회로 구성도
도 15은 레퍼런스 발생부의 동작 타이밍도
도 16a는 셀에 2비트를 저장하기 위한 히스테리시스 루프를 이용한 개념도
도 16b는 2비트가 저장된 셀의 데이터를 센싱하기 위한 센싱레벨의 개념도
도 17a는 셀에 3비트를 저장하기 위한 히스테리시스 루프를 이용한 개념도
도 17b는 3비트가 저장된 셀의 데이터를 센싱하기 위한 센싱레벨의 개념도
도 18a는 셀에 n비트를 저장하기 위한 히스테리시스 루프를 이용한 개념도
도 18b는 n비트가 저장된 셀의 데이터를 센싱하기 위한 센싱레벨의 개념도
도 19은 본 발명 불휘발성 강유전체 메모리 장치를 이용한 라이트 모드시의 동작 타이밍도
도 20는 본 발명 불휘발성 강유전체 메모리 장치를 이용한 리드 모드시의 동작 타이밍도
* 도면의 주요 부분에 대한 부호의 설명 *
60 : 메인 비트라인 로드 컨트롤부 70, 71, 80, 81 : 스위칭 제어 블록
110, 120 : 디지털/아날로그 컨버터 111, 121 : 제1디코더
112, 122 : 제1인코더

Claims (27)

  1. 복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이부들을 구비한 복수개의 셀 어레이부들에 있어서,
    상기 서브 셀 어레이부들에 칼럼 단위로 일방향으로 배열된 복수개의 메인 비트라인들,
    상기 서브 셀 어레이부들의 상기 단위 셀에서 전압이 유기되도록 상기 단위 셀의 일단자에 연결되며, 상기 메인 비트 라인과 동일방향으로 상기 서브 셀 어레이부의 상기 메인 비트라인당 1개씩 구성된 복수개의 서브 비트 라인들,
    상기 메인 비트 라인에 연결되어, 상기 메인 비트라인으로 부터 멀티플-레벨 신호를 받아 비교하여 멀티플-비트 상태로 센싱하며, 상기 센싱된 멀티플-비트 상태를 피드백하여 상기 셀에 리스토어 하도록 복수개의 셀 어레이부에 공통으로 사용되도록 공유된 복수개의 센스앰프들로 구성된 센스앰프부,
    상기 서브 셀 어레이부에서 게이트는 상기 서브 비트라인에 접속되고, 드레인은 상기 메인 비트라인에 접속되고, 소오스는 접지전압단에 접속되어, 상기 서브 비트라인에서 유기된 멀티플-레벨 전압에 따라 흐르는 전류량을 조정하여 상기 메인 비트라인에 멀티플-레벨 전압을 전달하므로써 상기 단위 셀의 멀티플-레벨 데이터값을 전류센싱하도록, 상기 서브 비트라인당 한 개씩 구비된 스위칭 트랜지스터(ST4)들과,
    게이트단이 메인 비트라인 스위칭 신호(MBSW) 인가단에 연결되고, 드레인단이 상기 스위칭 트랜지스터(ST4)의 각 소오스단에 공통 연결되어 있고, 소오스단이 접지전압단에 연결되어 있는 스위칭 트랜지스터(ST5)를 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  2. 제1항에 있어서,
    상기 멀티플-비트가 2비트 일때의 상기 센스앰프는 상기 메인 비트라인을 통해서 출력되는 멀티플-레벨 데이터를 데이터 버스를 통해 받아서 각각 다른 레벨의 레퍼런스 신호와 비교하여 출력하는 제1 내지 제3센싱부(S/A(0)~S/A(2))와,
    상기 제1 내지 제3센싱부(S/A(0)~S/A(2))를 통해 출력되는 신호를 인코딩하여 제1, 제2입/출력 버스(I/O_0, I/O_1)에 출력하기 위한 인코더와,
    데이터를 리스토어 할 때 상기 인코더의 출력신호를 받아 디지털/아날로그 컨버터로 출력하는 디코더와,
    상기 디코더의 데이터를 입력받아 데이터 버스에 출력하기 위한 디지털/아날로그 컨버터와,
    상기 제1 내지 제3센싱부(S/A(0)~S/A(2))에 대응되게 상기 제1 내지 제3센싱부(S/A(0)~S/A(2))의 입력단에 각각 다른 레벨을 출력하는 제1 내지 제3레퍼런스 발생부(REF(0)~REF(2))로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  3. 제1항에 있어서,
    상기 멀티플-비트가 3비트 일때의 상기 센스앰프는 상기 메인 비트라인을 통해서 출력되는 멀티플-레벨 데이터를 데이터 버스를 통해 받아서 각각 다른 레벨의 레퍼런스 신호와 비교하여 출력하는 제1 내지 제7센싱부(S/A(0)~S/A(6))와,
    상기 제1 내지 제7센싱부를 통해 출력되는 신호를 인코딩하여 제1, 제2, 제3입/출력 버스에 출력하기 위한 인코더와,
    데이터를 리스토어 할 때 상기 인코더의 출력신호를 받아 디지털/아날로그 컨버터로 출력하는 디코더와,
    상기 디코더의 데이터를 입력받아 상기 데이터 버스에 출력하기 위한 디지털/아날로그 컨버터와,
    상기 제1 내지 제7센싱부에 대응되게 상기 제1 내지 제7센싱부의 입력단에 각각 다른 레벨을 출력하는 제1 내지 제7레퍼런스 발생부(REF(0)~REF(6))로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  4. 제1항에 있어서,
    상기 멀티플-비트가 n비트 일때의 상기 센스앰프는 상기 메인 비트라인을 통해서 출력되는 멀티플-레벨 데이터를 데이터 버스를 통해 받아서 각각 다른 레벨의 레퍼런스 신호와 비교하여 출력하는 제1 내지 제(2n-1)센싱부와,
    상기 제1 내지 제(2n-1)센싱부를 통해 출력되는 신호를 인코딩하여 제1 내지 제(n-1)입/출력 버스에 출력하기 위한 인코더와,
    데이터를 리스토어 할 때 상기 인코더의 출력신호를 받아 디지털/아날로그 컨버터로 출력하는 디코더와,
    상기 디코더의 데이터를 입력받아 멀티플-레벨의 전압으로 상기 데이터 버스에 출력하기 위한 디지털/아날로그 컨버터와,
    상기 제1 내지 제(2n-1)센싱부에 대응되게 상기 제1 내지 제(2n-1)센싱부의 입력단에 각각 다른 레벨을 출력하는 제1 내지 제(2n-1)레퍼런스 발생부로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  5. 제2항에 있어서,
    상기 레퍼런스 발생부는 제1전극들은 레퍼런스 플레이트 라인(REF_PL)에 공통 접속되고 제2전극들은 스토리지 노드인 레퍼런스 전압 센싱라인에 공통 접속되어 병렬 구성되어 있는 복수개의 강유전체 커패시터들과,
    최적의 강유전체 커패시터를 배치시킨 후에 공정 변화에 따른 레퍼런스 레벨의 변화를 조정하기 위해서 상기 강유전체 커패시터의 제2전극과 상기 레퍼런스 전압 센싱라인 사이에 배치된 레퍼런스 레벨 조정부와,
    게이트에 레퍼런스 이퀄라이즈 신호(REF_EQ)를 입력받고 드레인단과 소오스단은 각각 레퍼런스 전압 센싱라인과 접지전압단에 접속되어 있는 레벨 초기화부와,
    전원전압단(VCC)과 접지전압단(VSS)의 사이에 로드(load) 피모스 트랜지스터와 앤모스 트랜지스터가 직렬연결되고, 그 공통노드에서 레퍼런스 전압(REF(n))이 발생되는 레퍼런스 전압 출력부로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  6. 제5항에 있어서,
    상기 레퍼런스 레벨 조정부는 상기 강유전체 커패시터의 제2전극과 상기 레퍼런스 전압 센싱라인 사이에 트랜스퍼 게이트로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  7. 제5항에 있어서,
    상기 로드(load) 피모스 트랜지스터는 게이트가 접지되어 있고, 앤모스 트랜지스터는 게이트가 레퍼런스 전압 센싱라인의 제어를 받아 턴온/턴오프되도록 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  8. 제5항에 있어서,
    상기 레벨 초기화부는 앤모스 트랜지스터로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  9. 제1항에 있어서,
    상기 불휘발성 강유전체 메모리 장치는 일단은 상기 메인 비트라인에 접속되고 타단은 "하이"레벨 인가단에 접속되며,
    상기 서브 셀 어레이부들의 최상부영역과 최하부영역 및 상기 서브 셀 어레이부들의 중간 중간에 복수개의 메인 비트라인 로드 컨트롤부들 더 배치하여 구성함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  10. 제9항에 있어서,
    상기 메인 비트라인 로드 컨트롤부들의 사이에 적어도 2 개이상의 상기 서브 셀 어레이부가 배치되도록 함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  11. 제9항에 있어서,
    상기 메인 비트라인 로드 컨트롤부는 피모스 트랜지스터로 구성함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  12. 제1항에 있어서,
    상기 서브 셀 어레이부가 계층적 폴디드(Folded) 비트라인 구조일 때,
    상기 셀 어레이는 상기 메인 비트라인을 중심으로 접으면 상기 단위 셀들이 서로 겹치지 않도록 엇갈려 배열되었으며,
    각 로우(Row)의 셀들은 두 개의 칼럼(Column) 마다 각각 배치되고,
    각 칼럼의 셀들도 두 개의 로우(Row)마다 각각 배치되고,
    두 개의 워드라인마다 그 사이에 한 개의 플레이트 라인이 공유되어 배열된 것을 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  13. 제1항에 있어서,
    상기 서브 셀 어레이부가 계층적 오픈(Open) 비트라인 구조일 때,
    상기 셀 어레이를 상기 메인 비트라인을 중심으로 접으면 상기 단위 셀들이 서로 겹치도록 배열된 즉, 각 로우의 셀들과 각 칼럼의 셀들은 각 칼럼(Column)과 각 로우(Row)마다 배치된 것을 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  14. 플레이트 라인과 워드라인의 제어를 받는 복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이부들을 구비한 복수개의 셀 어레이부들,
    상기 서브 셀 어레이부에 칼럼 단위로 일방향으로 배열된 복수개의 메인 비트라인들,
    상기 단위 셀의 일단자에 연결되며 상기 메인 비트라인과 동일방향으로 구성된 복수개의 서브 비트 라인들,
    게이트는 상기 서브 비트라인에 접속되고 드레인은 상기 메인 비트라인에 접속되도록 상기 서브 비트라인당 한 개씩 구비된 스위칭 트랜지스터,
    상기 스위칭 트랜지스터를 통한 전류센싱에 의해서 상기 셀에 저장된 데이터에 상응하는 전압이 상기 메인 비트라인으로 전달되고, 상기 메인 비트라인으로 전달된 전압을 받아 멀티플-비트 상태로 센싱하도록 복수개의 셀 어레이부들에 공유된 복수개의 센스앰프들로 구성된 센스앰프부를 구비한 불휘발성 강유전체 메모리 장치에 있어서,
    모든 셀에 "하이" 데이터를 라이트하는 단계,
    상기 플레이트 라인과 상기 서브 비트라인의 전압 및 메인 비트라인의 전압을 조정하여 상기 셀에 n비트의 멀티플-비트 데이터를 라이트(Write)시키는 단계를 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  15. 제14항에 있어서,
    상기에서 모든 셀에 "하이" 데이타를 라이트하는 동작은
    상기 서브 비트라인을 풀업하기 위한 풀업 트랜지스터를 턴온시킨후 풀업트랜지스터의 일단에 연결된 풀업 신호 인가라인에 제1전압(VPP)을 인가하는 제1과정,
    상기 제1과정과 동시에 상기 워드라인에 2VPP의 전압이 인가되어 셀이 턴온되는 제2과정,
    상기 제1과정과 동시에 상기 서브 비트라인에 상기 제1전압(VPP)이 인가되어 모든 셀에 상기 제1전압(VPP) 레벨이 전달되는 제3과정을 통하여 진행됨을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  16. 제14항에 있어서,
    상기 멀티플-비트가 n비트일 경우,
    상기 셀에 "00‥00", "00‥01",‥‥,"11‥10", "11‥11"의 2n 개의 저장 레벨로 나누어 라이트하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  17. 제16항에 있어서,
    상기 2n개의 저장 레벨중 "11‥11"레벨은 상기 모든셀에 라이트된 "하이" 데이타임을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  18. 제16항에 있어서,
    상기 2n개의 저장 레벨중 "11‥10"레벨의 라이트는 상기 플레이트 라인(PL)에 제1전압(VW0 즉, VPP)를 가하고,
    상기 서브 비트라인과 상기 메인 비트라인에는 상기 제1전압(VPP)과 접지전압(VSS)을 n개의 제1 내지 제n전압으로 나눈 전압(VW0, VW1, ~ ,VW(2n-2), VW(2n-1))중 제2전압(VW1)을 인가하여 진행함을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  19. 제16항에 있어서,
    상기 2n개의 저장 레벨중 "00‥01"레벨의 라이트는 상기 플레이트 라인(PL)에 제1전압(VPP)이 인가된 상태에서 상기 서브 비트라인과 상기 메인 비트라인에 상기 제1전압(VPP)과 접지전압(VSS)을 n개의 제1 내지 제n전압으로 나눈 전압(VW0, VW1, ~ ,VW(2n-2), VW(2n-1))중 제(2n-1)전압(VW(2n-2))을 인가하여 진행함을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  20. 제16항에 있어서,
    상기 2n개의 저장 레벨중 "00‥00"레벨의 라이트는 상기 플레이트 라인(PL)에 제1전압(VPP)이 인가된 상태에서 상기 서브 비트라인과 상기 메인 비트라인에
    상기 제1전압(VPP)과 접지전압(VSS)을 n개의 제1 내지 제n전압으로 나눈 전압(VW0, VW1, ~ ,VW(2n-2), VW(2n-1))중 제n전압(VW(2n-1) 즉, VSS)을 인가하여 진행함을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  21. 제14항에 있어서,
    상기 멀티플-비트가 2비트일 경우,
    상기 셀에 00, 01, 10, 11의 4개의 저장 레벨로 나누어 라이트하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  22. 제21항에 있어서,
    상기 4개의 저장 레벨중 "11"레벨은 상기 모든셀에 라이트된 "하이"레벨임을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  23. 제21항에 있어서,
    상기 4개의 저장 레벨중 "10"레벨의 라이트는 상기 플레이트 라인(PL)에 제1전압(VW0 즉, VPP)를 가하고 상기 서브 비트라인과 상기 메인 비트라인에 상기 제1전압보다 작은 제2전압(VW1)을 인가하여 진행함을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  24. 제21항에 있어서,
    상기 4개의 저장 레벨중 "01"레벨의 라이트는 상기 플레이트 라인(PL)에 제1전압(VPP)이 인가된 상태에서 상기 서브 비트라인과 상기 메인 비트라인에 상기 제2전압보다 작은 제3전압(VW2)을 인가하여 진행함을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  25. 제21항에 있어서,
    상기 4개의 저장 레벨중 "00"레벨의 라이트는 상기 플레이트 라인(PL)에 제1전압(VPP)이 인가된 상태에서 상기 서브 비트라인과 상기 메인 비트라인에 상기 제3전압보다 작은 제4전압(VW3 즉,VSS)을 인가하여 진행함을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 라이트 방법.
  26. 플레이트 라인과 워드라인의 제어를 받는 복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이부들을 구비한 복수개의 셀 어레이부들,
    상기 서브 셀 어레이부에 칼럼 단위로 일방향으로 배열된 복수개의 메인 비트라인들,
    상기 단위 셀의 일단자에 연결되며 상기 메인 비트라인과 동일방향으로 구성된 복수개의 서브 비트 라인들,
    게이트는 상기 서브 비트라인에 접속되고 드레인은 상기 메인 비트라인에 접속되도록 상기 서브 비트라인당 한 개씩 구비된 스위칭 트랜지스터,
    상기 메인 비트라인으로 전달된 전압을 받아 센싱하도록 복수개의 셀 어레이부들에 공유된 복수개의 센스앰프들로 구성된 센스앰프부를 구비한 불휘발성 강유전체 메모리 장치에 있어서,
    상기 셀에 n비트의 데이터가 저장되어 있을 경우 상기 스위칭 트랜지스터를 통한 전류센싱에 의해서 상기 셀에 저장된 데이터에 상응하는 멀티플-레벨의 전압이 상기 메인 비트라인으로 전달되고,
    상기 메인 비트라인으로 전달된 멀티플-레벨의 전압값과 2n-1개의 레퍼런스 발생부를 통해 출력된 값을 제1 내지 제(2n-1)센싱부를 통해 비교하는 단계,
    상기 센싱부의 출력신호를 인코딩하여 n비트로 출력하는 단계,
    상기 인코딩된 n비트의 데이터값을 받아 디코딩하고 디지털/아날로그 변환하여상기 메인 비트라인과 상기 서브 비트라인을 통해서 상기 셀에 리스토어 하는 단계를 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 리드 방법.
  27. 제26항에 있어서,
    상기 메인 비트라인으로 전달되는 전압값은 상기 셀에 저장된 n비트의 데이터값이 상기 서브 비트라인에 2n 레벨의 전압값으로 전달되고,
    상기 2n레벨의 전압값을 받은 상기 스위칭 트랜지스터에 흐르는 전류값이 달라지는 동작에 의해서 결정됨을 특징으로 하는 불휘발성 강유전체 메모리 장치를 이용한 멀티플-비트 데이터의 리드 방법.
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