TWI402970B - 具有鐵電元件之半導體記憶元件及其更新方法 - Google Patents

Description

具有鐵電元件之半導體記憶元件及其更新方法

本申請案主張在2006年12月27日及2007年6月29日申請之韓國專利申請案第10-2006-00135179、00135181、00135182、10-2007-0065033、0065034、0065008號的優先權保護，其所有內容皆包含於其中供參照。

本發明之實施例係關於一種具有鐵電元件的半導體記憶元件及其更新方法，更特別是關於一種將具有非揮發性特性之單電晶體-場效電晶體(1T-FET)型鐵電記憶元件應用在動態隨機存取記憶體(DRAM)的技術。

一般而言，必須持續供應電力，以將資料儲存在DRAM中以作為揮發性記憶。因為記憶胞元是根據小量充電電子來設計DRAM，以儲存被充電的電力，所以當電力瞬間被切斷時，RAM的資料會被摧毀。若這些被充電的電子未被持續再充電，則先前充電的電力會被摧毀。

更新操作就是重新對記憶體晶片之胞元進行充電的處理。在每個更新週期中，能對列的記憶胞元進行充電。雖然藉由系統的記憶體控制來執行更新操作，數個晶片被設計成用以執行自我更新操作。

例如，DRAM具有自我更新控制電路，因而不需要中央處理單元或外部更新電路，就可執行自我更新操作。用以減少耗電量的自我更新方法已被應用在攜帶式電腦。

因為DRAM是揮發性的，且具有短的更新週期，所以 傳統的DRAM常會執行更新操作。其結果，頻繁的更新操作提高耗電量且降低性能。

一般而言，鐵電隨機存取記憶體(FeRAM)作為下個世代的記憶元件而受到高度注意，這是因為其具有和DRAM一樣快的資料處理速度，且即使電源關閉也能保留資料。

具有與DRAM類似之結構的FeRAM可包括由鐵電物質所製之電容，使得其採用鐵電物質之高度殘餘極性的特性，即使電場已被削除，資料也不會被刪除。

傳統FeRAM之單-電晶體1-電容(1T1C)型單元胞元包含開關元件，其構成為執行依照字元線之狀態來執行切換操作，並連接位元線至非揮發性鐵電電容及連接在平板線及開關元件之一端之間的非揮發性鐵電電容。開關元件是NMOS電晶體，其切換操作是由閘極控制信號所控制。

根據本發明，提供一種具有鐵電元件之半導體記憶元件，該記憶元件包含：1-TFET型記憶胞元；及複數偶數位元線，其以垂直於複數字元線的方式配置，及奇數位元線，其以垂直於複數字元線的方式配置及與該等偶數位元線係交錯配置，其中該記憶胞元係連接於該等複數偶數位元線與該等複數奇數位元線之一對相鄰偶數/奇數位元線之間，並架構以藉由該鐵電層之極性來感測該記憶胞元之資料電流，其中該鐵電層之極性係取決於該字元線與該成對偶數/奇數位元線之電壓而改變，並藉由改變取決於施加至該字元線與該成對偶數/奇數位元線之複數寫入電壓的該 鐵電層之極性，儲存2n位元資料(n為自然數)。

根據本發明，提供一種具有鐵電元件之半導體記憶元件之更新方法，該記憶元件包含：複數字元線，以列方向配置；複數位元線，以垂直於該等複數字元線的方式配置；及單電晶體(1-T)場效電晶體(FET)型記憶胞元，其包含形成於基板中之通道區、汲極區及源極區，鐵電層於該通道區上方形成，及字元線於該鐵電層上方形成，其中該鐵電層之極性狀態係依取決於施加至該字元線及連接至該記憶胞元之一成對位元線而改變，該方法包含：對該1T-FET型記憶胞元之通道區感應不同的通道電阻值，以讀取及/或寫入資料；及以特定更新週期更新該記憶胞元的資料，以改善該記憶胞元中所儲存的資料的保持特性。

根據本發明亦提供了一具有鐵電元件的半導體記憶元件，該記憶元件包含：單電晶體(1-T)場效電晶體(FET)型記憶胞元，其包括形成在基板之通道區，汲極區及源極區；形成在通道區上方的鐵電層；及形成在鐵電層上方的字元線，其中依取決於鐵電層的極性狀態、排列在列方向的複數字元線、排列垂直於複數字元線的複數位元線及架構成以特定更新週期執行更新操作以改善儲存在記憶胞元內的資料之保持特性的更新控制單元，對通道區感應出不同的通道電阻值，及其中記憶胞元連接在複數位元線之一對相鄰位元線之間及架構成藉由依據施加至字元線及成對位元線上的電壓以改變鐵電層的極性而讀/寫資料。

根據本發明亦提供了一具有鐵電元件的半導體記憶元 件，其中該記憶元件包含：單電晶體(1-T)場效電晶體(FET)型記憶胞元，其包括形成在基板之通道區，汲極區及源極區；形成在通道區上方的鐵電層；及形成在鐵電層上方的字元線，其中依取決於鐵電層的極性狀態，對通道區感應出不同的通道電阻值，及其中鐵電元件包括，排列在列方向的複數字元線、排列垂直於複數字元線的複數位元線，及其中記憶胞元連接在複數位元線之一對相鄰位元線之間及架構成藉由依據施加至字元線及成對位元線上的電壓以改變鐵電層的極性而讀/寫資料。

根據本發明亦提供了一具有鐵電元件的半導體記憶元件，該記憶元件包括：形成於基板中之通道區、汲極區及源極區；鐵電層，形成於該通道區上方；及字元線，形成於該鐵電層上方，其中當取決於該鐵電層之極性狀態造成通道區不同通道電阻、施加讀取電壓至該字元線及施加感測偏壓至該汲極區與源極區之一時，藉由取決於該鐵電層之極性狀態差異之胞元感測電流值來執行資料讀取操作，及資料寫入操作係藉由施加電壓至該字元線、該汲極區及該源極區而執行，以改變該鐵電層之極性。

第1圖係表示半導體記憶元件的截面圖。

單電晶體(1-T)場效電晶體(FET)型鐵電記憶元件包含形成在P型區基板1內的P型通道區、N型汲極區2及N型源極區3。鐵電層4係形成在通道區上，且字元線5係形成在鐵電層4上。

緩衝絕緣層6可形成在通道區及鐵電層4之間，用以穩定製程。換言之，緩衝絕緣層6係形成來消除通道區及鐵電層4之間的製程及材料差異。

半導體記憶元件係響應由於鐵電層4之極性狀態而有所區別的記憶胞元之通道電阻來讀取及寫入資料。

當鐵電層4之極性感應出正電荷至通道時，記憶元件會變成處於高電阻通道狀態且成為截止狀態。另一方面，當鐵電層4之極性感應出負電荷至通道時，記憶胞元會變成處於低電阻狀態且成為導通狀態。鐵電記憶胞元可選擇鐵電層4之極性，而寫入資料於胞元中，使得記憶胞元可成為非揮發性。

第2a及2b圖係表示半導體記憶元件之讀取模式的位元線電流之曲線圖。

如第2a圖所示，當P型通道區為on/off時，電壓值會被設定成字元線讀取電壓Vrd。藉由字元線讀取電壓Vrd，當通道區導通時，可流過最大量之位元線BL電流，而當通道區截止時，可流過最小量之位元線BL電流。

如第2b圖所示，當施加相同字元線讀取電壓Vrd而同時改變位元線BL之電壓時，記憶胞元具有位元線BL之不同的電流值，其取決於儲存在記憶胞元中之胞元資料值。換言之，當資料"0"儲存在記憶胞元中時，隨著位元線BL電壓的增加，會流過大量的位元線BL電流。當資料"1"儲存在記憶胞元中時，位元線BL電流不會改變，儘管位元線BL電壓增加，也能夠小量地流動。

第3圖係本發明之實施例的半導體記憶元件之寫入週期操作的時序圖。

在期間t0中，在被選擇之列位址的所有胞元中，讀取及放大胞元資料，且儲存在暫存器中。在期間t1中，由於資料"0"被寫入至所有記憶胞元中，不清楚是哪個資料被儲存在既存的記憶胞元。結果，為了知道儲存在既存之記憶胞元中的是哪個資料，在資料"0"被寫入至記憶胞元中以前，資料"0"會被儲存在暫存器中。

在期間t1中，資料"0"會被寫入至被選擇之列位址的所有胞元中。在期間t2中，儲存在暫存器中的資料會被重寫並重新儲存於記憶胞元中，且新的外部資料會被寫入至胞元中。在期間t2中，因為在期間t1中會預先寫入資料"0"而保存資料"0"，或是寫入新的資料"1"至胞元中。

第4圖係本發明之半導體記憶元件之更新週期操作的時序圖。

在期間t0中，胞元資料會在被選擇之列位址的所有胞元中被讀取及放大，且儲存在暫存器中。在期間t1中，執行更新"0"操作，以響應被選擇之列位址的胞元來回復資料"0"。在期間t2中，執行更新"1"操作，以響應被選擇之列位址的胞元來回復資料"1"。

第5圖係本發明之半導體記憶元件的表示圖。

半導體記憶元件包含焊墊陣列100、更新控制單元110、列位址暫存器120、列時序邏輯130、列解碼器140、 胞元陣列150、讀取/寫入控制單元160、行解碼器170、行位址暫存器180、行時序邏輯190、更新狀態資訊暫存器200、感測放大器、暫存器、讀取驅動器210、輸入/輸出邏輯220、I/O暫存器230、I/O緩衝器240及I/O接腳250。

更新控制單元110包括更新控制器111及更新計數器112。胞元陣列150可包括複數個第1圖之1T-FET型單元胞元。

焊墊陣列100可包括複數個焊墊PAD，其各個都成為可接收列位址及行位址，藉以隨著時間的推移來輸出位址。更新控制器111輸出更新信號REF及更新致能信號REF_EN，用以響應ras信號/RAS、cas信號/CAS、讀取/寫入命令R,/W及更新控制信號，來控制更新操作。

更新計數器112係響應更新控制器111所施加之更新信號REF與更新狀態資訊暫存器200所施加之更新控制信號，來計數更新週期以輸出計數位址CA。更新控制器111及更新計數器112輸出更新操作資訊及更新計數資訊至更新狀態資訊暫存器200內。

列位址暫存器120接收來自焊墊陣列單元100的列位址並暫時儲存位址。列位址暫存器120係響應列時序邏輯130之輸出信號及由讀取/寫入控制單元160所施加之讀取/寫入控制信號RWCON，來輸出列位址RADD至列解碼器140。

列時序邏輯130係響應ras信號/RAS，來控制列位址暫存器120的儲存操作及位址輸出時序。列解碼器140對 由列位址暫存器120施加之列位址RADD進行解碼，以輸出位址至胞元陣列150。

讀取/寫入控制單元160係響應ras信號/RAS、cas信號/CAS及讀取/寫入命令R,/W，來輸出用以控制讀取/寫入操作的讀取/寫入控制信號RWCON至列位址暫存器120內，藉以控制行解碼器170及感測放大器、暫存器與讀取驅動器210。

行解碼器170係取決於讀取/寫入控制單元160的控制來對由行位址暫存器180施加的行位址進行解碼，以輸出位址至輸入/輸出邏輯220。行位址暫存器180暫時儲存來自焊墊陣列100的行位址，以便取決於行時序邏輯190之控制來輸出位址至行解碼器170。

行時序邏輯190係響應cas信號/CAS來控制行位址暫存器180之儲存操作及位址輸出時序。當更新信號REF被啟動時，暫存器210取決於行時序邏輯190之控制來輸出更新資料至記憶元件。

更新資訊暫存器200係非揮發性暫存器，其構成為用以儲存更新操作的相關參數。更新資訊暫存器200儲存更新計數資訊、系統或內部記憶體之電力截止時序資訊、及其他參數資訊。

更新狀態資訊暫存器200根據在更新操作中參數資訊來輸出更新控制信號。在電力截止時序中，更新控制單元111及更新計數器112之資訊被傳輸至更新狀態資訊暫存器200，並儲存由I/O緩衝器240所接收之外部命令的相關 資訊。透過I/O緩衝器240及I/O接腳250而儲存在更新狀態資訊暫存器200中的資訊會被輸出至系統控制器300。

感測放大器S/A感測並放大胞元資料，藉以識別資料"1"及資料"0"。當資料被寫入至記憶胞元中時，讀取驅動器W/D係響應寫入資料來產生驅動電壓，以供應驅動電壓至位元線。暫存器REG暫時儲存在感測放大器S/A中所感測的資料，並且在寫入操作中重新儲存資料於記憶胞元內。

輸入/輸出邏輯220係取決於來自行解碼器170之輸出信號及讀取/寫入命令R,/W，來讀取儲存在胞元陣列150中的資料，並且儲存資料於胞元陣列150內。輸入/輸出邏輯220包括行選擇信號C/S，並響應輸出致能信號/OE來輸出儲存在胞元陣列150中的資料至資料I/O暫存器230。

I/O緩衝器240係緩衝儲存在I/O暫存器230中的被讀取之資料，並輸出被緩衝之資料至I/O接腳250內。I/O緩衝器240係緩衝透過I/O接腳250所接收寫入之資料，並輸出被緩衝之資料至I/O暫存器230內。I/O緩衝器240透過I/O接腳250來輸出儲存在更新狀態資訊暫存器200中的資訊至系統控制器300內。

I/O接腳250透過資料匯流排來輸出從I/O緩衝器240接收之資料至系統控制器300內，或透過資料匯流排，以輸出來自系統控制器300的資料至I/O緩衝器240內。

以下將說明半導體記憶元件之讀取/寫入操作。

焊墊陣列100透過複數個焊墊PAD來接收列位址及行 位址，且輸出位址至列位址暫存器120及行位址暫存器180。

列位址暫存器120及行位址暫存器180依照以時序多工方式控制列時序邏輯130及行時序邏輯190，以既定的時間差來輸出列位址及行位址。

列位址暫存器120能夠暫時同步於ras信號/RAS來儲存列位址，且能夠輸出列位址RADD至列解碼器140。當輸出列位址時，行位址暫存器180會暫時儲存行位址。

列位址暫存器120在一般操作中選擇來自焊墊陣列100的列位址，以輸出位址至列解碼器140內。當更新致能信號REF_EN在更新模式中被啟動時，列位址暫存器120選擇自更新計數器112所接受的計數位址CA，以輸出位址至列解碼器140。

行位址暫存器180能夠暫時同步於cas信號/CAS來儲存行位址，且能夠輸出行位址至行解碼器170。當輸出行位址時，列位址暫存器120會暫時儲存列位址。

在讀取模式中，當啟動輸出致能信號/OE同時啟動讀取命令時，儲存在胞元陣列150中的資料會依照輸入/輸出邏輯220被輸出至輸出I/O暫存器230。另一方面，在寫入模式中，當不啟動輸出致能信號/OE同時啟動寫入命令/W時，資料會依照輸入/輸出邏輯22而被儲存在胞元陣列150中。

以下將說明半導體記憶元件之更新方法。

當施加更新操作命令時，更新控制器111會響應ras 信號/Ras、cas信號/CAS、讀取/寫入命令R,/W及更新控制信號，來輸出用以執行更新操作的更新信號REF至更新計數器112內，且輸出更新致能信號REF_EN至列位址暫存器120內。

更新計數器112係響應更新控制器111所施加之更新信號REF與更新控制信號，來計數更新週期以輸出計數位址CA至列位址暫存器120。

從更新計數器112輸出的計數位址CA被儲存在列位址暫存器120中。行時序邏輯190係響應cas信號/CAS來輸出儲存在行位址暫存器180中的資料至行解碼器170內。當啟動感測放大器S/A時，透過輸入/輸出邏輯220而被儲存在暫存器REG中的更新資料會被寫入至胞元陣列150內。

更新信號REF可以是使用ras信號/RAS及cas信號/CAS的控制信號。換言之，當更新信號REF是使用ras信號/RAS及cas信號/CAS的控制信號時，則在以/RAS法(/CBR)以前，先以/CAS來執行更新操作。

在用以執行讀取及寫入操作的一般模式中，ras信號/RAS啟動得比cas信號/CAS還要快，使得一般操作是依照列時序邏輯130及行時序邏輯190來執行。當ras信號/Ras較早啟動時，則啟動外部列位址，使得感測放大器S/A被啟動。當cas信號/CAS啟動時，則啟動外部行位址。

在更新模式中，更新控制單元111感測到比ras信號/RAS還要早轉變成啟動更新信號REF的cas信號/CAS。換言之，當更新控制單元111感測到比比ras信號/RAS還要 早轉變的cas信號/CAS時，更新控制單元111會決定更新模式，以啟動更新致能信號REF_EN。

當啟動更新致能信號REF_EN時，列位址暫存器120會響應依照更新計數器112而產生之計數位址CA來執行更新操作，同時一般模式之線路會被切斷。列位址暫存器120會感測到cas信號/CAS及ras信號/RAS的同時轉變，以啟動更新信號REF。

雖然在本發明之實施例中，以使用/CBR法的更新方法為例，但可藉由自我更新、自動更新或時脈的各種方法來執行更新操作。

在更新模式中，能夠依照屬於更新計數器112之輸出信號的計數位址CA來選擇胞元陣列150的字元線WL。其結果，在胞元陣列150中具有1T-FET架構的對應胞元之資料會受到感測及放大，且被儲存在感測放大器暫存器REG中。新的資料會被寫入至胞元陣列150中，或者儲存在暫存器REG中的資料會被重新儲存在胞元陣列150中。

以下將說明半導體記憶元件之取決於電源ON/OFF的更新方法。

當電源被啟動，同時屬於揮發性記憶體的DRAM之系統電源被截止時，記憶體之資料會被上傳，因而開始一個新的更新操作。換言之，當系統電力被啟動時，則需要上傳記憶體的資料。

然而，在本發明之實施例的非揮發性鐵電記憶元件中，當電源被啟動，同時系統電源被截止時，更新狀態資 訊暫存器200能夠決定是否超過更新時間。

當超過更新時間時，記憶體之資料會被上傳，因而開始一個新的更新操作。在另一方面，當未超過更新時間時，更新時間會生效，使得前一個更新操作能夠繼續。

更新狀態資訊暫存器200在非揮發性暫存器中儲存與更新操作相關的參數。更新狀態資訊暫存器200儲存更新計數資訊、系統或內部記憶體之電力截止時序資訊，以及其他參數資訊，以成為非揮發性。在更新狀態資訊暫存器200中，額外的電源感測單元(未圖示)會感測到系統或內部記憶體的on/off狀態。

當電源截止時，可讀取儲存在更新狀態資訊暫存器200中的資料，以計算更新推移時間。更新推移時間可被儲存在模式暫存器組MRS中，或以系統位準來加以控制。

響應更新控制信號而計算的更新推移時間會被傳送至更新控制單元111內，且控制更新操作。結果，在此實施例中，即使電源導通，也不需要上傳更新相關資訊。 更新方法包括分佈更新方法及突發更新方法。

在分佈更新方法中，以相同的時間分佈來執行更新操作，使得所有胞元能響應在更新計數器112內計數的計數位址CA而在更新時間內進行更新。

換言之，當更新8k列時，則以(總更新時間)/8k來表示每個分佈更新操作期間。結果，只有當資料被寫入至所有字元線WL時，胞元會變成初始化。

在突發更新方法中，在突發更新週期時間內，持續執 行8k個更新週期。每個脈波意為每個更新週期，且在脈波為非啟動的讀取/寫入操作週期期間中執行一般操作。

在非揮發性鐵電記憶元件的更新方法中，以下將說明計時器控制操作。

更新狀態資訊暫存器200會識別系統電源是否截止並儲存結果。當電源被截止時，會使用系統中的系統計時器，同時內部記憶體計時器為off，因而控制更新操作。當電源需要持續時，系統計時器能以電池來儲存日期及時間。

另一方面，當電源非截止，會使用個別操作的內部記憶體計時器，因而控制內部更新操作。

透過輸入/輸出資料接腳250，依照電源之on/off狀態來選擇外部系統計時器或內部記憶體計時器之一。換言之，包括內部記憶體計時器之記憶元件的更新狀態資訊暫存器200可透過I/O緩衝器240及I/O接腳250，以資料匯流排來交換資料。包括系統計時器的系統CPU可透過資料匯流排，以記憶元件來交換資料。

當透過在記憶元件及系統控制器300之間的資料交換而電源截止時，以電源不間斷的外部系統計時器來執行更新操作。當電源為導通時，以內部記憶體計時器來執行更新操作。

結果，不管記憶體晶片之電源狀態為on或off，都能有效地維持更新期間及記憶體資料。在更新期間之間，記憶體晶片電力會被截止，以減少耗電量，且只有在更新期間會供給晶片電力。

第6圖係本發明之實施例的半導體記憶元件之資料保留特性的曲線圖。

隨著時間推移，傳統半導體記憶元件之胞元資料會劣化，造成資料保存壽命的限制。結果，隨著時間推移，與胞元資料"1"及"0"對應的位元線BL電流會減少。

然而，當電源截止時，藉由既定的位元線BL電流減少之時序，以既定週期來執行更新操作，藉以回復已惡化的胞元資料，以改善資料保存特性。

當記憶胞元之資料保存特性減少到超過一個預設的目標值時，會驅動更新電路，使胞元資料回復至初始狀態。胞元的劣化現制目標時間會成為更新時間，使得所有胞元能在更新時間內操作。

本發明之半導體記憶元件係具有非揮發性特性的DRAM。會加入電源的On/off時間，並設定為整個資料保存時間，因而不會時常執行更新操作，藉以減少耗電量並改善性能。

第7圖係本發明之實施例的半導體記憶元件的胞元陣列之俯視圖。

胞元陣列包含在列方向上排列的複數個字元線WL。複數個位元線BL可排列成垂直於複數個字元線WL(在行方向上)。複數個單元胞元C可被配置在複數個字元線WL與複數個位元線BL交叉的區域。

奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>與偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>在不 同的層中交替地排列。當一個單元胞元C連接至兩個位元線BL時，可防止位元線BL之面積增加。

換言之，偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>係形成在奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>的上層或下層。奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係形成在偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>的上層或下層。

單元胞元C包含排列在一不同層的字元線WL及兩個位元線BL。例如，單元胞元C包含透過位元線接觸點BLC而連接的字元線WL<0>、偶數位元線BL<2>及奇數位元線BL<3>。

第8圖本發明之實施例的半導體記憶元件的胞元陣列結構及讀取操作之表示圖。

以既定的間隔在列方向上排列複數個字元線WL。複數個位元線BL排列成垂直於複數個字元線WL，換言之，在行方向上。複數個單元胞元C位在複數個字元線WL與複數個位元線BL交叉的區域。

具有1-TFET結構的單元胞元C係連接至形成於一不同層的字元線WL<0>及位元線BL<0>、BL<1>。雖然在本發明之實施例中，以字元線WL<0>及位元線BL<0>、BL<1>為例，但本發明還是可應用於其他字元線WL<1>、WL<2>、…及其他位元線對BL<2>、BL<3>、…。

單元胞元C具有連接在成對的位元線BL<0>,BL<1>之間的汲極和源極，以及連接至字元線WL<0>的閘極。排列 在不同層之成對的位元線BL<0>、BL<1>會連接至感測放大器S/A、讀取驅動器W/D及暫存器REG。

感測放大器S/A感測並放大胞元資料，藉以識別資料"1"及資料"0"，使得感測放大器S/A連接至成對的位元線BL<0>、BL<1>。感測放大器S/A透過參考電壓端ref來傳輸參考電壓，用以產生參考電流。

當資料寫入至記憶元件中，讀取驅動器W/D係構成為依照寫入資料來產生驅動電壓，藉以供應驅動電壓至位元線BL。讀取驅動器W/D會被連接至成對的位元線BL<0>、BL<1>。作為用來暫時儲存感測放大器S/A之資料之暫時記憶體元件的暫存器REG連接至成對的位元線BL<0>、BL<1>。

在胞元陣列之讀取模式中，讀取電壓Vrd被施加至被選擇的字元線WL<0>，且接地電壓GND被施加至未被選擇的字元線WL<1>、WL<2>。

用於感測單元胞元C之感測電流的感測偏壓電壓Vsen被施加至連接至單元胞元C之成對的位元線BL<0>、BL<1>中的位元線BL<0>。接地電壓被施加至位元線BL<1>。

胞元感測電流Isen係依照胞元資料儲存狀態而流動。其結果，流動在成對的位元線BL<0>、BL<1>中的電流會因為鐵電層4之極性而變得不同，藉以讀取儲存在單元胞元C中的胞元資料。

換言之，當讀取電壓Vrd被施加至字元WL<0>，感測偏壓電壓Vsen被施加至位元線BL<0>，且接地電壓被施加 至位元線BL<1>時，感測放大器S/A會感測出在位元線BL<0>中流動的胞元感測電流Isen之值。

當記憶元件之通道區截止時，則感測到胞元感測電流Isen的值，因而能夠讀取儲存在記憶元件中的資料"1"。另一方面，當通道區導通，則感測到胞元感測電流Isen的值，因而能夠讀取儲存在記憶元件中的資料"0"。

第9圖係本發明之實施例的半導體記憶元件的胞元陣列結構及資料'0'寫入操作之表示圖。

當寫入資料"0"時，超過臨界電壓Vc而鐵電極性特性改變的電源電壓VDD會被施加至被選擇之字元線WL<0>，且接地電壓GND被施加至未被選擇之字元線WL<1>、WL<2>。接地電壓被施加至與單元胞元C連接之成對的位元線BL<0>、BL<1>。

讀取電壓Vrd小於臨界電壓Vc，且電源電壓VDD大於臨界電壓Vc。感測偏壓電壓Vsen小於讀取電壓Vrd。

當記憶元件之通道區導通時，鐵電材料會被極化(polarized)。其結果，資料'0'被寫入至記憶元件中。換言之，當電源電壓VDD被施加至字元線WL<0>，且接地電壓被施加至成對的位元線BL<0>、BL<1>時，會依照鐵電層4的極化來導通通道區，因而資料'0'可被寫入至記憶元件中。

第10圖係本發明之實施例的半導體記憶元件的胞元陣列結構及資料'1'寫入操作之表示圖。

當寫入資料"1"時，負讀取電壓-Vrd被施加至被選 擇之字元線WL<0>，且接地電壓GND被施加至未被選擇之字元線WL<1>、WL<2>。

讀取電壓Vrd被施加至與單元胞元C連接之成對的位元線BL<0>,BL<1>。

正讀取電壓Vrd被施加至單元胞元C之汲極及源極，負讀取電壓-Vrd被施加至單元胞元C之閘極。其結果，藉由高於臨界電壓Vc(鐵電層4之極化改變)的電壓來截止記憶元件之通道區，使得資料'1'可被寫入至記憶元件中。

當負讀取電壓-Vrd被施加至字元線WL<0>且讀取電壓Vrd被施加至成對的位元線BL<0>、BL<1>時，通道區依照鐵電層4之極化而截止，使得資料'1'可被寫入至記憶元件中。低於臨界電壓Vc的電壓被施加至與被選擇之列對應的資料'0'之胞元，因而維持資料'0'。

第11圖係本發明之實施例的之半導體記憶元件的讀取操作之時序圖。

在期間t1中，被選擇之字元線WL<0>從接地GND位準轉變成讀取電壓Vrd位準，且位元線BL從接地GND位準轉變成感測偏壓電壓Vsen位準。感測放大器S/A感測並放大透過位元線BL而流動之胞元感測電壓Isen的值，並且將該值儲存在暫存器REG中。

第12圖係本發明之實施例的半導體記憶元件的寫入操作之時序圖。

在期間t1中，被選擇之字元線WL<0>從接地GND位 準轉變成讀取電壓Vrd位準，且位元線BL從接地GND位準轉變成感測偏壓電壓Vsen位準。感測放大器S/A感測並放大透過位元線BL而流動之胞元感測電壓Isen的值，並且將該值儲存在暫存器REG中。

在期間t2中，被選擇之字元線WL<0>從讀取電壓Vrd位準轉變成電源電壓VDD位準，且位元線從感測偏壓電壓Vsen位準轉變成讀取電壓Vrd或接地電壓GND位準。其結果，資料'0'可被寫入至被選擇之列的所有胞元。

在期間t3中，被選擇之字元線WL<0>從電源電壓VDD位準轉變成負讀取電壓-Vrd位準，且位元線BL維持在讀取電壓Vrd或接地電壓GND位準。在記憶元件中重新寫入或回復儲存在暫存器REG中之資料，或可寫入新的外部施加資料。

由於資料'0'會在期間t1中預先寫入，所以可維持資料'0'，或在期間t3中寫入資料'1'。

第13圖係本發明之實施例的半導體記憶元件的胞元陣列之表示圖。

胞元陣列包含在列方向上排列的複數個字元線WL。複數個位元線BL可排列成垂直於複數個字元線WL(在行方向上)。複數個單元胞元C可被配置在複數個字元線WL與複數個位元線BL交叉的區域。

用於寫入操作的位元線BL0(W)、BL1(W)、BL2(W)、BL3(W)與用於讀取操作的位元線BL0(R)、BL1(R)、BL2(R)、BL3(R)交錯排列各在不同的層中。當一個單元胞元C連接 至兩個位元線BL時，可防止位元線BL之面積增加。

換言之，位元線BL0(R)、BL1(R)、BL2(R)、BL3(R)係形成在位元線BL0(W)、BL1(W)、BL2(W)、BL3(W)的上層或下層。奇數行方向之位元線BL0(W)、BL1(W)、BL2(W)、BL3(W)係形成在偶數行方向之位元線BL0(R)、BL1(R)、BL2(R)、BL3(R)的上層或下層。

單元胞元C包含排列在一不同層的字元線WL及兩個位元線BL。例如，單元胞元C包含透過位元線接觸點BLC而連接的字元線WL<0>及位元線BL0(W)、BL0(R)。

第14圖係本發明之半導體記憶元件的胞元陣列結構、寫入驅動單元W/D、感測放大器S/A及暫存器REG的表示圖。

感測放大器S/A感測並放大胞元資料，藉以識別資料"1"及資料"0"，使得感測放大器S/A連接至每個讀取位元線BL(R)。暫存器REG暫時儲存感測放大器S/A的資料，且連接至讀取位元線BL(R)。感測放大器S/A及暫存器REG連接至屬於資料匯流排的輸入/輸出線IO,/IO。

當資料寫入至記憶元件中，寫入驅動器W/D係構成為依照寫入資料來產生驅動電壓，藉以供應驅動電壓至寫入位元線BL(W)。讀取驅動器W/D會被連接至寫入位元線BL(W)。

第15圖係表示本發明之實施例的半導體記憶元件的列解碼器140之電路圖。

列解碼器140依照列位址之輸入來控制供應於字元線 WL中的電壓位準。列解碼器140包含列位址解碼器單元400、電壓供應單元410及字元線驅動單元430。

列位址解碼器單元400包括NAND閘ND1，其構成為在列位址之輸入上執行NAND操作，藉以輸出致能信號ENB。

電壓供應單元410包括複數個屬於開關元件的NMOS電晶體N1~N3。連接在第一電壓V1端及字元線驅動單元430之間的NMOS電晶體N1具有閘極，用以接收電壓控制信號V1_C。

連接在第二電壓V2端及字元線驅動單元430之間的NMOS電晶體N2具有閘極，用以接收電壓控制信號V2_C。連接在第三電壓V3端及字元線驅動單元430之間的NMOS電晶體N3具有閘極，用以接收電壓控制信號V3_C。

供應至字元線WL的第一電壓V1、第二電壓V2及第三電壓V3為讀取電壓Vrd、電源電壓VDD及負讀取電壓-Vrd。

如第8圖所示，作為第一電壓V1的讀取電壓Vrd可在讀取模式中供應至被選擇之字元線WL<0>。如第9圖所示，當寫入資料'0'時，作為第二電壓V2的電源電壓VDD可被選擇之字元線WL<0>。如第10圖所示，當寫入資料'1'時，作為第三電壓V3的負讀取電壓-Vrd可被選擇之字元線WL<0>。

字元線驅動單元430包括連接在電壓供應元件410及字元線WL之間的字元線驅動元件、下拉元件及反相器 IV1。字元線WL連接至屬於字元線驅動元件的NMOS電晶體N4以及屬於下拉元件的NMOS電晶體N5。

NMOS電晶體N5具有閘極，用以接收從列位址解碼器單元400輸出的致能信號ENB。反相器IV1使致能信號ENB反相，以輸出致能信號EN。NMOS電晶體N4具有閘極，用以接收致能信號EN。

第16圖係表示第15圖之列解碼器140的操作之波形圖。

在期間t0中，當輸入列位址時，致能信號ENB會被啟動至低位準。其結果，NMOS電晶體N5被保持為截止，而NMOS電晶體N4被導通。當電壓控制信號V1_C被啟動時，NMOS電晶體N1會被導通，以供應第一電壓V1至字元線WL。

在期間t1中，致能信號ENB會被維持在低位準。其結果，NMOS電晶體N5被保持為截止，而NMOS電晶體N4被導通。當電壓控制信號V2_C被啟動時，NMOS電晶體N2會被導通，以供應第二電壓V2至字元線WL。

在期間t2中，致能信號ENB會被維持在低位準。其結果，NMOS電晶體N5被保持為截止，而NMOS電晶體N4被導通。當電壓控制信號V3_C被啟動時，NMOS電晶體N3會被導通，以供應第三電壓V3至字元線WL。

在期間t2以後，當不輸入列位址時，以高位準來停用致能信號ENB。其結果，NMOS電晶體N5會導通，以供應接地電壓至字元線WL。

第17圖係本發明之第14圖的寫入驅動單元W/D及感測放大器S/A之電路圖。

感測放大器S/A包含行選擇單元500、等化單元510、暫存器單元520、拉升單元530、放大單元540、放大啟動控制單元550、負載單元560、562及偏壓控制單元570、572。

行選擇單元500包括NMOS電晶體N6、N7。連接於輸入/輸出線IO,/IO及輸出端OUT,/OUT之間的NMOS電晶體N6,N7具有共通閘極，用以接收行選擇信號YS。

等化單元510包括PMOS電晶體P1~P3。PMOS電晶體P1係連接在電源電壓VDD端及輸出端OUT之間。PMOS電晶體P3係連接在電源電壓VDD端及輸出端/OUT之間。PMOS電晶體P2係連接在輸出端sOUT,/OUT之間。PMOS電晶體P1~P3具有共通閘極，用以接收感測放大器等化信號SEQ。

暫存器單元520包括PMOS電晶體P4、P5及NMOS電晶體N8,N9，其具備成對的反相器閂鎖架構。PMOS電晶體P4、P5交叉耦合於NMOS電晶體N8、N9。在此實施例中，以暫存器單元520來做為暫存器REG。

拉升單元530包括PMOS電晶體P6。連接在感測放大器之兩個節點之間的PMOS電晶體P6具有閘極，用以接收感測放大器等化信號SEQ.

放大單元540包括NMOS電晶體N10、N11。連接在NMOS電晶體N8、N12之間的NMOS電晶體N10具有閘極， 以接收胞元電壓Vcell。連接在NMOS電晶體N6、N9之間的NMOS電晶體N11具有閘極，以接收參考電壓Vref。

連接在放大單元540及接地電壓端之間的放大啟動控制單元550具有閘極，用以接收感測放大器致能信號SEN。負載單元560包括PMOS電晶體P7。連接在電源電壓端及位元線BL(R)之間的PMOS電晶體P7具有閘極，用以接收負載電壓Vload。

負載單元562包括PMOS電晶體P8。連接在電源電壓端及參考電壓Vref端之間的PMOS電晶體P8具有閘極，用以接收負載電壓Vload。

偏壓控制單元570包括NMOS電晶體N13。連接在胞元電壓Vcell端及位元線BL(R)之間的NMOS電晶體N13具有閘極，用以接收箝位電壓VCLMP。

偏壓控制單元572包括NMOS電晶體N14。連接在參考電壓Vref端及參考電流Iref端之間的NMOS電晶體N14具有閘極，用以接收箝位電壓VCLMP。

字元線驅動單元W/D連接在輸出端OUT及寫入控制單元580之間。寫入控制單元580包括NMOS電晶體N15。連接在寫入驅動單元W/D及位元線BL(W)之間的NMOS電晶體N15具有閘極，用以接收寫入控制信號WCS。

第18圖係本發明之第17圖的寫入驅動單元及感測放大器S/A之波形圖。

若箝位電壓VCLMP增加，NMOS電晶體N13會導通，以傳輸主要胞元的位元線電流Icell。若箝位電壓VCLMP 增加，NMOS電晶體N14會導通，以傳輸參考電流Iref。

負載單元560、562包括由負載電壓Vload所控制的PMOS電晶體P7、P8。PMOS電晶體P7,P8之負載值將位元線BL之電流Icell及參考電流Iref轉換成胞元電壓Vcell及參考電壓Vref。

放大啟動控制單元550被感測放大器致能信號SEN所控制。依照放大啟動控制單元550之狀態來啟動放大單元540。放大單元540以NMOS電晶體N10,N11的增益來放大胞元電壓Vcell及參考電壓Vref。

依照拉升單元530之操作，在預充電期間，感測放大器的兩個節點預先充電至高位準，藉以改善感測放大器S/A的第一放大特性。在放大單元540中放大的電壓被傳輸且儲存在暫存器單元520中。當感測放大器致能信號SEN被啟動時，暫存器單元520儲存感測放大器之寫入資料。

暫存器單元520響應行選擇信號YS並藉由輸入/輸出線IO,/IO來交換資料。暫存器單元520放大放大單元540之增益，以改善感測放大器S/A的補償特性。在預充電期間，等化單元510對暫存器單元520之輸出信號進行預充電，以達到高位準。

當行選擇信號YS被啟動時，行選擇單元500之NMOS電晶體N6、N7被導通，因而選擇性地連接輸入/輸出線IO,/IO至輸出端OUT,/OUT。當寫入控制信號WCS被啟動時，寫入驅動單元W/D傳輸輸入/輸出線IO,/IO之資料至位元線BL(W)，或傳輸儲存在暫存器單元520中的資料至 位元線BL(W)內。

第19圖係本發明之實施例的半導體記憶元件的說明圖。

在實施例中，1-TFET型鐵電記憶元件包括用於儲存1個位元的左位元儲存單元10及用於儲存1個位元的右位元儲存單元20，用以在單元胞元中儲存雙位元。以下，左位元稱為'L-bit'，且右位元稱為'R-bit'。

L-bit儲存單元10包括配置在單元胞元之通道區的左側部份的通道區及鐵電層4，因而儲存資料'1'或'0'。R-bit儲存單元20包括配置在單元胞元之通道區的右側部份的通道區及鐵電層4，因而儲存資料'1'或'0'。

當讀取儲存在L-bit儲存單元10中的資料時，N型區2作為源極區且N型區3作為汲極區。當讀取儲存在R-bit儲存單元20中的資料時，N型區3作為源極區且N型區2作為汲極區。N型區2、3其中之一是汲極區及源極區。

在記憶元件的寫入模式中，可同時將資料寫入至L-bit儲存單元10及R-bit儲存單元20。在讀取模式中，可同時讀取儲存在寫入至L-bit儲存單元10及R-bit儲存單元20內的資料。

L-bit儲存單元10設定一個區域，在此區域，藉由在閘極區(通道區)及作為源極區之N型區2之間所施加的電壓，鐵電層4之極性會改變成有效資料儲存區。R-bit儲存單元20設定一個區域，在此區域，藉由在閘極區(通道區)及作為源極區之N型區3之間所施加的電壓，鐵電層4之 極性會改變成有效資料儲存區。

不會讀取或寫入預期的資料，但會儲存不影響資料之讀取/寫入操作的無效資料，這是因為弱通道偏壓電壓被施加至在L-bit儲存單元10及R-bit儲存單元20的區域。與L-bit儲存單元10及R-bit儲存單元20對應之儲存區的寬度會依照施加至汲極/源極區的偏壓電壓而改變。

第20圖為依照與本發明一致的實施例之半導體記憶元件之資料'00'寫入操作的圖示。

施加電源電壓VDD至字元線5，以儲存在L位元儲存單元10與R位元儲存單元20中之資料'0'。施加接地電壓至N型汲極/源極區2、3。感應負電荷至取決於鐵電層4之極性的通道區中，以便寫入資料'00'。

第21圖係依照與本發明一致的實施例之半導體記憶元件之資料'01'寫入操作的圖示。

施加負讀取電壓-Vrd至字元線5，以儲存資料'0'於L位元儲存單元10中及儲存資料'1'於R位元儲存單元20中。施加接地電壓GND至N型汲極/源極區2，並施加正讀取電壓Vrd至N型汲極/源極區3。

感應負電荷於取決於鐵電層4之極性的L位元儲存單元10之通道區中，以便寫入資料'0'。感應正電荷於取決於鐵電層4之極性的R位元儲存單元20之通道區中，以便寫入資料'1'。

第22圖為依照與本發明一致的實施例之半導體記憶元件之資料'10'寫入操作的圖示。

施加負讀取電壓-Vrd至字元線5，以儲存資料'1'於L位元儲存單元10中及儲存資料'0'於R位元儲存單元20中。施加正讀取電壓Vrd至N型汲極/源極區2，並施加接地電壓GND至N型汲極/源極區3。

感應正電荷於取決於鐵電層4之極性的L位元儲存單元10之通道區中，以便寫入資料'1'。感應負電荷於取決於鐵電層4之極性的R位元儲存單元20之通道區中，以便寫入資料'0'。

第23圖為依照與本發明一致的實施例之半導體記憶元件之資料'11'寫入操作的圖示。

施加負讀取電壓-Vrd至字元線5，以儲存資料'1'於L位元儲存單元10中及儲存資料'1'於R位元儲存單元20中。施加正讀取電壓Vrd至N型汲極/源極區2、3。感應正電荷於取決於鐵電層4之極性的通道區中，以便寫入資料'11'。

第24圖為依照與本發明一致的實施例之半導體記憶元件之L位元資料之讀取操作的圖示。

施加讀取電壓Vrd至字元線5，以讀取儲存於L位元儲存單元10中之資料。施加接地電壓GND至N型汲極/源極區2，並施加感測偏壓Vsen至N型汲極/源極區3。感測通道區中所流動的胞元感測電流以讀取儲存於L位元儲存單元10中之資料。

第25圖為依照與本發明一致的實施例之半導體記憶元件之R位元資料之讀取操作的圖示。

施加讀取電壓Vrd至字元線5，以讀取儲存於R位元儲存單元20中之資料。施加感測偏壓Vsen至N型汲極/源極區2，並施加接地電壓GND至N型汲極/源極區3。感測在通道區中流動的胞元感測電流以讀取儲存於R位元儲存單元20中之資料。

第26圖為依照與本發明一致的實施例之半導體記憶元件之寫入週期的時序圖。

在t0期間，讀取並放大被選擇的列位址之所有胞元中之R位元資料，並儲存於暫存器中。在t1期間，讀取並放大被選擇的列位址之所有胞元中的L位元資料，並儲存於暫存器中。

在t2期間，由於資料'0'寫入所有記憶體中，故那一資料儲存於現有的記憶胞元中是不明確的。因此，為了了解儲存於現有的記憶胞元中的資料，在資料'0'寫入記憶胞元前，儲存資料'0'於暫存器中。

在t2期間，資料'0'寫入被選擇的列位址的所有胞元中。在t3期間，儲存於更新模式之暫存器中的資料係再被寫入與再儲存於記憶胞元中，或者寫入新的外部資料於胞元中。在t2期間，因為資料'0'預先於t1期間寫入，或者寫入資料'1'，故保留資料'0'。

第27圖為依照與本發明一致的實施例之半導體記憶元件之更新週期的時序圖。

在t0期間，讀取並放大被選擇的列位址之所有胞元中之R位元資料，並儲存於暫存器中。在t1期間，讀取並放 大被選擇的列位址之所有胞元中的L位元資料，並儲存於暫存器中。

在t2期間，執行更新'0'操作，以儲存被選擇的列位址之所有胞元中的L位元或R位元資料'0'。在t3期間，執行更新'1'操作，以再儲存被選擇的列位址之所有胞元中的L位元或R位元資料'1'。

第28圖為依照與本發明一致的實施例之半導體記憶元件之胞元陣列平面圖。

胞元陣列包含以列方向配置之複數字元線WL。複數位元線BL係以垂直於複數字元線WL之方式(以行方向)配置。複數個單元胞元C之每一胞元係配置於與複數位元線BL相交之複數字元線WL的區域中。

奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係架構以儲存R位元。偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>係架構以儲存L位元。奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係與偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>之每一位元線交替配置於不同層。當一個單元胞元C連接至二條位元線BL時，可防止位元線BL之區域增加。

亦即，於奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>之上或下層內形成偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>。於偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>之上或下層內形成奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>。

單元胞元C於一不同層中包含配置字元線WL與二條位元線BL。例如，單元胞元V包含字元線WL<0>、透過位元線接觸部BLC連接之偶數位元線L-BL<2>及奇數位元線R-BL<3>。

第29圖為依照與本發明一致的實施例之半導體記憶元件之胞元陣列結構與R位元資料讀取操作之圖示。

於列方向以給定的間隔配置複數字元線WL。複數偶數/奇數位元線L-BL、R-BL係以垂直於該等複數字元線WL(亦即，以行方向)配置。複數單元胞元C之每一單元胞元係設於一區域中，在此區域該等複數字元線WL係與該等複數偶數/奇數位元線L-BL、R-BL相交。

具有1-T FET結構之單元胞元C係連接至在一不同層中之字元線WL<0>與偶數/奇數位元線L-BL<0>、R-BL<1>。然而字元線WL<0>與偶數/奇數位元線L-BL<0>、R-BL<1>在與本發明一致之實施例中僅為例示，本發明仍可應用至其它位元線WL<1>、WL<2>，…及其它位元線對L-BL<2>、R-BL<3>，…。

單元胞元C具有連接於該成對位元線L-BL<0>、R-BL<1>之間的汲極與源極，及連接至字元線WL<0>之閘極。配置於不同層之該成對位元線L-BL<0>、R-BL<1>係連接至感測放大器S/A、寫入驅動器W/D與暫存器REG。亦即，每一位元線BL係一對一連接至感測放大器S/A、寫入驅動器W/D與暫存器REG。

感測放大器S/A感測並放大胞元資料以辨別資料'1'與 資料'0'，使得感測放大器S/A係連接至該成對位元線L-BL<0>、R-BL<1>。感測放大器S/A透過參考電壓端ref傳送參考電壓，以產生參考電流。

當資料寫入記憶胞元內時，寫入驅動器W/D係架構以產生取決於寫入資料之驅動電壓，以便供應驅動電壓至位元線BL。連接寫入驅動器至該成對位元線L-BL<0>、R-BL<1>。暫存器REG作為用以儲存感測放大器S/A之資料的暫存記憶元件，其中該感測放大器S/A係暫時連接至該成對位元線L-BL<0>、R-BL<1>。

在胞元陣列之R位元資料的讀取模式中，施加讀取電壓Vrd至被選擇的字元線WL<0>、並施加接地電壓GND至未被選擇的字元線WL<1>、WL<2>。施加用以感測單元胞元C之感測電流的感測偏壓Vsen至連接至單元胞元C之位元線L-BL<0>。施加接地電壓GND至連接至單元胞元C之位元線R-BL<1>。

胞元感測電流Isen依胞元資料之儲存狀態流動。因此，於該成對位元線L-BL<0>、R-BL<1>中流動的電流依鐵電層4之極性而變得不同，以便讀取單元胞元C中所儲存的胞元資料。

亦即，當施加讀取電壓Vrd至字元線WL<0>、施加感測偏壓Vsen至位元線L-BL<0>、及施加接地電壓至位元線R-BL<1>時，感測放大器S/A感測位元線R-BL<1>中所流之胞元感測電流Isen之值，以讀取R位元資料。

當截止記憶胞元之通道區時，感測胞元感測電流Isen 之值，使得儲存於R位元儲存單元20中之資料'1'可被讀取。另一方面，當導通通道區時，感測該胞元感測電流Isen之值，使得儲存於R位元儲存單元20中之資料'0'可被讀取。

第30圖為依照與本發明一致的實施例之半導體記憶元件之左位元資料讀取操作的圖示。

在L位元資料之讀取模式中，施加讀取電壓Vrd至被選擇的字元線WL<0>，並施加接地電壓GND至未被選擇的字元線WL<1>、WL<2>。施加接地電壓GND至連接至單元胞元C之元線L-BL<0>。施加用以感測單位胞元C之感測電流的感測偏壓Vsen至連接至單元胞元C之位元線R-BL<1>。

胞元感測電流Isen依胞元資料之儲存狀態而流動。因此，於該成對位元線L-BL<0>、R-BL<1>中流的電流依鐵電層4之極性而不同，以便讀取儲存於單元胞元C中的資料。

亦即，當施加讀取電壓Vrd至字元線WL<0>、施加接地電壓至位元線L-BL<0>、及施加感測偏壓Vsen至位元線R-BL<1>時，感測放大器S/A感測於位元線L-BL<0>中流的胞元感測電流Isen，以讀取L位元資料。

當截止記憶胞元之通道區時，感測胞元感測電流Isen之值，使得儲存於L位元儲存單元10中之資料'1'可被讀取。另一方面，當導通通道區時，感測胞元感測電流Isen之值，使得儲存於L位元儲存單元10中之資料'0'可被讀取。

第31圖為依照與本發明一致的實施例之半導體記憶元件之資料'0000…'寫入操作的圖示。

當寫入資料'0000，施加大於門檻電壓Vc之電源電壓VDD至被選擇的字元線WL<0>，其中該門檻電壓Vc係改變鐵電極性特性，並施加接地電壓GND至未被選擇的字元線WL<1>、WL<2>。施加接地電壓至所有連接至單元胞元C之成對位元線L-BL、R-BL。

讀取電壓Vrd係小於門檻電壓Vc，並且電源電壓VDD係大於門檻電壓Vc。感測偏壓Vsen係小於讀取電壓Vrd。

當導通記憶胞元之通道區時，使鐵電材料極化。因此，資料'0000…'被寫入記憶胞元中。亦即，當施加電源電壓VDD至字元線WL<0>並施加接地電壓至成對位元線L-BL、R-BL時，依鐵電層4之極化作用而導通通道區，使得資料'0000…'可被寫入記憶胞元中。

第32圖為依照與本發明一致的實施例之半導體記憶元件之資料'0101…'寫入操作的圖示。

當寫入資料'0101'時，施加負讀取電壓-Vrd至被選擇的字元線WL<0>，並施加接地電壓GND至未被選擇的字元線WL<1>、WL<2>。施加接地電壓至連接至單元胞元C之位元線L-BL。施加正讀取電壓Vrd至連接至單元胞元之位元線R-BL。

施加正讀取電壓Vrd至位元線R-BL之N型汲極/源極區3，並施加大於門檻電壓Vc之負讀取電壓-Vrd至閘極，其中該門檻電壓係改變鐵電層4之極性。因此，當截止記 憶胞元之通道區時，對該鐵電材料極化。

施加小於門檻電壓Vc之電壓至被選擇的列之位元線L-BL，使得保留L位元儲存單元10中之資料'0'，並將資料'1'寫入R位元儲存單元20。施加負讀取電壓-Vrd至字元線WL<0>，並施加接地電壓與正讀取電壓Vrd至對L-BL、R-BL。依鐵電層4之極性化截止通道區，使得資料'0101…'可被寫入記憶胞元中。

第33圖為依照與本發明一致的實施例之半導體記憶元件之資料'1010…'寫入操作的圖示。

當寫入資料'1010'時，施加負讀取電壓-Vrd至被選擇的字元線WL<0>，並施加接地電壓GND至未被選擇的字元線WL<1>、WL<2>。施加正讀取電壓Vrd至連接至單元胞元C之位元線L-BL，並施加接地電壓至連接至單元胞元之位元線R-BL。

施加正讀取電壓Vrd至位元線L-BL之N型汲極/源極區2，並施加大於門檻電壓Vc之負讀取電壓-Vrd至閘極，其中該門檻電壓Vc係改變鐵電層4之極性。因此，當截止記憶胞元之通道區時，對該鐵電材料極化。

施加小於門檻電壓Vc之電壓至被選擇的列之位元線R-BL，使得保留R位元儲存單元20中之資料'0'，並將資料'1'寫入L位元儲存單元10。施加負讀取電壓-Vrd至字元線WL<0>，並施加正讀取電壓Vrd與接地電壓至成對之L-BL、R-BL。依鐵電層4之極性化截止通道區，使得資料'1010…'可被寫入記憶胞元中。

第34圖為依照與本發明一致的實施例之半導體記憶元件之資料'1111…'寫入操作的圖示。

當寫入資料'1111'時，施加負讀取電壓-Vrd至被選擇的字元線WL<0>，並施加接地電壓GND至未被選擇的字元線WL<1>、WL<2>。施加接地電壓至連接至單元胞元C之所有成對位元線L-BL、R-BL。

因此，當截止記憶胞元之通道區時，該鐵電材料被極化。施加負讀取電壓-Vrd至字元線WL<0>，並施加正讀取電壓Vrd至成對L-BL、R-BL。依鐵電層4之極性化截止通道區，使得資料'1111…'可被寫入記憶胞元中。

第35圖為依照與本發明一致的實施例之半導體記憶元件之讀取操作的時序圖。

在t1期間，被選擇的字元線WL<0>轉換接地準位GND為讀取電壓準位Vrd，並且位元線L-BL轉換接地準位GND為感測偏壓Vsen準位，以感測R位元資料。感測放大器S/A感測並放大通過位元線L-BL所流動之胞元感測電流Isen之值，並讀取及儲存暫存器REG中位元線R-BL之胞元資料。

在t2期間，被選擇的字元線WL<0>轉換接地準位GND為讀取電壓準位Vrd，並且位元線R-BL轉換接地準位GND為感測偏壓Vsen準位，以感測L位元資料。感測放大器S/A感測並放大通過位元線R-BL所流動之胞元感測電流Isen之值，並讀取及儲存暫存器REG中位元線L-BL之胞元資料。

第36圖為依照與本發明一致的實施例之半導體記憶元件之讀取/更新操作的時序圖。

在t1期間，被選擇的字元線WL<1>轉換接地準位GND為讀取電壓準位Vrd，並且位元線L-BL轉換接地準位GND為感測偏壓Vsen準位。感測放大器S/A感測並放大通過位元線L-BL所流動之胞元感測電流Isen之值，並讀取及儲存暫存器REG中位元線R-BL之胞元資料。

在t2期間，被選擇的字元線WL<0>轉換接地準位GND為讀取電壓準位Vrd，並且位元線R-BL轉換接地準位GND為感測偏壓Vsen準位。感測放大器S/A感測並放大通過被選擇列之所有胞元之位元線R-BL所流動之胞元感測電流Isen之值，並讀取及儲存暫存器REG中位元線L-BL之胞元資料。

在t3期間，被選擇的字元線WL<0>轉換讀取電壓準位Vrd為電源電壓準位VDD，及成對位元線L-BL、R-BL轉換感測偏壓準位Vsen為讀取電壓準位Vrd或接地電壓準位GND。因此，可將資料'0'寫入被選擇的列之所有胞元中。

在t4期間，被選擇的字元線WL<0>轉換電源電壓準位VDD為負讀取電壓準位-Vrd，及成對位元線L-BL、R-BL維持在讀取電壓準位Vrd或接地電壓GND準位。儲存於暫存器REG中之資料再寫入並再被儲存於記憶胞元中，或寫入新施加的外部資料。

由於資料'0'預先於t1或t2期間寫入，故在t3期間維持資料'0'及寫入資料'1'。

第37圖為依照與本發明一致的實施例之半導體記憶元件之胞元陣列圖示。

胞元陣列包含以列方向配置之複數字元線WL。複數位元線BL係以垂直於複數字元線WL之方式(以行方向)配置。複數單元胞元C之每一胞元係配置於一區域中，其中複數字元線WL係與複數位元線BL交叉。

奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係架構以儲存R位元。偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>係架構以儲存L位元。奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係與偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>之各在不同層中交替配置。當一個單元胞元C連接至二條位元線BL時，可防止位元線BL之區域增加。

亦即，偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>係於奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>之上或下層中形成。位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係於偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>之上或下層中形成。

單元胞元C包含於一不同層配置之字元線WL與二條位元線BL。例如，單元胞元C包含字元線WL<0>、透過位，元線接觸部BLC連接之偶數位元線L-BL<2>與奇數位元線R-BL<3>。

第38圖為依照與本發明一致的實施例之半導體記憶元件之圖示。

單電晶體(1-T)場效電晶體(FET)型鐵電記憶胞元包含左n位元儲存單元10，用以儲存n位元，及右n位元儲存單元20，用以儲存n位元，以便儲存2n位元於單元胞元(n為自然數)中。此後，左n位元稱為’L-n位元’及右n位元稱為’R-n位元’。

L-n位元儲存單元10包含通道區與基於單元胞元之通道區配置於左邊部分的鐵電層4，以便儲存n位元資料。R-n位元儲存單元20包含通道區與基於單元胞元之通道區配置於右邊部分的鐵電層4，以便儲存n位元資料。

當讀取儲存於L-n位元儲存單元10中的資料時，N型區2作為源極區，且N型區3作為汲極區。當讀取儲存於R-n位元儲存單元20中的資料時，N型區3作為源極區，且N型區2作為汲極區。N型區2、3之一可為汲極區或源極區。在記憶胞元之寫入模式中，可同時將資料寫入L-n位元儲存單元10與R-n位元儲存單元20中。在讀取模式中，儲存於L-n位元儲存單元10與R-n位元儲存單元20中的資料無法同時被讀取。

藉由施加電壓至閘極區(通道區)與作為源極區之N型區2之間，L-n位元儲存單元10設定改變鐵電層4之極性的區域為有效資料儲存區。藉由施加電壓至閘極區(通道區)與作為源極區之N型區3之間，R-n位元儲存單元20設定改變鐵電層4之極性的區域為有效資料儲存區。

因為施加薄弱的通道偏壓至L-n位元儲存單元10與R-n位元儲存單元20之間的區域，故無法讀取與寫入預期 的資料，且產生無效資料，其無法對所儲存的資料之讀取/寫入操作產生影響。對應L-n位元儲存單元10與R-n位元儲存單元20之儲存區之寬度可依施加至汲極/源極區之偏壓而改變。

第39圖為依照與本發明一致的實施例之半導體記憶元件之n位元儲存胞元之寫入準位之圖示。

需要2n寫入電壓準位以儲存n位元資料。亦即，寫入電壓VW0，VW1，…，VWn係用以儲存資料"00‥00"，"00‥01"，…，"11‥00"，"11‥11"。

第40圖為依照與本發明一致的實施例之半導體記憶元件之n位元儲存胞元之感測電流準位之圖示。

需要複數參考準位電流Iref(0)~Iref(m)以感測n位元資料"00‥00"，"00‥01"，…，"11‥00"，"11‥11"。例如，當資料'3'儲存於記憶胞元中時，施加8個不同的感測電壓至依儲存於記憶胞元中之胞元資料的準位而決定之位元線(或次位元線)。

透過位元線感測之電壓於主要位元線中被分為2n個資料準位，諸如："111"，"110"，…，"001"，"000"。比較2n準位與2n-1準位，並放大2n-1準位。

第41圖為依照與本發明一致的實施例之半導體記憶元件之低態資料操作之圖示。

施加電源電壓VDD至字元線5，以儲存資料'0'於L-n位元儲存單元10與R-n位元儲存單元20中。施加接地電壓GND至N型汲極/源極區2、3中。對取決於鐵電層4之 極性的通道區感應負電荷，以便寫入資料'0'。

第42圖為依照與本發明一致的實施例之半導體記憶元件之2n位元寫入操作之圖示。

施加負讀取電壓-Vrd至字元線5，以儲存n位元資料於L-n位元位元儲存單元10與R-n位元儲存單元20中。n個寫入電壓VW1，…，VWm之一，施加VWn至N型汲極/源極區2、3。

第43圖為依照與本發明一致的實施例之半導體記憶元件之寫入週期操作之時序圖。

在t0期間，讀取並放大被選擇之列位址之所有胞元的R-n位元資料，並儲存於暫存器中。在t1期間，讀取並放大被選擇之列位址之所有胞元的L-n位元資料，並儲存於暫存器中。

在t2期間，由於資料'0'係寫入所有記憶體中，故那一資料儲存於現有的記憶胞元中是不明確的。因此，為了了解儲存於現有的記憶胞元中的資料，資料'0'係在資料'0'寫入記憶胞元中前，儲存於暫存器中。

在t2期間，資料'0'係寫入被選擇之列位址之所有胞元中。在t3期間，以更新模式儲存於暫存器中的資料係再被寫入及再儲存於記憶胞元中，並寫入新的外部資料於胞元中。在t2期間，因為資料'0'預先於t1期間寫入，並且寫入新的2n位元資料，故保留資料'0'。

第44圖為依照與本發明一致的實施例之半導體記憶元件之胞元陣列之平面圖。

胞元陣列包含以列方向配置之複數字元線WL。複數位元線BL係以垂直複數字元線WL的方式(以行方向)配置。複數單元n位元胞元C之每一胞元係配置於一區域中，其中複數字元線WL係與複數位元線BL相交。

奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係架構以儲存R-n位元。偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>係架構以儲存L-n位元。奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係與偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>各於不同層中交替配置。當一個單元胞元C連接至二條位元線BL時，可防止位元線BL之區域增加。

亦即，偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>於奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>之上或下層中形成。奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係於偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>之上或下層中形成。

單元n位元胞元C包含配置於不同層中之字元線WL與二條位元線BL。例如，單元胞元C包含字元線WL<0>、透過位元線接觸部BLC連接之偶數位元線L-BL<2>與奇數位元線R-BL<3>。

第45圖為依照與本發明一致的實施例之半導體記憶元件之胞元陣列結構與R-n位元資料讀取操作之圖示。

複數字元線WL以列方向藉由給定間隔配置。複數位元線偶數/奇數位元線L-BL、R-BL係以垂直複數字元線WL 的方式(以行方向)配置。複數單元n位元胞元C之每一胞元係配置於一區域中，其中複數字元線WL係與複數偶數/奇數位元線L-BL、R-BL相交。

具有1-T FET結構之單元胞元C係於一不同層中形成連接至字元線WL<0>與偶數/奇數位元線L-BL<0>、R-BL<1>。雖然，字元線WL<0>與偶數/奇數位元線L-BL<0>、R-BL<1>只是與本發明一致之實施例的例示，本發明可施加其它字元線WL<1>、WL<2>，…及其它位元線對L-BL<2>、R-BL<3>，…。

單元n位元胞元C具有汲極與源極，其連接於成對位元線L-BL<0>、R-BL<1>之間，及閘極，其連接至字元線WL<0>。每一行選擇開關C/S係連接至於一不同層中配置之成對位元線L-BL<0>、R-BL<1>。亦即，每一位元線BL係一對一配置至行選擇開關C/S，其連接至資料匯流排DB。信號係依行選擇開關C/S之啟動而決定的位元線BL與資料匯流排DB之間傳送。

當讀取R-n位元資料時，施加讀取電壓Vrd至被選擇的字元線WL<0>，並施加接地電壓GND至未被選擇之字元線WL<1>、WL<2>。施加用以感測單元n位元胞元C之感測電流的感測偏壓Vsen至連接至單元n位元胞元C之位元線L-BL<0>。施加接地電壓GND至位元線R-BL<1>。

單元感測電流Isen依胞元資料之儲存狀態而流動。因此，於成對位元線L-BL<0>、R-BL<1>中流動之電流依鐵電層4之極性而不同，以便讀取儲存於單元胞元C中之胞元 資料。

亦即，當施加讀取電壓Vrd至字元線WL<0>、施加位元線L-BL<0>、及施加接地電壓至位元線R-BL<1>時，感測放大器S/A係感測於位元線R-BL<1>中流動之胞元感測電流之值，以讀取R-n位元資料。

第46圖為依照與本發明一致的實施例之半導體記憶元件之胞元陣列結構與L-n位元資料讀取操作之圖示。

當讀取L-n位元資料時，施加讀取電壓Vrd至被選擇的字元線WL<0>，並施加接地電壓GND至未被選擇之字元線WL<1>、WL<2>。施加接地電壓GND至連接n位元胞元C之位元線L-BL<0>。施加用以感測單元n位元胞元C之感測電流的感測偏壓Vsen至位元線R-BL<1>。

單元感測電流Isen依胞元資料之儲存狀態而流動。因此，於成對位元線L-BL<0>、R-BL<1>中流動之電流依鐵電層4之極性而不同，以便讀取儲存於單元胞元C中之胞元資料。

亦即，當施加讀取電壓Vrd至字元線WL<0>、施加接地電壓至位元線L-BL<0>、及施加感測偏壓Vsen至位元線R-BL<1>時，感測放大器S/A係感測於位元線L-BL<0>中流動之胞元感測電流Isen之值，以讀取L-n位元資料。

第47圖為依照與本發明一致的實施例之半導體記憶元件之低態資料寫入操作之圖示。

當寫入資料'0'時，施加大於改變鐵電極性特性之門檻電壓Vc之電源電壓VDD至被選擇的字元線WL<0>，並施 加接地電壓GND至未被選擇之字元線WL<1>、WL<2>。施加接地電壓至所有連接至單元n位元元C之成對位元線L-BL、R-BL。

讀取電壓Vrd係小於門檻電壓Vc，並且電源電壓VDD係大於門檻電壓Vc。感測偏壓Vsen係小於讀取電壓Vrd。

當導通記憶胞元之通道區時，使鐵電材料極化。因此，資料'0000…'被寫入記憶胞元中。亦即，當施加電源電壓VDD至字元線WL<0>並施加接地電壓至成對位元線L-BL、R-BL時，依鐵電層4之極化作用而導通通道區，使得資料'0000…'可被寫入記憶胞元中。

第48圖為依照與本發明一致的實施例之半導體記憶元件之2n位元資料寫入操作之圖示。

在2n位元資料的寫入模式中，施加負讀取電壓-Vrd至被選擇的字元線WL<0>，並施加接地電壓至未被選擇的字元線WL<1>、WL<2>。負讀取電壓-Vrd具有與讀取電壓Vrd一樣大小的絕對值，且絕對值為具有反相位之電壓值。施加寫入電壓VW1~VWn之一至連接至單元n位元胞元C之成對位元線L-BL、R-BL。

施加寫入電壓VW1~VWn之一至該成對位元線L-BL、R-BL之N型汲極/源極區2、3，以儲存期望的資料。例如，施加小於門檻電壓Vc之電壓至偶數位元線L-BL，使得資料"0"保留記憶胞元之L-n位元儲存單元10中，及寫入資料"1"於R-n位元儲存單元20中。

第49圖為依照與本發明一致的實施例之半導體記憶 元件之電流感測放大器陣列與參考單元之圖示。

半導體記憶元件包含類比處理器400、數位/類比(D/A)轉換器410、感測放大器陣列500、數位處理器510及參考單元REF(0)~REF(n)。寫入電壓驅動單元包含類比處理器400與D/A轉換器410。資料感測單元包含感測放大器陣列500、數位處理器510及參考單元REF(0)~REF(n)。

類比處理器400輸出類比信號至D/A轉換器410中。D/A轉換器410轉換自類比處理器400所接收之類比信號為數位信號，以便產生2n寫入(再儲存)電壓VW0~VWn至資料匯流排DB中。

感測放大器陣列500包含2n-1感測放大器S/A。該等複數感測放大器器S/A比較並放大自資料匯流排DB所施加之資料電流值Idata，該資料匯流排DB具有參照從參考單元REF(0)~REF(n)所施加之參考準位電流Iref(0)~Iref(m)。

感測放大器S/A需要用於感測讀取模式中2n資料之2n-1參考準位電流Iref(0)~Iref(m)。因此，感測放大器S/A係一對一連接至2n-1個參考單元REF(0)~REF(n)。數位處理器510輸出從感測放大器陣列500所接收之數位信號。

第50圖為第49圖之感測放大器S/A之電路圖。

感測放大器S/A包含預充電單元501與放大單元502。預充電單元501包含PMOS電晶體P9~P11，其具有共同閘極，用以接收等化的信號SEQ。PMOS電晶體P9、P10係連接於電源電壓端VDD與輸出端OUT、/OUT之間。PMOS電晶體P11係連接於輸出端OUT、/OUT之間。當啟動等化信 號SEQ時，預充電單元501使輸出端OUT、/OUT相等。

放大單元502包含PMOS電晶體P12、P13及形成跨接閂鎖放大器之NMOS電晶體N16~N19。PMOS電晶體P12與NMOS電晶體N16~N18係於電源電壓VDD端與接地電壓端GND之間串聯連接。PMOS電晶體P13與NMOS電晶體N17、N19係於電源電壓VDD端與接地電壓端GND之間串聯連接。

PMOS電晶體P12與NMOS電晶體N16之共同閘極係連接至輸出端/OUT。PMOS電晶體P13與NMOS電晶體N17之共同閘極係連接至輸出端OUT。

NMOS電晶體N18、N19具有共同閘極，以接收感測放大致能信號SEN。從感測放大器S/A輸出之資料電流Idata係施加至資料匯流排DB。從感測放大器S/A輸出之參考準位電流Iref係施加至參考單元REF。

第51圖為依照與本發明一致的實施例之半導體記憶元件之讀取操作之時序圖。

在t1期間，被選擇的字元線WL<0>從接地準位GND轉換為讀取電壓Vrd準位，及位元線L-BL轉換接地準位GND為感測偏壓Vsen準位，以感測R-n位元資料。感測放大器S/A感測並放大通過位元線L-BL之胞元感測電流Isen之值，並讀取及儲存位元線R-BL之胞元資料在暫存器REG中。

在t2期間，被選擇的字元線WL<0>從接地準位GND轉換為讀取電壓Vrd準位，及位元線R-BL轉換接地準位 GND為感測偏壓Vsen準位，以感測L-n位元資料。感測放大器S/A感測並放大通過位元線R-BL之胞元感測電流Isen之值，並讀取及儲存位元線L-BL之胞元資料在暫存器REG中。

第52圖為依照與本發明一致的實施例之半導體記憶元件之讀取/更新操作之時序圖。

在t1期間，被選擇的字元線WL<0>從接地準位GND轉換為讀取電壓Vrd準位，及位元線L-BL轉換接地準位GND為感測偏壓Vsen準位。感測放大器S/A感測並放大通過被選擇列之所有胞元中之位元線L-BL之胞元感測電流Isen之值，並讀取及儲存位元線R-BL之胞元資料於暫存器REG中。

在t2期間，被選擇的字元線WL<0>從接地準位GND轉換為讀取電壓Vrd準位，及位元線R-BL轉換接地準位GND為感測偏壓Vsen準位。感測放大器S/A感測並放大通過被選擇之在所有胞元中的位元線R-BL之胞元感測電流Isen之值，並讀取及儲存位元線L-BL之胞元資料於暫存器REG中。

在t3期間，字元線WL<0>從讀取電壓Vrd準位轉換為電源電壓VDD準位，及位元線L-BL或位元線R-BL轉換感測偏壓Vsen準位為讀取電壓Vrd或接地電壓GND準位。因此，資料'0'可被寫入至被選擇列之所有胞元中。

在t4期間，被選擇的字元線WL<0>從電源電壓VDD準位轉換為負讀取電壓-Vrd準位，及位元線L-BL或位元線 R-BL維持在接地電壓GND準位。儲存於暫存器REG中之資料係再寫入及再儲存於記憶胞元中，或可寫入新施加的外部資料。

由於資料'0'預先於t3期間寫入，故資料'0'維持於t4期間中，且2n位元資料係依寫入電壓VW1~VWn而寫入。

第53圖為依照與本發明一致的實施例之半導體記憶元件之胞元陣列之圖示。

胞元陣列包含以列方向配置之複數字元線WL。複數位元線BL係以垂直於複數字元線WL的方式(以行方向)配置。複數單元胞元C各配置於一區域中，其中複數字元線WL係與複數位元線BL相交。

奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係架構以儲存R-位元。偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>係架構以儲存L位元。奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係與偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>各於不同層中交替配置。當一個單元胞元C連接至二條位元線BL時，可防止位元線BL之區域增加。

亦即，偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>於奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>之上或下層中形成。奇數位元線BL<1>、BL<3>、BL<5>、BL<7>、BL<9>係於偶數位元線BL<0>、BL<2>、BL<4>、BL<6>、BL<8>之上或下層中形成。

單元n位元胞元C於不同層中包含配置字元線WL與 二條位元線BL。例如，單元胞元C包含字元線WL<0>、透過位元線接觸部BLC連接之偶數位元線L-BL<2>與奇數位元線R-BL<3>。

如上所述，依照與本發明一致之實施例，應用於DRAM中具有非揮發性特性之1T-FET型鐵電記憶胞元，以給定週期執行更新操作，以重新儲存降低胞元資料並改善資料保持特性，而不會破壞更新資料，即使在關閉電力電源時。

應用於DRAM中具有非揮發性特性之1T-FET型鐵電記憶胞元，儲存雙重位元於單元胞元中，藉以降低胞元區域。

應用於DRAM中具有非揮發性特性之1T-FET型鐵電記憶胞元，儲存2n位元於單元胞元中，藉以降低胞元區域。

1T-FET型鐵電記憶胞元以包含導通/截止電力來源之時間的資料保持時間，不執行更新操作頻率，藉以降低電力消耗並改善性能。

1T-FET型鐵電記憶胞元依儲存於非揮發性暫存器中之參數資訊，執行更新操作，以便維持更新資訊，即使當關閉電力來源時。

與本發明一致之具體實施例係如上說明，但不侷限於此。各種改變與等效實施例均為可行的。本發明並不侷限在此所述之沈積、蝕刻研磨、及圖案化步驟的類型。此外，本發明也不侷限於各種特定半導體元件之類型。例如，本發明可具體實施於動態隨機存取記憶體(DRAM)元件或非揮發性記憶元件中。在此所揭示之其它附加、替代或修改均是顯而易見的，並可以接下來主張之申請專利範圍之範 圍來界定。

1‧‧‧P型區基板

2‧‧‧N型汲極區

3‧‧‧N型源極區

4‧‧‧鐵電層

5‧‧‧字元線

6‧‧‧緩衝絕緣層

10‧‧‧左位元儲存單元

20‧‧‧右位元儲存單元

100‧‧‧焊墊陣列

110‧‧‧更新控制單元

111‧‧‧更新控制器

112‧‧‧更新計數器

120‧‧‧列位址暫存器

130‧‧‧列時序邏輯

140‧‧‧列解碼器

150‧‧‧胞元陣列

160‧‧‧讀取/寫入控制單元

170‧‧‧行解碼器

180‧‧‧行位址暫存器

190‧‧‧行時序邏輯

200‧‧‧更新狀態資訊暫存器

210‧‧‧寫入驅動器

220‧‧‧輸入/輸出邏輯

230‧‧‧I/O暫存器

240‧‧‧I/O緩衝器

250‧‧‧I/O接腳

300‧‧‧系統控制器

400‧‧‧列位址解碼器單元

410‧‧‧電壓供應單元

430‧‧‧字元線驅動單元

500‧‧‧行選擇單元

501‧‧‧預充電單元

502‧‧‧放大單元

510‧‧‧等化單元

520‧‧‧暫存器單元

530‧‧‧拉升單元

540‧‧‧放大單元

550‧‧‧放大啟動控制單元

560、562‧‧‧負載單元

570、572‧‧‧偏壓控制單元

580‧‧‧寫入控制單元

Vrd‧‧‧字元線讀取電壓

BL‧‧‧最大量之位元線

t0~t3‧‧‧期間

REF‧‧‧更新信號

REF_EN‧‧‧更新致能信號

RAS‧‧‧ras信號

CAS‧‧‧cas信號

R/W‧‧‧讀取/寫入命令

CA‧‧‧計數位址

RADD‧‧‧列位址

RWCON‧‧‧讀取/寫入控制信號

W/D‧‧‧寫入驅動器

S/A‧‧‧感測放大器

C/S‧‧‧行選擇信號

OE‧‧‧輸出致能信號

W‧‧‧寫入命令

GND‧‧‧接地電壓

Vsen‧‧‧感測偏壓

C‧‧‧單元胞元

VDD‧‧‧電源電壓

Vc‧‧‧門檻電壓

-Vrd‧‧‧負讀取電壓

REG‧‧‧暫存器

BLC‧‧‧位元線接觸點

N1~N15‧‧‧NMOS電晶體

V1_C、V2_C、V3_C‧‧‧電壓控制信號

V1‧‧‧第一電壓

V2‧‧‧第二電壓

V3‧‧‧第三電壓

IV1‧‧‧反相器

ENB‧‧‧致能信號

IO、/IO‧‧‧輸入/輸出線

OUT、/OUT‧‧‧輸出終端

YS‧‧‧行選擇信號

P1~P8‧‧‧PMOS電晶體

SEQ‧‧‧感測放大器等化信號

VCLMP‧‧‧箝位電壓

Iref‧‧‧參考電流

OUT‧‧‧輸出終端

WCS‧‧‧寫入控制信號

Vload‧‧‧負載電壓

Vref‧‧‧參考電壓

Icell‧‧‧位元線電流

YS‧‧‧行選擇信號

WL‧‧‧字元線

Isen‧‧‧胞元感測電流

Iref(0)~Iref(m)‧‧‧參考準位電流

DB‧‧‧資料匯流排

VW1~VWn‧‧‧寫入電壓

REF(0)~REF(n)‧‧‧參考單元

第1圖係表示半導體記憶元件的截面圖。

第2a及2b圖係表示半導體記憶元件之讀取模式的位元線電流之曲線圖。

第3圖係半導體記憶元件之寫入週期操作的時序圖。

第4圖係半導體記憶元件之更新週期操作的時序圖。

第5圖係本發明之半導體記憶元件的表示圖。

第6圖係表示本發明之半導體記憶元件的資料保持特性的曲線圖。

第7圖係本發明之半導體記憶元件的胞元陣列之平面圖。

第8圖本發明之半導體記憶元件的胞元陣列結構及讀取操作之表示圖。

第9圖係本發明之半導體記憶元件的胞元陣列結構及資料'0'寫入操作之表示圖。

第10圖係本發明之半導體記憶元件的胞元陣列結構及資料'1'寫入操作之表示圖。

第11圖係本發明之半導體記憶元件的讀取操作之時序圖。

第12圖係本發明之半導體記憶元件的寫入操作之時序圖。

第13圖係本發明之半導體記憶元件的胞元陣列之表示圖。

第14圖係本發明之半導體記憶元件的胞元陣列結構、寫入驅動單元、感測放大器及暫存器的表示圖。

第15圖係表示本發明之半導體記憶元件的列解碼器之電路圖。

第16圖係表示本發明之第15圖的列解碼器之操作的波形圖。

第17圖係本發明之第14圖的寫入驅動單元及感測放大器之電路圖。

第18圖係本發明之第17圖的寫入驅動單元及感測放大器之波形圖。

第19圖係本發明之半導體記憶元件的說明圖。

第20圖係本發明之半導體記憶元件的資料'00'寫入操作之說明圖。

第21圖係本發明之半導體記憶元件的資料'01'寫入操作之說明圖。

第22圖係本發明之半導體記憶元件的資料'10'寫入操作之說明圖。

第23圖係本發明之半導體記憶元件的資料'11'寫入操作之說明圖。

第24圖係本發明之半導體記憶元件的左位元資料之讀取操作的說明圖。

第25圖係本發明之半導體記憶元件的右位元資料之讀取操作的說明圖。

第26圖係本發明之半導體記憶元件的寫入週期之時 序圖。

第27圖係本發明之半導體記憶元件的更新週期之時序圖。

第28圖係說明本發明之半導體記憶元件的胞元陣列的俯視圖。

第29圖係本發明之半導體記憶元件的胞元陣列結構及R-bit資料讀取操作的說明圖。

第30圖係本發明之半導體記憶元件的胞元陣列結構及左位元資料讀取操作的說明圖。

第31圖係本發明之半導體記憶元件的資料'0000…'寫入操作之說明圖。

第32圖係本發明之半導體記憶元件的資料'0101…'寫入操作之說明圖。

第33圖係本發明之半導體記憶元件的資料'1010…'寫入操作之說明圖。

[0001]第34圖係本發明之半導體記憶元件的資料'1111…'寫入操作之說明圖。

第35圖係表示本發明之半導體記憶元件的讀取操作之時序圖。

第36圖係表示本發明之半導體記憶元件的寫入操作之時序圖。

第37圖係本發明之半導體記憶元件的胞元陣列的表示圖。

第38圖係本發明之半導體記憶元件的表示圖。

第39圖係本發明之半導體記憶元件的n-bit儲存胞元之寫入位準的說明圖。

第40圖係本發明之半導體記憶元件的n-bit儲存胞元之感測電流位準的說明圖。

第41圖係本發明之半導體記憶元件的低資料寫入操作的說明圖。

第42圖係本發明之半導體記憶元件的2n-bit寫入操作的說明圖。

第43圖係本發明之半導體記憶元件的寫入週期操作之時序圖。

第44圖係本發明之半導體記憶元件的胞元陣列之平面圖。

第45圖係本發明之半導體記憶元件的胞元陣列結構及右nbit資料讀取操作的說明圖。

第46圖係本發明之半導體記憶元件的胞元陣列結構及左nbit資料讀取操作的說明圖。

第47圖係本發明之半導體記憶元件的低資料寫入操作的說明圖。

第48圖係本發明之半導體記憶元件的2n-bit資料寫入操作之表示圖。

第49圖係本發明之半導體記憶元件的電流感測放大器陣列及參考單元之表示圖。

第50圖係表示本發明之第49圖的感測放大器之電路圖。

第51圖係表示本發明之半導體記憶元件的讀取操作之時序圖。

第52圖係表示本發明之半導體記憶元件的寫入操作之時序圖。

第53圖係本發明之半導體記憶元件的胞元陣列之表示圖。

100‧‧‧焊墊陣列

110‧‧‧更新控制單元

111‧‧‧更新控制器

112‧‧‧更新計數器

120‧‧‧列位址暫存器

130‧‧‧列時序邏輯

140‧‧‧列解碼器

150‧‧‧胞元陣列

160‧‧‧讀取/寫入控制單元

170‧‧‧行解碼器

180‧‧‧行位址暫存器

190‧‧‧行時序邏輯

200‧‧‧更新狀態資訊暫存器

210‧‧‧寫入驅動器

220‧‧‧輸入/輸出邏輯

230‧‧‧I/O暫存器

240‧‧‧I/O緩衝器

250‧‧‧I/O接腳

300‧‧‧系統控制器

Claims (8)

1. 一種半導體記憶元件，包含：形成於基板中之P型通道區、N型汲極區及N型源極區；鐵電層，形成於該P型通道區上方；及字元線，形成於該鐵電層上方，其中當取決於該鐵電層之極性狀態造成該P型通道區不同通道電阻、施加正讀取電壓至該字元線及施加感測偏壓至該N型汲極區與該N型源極區之一時，藉由取決於該鐵電層之極性狀態差異之胞元感測電流值來執行資料讀取操作；資料寫入操作係藉由施加電壓至該字元線、該N型汲極區及該N型源極區而執行，以改變該鐵電層之極性；及當高態資料被寫入該鐵電層時，施加負讀取電壓至該字元線及施加該正讀取電壓至該N型汲極區與該N型源極區。
2. 如申請專利範圍第1項之半導體記憶元件，其中將該N型汲極區與該N型源極區之電壓的最大或最小值設定為導通或截止該P型通道區之讀取電壓的電壓值。
3. 如申請專利範圍第1項之半導體記憶元件，其中當低態 資料寫入該鐵電層中時，施加電源電壓至該字元線及施加接地電壓至該N型汲極區與該N型源極區。
4. 一種具有鐵電元件之半導體記憶元件，該半導體記憶元件包含：1-T FET型記憶胞元；及複數偶數位元線及奇數位元線，其以垂直於複數字元線的方式配置，該等偶數與奇數位元線係交替配置，其中該記憶胞元係連接於該等複數偶數位元線與該等複數奇數位元線之一對相鄰偶數/奇數位元線之間，並架構成藉由感測該鐵電層之極性來感測該記憶胞元之資料電流，該鐵電層之極性係取決於對應的字元線與該對偶數/奇數位元線之電壓而改變，並藉由改變取決於施加至該對應的字元線與該對偶數/奇數位元線之複數寫入電壓的該鐵電層之極性，儲存2n位元資料(n為自然數)；其中該記憶胞元包含：形成在基板中，連接至該對相鄰偶數/奇數位元線之一條位元線的P型通道區與N型汲極區，及連接至該對相鄰偶數/奇數位元線之其他位元線的N型源極區；該鐵電層形成於該P型通道區上方；及該對應的字元線形成於該鐵電層上方，其中當取決於該鐵電層之極性狀態造成該P型通道區不同通道電阻、施加正讀取電壓至該對應的字元線及施加感測偏壓至該N型汲極區與該N型源極區之一時，藉由取決於該鐵電層之極性狀態差異之胞元感測電流值來 執行資料讀取操作；及當高態資料被寫入該鐵電層時，施加負讀取電壓至該字元線及施加該正讀取電壓至該N型汲極區與該N型源極區。
5. 如申請專利範圍第4項之半導體記憶元件，其中更包含：寫入電壓驅動單元，架構成供應該等複數寫入電壓至該對偶數/奇數位元線；及資料感測單元，架構成取決於施加至該字元線與該對偶數/奇數位元線之電壓感測資料電流。
6. 如申請專利範圍第4項之半導體記憶元件，其中該寫入電壓驅動單元包含：類比處理器，架構成輸出類比信號；及D/A轉換器，架構成轉換該類比處理器之輸出信號為數位信號，以便輸出複數寫入電壓。
7. 如申請專利範圍第4項之半導體記憶元件，其中該資料感測單元包含：感測放大器陣列，架構成比較並簡化具有資料電流之複數參考準位電流；數位處理器，架構成輸出該感測放大器陣列之輸出信號；及複數參考單元，每一單元係架構成產生該等複數參考準位電流。
8. 如申請專利範圍第4項之半導體記憶元件，其中該記憶 胞元包含：左n位元儲存單元，架構成儲存通過該等偶數位元線所施加的左n-位元資料；及右n位元儲存單元，架構成儲存通過該等奇數位元線所施加的右n-位元資料。