KR101004566B1 - 강유전체 소자를 적용한 반도체 메모리 장치 및 그 리프레쉬 방법 - Google Patents

강유전체 소자를 적용한 반도체 메모리 장치 및 그 리프레쉬 방법 Download PDF

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Abstract

본 발명은 강유전체 소자를 적용한 반도체 메모리 장치 및 그 리프레쉬 방법에 관한 것으로서, 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀을 DRAM에 적용하여 하나의 단위 셀에 이중(Dual)-비트(Bit)를 저장할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역, 채널영역의 상부에 형성된 강유전체층과, 강유전체층의 상부에 형성된 워드라인을 포함하고, 강유전체층의 극성 상태에 따라 채널영역에 서로 다른 채널 저항이 유도되는 1-T FET형 메모리 셀을 포함하는 반도체 메모리 장치에 있어서, 로오 방향으로 배열된 복수개의 워드라인, 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인, 및 복수개의 워드라인과 수직한 방향으로 배열되며, 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인을 포함하고, 메모리 셀은 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되어, 워드라인과 짝수/홀수 비트라인 쌍에 인가되는 각각의 전압에 따라 강유전체층의 극성이 변화되어 이중-비트 데이터의 리드/라이트가 이루어진다.

Description

강유전체 소자를 적용한 반도체 메모리 장치 및 그 리프레쉬 방법{Semiconductor memory device using ferroelectric device and method for refresh thereof}
도 1은 본 발명에 따른 반도체 메모리 장치의 셀 단면도.
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 저장 위치를 설명하기 위한 도면.
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 '00' 라이트 동작을 설명하기 위한 도면.
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 '01' 라이트 동작을 설명하기 위한 도면.
도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 '10' 라이트 동작을 설명하기 위한 도면.
도 6은 본 발명에 따른 반도체 메모리 장치의 데이터 '11' 라이트 동작을 설명하기 위한 도면.
도 7은 본 발명에 따른 반도체 메모리 장치의 레프트(Left)-비트 데이터의 리드 동작을 설명하기 위한 도면.
도 8은 본 발명에 따른 반도체 메모리 장치의 라이트(Right)-비트 데이터의 리드 동작을 설명하기 위한 도면.
도 9a 및 도 9b는 본 발명에 따른 반도체 메모리 장치의 리드 모드에서의 비트라인 전류를 나타낸 그래프.
도 10은 본 발명에 따른 반도체 메모리 장치의 라이트 사이클 동작 타이밍도.
도 11은 본 발명에 따른 반도체 메모리 장치의 리프레쉬 사이클 동작 타이밍도.
도 12는 본 발명에 따른 반도체 메모리 장치의 전체 구성도.
도 13은 본 발명에 따른 반도체 메모리 장치의 데이터 유지 특성을 설명하기 위한 그래프.
도 14는 본 발명에 따른 반도체 메모리 장치의 셀 어레이에 관한 평면도.
도 15는 본 발명에 따른 반도체 메모리 장치의 셀 어레이 구조 및 라이트-비트 데이터 리드 동작을 설명하기 위한 도면.
도 16은 본 발명에 따른 반도체 메모리 장치의 셀 어레이 구조 및 레프트-비트 데이터 리드 동작을 설명하기 위한 도면.
도 17은 본 발명에 따른 반도체 메모리 장치의 '0000...' 라이트 동작을 설명하기 위한 도면.
도 18은 본 발명에 따른 반도체 메모리 장치의 '0101...' 라이트 동작을 설명하기 위한 도면.
도 19는 본 발명에 따른 반도체 메모리 장치의 '1010...' 라이트 동작을 설 명하기 위한 도면.
도 20은 본 발명에 따른 반도체 메모리 장치의 '1111...' 라이트 동작을 설명하기 위한 도면.
도 21은 본 발명에 따른 반도체 메모리 장치의 리드 동작에 관한 타이밍도.
도 22는 본 발명에 따른 반도체 메모리 장치의 라이트 동작에 관한 타이밍도.
도 23은 본 발명에 따른 반도체 메모리 장치의 셀 어레이에 관한 다른 실시예.
도 24는 본 발명에 따른 반도체 메모리 장치의 셀 어레이 구조 및 라이트 구동부, 센스앰프에 관한 구성도.
도 25는 본 발명에 따른 반도체 메모리 장치의 로오 디코더에 관한 회로도.
도 26은 도 25의 로오 디코더에 관한 동작 파형도.
도 27은 도 24의 라이트 구동부 및 센스앰프에 관한 상세 회로도.
도 28은 도 27의 라이트 구동부 및 센스앰프에 관한 동작 파형도.
본 발명은 강유전체 소자를 적용한 반도체 메모리 장치 및 그 리프레쉬 방법에 관한 것으로서, 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀을 DRAM에 적용하는 기술을 개시한다.
일반적으로 디램(DRAM)은 휘발성 메모리로서 데이터를 저장하기 위해서는 전력 공급이 지속 되어야 한다. 전력이 순간적으로 끊어지게 되면 램(RAM)이 지니고 있던 데이터가 손실될 수 있다. 이는 디램의 메모리 셀이 충전된 전력을 보관하는 작은 충전자 중심으로 설계되었기 때문이다. 이 충전자들은 매우 작은 충전지와 같은 것으로 계속 재충전이 되지 않으며 미리 충전된 전력마저도 잃게 된다.
리프레쉬(Refresh) 동작이란, 바로 이러한 메모리 칩 안에 있는 메모리 셀의 재충전 과정을 말하는 것으로, 한 번의 리프레쉬 사이클마다 한 열(Row)의 메모리 셀이 충전될 수가 있다. 이러한 리프레쉬 동작은 시스템의 메모리 제어에 의해 이루어지나 몇몇 칩들은 자가 리프레쉬 동작을 할 수 있도록 설계되어 있다.
예를 들어, 디램 칩의 경우 자가 리프레쉬 회로를 가지고 있어 CPU(Central Processing Unit)나 외부 리프레쉬 회로의 개입 없이 자생적으로 리프레쉬를 할 수 있도록 하는 기술이 개시된 바 있다. 이러한 자가 리프레쉬 방식은 전력 소모를 현저히 줄여주어 휴대용 컴퓨터에 자주 쓰이게 된다.
이러한 종래의 디램은 휘발성이면서 리프레쉬 주기가 짧기 때문에 리프레쉬 동작을 자주 수행하게 된다. 이에 따라, 리프레쉬 동작으로 인한 전력 소모가 크고 동작 성능이 저하된다.
한편, 일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
이러한 종래의 불휘발성 강유전체 메모리 장치의 1T1C(1-Transistor 1-Capacitor) 형 단위 셀은, 워드라인의 상태에 따라 스위칭 동작하여 비트라인과 불휘발성 강유전체 커패시터를 연결시키는 하나의 스위칭 소자와, 스위칭 소자의 일단과 플레이트 라인 사이에 연결된 하나의 불휘발성 강유전체 캐패시터를 구비하여 이루어진다. 여기서, 종래의 불휘발성 강유전체 메모리 장치의 스위칭 소자는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.
본 발명은 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀을 DRAM에 적용하여 하나의 단위 셀에 이중(Dual)-비트(Bit)를 저장함으로써 셀 면적을 반으로 줄일 수 있도록 하는데 그 목적이 있다.
그리고, 본 발명은 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀이 적용된 DRAM에서 전원의 오프시에도 리프레쉬 정보를 잃지 않으며 데이터 유지(Retention) 특성을 향상시킬 수 있도록 하는데 그 목적이 있다.
또한, 본 발명은 전원의 오프시 비휘발성 레지스터에 저장된 파라미터 정보 에 따라 리프레쉬 동작을 수행함으로써 전원의 오프시에도 리프레쉬 정보를 유지할 수 있도록 하는데 그 목적이 있다.
또한, 본 발명은 불휘발성 특성을 가지므로 전원의 온/오프 시간을 합하여 전체 데이터 유지 시간으로 설정하게 되어 리프레쉬 동작을 자주 수행하지 않도록 함으로써 전력 소모를 감소시키고 동작성능을 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 강유전체 소자를 적용한 반도체 메모리 장치는, 기판상에 형성된 채널영역; 채널영역의 양단에 형성된 드레인 영역 및 소스 영역; 채널영역의 상부에 형성된 강유전체층; 및 강유전체층의 상부에 형성된 워드라인을 포함하고, 강유전체층의 극성 상태에 따라 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀을 포함하는 반도체 메모리 장치에 있어서, 제 1 드레인/소스 영역을 통해 인가되는 레프트-비트 데이터를 저장하기 위한 레프트-비트 저장부; 및 제 2 드레인/소스 영역을 통해 인가되는 라이트-비트 데이터를 저장하기 위한 라이트-비트 저장부를 포함하고, 워드라인에 리드전압이 인가되고 제 1 드레인/소스 영역 및 제 2 드레인/소스 영역 중 하나의 영역에 센싱 바이어스 전압이 인가된 상태에서 강유전체층의 극성 상태에 따라 달라지는 셀 센싱 전류 값을 센싱하여 이중-비트 데이터의 리드 동작이 이루어지며, 워드라인과 상기 제 1드레인/소스 영역 및 제 2 드레인/소스 영역에 인가되는 전압에 따라 강유전체층의 극성이 변화되어 이중-비트 데 이터의 라이트 동작이 이루어지는 것을 특징으로 한다.
그리고, 본 발명은 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 채널영역의 상부에 형성된 강유전체층; 강유전체층의 상부에 형성된 워드라인을 포함하고, 강유전체층의 극성 상태에 따라 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀을 포함하는 반도체 메모리 장치에 있어서, 로오 방향으로 배열된 복수개의 워드라인; 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인; 및 복수개의 워드라인과 수직한 방향으로 배열되며, 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인을 포함하고, 메모리 셀은 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되어, 워드라인과 짝수/홀수 비트라인 쌍에 인가되는 각각의 전압에 따라 강유전체층의 극성이 변화되어 이중-비트 데이터의 리드/라이트가 이루어짐을 특징으로 한다.
그리고, 본 발명은 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 채널영역의 상부에 형성된 강유전체층; 강유전체층의 상부에 형성된 워드라인을 포함하고, 강유전체층의 극성 상태에 따라 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀; 로오 방향으로 배열된 복수개의 워드라인; 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인; 복수개의 워드라인과 수직한 방향으로 배열되며, 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인; 및 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 특정 리프레쉬 주기로 리프레쉬 동작을 수 행하는 리프레쉬 제어 수단을 포함하고, 메모리 셀은 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되어, 워드라인과 짝수/홀수 비트라인 쌍에 인가되는 각각의 전압에 따라 강유전체층의 극성이 변화되어 이중-비트 데이터의 리드/라이트가 이루어짐을 특징으로 한다.
그리고, 본 발명의 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법은, 로오 방향으로 배열된 복수개의 워드라인; 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인; 복수개의 워드라인과 수직한 방향으로 배열되며, 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인; 및 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 채널영역의 상부에 형성된 강유전체층; 강유전체층의 상부에 형성된 워드라인을 포함하고, 복수개의 비트라인 중 서로 인접한 비트라인 쌍 사이에 연결되어 워드라인과 비트라인 쌍에 인가되는 전압에 따라 강유전체층의 극성이 변화되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀을 포함하고, 메모리 셀은 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되어, 워드라인과 짝수/홀수 비트라인 쌍에 인가되는 각각의 전압에 따라 강유전체층의 극성이 변화되어 이중-비트 데이터의 리드/라이트가 이루어지는 반도체 메모리 장치에 있어서, 1T-FET 형 메모리 셀의 채널영역에 서로 다른 채널 저항을 유도하여 데이터를 리드/라이트하는 단계; 및 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 특정 리프레쉬 주기로 메모리 셀의 데이터를 리프레쉬 하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 셀 단면도이다.
본 발명의 1-T(One-Transistor) FET(Field Effect Transistor)형 강유전체 메모리 셀은 P형영역 기판(1) 상에 메모리 셀의 P형 채널영역과, N형 드레인영역(2) 및 N형 소스영역(3)이 형성된다. 그리고, 채널 영역의 상부에 강유전체층(Ferroelectric layer;4)이 형성되고, 강유전체층(4)의 상부에 워드라인(5)이 형성된다.
여기서, 공정의 안정화를 위해 채널 영역과 강유전체층(4)의 사이에 버퍼 절연층(6)을 형성할 수도 있다. 즉, 버퍼 절연층(6)은 채널 영역과 강유전체층(4) 사이의 공정적 및 재료적인 차이점을 극복하기 위해 형성된다.
이러한 구성을 갖는 반도체 메모리 장치는 강유전체층(4)의 분극(Polarization) 극성 상태에 따라 메모리 셀의 채널 저항이 달리지는 특성을 이용하여 데이터를 리드/라이트 한다.
즉, 강유전체층(4)의 극성이 채널에 양(+)의 전하를 유도할 경우 메모리 셀은 고저항 채널 상태가 되어 오프된다. 반대로, 강유전체층(4)의 극성이 채널에 음(-)의 전하를 유도할 경우 메모리 셀은 저저항 채널 상태가 되어 턴온된다. 이와 같이, 강유전체 메모리 셀은 강유전체층(4)의 분극 극성 종류를 선택하여 셀에 데이터를 라이트 함으로써 비휘발성 메모리 셀이 된다.
도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 저장 위치를 설명하기 위한 도면이다.
본 발명의 1-T(One-Transistor) FET(Field Effect Transistor)형 강유전체 메모리 셀은 1비트를 저장하는 레프트(Left)-비트(Bit) 저장부(10)와, 1비트를 저장하는 라이트(Rihgt)-비트(Bit) 저장부(20)를 포함하여 하나의 단위 셀에 이중(Dual)-비트(Bit)를 저장할 수 있게 된다. 이하에서는, 설명의 편의성을 위해 레프트-비트를 'L-비트'라 하고, 라이트-비트를 'R-비트'라 명명하기로 한다.
단위 셀의 채널영역을 기준으로 하여 왼쪽 부분에 배치된 강유전체층(4)과 채널영역을 L-비트 저장부(10)라 하여 데이터 '1' 또는 데이터 '0'을 저장한다. 그리고, 단위 셀의 채널영역을 기준으로 하여 오른쪽 부분에 배치된 강유전체층(4)과 채널영역을 R-비트 저장부(20)라 하여 데이터 '1' 또는 데이터 '0'을 저장한다.
여기서, L-비트 저장부(10)에 저장된 데이터를 리드할 경우에는 N형 영역(2)이 소스 영역으로 작용하고, N형 영역(3)이 드레인 영역으로 작용하게 된다. 그리고, R-비트 저장부(20)에 저장된 데이터를 리드할 경우에는 N형 영역(3)이 소스 영역으로 작용하고, N형 영역(2)이 드레인 영역으로 작용하게 된다. 이에 따라, 하나의 N형 영역(2,3)은 드레인 영역이 될 수도 있고 소스 영역이 될 수도 있다. 따라서, 메모리 셀의 라이트 동작시에는 L-비트 저장부(10)와, R-비트 저장부(20)에 동시에 데이터를 라이트할 수 있지만, 리드 동작시에는 L-비트 저장부(10)와, R-비트 저장부(20)에 저장된 데이터를 동시에 리드할 수 없게 된다.
그리고, L-비트 저장부(10)는 소스 영역으로 작용하는 N형 영역(2)과 게이트 영역(채널영역) 사이에 가해지는 전압에 의해 강유전체층(4)의 극성이 바뀌는 영역을 유효 데이터 저장 영역으로 설정한다. 또한, R-비트 저장부(20)는 소스 영역으로 작용하는 N형 영역(3)과 게이트 영역(채널영역) 사이에 가해지는 전압에 의해 강유전체층(4)의 극성이 바뀌는 영역을 유효 데이터 저장 영역으로 설정한다.
즉, L-비트 저장부(10)와, R-비트 저장부(20) 사이의 영역에는 채널 바이어스 전압이 약하게 인가되기 때문에 의도된 데이터가 리드 또는 라이트 되지 않으며 데이터의 리드/라이트 동작에 영향을 미치지 않는 무효 데이터가 저장된다. 이러한 L-비트 저장부(10)와, R-비트 저장부(20)에 해당하는 저장 영역의 폭은 드레인/소스 영역에 인가되는 바이어스 전압의 크기에 따라 충분히 변경 가능하다.
도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 '00' 라이트 동작을 설명하기 위한 도면이다.
L-비트 저장부(10)에 데이터 '0', R-비트 저장부(20)에 데이터 '0'을 저장하기 위해서는 워드라인(5)에 전원전압 VDD을 인가한다. 그리고, N형 드레인/소스영역(2,3)에 모두 그라운드 전압 GND을 인가한다. 이러한 경우 강유전체(4)의 극성에 따라 채널영역에 음의 전하가 유도되어 데이터 '00'을 라이트할 수 있게 된다.
도 4는 본 발명에 따른 반도체 메모리 장치의 데이터 '01' 라이트 동작을 설명하기 위한 도면이다.
L-비트 저장부(10)에 데이터 '0', R-비트 저장부(20)에 데이터 '1'을 각각 저장하기 위해서는 워드라인(5)에 음의 리드전압 -Vrd을 인가한다. 그리고, N형 드레인/소스영역(2)에 그라운드 전압 GND을 인가하고, N형 드레인/소스영역(3)에 양의 리드전압 Vrd을 인가한다.
이러한 경우 강유전체(4)의 극성에 따라 L-비트 저장부(10)의 채널영역에 음의 전하가 유도되어 데이터 '0'을 라이트할 수 있게 된다. 그리고, 강유전체(4)의 극성에 따라 R-비트 저장부(20)의 채널영역에 양의 전하가 유도되어 데이터 '1'을 라이트할 수 있게 된다.
도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 '10' 라이트 동작을 설명하기 위한 도면이다.
L-비트 저장부(10)에 데이터 '1', R-비트 저장부(20)에 데이터 '0'을 저장하기 위해서는 워드라인(5)에 음의 리드전압 -Vrd을 인가한다. 그리고, N형 드레인/소스영역(2)에 양의 리드전압 Vrd을 인가하고, N형 드레인/소스영역(3)에 그라운드 전압 GND을 인가한다.
이러한 경우 강유전체(4)의 극성에 따라 L-비트 저장부(10)의 채널영역에 양의 전하가 유도되어 데이터 '1'을 라이트할 수 있게 된다. 그리고, 강유전체(4)의 극성에 따라 R-비트 저장부(20)의 채널영역에 음의 전하가 유도되어 데이터 '0'을 라이트할 수 있게 된다.
도 6은 본 발명에 따른 반도체 메모리 장치의 데이터 '11' 라이트 동작을 설명하기 위한 도면이다.
L-비트 저장부(10)에 데이터 '1', R-비트 저장부(20)에 데이터 '1'을 저장하기 위해서는 워드라인(5)에 음의 리드전압 -Vrd을 인가한다. 그리고, N형 드레인/ 소스영역(2,3)에 모두 양의 리드전압 Vrd을 인가한다. 이러한 경우 강유전체(4)의 극성에 따라 채널영역에 양의 전하가 유도되어 데이터 '11'을 라이트할 수 있게 된다.
도 7은 본 발명에 따른 반도체 메모리 장치의 L-비트 데이터의 리드 동작을 설명하기 위한 도면이다.
L-비트 저장부(10)에 저장된 데이터를 리드하기 위해서는 워드라인(5)에 리드전압 Vrd을 인가한다. 그리고, N형 드레인/소스영역(2)에 그라운드 전압 GND을 인가하고, N형 드레인/소스영역(3)에 센싱 바이어스 전압 Vsen을 인가한다. 이러한 경우 채널영역에 흐르는 셀 센싱 전류를 감지하여 L-비트 저장부(10)에 저장된 데이터를 리드하게 된다.
도 8은 본 발명에 따른 반도체 메모리 장치의 R-비트 데이터의 리드 동작을 설명하기 위한 도면이다.
R-비트 저장부(20)에 저장된 데이터를 리드하기 위해서는 워드라인(5)에 리드전압 Vrd을 인가한다. 그리고, N형 드레인/소스영역(2)에 센싱 바이어스 전압 Vsen을 인가하고, N형 드레인/소스영역(3)에 그라운드 전압 GND을 인가한다. 이러한 경우 채널영역에 흐르는 셀 센싱 전류를 감지하여 R-비트 저장부(20)에 저장된 데이터를 리드하게 된다.
도 9a 및 도 9b는 본 발명에 따른 반도체 메모리 장치의 리드 모드에서의 비트라인 BL 전류를 나타낸 그래프이다.
도 9a에서와 같이, P형 채널영역이 온/오프가 되는 상태에서의 전압 값을 워 드라인 리드전압 Vrd으로 설정하는 것이 바람직하다. 즉, 워드라인 리드전압 Vrd은 채널영역이 온 상태일 경우 가장 많은 비트라인 BL 전류가 흐르게 되고, 채널영역이 오프 상태일 경우 가장 적은 비트라인 BL 전류가 흐르게 된다.
그리고, 도 9b에서와 같이, 동일한 워드라인 리드전압 Vrd이 인가된 상태에서 비트라인 BL의 전압을 변경할 경우 메모리 셀에 저장된 셀 데이터의 값에 따라 서로 다른 비트라인 BL 전류 값을 갖게 된다. 즉, 메모리 셀에 데이터 "0"이 저장된 경우 비트라인 BL 전압의 증가시 비트라인 BL 전류가 많이 흐르게 된다. 반면에, 메모리 셀에 데이터 "1"이 저장된 경우 비트라인 BL 전압의 증가에도 불구하고 비트라인 BL 전류는 변하지 않고 적게 흐르게 된다.
도 10은 본 발명에 따른 반도체 메모리 장치의 라이트 사이클 동작 타이밍도이다.
먼저, t0 구간에서는 선택된 로오 어드레스의 모든 셀들에 대해 R-비트 데이터를 리드하여 증폭한 후 후술하는 레지스터에 저장한다. 그리고, t1 구간에서는 선택된 로오 어드레스의 모든 셀들에 대해 L-비트 데이터를 리드하여 증폭한 후 후술하는 레지스터에 저장한다.
즉, 후술하는 t2 구간에서 모든 메모리 셀에 데이터 "0"을 쓰기 때문에 기존의 메모리 셀에 저장된 데이터가 어떤 데이터인지 알지 못한다. 따라서, 기존의 메모리 셀에 저장된 데이터를 알기 위해 메모리 셀에 데이터 "0"이 써지기 이전에 이를 레지스터에 저장하게 된다.
이후에, t2 구간에서는 선택된 로오 어드레스의 모든 셀들에 데이터 "0"을 라이트한다. 또한, t3 구간에서는 리프레쉬 모드시 레지스터에 저장된 데이터를 메모리 셀에 다시 라이트하여 복구하고, 새롭게 라이트할 셀들은 새로운 외부의 데이터로 라이트를 수행하게 된다. 이때, 데이터 "0"의 라이트 동작은 t2 구간에서 이미 수행되었으므로 라이트 "0" 유지(Preserve) 모드가 되며, 데이터 "1"에 대해서는 새로운 데이터를 라이트하게 된다.
도 11은 본 발명에 따른 반도체 메모리 장치의 리프레쉬 사이클 동작 타이밍도이다.
먼저, t0 구간에서는 선택된 로오 어드레스의 모든 셀 들에 대해 R-비트 데이터를 리드하여 증폭한 후 레지스터에 저장한다. 그리고, t1 구간에서는 선택된 로오 어드레스의 모든 셀 들에 대해 L-비트 데이터를 리드하여 증폭한 후 후술하는 레지스터에 저장한다.
이후에, t2 구간에서는 선택된 로오 어드레스의 모든 셀들 중 L-비트 또는 R-비트 데이터 "0"을 복구하기 위한 리프레쉬 "0" 동작을 수행한다. 또한, t3 구간에서는 선택된 로오 어드레스의 모든 셀들 중 L-비트 또는 R-비트 데이터 "1"을 복구하기 위한 리프레쉬 "1" 동작을 수행한다.
도 12는 본 발명에 따른 반도체 메모리 장치의 전체 구성도이다.
본 발명은 패드 어레이(100)와, 리프레쉬 제어수단(110)과, 로오 어드레스 레지스터(120)와, 로오 타이밍 로직(130)과, 로오 디코더(140)와, 셀 어레이(150)와, 리드/라이트 제어부(160)와, 컬럼 디코더(170)와, 컬럼 어드레스 레지스터(180)와, 컬럼 타이밍 로직(190)과, 리프레쉬 상태 정보 레지스터(200)와, 센스 앰프, 레지스터 및 라이트 드라이버(210)와, 입/출력 로직(220)과, I/O 레지스터(230)와, I/O 버퍼(240) 및 I/O 핀들(250)을 포함한다.
여기서, 리프레쉬 제어수단(110)은 리프레쉬 제어부(Refresh Controller;111)와, 리프레쉬 카운터(Refresh Counter;112)를 포함한다. 그리고, 본 발명의 셀 어레이(150)는 도 2에 따른 1T-FET 형 단위 셀 구조를 복수개 포함하는 형태로 구성된다.
패드 어레이(100)는 복수개의 패드 PAD를 포함하며, 하나의 패드를 통해 로오 어드레스와 컬럼 어드레스를 입력받아 시간차를 두고 출력한다. 그리고, 리프레쉬 제어부(111)는 라스신호 /RAS, 카스신호 /CAS, 리드/라이트 명령 R,/W 및 리프레쉬 제어신호에 따라 리프레쉬 동작을 제어하기 위한 리프레쉬 신호 REF와 리프레쉬 인에이블 신호 REF_EN를 출력한다.
리프레쉬 카운터(112)는 리프레쉬 제어부(111)로부터 인가되는 리프레쉬 신호 REF와 리프레쉬 상태 정보 레지스터(200)로부터 인가되는 리프레쉬 제어신호에 따라 리프레쉬 주기를 카운팅하여 카운트 어드레스 CA를 출력한다. 그리고, 리프레쉬 제어부(111)와 리프레쉬 카운터(112)는 리프레쉬 동작에 관한 정보와 리프레쉬 카운트 정보를 리프레쉬 상태 정보 레지스터(200)에 출력한다.
그리고, 로오 어드레스 레지스터(120)는 패드 어레이부(100)로부터 인가되는 로오 어드레스를 입력받아 임시 저장한다. 그리고, 로오 어드레스 레지스터(120)는 로오 타이밍 로직(130)의 출력 및 리드/라이트 제어부(160)로부터 인가되는 리드/라이트 제어신호 RWCON에 따라 활성화된 로오 어드레스 RADD를 로오 디코 더(140)에 출력한다.
로오 타이밍 로직(130)은 라스신호 /RAS에 따라 로오 어드레스 레지스터(120)의 저장 동작 및 어드레스 출력 타이밍을 제어한다. 로오 디코더(140)는 로오 어드레스 레지스터(120)로부터 인가되는 활성화된 로오 어드레스 RADD를 디코딩하여 셀 어레이(150)에 출력한다.
또한, 리드/라이트 제어부(160)는 라스신호 /RAS, 카스신호 /CAS, 리드/라이트 명령 R,/W에 따라 로오 어드레스 레지스터(120)에 리드/라이트 동작을 제어하기 위한 리드/라이트 제어신호 RWCON를 출력하고, 컬럼 디코더(170), 센스앰프, 레지스터 및 라이트 드라이버(210)의 동작을 제어한다.
그리고, 컬럼 디코더(170)는 리드/라이트 제어부(160)의 제어에 따라 컬럼 어드레스 레지스터(180)로부터 인가되는 컬럼 어드레스를 디코딩하여 입/출력 로직(220)에 출력한다. 컬럼 어드레스 레지스터(180)는 패드 어레이(100)로부터 인가되는 컬럼 어드레스를 입력받아 임시 저장하고 컬럼 타이밍 로직(190)의 제어에 따라 이를 컬럼 디코더(170)에 출력한다.
또한, 컬럼 타이밍 로직(190)은 카스신호 /CAS에 따라 컬럼 어드레스 레지스터(180)의 저장 동작 및 어드레스 출력 타이밍을 제어한다. 그리고, 레지스터(210)는 리프레쉬 신호 REF의 활성화시 컬럼 타이밍 로직(190)의 제어에 따라 리프레쉬 데이터를 메모리 셀에 제공하게 된다.
리프레쉬 상태 정보 레지스터(200)는 리프레쉬와 관련된 파라미터(Parameter)를 저장하기 위한 비휘발성 레지스터이다. 이러한 리프레쉬 상태 정 보 레지스터(200)는 리프레쉬 카운트 정보와, 시스템 또는 내부 메모리의 파워-오프 시간에 관한 정보 및 기타 여러 가지 파라미터 정보를 저장하며, 리프레쉬 동작시 이러한 파라미터 정보에 근거하여 리프레쉬 제어신호를 출력한다. 또한, 파워-오프시에는 리프레쉬 제어부(111)와 리프레쉬 카운터(112)에 관한 정보가 리프레쉬 상태 정보 레지스터(200)에 전달되고, I/O 버퍼(240)로부터 인가되는 외부 명령에 관련된 정보를 저장한다. 그리고, I/O 버퍼(240)와 I/O 핀들(250)을 통해 리프레쉬 상태 정보 레지스터(200)에 저장된 정보들을 시스템 컨트롤러(300)에 출력하게 된다.
그리고, 센스앰프(S/A)는 셀 데이터를 감지 및 증폭하여 데이터 "1"과, 데이터 "0"을 구별하기 위한 구성이다. 그리고, 라이트 드라이버(W/D)는 메모리 셀에 데이터를 라이트할 경우 라이트 데이터에 따라 구동 전압을 생성하여 비트라인에 공급하기 위한 구성이다. 또한, 레지스터(REG)는 센스앰프(S/A)에서 센싱된 데이터를 일시적으로 저장하고, 라이트 동작시 메모리 셀에 데이터를 다시 재저장하게 된다.
입/출력 로직(220)은 컬럼 디코더(170)의 출력과 리드/라이트 명령 R,/W에 따라 셀 어레이(150)에 저장된 데이터를 리드하거나, 셀 어레이(150)에 데이터를 저장한다. 여기서, 입/출력 로직(220)은 컬럼 선택신호(C/S)를 포함하는 것이 바람직하다. 그리고, 입/출력 로직(220)은 출력 인에이블 신호 /OE에 따라 셀 어레이(150)에 저장된 데이터를 데이터 I/O 레지스터(230)에 출력한다.
I/O 버퍼(240)는 I/O 레지스터(230)에 저장된 리드 데이터를 버퍼링하여 I/O 핀들(250)에 출력한다. 그리고, I/O 버퍼(240)는 I/O 핀들(250)을 통해 인가된 라이트 데이터를 버퍼링하여 I/O 레지스터(230)에 출력한다. 그리고, I/O 버퍼(240)는 리프레쉬 상태 정보 레지스터(200)에 저장된 정보를 I/O 핀들(250)을 통해 시스템 컨트롤러(300)에 출력한다. I/O 핀들(250)은 I/O 버퍼(240)로부터 인가된 데이터를 데이터 버스를 통해 시스템 컨트롤러(300)에 출력하거나, 시스템 컨트롤러(300)로부터 데이터 버스를 통해 인가된 데이터를 I/O 버퍼(240)에 출력한다.
이러한 구성을 갖는 본 발명의 리드/라이트 동작 과정을 설명하면 다음과 같다.
먼저, 패드 어레이(100)는 복수개의 패드 PAD를 통해 로오 어드레스와 컬럼 어드레스를 입력받아 로오 어드레스 레지스터(120) 및 컬럼 어드레스 레지스터(180)에 각각 출력한다. 이후에, 로오 어드레스 레지스터(120) 및 컬럼 어드레스 레지스터(180)는 로오 타이밍 로직(130)과 컬럼 타이밍 로직(190)의 제어에 따라 타이밍 멀티플렉싱(Timing Multiplexing) 방법으로 일정 시간 차를 두고 로오 어드레스 및 컬럼 어드레스를 출력한다.
이때, 로오 어드레스 레지스터(120)는 라스신호 /RAS에 동기하여 로오 어드레스를 임시 저장하고 활성화된 로오 어드레스 RADD를 로오 디코더(140)에 출력하게 된다. 이러한 로오 어드레스 RADD의 출력 동작시 컬럼 어드레스 레지스터(180)는 입력된 컬럼 어드레스를 임시 저장하게 된다.
로오 어드레스 레지스터(120)는 정상 동작시 패드 어레이(100)로부터 인가되는 로오 어드레스를 선택하여 로오 디코더(140)에 출력한다. 그리고, 리프레쉬 동 작 모드시 리프레쉬 인에이블 신호 REF_EN가 활성화되면 리프레쉬 카운터(112)로부터 인가되는 카운트 어드레스 CA를 선택하여 로오 디코더(140)에 출력한다.
반면에, 컬럼 어드레스 레지스터(180)는 카스신호 /CAS에 동기하여 컬럼 어드레스를 임시 저장하고 컬럼 디코더(170)에 출력하게 된다. 이러한 컬럼 어드레스의 출력 동작시 로오 어드레스 레지스터(120)는 입력된 로오 어드레스를 임시 저장하게 된다.
이어서, 리드 동작 모드시 리드명령 R이 활성화된 상태에서 출력 인에이블 신호 /OE가 활성화되면 입/출력 로직(220)에 따라 셀 어레이(150)에 저장된 데이터가 I/O 레지스터(230)에 출력된다. 반면에, 라이트 동작 모드시 라이트 명령 /W이 활성화된 상태에서 출력 인에이블 신호 /OE가 비활성화되면 입/출력 로직(220)에 따라 셀 어레이(150)에 데이터를 저장하게 된다.
한편, 본 발명에 따른 반도체 메모리 장치의 리프레쉬 방법을 설명하면 다음과 같다.
리프레쉬 제어부(111)는 라스신호 /RAS, 카스신호 /CAS, 리드/라이트 명령 R,/W 및 리프레쉬 제어신호의 조합에 따라 리프레쉬 동작 명령이 인가되면 리프레쉬 동작을 수행하기 위한 리프레쉬 신호 REF를 리프레쉬 카운터(112)에 출력하고, 리프레쉬 인에이블 신호 REF_EN를 로오 어드레스 레지스터(120)에 출력한다. 또한, 리프레쉬 카운터(112)는 리프레쉬 제어부(111)로부터 인가되는 리프레쉬 신호 REF와 리프레쉬 제어신호에 따라 리프레쉬 주기를 카운팅하여 로오 어드레스 레지스터(120)에 카운트 어드레스 CA를 출력한다.
리프레쉬 카운터(112)에서 출력된 카운트 어드레스 CA는 로오 어드레스 레지스터(120)에 저장된다. 이후에, 컬럼 타이밍 로직(190)은 카스신호 /CAS에 응답하여 컬럼 어드레스 레지스터(180)에 저장된 데이터를 컬럼 디코더(170)에 출력하게 된다. 그리고, 센스앰프 S/A가 활성화된 상태에서 입/출력 로직(220)을 통해 레지스터 REG에 저장된 리프레쉬 데이터를 셀 어레이(150)에 라이트하게 된다.
여기서, 리프레쉬 신호 REF는 라스신호 /RAS 및 카스신호 /CAS를 이용한 제어신호 일 수도 있다. 즉, 리프레쉬 신호 REF가 라스신호 /RAS 및 카스신호 /CAS를 이용한 제어신호일 경우 카스 비포 라스(/CBR;/CAS Before /RAS) 방식을 사용하여 리프레쉬 동작을 수행하게 된다.
예를 들어, 리드 또는 라이트 동작을 수행하는 정상동작 모드일 경우에는 라스신호 /RAS가 카스신호 /CAS 보다 먼저 활성화되어 로오 타이밍 로직(130) 및 컬럼 타이밍 로직(190)에 따라 정상 동작이 수행된다. 즉, 라스신호 /RAS가 먼저 활성화되면 외부 로오 어드레스가 활성화되어 센스앰프 S/A가 활성화된다. 그 이후에, 카스신호 /CAS가 활성화되면 외부 컬럼 어드레스가 활성화되어 된다.
반면에, 리프레쉬 모드일 경우에는 리프레쉬 제어부(111)를 통해 카스신호 /CAS가 라스신호 /RAS 보다 먼저 천이(Transition) 되는 것을 감지하여 리프레쉬 신호 REF가 활성화된다. 즉, 리프레쉬 제어부(111)는 카스신호 /CAS가 라스신호 /RAS 보다 먼저 천이(Transition) 되는 것을 감지하면 리프레쉬 모드로 판단하여 리프레쉬 인에이블 신호 REF_EN를 활성화시킨다.
로오 어드레스 레지스터(120)는 리프레쉬 인에이블 신호 REF_EN가 활성화될 경우 정상 동작 모드의 경로가 차단된 상태에서 리프레쉬 카운터(112)에 따라 생성된 카운트 어드레스 CA에 따라 리프레쉬 동작을 수행하게 된다. 여기서, 카스신호 /CAS와 라스신호 /RAS가 동시에 천이되는 것을 감지하여 리프레쉬 신호 REF가 활성화될 수도 있다.
본 발명에서는 카스 비포 라스(/CBR;/CAS Before /RAS) 방식을 이용한 리프레쉬 방식을 그 실시예로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, 셀프(Self) 리프레쉬, 오토(Auto) 리프레쉬 또는 클럭 등을 이용하여 유사하게 적용 가능한 여러 가지 방식을 통하여 리프레쉬 동작을 수행할 수도 있다.
즉, 리프레쉬 모드에서는 리프레쉬 카운터(112)의 출력인 카운트 어드레스 CA에 따라 셀 어레이(150)의 워드라인 WL이 선택된다. 이에 따라, 셀 어레이(150)에서 1T FET 구조를 갖는 해당 셀의 데이터를 센싱하여 증폭한 후 센스앰프 레지스터(REG)에 저장한다. 그리고, 새로운 데이터를 셀 어레이(150)에 라이트하거나 레지스터(REG)에 저장된 데이터를 셀 어레이(150)에 재저장하게 된다.
한편, 본 발명에 따른 반도체 메모리 장치에서 전원의 온/오프에 따른 리프레쉬 방법을 설명하면 다음과 같다.
먼저, 일반적인 휘발성 메모리인 디램은 시스템 파워가 오프된 상태에서 파워가 온 될 경우 다시 메모리 데이터를 업로드하여 새로운 리프레쉬 동작을 시작하게 된다. 즉, 시스템 파워가 다시 온 되면 메모리 데이터를 무조건 업로드해야만 한다.
하지만, 본 발명에 따른 반도체 메모리 장치는 시스템 파워가 오프된 상태에 서 파워가 온 될 경우 리프레쉬 상태 정보 레지스터(200)에서 리프레쉬 시간이 초과 되었는지를 판단한다.
리프레쉬 상태 정보 레지스터(200)의 판단결과, 기설정된 리프레쉬 시간이 초과되었을 경우 다시 메모리 데이터를 업로드하여 새로운 리프레쉬 동작을 시작하게 된다. 반면에, 리프레쉬 상태 정보 레지스터(200)의 판단결과, 기설정된 리프레쉬 시간이 초과되지 않았을 경우 리프레쉬 시간이 유효한 것으로 판단하여 이전의 리프레쉬 동작을 계속 수행하게 된다.
즉, 리프레쉬 상태 정보 레지스터(200)는 리프레쉬와 관련된 파라미터(Parameter)를 비휘발성 레지스터에 저장한다. 리프레쉬 상태 정보 레지스터(200)는 리프레쉬 카운트 정보와, 시스템 또는 내부 메모리의 파워-오프 시간에 관한 정보 및 기타 여러 가지 파라미터 정보를 비휘발성 상태로 저장한다. 여기서, 리프레쉬 상태 정보 레지스터(200)는 별도의 파워 감지수단(미도시)을 통해 시스템 또는 내부 메모리의 파워가 온/오프되는 것을 감지할 수도 있다.
이에 따라, 파워-오프시에 리프레쉬 상태 정보 레지스터(200)에 저장된 데이터를 리드하여 리프레쉬 경과시간을 계산한다. 여기서, 리프레쉬 경과 시간은 별도의 모드 레지스터 세트(MRS)를 통해 기저장할 수 있으며, 리프레쉬 경과 시간을 시스템 레벨에서 제어할 수도 있다.
이후에, 리프레쉬 제어신호에 따라 계산된 리프레쉬 경과 시간이 리프레쉬 제어부(111)에 전달되어 리프레쉬 동작을 제어하게 된다. 따라서, 본 발명은 파워-오프 상태에서 파워가 온된 경우에도 리프레쉬 관련 정보를 다시 업로드할 필요가 없게 된다.
한편, 본 발명에 따른 반도체 메모리 장치의 리프레쉬 방법을 설명하면 다음과 같다. 본 발명에 따른 리프레쉬 방법은 크게 분산(Distributed) 리프레쉬 방법과, 버스트(Burst) 리프레쉬 방법으로 나뉜다.
첫 번째, 분산 리프레쉬 방법은 리프레쉬 카운터(112)에서 카운트된 카운트 어드레스 CA에 따라 리프레쉬 시간 내에 모든 셀들이 리프레쉬 될 수 있도록 동일한 시간 배분으로 리프레쉬 동작을 수행하는 방법이다. 즉, 8k 개의 로오가 리프레쉬 된다면 각각의 분산 리프레쉬 동작 주기는 (리프레쉬 시간)/8k가 되는 주기로 리프레쉬 동작이 수행된다. 이에 따라, 모든 워드라인 WL에 대해 데이터가 써져야만 초기화 상태가 된다.
두 번째, 버스트 리프레쉬 방법은 버스트 리프레쉬 사이클 시간 동안 8k 리프레쉬 사이클을 연속해서 수행하는 방법을 말한다. 여기서, 각각의 펄스는 각각의 리프레쉬 사이클을 의미하는 것으로, 펄스가 비활성화 상태인 리드/라이트 동작 사이클 구간에서는 정상 동작을 수행하도록 한다.
한편, 본 발명에 따른 반도체 메모리 장치의 리프레쉬 방법에서 타이머 제어 동작을 설명하면 다음과 같다.
본 발명의 리프레쉬 상태 정보 레지스터(200)는 시스템 파워가 오프되었는지를 판단하여 그 결과를 저장한다. 이러한 리프레쉬 상태 정보 레지스터(200)의 판단결과, 파워가 오프된 경우 내부 메모리 타이머가 오프된 상태에서 시스템이 가지고 있는 시스템 타이머를 이용하여 리프레쉬 동작을 제어하게 된다. 이러한 시스 템 타이머는 주로 배터리를 이용하여 날짜, 시간 등을 저장하는 것으로, 그 전원이 항상 켜져 있도록 한다.
반면에, 리프레쉬 상태 정보 레지스터(200)의 판단결과, 파워가 오프되지 않은 경우 독립적으로 동작하는 내부 메모리 타이머를 이용하여 내부 리프레쉬 동작을 제어하게 된다.
여기서, 본 발명은 입/출력 데이터 핀들(250)을 통해 파워의 온/오프 상태에 따라 외부 시스템 타이머 또는 내부 메모리 타이머 중 하나를 선택할 수 있도록 한다. 즉, 내부 메모리 타이머를 포함하는 메모리 장치의 리프레쉬 상태 정보 레지스터(200)는 I/O 버퍼(240), I/O 핀들(250)을 통해 데이터 버스와 데이터를 교환한다. 그리고, 시스템 타이머를 포함하는 시스템(CPU)은 데이터 버스를 통해 메모리 장치와 데이터를 교환한다.
이에 따라, 메모리 장치와 시스템 컨트롤러 간의 데이터 교환을 통해 파워가 오프 상태일 경우 전원이 항상 켜져 있게 되는 외부 시스템 타이머를 이용하여 리프레쉬 동작을 수행하고, 파워가 온 상태일 경우 내부 메모리 타이머를 이용하여 리프레쉬 동작을 수행하게 된다.
이러한 본 발명은 메모리 칩의 전원의 온/오프에 무관하게 리프레쉬 구간과 메모리 데이터를 유효하게 유지할 수 있게 된다. 이에 따라, 리프레쉬 구간 사이에서는 메모리 칩 전원을 오프하여 칩에서 소모되는 전류를 줄일 수 있도록 하고, 리프레쉬 구간 동안에만 칩 전원을 공급하도록 하여 리프레쉬 동작을 수행하도록 제어할 수도 있다.
도 13은 본 발명에 따른 반도체 메모리 장치의 데이터 유지 특성을 설명하기 위한 그래프이다.
종래의 반도체 메모리 장치는 시간이 지남에 따라 셀 데이터의 열화 조건이 발생하게 되어 데이터 유지(Retention) 수명에 한계가 있다. 이에 따라, 시간이 지남에 따라 셀 데이터 "1","0"에 대응하는 비트라인 BL 전류가 감소하게 된다.
하지만, 본 발명은 전원의 오프시 비트라인 BL 전류가 감소하는 특정 시점에서 특정 주기로 리프레쉬 동작을 수행함으로써 열화된 셀 데이터를 복구하여 데이터 유지(Retention) 특성을 향상시킬 수 있도록 한다.
즉, 본 발명은 메모리 셀의 저장 데이터 유지 특성이 기설정된 목표 값 이상으로 감소할 경우 리프레쉬 회로를 구동하여 셀 데이터를 다시 초기 상태로 복구시키도록 한다. 이와 같이 설정한 셀의 열화 한계 목표 시간이 리프레쉬 시간이 되고, 모든 셀들은 리프레쉬 시간 안에서 항상 동작하게 된다.
여기서, 본 발명은 불휘발성 특성을 갖는 디램이므로 전원이 오프되어도 상관없다. 그리고, 전원의 온/오프 시간을 합하여 전체 데이터 유지 시간으로 설정하게 되어 리프레쉬 동작을 자주 수행하지 않도록 함으로써 전력 소모를 감소시키고 동작성능을 향상시킬 수 있도록 한다.
도 14는 본 발명에 따른 반도체 메모리 장치의 셀 어레이에 관한 평면도이다.
본 발명의 셀 어레이는 복수개의 워드라인 WL이 로오 방향으로 배열된다. 그리고, 복수개의 비트라인 BL은 복수개의 워드라인 WL과 수직한 방향(컬렁 방향) 으로 배열된다. 또한, 복수개의 워드라인 WL과, 복수개의 비트라인 BL이 교차되는 영역에 복수개의 단위 셀 C가 위치한다.
여기서, 홀수 열에 배열된 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>이 R-비트를 저장하기 위한 비트라인이다. 그리고, 짝수 열에 배열된 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>이 L-비트를 저장하기 위한 비트라인이다. 그리고, 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>과, 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>은 상호 교번적으로 배치되며, 서로 다른 레이어에 형성된다. 이에 따라, 하나의 단위 셀 C에 2개의 비트라인 BL이 연결될 경우 비트라인 BL의 면적이 종래에 비해 증가하게 되는 것을 방지하도록 한다.
즉, 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>의 상부 또는 하부 레이어에 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>이 형성된다. 그리고, 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>의 상부 또는 하부 레이어에 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>이 형성된다.
또한, 하나의 단위 비트 셀 C은 한 개의 워드라인 WL과 서로 다른 층에 배치된 2개의 비트라인 BL으로 이루어진다. 예를 들어, 하나의 단위 셀 C은 한 개의 워드라인 WL<0>과, 서로 다른 층에 형성된 짝수 비트라인 L-BL<2>, 홀수 비트라인 R-BL<3>과 비트라인 콘택 BLC을 통해 연결된다.
도 15는 본 발명에 따른 반도체 메모리 장치의 셀 어레이 구조 및 R-비트 데이터 리드 동작을 설명하기 위한 도면이다.
본 발명의 셀 어레이는 복수개의 워드라인 WL이 일정 간격을 두고 로오 방향 으로 배열된다. 그리고, 복수개의 짝수/홀수 비트라인 L-BL,R-BL은 복수개의 워드라인 WL과 교차되도록 수직한 방향, 즉, 컬렁 방향으로 배열된다. 또한, 복수개의 워드라인 WL과, 복수개의 짝수/홀수 비트라인 L-BL,R-BL이 교차하는 영역에 복수개의 단위 셀 C가 위치한다.
여기서, 1-T(One-Transistor) FET(Field Effect Transistor) 구조의 단위 셀 C은 한 개의 워드라인 WL0과 서로 다른 층에 형성된 2개의 짝수/홀수 비트라인 L-BL0,R-BL1과 연결된다. 본 발명에서는 설명의 편의성을 위해 하나의 워드라인 WL0과 짝수/홀수 비트라인 쌍 L-BL0,R-BL1을 그 예로 들어 설명하지만, 본 발명은 이에 한정되는 것이 아니라 나머지 복수개의 워드라인 WL1,WL2...과, 나머지 복수개의 짝수/홀수 비트라인 쌍 L-BL2,R-BL3...에 모두 동일하게 적용 가능하다.
단위 셀 C의 드레인/소스 단자는 짝수/홀수 비트라인 쌍 L-BL0,R-BL1 사이에 연결되며, 게이트 단자는 워드라인 WL0과 연결된다. 그리고, 서로 다른 레이어에 배치된 짝수/홀수 비트라인 쌍 L-BL0,R-BL1은 각각 하나의 센스앰프(Sense Amplifier) S/A, 라이트 구동부(Write Driver) W/D 및 레지스터(Register) REG와 연결된다. 즉, 각각의 비트라인 BL은 이와 일대일 대응하는 개수의 센스앰프 S/A, 라이트 구동부 W/D 및 레지스터 REG와 연결된다.
여기서, 센스앰프 S/A는 셀 데이터를 감지 및 증폭하여 데이터 "1"과, 데이터 "0"을 구별하기 위한 구성으로, 짝수 비트라인 L-BL0과 홀수 비트라인 R-BL1과 일대일 대응하여 연결된다. 센스앰프 S/A는 레퍼런스 전류를 발생시키기 위해 기준전압단 ref을 통해 레퍼런스 전압이 인가된다.
그리고, 라이트 구동부 W/D는 메모리 셀에 데이터를 라이트할 경우 라이트 데이터에 따라 구동 전압을 생성하여 비트라인 BL에 공급하는 구성으로, 짝수 비트라인 L-BL0과 홀수 비트라인 R-BL1과 일대일 대응하여 연결된다. 또한, 레지스터 REG는 센스앰프 S/A의 데이터를 일시적으로 저장하기 위한 임시 기억 장치로, 짝수 비트라인 L-BL0과 홀수 비트라인 R-BL1과 일대일 대응하여 연결된다.
이러한 구조를 갖는 본 발명의 셀 어레이는 R-비트 데이터의 리드 동작 모드시 선택된 워드라인 WL0에 리드전압 Vrd을 인가하고, 비 선택된 나머지 워드라인 WL1,WL2에는 그라운드 전압 GND를 인가한다. 그리고, 단위 셀 C에 연결된 짝수 비트라인 L-BL0에는 단위 셀 C의 센싱 전류를 감지하기 위한 센싱 바이어스 전압 Vsen을 인가한다. 그리고, 다른 쪽의 홀수 비트라인 R-BL1에는 그라운드 전압 GND을 인가한다.
이러한 경우 셀 데이터의 저장 상태에 따라 셀 센싱 전류 Isen가 흐르게 된다. 이에 따라, 강유전체층(4)의 극성에 따라 짝수/홀수 비트라인 쌍 L-BL0,R-BL1에 흐르는 전류가 달라지게 되어 단위 셀 C에 저장된 셀 데이터를 리드할 수 있게 된다.
즉, 워드라인 WL0에 리드전압 Vrd이 인가되고, 짝수 비트라인 L-BL0에 센싱 바이어스 전압 Vsen이 인가되며, 홀수 비트라인 R-BL1에 그라운드 전압 GND이 인가된 상태에서, 홀수 비트라인 R-BL1에 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하여 R-비트 데이터를 리드하게 된다.
이에 따라, 메모리 셀의 채널영역이 오프된 상태일 경우 셀 센싱 전류 Isen 의 값을 센싱하여 R-비트 저장부(20)에 저장된 데이타 "1"을 리드할 수 있게 된다. 반면에, 채널 영역이 턴온된 상태일 경우 셀 센싱 전류 Isen의 값을 센싱하여 R-비트 저장부(20)에 저장된 데이타 "0"을 리드할 수 있게 된다.
도 16은 본 발명에 따른 반도체 메모리 장치의 셀 어레이 구조 및 L-비트 데이터 리드 동작을 설명하기 위한 도면이다.
본 발명의 셀 어레이는 L-비트 데이터의 리드 동작 모드시 선택된 워드라인 WL0에 리드전압 Vrd을 인가하고, 비 선택된 나머지 워드라인 WL1,WL2에는 그라운드 전압 GND를 인가한다. 그리고, 단위 셀 C에 연결된 짝수 비트라인 L-BL0에는 그라운드 전압 GND을 인가한다. 그리고, 다른 쪽의 홀수 비트라인 R-BL1에는 단위 셀 C의 센싱 전류를 감지하기 위한 센싱 바이어스 전압 Vsen을 인가한다.
이러한 경우 셀 데이터의 저장 상태에 따라 셀 센싱 전류 Isen가 흐르게 된다. 이에 따라, 강유전체층(4)의 극성에 따라 짝수/홀수 비트라인 쌍 L-BL0,R-BL1에 흐르는 전류가 달라지게 되어 단위 셀 C에 저장된 셀 데이터를 리드할 수 있게 된다.
즉, 워드라인 WL0에 리드전압 Vrd이 인가되고, 짝수 비트라인 L-BL0에 그라운드 전압 GND이 인가되며, 홀수 비트라인 R-BL1에 센싱 바이어스 전압 Vsen이 인가된 상태에서, 짝수 비트라인 L-BL0에 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하여 L-비트 데이터를 리드하게 된다.
이에 따라, 메모리 셀의 채널영역이 오프된 상태일 경우 셀 센싱 전류 Isen의 값을 센싱하여 L-비트 저장부(10)에 저장된 데이타 "1"을 리드할 수 있게 된다. 반면에, 채널 영역이 턴온된 상태일 경우 셀 센싱 전류 Isen의 값을 센싱하여 L-비트 저장부(10)에 저장된 데이타 "0"을 리드할 수 있게 된다.
도 17은 본 발명에 따른 반도체 메모리 장치의 '0000...' 라이트 동작을 설명하기 위한 도면이다.
본 발명의 셀 어레이는 데이터 '0000'의 라이트 동작 모드시 선택된 워드라인 WL0에 강유전체의 분극 특성이 변화하는 임계전압(Vc) 이상의 전원전압 VDD을 인가하고, 비 선택된 나머지 워드라인 WL1,WL2에는 그라운드 전압 GND을 인가한다. 그리고, 단위 셀 C에 연결된 모든 짝수/홀수 비트라인 쌍 L-BL,R-BL에 모두 그라운드 전압을 인가한다.
여기서, 리드전압 Vrd는 임계전압(Vc) 값보다 작고, 전원전압 VDD은 임계전압(Vc) 보다 크게 설정되는 것이 바람직하다. 또한, 센싱 바이어스 전압 Vsen은 리드전압 Vrd 보다 작게 설정되는 것이 바람직하다.
이러한 경우 메모리 셀의 채널영역이 턴온되는 상태로 강유전체 물질이 분극화된다. 이에 따라, 메모리 셀에 데이타 '0000..'을 라이트할 수 있게 된다. 즉, 워드라인 WL0에 전원전압 VDD이 인가되고, 짝수/홀수 비트라인 쌍 L-BL,R-BL에 그라운드 전압이 인가된 상태에서, 강유전체층(4)의 분극에 따라 채널영역이 턴온되어 메모리 셀에 데이터 '0000...'을 라이트할 수 있게 된다.
도 18은 본 발명에 따른 반도체 메모리 장치의 '0101...' 라이트 동작을 설명하기 위한 도면이다.
본 발명의 셀 어레이는 데이터 '0101'의 라이트 동작 모드시 선택된 워드라 인 WL0에 음의 리드전압 -Vrd을 인가하고, 비 선택된 나머지 워드라인 WL1,WL2에는 그라운드 전압 GND을 인가한다. 여기서, 음의 리드전압 -Vrd은 리드전압 Vrd과 동일한 크기의 절대값을 가지며 위상이 반대인 전압 값이다. 그리고, 단위 셀 C에 연결된 짝수 비트라인 L-BL에 모두 그라운드 전압을 인가한다. 그리고, 단위 셀 C에 연결된 홀수 비트라인 R-BL에 모두 양의 리드전압 Vrd을 인가한다.
이러한 경우 홀수 비트라인 R-BL의 N형 드레인/소스영역(3)에 양의 리드전압 Vrd가 인가되고, 게이트 단자에는 음의 리드전압 -Vrd이 강유전체층(4)의 분극이 변화되는 임계전압 Vc 이상으로 가해지게 된다. 이에 따라, 메모리 셀의 채널영역이 턴오프 되는 상태로 강유전체 물질이 분극화된다.
따라서, 선택된 로오의 짝수 비트라인 L-BL에는 임계전압 Vc 이하의 전압이 가해지게 되어 메모리 셀의 L-비트 저장부(10)는 데이타 '0'을 유지하게 된다. 그리고, R-비트 저장부(20)에 데이터 '1'을 라이트할 수 있게 된다. 즉, 워드라인 WL0에 음의 리드전압 -Vrd이 인가되고, 짝수/홀수 비트라인 쌍 L-BL,R-BL에 각각 그라운드 전압, 양의 리드전압 Vrd이 인가된 상태에서, 강유전체층(4)의 분극에 따라 채널영역이 턴오프되어 메모리 셀에 데이터 '0101...'을 라이트할 수 있게 된다.
도 19는 본 발명에 따른 반도체 메모리 장치의 '1010...' 라이트 동작을 설명하기 위한 도면이다.
본 발명의 셀 어레이는 데이터 '1010'의 라이트 동작 모드시 선택된 워드라인 WL0에 음의 리드전압 -Vrd을 인가하고, 비 선택된 나머지 워드라인 WL1,WL2에는 그라운드 전압 GND을 인가한다. 그리고, 단위 셀 C에 연결된 짝수 비트라인 L-BL에 모두 양의 리드전압 Vrd을 인가한다. 그리고, 단위 셀 C에 연결된 홀수 비트라인 R-BL에 모두 그라운드 전압을 인가한다.
이러한 경우 짝수 비트라인 L-BL의 N형 드레인/소스영역(2)에 양의 리드전압 Vrd가 인가되고, 게이트 단자에는 음의 리드전압 -Vrd이 강유전체층(4)의 분극이 변화되는 임계전압 Vc 이상으로 가해지게 된다. 이에 따라, 메모리 셀의 채널영역이 턴오프 되는 상태로 강유전체 물질이 분극화된다.
따라서, 선택된 로오의 홀수 비트라인 R-BL에는 임계전압 Vc 이하의 전압이 가해지게 되어 메모리 셀의 R-비트 저장부(20)는 데이타 '0'을 유지하게 된다. 그리고, L-비트 저장부(10)에 데이터 '1'을 라이트할 수 있게 된다. 즉, 워드라인 WL0에 음의 리드전압 -Vrd이 인가되고, 짝수/홀수 비트라인 쌍 L-BL,R-BL에 각각 양의 리드전압 Vrd, 그라운드 전압이 인가된 상태에서, 강유전체층(4)의 분극에 따라 채널영역이 턴오프되어 메모리 셀에 데이터 '0101...'을 라이트할 수 있게 된다.
도 20은 본 발명에 따른 반도체 메모리 장치의 '1111...' 라이트 동작을 설명하기 위한 도면이다.
본 발명의 셀 어레이는 데이터 '1111'의 라이트 동작 모드시 선택된 워드라인 WL0에 음의 리드전압 -Vrd을 인가하고, 비 선택된 나머지 워드라인 WL1,WL2에는 그라운드 전압 GND을 인가한다. 그리고, 단위 셀 C에 연결된 모든 짝수/홀수 비트라인 쌍 L-BL,R-BL에 모두 그라운드 전압을 인가한다.
이러한 경우 메모리 셀의 채널영역이 턴오프되는 상태로 강유전체 물질이 분극화된다. 이에 따라, 메모리 셀에 데이타 '1111..'을 라이트할 수 있게 된다. 즉, 워드라인 WL0에 음의 리드전압 -Vrd이 인가되고, 짝수/홀수 비트라인 쌍 L-BL,R-BL에 양의 리드전압 Vrd이 인가된 상태에서, 강유전체층(4)의 분극에 따라 채널영역이 턴오프되어 메모리 셀에 데이터 '1111...'을 라이트할 수 있게 된다.
도 21은 본 발명에 따른 반도체 메모리 장치의 리드 동작에 관한 타이밍도이다.
먼저, t1 구간에서 선택된 워드라인 WL0이 그라운드 GND 레벨에서 리드전압 Vrd 레벨로 천이한다. 그리고, R-비트 데이터를 센싱하기 위해서 짝수 비트라인 L-BL이 그라운드 GND 레벨에서 센싱 바이어스 전압 Vsen 레벨로 천이한다. 이러한 경우 짝수 비트라인 L-BL을 통해 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하고 증폭한다. 그리고, 홀수 비트라인 R-BL의 셀 데이터를 리드하여 레지스터 REG에 저장하게 된다.
이후에, t2 구간에서 선택된 워드라인 WL0이 그라운드 GND 레벨에서 리드전압 Vrd 레벨로 천이한다. 그리고, L-비트 데이터를 센싱하기 위해서 홀수 비트라인 R-BL이 그라운드 GND 레벨에서 센싱 바이어스 전압 Vsen 레벨로 천이한다. 이러한 경우 홀수 비트라인 R-BL을 통해 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하고 증폭한다. 그리고, 짝수 비트라인 L-BL의 셀 데이터를 리드하여 레지스터 REG에 저장하게 된다.
도 22는 본 발명에 따른 반도체 메모리 장치의 라이트/리프레쉬 동작에 관한 타이밍도이다.
먼저, t1 구간에서 선택된 워드라인 WL0이 그라운드 GND 레벨에서 리드전압 Vrd 레벨로 천이한다. 그리고, 짝수 비트라인 L-BL이 그라운드 GND 레벨에서 센싱 바이어스 전압 Vsen 레벨로 천이한다. 이러한 경우 선택된 로오의 모든 셀들에 대하여 짝수 비트라인 L-BL을 통해 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하고 증폭한다. 그리고, 홀수 비트라인 R-BL의 셀 데이터를 리드하여 레지스터 REG에 저장하게 된다.
이후에, t2 구간에서 선택된 워드라인 WL0이 그라운드 GND 레벨에서 리드전압 Vrd 레벨로 천이한다. 그리고, 홀수 비트라인 R-BL이 그라운드 GND 레벨에서 센싱 바이어스 전압 Vsen 레벨로 천이한다. 이러한 경우 선택된 로오의 모든 셀들에 대하여 홀수 비트라인 R-BL을 통해 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하고 증폭한다. 그리고, 짝수 비트라인 L-BL의 셀 데이터를 리드하여 레지스터 REG에 저장하게 된다.
이어서, t3 구간에서 선택된 워드라인 WL0이 리드전압 Vrd 레벨에서 전원전압 VDD 레벨로 천이하고, 짝수 또는 홀수 비트라인 L-BL,R-BL이 센싱 바이어스 전압 Vsen 레벨에서 리드전압 Vrd 또는 그라운드 전압 GND 레벨로 천이한다. 이러한 경우 선택된 로오(Row)의 모든 셀들에 대하여 데이타 '0'을 라이트할 수 있게 된다.
이어서, t4 구간에서 선택된 워드라인 WL0이 전원전압 VDD 레벨에서 음의 리드전압 -Vrd 레벨로 천이하고, 짝수 또는 홀수 비트라인 L-BL,R-BL이 리드전압 Vrd 또는 그라운드 전압 GND 레벨을 유지한다. 이러한 경우 레지스터 REG에 저장된 데이터를 다시 메모리 셀에 라이트하여 데이터를 복구하거나, 외부로부터 인가된 새로운 데이터를 라이트할 수도 있다.
이때, 데이터 '0'은 이미 t1 또는 t2 구간에서 라이트된 상태이므로, t3 구간에서는 데이터 '0' 유지 모드가 되며, 데이터 '1'에 대해서는 새로운 라이트 동작이 수행된다.
도 23은 본 발명에 따른 반도체 메모리 장치의 셀 어레이에 관한 평면도이다.
본 발명의 셀 어레이는 복수개의 워드라인 WL이 로오 방향으로 배열된다. 그리고, 복수개의 비트라인 BL은 복수개의 워드라인 WL과 수직한 방향(컬렁 방향)으로 배열된다. 또한, 복수개의 워드라인 WL과, 복수개의 비트라인 BL이 교차되는 영역에 복수개의 단위 셀 C가 위치한다.
여기서, 홀수 열에 배열된 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>이 R-비트를 저장하기 위한 비트라인이다. 그리고, 짝수 열에 배열된 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>이 L-비트를 저장하기 위한 비트라인이다. 그리고, 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>과, 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>은 상호 교번적으로 배치되며, 서로 다른 레이어에 형성된다. 이에 따라, 하나의 단위 셀 C에 2개의 비트라인 BL이 연결될 경우 비트라인 BL의 면적이 종래에 비해 증가하게 되는 것을 방지하도록 한다.
즉, 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>의 상부 또는 하부 레이어에 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>이 형성된다. 그리고, 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>의 상부 또는 하부 레이어에 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>이 형성된다.
또한, 하나의 단위 비트 셀 C은 한 개의 워드라인 WL과 서로 다른 층에 배치된 2개의 비트라인 BL으로 이루어진다. 예를 들어, 하나의 단위 셀 C은 한 개의 워드라인 WL<0>과, 서로 다른 층에 형성된 짝수 비트라인 L-BL<2>, 홀수 비트라인 R-BL<3>과 비트라인 콘택 BLC을 통해 연결된다.
도 24는 본 발명에 따른 반도체 메모리 장치의 셀 어레이 구조와, 라이트 구동부 W/D, 센스앰프 S/A 및 레지스터 REG에 관한 구성도이다.
센스앰프 S/A는 셀 데이터를 감지 및 증폭하여 데이터 "1"과, 데이터 "0"을 구별하기 위한 구성으로, 각각의 짝수 비트라인 R-BL과 연결된다. 또한, 레지스터 REG는 센스앰프 S/A의 데이터를 일시적으로 저장하기 위한 임시 기억 장치로, 각각의 짝수 비트라인 R-BL과 연결된다. 여기서, 센스앰프 S/A와 레지스터 REG는 데이터 버스인 입출력 라인 IO,/IO과 연결된다.
그리고, 라이트 구동부 W/D는 메모리 셀에 데이터를 라이트할 경우 라이트 데이터에 따라 구동 전압을 생성하여 홀수 비트라인 L-BL에 공급하는 구성으로, 각각의 홀수 비트라인 L-BL과 연결된다.
도 25는 본 발명에 따른 반도체 메모리 장치의 로오 디코더(140)에 관한 회로도이다.
로오 디코더(140)는 로오 어드레스의 입력에 따라 워드라인 WL에 공급되는 전압 레벨을 제어하게 된다. 이러한 로오 디코더(140)는 로오 어드레스 디코더부(400)와, 전압 공급부(410) 및 워드라인 구동부(430)를 포함한다.
여기서, 로오 어드레스 디코더부(400)는 로오 어드레스의 입력을 낸드연산하여 인에이블 신호 ENB를 출력하는 낸드게이트 ND1를 포함한다.
그리고, 전압 공급부(410)는 스위칭 소자인 복수개의 NMOS트랜지스터 N1~N3을 포함한다. NMOS트랜지스터 N1는 제 1전압 V1 인가단과 워드라인 구동부(430) 사이에 연결되어 게이트 단자를 통해 전압 제어신호 V1_C가 인가된다. 그리고, NMOS트랜지스터 N2는 제 2전압 V2 인가단과 워드라인 구동부(430) 사이에 연결되어 게이트 단자를 통해 전압 제어 신호 V2_C가 인가된다. NMOS트랜지스터 N3는 제 3전압 V3 인가단과 워드라인 구동부(430) 사이에 연결되어 게이트 단자를 통해 전압 제어 신호 V3_C가 인가된다.
본 발명의 실시예에서는 워드라인 WL에 공급되는 제 1전압 V1, 제 2전압 V2 및 제 3전압 V3이 각각 리드전압 Vrd, 전원전압 VDD, 및 음의 리드전압 -Vrd으로 이루어지는 것이 바람직하다.
즉, 도 15 및 도 16에 도시된 바와 같이, 데이터의 리드 동작시 선택된 워드라인 WL0에 제 1전압 V1으로 리드전압 Vrd이 공급될 수 있다. 그리고, 도 17에 도시된 바와 같이, 데이터 '00'의 라이트 동작시 선택된 워드라인 WL0에 제 2전압 V2으로 전원전압 VDD가 공급될 수 있다. 또한, 도 18 내지 도 20에 도시된 바와 같이, 데이터 '01','10','11'의 라이트 동작시 선택된 워드라인 WL0에 제 3전압 V3으로 음의 리드전압 -Vrd이 공급될 수 있다.
또한, 워드라인 구동부(430)는 전압 공급부(410)과 접지전압단 사이에 직렬 연결된 워드라인 구동소자, 풀다운 소자 및 인버터 IV1를 포함한다. 여기서, 워드라인 구동소자인 NMOS트랜지스터 N4와, 풀다운 소자인 NMOS트랜지스터 N5의 공통 연결 단자는 워드라인 WL과 연결된다.
NMOS트랜지스터 N5는 게이트 단자를 통해 로오 어드레스 디코더부(400)의 출력인 인에이블 신호 ENB가 인가된다. 그리고, 인버터 IV1는 인에이블 신호 ENB를 반전하여 인에이블 신호 EN를 출력한다. NMOS트랜지스터 N4는 게이트 단자를 통해 인에이블 신호 EN가 인가된다.
도 26은 도 25의 로오 디코더(140)에 관한 동작 파형도이다.
먼저, t0 구간에서 로오 어드레스가 입력될 경우 인에이블 신호 ENB가 로우 레벨로 활성화된다. 이에 따라, NMOS트랜지스터 N5가 턴오프 상태를 유지하고, NMOS트랜지스터 N4가 턴온된다. 이 상태에서 전압 제어신호 V1_C가 활성화될 경우 NMOS트랜지스터 N1가 턴온되어 제 1전압 V1이 워드라인 WL에 공급된다.
이후에, t1 구간에서 인에이블 신호 ENB가 로우 레벨을 유지한다. 이에 따라, NMOS트랜지스터 N5가 턴오프 상태를 유지하고, NMOS트랜지스터 N4가 턴온된다. 이 상태에서 전압 제어신호 V2_C가 활성화될 경우 NMOS트랜지스터 N2가 턴온되어 제 2전압 V2이 워드라인 WL에 공급된다.
이어서, t2 구간에서 인에이블 신호 ENB가 로우 레벨을 유지한다. 이에 따라, NMOS트랜지스터 N5가 턴오프 상태를 유지하고, NMOS트랜지스터 N4가 턴온된다. 이 상태에서 전압 제어신호 V3_C가 활성화될 경우 NMOS트랜지스터 N3가 턴온되어 제 3전압 V3이 워드라인 WL에 공급된다.
다음에, t2 구간 이후에는 로오 어드레스가 입력되지 않을 경우 인에이블 신호 ENB가 하이 레벨로 비활성화된다. 이에 따라, NMOS트랜지스터 N5가 턴온되어 워드라인 WL에 접지전압이 공급된다.
도 27은 도 24의 라이트 구동부 W/D 및 센스앰프 S/A에 관한 상세 회로도이다.
센스앰프 S/A는 컬럼 선택부(500)와, 이퀄라이징부(510)와, 레지스터부(520)와, 풀업부(530)와, 증폭부(540)와, 증폭 활성화 제어부(550)와, 로드부(560,562) 및 바이어스 제어부(570,572)를 포함한다.
여기서, 컬럼 선택부(500)는 NMOS트랜지스터 N6,N7를 포함한다. NMOS트랜지스터 N6,N7는 입출력 라인 IO,/IO과 출력단 OUT,/OUT 사이에 각각 연결되어 공통 게이트 단자를 통해 컬럼 선택신호 YS가 인가된다.
그리고, 이퀄라이징부(510)는 PMOS트랜지스터 P1~P3를 포함한다. PMOS트랜지스터 P1는 전원전압 VDD 인가단과 출력단 OUT 사이에 연결된다. PMOS트랜지스터 P3는 전원전압 VDD 인가단과 출력단 /OUT 사이에 연결된다. PMOS트랜지스터 P2는 출력단 OUT,/OUT 사이에 연결된다. 그리고, PMOS트랜지스터 P1~P3는 공통 게이트 단자를 통해 센스앰프 이퀄라이징 신호 SEQ가 인가된다.
레지스터부(520)는 한 쌍의 인버터 래치 구조를 이루며 PMOS트랜지스터 P4,P5와, NMOS트랜지스터 N8,N9를 포함한다. PMOS트랜지스터 P4,P5와, NMOS트랜지스터 N8,N9는 크로스 커플드 연결된다. 본 발명의 실시예에서는 설명의 편의성을 위해 레지스터 REG를 레지스터부(520)로 설명하고자 한다.
풀업부(530)는 PMOS트랜지스터 P6를 포함한다. 여기서, PMOS트랜지스터 P6는 센스앰프의 양단 노드 사이에 연결되어 게이트 단자를 통해 센스앰프 이퀄라이징 신호 SEQ가 인가된다.
증폭부(540)는 NMOS트랜지스터 N10,N11를 포함한다. NMOS트랜지스터 N10는 NMOS트랜지스터 N8,N12 사이에 연결되어 게이트 단자를 통해 셀 전압 Vcell이 인가된다. 그리고, NMOS트랜지스터 N11는 NMOS트랜지스터 N6,N9 사이에 연결되어 게이트 단자를 통해 레퍼런스 전압 Vref이 인가된다.
증폭 활성화 제어부(550)는 증폭부(540)와 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
로드부(560)는 PMOS트랜지스터 P7를 포함한다. 여기서, PMOS트랜지스터 P7는 전원전압단과 비트라인 R-BL 사이에 연결되어 게이트 단자를 통해 로드전압 Vload이 인가된다.
그리고, 로드부(562)는 PMOS트랜지스터 P8를 포함한다. 여기서, PMOS트랜지스터 P8는 전원전압단과 레퍼런스 전압 Vref 인가단 사이에 연결되어 게이트 단자를 통해 로드전압 Vload이 인가된다.
바이어스 제어부(570)는 NMOS트랜지스터 N13를 포함한다. 여기서, NMOS트랜지스터 N13는 셀 전압 Vcell 인가단과 비트라인 R-BL 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.
그리고, 바이어스 제어부(572)는 NMOS트랜지스터 N14를 포함한다. 여기서, NMOS트랜지스터 N14는 레퍼런스 전압 Vref 인가단과 레퍼런스 전류 Iref 단 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.
워드라인 구동부 W/D는 출력단 OUT과 라이트 제어부(580) 사이에 연결된다. 그리고, 라이트 제어부(580)는 라이트 구동부 W/D과 비트라인 L-BL 사이에 연결되어 게이트 단자를 통해 라이트 제어신호 WCS가 인가되는 NMOS트랜지스터 N15를 포함한다.
이러한 구성을 갖는 센스앰프 S/A의 동작 과정을 도 28의 파형도를 참조하여 설명하면 다음과 같다.
클램프 전압 VCLMP이 상승하게 되면 NMOS트랜지스터 N13가 턴온되어 메인 셀의 비트라인 전류 Icell가 전달된다. 그리고, 클램프 전압 VCLMP이 상승하게 되면 NMOS트랜지스터 N14가 턴온되어 레퍼런스 전류 Iref가 전달된다.
로드부(560,562)는 로드전압 Vload에 의해 제어되는 PMOS트랜지스터 P7,P8를 포함한다. PMOS트랜지스터 P7,P8의 로드 값에 의해 비트라인 BL의 전류 Icell 및 레퍼런스 전류 Iref가 셀 전압 Vcell 및 레퍼런스 전압 Vref 값으로 변환된다.
증폭 활성화 제어부(550)는 센스앰프 인에이블 신호 SEN에 의해 제어된다. 증폭 활성화 제어부(550)의 상태에 따라 증폭부(540)가 활성화된다. 여기서, 증폭부(540)는 NMOS트랜지스터 N10,N11의 이득(Gain)을 이용하여 셀 전압 Vcell과 레퍼런스 전압 Vref을 증폭한다.
센스앰프의 양단 노드는 풀업부(530)의 동작에 따라 프리차지 기간 동안 하이 레벨로 프리차지된다. 이에 따라, 센스앰프 S/A의 1차 증폭 특성을 개선하게 된다. 증폭부(540)에서 증폭된 전압은 레지스터부(520)에 전달되어 저장된다. 즉, 레지스터부(520)는 센스앰프 인에이블 신호 SEN가 활성화되는 동안 센스앰프의 데이터라 라이트 데이터를 일시 저장하게 된다.
또한, 레지스터부(520)는 컬럼 선택 신호 YS에 따라 입출력 라인 IO,/IO과 데이터를 교환하게 된다. 증폭부(540)의 이득을 다시 한번 증폭하는 역할을 수행하여 센스앰프 S/A의 오프셋 특성을 개선할 수 있도록 한다. 이퀄라이징부(510)는 프치차지 구간 동안 레지스터부(520)의 출력을 하이 레벨로 프리차지하게 된다.
그리고, 컬럼 선택부(500)는 컬럼 선택신호 YS의 활성화시 NMOS트랜지스터 N6,N7가 턴온된다. 이에 따라, 출력단 OUT,/OUT과 입출력 라인 IO,/IO을 선택적으로 연결한다. 라이트 구동부 W/D는 라이트 제어 신호 WCS의 활성화시 입출력 라인 IO,/IO의 데이터를 비트라인 L-BL에 전달하거나, 레지스터부(520)에 저장된 데이터를 비트라인 L-BL에 전달한다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 갖는다.
첫째, 본 발명은 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀을 DRAM에 적용하여 하나의 단위 셀에 이중(Dual)-비트(Bit)를 저장함으로써 셀 면적을 반으로 줄일 수 있도록 한다.
둘째, 본 발명은 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀이 적용된 DRAM에서 전원의 오프시에도 리프레쉬 정보를 잃지 않으며 데이터 유지(Retention) 특성을 향상시킬 수 있도 록 한다.
셋째, 본 발명은 불휘발성 특성을 가지므로 전원의 온/오프 시간을 합하여 전체 데이터 유지 시간으로 설정하게 되어 리프레쉬 동작을 자주 수행하지 않도록 함으로써 전력 소모를 감소시키고 동작성능을 향상시킬 수 있도록 한다.
넷째, 본 발명은 전원의 오프시 비휘발성 레지스터에 저장된 파라미터 정보에 따라 리프레쉬 동작을 수행함으로써 전원의 오프시에도 리프레쉬 정보를 유지할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (61)

  1. 기판상에 형성된 채널영역; 상기 채널영역의 양단에 형성된 드레인 영역 및 소스 영역; 상기 채널영역의 상부에 형성된 강유전체층; 및 상기 강유전체층의 상부에 형성된 워드라인을 포함하고, 상기 강유전체층의 극성 상태에 따라 상기 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀을 포함하는 반도체 메모리 장치에 있어서,
    제 1 드레인/소스 영역을 통해 인가되는 레프트-비트 데이터를 저장하기 위한 레프트-비트 저장부; 및
    제 2 드레인/소스 영역을 통해 인가되는 라이트-비트 데이터를 저장하기 위한 라이트-비트 저장부를 포함하고,
    상기 워드라인에 리드전압이 인가되고 상기 제 1 드레인/소스 영역 및 상기 제 2 드레인/소스 영역 중 하나의 영역에 센싱 바이어스 전압이 인가된 상태에서 상기 강유전체층의 극성 상태에 따라 달라지는 셀 센싱 전류 값을 센싱하여 이중-비트 데이터의 리드 동작이 이루어지며, 상기 워드라인과 상기 제 1드레인/소스 영역 및 상기 제 2 드레인/소스 영역에 인가되는 전압에 따라 상기 강유전체층의 극성이 변화되어 이중-비트 데이터의 라이트 동작이 이루어지는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 제 1 드레인/소스 영역 및 상기 제 2 드레인/소스 영 역 중 나머지 영역에는 그라운드 전압이 인가되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 채널영역이 온/오프 되는 영역에서 상기 제 1 및 상기 제 2 드레인/소스 영역의 전류가 최대/최소가 되는 값이 상기 리드전압의 전압 값으로 설정되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  4. 제 1항 또는 제 3항에 있어서, 상기 리드전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 센싱 바이어스 전압은 상기 리드전압 보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 레프트-비트 저장부와 상기 라이트-비트 저장부에 데이터 '00' 라이트 동작시 상기 워드라인에 전원전압이 인가되고, 상기 제 1 및 상기 제 2 드레인/소스 영역에 그라운드 전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 전원전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 큰 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 레프트-비트 저장부와 상기 라이트-비트 저장부에 데이터 '01' 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 제 1 드레인/소스 영역에 그라운드 전압이 인가되고, 상기 제 2드레인/소스 영역에 양의 리드전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  9. 제 1항에 있어서, 상기 레프트-비트 저장부와 상기 라이트-비트 저장부에 데이터터 '10' 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 제 1드레인/소스 영역에 양의 리드전압이 인가되고, 상기 제 2 드레인/소스 영역에 그라운드 전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  10. 제 8항 또는 제 9항에 있어서, 상기 양의 리드전압과 상기 음의 리드전압은 절대값의 크기가 같고 위상이 반대인 전압 값임을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  11. 제 1항에 있어서, 상기 레프트-비트 저장부와 상기 라이트-비트 저장부에 데 이터 '11' 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 제 1 및 상기 제 2 드레인/소스 영역에 양의 리드전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  12. 제 1항에 있어서, 로오 어드레스의 입력에 따라 상기 워드라인에 공급되는 전압 레벨을 제어하는 로오 디코더를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  13. 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 상기 채널영역의 상부에 형성된 강유전체층; 상기 강유전체층의 상부에 형성된 워드라인을 포함하고, 상기 강유전체층의 극성 상태에 따라 상기 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀을 포함하는 반도체 메모리 장치에 있어서,
    로오 방향으로 배열된 복수개의 워드라인;
    상기 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인;
    상기 복수개의 워드라인과 수직한 방향으로 배열되며, 상기 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인;
    상기 복수개의 짝수 비트라인을 통해 인가되는 레프트-비트 데이터를 저장하기 위한 레프트-비트 저장부; 및
    상기 복수개의 홀수 비트라인을 통해 인가되는 라이트-비트 데이터를 저장하기 위한 라이트-비트 저장부를 포함하고,
    상기 메모리 셀은 상기 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되어, 상기 워드라인과 상기 짝수/홀수 비트라인 쌍에 인가되는 각각의 전압에 따라 상기 강유전체층의 극성이 변화되어 이중-비트 데이터의 리드/라이트가 이루어짐을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 메모리 셀은 상기 채널영역과 상기 강유전체층 사이에 형성된 버퍼 절연층을 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  15. 제 13항에 있어서, 상기 복수개의 짝수 비트라인과 상기 복수개의 홀수 비트라인은 서로 다른 레이어에 형성됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  16. 제 13항에 있어서, 상기 메모리 셀은
    상기 짝수 비트라인을 통해 인가되는 레프트-비트 데이터를 저장하기 위한 레프트-비트 저장부; 및
    상기 홀수 비트라인을 통해 인가되는 라이트-비트 데이터를 저장하기 위한 라이트-비트 저장부를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  17. 제 13항에 있어서, 상기 메모리 셀의 상기 워드라인에 리드전압이 인가되고, 상기 짝수/홀수 비트라인 쌍 중 하나의 비트라인에 센싱 바이어스 전압이 인가되며, 나머지 비트라인에 그라운드 전압이 인가된 상태에서, 상기 그라운드 전압이 인가되는 비트라인에 흐르는 셀 센싱 전류 값을 센싱하여 리드 동작이 이루어지는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  18. 제 17항에 있어서, 상기 채널영역이 온/오프 되는 영역에서 상기 짝수/홀수 비트라인 쌍의 전류가 최대/최소가 되는 값이 상기 리드전압의 전압 값으로 설정되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  19. 제 17항 또는 제 18항에 있어서, 상기 리드전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  20. 제 17항에 있어서, 상기 센싱 바이어스 전압은 상기 리드전압 보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  21. 제 13항 또는 제 17항에 있어서, 상기 메모리 셀은
    상기 짝수/홀수 비트라인 쌍을 통해 센싱된 데이터를 증폭하는 센스앰프;
    상기 메모리 셀에 데이터를 라이트할 경우 라이트 데이터에 따라 구동 전압을 생성하여 상기 짝수/홀수 비트라인 쌍에 공급하는 라이트 구동부; 및
    상기 센스앰프에서 증폭된 데이터를 저장하는 레지스터를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  22. 제 21항에 있어서, 상기 센스앰프와 상기 레지스터 각각은 상기 짝수 비트라인과 일대일 대응하여 연결되고, 상기 라이트 구동부는 상기 홀수 비트라인과 일대일 대응하여 연결됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  23. 제 21항에 있어서, 상기 센스앰프는
    입출력 라인과 상기 레지스터를 선택적으로 연결하는 컬럼 선택부;
    상기 레지스터를 이퀄라이징시키는 이퀄라이징부;
    상기 레지스터의 양단 노드를 풀업시키는 풀업부;
    셀 전압과 레퍼런스 전압을 증폭하는 증폭부;
    상기 증폭부의 활성화 여부를 제어하는 증폭 활성화 제어부;
    상기 셀 전압과 상기 레퍼런스 전압의 로드를 제어하는 로드부; 및
    상기 비트라인의 전류 및 레퍼런스 전류를 제어하는 바이어스 제어부를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  24. 제 13항에 있어서, 상기 메모리 셀에 데이터 '00' 라이트 동작시 상기 워드라인에 전원전압이 인가되고, 상기 짝수/홀수 비트라인 쌍에 그라운드 전압이 인가 됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  25. 제 24항에 있어서, 상기 전원전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 큰 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  26. 제 13항에 있어서, 상기 메모리 셀에 데이터 '01' 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 짝수 비트라인에 그라운드 전압이 인가되고, 상기 홀수 비트라인에 양의 리드전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  27. 제 13항에 있어서, 상기 메모리 셀에 데이터 '10' 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 짝수 비트라인에 양의 리드전압이 인가되고, 상기 홀수 비트라인에 그라운드 전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  28. 제 26항 또는 제 27항에 있어서, 상기 양의 리드전압과 상기 음의 리드전압은 절대값의 크기가 같고 위상이 반대인 전압 값임을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  29. 제 13항에 있어서, 상기 메모리 셀에 데이터 '11' 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 짝수/홀수 비트라인 쌍에 양의 리드전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  30. 제 13항에 있어서, 로오 어드레스의 입력에 따라 상기 워드라인에 공급되는 전압 레벨을 제어하는 로오 디코더를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  31. 제 30항에 있어서, 로오 디코더는
    상기 로오 어드레스에 따라 인에이블 신호를 출력하는 로오 어드레스 디코더부;
    전압 제어신호에 따라 해당 전압을 상기 워드라인에 공급하는 전압 공급부; 및
    상기 인에이블 신호의 입력에 응답하여 상기 전압 공급부를 통해 인가되는 전압에 따라 상기 워드라인의 전압 레벨을 제어하는 워드라인 구동부를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  32. 제 31항에 있어서, 상기 전압 공급부는
    제 1전압 제어신호에 따라 리드전압을 공급하는 제 1스위칭 수단;
    제 2전압 제어신호에 따라 전원전압을 공급하는 제 2스위칭 수단; 및
    제 3전압 제어신호에 따라 음의 리드전압을 공급하는 제 3스위칭 수단을 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  33. 제 31항에 있어서, 상기 워드라인 구동부는
    상기 로오 어드레스 디코더부의 출력에 따라 상기 워드라인에 상기 전압을 선택적으로 공급하는 워드라인 구동소자; 및
    상기 로오 어드레스 디코더부의 출력에 따라 상기 워드라인을 풀다운시키는 풀다운 소자를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  34. 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 상기 채널영역의 상부에 형성된 강유전체층; 상기 강유전체층의 상부에 형성된 워드라인을 포함하고, 상기 강유전체층의 극성 상태에 따라 상기 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀;
    로오 방향으로 배열된 복수개의 워드라인;
    상기 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인;
    상기 복수개의 워드라인과 수직한 방향으로 배열되며, 상기 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인;
    상기 복수개의 짝수 비트라인을 통해 인가되는 레프트-비트 데이터를 저장하기 위한 레프트-비트 저장부;
    상기 복수개의 홀수 비트라인을 통해 인가되는 라이트-비트 데이터를 저장하기 위한 라이트-비트 저장부; 및
    상기 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 특정 리프레쉬 주기로 리프레쉬 동작을 수행하는 리프레쉬 제어 수단을 포함하고,
    상기 메모리 셀은 상기 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되어, 상기 워드라인과 상기 짝수/홀수 비트라인 쌍에 인가되는 각각의 전압에 따라 상기 강유전체층의 극성이 변화되어 이중-비트 데이터의 리드/라이트가 이루어짐을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  35. 제 34항에 있어서, 상기 리프레쉬 제어수단은
    상기 리프레쉬 동작을 제어하기 위한 각종 파라미터 정보를 비휘발성으로 저장하며 이에 대응하는 리프레쉬 제어신호를 출력하는 리프레쉬 상태 정보 레지스터;
    상기 리프레쉬 제어신호에 따라 리프레쉬 동작을 수행하기 위한 리프레쉬 신호와 리프레쉬 인에이블 신호를 출력하는 리프레쉬 제어부;
    상기 리프레쉬 신호에 따라 리프레쉬 주기를 카운팅하여 카운트 어드레스를 출력하는 리프레쉬 카운터; 및
    상기 리프레쉬 인에이블 신호의 활성화시 상기 카운트 어드레스를 선택하여 로오 디코더에 출력하는 로오 어드레스 레지스터를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  36. 제 34항에 있어서, 상기 메모리 셀에 리프레쉬 데이터를 제공하는 레지스터를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  37. 제 36항에 있어서, 상기 리프레쉬 동작시 상기 레지스터를 활성화하는 컬럼 타이밍 로직을 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  38. 제 37항에 있어서, 입력 어드레스에 의해 공유되어 멀티플렉싱 방식을 사용하여 상기 입력 어드레스를 일정 시간차를 두고 선택적으로 입력하는 패드 어레이부를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  39. 제 35항에 있어서, 상기 리프레쉬 상태 정보 레지스터는 리프레쉬 카운트 정보와, 시스템/내부 메모리의 파워-오프 시간에 관한 정보를 저장하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  40. 제 35항에 있어서, 상기 리프레쉬 신호는 카스신호가 라스신호 보다 먼저 천이되는 시점에서 활성화되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  41. 제 34항에 있어서, 상기 메모리 셀은 상기 채널영역과 상기 강유전체층 사이에 형성된 버퍼 절연층을 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  42. 제 34항에 있어서, 상기 복수개의 짝수 비트라인과 상기 복수개의 홀수 비트라인은 서로 다른 레이어에 형성됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  43. 제 34항에 있어서, 상기 메모리 셀은
    상기 짝수 비트라인을 통해 인가되는 레프트-비트 데이터를 저장하기 위한 레프트-비트 저장부; 및
    상기 홀수 비트라인을 통해 인가되는 라이트-비트 데이터를 저장하기 위한 라이트-비트 저장부를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  44. 제 34항에 있어서, 상기 메모리 셀의 상기 워드라인에 리드전압이 인가되고, 상기 짝수/홀수 비트라인 쌍 중 하나의 비트라인에 센싱 바이어스 전압이 인가되며, 나머지 비트라인에 그라운드 전압이 인가된 상태에서, 상기 그라운드 전압이 인가되는 비트라인에 흐르는 셀 센싱 전류 값을 센싱하여 리드 동작이 이루어지는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  45. 제 44항에 있어서, 상기 채널영역이 온/오프 되는 영역에서 상기 짝수/홀수 비트라인 쌍의 전류가 최대/최소가 되는 값이 상기 리드전압의 전압 값으로 설정되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  46. 제 44항 또는 제 45항에 있어서, 상기 리드전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  47. 제 44항에 있어서, 상기 센싱 바이어스 전압은 상기 리드전압 보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  48. 제 34항 또는 제 44항에 있어서, 상기 메모리 셀은
    상기 짝수/홀수 비트라인 쌍을 통해 센싱된 데이터를 증폭하는 센스앰프;
    상기 메모리 셀에 데이터를 라이트할 경우 라이트 데이터에 따라 구동 전압을 생성하여 상기 짝수/홀수 비트라인 쌍에 공급하는 라이트 구동부; 및
    상기 센스앰프에서 증폭된 데이터를 저장하는 레지스터를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  49. 제 48항에 있어서, 상기 센스앰프와 상기 라이트 구동부 및 상기 레지스터 각각은 상기 짝수 비트라인과 상기 홀수 비트라인과 일대일 대응하여 연결됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  50. 제 34항에 있어서, 상기 메모리 셀에 데이터 '00' 라이트 동작시 상기 워드라인에 전원전압이 인가되고, 상기 짝수/홀수 비트라인 쌍에 그라운드 전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  51. 제 50항에 있어서, 상기 전원전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 큰 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  52. 제 34항에 있어서, 상기 메모리 셀에 데이터 '01' 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 짝수 비트라인에 그라운드 전압이 인가되고, 상기 홀수 비트라인에 양의 리드전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  53. 제 34항에 있어서, 상기 메모리 셀에 데이터 '10' 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 짝수 비트라인에 양의 리드전압이 인가되고, 상기 홀수 비트라인에 그라운드 전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  54. 제 52항 또는 제 53항에 있어서, 상기 양의 리드전압과 상기 음의 리드전압 은 절대값의 크기가 같고 위상이 반대인 전압 값임을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  55. 제 34항에 있어서, 상기 메모리 셀에 데이터 '11' 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 짝수/홀수 비트라인 쌍에 양의 리드전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  56. 제 34항에 있어서, 로오 어드레스의 입력에 따라 상기 워드라인에 공급되는 전압 레벨을 제어하는 로오 디코더를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.
  57. 로오 방향으로 배열된 복수개의 워드라인;
    상기 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인;
    상기 복수개의 워드라인과 수직한 방향으로 배열되며, 상기 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인;
    상기 복수개의 짝수 비트라인을 통해 인가되는 레프트-비트 데이터를 저장하기 위한 레프트-비트 저장부;
    상기 복수개의 홀수 비트라인을 통해 인가되는 라이트-비트 데이터를 저장하기 위한 라이트-비트 저장부; 및
    기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 상기 채널영역의 상부에 형성된 강유전체층; 상기 강유전체층의 상부에 형성된 워드라인을 포함하고, 상기 복수개의 비트라인 중 서로 인접한 비트라인 쌍 사이에 연결되어 상기 워드라인과 상기 비트라인 쌍에 인가되는 전압에 따라 상기 강유전체층의 극성이 변화되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀을 포함하고,
    상기 메모리 셀은 상기 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되어, 상기 워드라인과 상기 짝수/홀수 비트라인 쌍에 인가되는 각각의 전압에 따라 상기 강유전체층의 극성이 변화되어 이중-비트 데이터의 리드/라이트가 이루어지는 반도체 메모리 장치의 리프레쉬 방법에 있어서,
    상기 1T-FET 형 메모리 셀의 채널영역에 서로 다른 채널 저항을 유도하여 데이터를 리드/라이트하는 단계; 및
    상기 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 특정 리프레쉬 주기로 상기 메모리 셀의 데이터를 리프레쉬 하는 단계를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법.
  58. 제 57항에 있어서, 상기 리프레쉬 단계는
    상기 메모리 셀에 저장된 데이터를 리드하여 레지스터에 저장하는 단계;
    상기 메모리 셀에 로우 데이터를 모두 라이트하는 단계; 및
    상기 레지스터에 저장된 데이터를 상기 메모리 셀로 라이트하여 상기 메모리 셀에 저장된 로우 데이터를 유지하거나 상기 메모리 셀에 하이 데이터를 라이트하는 단계를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법.
  59. 제 57항에 있어서, 상기 리프레쉬의 수행 구간을 동일시간으로 배분하여 상 기 메모리 셀을 상기 리프레쉬 구간 동안 모두 리프레쉬 하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법.
  60. 제 59항에 있어서, 상기 리프레쉬의 주기는 (리프레쉬 시간)/(로오 어드레스 개수)로 설정되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법.
  61. 제 57항에 있어서,
    버스트 리프레쉬 사이클 구간 동안 해당 로오 어드레스에 대해 상기 리프레쉬 동작을 연속하여 수행하는 단계; 및
    리드/라이트 동작 사이클 구간 동안 상기 리드/라이트 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법.
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