KR100861170B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 계층적 비트라인 구조의 디램에서 전류 센싱 방식에 따라 멀티 데이터의 리드/라이트 동작을 수행하여 고속 동작을 구현할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 커패시터와 스위칭 소자를 포함하여 데이터의 리드/라이트 동작이 이루어지는 반도체 메모리 장치에 있어서, 데이터를 저장하는 복수개의 단위 셀이 서브 비트라인에 연결되며, 데이터가 인가된 서브 비트라인의 센싱전압에 따라 메인 비트라인으로 전달되는 전류량을 조절하여 메인 비트라인의 센싱전압을 유도하는 계층적 비트라인 구조를 갖는 서브 셀 어레이를 포함하고, 서브 셀 어레이는 멀티 데이터의 센싱 동작시 서브 비트라인에 인가된 복수개의 센싱 전압에 따라 메인 비트라인에 인가된 복수개의 센싱전류를 센싱하는 센싱 조정부와, 멀티 데이터의 리드/라이트가 이루어지는 복수개의 단위 셀, 및 메인 비트라인으로 인가된 복수개의 라이트 전압에 따라 서브 비트라인에 멀티 레벨 전류를 선택적으로 인가하여 해당 단위 셀에 멀티 데이터를 저장하는 재저장/라이트 조정부를 포함한다.
DRAM, 계층적, 비트라인, 전류, 센싱, 멀티

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 일반적인 디램의 셀 어레이를 나타낸 상세 회로도.
도 2는 일반적인 디램의 래치형 비트 라인 센스앰프를 나타낸 상세 회로도.
도 3은 일반적인 디램의 셀 어레이 및 센싱 관련 동작을 나타낸 타이밍도.
도 4는 본 발명에 따른 반도체 메모리 장치의 구성도.
도 5는 도 4의 서브 셀 어레이에 관한 상세 회로도.
도 6은 도 5의 멀티 데이터 센싱 모드 동작을 설명하기 위한 도면.
도 7은 도 5의 멀티 데이터 재저장/라이트 모드 동작을 설명하기 위한 도면.
도 8은 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도.
도 9는 본 발명에 적용되는 동작 전압의 관계를 설명하기 위한 도면.
본 발명은 반도체 메모리 장치에 관한 것으로서, 계층적 비트라인 구조의 디램에서 전류 센싱 방식에 따라 멀티 데이터의 리드/라이트 동작을 수행하여 고속 동작을 구현할 수 있도록 하는 기술이다.
주지된 바와 같이, 반도체 메모리 장치는 다수의 단위 셀을 구비하여 다수의 데이터를 저장할 수 있는 반도체 장치이다. 반도체 메모리 장치 중 가장 널리 사용되는 디램(DRAM)은 커패시터에 전하를 축적함으로써 데이터를 저장할 수 있는 메모리 장치로서, 커패시터와 스위치 역할을 하는 MOS 트랜지스터가 하나의 단위 셀을 이루고 있다.
메모리 장치는 반도체 기술이 발달하면서 더욱 고속 동작하도록, 더욱 고집적화되도록 발전하게 되었다. 특히, 디램의 고집적화를 위해서 면적의 대부분을 차지하는 다수의 단위 셀로 이루어진 셀 블럭의 면적을 줄이는 것이 필요하다.
이를 위해, 디램의 단위 셀에 구비된 커패시터는 데이터가 유지될 수 있을 정도의 최소한의 전하량만을 축적하도록 구성된다. 이에 따라, 커패시터에 저장된 전하량은 매우 작으므로, 단위 셀에 저장된 데이터를 유지하는 신호를 외부로 출력할 때에는 비트라인 센스앰프를 통하여 증폭하여 출력한다.
한편, 초기에는 하나의 단위 셀에 하나의 비트라인 센스앰프가 대응되는 오픈 비트라인(open bit line) 구조의 메모리 셀 어레이를 사용하였다. 그러나, 디램이 고집적화되면서 하나의 커패시터와 하나의 MOS 트랜지스터로 구성된 단위 셀과, 4개의 MOS 트랜지스터로 구성된 비트라인 센스앰프를 각각 대응시켜 배치하는 데 큰 어려움이 생겼다.
즉, 오픈 비트라인 구조의 메모리 셀 어레이는 비트라인 센스앰프에 연결된 비트라인(BL)이 하나의 셀 블럭과 연결되고, 비트라인 센스앰프에 연결된 비트라인바(/BL)가 다른 하나의 셀 블럭과 연결되어, 메모리에서 비트라인 센스앰프가 차지하는 면적이 커지게 되었다.
이를 해결하기 위해, 종래에는 2개의 단위 셀당 하나의 비트라인 센스앰프가 대응되도록 하는 폴디드 비트라인(folded bit line) 구조가 제안되었다. 여기서, 폴디드 비트라인 구조란 비트라인(BL)과 비트라인바(/BL)가 나란히 위치하는 구조이며, 하나의 비트라인 센스앰프에 두 개의 단위 셀이 연결되어 배치된다.
도 1은 일반적인 디램의 셀 어레이를 나타낸 상세 회로도이다. 여기서는 폴디드 비트 라인(Folded Bit line) 구조 및 래치형 비트 라인 센스앰프(Latch Type bit line sense amplifier)를 사용하는 경우를 예를 들어 설명한다.
DRAM의 단위 셀 C의 구성은 워드 라인 WL0에 의해 조정되는 한 개의 NMOS 트랜지스터 T1와, 한 개의 커패시터 C1로 구성된다. 여기서, NMOS 트랜지스터 T1의 드레인 단자는 비트 라인 BL에 연결되고, 소스 단자는 커패시터 C1의 한쪽 전극과 연결된다. 커패시터 C1의 한쪽 전극은 라이트된 전하(charge)가 저장되는 저장 노드(storage node; SN)로 정의한다.
그리고, 커패시터 C1의 또 다른 단자는 공통 셀 플레이트 라인 PL에 연결되고, 셀 플레이트 라인 PL을 통해 셀 플레이트 전압(VCP)이 인가된다. 셀 플레이트 전압(VCP)은 하프(half) 전원전압(VDD)으로 정의한다. 여기서, 전원전압(VDD)은 셀의 하이(High) 동작 전압으로 정의한다.
래치형 비트 라인 센스앰프의 양 출력 단자는 비트 라인 쌍 BL,/BL에 연결된다. 그리고, 워드 라인 WL0이 활성화되어 정(true) 비트 라인 BL에 셀 데이터가 전달되면 부(complement) 비트 라인 /BL은 기준전압(reference;REF)을 공급하게 된다. 반대로, 워드 라인 WL1이 할성화되어 부 비트 라인 /BL에 셀 데이터가 전달되 면 정 비트 라인 BL은 기준 전압을 공급하게 된다.
데이터 버퍼와 비트 라인 센스앰프 S/A의 데이터 입출력 동작은 로컬 데이터 버스 쌍 LDB, LDBB에 의해 이루어진다.
도 2는 일반적인 디램의 래치형 비트 라인 센스앰프를 나타낸 상세 회로도이다.
래치형 비트라인 센스앰프는 이퀄라이징부(10,22)와, 비트라인 선택부(12,18)와, 비트라인 프리차지부(14)와, 증폭부(16) 및 선택부(20)를 포함한다.
여기서, 이퀄라이징부(10,22)는 비트라인 균등화 신호 BLEQ의 활성화시 비트 라인 쌍 BL,/BL 사이의 전압을 동일하게 균등화시킨다. 그리고, 비트라인 선택부(12,18)는 비트 라인 선택 신호 BISH,BISL의 활성화시 증폭부(16)와 비트 라인 쌍 BL,/BL 사이의 데이터 교환이 이루어지도록 한다.
또한, 비트라인 프리차지부(14)는 비트라인 균등화 신호 BLEQ를 이용하여 비트 라인 쌍 BL,/BL에 비트 라인 프리차지 전압 VBLP을 공급하여 비트라인 쌍 BL,/BL을 프리차지시킨다. 여기서, 비트 라인 프리차지 전압 VBLP는 하프(half) 전원전압(VDD)로 정의한다.
증폭부(16)의 풀 업(pull-up) 활성화 단은 제어신호 SAP에 의해 조정되며, 풀 다운(pull-down) 활성화 단은 제어신호 SAN에 의해 조정된다. 이에 따라, 증폭부(16)는 비트라인 쌍 BL,/BL에 인가된 데이터를 센싱하여 증폭한다. 선택부(20)는 컬럼 선택 신호 YI에 따라 비트 라인 센스앰프의 증폭부(16)와 로컬 데이터 버 스 쌍 LDB, LDBB 사이의 데이터 입출력 동작을 제어한다.
도 3은 일반적인 디램의 셀 어레이 및 센싱 관련 동작을 나타낸 타이밍도이다.
먼저, 프리차지 구간 t0에서는 비트 라인 쌍 BL,/BL의 전압과 비트 라인 센스앰프 제어신호들 SAN,SAP이 비트 라인 프리차지 전압 VBLP으로 프리차지 된다. 여기서, 비트라인 프리차지 전압은 하프(half) 전원전압(VDD)으로 정의하고, 셀 하이 전압(VDD)의 절반의 전압 값으로 정의한다.
이후에, 전하 분배(charge sharing) 구간 t1에서는 워드 라인 WL이 활성화되어 비트 라인 쌍 BL,/BL에 셀의 데이터가 실리게 된다.
이어서, 센싱 및 증폭 구간 t2에서는 비트 라인 쌍 BL,/BL에 실린 데이터를 증폭하기 위해 제어신호 SAN은 그라운드 전압으로 천이시키고, 제어신호 SAP는 셀 하이 전압 VDD으로 천이시킨다. 이에 따라, 비트 라인 쌍 BL,/BL은 셀 하이 전압 (VDD)과 그라운드 전압으로 증폭된다.
다음에, 재저장(restore) 구간 t3에서는 비트 라인 쌍 BL,/BL에서 증폭된 데이터를 셀에 다시 재기입(rewrite)하게 된다. 그리고, 재저장 동작이 완료되면 다시 프리차지 구간 t4으로 진입하게 된다.
이러한 1T1C(1-Transistor 1-Capacitor) 구조의 디램은 전압 센싱 방식을 사용하여 데이터의 리드/라이트 동작을 수행한다. 즉, 비트라인에서의 차지 및 디스차지 전압 차를 센싱하여 데이터를 센싱하게 된다. 그리고, 전압의 풀업/풀다운 동작에 의해 데이터를 메모리 셀에 라이트하게 되어 메인 비트라인 전압의 스 윙(Swing) 동작이 빈번히 발생하게 된다.
이에 따라, 데이터의 센싱 속도가 저하되고 데이터의 센싱시 많은 전류를 소비하게 된다. 따라서, 1T1C 구조의 디램에서 전류 센싱 방식을 이용한 멀티 데이터의 리드/라이트 동작을 수행함으로써 고속 동작 및 대용량화를 구현하기 위한 본 발명의 필요성이 대두되었다.
본 발명은 디램의 메모리 셀을 계층적 비트라인 구조로 구현하여 메모리를 대용량화할 수 있도록 하는데 그 목적이 있다.
본 발명은 디램에서 전류 센싱 방식에 따라 멀티 데이터의 리드/라이트 동작을 수행하여 고속 동작을 구현할 수 있도록 하는데 그 목적이 있다.
본 발명은 디램에서 전류 센싱 방식에 따라 멀티 데이터의 리드/라이트 동작을 수행하여 비트라인에서의 차지 및 디스차지 전류를 줄임으로써 저전력 회로를 구현할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 커패시터와 스위칭 소자를 포함하여 데이터의 리드/라이트 동작이 이루어지는 반도체 메모리 장치에 있어서, 데이터를 저장하는 복수개의 단위 셀이 서브 비트라인에 연결되며, 데이터가 인가된 서브 비트라인의 센싱전압에 따라 메인 비트라인으로 전달되는 전류량을 조절하여 메인 비트라인의 센싱전압을 유도하는 계층적 비트라인 구조를 갖는 서브 셀 어레이를 포함하고, 서브 셀 어레이는 멀티 데이터의 센싱 동작시 서브 비트라인에 인가된 복수개의 센싱 전압에 따라 메인 비트라인에 인가된 복수개의 센싱전류를 센싱하는 센싱 조정부; 멀티 데이터의 리드/라이트가 이루어지는 복수개의 단위 셀; 및 메인 비트라인으로 인가된 복수개의 라이트 전압에 따라 서브 비트라인에 멀티 레벨 전류를 선택적으로 인가하여 해당 단위 셀에 멀티 데이터를 저장하는 재저장/라이트 조정부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 구성도이다.
본 발명은 복수개의 상부 셀 어레이 블록(100_T)과, 하부 셀 어레이 블록(100_B)과, 워드라인 구동부(200) 및 센스앰프(300)를 포함한다.
상부 셀 어레이 블록(100_T)과 하부 셀 어레이 블록(100_B)은 센스앰프(300)를 중심으로 상하 대칭되게 구비된다. 상부 셀 어레이 블록(100_T)과 하부 셀 어레이 블록(100_B) 각각은 복수개의 서브 셀 어레이 SCA(0)~SCA(n)를 포함한다.
그리고, 상부 셀 어레이 블록(100_T)과 하부 셀 어레이 블록(100_B) 각각은 메인 비트라인 MBL과 서브 비트라인 SBL을 포함한다. 여기서, 서브 비트라인 SBL은 각각의 서브 셀 어레이 SCA(0)~SCA(n) 마다 구비되며, 메인 비트라인 MBL은 복수개의 서브 셀 어레이 SCA(0)~SCA(n)에 의해 공유된다.
각 서브 셀 어레이 SCA(0)~SCA(n) 내에서 메인 비트라인 MBL은 서브 비트라인 SBL과 일대일 또는 일대다 대응되어, 서브 비트라인 SBL의 셀 데이터에 따라 메인 비트라인 MBL의 센싱전압을 유도한다. 즉, 각 서브 셀 어레이 SCA는 서브 비트 라인 SBL에 인가된 셀 데이터에 따라 메인 비트라인 MBL으로 인가되는 전류량이 조절되어 메인 비트라인 MBL에 센싱전압을 발생시키는 이중 비트라인 감지신호 전달 구조를 갖는다.
여기서, 각 서브 셀 어레이 SCA(0)~SCA(n)의 메인 비트라인 MBL은 전류 센스앰프(300)와 연결된다. 센스앰프(300)는 메인 비트라인 MBL에 흐르는 전류를 센싱하여 데이터 "0"과 데이터 "1"을 구분하는 증폭기이다. 즉, 센스앰프(300)는 상부 셀 어레이 블록(100_T)의 메인 비트라인 MBL과 이에 대칭되는 하부 셀 어레이 블록(100_B)의 메인 비트라인 MBL에 공유되어, 센싱신호에 따라 상/하부 메인 비트라인 MBL에 유도된 센싱전압을 증폭한다.
워드라인 구동부(200)는 상부 셀 어레이 블록(100_T)과 하부 셀 어레이 블록(100_B)의 워드라인 WL을 선택적으로 활성화시켜 셀 데이터의 리드/라이트를 제어한다.
이러한 구조를 갖는 서브 셀 어레이 SCA는 메인 비트라인 MBL과 하위 비트라인인 서브 비트라인 SBL을 별도로 구비하여 계층적(Hierarchy) 비트라인 구조를 이룬다. 계층적 비트라인 구조의 서브 셀 어레이 SCA는 셀 데이터가 인가된 서브 비트라인 SBL의 센싱전압에 따라 메인 비트라인 MBL으로 전달되는 전류량을 조절하여 메인 비트라인 MBL의 센싱전압을 유도하게 된다.
도 5는 도 4의 서브 셀 어레이 SCA에 관한 상세 회로도이다.
서브 셀 어레이 SCA는 센싱 조정부(110)와, 복수개의 단위 셀 C 및 재저장/라이트 조정부(120)를 포함한다.
센싱 조정부(110)는 직렬 연결된 스위칭 소자 RT1,RT2를 포함한다. 여기서, 스위칭 소자 RT1,RT2는 NMOS트랜지스터로 이루어지는 것이 바람직하다. NMOS트랜지스터 RT1는 NMOS트랜지스터 RT2와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자가 서브 비트라인 SBL과 연결된다. NMOS트랜지스터 RT2는 그라운드 GND 전압단과 NMOS트랜지스터 RT1 사이에 연결되고, 게이트 단자를 통해 리드 인에이블 신호 REN가 인가된다. 여기서, 리드 인에이블 신호 REN는 리드 전류의 활성화 여부를 조정하기 위한 신호이다.
그리고, 서브 셀 어레이 SCA(0)~SCA(n)는 복수개의 메모리 셀 C들이 서브 비트라인 SBL에 연결되어 데이터를 저장한다. 하나의 서브 비트라인 SBL에는 복수개의 단위 셀 C이 연결된다. 복수개의 단위 셀 C 각각은 하나의 스위칭 트랜지스터 T2와 하나의 커패시터 C2를 구비하여 1T1C(1-Transistor, 1-Capacitor) 구조를 갖는다.
여기서, 스위칭 트랜지스터 T2는 서브 비트라인 SBL과 커패시터 C2 사이에 연결되어 워드라인 WL 전압에 따라 스위칭 동작을 수행함으로써 메인 비트라인 MBL의 센싱 전압을 조정한다. 그리고, 커패시터 C2는 스위칭 트랜지스터 T2와 플레이트 라인 PL 사이에 연결된다. 서브 비트라인 SBL의 한쪽 단자은 NMOS트랜지스터 RT1의 게이트 단자에 연결되고, 또 다른 단자는 재저장/라이트 조정부(120)에 연결된다.
재저장/라이트 조정부(120)는 직렬 연결된 스위칭 소자 WT1,WT2를 포함한다. 여기서, 스위칭 소자 WT1,WT2는 NMOS트랜지스터로 이루어지는 것이 바람직하다. NMOS트랜지스터 WT1는 서브 비트라인 SBL과 메인 비트라인 MBL 사이에 연결되고, 게이트 단자를 통해 라이트 인에이블 신호 WEN0가 인가된다. 그리고, NMOS트랜지스터 WT2는 하이 전압 Vhigh 인가단과 NMOS트랜지스터 WT1 사이에 연결되고, 게이트 단자를 통해 라이트 인에이블 신호 WEN1가 인가된다.
여기서, 하이 전압 Vhigh은 셀 데이터 중 "하이 데이터" 전압을 의미한다. 이러한 하이 전압 Vhigh은 라이트 동작 모드시 단위 셀 C을 포함하는 뱅크에 고전압을 공급하기 위한 고전압 발생 수단에 의해 발생되는 것이 바람직하다. 그리고, 라이트 인에이블 신호 WEN0,WEN1는 라이트 동작 모드시 뱅크에 데이터를 라이트하기 위해 활성화되는 라이트 인에이블 신호(/WEN)에 응답하여 제어되는 것이 바람직하다.
도 6은 도 5의 서브 셀 어레이 SCA에서 멀티 데이터의 센싱 모드 동작을 설명하기 위한 도면이다.
먼저, 센싱 모드시에는 라이트 인에이블 신호 WEN0,WEN1가 그라운드 GND 전압 레벨이 되어 NMOS트랜지스터 WT1,WT2가 모두 비활성화 상태를 유지한다. 이에 따라, 센싱 모드시에는 재저장/라이트 조정부(120)가 동작하지 않게 된다.
반면에, 센싱 모드시에는 리드 인에이블 신호 REN가 전원전압 VDD 레벨이 되어 NMOS트랜지스터 RT2가 활성화된다. 이에 따라, NMOS트랜지스터 RT1의 소스 단자에 그라운드 GND 전압이 인가되어, 메인 비트라인 MBL으로부터 인가되는 복수개의 센싱전류 IS0~IS3가 NMOS트랜지스터 RT1에 흐르게 된다. 따라서, 서브 비트라인 SBL의 전압 레벨에 따라 NMOS트랜지스터 RT1에 흐르는 복수개의 센싱전류 IS0~IS3의 값이 달라지게 된다.
본 발명에서는 센싱전류의 레벨이 4개의 레벨 IS0~IS3로 센싱되는 것을 그 실시예로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라 센싱전류의 레벨은 n개의 레벨로 설정될 수도 있다.
즉, 선택된 셀 C의 워드라인 WL에는 펌핑전압 VPP이 인가되어 스위칭 트랜지스터 T2가 턴온된다. 이에 따라, 커패시터 C2에 저장된 셀 데이터가 서브 비트라인 SBL에 인가된다.
따라서, 셀 C에 데이터 "00"이 저장된 경우 서브 비트라인 SBL의 전압이 가장 낮아지게 된다. 이에 따라, 데이터 "00"의 전류가 NMOS트랜지스터 RT1에 흐르는 상태가 되면 센싱전류 IS0가 센싱된다.
그리고, 셀 C에 데이터 "01"이 저장된 경우 서브 비트라인 SBL의 전압 레벨이 데이터 "00"에 해당하는 서브 비트라인 SBL의 전압보다 높아지게 된다. 이에 따라, 데이터 "01"의 전류가 NMOS트랜지스터 RT1에 흐르는 상태가 되면 센싱전류 IS1가 센싱된다.
또한, 셀 C에 데이터 "10"이 저장된 경우 서브 비트라인 SBL의 전압 레벨이 데이터 "01"에 해당하는 서브 비트라인 SBL의 전압보다 높아지게 된다. 이에 따라, 데이터 "10"의 전류가 NMOS트랜지스터 RT1에 흐르는 상태가 되면 센싱전류 IS2가 센싱된다.
반면에, 셀 C에 데이터 "11"이 저장된 경우 서브 비트라인 SBL의 전압 레벨이 데이터 "10"에 해당하는 서브 비트라인 SBL의 전압보다 높아지게 된다. 이에 따라, 데이터 "11"의 전류가 NMOS트랜지스터 RT1에 흐르는 상태가 되면 센싱전류 IS3가 센싱된다. 여기서, 센싱전류의 값은 IS3>IS2>IS1>IS0로 설정되는 것이 바람직하다. 이때, 메인 비트라인 MBL의 센싱 전압은 거의 일정한 것으로 가정한다.
도 7은 도 5의 서브 셀 어레이 SCA에서 멀티 데이터 재저장/라이트 모드 동작을 설명하기 위한 도면이다.
먼저, 멀티 레벨 센싱 동작이 완료되면 리드 인에이블 신호 REN가 그라운드 GND 전압 레벨이 되어 NMOS트랜지스터 RT2가 비활성화 상태를 유지한다. 이에 따라, 재저장/라이트 모드시에는 센싱 조정부(110)가 동작하지 않게 된다.
반면에, 멀티 레벨 재저장/라이트 모드시 라이트 인에이블 신호 WEN1가 펌핑전압 VPP 레벨이 되어 NMOS트랜지스터 WT2가 활성화된다. 이에 따라, NMOS트랜지스터 WT2를 통해 하이 전압 Vhigh 이 인가되어, 서브 비트라인 SBL에 풀업 전류 IP가 흐르게 된다.
그리고, 라이트 인에이블 신호 WEN0는 라이트 인에이블 전압 Vwt0 레벨이 된다. 이에 따라, NMOS트랜지스터 WT1를 통해 메인 비트라인 MBL에 복수개의 멀티 레벨 전류 IW0~IW3가 흐르게 된다.
이하에서는, NMOS트랜지스터 WT1의 스위칭 동작을 제어하는 라이트 인에이블 신호 WEN0의 전압 레벨을 "라이트 인에이블 전압" Vwt0 레벨이라 하고, 메인 비트라인 MBL에 인가되는 "복수개의 라이트 전압"을 라이트 전압 V00,V01,V10,V11 이라 한다.
즉, 선택된 셀 C의 워드라인 WL에는 펌핑전압 VPP이 인가되어 스위칭 트랜지스터 T2가 턴온된다. 이에 따라, 서브 비트라인 SBL에 인가된 전압에 따라 커패시터 C2에 셀 데이터를 저장할 수 있게 된다.
따라서, 셀 C에 데이터 "00"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "00" 라이트 전압 V00이 된다. 그리고, 라이트 인에이블 신호 WEN0가 라이트 인에이블 전압 Vwt0 레벨이 된다. 이에 따라, 데이터 "00" 라이트 전압 V00과 하이전압 Vhigh의 레벨 차에 따라 MBL에 전류 IW0가 흐르게 된다. 즉, NMOS트랜지스터 WT1가 턴온되어 데이터 "00" 전류 IW0가 메인 비트라인 MBL에 흐르게 된다.
그리고, 셀 C에 데이터 "01"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "01" 라이트 전압 V01이 된다. 그리고, 라이트 인에이블 신호 WEN0가 라이트 인에이블 전압 Vwt0 레벨이 된다. 이에 따라, 데이터 "01" 라이트 전압 V01과 하이전압 Vhigh의 레벨 차에 따라 MBL에 전류 IW1가 흐르게 된다. 즉, NMOS트랜지스터 WT1가 턴온되어 데이터 "01" 전류 IW1가 메인 비트라인 MBL에 흐르게 된다.
또한, 셀 C에 데이터 "10"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "10" 라이트 전압 V10이 된다. 그리고, 라이트 인에이블 신호 WEN0가 라이트 인에이블 전압 Vwt0 레벨이 된다. 이에 따라, 데이터 "10" 라이트 전압 V10과 하이전압 Vhigh의 레벨 차에 따라 MBL에 전류 IW2가 흐르게 된다. 즉, NMOS트랜지스터 WT1가 턴온되어 데이터 "01" 전류 IW2가 메인 비트라인 MBL에 흐르게 된다.
반면에, 셀 C에 데이터 "11"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "11" 라이트 전압 V11이 된다. 그리고, 라이트 인에이블 신호 WEN0가 라이트 인에이블 전압 Vwt0 레벨이 된다. 이에 따라, 데이터 "11" 라이트 전압 V11과 하이전압 Vhigh의 레벨 차에 따라 MBL에 데이터 "11" 전류 IW3가 흐르게 된다.
이때, 메인 비트라인 MBL으로부터 인가되는 복수개의 라이트 전압 V00~V11은 센스앰프(300)의 동작 수행 이후에 데이터 값에 해당하는 복수개의 전압을 메인 비트라인 MBL에 피드백한 값이 된다. 그리고, 메인 비트라인 MBL을 통해 흐르는 전 류의 크기는 IW0>IW1>IW2>IW3로 설정되는 것이 바람직하다.
따라서, 메인 비트라인 MBL에 데이터 "00" 전류 IW0가 흐를 경우 셀 C에 데이터 "00"이 재저장 또는 라이트된다. 그리고, 메인 비트라인 MBL에 데이터 "01" 전류 IW1가 흐를 경우 셀 C에 데이터 "01"이 재저장 또는 라이트된다. 또한, 메인 비트라인 MBL에 데이터 "10" 전류 IW2가 흐를 경우 셀 C에 데이터 "10"이 재저장 또는 라이트된다. 그리고, 메인 비트라인 MBL에 데이터 "11" 전류 IW3가 흐를 경우 셀 C에 데이터 "11"이 재저장 또는 라이트된다.
즉, 본 발명은 풀업/풀다운 동작이 이루어지는 것이 아니라 전압 레벨의 조정 방식을 통해 데이터의 라이트 동작이 수행된다. 이에 따라, 데이터의 라이트 동작시 메인 비트라인 전압의 스윙이 줄어들게 되어 전류 소모를 최대한으로 줄일 수 있게 된다.
도 8은 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도이다.
먼저, 프리차지 구간인 t0 구간에서는 워드라인 WL, 리드 인에이블 신호 REN, 및 라이트 인에이블 신호 WEN0,WEN1가 그라운드 전압 GND 레벨을 유지한다. 그리고, 서브 비트라인 SBL과 메인 비트라인 MBL이 로우 전압 Vlow 레벨을 유지한다.
이후에, 센싱 구간인 t1 구간에서는 셀 C에 저장된 데이터를 센싱하기 위해 해당 워드라인 WL이 펌핑전압 VPP 레벨로 천이된다. 그리고, 리드 인에이블 신호 REN가 전원전압 VDD 레벨로 천이하여 센싱 조정부(110)의 NMOS트랜지스터 RT2가 턴온된다.
이때, 라이트 인에이블 신호 WEN0,WEN1가 그라운드 전압 GND 레벨을 유지하여 재저장/라이트 조정부(120)가 동작하지 않게 된다. 따라서, 서브 비트라인 SBL의 전압에 따라 NMOS트랜지스터 RT1에 흐르는 복수개의 전류 값을 센싱하여 멀티 데이터를 리드하게 된다.
이어서, 재저장/라이트 구간인 t2 구간에서는 워드라인 WL이 그대로 펌핑전압 VPP 레벨을 유지하게 된다. 그리고, 센싱 동작이 종료되면 리드 인에이블 신호 REN가 그라운드 전압 GND 레벨로 천이하여 센싱 조정부(110)가 동작하지 않게 된다.
또한, t2 구간에서는 라이트 인에이블 신호 WEN0가 라이트 인에이블 전압 Vwt0 레벨로 천이한다. 그리고, 라이트 인에이블 신호 WEN1가 펌핑전압 VPP 레벨로 천이하여 풀업전류 IP가 서브 비트라인 SBL에 인가된다. 그리고, 라이트 인에이블 신호 WEN0가 라이트 인에이블 전압 Vwt0 레벨로 천이하여 메인 비트라인 MBL의 전압에 따라 복수개의 전류 IW0~IW3가 메인 비트라인 MBL 쪽으로 흐르도록 한다.
따라서, 메인 비트라인 MBL에 라이트 전압 V00이 흐를 경우 셀 C에 데이터 "00"이 재저장 또는 라이트된다. 그리고, 메인 비트라인 MBL에 라이트 전압 V01이 흐를 경우 셀 C에 데이터 "01"이 재저장 또는 라이트된다. 또한, 메인 비트라인 MBL에 라이트 전압 V10이 흐를 경우 셀 C에 데이터 "10"이 재저장 또는 라이트된다. 그리고, 메인 비트라인 MBL에 라이트 전압 V11이 흐를 경우 셀 C에 데이터 "11"이 재저장 또는 라이트된다.
다음에, 프리차지 구간인 t3 구간에서는 워드라인 WL, 리드 인에이블 신호 REN, 및 라이트 인에이블 신호 WEN0,WEN1가 그라운드 전압 GND 레벨을 유지한다. 그리고, 서브 비트라인 SBL과 메인 비트라인 MBL이 로우 전압 Vlow 레벨을 유지한다.
도 9는 본 발명에 적용되는 동작 전압의 관계를 설명하기 위한 도면이다.
먼저, 셀 C에 데이터 "00"을 기록하기 위한 데이터 "00" 라이트 전압 V00은 그라운드 GND 전압보다 높은 레벨을 갖는다. 셀 C에 데이터 "01"을 기록하기 위한 데이터 "01" 라이트 전압 V01은 라이트 전압 V00 보다 높은 레벨을 갖는다. 셀 C에 데이터 "10"을 기록하기 위한 데이터 "10" 라이트 전압 V10은 라이트 전압 V01 보다 높은 레벨을 갖는다. 로우 전압 Vlow은 데이터 "10" 라이트 전압 V10 보다 높은 레벨을 갖는다. 셀 C에 데이터 "11"을 기록하기 위한 데이터 "11" 라이트 전압 V11은 로우 전압 Vlow 보다 높은 레벨을 갖는다.
또한, 라이트 인에이블 전압 Vwt0은 데이터 "11" 라이트 전압 V11 보다 높은 레벨을 갖는다. 여기서, 라이트 인에이블 전압 Vwt0은 NMOS트랜지스터 WT1를 턴온시키기 위하여, 로우 전압 Vlow 보다 NMOS트랜지스터 WT1의 문턱전압(Vtn) 만큼 큰 값을 갖는 것이 바람직하다.
그리고, 하이 전압 Vhigh은 라이트 인에이블 전압 Vwt0 보다 높은 레벨을 갖는다. 전원전압 VDD은 하이 전압 Vhigh 보다 높은 레벨을 갖는다. 또한, 펌핑전압 VPP은 전원전압 VDD 보다 높은 레벨을 갖는다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 디램의 메모리 셀을 계층적 비트라인 구조로 구현하여 작은 셀 사이즈에서도 대용량의 메모리를 효율적으로 구성할 수 있도록 한다.
둘째, 디램에서 전류 센싱 방식에 따라 멀티 데이터의 리드/라이트 동작을 수행하여 고속 동작을 구현할 수 있도록 한다.
셋째, 디램에서 전류 센싱 방식에 따라 멀티 데이터의 리드/라이트 동작을 수행하여 비트라인에서의 차지 및 디스차지 전류를 줄임으로써 저전력 회로를 구현할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (18)

  1. 커패시터와 스위칭 소자를 포함하여 데이터의 리드/라이트 동작이 이루어지는 반도체 메모리 장치에 있어서,
    상기 데이터를 저장하는 복수개의 단위 셀이 서브 비트라인에 연결되며, 상기 데이터가 인가된 서브 비트라인의 센싱전압에 따라 메인 비트라인으로 전달되는 전류량을 조절하여 상기 메인 비트라인의 센싱전압을 유도하는 계층적 비트라인 구조를 갖는 서브 셀 어레이를 포함하고,
    상기 서브 셀 어레이는
    멀티 데이터의 센싱 동작시 상기 서브 비트라인에 인가된 복수개의 센싱 전압에 따라 상기 메인 비트라인에 인가된 복수개의 센싱전류를 센싱하는 센싱 조정부;
    상기 멀티 데이터의 리드/라이트가 이루어지는 상기 복수개의 단위 셀; 및
    상기 메인 비트라인으로 인가된 복수개의 라이트 전압에 따라 상기 서브 비트라인에 멀티 레벨 전류를 선택적으로 인가하여 해당 단위 셀에 상기 멀티 데이터를 저장하는 재저장/라이트 조정부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 서브 비트라인은 상기 서브 셀 어레이마다 구비되며, 상기 메인 비트라인은 복수개의 서브 셀 어레이들에 의해 공유됨을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 센싱 조정부는
    상기 서브 비트라인의 상기 복수개의 센싱 전압에 따라 상기 메인 비트라인에 흐르는 상기 복수개의 센싱전류 값을 조정하는 제 1스위칭 소자; 및
    리드 인에이블 신호에 따라 상기 제 1스위칭 소자를 선택적으로 활성화시키는 제 2스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 센싱 조정부는 상기 서브 비트라인의 센싱 전압이 일정 전압보다 낮아질 경우 상기 제 1스위칭 소자를 통해 제 1센싱전류가 센싱되고, 상기 서브 비트라인의 센싱 전압이 상기 일정 전압보다 높아질 경우 상기 제 1스위칭 소자를 통해 상기 제 1센싱전류 보다 큰 제 2센싱전류가 센싱됨을 특징으로 하는 반도체 메모리 장치.
  5. 제 3항에 있어서, 상기 리드 인에이블 신호는 센싱 모드시 전원전압 레벨로 활성화됨을 특징으로 하는 반도체 메모리 장치.
  6. 제 3항에 있어서, 상기 제 1스위칭 소자는 상기 제 2스위칭 소자와 상기 메인 비트라인 사이에 연결되어 게이트 단자가 상기 서브 비트라인에 연결된 제 1NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 3항에 있어서, 상기 제 2스위칭 소자는 상기 제 1스위칭 소자와 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 상기 리드 인에이블 신호가 인가되는 제 2NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 재저장/라이트 조정부는
    제 1라이트 인에이블 신호에 따라 상기 서브 비트라인과 상기 메인 비트라인을 선택적으로 연결하는 제 3스위칭 소자; 및
    제 2라이트 인에이블 신호에 따라 상기 서브 비트라인에 하이 전압을 선택적으로 공급하는 제 4스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 제 1라이트 인에이블 신호는 재저장/라이트 모드시 로우 전압 레벨보다 상기 제 3스위칭 소자의 문턱전압만큼 큰 값을 갖는 라이트 인에이블 전압 레벨로 활성화됨을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 제 1라이트 인에이블 신호의 활성화시 상기 제 3스위칭 소자를 통해 상기 멀티 레벨 전류가 상기 메인 비트라인에 인가됨을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 제 2라이트 인에이블 신호는 재저장/라이트 모드시 전원전압보다 높은 펌핑전압 레벨로 활성화됨을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 제 2라이트 인에이블 신호의 활성화시 상기 제 4스위칭 소자를 통해 풀업전류가 상기 서브 비트라인으로 인가됨을 특징으로 하는 반도체 메모리 장치.
  13. 제 1항에 있어서, 상기 재저장/라이트 조정부는 제 1데이터의 라이트시 상기 메인 비트라인에 상기 복수개의 라이트 전압 중 제 1라이트 전압이 인가되어 제 1전류가 상기 서브 비트라인에 인가되고, 제 2데이터의 라이트시 상기 메인 비트라인에 상기 복수개의 라이트 전압 중 제 2라이트 전압이 인가되어 상기 제 1전류 보다 높은 제 2전류가 상기 서브 비트라인에 인가됨을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 제 2라이트 전압은 로우 전압 레벨보다 낮고 그라운드 전압 레벨보다 높은 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서, 상기 제 1라이트 전압은 상기 로우 전압 레벨보다 높고 라이트 인에이블 전압 레벨보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 1항에 있어서, 상기 복수개의 라이트 전압은 센스앰프로부터 상기 메인 비트라인으로 피드백된 전압 값임을 특징으로 하는 반도체 메모리 장치.
  17. 제 8항에 있어서, 상기 제 3스위칭 소자는 상기 서브 비트라인과 상기 메인 비트라인 사이에 연결되어 게이트 단자를 통해 상기 제 1라이트 인에이블 신호가 인가되는 제 3NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 8항에 있어서, 상기 제 4스위칭 소자는 상기 하이 전압의 인가단과 상기 서브 비트라인 사이에 연결되어 게이트 단자를 통해 상기 제 2라이트 인에이블 신호가 인가되는 제 4NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870785B1 (en) 2003-09-08 2005-03-22 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device having multi-bit control function
US6967858B2 (en) 2001-12-13 2005-11-22 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device and method for storing multiple bit using the same
US6982896B2 (en) 2003-07-30 2006-01-03 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device having a multi-bit control function
US6995998B2 (en) 2003-07-30 2006-02-07 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device having a multi-bit control function

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967858B2 (en) 2001-12-13 2005-11-22 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device and method for storing multiple bit using the same
US6982896B2 (en) 2003-07-30 2006-01-03 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device having a multi-bit control function
US6995998B2 (en) 2003-07-30 2006-02-07 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device having a multi-bit control function
US6870785B1 (en) 2003-09-08 2005-03-22 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device having multi-bit control function

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660024B2 (en) 2014-12-18 2017-05-23 Samsung Electronics Co., Ltd. Semiconductor device with two transistors and a capacitor

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