KR100887046B1 - 반도체 메모리 장치 - Google Patents

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강희복
홍석경
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 메모리 셀을 계층적 비트라인 구조로 구현하여 작은 셀 사이즈에서도 메모리를 대용량화할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 강유전체 커패시터를 통해 데이터의 리드/라이트가 이루어지는 단위 셀과, 데이터의 센싱 동작시 서브 비트라인의 센싱 전압에 따라 메인 비트라인의 전류량을 조절하는 셀 데이터 감지수단과, 메인 비트라인으로부터 서브 비트라인에 인가되는 전류 레벨에 따라 해당 단위 셀에 데이터를 저장하는 라이트 제어수단, 및 메인 비트라인으로부터 인가되는 데이터 전류와 레퍼런스 전류를 비교 및 증폭하는 센스앰프를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도.
도 2는 도 1의 셀 어레이 블록에 관한 상세 구성도.
도 3은 도 2의 컬럼 스위칭부에 관한 상세 회로도.
도 4는 도 2의 서브 셀 어레이에 관한 상세 회로도.
도 5는 도 4의 센싱 모드 동작을 설명하기 위한 도면.
도 6은 도 4의 재저장/라이트 모드 동작을 설명하기 위한 도면.
도 7은 본 발명에 적용되는 동작 전압의 관계를 설명하기 위한 도면.
도 8은 도 1의 전류 센스앰프 어레이부에 관한 상세 구성도.
도 9는 도 8의 레퍼런스 전류 발생부에 관한 상세 회로도.
도 10은 도 9의 레퍼런스 전류 발생부에 관한 동작 타이밍도.
도 11은 도 8의 센스앰프에 관한 상세 회로도.
도 12는 도 11의 전류 센스앰프에 관한 동작 타이밍도.
도 13은 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도.
도 14는 도 2의 서브 셀 어레이에 관한 다른 실시예.
도 15는 도 14의 서브 셀 어레이에서 센싱 모드 동작을 설명하기 위한 도면.
도 16은 도 14의 서브 셀 어레이에서 재저장/라이트 모드 동작을 설명하기 위한 도면.
도 17은 도 14의 실시예에 적용되는 동작 전압의 관계를 설명하기 위한 도면.
도 18은 도 14의 실시예에 따른 반도체 메모리 장치에서 n 비트 라이트 레벨을 설명하기 위한 도면.
도 19는 도 14의 실시예에 따른 반도체 메모리 장치에서 n 비트 센싱 전류 레벨을 설명하기 위한 도면.
도 20은 도 14의 실시예에 따른 전류 센스앰프 어레이부에 관한 상세 구성도.
도 21은 도 14의 실시예에 따른 반도체 메모리 장치의 동작 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 메모리 셀을 계층적 비트라인 구조로 구현하여 메모리를 대용량화할 수 있도록 하는 기술이다.
주지된 바와 같이, 반도체 메모리 장치는 다수의 단위 셀을 구비하여 다수의 데이터를 저장할 수 있는 반도체 장치이다. 반도체 메모리 장치 중 가장 널리 사용되는 디램(DRAM)은 커패시터에 전하를 축적함으로써 데이터를 저장할 수 있는 메모리 장치로서, 커패시터와 스위치 역할을 하는 MOS 트랜지스터가 하나의 단위 셀을 이루고 있다.
메모리 장치는 반도체 기술이 발달하면서 더욱 고속 동작하도록, 더욱 고집적화되도록 발전하게 되었다. 특히, 디램의 고집적화를 위해서 면적의 대부분을 차지하는 다수의 단위 셀로 이루어진 셀 블럭의 면적을 줄이는 것이 필요하다.
이를 위해, 디램의 단위 셀에 구비된 커패시터는 데이터가 유지될 수 있을 정도의 최소한의 전하량만을 축적하도록 구성된다. 이에 따라, 커패시터에 저장된 전하량은 매우 작으므로, 단위 셀에 저장된 데이터를 유지하는 신호를 외부로 출력할 때에는 비트라인 센스앰프부를 통하여 증폭하여 출력한다.
한편, 초기에는 하나의 단위 셀에 하나의 비트라인 센스앰프가 대응되는 오픈 비트라인(open bit line) 구조의 메모리 셀 어레이를 사용하였다. 그러나, 디램이 고집적화되면서 하나의 커패시터와 하나의 MOS 트랜지스터로 구성된 단위 셀과, 4개의 MOS 트랜지스터로 구성된 비트라인 센스앰프를 각각 대응시켜 배치하는 데 큰 어려움이 생겼다.
즉, 오픈 비트라인 구조의 메모리 셀 어레이는 비트라인 센스앰프에 연결된 비트라인(BL)이 하나의 셀 블럭과 연결되고, 비트라인 센스앰프에 연결된 비트라인바(/BL)가 다른 하나의 셀 블럭과 연결되어, 메모리에서 비트라인 센스앰프가 차지하는 면적이 커지게 되었다.
이를 해결하기 위해, 종래에는 2개의 단위 셀당 하나의 비트라인 센스앰프가 대응되도록 하는 폴디드 비트라인(folded bit line) 구조가 제안되었다. 여기서, 폴디드 비트라인 구조란 비트라인(BL)과 비트라인바(/BL)가 나란히 위치하는 구조이며, 하나의 비트라인 센스앰프에 두 개의 단위 셀이 연결되어 배치된다.
이러한 1T1C(1-Transistor 1-Capacitor) 구조의 디램은 전압 센싱 방식을 사용하여 데이터의 리드/라이트 동작을 수행한다. 즉, 비트라인에서의 차지 및 디스차지 전압 차를 센싱하여 데이터를 센싱하게 된다. 그리고, 전압의 풀업/풀다운 동작에 의해 데이터를 메모리 셀에 라이트하게 되어 메인 비트라인 전압의 스윙(Swing) 동작이 빈번히 발생하게 된다.
이에 따라, 데이터의 센싱 속도가 저하되고 데이터의 센싱시 많은 전류를 소비하게 된다. 따라서, 강유전체 소자를 구비하여 셀 데이터를 비휘발성으로 유지함과 동시에, 1T1C 구조의 반도체 메모리 장치에서 전류 센싱 방식을 이용한 데이터의 리드/라이트 동작을 수행함으로써 고속 동작 및 대용량화를 구현하기 위한 본 발명의 필요성이 대두되었다.
본 발명은 메모리 셀을 계층적 비트라인 구조로 구현하여 메모리를 대용량화할 수 있도록 하는데 그 목적이 있다.
본 발명은 반도체 메모리 장치에서 전류 센싱 방식에 따라 데이터의 리드/라이트 동작을 수행하여 고속 동작을 구현할 수 있도록 하는데 그 목적이 있다.
본 발명은 반도체 메모리 장치에서 전류 센싱 방식에 따라 멀티 데이터의 리드/라이트 동작을 수행하여 하나의 셀에 복수개의 데이터를 저장할 수 있도록 하는데 그 목적이 있다.
본 발명은 반도체 메모리 장치에서 전류 센싱 방식에 따라 데이터의 리드/라이트 동작을 수행하여 비트라인에서의 차지 및 디스차지 전류를 줄임으로써 저전력 회로를 구현할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 강유전체 커패시터를 통해 데이터의 리드/라이트가 이루어지는 단위 셀; 데이터의 센싱 동작시 서브 비트라인의 센싱 전압에 따라 메인 비트라인의 전류량을 조절하는 셀 데이터 감지수단; 메인 비트라인으로부터 서브 비트라인에 인가되는 전류 레벨에 따라 해당 단위 셀에 데이터를 저장하는 라이트 제어수단; 및 메인 비트라인으로부터 인가되는 데이터 전류와 레퍼런스 전류를 비교 및 증폭하는 센스앰프를 포함하는 것을 특징으로 한다.
또한, 본 발명은 강유전체 커패시터를 통해 멀티 레벨 데이터의 리드/라이트가 이루어지는 단위 셀; 멀티 레벨 데이터의 센싱 동작시 서브 비트라인에 인가된 복수개의 센싱 전압에 따라 메인 비트라인에 인가된 복수개의 센싱전류를 조정하여 메인 비트라인의 센싱전압을 유도하는 셀 데이터 감지수단; 메인 비트라인으로부터 인가되는 복수개의 라이트 전압에 따라 서브 비트라인에 멀티 레벨 전류를 선택적으로 인가하여 해당 단위 셀에 멀티 레벨 데이터를 저장하는 라이트 제어수단; 및 메인 비트라인으로부터 인가되는 복수개의 센싱전류와 복수개의 레퍼런스 전류를 비교 및 증폭하는 복수개의 센스앰프를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도이다.
본 발명은 복수개의 셀 어레이 블록(100_0)~(100_n)과, 컬럼 스위칭부(200)와, 데이터 버스부(300) 및 전류 센스앰프 어레이부(400)를 포함한다.
여기서, 복수개의 셀 어레이 블록(100_0)~(100_n)은 상부 셀 어레이 블록(100_0)~(100_m)과 하부 셀 어레이 블록(100_m+1)~(100_n)으로 구분되고, 데이터 버스부(300)를 중심으로 상하 대칭되게 구비된다. 각각의 셀 어레이 블록(100_0)~(100_n)은 컬럼 스위칭부(200)를 통해 데이터 버스부(300)와 연결된다.
컬럼 스위칭부(200)의 한쪽 단은 메인 비트라인 MBL에 연결되고, 다른 쪽 단은 데이터 버스부(300)와 연결된다. 데이터 버스부(300)는 복수개의 셀 어레이 블록(100_0)~(100_n)에 의해 공유된다.
전류 센스앰프 어레이부(400)는 데이터 버스부(300)와 연결되어 셀 어레이 블록(100_0)~(100_n)으로부터 인가되는 셀 데이터를 센싱하고 이를 증폭한다. 전류 센스앰프 어레이부(400)는 메인 비트라인 MBL에 흐르는 전류를 센싱하여 데이터 "0"과 데이터 "1"을 구분하는 증폭기이다.
도 2는 도 1의 셀 어레이 블록(100_0)~(100_n)에 관한 상세 구성도이다.
복수개의 셀 어레이 블록(100_0)~(100_n) 각각은 복수개의 서브 셀 어레이 SCA_0~SCA_n를 포함한다. 그리고, 복수개의 셀 어레이 블록(100_0)~(100_n) 각각은 메인 비트라인 MBL과 서브 비트라인 SBL을 포함한다.
여기서, 서브 비트라인 SBL은 각각의 서브 셀 어레이 SCA_0~SCA_n 마다 구비되며, 메인 비트라인 MBL은 복수개의 서브 셀 어레이 SCA_0~SCA_n에 의해 공유된다. 그리고, 각 서브 셀 어레이 SCA_0~SCA_n의 메인 비트라인 MBL은 컬럼 스위칭 부(200)와 데이터 버스부(300)를 통해 전류 센스앰프 어레이부(400)와 연결된다.
각 서브 셀 어레이 SCA_0~SCA_n 내에서 메인 비트라인 MBL은 서브 비트라인 SBL과 일대일 또는 일대다 대응되어, 서브 비트라인 SBL의 셀 데이터에 따라 메인 비트라인 MBL의 센싱전압을 유도한다.
이러한 구조를 갖는 서브 셀 어레이 SCA는 메인 비트라인 MBL과 하위 비트라인인 서브 비트라인 SBL을 별도로 구비하여 계층적(Hierarchy) 비트라인 구조를 이룬다. 계층적 비트라인 구조의 서브 셀 어레이 SCA는 셀 데이터가 인가된 서브 비트라인 SBL의 센싱전압에 따라 메인 비트라인 MBL으로 전달되는 전류량을 조절하여 메인 비트라인 MBL의 센싱전압을 유도하게 된다.
도 3은 도 2의 컬럼 스위칭부(200)에 관한 상세 회로도이다.
컬럼 스위칭부(200)는 NMOS트랜지스터 N1를 포함한다. 여기서, NMOS트랜지스터 N1는 서브 셀 어레이 SCA의 메인 비트라인 MBL과 데이터 버스부(300) 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 CS가 인가된다.
도 4는 도 2의 서브 셀 어레이 SCA에 관한 상세 회로도이다.
서브 셀 어레이 SCA는 셀 데이터 감지수단인 센싱 조정부(110)와, 복수개의 단위 셀 C 및 라이트 제어수단인 재저장/라이트 조정부(120)를 포함한다.
센싱 조정부(110)는 직렬 연결된 스위칭 소자 RT1,RT2를 포함한다. 여기서, 스위칭 소자 RT1,RT2는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 센싱수단인 NMOS트랜지스터 RT1는 NMOS트랜지스터 RT2와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자가 서브 비트라인 SBL과 연결된다. NMOS트랜지스터 RT2는 그라운 드 GND 전압단과 NMOS트랜지스터 RT1 사이에 연결되고, 게이트 단자를 통해 리드 인에이블 신호 REN가 인가된다. 여기서, 리드 인에이블 신호 REN는 리드 전류의 활성화 여부를 조정하기 위한 신호이다.
그리고, 서브 셀 어레이 SCA_0~SCA_n는 복수개의 메모리 셀 C들이 서브 비트라인 SBL에 연결되어 데이터를 저장한다. 하나의 서브 비트라인 SBL에는 복수개의 단위 셀 C이 연결된다. 복수개의 단위 셀 C 각각은 하나의 스위칭 트랜지스터 T와 하나의 강유전체 커패시터 C1를 구비하여 1T1C(1-Transistor, 1-Capacitor) 구조를 갖는다.
여기서, 스위칭 트랜지스터 T는 서브 비트라인 SBL과 강유전체 커패시터 C1 사이에 연결되어 워드라인 WL 전압에 따라 스위칭 동작을 수행함으로써 메인 비트라인 MBL의 센싱 전압을 조정한다. 그리고, 강유전체 커패시터 C1는 스위칭 트랜지스터 T와 플레이트 라인 PL 사이에 연결된다. 서브 비트라인 SBL의 한쪽 단자는 NMOS트랜지스터 RT1의 게이트 단자에 연결되고, 또 다른 단자는 재저장/라이트 조정부(120)에 연결된다.
재저장/라이트 조정부(120)는 직렬 연결된 스위칭 소자 WT1,WT2와, 풀다운 스위칭 소자 WT3를 포함한다. 여기서, 스위칭 소자 WT1,WT2와 풀다운 스위칭 소자 WT3는 NMOS트랜지스터로 이루어지는 것이 바람직하다. NMOS트랜지스터 WT1는 서브 비트라인 SBL과 메인 비트라인 MBL 사이에 연결되고, 게이트 단자를 통해 라이트 인에이블 신호 WEN0가 인가된다.
그리고, 전압 공급 수단인 NMOS트랜지스터 WT2는 하이 전압 Vhigh 인가단과 NMOS트랜지스터 WT1 사이에 연결되고, 게이트 단자를 통해 라이트 인에이블 신호 WEN1가 인가된다. 또한, 풀다운 스위칭 소자 WT3는 서브 비트라인 SBL과 그라운드 GND 전압단 사이에 연결되어 게이트 단자를 통해 서브 비트라인 풀다운 신호 SBPD가 인가된다.
여기서, 하이 전압 Vhigh은 셀 데이터 중 "하이 데이터"의 활성화 전압을 의미한다. 이러한 하이 전압 Vhigh은 라이트 동작 모드시 단위 셀 C을 포함하는 뱅크에 고전압을 공급하기 위한 고전압 발생 수단에 의해 발생되는 것이 바람직하다. 그리고, 라이트 인에이블 신호 WEN0,WEN1는 라이트 동작 모드시 뱅크에 데이터를 라이트하기 위해 활성화되는 라이트 인에이블 신호(/WEN)에 응답하여 제어되는 것이 바람직하다.
도 5는 도 4의 서브 셀 어레이 SCA에서 센싱 모드 동작을 설명하기 위한 도면이다.
먼저, 센싱 모드시에는 라이트 인에이블 신호 WEN0,WEN1가 그라운드 GND 전압 레벨이 되어 NMOS트랜지스터 WT1,WT2가 모두 비활성화 상태를 유지한다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 그라운드 GND 전압 레벨이 되어 NMOS트랜지스터 WT3가 턴오프 상태를 유지한다. 이에 따라, 센싱 모드시에는 재저장/라이트 조정부(120)가 동작하지 않게 된다.
반면에, 센싱 모드시에는 리드 인에이블 신호 REN가 전원전압 VDD 레벨이 되어 NMOS트랜지스터 RT2가 활성화된다. 이에 따라, NMOS트랜지스터 RT1의 소스 단자에 그라운드 GND 전압이 인가되어, 메인 비트라인 MBL으로부터 인가되는 센싱전 류 IS0,IS1가 NMOS트랜지스터 RT1에 흐르게 된다. 따라서, 서브 비트라인 SBL의 전압 레벨에 따라 NMOS트랜지스터 RT1에 흐르는 센싱전류 IS0,IS1의 값이 달라지게 된다.
즉, 선택된 셀 C의 워드라인 WL에는 펌핑전압 VPP이 인가되어 스위칭 트랜지스터 T가 턴온된다. 이에 따라, 강유전체 커패시터 C1에 저장된 셀 데이터가 서브 비트라인 SBL에 인가된다.
따라서, 셀 C에 데이터 "0"이 저장된 경우 서브 비트라인 SBL의 전압이 낮아지게 된다. 이에 따라, 데이터 "0"의 전류가 NMOS트랜지스터 RT1에 흐르는 상태가 되면 센싱전류 IS0가 센싱된다.
반면에, 셀 C에 데이터 "1"이 저장된 경우 서브 비트라인 SBL의 전압이 높아지게 된다. 이에 따라, 데이터 "1"의 전류가 NMOS트랜지스터 RT1에 흐르는 상태가 되면 센싱전류 IS1가 센싱된다. 여기서, 센싱전류 IS1의 전류 값은 센싱전류 IS0의 전류 값보다 높은 것이 바람직하다. 이때, 메인 비트라인 MBL의 센싱 전압은 거의 일정한 것으로 가정한다.
도 6은 도 4의 서브 셀 어레이 SCA에서 재저장/라이트 모드 동작을 설명하기 위한 도면이다.
먼저, 센싱 동작이 완료되면 리드 인에이블 신호 REN가 그라운드 GND 전압 레벨이 되어 NMOS트랜지스터 RT2가 비활성화 상태를 유지한다. 이에 따라, 재저장/라이트 모드시에는 센싱 조정부(110)가 동작하지 않게 된다.
반면에, 재저장/라이트 모드시 라이트 인에이블 신호 WEN1가 펌핑전압 VPP 레벨이 되어 NMOS트랜지스터 WT2가 활성화된다. 그리고, 하이 전압 Vhigh이 펌핑전압 VPP 레벨이 된다. 이에 따라, NMOS트랜지스터 WT2를 통해 펌핑전압 VPP이 인가되어, 서브 비트라인 SBL에 데이터 "1" 전류 IW1가 흐르게 된다. 이에 따라, 해당 셀에 데이터 "1"을 저장하게 된다.
그리고, 라이트 인에이블 신호 WEN0는 라이트 전압 Vwrite 레벨이 된다. 이에 따라, NMOS트랜지스터 WT1를 통해 메인 비트라인 MBL에 데이터 "0" 전류 IW0가 흐르게 된다.
즉, 선택된 셀 C의 워드라인 WL에는 펌핑전압 VPP이 인가되어 스위칭 트랜지스터 T가 턴온된다. 이에 따라, 서브 비트라인 SBL에 인가된 전압에 따라 강유전체 커패시터 C1에 셀 데이터를 저장할 수 있게 된다.
따라서, 셀 C에 데이터 "0"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "0" 라이트 전압 V0이 된다. 그리고, 라이트 인에이블 신호 WEN0가 라이트 전압 Vwrite 레벨이 된다. 이에 따라, 데이터 "0" 라이트 전압 V0과 하이전압 Vhigh의 레벨 차에 따라 MBL에 전류 IW0가 흐르게 된다. 즉, NMOS트랜지스터 WT1가 턴온되어 데이터 "0" 전류 IW0가 메인 비트라인 MBL에 흐르게 된다.
반면에, 셀 C에 데이터 "1"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "1" 라이트 전압 V1이 된다. 그리고, 라이트 인에이블 신호 WEN0가 라이트 전압 Vwrite 레벨이 된다. 이에 따라, 데이터 "1" 라이트 전압 V1과 하이전압 Vhigh의 레벨 차에 따라 MBL에 데이터 "0" 전류 IW0가 흐르지 않게 된다.
이때, 메인 비트라인 MBL으로부터 인가되는 데이터 "0" 라이트 전압 V0과, 데이터 "1" 라이트 전압 V1은 전류 센스앰프 어레이부(400)의 동작 수행 이후에 데이터 값에 해당하는 전압을 메인 비트라인 MBL에 피드백한 값이 된다. 여기서, 데이터 "1" 라이트 전압 V1과 데이터 "0" 라이트 전압 V0의 전압 차를 전압 dV01로 정의한다. 전압 dV01은 데이터 "1" 전류 IW1와 데이터 "0" 전류 IW0 사이에서 충분한 전류 차를 형성할 수 있을 정도의 전압 값으로 정의한다.
따라서, 메인 비트라인 MBL에 데이터 "0" 전류 IW0가 흐르지 않을 경우 데이터 "1" 전류 IW1의 값이 데이터 "0" 전류 IW0의 값보다 커지게 된다. 이에 따라, 서브 비트라인 SBL의 전압 레벨이 하이전압 Vhigh 레벨까지 상승하게 된다. 따라서, 서브 비트라인 SBL에 인가되는 하이 전압 Vhigh에 따라 셀 C에 데이터 "1"이 재저장 또는 라이트된다.
반면에, 메인 비트라인 MBL에 데이터 "0" 전류 IW0가 흐르게 될 경우 데이터 "0" 전류 IW0의 값이 데이터 "1" 전류 IW1의 값보다 커지게 된다. 이에 따라, 서브 비트라인 SBL의 전압 레벨이 데이터 버스 전압 V_DB 레벨에 머물게 된다. 따라서, 서브 비트라인 SBL에 인가되는 데이터 버스 전압 V_DB에 따라 셀 C에 데이터 "0"이 재저장 또는 라이트된다.
즉, 본 발명은 풀업/풀다운 동작이 이루어지는 것이 아니라 전압 레벨의 조정 방식을 통해 데이터의 라이트 동작이 수행된다. 이에 따라, 데이터의 라이트 동작시 메인 비트라인 전압의 스윙이 줄어들게 되어 전류 소모를 최대한으로 줄일 수 있게 된다.
도 7은 본 발명에 적용되는 동작 전압의 관계를 설명하기 위한 도면이다.
먼저, 셀 C에 데이터 "0"을 기록하기 위한 데이터 "0" 라이트 전압 V0은 그라운드 GND 전압보다 높은 레벨을 갖는다. 그리고, 데이터 버스 전압 V_DB은 데이터 "0" 라이트 전압 V0 보다 높은 레벨을 갖는다. 또한, 셀 C에 데이터 "1"을 기록하기 위한 데이터 "1" 라이트 전압 V1은 데이터 버스 전압 V_DB 보다 높은 레벨을 갖는다.
여기서, 데이터 "1" 라이트 전압 V1과 데이터 "0" 라이트 전압 V0의 전압 차를 전압 dV01로 정의한다. 그리고, 데이터 "1" 라이트 전압 V1과 데이터 "0" 라이트 전압 V0은 데이터 버스 전압 V_DB을 기준으로 하여 동일한 절대값을 갖는 것이 바람직하다.
또한, 라이트 전압 Vwrite은 데이터 "1" 라이트 전압 V1 보다 높은 레벨을 갖는다. 여기서, 라이트 전압 Vwrite은 NMOS트랜지스터 WT1를 턴온시키기 위하여, 데이터 버스 전압 V_DB 보다 NMOS트랜지스터 WT1의 문턱전압(Vtn) 만큼 큰 값을 갖는 것이 바람직하다.
그리고, 하이 전압 Vhigh은 라이트 전압 Vwrite 보다 높은 레벨을 갖는다. 전원전압 VDD은 하이 전압 Vhigh 보다 높은 레벨을 갖는다. 또한, 펌핑전압 VPP은 전원전압 VDD 보다 높은 레벨을 갖는다.
도 8은 도 1의 전류 센스앰프 어레이부(400)에 관한 상세 구성도이다.
전류 센스앰프 어레이부(400)는 센스앰프 S/A와 레퍼런스 전류 발생부(500)를 포함한다.
여기서, 센스앰프 S/A는 데이터 버스부(300)의 데이터 전류 Idata와 레퍼런 스 라인 R/L의 레퍼런스 전류 Iref를 비교 및 증폭한다. 이를 위해, 센스앰프 S/A의 한쪽 단은 데이터 버스(300)와 연결되어 셀 데이터 전류 Idata가 인가된다. 그리고, 센스앰프 S/A의 다른 쪽 단은 레퍼런스 라인 R/L에 연결되어 레퍼런스 전류 Iref가 인가된다. 레퍼런스 전류 발생부(500)는 레퍼런스 라인 R/L에 레퍼런스 전류 Iref를 발생하게 된다.
도 9는 도 8의 레퍼런스 전류 발생부(500)에 관한 상세 회로도이다.
레퍼런스 전류 발생부(500)는 충전수단과, 레퍼런스 이퀄라이징 수단과, 전류 발생수단, 및 활성화 수단을 포함한다. 여기서, 충전수단은 복수개의 강유전체 커패시터 FC1,FC2와, 커패시터 C2를 포함한다. 그리고, 전류 발생수단은 NMOS트랜지스터 N2를 포함한다. 또한, 활성화 수단은 NMOS트랜지스터 N3을 포함한다. 그리고, 레퍼런스 이퀄라이징 수단은 NMOS트랜지스터 N4를 포함한다.
여기서, 복수개의 강유전체 커패시터 FC1,FC2는 레퍼런스 플레이트 라인 REF_PL과 레퍼런스 센싱노드 REFSN 사이에 병렬 연결된다. NMOS트랜지스터 N2는 레퍼런스 라인 R/L과 NMOS트랜지스터 N3 사이에 연결되어 게이트 단자가 레퍼런스 센싱노드 REFSN에 연결된다. NMOS트랜지스터 N3는 NMOS트랜지스터 N2와 접지전압단 사이에 연결되어 게이트 단자를 통해 리드 인에이블 신호 REN가 인가된다.
커패시터 C2는 레퍼런스 센싱노드 REFSN와 접지전압단 사이에 연결된다. 여기서, 커패시터 C2는 서브 비트라인 SBL 레플리카 커패시턴스(Replica Capacitance)를 위해 포함된 것으로, 서브 비트라인 SBL과 동일한 조건을 형성하기 위해 구비된다. 레퍼런스 센싱노드 REFSN는 복수개의 강유전체 커패시터 FC1,FC2 와, 커패시터 C2에 의해 전압 레벨이 조절된다.
그리고, NMOS트랜지스터 N4는 레퍼런스 센싱노드 REFSN와 그라운드 GND 전압단 사이에 연결되어 게이트 단자를 통해 레퍼런스 이퀄라이징 신호 REF_EQ가 인가된다. 프리차지 구간 동안에는 레퍼런스 이퀄라이징 신호 REF_EQ가 하이 레벨로 활성화되어 NMOS트랜지스터 N4가 턴온됨으로써 레퍼런스 센싱노드 REFSN를 로우 레벨로 프리차지시킨다.
이러한 구성을 갖는 레퍼런스 전류 발생부(500)에 관한 동작 과정을 도 10의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, t0 구간에서는 컬럼 선택신호 CSB, 레퍼런스 플레이트 라인 REF_PL, 및 레퍼런스 이퀄라이징 신호 REF_EQ가 하이 전압 레벨을 유지한다. 여기서, 컬럼 선택신호 CSB는 컬럼 선택신호 CS의 반전 신호이다. 그리고, 레퍼런스 라인 R/L과 레퍼런스 센싱노드 REFSN가 로우 전압 레벨을 유지한다.
이에 따라, 컬럼 스위칭부(200)의 NMOS트랜지스터 N1가 턴오프 상태를 유지하여, 메인 비트라인 MBL과 데이터 버스부(300) 사이의 연결이 차단된다. 그리고, 레퍼런스 이퀄라이징 신호 REF_EQ에 따라, NMOS트랜지스터 N4가 턴온되어 레퍼런스 센싱노드 REFSN가 로우 전압 레벨이 된다.
이후에, 액티브 구간 t1에서는 컬럼 선택신호 CSB가 로우 전압 레벨로 천이한다. 이에 따라, 컬럼 스위칭부(200)의 NMOS트랜지스터 N1가 턴온되어, 메인 비트라인 MBL과 데이터 버스부(300)가 서로 연결된다. 따라서, 셀 어레이 블록(100)의 데이터가 메인 비트라인 MBL, 컬럼 스위칭부(200) 및 데이터 버스부(300)를 통 해 전류 센스앰프 어레이부(400)로 전달된다.
그리고, 레퍼런스 이퀄라이징 신호 REF_EQ가 하이 전압 레벨을 유지한다. 이에 따라, NMOS트랜지스터 N4가 턴온되어 레퍼런스 라인 R/L과 레퍼런스 센싱노드 REFSN가 로우 전압 레벨을 유지한다. 이때, 레퍼런스 플레이트 라인 REF_PL이 로우 전압 레벨로 천이한다. 이에 따라, 복수개의 강유전체 커패시터 FC1,FC2에 레퍼런스 전하가 충전된다.
이어서, t2 구간에서는 컬럼 선택신호 CSB가 로우 전압 레벨을 유지하고, 레퍼런스 플레이트 라인 REF_PL이 다시 하이 전압 레벨로 천이한다. 그리고, 레퍼런스 이퀄라이징 신호 REF_EQ가 로우 전압 레벨로 천이하여, NMOS트랜지스터 N4가 턴오프된다. 또한, 복수개의 강유전체 커패시터 FC1,FC2에 충전된 레퍼런스 전하에 따라 레퍼런스 센싱노드 REFSN에 일정 전압이 흐르게 된다. 이에 따라, 레퍼런스 라인 R/L에 레퍼런스 전류 Iref가 흐르게 된다.
다음에, t3 구간에서는 컬럼 선택신호 CSB가 로우 전압 레벨을 유지하고, 레퍼런스 플레이트 라인 REF_PL이 하이 전압 레벨을 유지한다. 그리고, 레퍼런스 이퀄라이징 신호 REF_EQ가 다시 하이 전압 레벨로 천이한다. 이에 따라, NMOS트랜지스터 N4가 턴온되어 레퍼런스 센싱노드 REFSN를 그라운드 전압 레벨로 이퀄라이징시킨다. 따라서, 레퍼런스 라인 R/L과 레퍼런스 센싱노드 REFSN에 전류가 흐르지 않게 된다.
도 11은 도 8의 센스앰프 S/A에 관한 상세 회로도이다.
센스앰프 S/A는 이퀄라이징부(410)와, 래치부(420) 및 증폭부(430)를 포함한 다.
여기서, 이퀄라이징부(410)는 PMOS트랜지스터 P1~P3를 포함한다. PMOS트랜지스터 P1는 전원전압 VDD 인가단과 출력단 OUT 사이에 연결된다. PMOS트랜지스터 P3는 전원전압 VDD 인가단과 출력단 /OUT 사이에 연결된다. PMOS트랜지스터 P2는 출력단 OUT,/OUT 사이에 연결된다. 그리고, PMOS트랜지스터 P1~P3는 공통 게이트 단자를 통해 센스앰프 이퀄라이징 신호 SEQ가 인가된다.
래치부(420)는 PMOS트랜지스터 P4,P5와, NMOS트랜지스터 N5,N6를 포함한다. PMOS트랜지스터 P4,P5와, NMOS트랜지스터 N5,N6는 크로스 커플드 연결된 래치 증폭기로 구성된다. 증폭부(430)는 NMOS트랜지스터 N7,N8를 포함한다. NMOS트랜지스터 N7는 데이터 버스부(300)와 그라운드 GND 사이에 연결된다. 그리고, NMOS트랜지스터 N8는 레퍼런스 노드 R/N와 그라운드 GND 전압단 사이에 연결된다. 또한, NMOS트랜지스터 N7,N8는 공통 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
도 12는 도 11의 센스앰프 S/A에서 동작 전압을 설명하기 위한 타이밍도이다. 도 12는 두 개의 리드 사이클에서의 데이터 "1"과 데이터 "0"의 전류 센싱 동작에 관한 타이밍도이다.
리드 사이클 n에서 리드 인에이블 신호 REN가 활성화되면 NMOS트랜지스터 N2,N3가 턴온되어 데이터 전류 Idata와 레퍼런스 전류 Iref가 흐르기 시작한다. 그리고, 일정시간 이후에 센스앰프 이퀄라이징 신호 SEQ가 하이 레벨로 비활성화될 경우 이퀄라이징부(410)가 턴오프 상태가 되어 증폭 동작을 시작하게 된다.
일정 시간 이후에 센스앰프 인에이블 신호 SEN가 활성화되면, 출력단 OUT,/OUT의 전압이 최대한으로 증폭된다. 이때, 셀의 전류 Icell가 레퍼런스 전류 Iref 보다 크므로 출력단 OUT이 로우 전압 레벨로 출력되고, 출력단 /OUT이 하이 전압 레벨로 출력된다.
이후에, 리드 사이클 n+1에서 리드 인에이블 신호 REN가 활성화되면 NMOS트랜지스터 N2,N3가 턴온되어 데이터 전류 Idata와 레퍼런스 전류 Iref가 흐르기 시작한다. 그리고, 센스앰프 이퀄라이징 신호 SEQ가 하이 레벨로 비활성화될 경우 이퀄라이징부(410)가 턴오프 상태가 되어 증폭 동작을 시작하게 된다.
일정 시간 이후에 센스앰프 인에이블 신호 SEN가 활성화되면, 출력단 OUT,/OUT의 전압이 최대한으로 증폭된다. 이때, 셀의 전류 Icell가 레퍼런스 전류 Iref 보다 작으므로 출력단 OUT이 하이 전압 레벨로 출력되고, 출력단 /OUT이 로우 전압 레벨로 출력된다.
도 13은 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도이다.
먼저, 프리차지 구간 t0에서는 워드라인 WL, 리드 인에이블 신호 REN, 컬럼 선택신호 CS 및 라이트 인에이블 신호 WEN0,WEN1가 그라운드 전압 GND 레벨을 유지한다. 그리고, 메인 비트라인 MBL이 데이터 버스 전압 V_DB 레벨을 유지한다.
이후에, t1 구간에서는 컬럼 선택신호 CSB가 로우 전압 레벨로 천이하고, 컬럼 선택신호 CS가 하이 전압 레벨로 천이하여 컬럼 스위칭부(200)의 NMOS트랜지스터 N1가 턴온된다. 이에 따라, 셀 어레이 블록(100)과 데이터 버스부(300)가 서로 연결된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 로우 전압 레벨로 천이하여 NMOS트랜지스터 WT3가 턴오프 상태를 유지한다.
이후에, 센싱 구간 t2에서는 셀 C에 저장된 데이터를 센싱하기 위해 해당 워드라인 WL과 플레이트 라인 PL이 펌핑전압 VPP 레벨로 천이한다. 그리고, 리드 인에이블 신호 REN가 전원전압 VDD 레벨로 천이하여 센싱 조정부(110)의 NMOS트랜지스터 RT2가 턴온된다.
이때, 라이트 인에이블 신호 WEN0,WEN1가 그라운드 전압 GND 레벨을 유지하여 재저장/라이트 조정부(120)가 동작하지 않게 된다. 그리고, 셀 데이터 전류 Idata와 레퍼런스 전류 Iref가 각각 흐르게 된다. 따라서, 서브 비트라인 SBL의 전압에 따라 NMOS트랜지스터 RT1에 흐르는 전류의 값이 달라지는 것을 센싱하여 데이터를 리드하게 된다.
이후에, t3 구간에서는 센스앰프 이퀄라이징 신호 SEQ가 하이 레벨로 천이하여 이퀄라이징부(410)가 비활성화된다. 그리고, t4 구간에서는 센스앰프 인에이블 신호 SEN가 하이 레벨이 되어 센스앰프 S/A의 증폭 동작이 수행된다. 그리고, 라이트 인에이블 신호 WEN1가 펌핑전압 VPP 레벨로 천이한다.
다음에, t5 구간에서는 하이 전압 Vhigh이 펌핑전압 VPP 레벨로 천이하여 서브 비트라인 SBL의 전압이 펌핑전압 VPP 레벨로 천이한다. 그리고, 라이트 인에이블 신호 WEN1와 워드라인 WL이 펌핑전압 VPP 이상의 전압 레벨로 천이하게 된다. 또한, 센싱 동작이 종료되면 리드 인에이블 신호 REN가 그라운드 전압 GND 레벨로 천이하여 센싱 조정부(110)가 동작하지 않게 된다.
이어서, 재저장/라이트 구간 t6에서는 하이전압 Vhigh이 펌핑전압 VPP 레벨 을 유지하여 워드라인 WL이 펌핑전압 VPP 레벨 이상의 전압 레벨을 유지한다. 그리고, 라이트 인에이블 신호 WEN0가 펌핑전압 VPP 레벨로 천이하여 메인 비트라인 MBL의 전압에 따라 데이터 "0" 전류 IW0가 메인 비트라인 MBL 쪽으로 흐르도록 한다.
즉, 셀 C에 데이터 "1"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "1" 라이트 전압 V1이 된다. 이러한 경우 메인 비트라인 MBL에 데이터 "0" 전류 IW0가 흐르지 않게 되어 데이터 "1" 전류 IW1의 값이 데이터 "0" 전류 IW0의 값보다 커지게 된다. 이에 따라, 서브 비트라인 SBL의 전압 레벨이 펌핑전압 VPP 레벨까지 상승하게 된다. 따라서, 서브 비트라인 SBL에 인가되는 하이 전압 Vhigh에 따라 셀 C에 데이터 "1"이 재저장 또는 라이트된다.
반면에, 셀 C에 데이터 "0"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "0" 라이트 전압 V0이 된다. 이러한 경우 메인 비트라인 MBL에 데이터 "0" 전류 IW0가 흐르게 되어 데이터 "0" 전류 IW0의 값이 데이터 "1" 전류 IW1의 값보다 커지게 된다. 이에 따라, 서브 비트라인 SBL의 전압 레벨이 데이터 버스 전압V_DB 레벨에 머물게 된다. 따라서, 서브 비트라인 SBL에 인가되는 데이터 버스 전압 V_DB에 따라 셀 C에 데이터 "0"이 재저장 또는 라이트된다.
즉, 메인 비트라인 MBL의 전압은 센싱 모드시 데이터 버스 전압 V_DB을 유지하고, 재저장 또는 라이트 모드시에는 데이터 "1" 라이트 전압 V1, 데이터 "0" 라이트 전압 V0이 된다.
다음에, 프리차지 구간 t7에서는 워드라인 WL, 리드 인에이블 신호 REN, 및 라이트 인에이블 신호 WEN0,WEN1가 그라운드 전압 GND 레벨을 유지한다. 그리고, 서브 비트라인 SBL과 메인 비트라인 MBL이 데이터 버스 전압 V_DB 레벨을 유지한다.
도 14는 도 2의 서브 셀 어레이 SCA에 관한 다른 실시예이다.
서브 셀 어레이 SCA는 셀 데이터 감지수단인 센싱 조정부(600)와, 복수개의 단위 셀 C 및 라이트 제어수단인 재저장/라이트 조정부(610)를 포함한다.
센싱 조정부(600)는 직렬 연결된 스위칭 소자 RT3,RT4를 포함한다. 여기서, 스위칭 소자 RT3,RT4는 NMOS트랜지스터로 이루어지는 것이 바람직하다. 센싱수단인 NMOS트랜지스터 RT3는 NMOS트랜지스터 RT4와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자가 서브 비트라인 SBL과 연결된다. NMOS트랜지스터 RT4는 그라운드 GND 전압단과 NMOS트랜지스터 RT3 사이에 연결되고, 게이트 단자를 통해 리드 인에이블 신호 REN가 인가된다. 여기서, 리드 인에이블 신호 REN는 리드 전류의 활성화 여부를 조정하기 위한 신호이다.
그리고, 서브 셀 어레이 SCA_0~SCA_n는 복수개의 메모리 셀 C들이 서브 비트라인 SBL에 연결되어 데이터를 저장한다. 하나의 서브 비트라인 SBL에는 복수개의 단위 셀 C이 연결된다. 복수개의 단위 셀 C 각각은 하나의 스위칭 트랜지스터 T와 하나의 강유전체 커패시터 C1를 구비하여 1T1C(1-Transistor, 1-Capacitor) 구조를 갖는다.
여기서, 스위칭 트랜지스터 T는 서브 비트라인 SBL과 강유전체 커패시터 C1 사이에 연결되어 워드라인 WL 전압에 따라 스위칭 동작을 수행함으로써 메인 비트 라인 MBL의 센싱 전압을 조정한다. 그리고, 강유전체 커패시터 C1는 스위칭 트랜지스터 T와 플레이트 라인 PL 사이에 연결된다. 서브 비트라인 SBL의 한쪽 단자는 NMOS트랜지스터 RT3의 게이트 단자에 연결되고, 또 다른 단자는 재저장/라이트 조정부(610)에 연결된다.
재저장/라이트 조정부(610)는 직렬 연결된 스위칭 소자 WT4,WT5와, 풀다운 스위칭 소자 WT6를 포함한다. 여기서, 스위칭 소자 WT4,WT5와 풀다운 스위칭 소자 WT6는 NMOS트랜지스터로 이루어지는 것이 바람직하다. NMOS트랜지스터 WT4는 서브 비트라인 SBL과 메인 비트라인 MBL 사이에 연결되고, 게이트 단자를 통해 라이트 인에이블 신호 WEN0가 인가된다.
그리고, 전압 공급 수단인 NMOS트랜지스터 WT5는 하이 전압 Vhigh 인가단과 NMOS트랜지스터 WT4 사이에 연결되고, 게이트 단자를 통해 라이트 인에이블 신호 WEN1가 인가된다. 또한, 풀다운 스위칭 소자 WT6는 서브 비트라인 SBL과 그라운드 GND 전압단 사이에 연결되어 게이트 단자를 통해 서브 비트라인 풀다운 신호 SBPD가 인가된다.
여기서, 하이 전압 Vhigh은 셀 데이터 중 "하이 데이터"의 활성화 전압을 의미한다. 이러한 하이 전압 Vhigh은 라이트 동작 모드시 단위 셀 C을 포함하는 뱅크에 고전압을 공급하기 위한 고전압 발생 수단에 의해 발생되는 것이 바람직하다. 그리고, 라이트 인에이블 신호 WEN0,WEN1는 라이트 동작 모드시 뱅크에 데이터를 라이트하기 위해 활성화되는 라이트 인에이블 신호(/WEN)에 응답하여 제어되는 것이 바람직하다.
도 15는 도 14의 서브 셀 어레이 SCA에서 센싱 모드 동작을 설명하기 위한 도면이다.
먼저, 센싱 모드시에는 라이트 인에이블 신호 WEN0,WEN1가 그라운드 GND 전압 레벨이 되어 NMOS트랜지스터 WT4,WT5가 모두 비활성화 상태를 유지한다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 그라운드 GND 전압 레벨이 되어 NMOS트랜지스터 WT6가 턴오프 상태를 유지한다. 이에 따라, 센싱 모드시에는 재저장/라이트 조정부(610)가 동작하지 않게 된다.
반면에, 센싱 모드시에는 리드 인에이블 신호 REN가 전원전압 VDD 레벨이 되어 NMOS트랜지스터 RT4가 활성화된다. 이에 따라, NMOS트랜지스터 RT3의 소스 단자에 그라운드 GND 전압이 인가되어, 메인 비트라인 MBL으로부터 인가되는 복수개의 센싱전류 IS0~IS3가 NMOS트랜지스터 RT3에 흐르게 된다. 따라서, 서브 비트라인 SBL의 전압 레벨에 따라 NMOS트랜지스터 RT3에 흐르는 복수개의 센싱전류 IS0~IS3의 값이 달라지게 된다.
본 발명에서는 센싱전류의 레벨이 4개의 레벨 IS0~IS3로 센싱되는 것을 그 실시예로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라 센싱전류의 레벨을 n 개의 레벨로 설정될 수도 있다.
즉, 선택된 셀 C의 워드라인 WL에는 펌핑전압 VPP이 인가되어 스위칭 트랜지스터 T가 턴온된다. 이에 따라, 강유전체 커패시터 C1에 저장된 셀 데이터가 서브 비트라인 SBL에 인가된다.
따라서, 셀 C에 데이터 "00"이 저장된 경우 서브 비트라인 SBL의 전압이 가 장 낮아지게 된다. 이에 따라, 데이터 "00"의 전류가 NMOS트랜지스터 RT3에 흐르는 상태가 되면 센싱전류 IS0가 센싱된다.
그리고, 셀 C에 데이터 "01"이 저장된 경우 서브 비트라인 SBL의 전압 레벨이 데이터 "00"에 해당하는 서브 비트라인 SBL의 전압보다 높아지게 된다. 이에 따라, 데이터 "01"의 전류가 NMOS트랜지스터 RT3에 흐르는 상태가 되면 센싱전류 IS1가 센싱된다.
또한, 셀 C에 데이터 "10"이 저장된 경우 서브 비트라인 SBL의 전압 레벨이 데이터 "01"에 해당하는 서브 비트라인 SBL의 전압보다 높아지게 된다. 이에 따라, 데이터 "10"의 전류가 NMOS트랜지스터 RT3에 흐르는 상태가 되면 센싱전류 IS1가 센싱된다.
반면에, 셀 C에 데이터 "11"이 저장된 경우 서브 비트라인 SBL의 전압 레벨이 데이터 "10"에 해당하는 서브 비트라인 SBL의 전압보다 높아지게 된다. 이에 따라, 데이터 "11"의 전류가 NMOS트랜지스터 RT3에 흐르는 상태가 되면 센싱전류 IS3가 센싱된다. 여기서, 센싱전류의 값은 IS3>IS2>IS1>IS0로 설정되는 것이 바람직하다. 이때, 메인 비트라인 MBL의 센싱 전압은 거의 일정한 것으로 가정한다.
도 16은 도 14의 서브 셀 어레이 SCA에서 재저장/라이트 모드 동작을 설명하기 위한 도면이다.
먼저, 멀티 레벨 센싱 동작이 완료되면 리드 인에이블 신호 REN가 그라운드 GND 전압 레벨이 되어 NMOS트랜지스터 RT4가 비활성화 상태를 유지한다. 이에 따라, 재저장/라이트 모드시에는 센싱 조정부(600)가 동작하지 않게 된다.
반면에, 멀티 레벨 재저장/라이트 모드시 라이트 인에이블 신호 WEN1가 펌핑전압 VPP 레벨이 되어 NMOS트랜지스터 WT5가 활성화된다. 그리고, 하이 전압 Vhigh이 펌핑전압 VPP 레벨이 된다. 이에 따라, NMOS트랜지스터 WT5를 통해 펌핑전압 VPP이 인가되어, 서브 비트라인 SBL에 풀업 전류 IP가 흐르게 된다.
그리고, 라이트 인에이블 신호 WEN0는 라이트 전압 Vwrite 레벨이 된다. 이에 따라, NMOS트랜지스터 WT4를 통해 메인 비트라인 MBL에 복수개의 멀티 레벨 전류 IW0~IW3가 흐르게 된다.
즉, 선택된 셀 C의 워드라인 WL에는 펌핑전압 VPP이 인가되어 스위칭 트랜지스터 T가 턴온된다. 이에 따라, 서브 비트라인 SBL에 인가된 전압에 따라 강유전체 커패시터 C1에 셀 데이터를 저장할 수 있게 된다.
따라서, 셀 C에 데이터 "00"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "00" 라이트 전압 V00이 된다. 그리고, 라이트 인에이블 신호 WEN0가 라이트 전압 Vwrite 레벨이 된다. 이에 따라, 데이터 "00" 라이트 전압 V00과 하이전압 Vhigh의 레벨 차에 따라 MBL에 전류 IW0가 흐르게 된다. 즉, NMOS트랜지스터 WT4가 턴온되어 데이터 "00" 전류 IW0가 메인 비트라인 MBL에 흐르게 된다.
그리고, 셀 C에 데이터 "01"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "01" 라이트 전압 V01이 된다. 그리고, 라이트 인에이블 신호 WEN0가 라이트 전압 Vwrite 레벨이 된다. 이에 따라, 데이터 "01" 라이트 전압 V01과 하이전압 Vhigh의 레벨 차에 따라 MBL에 전류 IW1가 흐르게 된다. 즉, NMOS트랜지스터 WT4가 턴온되어 데이터 "01" 전류 IW1가 메인 비트라인 MBL에 흐르게 된다.
또한, 셀 C에 데이터 "10"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "10" 라이트 전압 V10이 된다. 그리고, 라이트 인에이블 신호 WEN0가 라이트 전압 Vwrite 레벨이 된다. 이에 따라, 데이터 "10" 라이트 전압 V10과 하이전압 Vhigh의 레벨 차에 따라 MBL에 전류 IW2가 흐르게 된다. 즉, NMOS트랜지스터 WT4가 턴온되어 데이터 "01" 전류 IW2가 메인 비트라인 MBL에 흐르게 된다.
반면에, 셀 C에 데이터 "11"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "11" 라이트 전압 V11이 된다. 그리고, 라이트 인에이블 신호 WEN0가 라이트 전압 Vwrite 레벨이 된다. 이에 따라, 데이터 "11" 라이트 전압 V11과 하이전압 Vhigh의 레벨 차에 따라 MBL에 데이터 "11" 전류 IW3가 흐르게 된다.
이때, 메인 비트라인 MBL으로부터 인가되는 복수개의 라이트 전압 V00~V11은 센스앰프 S/A의 동작 수행 이후에 데이터 값에 해당하는 복수개의 전압을 메인 비트라인 MBL에 피드백한 값이 된다. 그리고, 메인 비트라인 MBL을 통해 흐르는 전류의 크기는 IW0>IW1>IW2>IW3로 설정되는 것이 바람직하다.
따라서, 메인 비트라인 MBL에 데이터 "00" 전류 IW0가 흐를 경우 셀 C에 데이터 "00"이 재저장 또는 라이트된다. 그리고, 메인 비트라인 MBL에 데이터 "01" 전류 IW1가 흐를 경우 셀 C에 데이터 "01"이 재저장 또는 라이트된다. 또한, 메인 비트라인 MBL에 데이터 "10" 전류 IW2가 흐를 경우 셀 C에 데이터 "10"이 재저장 또는 라이트된다. 그리고, 메인 비트라인 MBL에 데이터 "11" 전류 IW3가 흐를 경우 셀 C에 데이터 "11"이 재저장 또는 라이트된다.
즉, 본 발명은 풀업/풀다운 동작이 이루어지는 것이 아니라 전압 레벨의 조 정 방식을 통해 데이터의 라이트 동작이 수행된다. 이에 따라, 데이터의 라이트 동작시 메인 비트라인 전압의 스윙이 줄어들게 되어 전류 소모를 최대한으로 줄일 수 있게 된다.
도 17은 도 14의 실시예에 적용되는 동작 전압의 관계를 설명하기 위한 도면이다.
먼저, 셀 C에 데이터 "00"을 기록하기 위한 데이터 "00" 라이트 전압 V00은 그라운드 GND 전압보다 높은 레벨을 갖는다. 셀 C에 데이터 "01"을 기록하기 위한 데이터 "01" 라이트 전압 V01은 라이트 전압 V00 보다 높은 레벨을 갖는다. 셀 C에 데이터 "10"을 기록하기 위한 데이터 "10" 라이트 전압 V10은 라이트 전압 V01 보다 높은 레벨을 갖는다. 데이터 버스 전압 V_DB은 데이터 "10" 라이트 전압 V10 보다 높은 레벨을 갖는다. 셀 C에 데이터 "11"을 기록하기 위한 데이터 "11" 라이트 전압 V11은 데이터 버스 전압 V_DB 보다 높은 레벨을 갖는다.
또한, 라이트 전압 Vwrite은 데이터 "11" 라이트 전압 V11 보다 높은 레벨을 갖는다. 여기서, 라이트 전압 Vwrite은 NMOS트랜지스터 WT4를 턴온시키기 위하여, 데이터 버스 전압 V_DB 보다 NMOS트랜지스터 WT4의 문턱전압(Vtn) 만큼 큰 값을 갖는 것이 바람직하다.
그리고, 하이 전압 Vhigh은 라이트 전압 Vwrite 보다 높은 레벨을 갖는다. 전원전압 VDD은 하이 전압 Vhigh 보다 높은 레벨을 갖는다. 또한, 펌핑전압 VPP은 전원전압 VDD 보다 높은 레벨을 갖는다.
도 18은 본 발명에 따른 반도체 메모리 장치에서 n 비트 라이트 레벨을 설명 하기 위한 도면이다.
n 비트의 데이터를 셀에 저장하기 위해서는 2n 레벨의 데이터가 필요하다. 예를 들어, 메모리 셀에 2 비트 데이터를 저장하기 위해서는 4(22) 레벨의 데이터가 필요하다. 즉, 00,01,10,11의 데이터 레벨이 필요하다. 따라서, 4 레벨의 데이터를 셀에 저장하기 위해 전압 레벨을 VW0(VPP),VW1,VWm,VWn(VSS)로 구분하여 각각 메인 비트라인 MBL에 인가하게 된다.
도 19는 본 발명에 따른 반도체 메모리 장치에서 n 비트 센싱 전류 레벨을 설명하기 위한 도면이다.
셀 어레이 블록(100)에 저장된 데이터의 전압 레벨에 따라 복수개의 서로 다른 센싱 전압 레벨이 서브 비트라인 SBL에 출력된다. 서브 비트라인 SBL의 센싱 전압은 메인 비트라인 MBL에서 2n 개의 데이터 레벨 11..11, 11..10, ~ 00..00로 표현된다.
이러한 2n 개의 데이터 레벨은 전류 센스앰프 어레이부(400)에서 각각의 서로 다른 기준전압 Iref(m)~Iref(0)과 비교 및 증폭된다. 여기서, 데이터 레벨이 2n 개인 경우 레퍼런스 레벨이 2n-1개가 필요하게 된다.
도 20은 멀티 레벨 데이터의 센싱시 도 1의 전류 센스앰프 어레이부(400)에 관한 상세 구성도이다.
D/A(Digital-Analog) 변환기(620)는 아날로그 프로세서(630)로부터 인가되는 코드 입력(Code Input) 신호를 아날로그 데이터로 변환하여 데이터 버스부(300)로 출력한다. 여기서, 아날로그 프로세서(630)는 아날로그 입력 프로세서(Analog Input Processor)로서, D/A 변환기(620)에서 아날로그 출력을 발생하기 위한 입력 코드를 생성한다.
센스앰프 어레이부(400)는 복수개의 센스앰프 S/A1~S/Am를 포함하여 복수개의 리드 데이터를 복수개의 데이터 레벨로 센싱한다. 여기서, 셀 어레이 블록(100)에 저장된 데이터가 n 비트일 경우 센스앰프 S/A의 개수는 2n-1 개가 된다. 그리고, 셀 어레이 블록(100)에 저장된 데이터가 n 비트일 경우 레퍼런스 전압 발생부 REF1~REFm의 개수는 2n-1 개가 된다.
이를 위해, 센스앰프 S/A1~S/Am는 데이터 버스부(300)를 통해 인가되는 복수개의 데이터 레벨의 전압을 복수개의 기준전압 REF1~REFm과 각각 비교하여 디지털 프로세서(640)로 출력한다. 복수개의 기준전압 REF1~REFm 각각은 도 8의 레퍼런스 전류 발생부(500)에 의해 생성되는 것이 바람직하다.
여기서, 복수개의 센스앰프 S/A1~S/Am의 센싱 감지 임계전압은 서로 다른 값으로 상이하게 설정된다. 즉, 센스앰프 S/A1에 가장 낮은 센싱 감지 임계전압이 설정되고, 센스앰프 S/A2에 2번째로 낮은 센싱 감지 인계전압이 설정되며, 센스앰프 S/Am에 가장 높은 센싱 감지 임계전압이 설정된다.
예를 들어, 2 비트 데이터를 센싱하는 경우 3개의 센스앰프 S/A1~S/A3가 필 요하게 된다. 센스앰프 S/A1에서 데이터 "11"과 데이터 "10"을 구분할 수 있으며, 센스앰프 S/A2에서 데이터 "10"과 데이터 "01"을 구분할 수 있으며, 센스앰프 S/A3에서 데이터 "01"과 데이터 "00"을 구분할 수 있게 된다.
리드 동작 모드시 센스앰프 S/A의 출력이 디지털 프로세서(640)에 출력되어 인코딩됨으로써 n개의 데이터를 출력하게 된다. 반면에, 재저장/라이트 동작 모드시 디지털 프로세서(640)에서 출력된 데이터가 아날로그 프로세서(630)에 피드백 입력된다. 이에 따라, D/A 변환기(620)를 통해 2n 개의 라이트 전압 VW0~VWn이 데이터 버스(300)를 통해 셀 어레이 블록(100)으로 인가된다.
도 21은 도 14의 실시예에 따른 반도체 메모리 장치의 동작 타이밍도이다.
먼저, 프리차지 구간 t0에서는 워드라인 WL, 리드 인에이블 신호 REN, 컬럼 선택신호 CS 및 라이트 인에이블 신호 WEN0,WEN1가 그라운드 전압 GND 레벨을 유지한다. 그리고, 메인 비트라인 MBL이 데이터 버스 전압 V_DB 레벨을 유지한다.
이후에, t1 구간에서는 컬럼 선택신호 CSB가 로우 전압 레벨로 천이하고, 컬럼 선택신호 CS가 하이 전압 레벨로 천이하여 컬럼 스위칭부(200)의 NMOS트랜지스터 N1가 턴온된다. 이에 따라, 셀 어레이 블록(100)과 데이터 버스부(300)가 서로 연결된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 로우 전압 레벨로 천이하여 NMOS트랜지스터 WT6가 턴오프 상태를 유지한다.
이후에, 센싱 구간 t2에서는 셀 C에 저장된 데이터를 센싱하기 위해 해당 워드라인 WL과 플레이트 라인 PL이 펌핑전압 VPP 레벨로 천이한다. 그리고, 리드 인 에이블 신호 REN가 전원전압 VDD 레벨로 천이하여 센싱 조정부(600)의 NMOS트랜지스터 RT4가 턴온된다.
이때, 라이트 인에이블 신호 WEN0,WEN1가 그라운드 전압 GND 레벨을 유지하여 재저장/라이트 조정부(610)가 동작하지 않게 된다. 그리고, 셀 데이터 전류 Idata와 레퍼런스 전류 Iref가 각각 흐르게 된다. 따라서, 서브 비트라인 SBL의 전압에 따라 NMOS트랜지스터 RT3에 흐르는 복수개의 전류의 값이 달라지는 것을 센싱하여 멀티 데이터를 리드하게 된다.
이후에, t3 구간에서는 센스앰프 이퀄라이징 신호 SEQ가 하이 레벨로 천이하여 이퀄라이징부(410)가 비활성화된다. 그리고, t4 구간에서는 센스앰프 인에이블 신호 SEN가 하이 레벨이 되어 센스앰프 S/A의 증폭 동작이 수행된다. 그리고, 라이트 인에이블 신호 WEN1가 펌핑전압 VPP 레벨로 천이한다.
다음에, t5 구간에서는 하이 전압 Vhigh이 펌핑전압 VPP 레벨로 천이하여 서브 비트라인 SBL의 전압이 펌핑전압 VPP 레벨로 천이한다. 그리고, 라이트 인에이블 신호 WEN1와 워드라인 WL이 펌핑전압 VPP 이상의 전압 레벨로 천이하게 된다. 또한, 센싱 동작이 종료되면 리드 인에이블 신호 REN가 그라운드 전압 GND 레벨로 천이하여 센싱 조정부(600)가 동작하지 않게 된다.
이어서, 재저장/라이트 구간 t6에서는 하이전압 Vhigh이 펌핑전압 VPP 레벨을 유지하여 워드라인 WL이 펌핑전압 VPP 레벨 이상의 전압 레벨을 유지한다. 그리고, 라이트 인에이블 신호 WEN0가 펌핑전압 VPP 레벨로 천이한다. 이에 따라, 라이트 전압 V11,V10,V01,V00이 메인 비트라인 MBL에 인가되어, 데이터 "00" 전류 IW0, 데이터 "01" 전류 IW1, 데이터 "10" 전류 IW2 또는 데이터 "11" 전류 IW3가 메인 비트라인 MBL 쪽으로 흐르도록 한다.
즉, 셀 C에 데이터 "11"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "11" 라이트 전압 V11이 된다. 그리고, 셀 C에 데이터 "10"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "10" 라이트 전압 V10이 된다. 또한, 셀 C에 데이터 "01"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "01" 라이트 전압 V01이 된다. 반면에, 셀 C에 데이터 "00"을 라이트할 경우 메인 비트라인 MBL의 전압이 데이터 "00" 라이트 전압 V00이 된다.
즉, 메인 비트라인 MBL의 전압은 센싱 모드시 데이터 버스 전압 V_DB을 유지하고, 재저장 또는 라이트 모드시에는 데이터 "11" 라이트 전압 V11, 데이터 "10" 라이트 전압 V10, 데이터 "01" 라이트 전압 V01, 또는 데이터 "00" 라이트 전압 V00이 된다.
이에 따라, 메인 비트라인 MBL에 라이트 전압 V00,V01,V10이 인가될 경우 NMOS트랜지스터 WT4가 턴온되어 전류가 흐르게 된다. 반면에, 메인 비트라인 MBL에 라이트 전압 V11이 인가될 경우 NMOS트랜지스터 WT4가 턴오프되어 전류가 흐르지 않게 된다.
다음에, 프리차지 구간 t7에서는 워드라인 WL, 리드 인에이블 신호 REN, 및 라이트 인에이블 신호 WEN0,WEN1가 그라운드 전압 GND 레벨을 유지한다. 그리고, 서브 비트라인 SBL과 메인 비트라인 MBL이 데이터 버스 전압 V_DB 레벨을 유지한다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 메모리 셀을 계층적 비트라인 구조로 구현하여 작은 셀 사이즈에서도 대용량의 메모리를 효율적으로 구성할 수 있도록 한다.
둘째, 반도체 메모리 장치에서 전류 센싱 방식에 따라 데이터의 리드/라이트 동작을 수행하여 고속 동작을 구현할 수 있도록 한다.
셋째, 반도체 메모리 장치에서 전류 센싱 방식에 따라 멀티 데이터의 리드/라이트 동작을 수행하여 하나의 셀에 복수개의 데이터를 저장할 수 있도록 한다.
넷째, 반도체 메모리 장치에서 전류 센싱 방식에 따라 데이터의 리드/라이트 동작을 수행하여 비트라인에서의 차지 및 디스차지 전류를 줄임으로써 저전력 회로를 구현할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (50)

  1. 강유전체 커패시터를 통해 데이터의 리드/라이트가 이루어지는 단위 셀;
    상기 데이터의 센싱 동작시 서브 비트라인의 센싱 전압에 따라 메인 비트라인의 전류량을 조절하는 셀 데이터 감지수단;
    상기 메인 비트라인으로부터 상기 서브 비트라인에 인가되는 전류 레벨에 따라 해당 단위 셀에 상기 데이터를 저장하는 라이트 제어수단; 및
    상기 메인 비트라인으로부터 인가되는 데이터 전류와 레퍼런스 전류를 비교 및 증폭하는 센스앰프를 포함하는 것을 특징으로 하는 반도체 메모리 장치로서,
    상기 라이트 제어수단은 데이터의 라이트시 펌핑 전압 레벨보다 낮고 그라운드 전압 레벨보다 높은 라이트 전압을 상기 메인 비트라인에 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 셀 데이터 감지수단은
    상기 서브 비트라인의 센싱 전압을 전류로 변환하여 상기 메인 비트라인에 전달하는 센싱수단; 및
    리드 인에이블 신호에 따라 상기 센싱수단을 선택적으로 활성화시키는 제 1스위칭 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 리드 인에이블 신호는 센싱 모드시 전원전압 레벨로 활성화됨을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서, 상기 센싱수단은 상기 제 1스위칭 수단과 상기 메인 비트 라인 사이에 연결되어 게이트 단자가 상기 서브 비트라인에 연결된 제 1NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2항에 있어서, 상기 제 1스위칭 수단은 상기 센싱수단과 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 상기 리드 인에이블 신호가 인가되는 제 2NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 라이트 제어수단은 라이트 동작 모드시 상기 단위 셀을 포함하는 뱅크에 펌핑 전압을 공급하기 위한 고전압 발생수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항 또는 제 6항에 있어서, 상기 라이트 제어수단은
    제 2라이트 인에이블 신호에 따라 상기 서브 비트라인에 하이 데이터 전압을 선택적으로 공급하는 전압 공급수단; 및
    제 1라이트 인에이블 신호에 따라 상기 서브 비트라인과 상기 메인 비트라인을 선택적으로 연결하는 제 2스위칭 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 제 1라이트 인에이블 신호와 상기 제 2라이트 인에이블 신호는 라이트 동작 모드시 뱅크에 데이터를 라이트하기 위해 활성화되는 라이 트 인에이블 신호에 응답하여 제어됨을 특징으로 하는 반도체 메모리 장치.
  9. 제 7항에 있어서, 상기 제 1라이트 인에이블 신호는 재저장/라이트 모드시 데이터 버스 전압 레벨보다 상기 제 2스위칭 수단의 문턱전압만큼 큰 값을 갖는 라이트 전압 레벨로 활성화됨을 특징으로 하는 반도체 메모리 장치.
  10. 제 7항에 있어서, 상기 하이 데이터 전압은 펌핑전압 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 7항에 있어서, 상기 제 2스위칭 수단은 상기 서브 비트라인과 상기 메인 비트라인 사이에 연결되어 게이트 단자를 통해 상기 제 1라이트 인에이블 신호가 인가되는 제 3NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 7항에 있어서, 상기 전압 공급수단은 상기 하이 데이터 전압의 인가단과 상기 서브 비트라인 사이에 연결되어 게이트 단자를 통해 상기 제 2라이트 인에이블 신호가 인가되는 제 4NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 7항에 있어서, 상기 제 2라이트 인에이블 신호는 재저장/라이트 모드시 전원전압보다 높은 펌핑전압 레벨로 활성화됨을 특징으로 하는 반도체 메모리 장 치.
  14. 제 7항에 있어서, 상기 서브 비트라인과 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 서브 비트라인 풀다운 신호가 인가되는 제 3스위칭 소자를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 1항에 있어서, 상기 라이트 제어수단은 제 1데이터의 라이트시 데이터 버스 전압 레벨보다 낮고 그라운드 전압 레벨보다 높은 제 1라이트 전압이 상기 메인 비트라인에 인가됨을 특징으로 하는 반도체 메모리 장치.
  16. 제 15항에 있어서, 상기 라이트 제어수단은 제 2데이터의 라이트시 상기 데이터 버스 전압 레벨보다 높고 라이트 전압 레벨보다 낮은 제 2라이트 전압이 상기 메인 비트라인에 인가됨을 특징으로 하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 제 1라이트 전압과 상기 제 2라이트 전압은 상기 센스앰프로부터 상기 메인 비트라인으로 피드백된 전압 값임을 특징으로 하는 반도체 메모리 장치.
  18. 제 1항에 있어서,
    상기 메인 비트라인과 연결되어 컬럼 선택신호에 의해 제어되는 컬럼 스위칭 부; 및
    상기 컬럼 스위칭부와 상기 센스앰프 사이에 연결된 데이터 버스부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 1항에 있어서, 상기 센스앰프는
    센스앰프 이퀄라이징 신호에 따라 상기 센스앰프의 출력단을 이퀄라이징시키는 이퀄라이징부;
    상기 출력단의 전압을 래치하는 래치부; 및
    센스앰프 인에이블 신호에 따라 상기 데이터 전류와 상기 레퍼런스 전류를 증폭하는 증폭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 1항에 있어서, 상기 센스앰프에 상기 레퍼런스 전류를 발생하는 레퍼런스 전류 발생부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20항에 있어서, 상기 레퍼런스 전류 발생부는
    레퍼런스 이퀄라이징 신호에 따라 레퍼런스 센싱노드를 풀다운시키는 레퍼런스 이퀄라이징 수단;
    상기 레퍼런스 센싱노드를 충전시키는 충전수단;
    상기 레퍼런스 센싱노드의 전압 레벨에 따라 상기 레퍼런스 전류를 발생시키는 전류 발생수단; 및
    상기 전류 발생수단의 활성화 여부를 제어하는 활성화 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21항에 있어서, 상기 레퍼런스 이퀄라이징 수단은 상기 레퍼런스 센싱노드와 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 상기 레퍼런스 이퀄라이징 신호가 인가되는 제 5NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 21항에 있어서, 상기 충전수단은
    상기 레퍼런스 센싱노드와 레퍼런스 플레이트 라인 사이에 병렬 연결된 복수개의 강유전체 커패시터; 및
    상기 레퍼런스 센싱노드와 그라운드 전압단 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 21항에 있어서, 상기 전류 발생수단은
    레퍼런스 라인과 상기 활성화 수단 사이에 연결되어 게이트 단자가 상기 레퍼런스 센싱노드와 연결된 제 6NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 21항에 있어서, 상기 활성화 수단은
    상기 전류 발생수단과 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 리드 인에이블 신호가 인가되는 제 7NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 강유전체 커패시터를 통해 멀티 레벨 데이터의 리드/라이트가 이루어지는 단위 셀;
    상기 멀티 레벨 데이터의 센싱 동작시 서브 비트라인에 인가된 복수개의 센싱 전압에 따라 메인 비트라인에 인가된 복수개의 센싱전류를 조정하여 상기 메인 비트라인의 센싱전압을 유도하는 셀 데이터 감지수단;
    상기 메인 비트라인으로부터 인가되는 복수개의 라이트 전압에 따라 상기 서브 비트라인에 멀티 레벨 전류를 선택적으로 인가하여 해당 단위 셀에 상기 멀티 레벨 데이터를 저장하는 라이트 제어수단; 및
    상기 메인 비트라인으로부터 인가되는 상기 복수개의 센싱전류와 복수개의 레퍼런스 전류를 비교 및 증폭하는 복수개의 센스앰프를 포함하는 것을 특징으로 하는 반도체 메모리 장치로서,
    상기 라이트 제어수단은 데이터의 라이트시 펌핑 전압 레벨보다 낮고 그라운드 전압 레벨보다 높은 라이트 전압을 상기 메인 비트라인에 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26항에 있어서, 상기 멀티 레벨 데이터를 저장하는 복수개의 단위 셀은 상기 서브 비트라인에 연결되며, 복수개의 서브 비트라인은 상기 메인 비트라인에 연결되어 계층적 비트라인 구조를 이루는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 26항에 있어서, 상기 셀 데이터 감지수단은
    상기 복수개의 센싱 전압을 상기 복수개의 센싱 전류로 변환하여 상기 메인 비트라인에 전달하는 센싱수단; 및
    리드 인에이블 신호에 따라 상기 센싱수단을 선택적으로 활성화시키는 제 1스위칭 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 28항에 있어서, 상기 리드 인에이블 신호는 센싱 모드시 전원전압 레벨로 활성화됨을 특징으로 하는 반도체 메모리 장치.
  30. 제 28항에 있어서, 상기 센싱수단은 상기 제 1스위칭 수단과 상기 메인 비트라인 사이에 연결되어 게이트 단자가 상기 서브 비트라인에 연결된 제 1NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 28항에 있어서, 상기 제 1스위칭 수단은 상기 센싱수단과 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 상기 리드 인에이블 신호가 인가되는 제 2NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제 26항에 있어서, 상기 라이트 제어수단은 라이트 동작 모드시 상기 단위 셀을 포함하는 뱅크에 펌핑 전압을 공급하기 위한 고전압 발생수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제 26항 또는 제 32항에 있어서, 상기 라이트 제어수단은
    제 2라이트 인에이블 신호에 따라 상기 서브 비트라인에 펌핑전압을 선택적으로 공급하는 전압 공급수단; 및
    제 1라이트 인에이블 신호에 따라 상기 서브 비트라인과 상기 메인 비트라인을 선택적으로 연결하는 제 2스위칭 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제 33항에 있어서, 상기 제 1라이트 인에이블 신호와 상기 제 2라이트 인에이블 신호는 라이트 동작 모드시 뱅크에 데이터를 라이트하기 위해 활성화되는 라이트 인에이블 신호에 응답하여 제어됨을 특징으로 하는 반도체 메모리 장치.
  35. 제 33항에 있어서, 상기 제 1라이트 인에이블 신호는 재저장/라이트 모드시 데이터 버스 전압 레벨보다 상기 제 2스위칭 수단의 문턱전압만큼 큰 값을 갖는 라이트 전압 레벨로 활성화됨을 특징으로 하는 반도체 메모리 장치.
  36. 제 33항에 있어서, 상기 제 2스위칭 수단은 상기 서브 비트라인과 상기 메인 비트라인 사이에 연결되어 게이트 단자를 통해 상기 제 1라이트 인에이블 신호가 인가되는 제 3NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제 33항에 있어서, 상기 전압 공급수단은 상기 펌핑전압의 인가단과 상기 서브 비트라인 사이에 연결되어 게이트 단자를 통해 상기 제 2라이트 인에이블 신호가 인가되는 제 4NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제 33항에 있어서, 상기 제 2라이트 인에이블 신호는 재저장/라이트 모드시 전원전압보다 높은 상기 펌핑전압의 레벨로 활성화됨을 특징으로 하는 반도체 메모리 장치.
  39. 제 33항에 있어서, 상기 서브 비트라인과 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 서브 비트라인 풀다운 신호가 인가되는 제 3스위칭 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  40. 제 33항에 있어서, 상기 제 1라이트 인에이블 신호의 활성화시 상기 제 2스위칭 수단을 통해 상기 멀티 레벨 전류가 상기 메인 비트라인에 인가됨을 특징으로 하는 반도체 메모리 장치.
  41. 제 33항에 있어서, 상기 제 2라이트 인에이블 신호의 활성화시 상기 전압 공급수단을 통해 풀업전류가 상기 서브 비트라인으로 인가됨을 특징으로 하는 반도체 메모리 장치.
  42. 제 26항에 있어서, 상기 복수개의 라이트 전압은 상기 복수개의 센스앰프로부터 상기 메인 비트라인으로 피드백된 전압 값임을 특징으로 하는 반도체 메모리 장치.
  43. 제 26항에 있어서, 상기 복수개의 센스앰프 각각은
    센스앰프 이퀄라이징 신호에 따라 상기 센스앰프의 출력단을 이퀄라이징시키는 이퀄라이징부;
    상기 출력단의 전압을 래치하는 래치부; 및
    센스앰프 인에이블 신호에 따라 데이터 전류와 레퍼런스 전류를 증폭하는 증폭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  44. 제 26항에 있어서, 상기 복수개의 센스앰프에 상기 복수개의 레퍼런스 전류를 발생하는 레퍼런스 전류 발생부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  45. 제 44항에 있어서, 상기 레퍼런스 전류 발생부는
    레퍼런스 이퀄라이징 신호에 따라 레퍼런스 센싱노드를 풀다운시키는 레퍼런스 이퀄라이징 수단;
    상기 레퍼런스 센싱노드를 충전시키는 충전수단;
    상기 레퍼런스 센싱노드의 전압 레벨에 따라 상기 레퍼런스 전류를 발생시키는 전류 발생수단; 및
    상기 전류 발생수단의 활성화 여부를 제어하는 활성화 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  46. 제 45항에 있어서, 상기 레퍼런스 이퀄라이징 수단은 상기 레퍼런스 센싱노드와 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 상기 레퍼런스 이퀄라이징 신호가 인가되는 제 5NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  47. 제 45항에 있어서, 상기 충전수단은
    상기 레퍼런스 센싱노드와 레퍼런스 플레이트 라인 사이에 병렬 연결된 복수개의 강유전체 커패시터; 및
    상기 레퍼런스 센싱노드와 그라운드 전압단 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  48. 제 45항에 있어서, 상기 전류 발생수단은
    레퍼런스 라인과 상기 활성화 수단 사이에 연결되어 게이트 단자가 상기 레퍼런스 센싱노드와 연결된 제 6NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  49. 제 45항에 있어서, 상기 활성화 수단은
    상기 전류 발생수단과 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 리드 인에이블 신호가 인가되는 제 7NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  50. 제 26항에 있어서,
    아날로그 신호의 출력을 위한 코드신호를 발생하는 아날로그 프로세서;
    상기 코드신호에 따라 디지털 신호를 아날로그 신호로 변환하여 상기 메인 비트라인에 출력하는 D/A 변환기; 및
    상기 센스앰프의 출력을 디지털 신호로 변환하는 디지털 프로세서를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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