KR20050109811A - 나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱구조를 갖는 셀 어레이 회로 - Google Patents

나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱구조를 갖는 셀 어레이 회로 Download PDF

Info

Publication number
KR20050109811A
KR20050109811A KR1020040034829A KR20040034829A KR20050109811A KR 20050109811 A KR20050109811 A KR 20050109811A KR 1020040034829 A KR1020040034829 A KR 1020040034829A KR 20040034829 A KR20040034829 A KR 20040034829A KR 20050109811 A KR20050109811 A KR 20050109811A
Authority
KR
South Korea
Prior art keywords
bit line
pnpn
cell
tube
voltage
Prior art date
Application number
KR1020040034829A
Other languages
English (en)
Other versions
KR100620658B1 (ko
Inventor
강희복
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040034829A priority Critical patent/KR100620658B1/ko
Priority to US10/878,375 priority patent/US7110291B2/en
Publication of KR20050109811A publication Critical patent/KR20050109811A/ko
Priority to US11/500,974 priority patent/US7298645B2/en
Application granted granted Critical
Publication of KR100620658B1 publication Critical patent/KR100620658B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Dram (AREA)

Abstract

본 발명은 나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱 구조를 갖는 셀 어레이 회로를 개시한다.
본 발명의 셀 어레이 회로는 복수개의 상부 서브 셀 어레이들, 하부 서브 셀 어레이들, 메인 비트라인 앰프 및 워드라인 구동부를 구비한다. 특히, 상·하부 서브 셀 어레이들은 셀 데이터가 인가된 서브 비트라인의 센싱전압에 따라 전원전압으로부터 메인 비트라인으로 전달되는 전류량을 조절하여 상기 메인 비트라인의 센싱전압을 유도하는 이중 비트라인 센싱 구조를 가진다. 또한, 각 서브 셀 어레이들은 캐패시터 및 캐패시터의 일측 단자와 서브 비트라인 사이의 전압차에 따라 선택적으로 온/오프되는 PNPN 다이오드 스위치로 이루어진 PNPN 나노 튜브 셀을 구비함으로써 셀 사이즈를 줄이고 회로의 동작특성을 향상시킬 수 있다.

Description

나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱 구조를 갖는 셀 어레이 회로{Nano tube cell and cell array circuit having the nano tube cell and double bitline sensing architecture}
본 발명은 반도체 메모리에 관한 것으로서, 보다 상세하게는 단위 스위칭 소자로서 PNPN 다이오드 소자를 이용하는 나노 튜브 셀 및 셀 데이터에 따른 커런트 게인(gain)을 이용하여 메인 비트라인의 센싱전압을 유도하는 이중 비트라인 센싱 구조를 가지는 셀 어레이 회로에 관한 것이다.
기가 바이트(Gb)급의 D램을 구현하게 되면, 메모리 용량이 증가하면서 셀 사이즈가 작아지고 셀 캐패시턴스 용량도 작아지게 된다.
이처럼 셀 캐패시턴스 용량이 작은 메모리가 안정적으로 동작하기 위해서는 비트라인의 캐패시턴스 용량이 작아져야 하는데 고집적 메모리에서 이를 실현하기는 용이하지 않다. 또한, 고집적 메모리에서는 비트라인들 사이의 간격이 좁아져 NMOS 트랜지스터를 사용하는 셀 구조에서는 쇼트 채널(short channel)로 인해 불필요한 전력소모가 발생될 가능성이 높다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 셀 어레이의 회로 구조를 개선하여 각 셀의 캐패시턴스 용량을 작게하여 셀 사이즈를 줄이고 회로의 동작특성을 향상시키는데 있다.
위와 같은 목적을 해결하기 위한 본 발명의 나노 튜브 셀은 셀 데이터에 대응되는 셀 전하를 저장하며, 제 1 전극이 워드라인에 연결되는 캐패시터; 상기 캐패시터의 제 2 전극과 비트라인 사이에 연결되며, 상기 비트라인의 전압이 상기 제 2 전극의 전압보다 일정 레벨 이상이 되면 온되어 상기 비트라인에서 상기 캐패시터 방향으로 전류가 흐르도록 하는 제 1 PNPN 튜브; 및 상기 제 2 전극과 상기 비트라인 사이에 연결되며, 상기 제 2 전극의 전압이 상기 비트라인의 전압보다 일정 레벨 이상이 되면 온되어 상기 캐패시터에서 상기 비트라인으로 전류가 흐르도록 하는 제 2 PNPN 튜브를 구비한다.
본 발명의 이중 비트라인 감지 신호 전달 구조를 갖는 셀 어레이 회로는 셀 데이터가 인가된 서브 비트라인의 센싱전압에 따라 전원전압으로부터 메인 비트라인으로 전달되는 전류량을 조절하여 상기 메인 비트라인의 센싱전압을 유도하는 이중 비트라인 센싱 구조를 갖는 복수개의 상부 서브 셀 어레이들과 복수개의 하부 서브 셀 어레이들; 상기 복수개의 상부 서브 셀 어레이들과 상기 복수개의 하부 서브 셀 어레이들 사이에 위치하며, 센싱신호에 따라 상기 복수개의 상부 서브 셀 어레이들에 공유되는 상부 메인 비트라인과 상기 복수개의 하부 서브 셀 어레이들에 공유되는 하부 메인 비트라인의 센싱전압을 센싱하여 증폭하는 메인 비트라인 센스앰프; 및 셀 데이터의 리드 및 라이트를 위해 상기 서브 셀 어레이들의 워드라인을 선택적으로 활성화시키는 워드라인 구동부를 구비하며, 상기 서브 셀 어레이들은 캐패시터 및 상기 캐패시터의 일측 단자와 상기 서브 비트라인 사이의 전압차에 따라 선택적으로 온/오프되는 스위치소자를 갖는 메모리셀들이 워드라인과 상기 서브 비트라인 사이에 연결된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다.
도 1은 본 발명에 따른 단위 나노 튜브 셀의 회로구성을 나타내는 회로도이다.
나노 튜브 셀은 하나의 캐패시터 CAP와 하나의 PNPN 다이오드 스위치(10)를 구비한다.
캐패시터 CAP는 셀 데이터에 대응되는 셀 전하를 저장하며, 그 일측 전극은 워드라인 WL과 연결되고 다른 일측 전극은 노드 SN에 연결된다. PNPN 다이오드 스위치(10)는 한 쌍의 시리얼 PNPN 튜브(12, 14)가 비트라인 BL과 병렬 연결되고, 시리얼 PNPN 튜브(12, 14) 사이에 노드 SN가 형성된다. 즉, PNPN 튜브(12)의 N 단자와 PNPN 튜브(14)의 P 단자는 노드 SN에 공통 연결되며, PNPN 튜브(12)의 P 단자와 PNPN 튜브(14)의 N 단자는 비트라인 BL에 공통 연결된다.
이러한 PNPN 다이오드 스위치(10)는 시리얼 PN 다이오드 체인 스위치 기술을 이용하여 비트라인 BL과 캐패시터 CAP 사이의 전압변화에 따라 비트라인 BL과 캐패시터 CAP 사이에서 전류의 방향을 선택적으로 스위칭한다.
도 2는 도 1의 PNPN 다이오드 스위치(10)의 동작원리를 설명하기 위한 도면이다.
노드 SN을 기준으로 비트라인 BL의 전압 VB이 양의 방향으로 증가하는 경우, PNPN 다이오드 스위치(10)는 PNPN 튜브(12)의 PNPN 다이오드의 특성에 의해 비트라인 BL의 전압이 전원전압 V인 경우에는 오프 상태로 유지된다. 그러나, 비트라인 BL의 전압이 더욱 증가되어 임계전압 Vc에 도달하면 PNPN 튜브(12)가 턴온되어 비트라인 BL에서 캐패시터 CAP 방향으로 흐르는 전류가 급속히 증가하게 된다. PNPN 튜브(12)가 턴온 되면 PNPN 튜브(12)의 양단전압은 Vo로 다운된다. 이때, PNPN 튜브(14)는 역방향 전압에 의해 오프 상태를 유지한다.
반면에, 노드 SN을 기준으로 비트라인 BL의 전압이 음의 방향으로 증가하는 경우, 즉, 워드라인 WL에 일정 전압이 인가되는 경우, PNPN 튜브(14)는 PNPN 튜브(12)와 동일한 동작특성으로 동작한다.
도 3은 본 발명에 따른 시리얼 PNPN 튜브 체인 레이어의 구조를 나타내는 평면도이다.
시리얼 PNPN 튜브 체인 레이어(20)는 성장 실리콘 레이어나 폴리 실리콘 레이어 위에 복수개의 평행한 시리얼 PNPN 튜브 체인(22)과 절연 분리층(24)이 형성된다. 시리얼 PNPN 튜브 체인(22)은 PN 다이오드들이 체인 형태로 직렬 연결되며, 이러한 시리얼 PNPN 튜브 체인들(22)은 일정 간격으로 평행하게 형성된다. 그리고, 시리얼 PNPN 튜브 체인들(22) 사이에는 절연 분리층(24)이 형성된다.
각 시리얼 PNPN 튜브 체인(22)에는 PNPN 튜브(12)와 PNPN 튜브(14)가 연속적되게 직렬 연결된다. 그리고, 시리얼 PNPN 튜브 체인(22)에서 하나의 PNPN 튜브(12)와 이에 직렬 연결된 하나의 PNPN 튜브(14)를 연속적으로 선택하여 각 셀에 대응되는 PNPN 다이오드 스위치(10)를 형성한다.
이처럼, 메모리셀을 구성하는 스위칭소자로서 PNPN 다이오드를 사용함으로써 NMOS 트랜지스터 소자 없이 캐패시터를 시리얼 PNPN 튜브 체인(22)과 워드라인 WL이 교차되는 영역에 위치 시킬 수 있어 셀 사이즈를 획기적으로 줄일 수 있다. 또한, 이같은 PNPN 다이오드는 두개의 연결 전극노드만 있는 스위치로서 리드 동작 및 라이트 동작을 효율적으로 구성함으로써 회로의 동작특성을 향상시킬 수 있다.
도 4는 도 3의 시리얼 PNPN 튜브 체인 레이어(20) 위에 워드라인 WL, 비트라인 BL 및 캐패시터 CAP가 형성된 모습을 나타내는 평면도이다.
시리얼 PNPN 튜브 체인(22)과 절연 분리층(24)의 접촉면 상부에 시리얼 PNPN 튜브 체인(22)과 평행하게 비트라인 BL이 형성된다. 비트라인 BL은 비트라인 콘택노드 BLCN을 통해 대응되는 PNPN 튜브(12)의 P 단자 및 PNPN 튜브(14)의 N 단자와 연결된다. 이때, 비트라인 콘택노드 BLCN는 이웃하는 셀의 PNPN 다이오드 스위치(10)에 공유되도록 PNPN 튜브(12)의 P 단자와 이웃하는 셀의 PNPN 튜브(14)의 N 단자에 공통 연결되도록 형성된다.
그리고, 캐패시터 콘택노드 CN는 각 시리얼 PNPN 튜브 체인(22)에서 PNPN 튜브(12)의 N 단자와 PNPN 튜브(14)의 P 단자에 공통 연결되도록 형성된다. 워드라인 WL은 시리얼 PNPN 튜브 체인(22)과 직교하는 방향으로 캐패시터들 CAP의 상부전극들과 연결되도록 형성된다.
위와 같은 구성에 의해, 본 발명에서는 워드라인 WL과 시리얼 PNPN 튜브 체인(22)이 교차되는 영역에 캐패시터 CAP가 위치하는 크로스 포인트 셀(Cross point cell)이 구현되어 셀 형성을 위한 추가적인 면적이 불필요하게 된다.
도 5a 및 도 5b는 도 4에서 어느 한 나노 튜브 셀의 단면 구성을 나타내는 단면도이다.
도 5a는 나노 튜브 셀을 A - A' 방향으로 절단한 모습을 나타내는 단면도이며, 도 5b는 나노 튜브 셀을 B - B' 방향으로 절단한 모습을 나타내는 단면도이다.
증착-반도체(Deposition-Semiconductor) 층을 이용해 분리된 시리얼 PNPN 튜브 체인(22)이 형성되고, 각 PNPN 튜브 체인(22)이 PNPN 튜브(12) 영역과 PNPN 튜브(14) 영역으로 시리얼로 형성된다. 다음에, PNPN 튜브(12)의 단부에 위치한 P 단자와 PNPN 튜브(14)의 단부에 위치한 N 단자의 상부에 각각 비트라인 콘택노드 BLCN가 형성되며, 비트라인 콘택노드 BLCN는 비트라인 BL과 연결된다. 그리고, PNPN 튜브(12)의 단부에 위치한 N 단자와 PNPN 튜브(14)의 단부에 위치한 P 단자의 상부에 캐패시터 콘택노드 CN가 공통 연결되도록 형성되며, 콘택노드 CN는 캐패시터 CAP의 하부전극(버텀전극)과 연결된다.
이때, 하부전극은 시리얼 PNPN 튜브 체인(22) 상부에 비트라인 BL과 평행하게 세로 방향으로 얇고 넓게 형성된다. 즉, 평면적으로 직사각형의 장축은 비트라인 BL과 평행하고 단축은 워드라인과 평행하도록 시리얼 PNPN 튜브 체인(22) 상부에 하부전극이 직사각 기둥 모양으로 형성된다.
그리고, 캐패시터의 유전체(dielectric)막은 도 5b에서와 같이 하부전극의 표면에 적층된다. 그리고, 상부전극은 유전체막이 전체적으로 커버되도록 유전체막의 표면에 형성되어 워드라인 WL과 연결된다.
이에 따라 좁은 면적을 차지하면서 캐패시터의 유효면적을 크게 할 수 있다.
도 6은 본 발명에 따른 셀 어레이 회로의 구성을 나타내는 구성도이다.
도 6의 셀 어레이 회로는 복수개의 상부 서브 셀 어레이 SCA(00) ∼ SCA(0n), 복수개의 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n), 메인 비트라인 센스앰프 MBL_SA 및 워드라인 구동부를 구비한다.
상부 서브 셀 어레이 SCA(00) ∼ SCA(0n)와 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n)는 메인 비트라인 센스앰프 MBL_SA를 중심으로 상하 대칭되게 구비된다. 서브 셀 어레이 SCA(00) ∼ SCA(0n), SCA(10) ∼ SCA(1n)는 도 1과 같은 메모리 셀들이 서브 비트라인 SBL에 연결되어 데이터를 저장한다. 서브 비트라인 SBL은 각 서브 셀 어레이 SCA(00) ∼ SCA(0n), SCA(10) ∼ SCA(1n) 마다 구비되며, 메인 비트라인 MBL은 서브 셀 어레이 SCA(00) ∼ SCA(0n), SCA(10) ∼ SCA(1n)에 각각 공유된다. 각 서브 셀 어레이 SCA(00) ∼ SCA(0n), SCA(10) ∼ SCA(1n) 내에서 메인 비트라인 MBL은 서브 비트라인 SBL과 일대일 또는 일대다 대응되어 셀 데이터에 따라 메인 비트라인 MBL의 센싱전압을 유도한다. 즉, 각 서브 셀 어레이 SCA(00) ∼ SCA(0n), SCA(10) ∼ SCA(1n)는 서브 비트라인 SBL에 인가된 셀 데이터에 따라 전원전압 VCC에 의해 메인 비트라인 MBL으로 인가되는 전류량이 조절되어 메인 비트라인 MBL에 센싱전압을 발생시키는 이중 비트라인 감지신호 전달 구조를 갖는다.
메인 비트라인 센스앰프 MBL_SA는 상부 서브 셀 어레이 SCA(00) ∼ SCA(0n)의 메인 비트라인(상부 메인 비트라인)과 이에 대칭되는 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n)의 메인 비트라인(하부 메인 비트라인)에 공유되어 센싱신호 SEN에 따라 상·하부 메인 비트라인 MBL에 유도된 센싱전압을 증폭한다.
워드라인 구동부는 상부 서브 셀 어레이 SCA(00) ∼ SCA(0n)와 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n)의 워드라인을 선택적으로 활성화시켜 셀 데이터의 리드/라이트를 제어한다.
도 7은 본 발명의 제 1 실시예에 따른 도 6의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도이다.
서브 비트라인 선택신호 SBSW1가 활성화되면 NMOS 트랜지스터 N1가 턴온 되어 메인 비트라인 MBL의 로드는 한개의 서브 비트라인 SBL 수준으로 부담된다. 또한, 서브 비트라인 풀다운 신호 SBPD가 활성화되면 NMOS 트랜지스터 N3가 턴온 되어 서브 비트라인 SBL은 접지전압 레벨로 풀다운된다.
서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2는 서브 비트라인 SBL에 서브 비트라인 풀업 신호 SBPU가 인가되도록 조정하는 신호이다. 예컨대, 서브 비트라인 SBL에 높은 전압을 발생시키고자 하는 경우, 서브 비트라인 풀업 신호 SBPU로서 전원전압 VCC 보다 높은 전압이 공급되고 서브 비트라인 선택신호 SBSW2가 활성화된다. 서브 비트라인 선택신호 SBSW2의 활성화로 NMOS 트랜지스터 N2가 턴온 되면 서브 비트라인 SBL에 높은 전압의 서브 비트라인 풀업 신호 SBPU가 공급된다. 서브 비트라인 SBL과 워드라이 WL<0> ∼ WL<n> 사이에는 PNPN 다이오드 스위치(10)를 갖는 셀들이 연결된다.
NMOS 트랜지스터 N4는 전원전압 VCC과 NMOS 트랜지스터 N5 사이에 연결되고 게이트로 메인 비트라인 풀업 신호 MBPU를 인가받는다. NMOS 트랜지스터 N5는 NMOS 트랜지스터 N4와 메인 비트라인 MBL 사이에 연결되고 게이트는 서브 비트라인 SBL과 연결된다. 메인 비트라인 풀업 신호 MBPU가 활성화시 NMOS 트랜지스터 N5는 서브 비트라인 SBL의 센싱전압에 따라 전원전압 VCC에 의해 메인 비트라인 MBL으로 공급되는 전류량을 조절한다. NMOS 트랜지스터 N5를 통해 메인 비트라인 MBL에 유입되는 전류량에 따라 메인 비트라인 MBL에 유도되는 데이터가 결정된다. 예컨대, 셀 데이터가 하이이면, 서브 비트라인 SBL에 높은 셀 전압이 인가되고, 이로인해 NMOS 트랜지스터 N5를 통해 흐르는 전류량이 많아져 메인 비트라인 MBL에 높은 센싱전압이 유도된다. 반대로, 셀 데이터가 로우이면, 서브 비트라인 SBL에 낮은 셀 전압이 인가되고, 이로인해 NMOS 트랜지스터 N5를 통해 흐르는 전류량이 적어져 메인 비트라인 MBL에 낮은 센싱전압이 유도된다. 이처럼, 셀 데이터에 따라 메인 비트라인 MBL에 유도되는 센싱전압의 레벨차를 이용하여 선택된 셀의 데이터를 센싱할 수 있게 된다.
이처럼, 셀 데이터에 의한 커런트 게인(gain)을 이용하여 메인 비트라인의 센싱전압을 유도함으로써, 프리차지 동안에 서브 비트라인 및 메인 비트라인의 전압 레벨을 로우 레벨(0V)로 유지시킬 수 있다. 따라서, 비트라인의 쇼트채널로 인해 프리차지 구간에서 전류가 누출되는 문제를 해결할 수 있다.
PNPN 다이오드 스위치(10)는 워드라인 WL과 서브 비트라인 SBL에 인가되는 전압에 따라 어느 한 PNPN 튜브(12, 14)가 선택적으로 온되어 셀 데이터 리드 또는 라이트 동작을 수행한다.
도 8은 도 7의 서브 셀 어레이에서 라이트 모드 동작을 설명하기 위한 타이밍도이다.
t0, t1 구간에서, 워드라인 WL이 활성화되기 이전에 메인 비트라인 MBL과 서브 비트라인 SBL은 로우 레벨로 풀다운 된다. t1 구간에서 어드레스가 천이되고 라이트 인에이블 신호 /WE가 로오로 비활성화되면, 라이트 모드 액티브 상태가 된다. 이처럼, 워드라인 WL이 활성화되기 전에 메인 비트라인 MBL과 서브 비트라인 SBL이 로우 레벨로 유지됨으로써 비트라인 MBL, SBL 자체에 연결된 NMOS 트랜지스터들 또는 쇼트(short)로 인한 전류 누출을 막아 스탠바이(Standby) 전류를 줄일 수 있다.
t2 구간 진입시 서브 비트라인 풀다운 신호 SBPD가 로우 레벨로 천이된 후, t2 구간에서 워드라인 WL이 펌핑레벨 VPP 활성화되면 PNPN 튜브(14)이 온되어 셀 데이터가 서브 비트라인 SBL으로 인가된다. 메인 비트라인 풀업신호 MBPU가 하이로 활성화된 상태에서 셀 데이터가 서브 비트라인 SBL에 인가되면, NMOS 트랜지스터 N5가 온되어 전원전압 VCC로부터 메인 비트라인 MBL으로 전류가 유입된다. 이에 따라, 메인 비트라인 MBL에 센싱전압이 유도된다.
워드라인 WL은 t3 구간까지 하이레벨로 유지된 후 t4 구간에서 접지전압 VSS 레벨로 천이된다. t4 구간에서, 서브 비트라인 풀다운 신호 SBPD가 다시 활성화되어 서브 비트라인 SBL이 풀다운된다. 그리고, 서브 비트라인 선택신호 SBSW2가 하이로 활성된다.
다음에, t5 구간에서 서브 비트라인 풀업신호 SBPU가 하이로 활성화된 후 서브 비트라인 선택신호 SBSW2가 펌핑되면 서브 비트라인 SBL에 하이 전압이 인가된다. 그리고, 워드라인 WL은 음의 전압 V(-)으로 천이된다. 이처럼, 서브 비트라인 SBL의 하이 전압과 워드라인 WL의 네거티브 트리거(Negative Trigger) 전압 V(-)에 의해 PNPN 튜브(12)가 턴온되어 셀 캐패시터 CAP에 하이 데이터가 기록된다. 이처럼, t5 구간에서 선택된 워드라인 WL에 연결된 모든 셀들에 외부 데이터와 상관없이 데이터 "1"이 기록되므로 이 구간을 히든(Hidden) "1" 라이트 구간이라 정의한다.
t6 구간에서, 라이트 인에이블 신호 /WE가 하이로 활성화되면 데이터 라이트가 수행된다. 서브 비트라인 선택신호 SBSW2은 로우로 천이된다. 그리고, 서브 비트라인 선택신호 SBSW1가 하이로 활성화되어 데이터 버스(미도시)를 통해 메인 비트라인 MBL에 전달된 라이트 데이터가 서브 비트라인 SBL으로 전달되어 셀에 라이트된다. 이때, 서브 비트라인 SBL의 데이터가 하이이면 t5 구간에 라이트 되었던 데이터(Hidden '1')가 그대로 유지되며, 서브 비트라인 SBL의 데이터가 로우이면 해당 셀에 로우 데이터가 라이트된다. 즉, t6 구간은 외부의 로우 데이터("0")가 셀에 라이트되는 구간이다. 특히, t6 구간에서 워드라인 WL이 펌핑레벨 VPP로 천이된 후 일정 시간 후에 도면 2에서 전압 V0 근처 전압인 ∼V0로 전압을 내려준다. 즉, 데이터 "0" 라이트시 워드라인 WL에 펌핑전압 VPP이 계속 유지되면 셀 캐패시터 CAP에 음의 전압이 라이트되어 저장되므로, 음의 전압이 아닌 0V의 전압을 라이트하기 위해 워드라인 WL을 V0 근처 전압 ∼V0으로 내린다. 이로써, 캐패시터 CAP에 최소의 라이트 전류 유지 전압만 인가하면 된다.
도 9는 도 7의 서브 셀 어레이에서 리드 모드 동작을 설명하기 위한 타이밍도이다.
리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다.
t0 ∼ t5 구간은 선택된 셀의 데이터를 센싱하여 출력하고 선택된 셀에 히든 데이터 "1" 을 기록하는 과정으로서 도 8에서의 t0 ∼ t5 구간과 동일하다.
t6 구간에서 서브 비트라인 선택신호 SBSW1가 활성화되면, 메인 비트라인 MBL에 유도된 리드 데이터가 서브 비트라인 SBL으로 전달되어 셀에 리스토어된다. 서브 비트라인 SBL의 데이터가 하이이면 t5 구간에 라이트 되었던 데이터가 그대로 유지되며, SBL의 데이터가 로우이면 해당 셀에 로우 데이터가 리스토어된다. 따라서, t6 구간은 내부에서 센싱 증폭된 로우 데이터("0")가 다시 셀에 라이트되는 리스토어 구간이 된다. 이때, 메인 비트라인 MBL의 전압 위상과 서브 비트라인 SBL의 전압 위상이 동일하므로, 종래 계층적 비트라인 구조에서와 같이 메인 비트라인 MBL의 전압 레벨을 반전시킬 필요없이 바로 서브 비트라인에 전달할 수 있다.
특히, t6 구간에서 워드라인 WL이 펌핑레벨 VPP로 천이된 후 일정 시간 후에 도면 2에서 전압 V0 근처 전압인 ∼V0로 전압을 내려준다. 즉, 데이터 "0" 라이트시 워드라인 WL에 펌핑전압 VPP이 계속 유지되면 셀 캐패시터 CAP에 음의 전압이 라이트되어 저장되므로, 음의 전압이 아닌 0V의 전압을 라이트하기 위해 워드라인 WL을 V0 근처 전압 ∼V0으로 내린다. 이로써, 캐패시터 CAP에 최소의 라이트 전류 유지 전압만 인가하면 된다.
도 10은 본 발명의 제 2 실시예에 따른 도 6의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도이다.
도 10은 각 서브 셀 어레이에서 이웃하는 서브 비트라인들 SBL<n-1>, SBL<n>이 각각 메인 비트라인들 MBL<n-1>, MBL<n>과 일대일 대응되는 이중 비트라인 구조로 병렬 연결된 모습을 나타낸다. 이외의 각 구성요소들 N7 ∼ N15의 동작은 도 7의 대응되는 구성요소들의 동작과 동일하므로 이에 대한 설명은 생략한다.
도 11은 본 발명의 제 3 실시예에 따른 도 6의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도이다.
각 서브 셀 어레이 내에서 메인 비트라인 MBL은 도 10에서와 달리 메인 비트라인 MBL을 중심으로 좌우에 인접한 두 개의 서브 비트라인 SBL_L, SBL_R에 공유된다. 또한, 서브 셀 어레이에서 동일한 메인 비트라인 MBL에 대응되는 두 서브 비트라인 SBL_L, SBL_R에 연결된 셀들은 워드라인 WL<0> ∼ WL<n>을 공유하지 않는 형태(folded BL)를 갖는다.
서브 비트라인 선택신호 SBSW1_L 또는 SBSW1_R가 활성화되면 NMOS 트랜지스터 N16 또는 N21가 각각 턴온되어 메인 비트라인 MBL의 로드는 서브 비트라인 SBL_L 또는 SBL_R 수준으로 부담된다. 또한, 서브 비트라인 풀다운 신호 SBPD가 활성화되면 NMOS 트랜지스터 N18, N23가 턴온 되어 서브 비트라인 SBL_L, SBL_R은 접지전압 레벨로 풀다운된다. 서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL_L, SBL_R에 공급할 전원을 조정하는 신호이다. 그리고, 서브 비트라인 선택신호 SBSW2_L, SBSW2_R는 각각 NMOS 트랜지스터 N17, N22를 선택적으로 온/오프시켜 서브 비트라인 풀업 신호 SBPU 라인과 서브 비트라인 SBL_L, SBL_R 사이의 신호 흐름을 조정하는 신호이다.
본 발명에서는 두 개의 서브 비트라인 SBL_L, SBL_R이 하나의 메인 비트라인 MBL을 공유하므로, 서로 다른 서브 비트라인 선택신호들 SBSW1_L, SBSW1_R, SBSW2_L, SBSW2_R을 이용해 서브 비트라인 SBL_L, SBL_R을 구분하여 제어한다.
NMOS 트랜지스터 N19, N24는 각각 전원전압 VCC과 NMOS 트랜지스터 N20, N25 사이에 연결되고 게이트로 메인 비트라인 풀업 신호 MBPU를 인가받는다. NMOS 트랜지스터 N20, N25는 각각 NMOS 트랜지스터 N19, N24와 메인 비트라인 MBL 사이에 연결되고, 게이트는 각각 서브 비트라인 SBL_L, SBL_R과 연결된다. 메인 비트라인 풀업 신호 MBPU가 활성화시 NMOS 트랜지스터 N20, N25는 대응되는 서브 비트라인 SBL_L, SBL_R의 센싱전압에 따라 전원전압 VCC에 의해 메인 비트라인 MBL으로 공급되는 전류량을 조절하여 메인 비트라인 MBL의 센싱전압을 유도한다.
상술한 바와 같이, 본 발명의 이중 비트라인 감지 신호 전달 구조를 갖는 셀 어레이 회로는 셀 데이터에 따른 커런트 게인(gain)을 이용하여 메인 비트라인의 센싱전압을 유도하는 이중 비트라인 감지 신호 전달 구조를 가지며, 셀의 스위칭 소자로서 PNPN 다이오드 소자를 이용함으로써 셀 사이즈를 줄이고 회로의 동작특성을 향상시킬 수 있다. 또한, 본 발명은 프리차지 구간에서 비트라인의 전압레벨을 OV로 유지시킴으로써 쇼트 채널로 인한 문제를 극복할 수 있다.
도 1은 본 발명에 따른 단위 나노 튜브 셀의 회로구성을 나타내는 회로도.
도 2는 도 1의 PNPN 다이오드 스위치의 동작원리를 설명하기 위한 도면.
도 3은 본 발명에 따른 시리얼 PNPN 튜브 체인 레이어의 구조를 나타내는 평면도.
도 4는 도 3의 시리얼 PNPN 튜브 체인 레이어 위에 워드라인, 비트라인 및 캐패시터가 형성된 모습을 나타내는 평면도.
도 5a 및 도 5b는 도 4에서 어느 한 나노 튜브 셀의 단면 구성을 나타내는 단면도.
도 6은 본 발명에 따른 셀 어레이 회로의 구성을 나타내는 구성도.
도 7은 본 발명의 제 1 실시예에 따른 도 6의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도.
도 8은 도 7의 서브 셀 어레이의 라이트 모드 동작을 설명하기 위한 타이밍도.
도 9는 도 7의 서브 셀 어레이의 리드 모드 동작을 설명하기 위한 타이밍도.
도 10은 본 발명의 제 2 실시예에 따른 도 6의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도.
도 11은 본 발명의 제 3 실시예에 따른 도 6의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타내는 회로도.

Claims (13)

  1. 셀 데이터에 대응되는 셀 전하를 저장하며, 제 1 전극이 워드라인에 연결되는 캐패시터;
    상기 캐패시터의 제 2 전극과 비트라인 사이에 연결되며, 상기 비트라인의 전압이 상기 제 2 전극의 전압보다 일정 레벨 크게 되면 온되어 상기 비트라인에서 상기 캐패시터 방향으로 전류가 흐르도록 하는 제 1 PNPN 튜브; 및
    상기 제 2 전극과 상기 비트라인 사이에 연결되며, 상기 제 2 전극의 전압이 상기 비트라인의 전압보다 일정 레벨 크게 되면 온되어 상기 캐패시터에서 상기 비트라인으로 전류가 흐르도록 하는 제 2 PNPN 튜브를 구비하는 나노 튜브 셀.
  2. 제 1항에 있어서, 상기 제 1 PNPN 튜브 및 상기 제 2 PNPN 튜브는 각각
    상기 제 2 전극과 상기 비트라인 사이에 역방향 및 순방향으로 연결되는 PNPN 다이오드인 것을 특징으로 하는 나노 튜브 셀.
  3. 제 2항에 있어서, 상기 제 1 PNPN 튜브 및 상기 제 2 PNPN 튜브를 구성하는 상기 PNPN 다이오드들은 상기 워드라인과 직교하는 방향으로 직렬 연결되어 시리얼 PNPN 튜브 체인을 형성하는 것을 특징으로 하는 나노 튜브 셀.
  4. 제 3항에 있어서, 상기 캐패시터는
    상기 시리얼 PNPN 튜브 체인과 상기 워드라인이 교차되는 영역에 형성되는 것을 특징으로 하는 나노 튜브 셀.
  5. 제 4항에 있어서, 상기 캐패시터는
    콘택노드를 통해 상기 제 1 PNPN 튜브의 종단 N 단자 및 상기 제 2 PNPN 튜브의 종단 P 단자와 공통 연결되도록 상기 시리얼 PNPN 튜브 체인 상부에 기둥모양으로 적층되는 하부전극;
    상기 하부전극의 표면에 적층되는 유전체막; 및
    상기 유전체막 표면에 적층되어 상기 워드라인과 연결되는 상부전극을 구비하는 것을 특징으로 하는 나노 튜브 셀.
  6. 셀 데이터가 인가된 서브 비트라인의 센싱전압에 따라 전원전압으로부터 메인 비트라인으로 전달되는 전류량을 조절하여 상기 메인 비트라인의 센싱전압을 유도하는 이중 비트라인 센싱 구조를 갖는 복수개의 상부 서브 셀 어레이들과 복수개의 하부 서브 셀 어레이들;
    상기 복수개의 상부 서브 셀 어레이들과 상기 복수개의 하부 서브 셀 어레이들 사이에 위치하며, 센싱신호에 따라 상기 복수개의 상부 서브 셀 어레이들에 공유되는 상부 메인 비트라인과 상기 복수개의 하부 서브 셀 어레이들에 공유되는 하부 메인 비트라인의 센싱전압을 센싱하여 증폭하는 메인 비트라인 센스앰프; 및
    셀 데이터의 리드 및 라이트를 위해 상기 서브 셀 어레이들의 워드라인을 선택적으로 활성화시키는 워드라인 구동부를 구비하며,
    상기 서브 셀 어레이들은 캐패시터 및 상기 캐패시터의 일측 전극과 상기 서브 비트라인 사이의 전압차에 따라 선택적으로 온/오프되는 스위치소자를 갖는 메모리셀들이 워드라인과 상기 서브 비트라인 사이에 연결되는 것을 특징으로 하는 셀 어레이 회로.
  7. 제 6항에 있어서, 상기 서브 셀 어레이는
    하나의 상기 메인 비트라인을 중심으로 좌우에 이웃하는 복수개의 서브 비트라인들이 상기 하나의 메인 비트라인에 공통으로 대응되는 것을 특징으로 하는 셀 어레이 회로.
  8. 제 6항 또는 제 7항에 있어서, 상기 메인 비트라인 및 상기 서브 비트라인은
    셀 데이터를 리드 또는 라이트 하기 위해 상기 워드라인이 활성화되기 전에는 접지전압 상태를 유지하는 것을 특징으로 하는 셀 어레이 회로.
  9. 제 7항에 있어서, 상기 서브 셀 어레이는
    상기 메인 비트라인을 중심으로 이웃하는 복수개의 상기 서브 비트라인들에 연결된 셀들이 상기 워드라인을 공유하지 않는 폴디드(folded) 비트라인 구조를 갖는 것을 특징으로 하는 셀 어레이 회로.
  10. 제 6항에 있어서, 상기 스위치소자는
    상기 서브 비트라인의 전압이 상기 일측 전극의 전압보다 일정 레벨 크게 되면 온되어 상기 서브 비트라인에서 상기 캐패시터 방향으로 전류가 흐르도록 하는 제 1 PNPN 튜브; 및
    상기 일측 전극의 전압이 상기 비트라인의 전압보다 일정 레벨 크게 되면 온되어 상기 캐패시터에서 상기 비트라인으로 전류가 흐르도록 하는 제 2 PNPN 튜브를 구비하는 것을 특징으로 하는 셀 어레이 회로.
  11. 제 10항에 있어서, 상기 제 1 PNPN 튜브 및 상기 제 2 PNPN 튜브는
    상기 일측 전극과 상기 서브 비트라인 사이에 역방향 및 순방향으로 병렬 연결되는 PNPN 다이오드인 것을 특징으로 하는 셀 어레이 회로.
  12. 제 11항에 있어서, 상기 제 1 PNPN 튜브 및 상기 제 2 PNPN 튜브를 구성하는 상기 PNPN 다이오드들은 상기 워드라인과 직교하는 방향으로 직렬 연결되는 것을 특징으로 하는 셀 어레이 회로.
  13. 제 12항에 있어서, 상기 캐패시터는
    상기 시리얼 PNPN 튜브 체인과 상기 워드라인이 교차되는 영역에 형성되는 것을 특징으로 하는 셀 어레이 회로.
KR1020040034829A 2004-05-17 2004-05-17 나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱구조를 갖는 셀 어레이 회로 KR100620658B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040034829A KR100620658B1 (ko) 2004-05-17 2004-05-17 나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱구조를 갖는 셀 어레이 회로
US10/878,375 US7110291B2 (en) 2004-05-17 2004-06-29 Nano tube cell, and semiconductor device having nano tube cell and double bit line sensing structure
US11/500,974 US7298645B2 (en) 2004-05-17 2006-08-09 Nano tube cell, and semiconductor device having nano tube cell and double bit line sensing structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040034829A KR100620658B1 (ko) 2004-05-17 2004-05-17 나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱구조를 갖는 셀 어레이 회로

Publications (2)

Publication Number Publication Date
KR20050109811A true KR20050109811A (ko) 2005-11-22
KR100620658B1 KR100620658B1 (ko) 2006-09-14

Family

ID=35309232

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040034829A KR100620658B1 (ko) 2004-05-17 2004-05-17 나노 튜브 셀 및 그 나노 튜브 셀과 이중 비트라인 센싱구조를 갖는 셀 어레이 회로

Country Status (2)

Country Link
US (2) US7110291B2 (ko)
KR (1) KR100620658B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100887046B1 (ko) * 2007-08-31 2009-03-04 주식회사 하이닉스반도체 반도체 메모리 장치
US7719905B2 (en) 2007-05-17 2010-05-18 Hynix Semiconductor, Inc. Semiconductor memory device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100694426B1 (ko) * 2004-02-16 2007-03-12 주식회사 하이닉스반도체 나노 튜브 셀 및 이를 이용한 메모리 장치
US7684227B2 (en) * 2007-05-31 2010-03-23 Micron Technology, Inc. Resistive memory architectures with multiple memory cells per access device
US8416609B2 (en) * 2010-02-15 2013-04-09 Micron Technology, Inc. Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4090254A (en) * 1976-03-01 1978-05-16 International Business Machines Corporation Charge injector transistor memory
US5063539A (en) 1988-10-31 1991-11-05 Raytheon Company Ferroelectric memory with diode isolation
JPH04348068A (ja) * 1991-03-18 1992-12-03 Toshiba Corp 半導体記憶装置
JP3666671B2 (ja) * 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
KR100237900B1 (ko) * 1997-07-22 2000-01-15 김영환 반도체 기억 소자
JP2000040375A (ja) * 1998-07-17 2000-02-08 Mitsubishi Electric Corp 半導体記憶装置
JP3049019B2 (ja) * 1998-09-11 2000-06-05 双葉電子工業株式会社 単層カーボンナノチューブの皮膜を形成する方法及びその方法により皮膜を形成された単層カーボンナノチューブ
US6625057B2 (en) * 2000-11-17 2003-09-23 Kabushiki Kaisha Toshiba Magnetoresistive memory device
US6956797B2 (en) * 2001-01-25 2005-10-18 Dphi Acquisitions, Inc. Digital servo system with error signal integrity testing
KR100434317B1 (ko) * 2001-06-30 2004-06-04 주식회사 하이닉스반도체 강유전체 메모리 및 그의 구동 방법
US6889216B2 (en) * 2002-03-12 2005-05-03 Knowm Tech, Llc Physical neural network design incorporating nanotechnology
CN100419909C (zh) * 2002-03-15 2008-09-17 三洋电机株式会社 强感应体存储器及其动作方法和存储器装置
KR100487920B1 (ko) * 2002-09-06 2005-05-06 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
US6885600B2 (en) * 2002-09-10 2005-04-26 Silicon Storage Technology, Inc. Differential sense amplifier for multilevel non-volatile memory
JP2007502545A (ja) * 2003-08-13 2007-02-08 ナンテロ，インク． 複数の制御装置を有するナノチューブを基礎とする交換エレメントと上記エレメントから製造される回路
US6891191B2 (en) * 2003-09-02 2005-05-10 Organic Vision Inc. Organic semiconductor devices and methods of fabrication
KR100576483B1 (ko) * 2003-11-03 2006-05-10 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
KR100527537B1 (ko) 2003-12-22 2005-11-09 주식회사 하이닉스반도체 직렬 다이오드 셀 및 이를 이용한 불휘발성 메모리 장치
KR100527559B1 (ko) * 2004-02-05 2005-11-09 주식회사 하이닉스반도체 직렬 다이오드 셀을 이용한 불휘발성 메모리 장치
KR100694426B1 (ko) * 2004-02-16 2007-03-12 주식회사 하이닉스반도체 나노 튜브 셀 및 이를 이용한 메모리 장치
KR100709462B1 (ko) * 2004-02-16 2007-04-18 주식회사 하이닉스반도체 다층 나노 튜브 셀을 이용한 메모리 장치
US7019391B2 (en) * 2004-04-06 2006-03-28 Bao Tran NANO IC packaging
KR100546114B1 (ko) * 2004-05-17 2006-01-24 주식회사 하이닉스반도체 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀어레이 회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7719905B2 (en) 2007-05-17 2010-05-18 Hynix Semiconductor, Inc. Semiconductor memory device
KR100887046B1 (ko) * 2007-08-31 2009-03-04 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
US7298645B2 (en) 2007-11-20
KR100620658B1 (ko) 2006-09-14
US20060268606A1 (en) 2006-11-30
US20050254284A1 (en) 2005-11-17
US7110291B2 (en) 2006-09-19

Similar Documents

Publication Publication Date Title
US7738306B2 (en) Method to improve the write speed for memory products
US7990755B2 (en) DRAM including pseudo negative word line
JP5095919B2 (ja) ナノチューブセルを利用したメモリ装置
US7400523B2 (en) 8T SRAM cell with higher voltage on the read WL
US6636454B2 (en) Low-power consumption semiconductor memory device
US8982608B2 (en) Semiconductor device and data processing system
JP4443886B2 (ja) 半導体記憶装置
JP4344327B2 (ja) 直列ダイオードセルを利用した不揮発性メモリ装置
US20030193824A1 (en) Semiconductor memory device
US7613057B2 (en) Circuit and method for a sense amplifier
JP2007042172A (ja) 半導体メモリ装置
JP2001043673A (ja) トランジスタ及びトランジスタに共通に連結された複数の強誘電体キャパシタからなる強誘電体メモリ装置
CN100461297C (zh) 半导体存储装置
US5970010A (en) Semiconductor memory device
US7342839B2 (en) Memory cell access circuit
US7298645B2 (en) Nano tube cell, and semiconductor device having nano tube cell and double bit line sensing structure
KR100546114B1 (ko) 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀어레이 회로
KR100546100B1 (ko) 계층 전달 센싱구조를 갖는 불휘발성 강유전체 셀 어레이회로
JP2002093171A (ja) 半導体記憶装置および読み出し方法
JP2000195276A (ja) 半導体記憶装置
JP2001118384A (ja) 強誘電体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110726

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee