JP5095919B2

JP5095919B2 - ナノチューブセルを利用したメモリ装置

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Publication number: JP5095919B2
Application number: JP2005038014A
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Inventors: 熙福姜
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Description

本発明はナノチューブセルを利用したメモリ装置に関し、メインビットラインとサブビットラインを備える階層的ビットライン構造において、複数個のナノチューブサブセルアレイをクロスポイントセルに具現することにより、全体的なメモリのサイズを縮小させることができるようにする技術である。

一般のDRAMセルは、ワードラインの状態に従いスイッチング動作してビットラインとキャパシタ素子を連結させる１つのトランジスタ素子と、トランジスタ素子の一端とプレートラインとの間に連結された１つのキャパシタ素子を備えて構成される。

ここで、従来のDRAMセルのスイッチング素子はゲート制御信号によりスイッチング動作が制御されるNMOSトランジスタを主に用いる。ところが、このようなNMOSトランジスタをスイッチング素子に用いてセルアレイを具現する場合、全体的なチップサイズが増加することになるという問題点がある。

一方、DRAMセルのリフレッシュ特性はNMOSトランジスタの漏洩電流特性により決定される。ところが、NMOSトランジスタのチャンネル長がナノメートル(１０億分の１)スケールに小さくなれば、NMOSトランジスタのサブしきい値電圧(Sub Vt)の電流特性によりショートチャンネル漏洩電流はより一層増加することになる。これに伴い、DRAMセルのリフレッシュ特性を満足するのに困難さが発生する。さらに、DRAMセルで比較的大きい面積を占めるストレージノード端でジャンクション漏洩電流が発生することになるという問題点がある。

特に、ギガバイト級のDRAMの具現時にDRAMの容量の増加に伴いセルのサイズが徐々に小さくなり、これに伴うセルのキャパシタンス容量も小さくなる。このような小さいキャパシタンス容量を有するDRAMセルを安定的に駆動するためには、ビットラインのキャパシタンス容量が小さくならなければならない。

これに従い、DRAMのビットライン構造をメインビットラインとサブビットラインを備える階層的ビットライン構造に具現して各セル当りのキャパシタンス容量が占める割合を減少させ、キャパシタ素子と別のゲート制御信号を要しないPNPNナノチューブスィッチを利用してナノチューブサブセルアレイをクロスポイントセルに具現することにより、全体的なチップのサイズを縮小させることができるようにする本発明の必要性が持ち上がった。
米国特許第6,229,161号明細書米国特許第4,882,706号明細書米国特許第4,677,455号明細書米国特許第4,066,915号明細書

本発明は、前記のような問題点を解決するため案出されたものであり、次のような目的を有する。
第一、DRAMのビットライン構造をメインビットラインとサブビットラインを備える階層的ビットライン構造に具現して各セル当りのキャパシタンス容量が占める割合を減少させることにより、キャパシタのサイズを縮小させることができるようにすることにその目的がある。

第二、キャパシタ素子と別のゲート制御信号を要しないPNPNナノチューブスィッチを利用してナノチューブサブセルアレイを具現することにより、メモリの全体的なサイズを縮小することができるようにすることにその目的がある。

第三、前述のPNPNナノチューブスィッチを利用したナノチューブサブセルアレイで読出し／書込み動作を効率的に駆動し、メモリセルの動作特性を改善できるようにすることにその目的がある。

本発明に係るナノチューブセルを利用したメモリ装置は、メインビットラインとサブビットラインを備えて階層的ビットライン構造をなし、ワードラインとサブビットラインとの間にローとカラム方向に複数個の単位ナノチューブセルが配列されたナノチューブサブセルアレイを含むセルアレイブロックと、セルアレイブロックとメインビットラインを介し連結され、セルアレイブロックから印加されるデータをセンシングして増幅するセンスアンプアレイとを備え、前記単位ナノチューブセルはトップ電極がワードラインと連結されたキャパシタ素子と、連続的に直列連結された少なくとも２つ以上のPNPNダイオード素子を備えるが、前記２つ以上のPNPNダイオード素子は２つのグループに区分され、それぞれのグループが前記キャパシタ素子のボトム電極と前記サブビットラインとの間に並列連結され、前記ワードラインと前記サブビットラインに印加される電圧の大きさに従い選択的にスイッチングされるPNPNナノチューブスィッチとを備え、前記PNPNナノチューブスィッチは前記キャパシタ素子のボトム電極と前記サブビットラインとの間に順方向に連結された第１のPNPNダイオードスィッチと、前記キャパシタ素子のボトム電極と前記サブビットラインとの間に逆方向に連結された第２のPNPNダイオードスィッチとを備えることを特徴とする。

本発明は次のような効果を提供する。
第一、DRAMのビットライン構造をメインビットラインとサブビットラインを備える階層的ビットライン構造に具現し、各セル当りのキャパシタンス容量が占める割合を減少することによりキャパシタのサイズを縮小させることができるようにする。
第二、キャパシタ素子と別のゲート制御信号を要しないPNPNナノチューブスィッチを利用し、ナノチューブサブセルアレイを具現することによりメモリの全体的なサイズを縮小させることができるようにする。
第三、前述のPNPNナノチューブスィッチを利用したナノチューブサブセルアレイで読出し／書込み動作を効率的に駆動してメモリセルの動作特性を改善することができるようにする。

以下、図面を参照して本発明に係る実施の形態に対し詳しく説明する。

図１は、本発明に係る単位ナノチューブセルの構成を示す図である。
単位ナノチューブセルは、１つのキャパシタ素子CAPと１つのPNPNナノチューブスィッチ１０を備える。ここで、PNPNナノチューブスィッチ１０はPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２を含む。PNPN ダイオードスィッチ１１とPNPNダイオードスィッチ１２は、キャパシタ素子CAPのボトム電極とビットラインBLとの間に並列連結される。

PNPNダイオードスィッチ１１はキャパシタ素子CAPの一側の電極とビットラインBLとの間に逆方向に連結され、PNPNダイオードスィッチ１２はキャパシタ素子CAPの一側の電極とビットラインBLとの間に順方向に連結される。キャパシタ素子CAPの他側の電極はワードラインWLと連結される。

図２は、本発明に係るナノチューブセルの断面構成を示す図である。
PNPNナノチューブスィッチ１０は、シリコン基板３０の上部に形成された絶縁層３１と、絶縁層３１の上部にシリコン層３２を備えてSOI(Silicon On Insulator) 構造をなす。ここで、シリコン基板３０の上部にSiO_２からなる絶縁層３１が積層され、絶縁層３１の上部にはシリコン層３２が形成される。シリコン層３２は、蒸着シリコンからなるPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２が積層されて直列連結されたナノチューブ形態のダイオードチェーンを形成する。

PNPNダイオードスィッチ１１、１２はP型領域とN型領域が交互に直列連結され、PNPNダイオードスィッチ１２はPNPNダイオードスィッチ１１と隣接したN型領域にP型領域とN型領域が交互に直列連結された構造を有する。

なお、PNPNダイオードスィッチ１２のN型領域とPNPNダイオードスィッチ１１のP型領域の上部には、ビットラインコンタクトノードBLCNを介しビットラインBLが形成される。さらに、PNPNダイオードスィッチ１２のP型領域とPNPNダイオードスィッチ１１のN型領域は、共通コンタクトノードCNを介しキャパシタ素子CAPのボトム電極２２と連結される。

ここで、キャパシタ素子CAPはトップ電極２０、絶縁膜２１及びボトム電極２２を備える。そして、キャパシタ素子CAPのトップ電極２０はワードラインWLと連結される。

図３は、図１のPNPNナノチューブスィッチ１０に関する平面図である。
PNPNナノチューブスィッチ１０は、シリコン層３２からなるPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２が直列チェーンの形態に連続的に連結される。すなわち、１つのPNPNナノチューブスィッチ１０は直列連結されたPNPNダイオードスィッチ１２とPNPNダイオードスィッチ１１を備える。そして、１つのナノチューブセルと同一の方向に隣接したナノチューブセルはPNPNダイオードスィッチ１２、PNPNダイオードスィッチ１１が互いに直列連結される。

そして、PNPNナノチューブスィッチ１０は複数個の層に配列されるが、上部のPNPNナノチューブスィッチ１０と下部のPNPNナノチューブスィッチ１０のそれぞれは絶縁層３１を介し分離されている。

これに従い、直列連結されたダイオード素子中で１つのPNPNダイオードスィッチ１２と１つのPNPNダイオードスィッチ１１を連続的に選択して１つのナノチューブセル領域を形成することができるようにする。

図４は、本発明に係るナノチューブセルの平面図である。
蒸着シリコンからなるシリコン層３２は、直列連結されたPNPNダイオードスィッチ１１とPNPNダイオードスィッチ１２を形成する。そして、それぞれのシリコン層３２は絶縁層３１を介し上部及び下部が絶縁される。PNPNナノチューブスィッチ１０でPNPNダイオードスィッチ１２のP型領域とPNPNダイオードスィッチ１１のN型領域は、キャパシタ素子CAPの共通コンタクトノードCNと共通的に連結できるよう隣接して形成される。

さらに、PNPNダイオードスィッチ１２のN型領域とPNPNダイオードスィッチ１１のP型領域は、ビットラインコンタクトノードBLCNを介しビットラインBLに連結される。ビットラインコンタクトノードBLCNは、隣接するナノチューブセルのビットラインコンタクトノードBLCNと共通連結される。すなわち、同一のビットラインコンタクトノードBLCNは、PNPNダイオードスィッチ１１のP型領域と隣接するセルのPNPNダイオードスィッチ１２のN型領域と共通連結される。

さらに、キャパシタ素子CAPの上部にはワードラインWLが形成される。

図５は、図１に示したPNPNナノチューブスィッチ１０の動作を説明するための図である。
ノードSN電極を基準に見る場合、ビットラインBLの印加電圧が陽の方向に増加すれば、PNPNダイオードスィッチ１１の動作特性により動作電圧Voではナノチューブスィッチ１０がオフ状態を維持して電流が流れない。

以後、ビットラインBLの印加電圧がさらに増加されて臨界電圧Vcとなれば、ダイオードの順方向動作特性に従いPNPNダイオードスィッチ１１がターンオンされ、PNPNナノチューブスィッチ１０がターンオンされることにより電流が急激に増加することになる。このとき、ビットラインBLの印加電圧が臨界電圧Vc以上になる場合、消耗する電流Iの値はビットラインBLに連結されロードに作用する抵抗(図示省略)の値に起因する。

PNPNダイオードスィッチ１１がターンオンされた以後には、ビットラインBLに非常に小さい電圧V0だけが印加されても多量の電流が流れることができるようになる。このとき、PNPNダイオードスィッチ１２は逆方向動作特性によりオフ状態を維持することになる。

一方、ノードSN電極を基準に見る場合、ビットラインBLの印加電圧が陰の方向に増加すれば、すなわち、ワードラインWLに一定の電圧が印加される場合、PNPNダイオードスィッチ１２の順方向動作特性により絶対値動作電圧｜Vo｜ではナノチューブスィッチ１０がオフ状態を維持して電流が流れない。

以後、ワードラインWLの印加電圧がさらに増加して絶対値臨界電圧｜Vc｜となれば、ダイオードの順方向動作特性によりPNPNダイオードスィッチ１２がターンオンされ、PNPNナノチューブスィッチ１０がターンオンされることにより電流が急激に増加することになる。このとき、PNPNダイオードスィッチ１１は逆方向動作特性によりオフ状態を維持する。

図６は、本発明に係るナノチューブセルを利用したメモリ装置の構成を示す図である。
本発明は、セルアレイブロック４０とセンスアンプアレイ５０を備える。

セルアレイブロック４０は複数個のナノチューブサブセルアレイ４１を備える。複数個のナノチューブサブセルアレイ４１は、メインビットラインMBLアレイを介しセンスアンプアレイ５０と連結される。センスアンプアレイ５０は複数個のセンスアンプを備える。

図７は、図６に示したナノチューブサブセルアレイ４１に関する詳細な回路図である。
ナノチューブサブセルアレイ４１は、メインビットラインMBLと下位ビットラインのサブビットラインSBLを備えて階層的ビットライン構造をなす。ナノチューブサブセルアレイ４１のそれぞれのメインビットラインMBLは、複数個のサブビットラインSBLのうち１つのサブビットラインSBLと選択的に連結される。

すなわち、複数個のサブビットライン選択信号SBSW１のうちいずれか１つの活性化時に当該NMOSトランジスタN５がターンオンされ１つのサブビットラインSBLを活性化させる。さらに、１つのサブビットラインSBLには複数個の単位ナノチューブセルCが連結される。

サブビットラインSBLは、サブビットラインプルダウン信号SBPDの活性化時にNMOSトランジスタN３のターンオンに従いグラウンドレベルにプルダウンされる。そして、サブビットラインプルアップ信号SBPUはサブビットラインSBLに供給される電源を制御するための信号である。すなわち、低電圧では電源電圧VCCより高い電圧を生成してサブビットラインSBLに供給する。

なお、サブビットライン選択信号SBSW２は、NMOSトランジスタN４のスイッチングに従いサブビットラインプルアップ信号SBPU印加端とサブビットラインSBLとの間の連結を制御する。

さらに、電流利得トランジスタ(CGT：Current Gain Transistor)のNMOSトランジスタN２は、NMOSトランジスタN１とメインビットラインMBLとの間に連結され、ゲート端子がサブビットラインSBLと連結される。NMOSトランジスタN１は接地電圧端とNMOSトランジスタN２との間に連結され、ゲートを介しメインビットラインプルダウン信号MBPDが印加されてメインビットラインMBLのセンシング電圧を調整する。

ここで、ナノチューブサブセルアレイ４１は複数個のワードラインWLがそれぞれロー方向に配列され、複数個のサブビットラインSBLがそれぞれカラム方向に配列されて別のプレートラインを備えない。そして、ワードラインWLとサブビットラインSBLが交差する領域にのみ単位ナノチューブセルCが位置することになるので、追加的な面積が不要なクロスポイントセルを具現することができるようにする。

ここで、クロスポイントセルとは別のワードラインWLゲート制御信号を利用するNMOSトランジスタ素子を備えない。そして、２つの連結電極ノードを備えたPNPNナノチューブスィッチ１０を利用してキャパシタ素子CAPをサブビットラインSBLとワードラインWLの交差点に直ちに位置させることができるようにする構造を言う。

特に、このような構造を有する本発明はビットライン構造がメインビットラインMBLとサブビットラインSBLに区分されるため、各サブビットラインSBLのセルセンシング電荷の分配時にメインビットラインMBLと独立したキャパシタンスがサブビットラインSBLに分配される。これに従い、セルセンシングキャパシタンスをサブビットラインSBLキャパシタンスに限定することができるので、各セル当りのキャパシタンス容量が占める割合を減少することができるようになる。

図８は、図６のセンスアンプアレイ５０に関する詳細な回路図である。
センスアンプアレイ５０はレファレンス電圧発生部５１、カラム選択部５５、メインビットラインセンシング部５６、メインビットラインセンシングロード部５７、比較増幅部５８及び書込み／再格納調整部５９を備える。ここで、レファレンス電圧発生部５１はレファレンス電流調整部５２、センシング部５３及びセンシングロード部５４を備える。

レファレンス電流調整部５２はNMOSトランジスタN６、N７、N８を備える。NMOSトランジスタN６は接地電圧端とNMOSトランジスタN７との間に連結され、ゲート端子を介し電源電圧VCCが印加される。NMOSトランジスタN７はNMOSトランジスタN６、N８の間に連結され、ゲート端子を介し基準電圧VREFが印加される。NMOSトランジスタN８はNMOSトランジスタN７とセンシング部５３との間に連結され、ゲート端子を介し基準電圧制御信号REFCが印加される。

センシング部５３はNORゲートNOR１、NMOSトランジスタN９を備える。NORゲートNOR１は、センシングイネーブル信号SENBとレファレンス電流調整部５２の出力をNOR演算して出力する。NMOSトランジスタN９はレファレンス電流調整部５２とセンシングロード部５４との間に連結され、ゲート端子を介しNORゲートNOR１の出力信号が印加される。センシングロード部５４は電源電圧VCC印加端とNMOSトランジスタN９との間に連結され、ゲート端子が比較増幅部５８のネガティブ(−)入力端子と連結される。

そして、カラム選択部５５はNMOSトランジスタN１０を備える。NMOSトランジスタN１０はメインビットラインMBL<n>とメインビットラインセンシング部５６との間に連結され、ゲート端子を介しカラム選択信号C／Sが印加される。

メインビットラインセンシング部５６はNORゲートNOR２、NMOSトランジスタN１１を備える。NORゲートNOR１は、センシングイネーブル信号SENBとカラム選択部５５の出力をNOR演算して出力する。NMOSトランジスタN１１はカラム選択部５５とメインビットラインセンシングロード部５７との間に連結され、ゲート端子を介しNORゲートNOR２の出力信号が印加される。このとき、メインビットラインセンシング部５６はセンシングイネーブル信号SENBがローの場合活性化される。

メインビットラインセンシングロード部５７は電源電圧VCC印加端とNMOSトランジスタN１１との間に連結され、ゲート端子が比較増幅部５８のネガティブ(−)入力端子と連結される。

比較増幅部５８はセンスアンプSAを備える。センスアンプSAは、ネガティブ(−)入力端子を介しノードAから印加されるセンシング信号S<n-１>が入力される。そして、ポジティブ(＋)入力端子を介しノードBから印加されるセンシング信号S<n>が入力される。これに従い、センスアンプSAはセンシング信号S<n-１>、S<n>を比べてセンシング出力信号S／A_OUTを出力する。

書込み／再格納調整部<n>５９はセンシング出力信号S／A_OUTに応じて読出し経路で再格納動作を行なうか、データ入／出力バッファ(図示省略)に読み出されたデータを出力する。そして、書込み経路では再格納経路を遮断してデータ入／出力バッファを介し入力されたデータを内部セルアレイに出力する。

このような構成を有する本発明に係るレファレンス電流調整部５２のNMOSトランジスタN６は、図７のナノチューブサブセルアレイ４１に示されたNMOSトランジスタN１と対応する条件を有し、メインビットラインプルダウン信号MBPDのイネーブル時に接地電圧VSSレベルにプリチャージされる。NMOSトランジスタN７はゲート端子を介し既に設定された基準電圧VREFが印加され、データハイ及びデータローを区別するための基準を設ける。NMOSトランジスタN８はカラム選択部５５と対応する条件を有し、基準電圧制御信号REFCに応じてスィッチ抵抗を調整する。

さらに、メインビットラインMBLに印加されたデータはメインビットラインセンシング部５６とメインビットラインセンシングロード部５７により増幅されてセンシング信号S<n>を発生する。そして、レファレンス電圧発生部５１はレファレンス電流調整部５２とセンシング部５３によりセンシング信号S<n-１>を発生する。これに従い、比較増幅部５８はメインビットラインMBLの出力であるセンシング信号S<n>と、レファレンス電圧発生部５１の出力であるセンシング信号S<n-１>を比較及び増幅する。

図９は、本発明に係るナノチューブセルを利用したメモリ装置の書込みモード時の動作タイミング図である。
先ず、t１区間の進入時にアドレスが入力され書込みイネーブル信号／WEがローにディスエーブルされると、書込みモードアクティブ状態となる。そして、t０、t１区間ではサブビットラインプルダウン信号SBPDが活性化されて接地電圧をサブビットラインSBLに印加することにより、ワードラインWLが活性化される以前にサブビットラインSBLがグラウンドレベルにプリチャージされる。

次に、t２区間の進入時にワードラインWLがハイに遷移すれば、単位ナノチューブセルCのデータがサブビットラインSBL及びメインビットラインMBLに伝えられる。このとき、サブビットラインプルダウン信号SBPDはローに遷移し、メインビットラインプルダウン信号MBPDがハイに遷移する。これに従い、センシングイネーブル信号SENBがローに遷移してカラム選択信号C／Sがハイに遷移すれば、メインビットラインMBLの電圧レベルが増幅されサブビットラインSBL及びメインビットラインMBLの電圧レベルが上昇する。

次に、t４区間の進入時にワードラインWLがグラウンドレベルに遷移してサブビットラインプルダウン信号SBPDがイネーブルされると、サブビットラインSBLがグラウンドレベルにプリチャージされる。このとき、サブビットライン選択信号SBSW２がイネーブルされると、NMOSトランジスタN４がターンオンされてサブビットラインSBLがグラウンドレベルにプルダウンされる。そして、メインビットラインプルダウン信号MBPDがローに遷移すれば、メインビットラインMBLは電圧レベルをそのまま維持することができるようになる。

以後、t５区間にはワードラインWLの電圧が負電圧に遷移する。すなわち、サブビットラインSBLのロー電圧レベルとワードラインWLの負電圧レベルとの差は、PNPNナノチューブスィッチ１０のPNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vcの状態に至ることができない。

しかし、サブビットラインプルアップ信号SBPU、サブビットライン選択信号SBSW２がハイに遷移すれば、サブビットラインSBLの電圧がハイに増幅される。そして、サブビットラインSBLのハイ増幅電圧とワードラインWLの負電圧との差により、PNPNダイオードスィッチ１１をターンオンさせるための臨界電圧Vc以上の電圧が単位ナノチューブセルCに加えられることになる。これに従い、PNPNダイオードスィッチ１１がターンオン状態となり単位ナノチューブセルCのキャパシタ素子CAPにハイデータを書き込む。

ここで、駆動ワードラインWLに連結された全ての単位ナノチューブセルCに全てハイデータが書き込まれるので、t５区間をヒドン（hidden）データ「１」書込み区間と定義する。すなわち、t５区間ではメインビットラインMBLに印加されるデータが０または１の認知の可否にかかわらず、全てのセルにハイデータを書き込む。

次に、t６区間の進入時に書込みイネーブル信号／WEがハイに遷移すれば、読出しモードアクティブ状態となる。このとき、ワードラインWLの電圧レベルがポンピング電圧VPPレベルに上昇し、サブビットライン選択信号SBSW１がハイに遷移すればサブビットラインSBLとメインビットラインMBLが連結される。

この状態でサブビットラインSBLの電圧がローレベルに遷移すれば、単位ナノチューブセルCにはデータ「０」が書き込まれる。一方、サブビットラインSBLの電圧がハイレベルに遷移すれば、t５区間で書き込まれたハイデータをそのまま維持して単位ナノチューブセルCにデータ「１」が書き込まれる。ここで、サブビットライン選択信号SBSW２はローに遷移して外部のデータをセルに書き込むことができるようになる。

図１０は、本発明に係るナノチューブセルを利用したメモリ装置の読出しモード時の動作タイミング図である。
先ず、読出しモード時には書込みイネーブル信号／WEが電源電圧VCCレベルを維持する。そして、t２区間の進入時にワードラインWLがポンピング電圧VPPレベルに遷移すれば、PNPNナノチューブスィッチ１０のPNPNダイオードスィッチ１２がターンオンされる。これに従い、単位ナノチューブセルCのデータがサブビットラインSBL及びメインビットラインMBLに伝えられる。

このとき、サブビットラインプルダウン信号SBPDはローに遷移し、メインビットラインプルダウン信号MBPDがハイに遷移する。このとき、キャパシタ素子CAPに格納されたデータがローデータの場合、PNPNダイオードスィッチ１２がターンオフ状態を維持してサブビットラインSBLの電圧レベルは変動しない。一方、キャパシタ素子CAPに格納されたデータがハイデータの場合にのみPNPNダイオードスィッチ１２がターンオンされ、サブビットラインSBLの電圧レベルが高いセンシング電圧レベルに上昇する。

これに従い、サブビットラインSBL及びメインビットラインMBLの電圧レベルが上昇し、単位ナノチューブセルCに格納されたデータを読み出すことができるようになる。

本発明に係る単位ナノチューブセルの構成を示す図である。本発明に係るナノチューブセルの断面図である。図１に示したPNPNナノチューブスィッチに関する平面図である。本発明に係るナノチューブセルの平面図である。図１に示したPNPNナノチューブスィッチの動作を説明するための図である。本発明に係るナノチューブセルを利用したメモリ装置の構成を示す図である。図６に示したナノチューブサブセルアレイに関する詳細な回路図である。図６に示したセンスアンプに関する詳細回路図である。本発明に係るナノチューブセルを利用したメモリ装置の書込みモード時の動作タイミング図である。本発明に係るナノチューブセルを利用したメモリ装置の読出しモード時の動作タイミング図である。

符号の説明

１０ PNPNナノチューブスィッチ
１１、１２ PNPNダイオードスィッチ
２０トップ電極
２１絶縁膜
２２ボトム電極
３０シリコン基板
３１絶縁層
３２シリコン層
４０セルアレイブロック
４１ナノチューブサブセルアレイ
５０センスアンプアレイ
５１レファレンス電圧発生部
５２レファレンス電流調整部
５３センシング部
５４センシングロード部
５５カラム選択部
５６メインビットラインセンシング部
５７メインビットラインセンシングロード部
５８比較増幅部
５９書込み／再格納調整部

Claims

メインビットラインとサブビットラインを備えて階層的ビットライン構造をなし、ワードラインと前記サブビットラインとの間にローとカラム方向に複数個の単位ナノチューブセルが配列されたナノチューブサブセルアレイを含むセルアレイブロックと、
前記セルアレイブロックと前記メインビットラインを介し連結され、前記セルアレイブロックから印加されるデータをセンシングして増幅するセンスアンプアレイとを備え、
前記単位ナノチューブセルは
トップ電極がワードラインと連結されたキャパシタ素子と、
連続的に直列連結された少なくとも２つ以上のPNPNダイオード素子を備えるが、前記２つ以上のPNPNダイオード素子は２つのグループに区分され、それぞれのグループが前記キャパシタ素子のボトム電極と前記サブビットラインとの間に並列連結され、前記ワードラインと前記サブビットラインに印加される電圧の大きさに従い選択的にスイッチングされるPNPNナノチューブスィッチとを備え、
前記PNPNナノチューブスィッチは
前記キャパシタ素子のボトム電極と前記サブビットラインとの間に順方向に連結された第１のPNPNダイオードスィッチと、
前記キャパシタ素子のボトム電極と前記サブビットラインとの間に逆方向に連結された第２のPNPNダイオードスィッチとを備えることを特徴とするナノチューブセルを利用したメモリ装置。
前記セルアレイブロックは、複数個のナノチューブサブセルアレイを備えることを特徴とする請求項１に記載のナノチューブセルを利用したメモリ装置。
前記ナノチューブサブセルアレイは
ロー及びカラム方向に配列された複数個のワードラインと複数個のサブビットラインとの間の交差領域に位置する複数個の単位ナノチューブセルと、
前記複数個のサブビットラインをプルアップ／プルダウン駆動するためのプルアップ／プルダウン駆動スィッチと、
前記メインビットラインと前記サブビットラインの連結を制御するための第１の駆動スィッチ部と、
前記メインビットラインをプルダウン駆動するための第２の駆動スィッチ部とを備えることを特徴とする請求項１に記載のナノチューブセルを利用したメモリ装置。
前記第１のPNPNダイオードスィッチの上部P型領域は前記ボトム電極と連結され、下部N型領域は前記サブビットラインと連結されることを特徴とする請求項１に記載のナノチューブセルを利用したメモリ装置。
前記第２のPNPNダイオードスィッチの下部N型領域は前記ボトム電極と連結され、上部P型領域は前記サブビットラインと連結されることを特徴とする請求項１に記載のナノチューブセルを利用したメモリ装置。
前記PNPNナノチューブスィッチは
前記ワードラインの電圧レベルがハイの場合、前記第１のPNPNダイオードスィッチがターンオンされて前記キャパシタ素子に格納されたハイデータを読み出すようスイッチングされ、
前記ワードラインの電圧レベルが負電圧で、前記サブビットラインの電圧レベルがハイである場合、前記第２のPNPNダイオードスィッチがターンオンされて前記キャパシタ素子にハイデータを書き込むようスイッチング動作を行ない、
前記第１のPNPNダイオードスィッチは、前記キャパシタ素子に格納されたデータがローデータの場合、ターンオフ状態になることを特徴とする請求項１に記載のナノチューブセルを利用したメモリ装置。
前記センスアンプアレイは
カラム選択信号の状態に従い前記メインビットラインとの連結を制御するカラム選択部と、
センシングイネーブル信号の活性化時に前記メインビットラインから印加されるデータをセンシングし、第１のセンシング信号を出力するメインビットラインセンシング部と、
前記カラム選択部、前記メインビットラインセンシング部と対応する条件でレファレンス電圧を生成して第２のセンシング信号を出力するレファレンス電圧発生部と、
前記第１のセンシング信号及び前記第２のセンシング信号を比較及び増幅してセンシング出力信号を出力する比較増幅部と、
前記センシング出力信号に応じて読出し経路で再格納動作を行ない、書込み経路では入力されたデータを前記メインビットラインに出力する書込み／再格納調整部とを備えることを特徴とする請求項１に記載のナノチューブセルを利用したメモリ装置。
前記第２のセンシング信号の電圧レベルに従い前記第２のセンシング信号のセンシングロードを制御するセンシングロード部と、
前記第２のセンシング信号の電圧レベルに従い前記第１のセンシング信号のセンシングロードを制御するメインビットラインセンシングロード部とをさらに備えることを特徴とする請求項７に記載のナノチューブセルを利用したメモリ装置。
前記レファレンス電圧発生部は
前記サブビットラインの電圧レベル条件と対応してプリチャージ電圧を供給し、既に設定された基準電圧に従いデータを区分するための基準電圧を設定するレファレンス電流調整部と、
前記センシングイネーブル信号の活性化時に前記レファレンス電流調整部の電圧レベルをセンシングし、第２のセンシング信号を出力するセンシング部とを備えることを特徴とする請求項７に記載のナノチューブセルを利用したメモリ装置。
前記レファレンス電流調整部は
メインビットラインプルダウン信号のイネーブル時に接地電圧レベルにプリチャージされる第１のNMOSトランジスタと、
前記既に設定された基準電圧レベルに従い前記接地電圧レベルを選択的に供給する第２のNMOSトランジスタと、
前記カラム選択部と対応する条件で基準電圧制御信号に応じてスィッチ抵抗を調整する第３のNMOSトランジスタとを備えることを特徴とする請求項９に記載のナノチューブセルを利用したメモリ装置。