KR100709462B1 - 다층 나노 튜브 셀을 이용한 메모리 장치 - Google Patents

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Abstract

본 발명은 다층 나노 튜브 셀을 이용한 메모리 장치에 관한 것으로, 캐패시터 소자와 PNPN 나노 튜브 스위치를 포함하는 크로스 포인트 셀 어레이를 효율적으로 배치하여 전체적인 메모리의 사이즈를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 별도의 게이트 제어 신호가 불필요한 PNPN 나노 튜브 스위치와 캐패시터 소자로 이루어진 나노 튜브 셀 어레이를 워드라인 구동부, 센스앰프, 데이타 버스, 메인 앰프, 데이타 버퍼 및 입/출력 포트 등을 포함하는 회로 소자 영역의 상부에 배치하고, 층간 절연막을 기준으로 셀 어레이 영역과 회로 소자 영역을 분리함으로써 전체적인 칩 사이즈를 줄일 수 있도록 한다.

Description

다층 나노 튜브 셀을 이용한 메모리 장치{Memory device using multiple layer nano tube cell}
도 1은 본 발명에 따른 단위 나노 튜브 셀의 구성도.
도 2는 본 발명에 따른 다층 나노 튜브 셀의 단면도.
도 3은 도 1의 PNPN 나노 튜브 스위치에 관한 평면도.
도 4는 본 발명에 따른 다층 나노 튜브 셀의 평면도.
도 5는 도 1의 다층 나노 튜브 셀의 동작을 설명하기 위한 도면.
도 6은 본 발명에 따른 다층 나노 튜브 셀을 이용한 메모리 장치의 구성도.
도 7은 도 6의 다층 나노 튜브 셀 어레이에 관한 상세 회로도.
도 8은 도 6의 센스앰프에 관한 상세 회로도.
도 9는 본 발명에 따른 다층 나노 튜브 셀을 이용한 메모리 장치의 리드 모드시 동작 타이밍도.
도 10은 본 발명에 따른 다층 나노 튜브 셀을 이용한 메모리 장치의 라이트 모드시 동작 타이밍도.
도 11은 본 발명에 따른 다층 나노 튜브 셀을 이용한 메모리 장치의 평면 구성도.
도 12는 본 발명에 따른 다층 나노 튜브 셀을 이용한 메모리 장치의 다른 실 시예.
도 13은 본 발명에 따른 다층 나노 튜브 셀을 이용한 메모리 장치의 단면 구성도.
도 14는 본 발명의 제 1실시예에 따른 패드 어레이의 평면 구성도.
도 15는 도 14의 실시예에 따른 단면 구성도.
도 16은 본 발명의 제 2실시예에 따른 패드 어레이의 평면 구성도.
도 17은 도 16의 실시예에 따른 단면 구성도.
본 발명은 다층 나노 튜브 셀을 이용한 메모리 장치에 관한 것으로, 캐패시터 소자와 별도의 게이트 제어 신호가 필요없는 PNPN 나노 튜브 스위치를 포함하는 크로스 포인트 셀 어레이를 효율적으로 배치하여 전체적인 메모리의 사이즈를 줄일 수 있도록 하는 기술이다.
일반적인 디램 셀은 워드라인의 상태에 따라 스위칭 동작하여 비트라인과 캐패시터 소자를 연결시키는 하나의 트랜지스터 소자와, 트랜지스터 소자의 일단과 플레이트라인 사이에 연결된 하나의 캐패시터 소자를 구비하여 이루어진다.
여기서, 종래의 디램 셀의 스위칭 소자는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다. 그런데, 이러한 NMOS트랜지스터를 스위칭 소자로 사용하여 셀 어레이를 구현할 경우 전체적인 칩 사이즈가 증가 하게 되는 문제점이 있다.
한편, 디램 셀의 리프레쉬 특성은 NMOS트랜지스터의 누설 전류 특성에 의해 결정된다. 그런데, NMOS트랜지스터의 채널 길이가 나노미터(10억 분의 1) 스케일(Scale)로 작아지게 되면 NMOS트랜지스터의 서브 문턱전압(Sub Vt)의 전류특성에 의해 쇼트 채널 누설 전류는 더욱더 증가하게 된다. 이에 따라, 디램 셀의 리프레쉬 특성을 만족하는데 어려움이 발생한다. 또한, 디램 셀에서 비교적 큰 면적을 차지하는 스토로지(Storage) 노드 단에서 졍션 누설 전류가 발생하게 되는 문제점이 있다.
따라서, 상술한 바와 같이 캐패시터 소자와 별도의 게이트 제어 신호가 필요없는 PNPN 나노 튜브 스위치를 이용하여 크로스 포인트 셀을 구현하고, 크로스 포인트 셀과 이를 제어하기 위한 회로 소자 영역을 효율적으로 배치함으로써 전체적인 칩의 사이즈를 줄일 수 있도록 하는 본 발명의 필요성이 대두되었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로 다음과 같은 목적을 갖는다.
첫째, 층간 절연막을 기준으로 상부에 나노 튜브 셀 어레이를 배치하고, 하부에 회로 소자 영역을 배치하여 메모리의 전체적인 사이즈를 줄일 수 있도록 하는데 그 목적이 있다.
둘째, 상술된 나노 튜브 셀 어레이의 상부에 패드 어레이를 효율적으로 배치하여 메모리의 셀 사이즈를 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 다층 나노 튜브 셀을 이용한 메모리 장치는, 로오와 컬럼 방향으로 복수개 배열된 단위 나노 튜브 셀을 포함하는 복수개의 다층 나노 튜브 셀 어레이; 복수개의 다층 나노 튜브 셀 어레이의 하부에 구비된 실리콘 기판에 형성되어 복수개의 다층 나노 튜브 셀 어레이를 구동 제어하기 위한 회로 소자 영역; 및 복수개의 다층 나노 튜브 셀 어레이와 회로 소자 영역 사이에 형성되어 복수개의 다층 나노 튜브 셀 어레이와 회로 소자 영역을 상호 절연시키는 절연층을 구비하고, 복수개 배열된 단위 나노 튜브 셀 각각은, 일단자가 워드라인과 연결된 캐패시터 소자; 및 연속적으로 직렬 연결된 적어도 두개 이상의 PNPN 다이오드 소자를 구비하되, 두개 이상의 PNPN 다이오드 소자는 두개의 그룹으로 구분되어 각각의 그룹이 캐패시터 소자의 타단자와 비트라인 사이에 병렬 연결되어 워드라인과 비트라인에 인가되는 전압의 크기에 따라 선택적으로 스위칭되는 PNPN 나노 튜브 스위치를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 단위 나노 튜브 셀의 구성도이다.
단위 나노 튜브 셀은 하나의 캐패시터 소자 CAP와 하나의 PNPN 나노 튜브 스위치(10)를 구비한다. 여기서, PNPN 나노 튜브 스위치(10)는 PNPN 다이오드 스위치(11)와 PNPN 다이오드 스위치(12)를 포함한다. PNPN 다이오드 스위치(11)와 PNPN 다이오드 스위치(12)는 캐패시터 소자 CAP의 버텀전극과 비트라인 BL 사이에 병렬 연결된다.
PNPN 다이오드 스위치(11)는 캐패시터 소자 CAP의 한쪽 전극과 비트라인 BL 사이에 역방향으로 연결되고, PNPN 다이오드 스위치(12)는 캐패시터 소자 CAP의 한쪽 전극과 비트라인 BL 사이에 순방향으로 연결된다. 캐패시터 소자 CAP의 다른 한쪽 전극은 워드라인 WL과 연결된다.
도 2는 도 1의 나노 튜브 셀의 단면 구성도이다.
PNPN 나노 튜브 스위치(10)는 실리콘 기판(30)의 상부에 형성된 절연층(31)과, 절연층(31)의 상부에 실리콘층(32)을 구비하여 SOI(Silicon On Insulator) 구조를 이룬다. 여기서, 실리콘 기판(30)의 상부에 SiO2로 이루어진 절연층(31)이 적층되고, 절연층(31)의 상부에는 실리콘층(32)이 형성된다. 실리콘층(32)은 증착(Deposition) 실리콘으로 이루어진 PNPN 다이오드 스위치(11)와 PNPN 다이오드 스위치(12)가 적층되어 직렬 연결된 나노 튜브 형태의 다이오드 체인을 형성한다.
PNPN 다이오드 스위치(11,12)는 P형 영역과 N형 영역이 교번적으로 직렬 연결되며, PNPN 다이오드 스위치(12)는 PNPN 다이오드 스위치(11)와 인접한 N형 영역에 P형 영역과 N형 영역이 교번적으로 직렬 연결된 구조를 갖는다.
그리고, PNPN 다이오드 스위치(12)의 N형 영역과 PNPN 다이오드 스위치(11)의 P형 영역 상부에는 비트라인 콘택노드 BLCN를 통해 비트라인 BL이 형성된다. 또한, PNPN 다이오드 스위치(12)의 P형 영역과 PNPN 다이오드 스위치(11)의 N형 영역은 공통 콘택노드 CN를 통해 캐패시터 소자 CAP의 버텀전극(22)과 연결된다.
여기서, 캐패시터 소자 CAP는 탑 전극(20), 절연막(Dielectic;21) 및 버텀 전극(22)을 구비한다. 그리고, 캐패시터 소자 CAP의 탑 전극(20)은 워드라인 WL과 연결된다.
도 3은 도 1의 PNPN 나노 튜브 스위치(10)에 관한 평면도이다.
PNPN 나노 튜브 스위치(10)는 실리콘층(32)으로 이루어진 PNPN 다이오드 스위치(11)와 PNPN 다이오드 스위치(12)가 직렬 체인 형태로 연속적으로 연결된다. 즉, 하나의 PNPN 나노 튜브 스위치(10)는 직렬 연결된 PNPN 다이오드 스위치(12)와 PNPN 다이오드 스위치(11)를 구비한다. 그리고, 하나의 나노 튜브 셀과 동일한 방향에 인접한 나노 튜브 셀은 PNPN 다이오드 스위치(12), PNPN 다이오드 스위치(11)가 서로 직렬 연결된다.
그리고, PNPN 나노 튜브 스위치(10)는 복수개의 층으로 배열되는데, 상부 PNPN 나노 튜브 스위치(10)와 하부 PNPN 나노 튜브 스위치(10) 각각은 절연층(31)을 통해 분리되어 있다.
이에 따라, 직렬 연결된 다이오드 소자 중에서 한개의 PNPN 다이오드 스위치(12)와 한개의 PNPN 다이오드 스위치(11)를 연속적으로 선택하여 하나의 나노 튜브 셀 영역을 형성할 수 있도록 한다.
도 4는 도 1의 나노 튜브 셀의 평면도이다.
증착 실리콘으로 이루어진 실리콘층(32)은 직렬 연결된 PNPN 다이오드 스위치(11)와 PNPN 다이오드 스위치(12)를 형성한다. 그리고, 각각의 실리콘층(32)은 절연층(31)을 통해 상부 및 하부가 절연된다. PNPN 나노 튜브 스위치(10)에서 PNPN 다이오드 스위치(12)의 P형 영역과 PNPN 다이오드 스위치(11)의 N형 영역은 캐패시터 소자 CAP의 콘택노드 CN와 공통으로 연결될 수 있도록 인접하여 형성된다.
또한, PNPN 다이오드 스위치(12)의 N형 영역과 PNPN 다이오드 스위치(11)의 P형 영역은 비트라인 콘택노드 BLCN를 통해 비트라인 BL에 연결된다. 비트라인 콘택노드 BLCN는 이웃하는 나노 튜브 셀의 비트라인 콘택노드 BLCN와 공통 연결된다. 즉, 동일한 비트라인 콘택노드 BLCN는 PNPN 다이오드 스위치(11)의 P형 영역과 이웃하는 셀의 PNPN 다이오드 스위치(12)의 N형 영역과 공통 연결된다.
또한, 캐패시터 소자 CAP의 상부에는 워드라인 WL이 형성된다.
도 5는 도 1의 PNPN 나노 튜브 스위치(10)의 동작을 설명하기 위한 도면이다.
노드 SN 전극을 기준으로 볼때 비트라인 BL의 인가 전압이 양의 방향으로 증가하면, PNPN 다이오드 스위치(11)의 동작 특성에 의해 동작전압 Vo에서는 나노 튜브 스위치(10)가 오프 상태를 유지하여 전류가 흐르지 않는다.
이후에, 비트라인 BL의 인가 전압이 더욱 증가되어 임계전압 Vc가 되면, 다이오드의 순방향 동작 특성에 따라 PNPN 다이오드 스위치(11)가 턴온되어 PNPN 나노 튜브 스위치(10)가 턴온됨으로써 전류가 급격히 증가하게 된다. 이때, 비트라인 BL의 인가전압이 임계전압 Vc 이상이 될 경우 소모되는 전류 I의 값은 비트라인 BL에 연결되어 로드로 작용하는 저항(미도시)의 값에 기인한다.
PNPN 다이오드 스위치(11)가 턴온된 이후에는 비트라인 BL에 아주 작은 전압 V0만 인가되어도 많은 전류가 흐를 수 있게 된다. 이때, PNPN 다이오드 스위치(12)는 역방향 동작 특성에 의해 오프 상태를 유지하게 된다.
반면에, 노드 SN 전극을 기준으로 볼때 비트라인 BL의 인가 전압이 음의 방향으로 증가하면, 즉, 워드라인 WL에 일정 전압이 인가될 경우, PNPN 다이오드 스위치(12)의 순방향 동작 특성에 의해 절대값 동작전압 ｜Vo｜에서는 나노 튜브 스위치(10)가 오프 상태를 유지하여 전류가 흐르지 않는다.
이후에, 워드라인 WL의 인가 전압이 더욱 증가되어 절대값 임계전압 ｜Vc｜가 되면, 다이오드의 순방향 동작 특성에 따라 PNPN 다이오드 스위치(12)가 턴온되어 PNPN 나노 튜브 스위치(10)가 턴온됨으로써 전류가 급격히 증가하게 된다. 이때, PNPN 다이오드 스위치(11)는 역방향 동작 특성에 의해 오프 상태를 유지한다.
도 6은 본 발명에 따른 나노 튜브 셀을 이용한 메모리 장치의 구성도이다.
본 발명은 복수개의 다층 나노 튜브 셀 어레이(40), 복수개의 워드라인 구동부(50), 복수개의 센스앰프(60), 데이타 버스(70), 메인 앰프(80), 데이타 버퍼(90) 및 입/출력 포트(100)를 구비한다.
각각의 다층 나노 튜브 셀 어레이(40)는 도 1에서와 같은 구조의 단위 나노 튜브 셀들이 로오와 컬럼 방향으로 복수개 배열된다. 로오 방향으로 배열된 복수개의 워드라인 WL 들은 워드라인 구동부(50)에 연결된다. 그리고, 컬럼 방향으로 배열된 복수개의 비트라인 BL들은 센스앰프(60)에 연결된다.
여기서, 하나의 다층 나노 튜브 셀 어레이(40)는 하나의 워드라인 구동부(50)와 하나의 센스앰프(60)와 대응하여 연결된다.
그리고, 복수개의 센스앰프(60)는 하나의 데이타 버스(70)를 공유한다. 데 이타 버스(70)는 메인 앰프(80)와 연결되며, 메인 앰프(80)는 데이타 버스(70)를 통해 각각의 센스앰프(60)로부터 인가되는 데이타를 증폭한다.
데이타 버퍼(90)는 메인앰프(80)로부터 인가되는 증폭된 데이타를 버퍼링하여 출력한다. 입/출력 포트(100)는 데이타 버퍼(90)로부터 인가되는 출력 데이타를 외부로 출력하거나, 외부로부터 인가되는 입력 데이타를 데이타 버퍼(90)에 인가한다.
다층 나노 튜브 셀 어레이(40)는 복수개의 워드라인 WL이 각각 로오 방향으로 배열되고, 복수개의 비트라인 BL이 각각 컬럼 방향으로 배열된다. 그리고, 워드라인 WL과 비트라인 BL이 교차되는 영역에만 단위 셀 C이 위치하게 되므로 추가적인 면적이 불필요한 크로스 포인트 셀(Cross point cell)을 구현할 수 있도록 한다.
여기서, 크로스 포인트 셀이란 별도의 워드라인 WL 게이트 제어 신호를 이용하는 NMOS트랜지스터 소자를 구비하지 않는다. 그리고, 두개의 연결 전극 노드를 구비한 PNPN 나노 튜브 스위치(10)를 이용하여 캐패시터 소자 CAP를 비트라인 BL과 워드라인 WL의 교차점에 바로 위치시킬 수 있도록 하는 구조를 말한다.
도 7은 도 6의 다층 나노 튜브 셀 어레이(40)에 관한 상세 회로도이다.
다층 나노 튜브 셀 어레이(40)는 복수개의 워드라인 WL<0>~WL<n>이 각각 로오 방향으로 배열되고, 복수개의 비트라인 BL<0>~BL<m>이 각각 컬럼 방향으로 배열된다. 그리고, 워드라인 WL과 비트라인 BL이 교차되는 영역에만 단위 셀 C이 위치하게 된다. 여기서, 하나의 단위 셀 C은 캐패시터 소자 CAP와 PNPN 나노 튜브 스 위치(10)를 구비한다.
그리고, 각각의 비트라인 BL에는 복수개의 센스앰프(60)가 일대일 대응하여 연결된다. 각각의 센스앰프(60)는 센스앰프 인에이블 신호 SEN의 활성화시 기설정된 기준전압 REF과 비트라인 BL으로부터 인가되는 전압을 비교하여 그 결과를 증폭하게 된다.
또한, 비트라인 BL<0>에는 비트라인 풀다운 소자 N1가 연결되고, 비트라인 BL<m>에는 비트라인 풀다운 소자 N2가 연결된다. 이에 따라, 비트라인 풀다운 신호 BLPD의 활성화시 접지전압을 비트라인 BL에 인가하여 비트라인 BL을 그라운드 레벨로 풀다운시킨다.
이러한 구조의 나노 튜브 셀 어레이(40)는 각각의 캐패시터 소자 CAP들이 한개의 데이타를 저장할 수 있도록 한다.
도 8은 도 7의 센스앰프(60)에 관한 상세 회로도이다.
센스앰프(60)는 증폭부(61)와 컬럼선택 스위칭부(62)를 구비한다.
여기서, 증폭부(61)는 PMOS트랜지스터 P1~P3 및 NMOS트랜지스터 N3~N5를 구비한다. PMOS트랜지스터 P1는 전원전압단과 PMOS트랜지스터 P2,P3의 공통 소스 단자 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEP가 인가된다. PMOS트랜지스터 P2,P3는 크로스 커플드 구조로 연결되어 PMOS트랜지스터 P1를 통해 인가되는 전원전압을 래치한다.
그리고, NMOS트랜지스터 N5는 접지전압단과 NMOS트랜지스터 N3,N4의 공통 소스 단자 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가 된다. NMOS트랜지스터 N3,N4는 크로스 커플드 구조로 연결되어 NMOS트랜지스터 N5을 통해 인가되는 접지전압을 래치한다.
여기서, 센스앰프 인에이블 신호 SEN와 센스앰프 인에이블 SEP는 위상이 서로 반대인 신호이며, 센스앰프 인에이블 신호 SEN가 활성화 될 경우 증폭부(61)가 동작하게 된다. 그리고, 증폭부(61)의 한쪽 출력단은 비트라인 BL<m>과 연결되고 다른 한쪽 출력단은 기준전압 REF 인가단과 연결된다.
또한, 컬럼선택 스위칭부(62)는 NMOS트랜지스터 N6,N7를 구비한다. NMOS트랜지스터 N6는 비트라인 BL<m>과 데이타 버스(70) 사이에 연결되어 게이트 단자를 통해 인가되는 컬럼 선택신호 CS<n>에 따라 데이타 /D의 입출력을 제어한다. NMOS트랜지스터 N7는 기준전압 REF 인가단과 데이타 버스(70) 사이에 연결되어 게이트 단자를 통해 인가되는 컬럼 선택신호 CS<n>에 따라 데이타 D의 입출력을 제어한다.
도 9는 본 발명에 따른 다층 나노 튜브 셀을 이용한 메모리 장치의 리드 모드시 동작 타이밍도이다.
먼저, t0구간에서는 비트라인 풀다운 신호 BLPD가 활성화되어 접지전압을 비트라인 BL에 인가함으로써 비트라인 BL이 그라운드 레벨로 프리차지된다.
이어서, t1구간의 진입시 워드라인 WL이 하이로 천이하여 워드라인 WL에 일정 전압이 인가되면, PNPN 나노 튜브 스위치(10)의 PNPN 다이오드(12)가 턴온된다. 이에 따라, 나노 튜브 셀에 저장된 데이타가 비트라인 BL에 전달된다. 그리고, 비트라인 풀다운 신호 BLPD는 로우로 천이한다.
이때, 캐패시터 소자 CAP에 저장된 데이타가 로우 데이타일 경우 PNPN 다이 오드 스위치(12)가 턴오프 상태를 유지하여 비트라인 BL의 전압 레벨은 변동되지 않는다. 반면에, 캐패시터 소자 CAP에 저장된 데이타가 하이 데이타일 경우에만 PNPN 다이오드 스위치(12)가 턴온되어 비트라인 BL의 전압 레벨이 높은 센싱전압 레벨로 상승한다.
다음에, t2구간에는 센스앰프 인에이블 신호 SEN가 활성화되어 비트라인 BL에 실린 데이타를 증폭한다.
이후에, t3구간에는 워드라인 WL의 전압이 임계전압 Vc 이하의 값인 네가티브(Negative) 전압으로 천이한다. 즉, 비트라인 BL의 로우 전압 레벨과 워드라인 WL의 네가티브 전압 레벨의 차이는 PNPN 나노 튜브 스위치(10)의 PNPN 다이오드 스위치(11)를 턴온시키기 위한 임계전압 Vc의 상태에 도달하지 못한다.
하지만, 비트라인 BL의 하이 증폭 전압과 워드라인 WL의 네가티브 전압 차이에 따라 PNPN 다이오드 스위치(11)를 턴온시키기 위한 임계전압 Vc 이상의 전압이 가해지게 된다. 이에 따라, PNPN 다이오드 스위치(11)가 턴온 상태가 되어 나노 튜브 셀에 데이타 "1"이 재저장된다.
이때, PNPN 다이오드 스위치(11)가 턴온된 이후에는 도 5의 동작 특성에서 보는 바와 같이 비트라인 BL에 작은 전압 V0을 인가하여도 많은 전류가 흐를 수 있게 된다. 따라서, t3 구간에서 워드라인 WL의 전압이 네가티브 전압에서 다시 로우 상태로 상승하여도 전류는 충분히 흐를 수 있게 된다.
또한, t3구간에서 컬럼 선택신호 CS가 하이로 천이하면 컬럼선택 스위칭부(62)의 NMOS트랜지스터 N6,N7가 턴온되어 비트라인 BL에 실린 데이타 D,/D 가 데이타 버스(70)에 출력되어 나노 튜브 셀 C에 저장된 데이타를 리드할 수 있게 된다.
도 10은 본 발명에 따른 다층 나노 튜브 셀을 이용한 메모리 장치의 라이트 모드시 동작 타이밍도이다.
먼저, t0구간에서는 비트라인 풀다운 신호 BLPD가 활성화되어 접지전압을 비트라인 BL에 인가함으로써 비트라인 BL이 그라운드 레벨로 프리차지된다.
이어서, t1구간의 진입시 워드라인 WL이 하이로 천이하여 워드라인 WL에 일정 전압이 인가되면, PNPN 나노 튜브 스위치(10)의 PNPN 다이오드(12)가 턴온된다. 이에 따라, 나노 튜브 셀에 저장된 데이타가 비트라인 BL에 전달된다. 그리고, 비트라인 풀다운 신호 BLPD는 로우로 천이하고, 데이타 버스(70)를 통해 라이트할 새로운 데이타 D,/D가 입력된다.
이때, 캐패시터 소자 CAP에 저장된 데이타가 로우 데이타일 경우 PNPN 다이오드 스위치(12)가 턴오프 상태를 유지하여 비트라인 BL의 전압 레벨은 변동되지 않는다. 반면에, 캐패시터 소자 CAP에 저장된 데이타가 하이 데이타일 경우에만 PNPN 다이오드 스위치(12)가 턴온되어 비트라인 BL의 전압 레벨이 높은 센싱전압 레벨로 상승한다.
다음에, t2구간에는 센스앰프 인에이블 신호 SEN가 활성화되어 비트라인 BL에 실린 데이타를 증폭한다.
이후에, t3구간에는 워드라인 WL의 전압이 임계전압 Vc 이하의 값인 네가티브(Negative) 전압으로 천이한다. 즉, 비트라인 BL의 로우 전압 레벨과 워드라인 WL의 네가티브 전압 레벨의 차이는 PNPN 나노 튜브 스위치(10)의 PNPN 다이오드 스위치(11)를 턴온시키기 위한 임계전압 Vc의 상태에 도달하지 못한다.
하지만, 비트라인 BL의 하이 증폭 전압과 워드라인 WL의 네가티브 전압 차이에 따라 PNPN 다이오드 스위치(11)를 턴온시키기 위한 임계전압 Vc 이상의 전압이 가해지게 된다. 이에 따라, PNPN 다이오드 스위치(11)가 턴온 상태가 되어 나노 튜브 셀에 데이타 "1"이 기록된다.
이때, PNPN 다이오드 스위치(11)가 턴온된 이후에는 도 7의 동작 특성에서 보는 바와 같이 비트라인 BL에 작은 전압 V0을 인가하여도 많은 전류가 흐를 수 있게 된다. 따라서, t3 구간에서 워드라인 WL의 전압이 네가티브 전압에서 다시 로우 상태로 상승하여도 전류는 충분히 흐를 수 있게 된다.
또한, t3구간에서 컬럼 선택신호 CS가 하이로 천이하면 컬럼선택 스위칭부(62)의 NMOS트랜지스터 N6,N7가 턴온되어 데이타 버스(70)를 통해 입력된 데이타 D,/D가 비트라인 BL에 인가된다.
도 11은 본 발명에 따른 다층 나노 튜브 셀을 이용한 메모리 장치의 평면 구성도이다.
본 발명은 절연층(31)을 기준으로 볼때 상부에 다층 나노 튜브 셀 어레이(40)가 배치되고, 하부에는 다층 나노 튜브 셀 어레이(40)를 구동하기 위한 워드라인 구동부(50), 비트라인을 구동하기 위한 센스앰프(60), 데이타 버스(70), 메인 앰프(80), 데이타 버퍼(90), 입/출력 포트(100) 및 기타 회로(110)를 포함하는 회로 소자 영역(150)이 배치된다.
여기서, 회로 소자 영역(150)은 실리콘 기판(30)에 형성되고, 다층 나노 튜브 셀 어레이(40)는 증착 실리콘으로 이루어진 실리콘층(32)에 형성된다. 그리고, 다층 나노 튜브 셀 어레이(40)와 회로 소자 영역(150)은 절연층(31)을 통해 서로 분리된다.
이에 따라, 본 발명은 절연층(31)을 기준으로 다층 나노 튜브 셀 어레이(40)와 회로 소자 영역(150)을 서로 다른 층으로 배치함으로써 별도의 확장 영역이 필요없이 셀 사이즈를 줄일 수 있도록 한다.
도 12는 본 발명에 따른 다층 나노 튜브 셀을 이용한 메모리 장치의 다른 실시예이다.
도 12의 실시예는 본 발명의 다층 나노 튜브 셀 어레이(40) 영역이 복수개의 셀 어레이 블럭으로 나누어졌을 경우를 나타낸다. 각각의 셀 어레이 블럭은 셀 어레이 구동에 필요한 워드라인 구동부(50)와, 센스앰프(60) 및 데이타 버스(70)가 별도로 구비된다. 그리고, 메인 앰프(80), 데이타 버퍼(90), 입/출력 포트(100) 및 기타 회로(110)는 서로 다른 셀 어레이 블럭에 분산하여 위치한다.
도 13은 본 발명에 따른 다층 나노 튜브 셀을 이용한 메모리 장치의 단면 구성도이다.
본 발명은 절연층(31)을 기준으로 볼때 상부에 복수개의 다층 나노 튜브 셀 어레이(40)가 배치된다. 여기서, 나노 튜브 셀 어레이(40)는 직렬 연결된 복수개의 단위 셀 C을 구비한다. 단위 셀 C은 PNPN 다이오드 스위치(12)와 PNPN 다이오드 스위치(11)를 포함하는 PNPN 나노 튜브 스위치(10)와, 워드라인 WL, 비트라인 BL 및 캐패시터 소자 CAP를 구비한다.
그리고, 절연층(31)을 기준으로 볼때 하부의 실리콘기판(30)에는 다층 나노 튜브 셀 어레이(40)를 구동하기 위한 복수개의 회로 소자 영역(150)이 배치된다.
도 14는 본 발명의 제 1실시예에 따른 패드 어레이(160)의 평면 구성도이다.
도 16의 실시예에서 패드 어레이(160)는 어드레스 핀과 데이타 핀을 구비하여 다층 나노 튜브 셀 어레이(40)로부터 리드/라이트된 데이타를 칩의 외부 제어부와 상호 교환한다. 패드 어레이(160)는 다층 나노 튜브 셀 어레이(40)와 회로 소자 영역(150)과는 별도의 외부 영역에 배치된다.
이러한 본 발명은 패드 어레이(160)에 필요한 메탈 층을 회로 소자 영역(150)에 사용하는 메탈 층과 연결하여 동시에 사용할 수 있도록 한다. 이에 따라, 별도의 패드 어레이(160)를 형성하기 위한 공간이 불필요하게 되어 마스크 층을 줄일 수 있게 된다.
도 15는 도 14의 실시예에 따른 본 발명의 단면 구성도이다.
도 15의 구성을 살펴보면, 패드 어레이(160)는 복수개의 다층 나노 튜브 셀 어레이(40)의 하측에 형성되고, 절연층(31)과 동일한 위치에 배치된다. 그리고, 패드 어레이(160)는 회로 소자 영역(150)과 연결되어 동일한 메탈 층을 사용하게 된다.
도 16은 본 발명의 제 2실시예에 따른 패드 어레이(160)의 평면 구성도이다.
패드 어레이(160)는 다층 나노 튜브 셀 어레이(40) 및 회로 소자 영역(150)과 동일한 영역에 배치된다.
이러한 본 발명은 패드 어레이(160)에 필요한 메탈 층을 회로 소자 영역(150)에 사용하는 메탈 층과 연결하여 사용하지 않고 패드 어레이(160)를 위한 별도의 마스크 층을 구비한다. 이에 따라, 패드 어레이(160)를 형성하기 위한 별도의 공간이 불필요하게 되어 칩의 사이즈를 줄일 수 있게 된다.
도 17은 도 16의 실시예에 따른 본 발명의 단면 구성도이다.
도 17의 구성을 살펴보면, 패드 어레이(160)는 다층 나노 튜브 셀 어레이(40)의 상측에 형성되어 별도의 메탈 층을 사용하게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 다층 나노 튜브 셀 어레이와 회로 소자 영역을 효율적으로 배치하여 메모리의 전체적인 사이즈를 줄일 수 있도록 한다.
둘째, 상술된 구성에서 패드 어레이를 효율적으로 배치하여 메모리의 셀 사이즈를 줄일 수 있도록 한다.

Claims (12)

  1. 로오와 컬럼 방향으로 복수개 배열된 단위 나노 튜브 셀을 포함하는 복수개의 다층 나노 튜브 셀 어레이;
    상기 복수개의 다층 나노 튜브 셀 어레이의 하부에 구비된 실리콘 기판에 형성되어 상기 복수개의 다층 나노 튜브 셀 어레이를 구동 제어하기 위한 회로 소자 영역; 및
    상기 복수개의 다층 나노 튜브 셀 어레이와 상기 회로 소자 영역 사이에 형성되어 상기 복수개의 다층 나노 튜브 셀 어레이와 상기 회로 소자 영역을 상호 절연시키는 절연층을 구비하고,
    상기 복수개 배열된 단위 나노 튜브 셀 각각은
    일단자가 워드라인과 연결된 캐패시터 소자; 및
    연속적으로 직렬 연결된 적어도 두개 이상의 PNPN 다이오드 소자를 구비하되, 상기 두개 이상의 PNPN 다이오드 소자는 두개의 그룹으로 구분되어 각각의 그룹이 상기 캐패시터 소자의 타단자와 비트라인 사이에 병렬 연결되어 상기 워드라인과 상기 비트라인에 인가되는 전압의 크기에 따라 선택적으로 스위칭되는 PNPN 나노 튜브 스위치를 구비함을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
  2. 제 1항에 있어서, 상기 복수개 배열된 단위 나노 튜브 셀 각각은
    상기 PNPN 나노 튜브 스위치의 양단 노드에 비트라인 콘택노드를 통해 연결된 비트라인;
    상기 두개 이상의 PNPN 다이오드 소자가 연결되는 공통 노드와 상기 캐패시터 소자의 버텀전극 사이를 연결하는 콘택노드; 및
    상기 캐패시터 소자의 탑 전극의 상부에 형성되는 워드라인을 더 구비함을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
  3. 제 1항에 있어서, 상기 PNPN 나노 튜브 스위치는 증착 실리콘층에 형성됨을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
  4. 제 1항 또는 제 2항에 있어서, 상기 PNPN 나노 튜브 스위치는
    상기 캐패시터 소자의 버텀 전극과 상기 비트라인 사이에 순방향으로 연결된 제 1PNPN 다이오드 스위치; 및
    상기 캐패시터 소자의 버텀전극과 상기 비트라인 사이에 역방향으로 연결된 제 2PNPN 다이오드 스위치를 구비함을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
  5. 제 4항에 있어서, 상기 제 1PNPN 다이오드 스위치의 제 1 P형 영역은 상기 버텀 전극과 연결되고, 제 1 N형 영역은 상기 비트라인과 연결됨을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
  6. 제 4항에 있어서, 상기 제 2PNPN 다이오드 스위치의 제 2 N형 영역은 상기 버텀 전극과 연결되고, 제 2 P형 영역은 상기 비트라인과 연결됨을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
  7. 제 1항에 있어서, 상기 복수개의 다층 나노 튜브 셀 어레이 각각은,
    로오 및 컬럼 방향으로 각각 배열된 복수개의 워드라인과 복수개의 비트라인 사이의 교차 영역에 위치하는 복수개의 다층 나노 튜브 셀; 및
    상기 복수개의 비트라인에 각각 일대일 대응하여 연결된 복수개의 비트라인 풀다운 소자를 구비함을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
  8. 제 1항에 있어서, 상기 회로 소자 영역은
    상기 복수개의 다층 나노 튜브 셀 어레이의 워드라인을 선택적으로 구동하는 복수개의 워드라인 구동부;
    상기 복수개의 다층 나노 튜브 셀 어레이로부터 인가되는 데이타를 센싱하여 증폭하는 복수개의 센스앰프;
    상기 복수개의 센스앰프에 의해 공유되는 데이타 버스;
    상기 데이타 버스로부터 인가되는 데이타를 증폭하는 메인 앰프;
    상기 메인 앰프로부터 인가되는 증폭 데이타를 버퍼링하는 데이타 버퍼; 및
    상기 데이타 버퍼로부터 인가되는 출력 데이타를 외부로 출력하거나, 외부로 부터 인가되는 입력 데이타를 상기 데이타 버퍼에 인가하는 입/출력 포트를 구비함을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
  9. 제 8항에 있어서, 상기 복수개의 센스앰프는 복수개의 비트라인에 각각 일대일 대응하여 연결되며, 센스앰프 인에이블 신호의 활성화시 기준전압과 상기 비트라인의 전압을 비교 및 증폭함을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
  10. 제 8항에 있어서, 상기 복수개의 다층 나노 튜브 셀 어레이는 복수개의 셀 어레이 블록으로 구분되며, 상기 메인 앰프, 상기 데이타 버퍼 및 상기 입/출력 포트는 별도의 셀 어레이 블록에 각각 구분되어 배치됨을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
  11. 제 1항에 있어서, 상기 복수개의 다층 나노 튜브 셀 어레이, 상기 회로 소자 영역과는 별도의 외부 영역에 배치되고, 상기 회로 소자 영역과 동일한 메탈 층을 사용하는 패드 어레이를 더 구비함을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
  12. 제 1항에 있어서, 상기 복수개의 다층 나노 튜브 셀 어레이 상부에 형성된 메탈 층에 형성되며, 외부와 어드레스 및 데이타를 상호 교환하기 위한 패드 어레 이를 더 구비함을 특징으로 하는 다층 나노 튜브 셀을 이용한 메모리 장치.
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