JP3035331B2

JP3035331B2 - メモリセル及びメモリ装置

Info

Publication number: JP3035331B2
Application number: JP2309369A
Authority: JP
Inventors: 洋中野; 正倫森本
Original assignee: Olympus Optic Co Ltd
Current assignee: Olympus Corp
Priority date: 1990-11-15
Filing date: 1990-11-15
Publication date: 2000-04-24
Anticipated expiration: 2015-04-24
Also published as: JPH04180261A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は半導体メモリ装置に係り、特に導電体（Meta
l）−絶縁物（Insulator）−導電体（Metal）のMIM構造
の非線形導電率素子を有するメモリ装置に関する。

（従来の技術）一般に格納されるデータの保持時間が原理的には、無
限大という特徴を持つ強誘電体からなる記憶保持部（媒
体）が用いられる半導体メモリ装置がある。この半導体
メモリ装置を構成するには、前記記憶保持部のほかに、
データを読出し／書込み制御を行うスイッチ部が必要と
なる。

前記スイッチ部には、通常、MOSスイッチ若しくは、M
IM（金属−絶縁膜−金属）スイッチが用いられている。

これらのスイッチの特徴として、MIMスイッチは、比
較的形成し易く、また、記憶保持部上にも形成できる便
利なスイッチである。このようなMIMスイッチを用いた
メモリ素子として、本発明出願人が先に出願した特開平
２−262362号に開示されるように、MIMスイッチとキャ
パシタを組み合わせて１セルとし、該セルを２次元アレ
イに形成したメモリ素子がある。

このメモリ素子には、キャパシタ材料に強誘電体が用
いられたメモリ素子ではない。しかしキャパシタ材料に
強誘電体を用いるものが、本発明出願人が出願した特開
平３−108769号に開示されている。このメモリ素子は、
情報担体に関して、分極電荷をどちらに担わせるか区別
されていず、又その使い分けが行われていない。

第７図の２次元アレイは、MIMスイッチ１とキャパシ
タ２の直列接続したセル（以下、MIMセルと称する）３
を格子状に配置したX,Yアドレス型の２次元メモリアレ
イである。

この２次元メモリアレイへの書込みは、前記X,Yアド
レスのX,Yライン4,5のそれぞれ１ラインを選択して所望
セルに書込みを行う。

また読出しは、同様に所望セルを選択して、前記書込
みに対して逆バイアスを印加して読出し、読出されたデ
ータをキャパシタ６に充電して、アンプ７によって充電
されたキャパシタ電圧を増幅して読み出すことにより行
う。

そして第８図は、前記MIMセルの積層構造を示す断面
図である。

この構造は、例えば、絶縁性を有するガラス等の基板
８上に第１導電体電極９が形成される。その導電体電極
９上に絶縁体膜10を形成し、さらにその上層に第２導電
体電極11を形成している。そして第２導電体電極11に入
力端子Vin及び、第１導電体電極９に出力端子Voutが設
けられている。さらに前記第１導電体電極９には、一端
が接地されるキャパシタ12の他端が接続されている。

また、「R.Womack et al Proc.of IEEE ISCC 1989 P2
42〜243」には、半導体基板上に形成されるMOSスイッチ
をデータの入出力用スイッチとして用いた強誘電体メモ
リに関することが記載されている。

このMOSスイッチを用いた強誘電体メモリ構成を第９
図に示す。

すなわち、各セルは、強誘電体キャパシタ13とMOSFET
14からなるメモリ素子15である。前記メモリ素子15はワ
ード線16とビット線17にそれぞれ接続され、格子状に配
置されている。そして所望のメモリ素子15を選択してア
ドレスとデータの入出力が行われる。ここから読み出さ
れたデータ出力はセンスアンプ18で読み取られる。

そして、第10図に示すように、金属（Ｍ）9a、絶縁体
膜（Ｉ）10a、金属（Ｍ）11aというMIM構造であり、前
記絶縁体膜10aが非常に薄い場合には、前記絶縁体膜10a
がトンネルスペーサとして働く。そのため、第11図に示
すように、MIM構造の電流電圧特性（Ｉ−Ｖ特性）は非
線形特性であり、ある特定電圧値Vaから流れる電流値が
急増して、オン／オフ状態で切換わる２端子スイッチと
みなすことができる。

また第12図に示すように強誘電体は、ある履歴特性を
もち、電荷が“0"の状態にあるとき、抗電圧＋Vc以上の
電圧パルスを加えると、分極反転した後“1"の状態とな
る（矢印ｈ）。このときの反転電流は、第13図に示す＋
反転電流ａのように流れる。この時、＋反転電流ａの曲
線と時間軸との間の面積は、第12図に示す＋反転電荷
（＋Vh）を表している。

また、第12図に示す電荷が“1"の状態にあるとき、抗
電圧＋Vc以上の電圧パルスを加えると、曲線に沿って
“1"からＡに向かい、誘電分極が起こる（矢印ｉ）。こ
のとき、第13図に示すように＋非反転電流ｂが流れる。
この＋非反転電流ｂの曲線と時間軸との間の面積は、第
12図に示す＋非反転電荷（＋Vi）を表している。

そして前記＋反転電流ａと前記＋非反転電流ｂのそれ
ぞれの曲線の間の面積、つまり反転電荷Vhと非反転電荷
Viとの差を検出すれば、分極の向き、つまり記憶された
データを判定できる。

（発明が解決しようとしている課題）しかし、前述した従来の強誘電体キャパシタ（Ｃ）が
付加されたMIMメモリは、MIM構成を有するトンネルスイ
ッチ膜を用い、電荷蓄積用の強誘電体キャパシタＣに絶
縁膜を介して（直接トンネル層若しくはFNトンネル層を
介して）電荷が蓄積される。

その後、絶縁性の回復した前記絶縁膜は、前記電荷の
リークを防ぐことにより電荷を保持する。

前述したようにデータの格納するため、前記絶縁膜の
絶縁抵抗により、データ保持時間が決定される。前記デ
ータが長時間にわたり保持される必要があるならば絶縁
膜厚を厚くする若しくは抵抗値の高い抵抗体を用いる等
の絶縁抵抗値を増大させる必要がある。

ところが、絶縁膜を厚くすることは、ラングミュア・
ブロジェット（LB）法で絶縁抵抗層を形成するために費
やす時間が増加になる。またメモリ特性としては、トン
ネル電流を流すために印加する書き込み電圧が高電圧化
される。

さらに直接トンネリングではなく、FNトンネリング現
象による書き込みになるため、電荷注入効率の低下によ
り書き込み速度の低下をもたらす。

従って、データ保持時間が長く、低電圧による駆動が
でき、処理時間が高速化されるといった特性を満たすメ
モリを形成するには、従来のメモリ構造では困難であ
る。

そこで本発明は、強誘電体Ｃを用いて、分極電荷の読
出しを行うMIMメモリ装置を提供することを目的とす
る。

（課題を解決するための手段）本発明は上記目的を達成するために、ラングミュアブ
ロジェット膜からなる絶縁体層と、この絶縁体層の一方
の主面に形成された第１導電体層と、前記絶縁体層の他
方の主面に形成された電荷保持特性を有する強誘電体層
と、この強誘電体層の反対側面に形成された第２導電体
層とからなる積層構造を有し、前記強誘電体層に生じる
電荷又は分極情報を情報として格納することを特徴とす
るメモリセルとしたものである。

さらに、ラングミュアブロジェット膜からなる絶縁体
層と、この絶縁体層の一方の面に、所定の間隔で離間す
ると共にそれぞれ平行に設けられた、複数の短冊状の導
電体からなる第１のストライプ電極と、前記絶縁体層の
他方の面に形成された電荷保持特性を有する強誘電体層
と、この強誘電体層の反対側面に形成され、前記第１ス
トライプ電極と直交するように設けられた第２のストラ
イプ電極とからなる積層構造を有し、前記第１ストライ
プ電極と第２ストライプ電極の交点として、前記強誘電
体層に電荷及び分極変化を情報として格納する複数のメ
モリセルが格子状に配置されたメモリセルアレイからな
ることを特徴とするメモリ装置としたものである。

（作用）以上のような構成のMIMメモリ装置により、情報とし
て強誘電体に分極電荷を書き込むスイッチが、１つの両
極性スイッチ（MIM構造）により実施され、前記強誘電
体の分極を用いることによって、格納される情報が安定
し、電荷保持している絶縁膜からのリークがなく、情報
保持時間への影響がなく、且つ構造が単純なため高集積
化可能であり、メモリセルごとにスイッチが設けられて
いるため、クロストークがなくなる。

（実施例）以下、図面を参照して本発明の実施例を詳細に説明す
る。

第１図は本発明の第１実施例として、第１金属層20、
絶縁膜層21、強誘電体層22、第２金属層23の積層構造を
もつメモリセルの構造を示す断面図である。

次に第２図は前述した積層構造をもつメモリセルの等
価回路を示す。

この等価回路の構成は、両方向に流れるように並列接
続された定電圧ダイオードD₁,D₂の両電極にキャパシタC
₁の両端が接続される。その定電圧ダイオードD₁,D₂の一
端（参照符号ｃ）には、並列接続された強誘電体の非線
形容量C_FNと線形容量C_FLの一端が接続される。前記定電
圧ダイオードD₁,D₂の他端は、電圧端子V₁が接続され、
前記強誘電体の非線形容量C_FNと線形容量C_FLの他端に
は、電圧端子V₂が接続される。ここでキャパシタC_Iと線
形容量C_FLの容量比は、C_I:C_F＝1:9とする。

このように構成されたメモリセルからV₁,V₂端に電圧
パルスを加え分極を読み出す方法を説明する。

まず、強誘電体の非線形容量C_FNと線形容量C_FLの合成
キャパシタC_Fに蓄えられる電荷が、前述した第12図に示
した“0"位置の状態にあるものとする。

前記メモリセルがオフ状態であるとき、該メモリセル
のV₁端に前述した第11図に示した印加電圧V_ON以上の電
圧を印加する。ただし、V₂端は接地されているものとす
る。

その印加電圧V_ONを印加した直後、V₁とｃ間には9/10V
_ON（Ｖ）が、接続点ｃとV₂間には、1/10V_ON（Ｖ）にな
るように、C_JとC_FLの容量分配により分圧印加される。

このとき、絶縁膜が前述した非線形Ｉ−Ｖ特性をもつ
ため、V₁と接続点ｃの間は、9/10V_ON（Ｖ）の印加によ
りオン状態となり、その電位は、約Ｏ（Ｖ）に変化す
る。

従って、接続点ｃとV₂の間の電位は、約V_ON（Ｖ）と
なる。そのV_ON（Ｖ）が、第12図に示した抗電圧Vcより
大きいとすると合成容量C_Fは、第13図の＋反転電流ａの
曲線で示す反転電流を流すことになる。

次に前記合成容量C_Fが、第12図に示した“1"位置にあ
る場合には、前述した“0"位置の場合と全く同様の電圧
変化をするが、前記合成容量C_Fは、第13図の＋非反転電
流ｂの曲線で示す非反転電流を流すことになる。

このように第２図のV₁とV₂端の間の電圧を制御するこ
とで、強誘電体に反転電流、非反転電流を流すことが可
能である。

この場合、従来のMIM＋Ｃの構造と類似であるがデー
タの記憶手段が誘電体（強誘電体を含む）に蓄えられる
電荷ではなく強誘電体そのものの分極状態であるため、
絶縁膜の抵抗を通して電荷が逃げることによるデータ破
壊の影響を無視できる。

また一般的な分極は、逆電圧（−Vc）が印加されなけ
れば反転しないため、格納されたデータは安定して保持
される。

次に第２実施例として、第３図には前述したメモリセ
ルを用いて、ｎ×ｎのマトリックス状に配置されたメモ
リセル（セル数はn²個）の構成例の一部分の斜視図を示
す。

この構造は、半導体基板24上に複数本の金属電極（下
部電極）25がストライプ形状に形成され、その上層に強
誘電体層26、ポリイミド等からなる絶縁膜27が形成され
る。そして、前記絶縁膜27上に、前記金属電極25と長さ
方向に直交するようにストライプ形状の複数本の金属電
極（上部電極）28が形成される。

このような形成のマトリックスメモリセルは、メモリ
セル単体が、前述したと同様に駆動するが、各メモリセ
ルどうしが各々容量結合されているため、一つのセルを
選択しても、ｎが多い場合には、他の２（ｎ−１）個の
セルに約1/2V_ON（Ｖ）の電圧がクロストーク成分として
印加される。

このクロストークによる電圧が、メモリセルのV₁−V₂
間に印加されると、V₁−ｃ間には9/20V_ON（Ｖ）、ｃ−V
₂間には、1/20V_ON（Ｖ）が印加される。この時、前記メ
モリセル（V_ON/2（Ｖ））が、オフ状態であるためトン
ネル膜はオンせず、V₁−ｃ間とｃ−V₂間の電位は変化し
ない。この時、1/20V_ON（Ｖ）が、前記抗電圧V_Cより充
分小さければ分極は反転せず格納されたデータのクロス
トークは起こらない。

次に第４図に、前述したｎ×ｎメモリアレイを用いた
メモリ回路例の概略図を示す。

このメモリ回路の構成は、メモリセルＭ（M₁,…,Mn）
がｎ×ｎマトリクス状に配置されたメモリアレイからな
る記憶部31と、センスアンプ部32と、再書き込み信号発
生部33とに大別される。ただし、前記構成は本願発明の
説明に必要とする最小限の部材のみで構成とした。

前記記憶部31には、X,YアドレスのX,Yライン34,35が
各メモリセルにそれぞれ１ラインごとの接続されてい
る。前記X,Yライン34,35には、所望するメモリセルの選
択を行うためのMOSトランジスタからなるMOSスイッチＸ
（X₁,X₂,…,Xn）とMOSスイッチＹ（Y₁,Y₂,…,Yn）がそ
れぞれ設けられている。そして入力端36が前記Ｘライン
34に設けられ、またそれぞれのMOSスイッチＹの出力側
と前記センスアンプ部32の入力端は、間にアノード側が
接地されたダイオードＤ（D₁,…,Dn）が設けられ接続さ
れている。

前記センスアンプ部32は、アンプクリア信号入力端子
37からアンプの状態を初期化するために、前回のデータ
（格納しているデータ）を消去するアンプクリア信号に
よって駆動しデータ消去すると共に、データ書き込み時
のラインを形成するトランジスタQ1と、ダミーセルから
積分値として非反転電荷より大きく且つ、反転電荷より
は小さい中間電荷の比較電荷が印加され、駆動する比較
電荷入力端子38が設けられた差動アンプで構成されてい
る。

そして前記センスアンプ部32から出力されたデータ
は、図示されない次段回路に送出されると共に、読出し
によってデータ破壊されたメモリセルに再書き込みを行
う再書き込み信号発生部33に送出される。

この再書き込み信号発生部33は、読出しによりデータ
破壊されたメモリセルに、格納されていたデータを再書
き込みするものである。

すなわち、前記再書き込み信号発生部33へ前記センス
アンプ部32から出力されたデータが入力され、データ破
壊されたメモリセルに書き込むタイミングがリライトタ
イミングパルス入力端子39から入力したパルス信号でト
ランジスタからなるスイッチング回路を制御して、再書
き込み信号を発生させる。

そして発生した再書き込み信号は、前記メモリアレイ
の入力端36にフィードバックされ、選択されたデータ破
壊されたメモリセルにデータが再書き込みされる。

次に第５図（ａ），（ｂ）は、このように構成された
メモリ回路へのデータ読出し時のタイミングチャートを
示して、詳細な動作の説明をする。ここでタイミングチ
ャートの各項の測定点は第４図に参照符号として記載さ
れる。

まず第５図（ａ）のデータ読出しに関して、データに
“0"が格納されている場合についてそれぞれに説明す
る。

このメモリアレイからの読出しには、前記X,Yアドレ
スのX,Yライン34,35のそれぞれ１ラインを選択して（時
間t1）、例えば、MOSスイッチX₁,Y₁をそれぞれオンさせ
て、セルM₁を選択する。それと伴に、WE（ライトネーブ
ル）信号がセンスアンプ32内のQ2（測定点ｃ）に入力し
て、該センスアンプ32を動作状態にする。

その後、前記入力端子36に読出しパルスが印加される
（時間t2）。この読出しパルスにより、前記セルM₁に格
納されたデータが反転電荷として読み出され、センスア
ンプ32に入力される。そして前記入力端子36から入力し
ていた読出しパルスをオフする。

そして前記入力端子36から入力していた読出しパルス
等がオフして、測定点ａが「１」から「０」に戻る。さ
らにデータが出力されてから、データを確定させた所定
時間t3の後に、前記再書き込み信号（測定点ｅ）が発生
（時間t4）し、前記入力端36に入力パルスとは逆バイア
スを印加することによりデータを「１」から「０」に戻
し、セルM₁の再書き込みが完了する。

さらに再書き込みさせてから所定時間の後（時間t5）
に、再書き込みを終了させる。つまり、前記再書き込み
信号（測定点ｅ）、WE（ライトイネーブル）信号（測定
点ｃ）及び前記ＸアドレスのMOSスイッチX₁及びＹアド
レスMOSスイッチY₁が、オフ状態となる。これと共に、
再書き込み信号も「０」に戻る。また、この時、アンプ
クリア信号（測定点ｂ）が、「０」から「１」に移行さ
れ、前記センスアンプ32内に残るデータを消去する。

以上のフローチャートを終了して初期状態に戻り、次
の入力に対して待機状態となる。

また、第５図（ｂ）のデータ読出しに関して、データ
に“1"が格納されている場合について説明する。

この場合のメモリアレイからの読出しは、前述したデ
ータ“0"の時と同様に、まず前記X,YアドレスのX,Yライ
ン34,35のそれぞれ１ラインを選択して、例えば、MOSス
イッチX₁,Y₁をそれぞれオンさせて、セルM₁を選択する
（時間t6）。それと伴に、WE（ライトイネーブル）信号
がセンスアンプ32のQ2（測定点ｃ）に入力して、該セン
スアンプ32を動作状態にする。

その後、前記入力端子36に読出しパルス、若しくは再
書き込み信号が入力して（時間t7）、測定点ａが「０」
から「１」に移行し、データ格納されたセルM₁からデー
タが読み出される。

そして前記読出しパルス等が入力して、データ出力信
号“0"が確定する所定時間（t7からt8間）の後、再書き
込み信号（測定点ｅ）が発生するがデータに“1"が格納
されている時は、データは破壊されず、再書き込みは不
要であるため、再書き込み信号はａより印加されない。
その後、前記再書き込み信号（測定点ｅ）、WE（ライト
イネーブル）信号（測定点ｃ）、前記ＸアドレスのMOS
スイッチX₁及び前記ＹアドレスのMOSスイッチY₁が、オ
フ状態となる。この時、アンプクリア信号（測定点ｂ）
が、前記センスアンプ32を動作させ前記センスアンプ32
内に残るデータを消去する。

さらにデータを消去した後、アンプクリア信号（測定
点ｂ）が「１」から「０」に移行すると、次の新たな処
理にセルM₁を選択する移行する（時間t10）。

次に第６図（ａ），（ｂ）は、前述したメモリ回路へ
のデータ書き込み時のタイミングチャートを示して、詳
細な動作の説明をする。ここでタイミングチャートの各
項の測定点は第４図に参照符号として記載される。

まず第６図（ａ）のデータ書き込みに関して、データ
に“1"を書き込む場合について説明する。

このメモリアレイへの書き込みは、前記X,Yアドレス
のX,Yライン34,35のそれぞれ１ラインを選択して（時間
t11）、例えば、MOSスイッチX₁,Y₁をそれぞれオンさせ
て、セルM₁を選択する。それと共にアンプクリア信号
（測定点ｂ）が、アンプクリア信号入力端子37から入力
し、前記センスアンプ32内に残る前回のデータが消去さ
れると同時に書き込みラインが形成される。

その後、入力端子36から抗電圧（＋Vc）以上の格納さ
れるべきデータの正パルス印加電圧が所定時間（t13）
印加され、前記セルM₁に該データ“1"が書き込まれる。
さらに、前記MOSスイッチX₁,Y₁がそれぞれオフされると
共にアンプクリアが終了される（時間t14）。

このようにして、メモリアレイの所望セルにデータ
“1"を書き込むことができる。

また第６図（ｂ）のデータ書き込みに関して、データ
に“0"を書く込む場合について説明する。

この場合のメモリアレイへの書き込みは、前述したデ
ータ“1"の時と同様に、前記X,YアドレスのX,Yライン3
4,35のそれぞれ１ラインを選択して（時間t15）、例え
ば、MOSスイッチX₁,Y₁をそれぞれオンさせて、セルM₁を
選択する。

そのセルM₁が選択された後、前述した抗電圧（＋Vc）
の逆電圧（−Vc）以上の負パルスが印加され、ダイオー
ドD₁からの逆電流が前記セルM₁に流れて、データ“0"が
書き込まれる。さらに、前記MOSスイッチX₁,Y₁がそれぞ
れオフされると共に前記センスアンプ32の初期化が終了
される（時間t16）。

従って、このようなメモリ回路へのデータの読出し及
び書き込みにおける前記再書き込みパルス発生部33は、
反転電荷Vhを読出した場合には、再書き込みのタイミン
グパルスに同期して、自動的に再書き込みパルスをメモ
リセルに印加してデータの再書き込みを行う。さらに非
反転電荷Viを読み出した場合は、再書き込みパルスはメ
モリセルに印加されないため、素子の劣化を少なくす
る。

また、前述した実施例の情報が、非反転電荷Vi、反転
電荷Vhであったが、第12図の履歴特性に示す電荷が“0"
から負側にある状態、すなわち、電荷が、一非反転電荷
（−Vi）、一反転電荷（−Vh）にとき、つまり第13図に
示す一反転電流ｃ、一非反転電流ｄであった場合でも、
同様の動作によってメモリアレイに記憶する構成であ
る。

従って、前述したようにメモリセルの格納するデータ
“0"が読み出され（矢印ｈ）、そのメモリセルのデータ
が“1"にデータ破壊されると、その後、矢印ｊのような
印加電圧（−Vh）を印加して、前に格納されていたデー
タ“0"になるように再書き込みする。

以上のように本発明のMIMメモリ装置の実施例によれ
ば、メモリセル構造が単純なため、高密度化可能で、メ
モリセルごとにスイッチが設けられているため、クロス
トークがない。

そして、強誘電体に分極情報を書き込むスイッチが両
極性スイッチ（MIM構造）１つで行なえ、従来のように
スイッチにトランジスタ等の素子を用いていた場合に必
要であったスイッチング素子駆動用の電源及びその電源
を供給するための配線等の電源供給手段が不必要とな
り、回路が簡素化され、さらに集積化させることができ
る。

また、強誘電体の分極を用いるために、データが安定
し、電荷蓄積型メモリと比較すれば、絶縁膜のリークに
よるデータ保持時間への影響がない。

また本発明は、前述した実施例に限定されるものでは
なく、例えば、前述されたメモリアレイは、MIM構造の
メモリセルが２次元に配置され構成されていたが、これ
を複数段に重ねた３次元的に配列したアレイ構造として
用いることもでき、他にも発明の要旨を逸脱しない範囲
で種々の変形や応用が可能であることは勿論である。

［発明の効果］以上詳述したように本発明のMIMメモリ装置によれ
ば、強誘電体に電荷及び分極変化による情報を書き込む
スイッチング動作が、MIM構造の両極性を有するスイッ
チ１つで実行され、電荷保持している絶縁膜からのリー
クがないため情報保持時間への影響がなく、且つ構造が
単純なため高集積化可能である。さらに、メモリセルご
とにスイッチが設けられているため、誤動作（クロスト
ーク）をなくすことができる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係るMIMメモリセルの構
造を示す断面図、第２図は第１実施例のメモリセルの等
価回路を示す回路図、第３図は本発明の第２実施例とし
て、MIMメモリセルを用いて、ｎ×ｎのマトリックス状
に配置されたメモリセルアレイの構成例の一部分を示す
斜視図、第４図は第３図のメモリセルアレイを用いたメ
モリ回路例の概略を示す概略図、第５図（ａ），（ｂ）
はメモリ回路へのデータ読出し時の各点の電位を示すタ
イミングチャート、第６図（ａ），（ｂ）はメモリ回路
へのデータ書き込み時の各点の電位を示すタイミングチ
ャート、第７図は従来の２次元アレイの構成を示す回路
図、第８図は第７図のMIMセルの積層構造を示す断面
図、第９図は従来のMOSスイッチを用いた強強電体メモ
リの構成を示す構成図、第10図は従来のMIMメモリセル
の構成を示す構成図、第11図はMIM構造の電流電圧特性
（Ｉ−Ｖ特性）を示す特性図、第12図は強誘電体の履歴
特性を示す特性図、第13図は±反転電流，±非反転電流
の特性を示す図である。 20……第１金属層、21……絶縁膜層、22……強誘電体
層、23……第２金属層、24……半導体基板、25……金属
電極（下部電極）、26……強誘電体層、27……絶縁膜、
28……金属電極（上部電極）、31……記憶部、32……セ
ンスアンプ部、33……再書き込み信号発生部、34……Xn
アドレスのXnライン、35……YnアドレスのYnライン、36
……入力端、37……アンプクリア信号入力端子、39……
リライトタイミングパルス入力端子39、D₁,D₂……ダイ
オード、C_I……キャパシタ、C_FN……強誘電体の非線形
容量、C_FL……線形容量、V₁,V₂……電圧端子、V_ON……
印加電圧。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−49471（ＪＰ，Ａ) 特開平２−110895（ＪＰ，Ａ) 特開昭58−42267（ＪＰ，Ａ) 特開平２−140973（ＪＰ，Ａ) 特開平２−154389（ＪＰ，Ａ) 特開昭63−280460（ＪＰ，Ａ) 特開平３−34580（ＪＰ，Ａ) 特開平４−90189（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/10 G11C 11/22 H01L 21/8242 H01L 27/108 H01L 49/02

Claims

(57)【特許請求の範囲】

【請求項１】ラングミュアブロジェット膜からなる絶縁
体層と、この絶縁体層の一方の主面に形成された第１導電体層
と、前記絶縁体層の他方の主面に形成された電荷保持特性を
有する強誘電体層と、この強誘電体層の反対側面に形成
された第２導電体層とからなる積層構造を有し、前記強
誘電体層に生じる電荷又は分極情報を情報として格納す
ることを特徴とするメモリセル。
【請求項２】ラングミュアブロジェット膜からなる絶縁
体層と、この絶縁体層の一方の面に、所定の間隔で離間すると共
にそれぞれ平行に設けられた、複数の短冊状の導電体か
らなる第１のストライプ電極と、前記絶縁体層の他方の面に形成された電荷保持特性を有
する強誘電体層と、この強誘電体層の反対側面に形成され、前記第１ストラ
イプ電極と直交するように設けられた第２のストライプ
電極とからなる積層構造を有し、前記第１ストライプ電
極と第２ストライプ電極の交点として、前記強誘電体層
に電荷及び分極変化を情報として格納する複数のメモリ
セルが格子状に配置されたメモリセルアレイからなるこ
とを特徴とするメモリ装置。