JPH04180261A - メモリセル及びメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリ装置に係り、特に導電体（Ｍｅｔ
ａｌ）−絶縁物（Ｉｎｓｕｌａｔｏｒ）−導電体（Ｍｅ
ｔａｌ）のＭ　Ｉ　Ｍ構造の非線形導電率素子を有する
メモリ装置に関する。

（従来の技術） 一般に格納されるデータの保持時間が原理的には、無限
大という特徴を持つ強誘電体からなる記憶保持部（媒体
）が用いられる半導体メモリ装置がある。この半導体メ
モリ装置を構成するには、前記記憶保持部のほかに、デ
ータを読出し／書込み制御を行うスイッチ部が必要とな
る。

前記スイッチ部には、通常、ＭＯＳスイッチ若しくは、
ＭＩＭ　（金属−絶縁膜−金属）スイッチが用いられて
いる。

これらのスイッチの特徴として、Ｍ　Ｉ　Ｍスイッチは
、比較的形成し易く、また、記憶保持部上にも形成でき
る便利なスイッチである。しかし切換え動作に関しては
、ＭＯＳスイッチより動作が遅い。

このようなＭＩＭスイッチを用いたメモリ素子には、例
えば、本発明出願人が出願した特願平１−８４４４６号
に開示されるように、Ｍ　Ｉ　Ｍスイッチとキャパシタ
を組み合わせて１セルとし、該セルを２次元アレイに形
成したメモリ素子がある。

このメモリ素子には、キャパシタ材料に強誘電、体が用
いられたメモリ素子ではない。しかしキャパシタ材料に
強誘電体を用いるものか、本発明出願人が出願した特願
平１−２４５２６０号に開示されている。このメモリ素
子は、情報担体に関して、分極電荷をどちらに担わせる
か区別されていず、又その使い分けが行われていない。

第７図の２次元アレイは、ＭＩＭスイッチ１とキャパシ
タ２の直列接続したセル（以下、Ｍ　Ｉ　Ｍセルと称す
る）３を格子状に配置したＸ、Ｙアドレス型の２次元メ
モリアレイである。

この２次元メモリアレイへの書込みは、前記Ｘ。

ＹアドレスのＸ、Ｙライン４，５のそれぞれ１ラインを
選択して所望セルに書込みを行う。

また読出しは、同様に所望セルを選択して、前記書込み
に対して逆バイアスを印加して読出し、読出されたデー
タをキャパシタ６に充電して、アンプ７によって充電さ
れたキャパシタ電圧を増幅して読み出すことにより行う
。

そして第８図は、前記ＭＩＭセルの積層構造を示す断面
図である。

この構造は、例えば、絶縁性を有するガラス等の基板８
上に第１導電体電極９が形成される。その導電体電極９
上に絶縁体膜１０を形成し、さらにその上層に第２導電
体電極１１を形成している。

そして第２導電体電極１１に入力端子Ｖｉｎ及び、第１
導電体電極９に出力端子ＶＯｕｔが設けられている。さ
らに前記第１導電体電極９には、一端が接地されるキャ
パシタ１２の他端が接続されている。

また、ｒＲ，Ｗｏｉａｃｋ　ｅｔ　ａｔ　Ｐｒｏｅ、ｏ
ｆ　ＩＥＥＥ　ｌ５ＣＣ１９８９Ｐ２４２〜２４３」に
は、半導体基板上に形成されるＭＯＳスイッチをデータ
の入出力用スイッチとして用いた強誘電体メモリに関す
ることが記載されている。

このＭＯＳスイッチを用いた強誘電体メモリ構成を第９
図に示す。

すなわち、各セルは、強誘電体キャパシタ１３とＭＯ３
ＦＥＴ１４からなるメモリ素子１５である。前記メモリ
素子１５はワード線１６とビット線１７にそれぞれ接続
され、格子状に配置されている。そして所望のメモリ素
子１５を選択してアドレスとデータの入出力が行われる
。ここから読み出されたデータ出力はセンスアンプ１８
で読み取られる。

そして、第１０図に示すように、金属（Ｍ）９　ａ　ｓ
絶縁体膜（１）１０ａ、金属（Ｍ）ｌｌａというＭＩＭ
構造であり、前記絶縁体膜１０ａが非常に薄い場合には
、前記絶縁体膜１０ａがトンネルスペーサとして働く。

そのため、第１１図に示すように、ＭＩＭ構造の電流電
圧特性（１−Ｖ特性）は非線形特性であり、ある特定電
圧値Ｖａから流れる電流値が急増して、オン／オフ状態
で切換わる２端子スイツチとみなすことができる。

また第１２図に示すように強誘電体は、ある履歴特性を
もち、電荷が“０”の状態にあるとき、抗電圧子Ｖｃ以
上の電圧パルスを加えると、分極反転した後“１″の状
態となる（矢印ｈ）。このときの反転電流は、第１３図
に示す十反転電流ａのように流れる。この時、十反転電
流ａの曲線と時間軸との間の面積は、第１２図に示す十
反転電荷（＋Ｖｈ）を表している。

また、第１２図に示す電荷が“１°の状態にあるとき、
抗電圧＋Ｖｃ以上の電圧パルスを加えると、曲線に沿っ
て“１″からＡに向かい、誘電分極が起こる（矢印ｉ）
。このとき、第１３図に示すように子弁反転電流すが流
れる。この子弁反転電流すの曲線と時間軸との間の面積
は、第１２図に示す子弁反転電荷（＋Ｖｉ）を表してい
る。

そして前記十反転電流ａと前記＋非反転電流すのそれぞ
れの曲線の間の面積、つまり反転電荷ｖｈと非反転電荷
Ｖｉとの差を検出すれば、分極の向き、つまり記憶され
たデータを判定できる。

（発明が解決しようとしている課！り しかし、前述した従来の強誘電体キャパシタ（Ｃ）が付
加されたＭＩＭメモリは、ＭＩＭ構成を有するトンネル
スイッチ膜を用い、電荷蓄積用の強誘電体キャパシタＣ
に絶縁膜を介して（直接トンネル層若しくはＦＮ）ンネ
ル層を介して）電荷が蓄積される。

その後、絶縁性の回復した前記絶縁膜は、前記電荷のリ
ークを防ぐことにより電荷を保持する。

前述したようにデータの格納するため、前記絶縁膜の絶
縁抵抗により、データ保持時間が決定される。前記デー
タが長時間にわたり保持される必要があるならば絶縁膜
厚を厚くする若しくは抵抗値の高い抵抗体を用いる等の
絶縁抵抗値を増大させる必要がある。

ところが、絶縁膜を厚くすることは、ラングミュア・プ
ロジェット（Ｌ　Ｂ）法で絶縁抵抗層を形成するために
費やす時間が増加になる。またメモリ特性としては、ト
ンネル電流を流すために印加する書き込み電圧が高電圧
化される。

さらに直接トンネル電流ではなく、ＦＮ）ンネリング現
象による書き込みになるため、電荷注入効率の低下によ
り書き込み速度の低下をもたらす。

従って、データ保持時間が長く、低電圧による駆動がで
き、処理時間が高速化されるといった特性を満たすメモ
リを形成するには、従来のメモリ構造では困難である。

そこで本発明は、強誘電体Ｃを用いて、分極電荷の読出
しを行うＭｌ、Ｍメモリ装置を提供することを目的とす
る。

（課題を解決するための手段） 本発明は上記目的を達成するために、ラングミュア・プ
ロジェット膜の絶縁体層の一方の主面に第１導電体層が
形成され、その他主面に電荷保持特性を有する強誘電体
層が形成され、前記強誘電体層の反対側面に第２導電体
層が形成された積層構造からなり、スイッチング駆動用
電源を必要としない絶縁膜のトンネルスイッチ性を用い
て、強誘電体部に電荷もしくは分極変化を記憶するメモ
リセルが２次元的な格子状に配置されたメモリセルアレ
イと、前記メモリセルアレイ内の情報が格納される所望
メモリセルを選択するスイッチ手段と、前記スイッチ手
段に選択された所望メモリセルから情報を読出し、反転
電荷／非反転電荷として送出する読取り手段と、前記読
取り手段に格納された前回情報を新たな情報を読み出す
前に消去し、前記読取り手段を初期状態に設定する情報
消去手段と、前記読取り手段の読出し動作に応動して、
該読取り手段から送出される情報を取り込み、所望メモ
リセルが格納していた情報を破壊読出しされた時に、所
定タイミングで前記情報を前記所望メモリセルに再書き
込みする再書き込み手段とを有するＭＩＭメモリ装置を
提供することができる。

（作用） 以上のような構成のＭＩＭメモリ装置により、情報とし
て強誘電体に分極電荷を書き込むスイッチが、１つの両
極性スイッチ（Ｍ　Ｉ　Ｍ構造）により実施され、前記
強誘電体の分極を用いることによって、格納される情報
が安定し、電荷保持している絶縁膜からのリークがなく
、情報保持時間かへの影響がなく、且つ構造が単純なた
め高集積化可能であり、メモリセルごとにスイッチが設
けられているため、クロストークがなくなる。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の第１実施例として、Ｍｌ金属層２０、
絶縁膜層２１、強誘電体層２２、第２金属層２３の積層
構造をもつメモリセルの構造を示す断面図である。

次にｉ！２図は前述した積層構造をもつメモリセルの等
価回路を示す。

この等価回路の構成は、両方向に流れるように並列接続
された定電圧ダイオードＤ１．Ｄ２の画電極にキャパシ
タＣ１の両端が接続される。その定電圧ダイオードＤ　
１．　Ｄ　２の一端（参照符号Ｃ）には、並列接続され
た強誘電体の非線形容量ＣＰＮと線形容量ＣＰＬの一端
が接続される。前記定電圧ダイオードＤ、、Ｄ２の他端
は、電圧端子ｖ１が接続され、前記強誘電体の非線形容
量ＣＰＮと線形容量ｃｒｔの他端には、電圧端子ｖ２が
接続される。

ここでキャパシタＣ１と線形容量ＣＦＬの容量比は、Ｃ
，：ＣＦ−１：９とする。

このように構成されたメモリセルからｖｌ。

ｖ２端に電圧パルスを加え分極を読み出す方法を説明す
る。

まず、強誘電体の非線形容量ＣＦＮと線形容量ｃｒｔの
合成キャパシタＣＰに蓄えられる電荷か、前述した第１
２図に示した“０°位置の状態にあるものとする。

前記メモリセルがオフ状態であるとき、該メモリセルの
ｖ１端に前述した第１１図に示した印加電圧ＶＯＮ以上
の電圧を印加する。ただし、Ｖ２端は接地されているも
のとする。

その印加電圧ＶＯＳを印加した直後、ｖｌと６間には９
／ｌ０ＶＯＮ（Ｖ）が、接続点ＣとＶ２間には、１　／
　１０　Ｖｏｓ　（Ｖ）　ｌ：なルヨウニ、Ｃ４とＣＦ
Ｌの容量分配により分圧印加される。

このとき、絶縁膜が前述した非線形１−Ｖ特性をもった
め、ｖｌと接続点Ｃの間は、９／１゜ＶＯＮ（Ｖ）の印
加によりオン状態となり、その電位は、約０（ｖ）に変
化する。

従って、接続点Ｃとｖ２の間の電位は、約ＶＯＮ（Ｖ）
となる。そのｖＯＮ（Ｖ）が、第１２図ニ示した抗電圧
Ｖｃより大きいとすると合成容量ｃｐは、第１３図の十
反転電流ａの曲線で示す反転電流を流すことになる。

次に前記合成容量ＣＦが、第１２図に示した“１°位置
にある場合には、前述した“０”位置の場合と全く同様
の電圧変化をするが、前記合成容量ＣＦは、第１３図の
子弁反転電流すの曲線で示す非反転電流を流すことにな
る。

このように第２図のｖｌとｖ２端の間の電圧を制御する
ことで、強誘電体に反転電流、非反転電流を流すことが
可能である。

この場合、従来のＭＩＭ十Ｃの構造と類似であるがデー
タの記憶手段が誘電体（強誘電体を含む）に蓄えられる
電荷ではなく強誘電体そのものの分極状態であるため、
絶縁膜の抵抗を通して電荷が逃げることによるデータ破
壊の影響を無視できる。

また−船釣に分極は、逆電圧（−Ｖｃ）が印加されなけ
れば反転しないため、格納されたデータは安定して保持
される。

次に第２実施例として、第３図には前述したメモリセル
を用いて、ｎｘｎのマトリックス状に配置されたメモリ
セル（セル数はｎ２個）の構成例の一部分の斜視図を示
す。

この構造は、半導体基板２４上に複数本の金属電極（下
部電極）２５がストライプ形状に形成され、その上層に
強誘電体層２６、ポリイミド等からなる絶縁膜２７が形
成される。そして、前記絶縁膜２７上に、前記金属電極
２５と長さ方向に直交するようにストライプ形状の複数
本の金属電極（上部電極）２８が形成される。

このような構成のマトリックスメモリセルは、メモリセ
ル単体が、前述したと同様に駆動するが、各メモリセル
どうじが各々容量結合されているため、一つのセルを選
択しても、ｎが多い場合には、他の２（ｎ−１）個のセ
ルに約１／２ＶＯＮ（Ｖ）の電圧がクロストーク成分と
して印加される。

このクロストークによる電圧が、メモリセルのＶ、−Ｖ
２間に印加されると、Ｖ、−ｃ間には９／２０ＶＯＮ（
Ｖ）、ＣＶ２間には、１／２０ＶＯＮ（Ｖ）が印加され
る。この時、前記メモリセル（ＶＯＮ／　２　（Ｖ）　
）が、オフ状態であるためトンネル膜はオンせず、Ｖ、
−ｃ間とｃ−Ｖ２間の電位は変化しない。この時、１　
／　２０　ＶＯＮ　（Ｖ）が、前記抗電圧ＶＣより充分
小さければ分極は反転せず格納されたデータのクロスト
ークは起こらない。

次に第４図に、前述したｎＸｎメモリアレイを用いたメ
モリ回路例の概略図を示す。

このメモリ回路の構成は、メモリセルＭ　（Ｍ、　。

・・・、Ｍｎ）がｎＸｎマトリクス状に配置されたメモ
リアレイからなる記憶部３１と、センスアンプ部３２と
、再書き込み信号発生部３３とに大別される。ただし、
前記構成は本願発明の説明に必要とする最小限の部材の
みで構成とした。

前記記憶部３１には、Ｘ、ＹアドレスのＸ、　Ｙライン
３４．３５が各メモリセルにそれぞれ１ラインごとの接
続されている。前記Ｘ、Ｙライン３４．３５には、所望
する。メモリセルの選択を行うためのＭＯＳトランジス
タからなるＭＯＳスイッチＸ　（Ｘ＋　、Ｘ２、−、Ｘ
ｎ）とＭＯＳスイッチＹ（Ｙ、、Ｙ２．・・・、Ｙｎ）
がそれぞれ設けられている。そして入力端３６が前記Ｘ
ライン３４に設けられ、またそれぞれのＭＯＳスイッチ
Ｙの出力側と前記センスアンプ部３２の入力端は、間に
アノード側が接地されたダイオードＤ　（Ｄ、　。

・・・、Ｄｎ）が設けられ接続されている。

前記センスアンプ部３２は、アンプクリア信号入力端子
３７からアンプの状態を初期化するために、前回のデー
タ（格納しているデータ）を消去するアンプクリア信号
によって駆動しデータ消去すると共に、データ書き込み
時のラインを形成するトランジスタＱ１と、ダミーセル
から積分値として非反転電荷より大きく且つ、反転電荷
よりは小さい中間電荷の比較電荷が印加され、駆動する
比較電荷入力端子３８が設けられた差動アンプで構成さ
れている。

そして前記センスアンプ部３２から出力されたデータは
、図示されない次段回路に送出されると共に、読出しに
よってデータ破壊されたメモリセルに再書き込みを行う
再書き込み信号発生部３３に送出される。

この再書き込み信号発生部３３は、読出しによりデータ
破壊されたメモリセルに、格納されていたデータを再書
き込みするものである。

すなわち、前記再書き込み信号発生部３３へ前記センス
アンプ部３２から出力されたデータが入力され、データ
破壊されたメモリセルに書き込むタイミングがリライト
タイミングパルス入力端子３９から入力したパルス信号
でトランジスタからなるスイッチング回路を制御して、
再書き込み信号を発生させる。

そして発生した再書き込み信号は、前記メモリアレイの
入力端３６にフィードバックされ、選択されたデータ破
壊されたメモリセルにデータが再書き込みされる。

次に第５図（ａ）、（ｂ）は、このように構成されたメ
モリ回路へのデータ読出し時のタイミングチャートを示
して、詳゛細な動作の説明をする。

ここでタイミングチャートの各項の測定点は第４〜図に
参照符号として記載される。

まず第５図（ａ）のデータ読出しに関して、データに“
０”が格納されている場合についてそれぞれに説明する
。

このメモリアレイからの読出しには、前記Ｘ。

ＹアドレスのＸ、Ｙライン３４．３５のそれぞれ１ライ
ンを選択して（時間ｔｌ）　、例えば、ＭＯＳスイッチ
ｘ、、ｙ、をそれぞれオンさせて、セルＭ１を選択する
。それと伴に、ＷＥ　（ライトネーブル）信号がセンス
アンプ３２内の０２（測定点Ｃ）に入力して、該センス
アンプ３２を動作状態にする。

その後、前記入力端子３６に読出しパルスが印加される
（時間ｔ２）。この読出しパルスにより、前記セルＭ１
に格納されたデータが反転電荷として読み出され、セン
スアンプ３２に入力される。

そして前記入力端子３６から入力していた読出しパルス
をオフする。

そして前記入力端子３６から入力していた読出しパルス
等がオフして、測定点ａが「１」から「０」に戻る。さ
らにデータが出力されてから、データを確定させた所定
時間ｔ３の後に、前記再書き込み信号（測定点ｅ）が発
生（時間ｔ４）シ、前記入力端３６に入力パルスとは逆
バイアスを印加することによりデータを「１」から「０
」に戻し、セルＭ１の再書き込みが完了する。

さらに再書き込みさせてから所定時間の後（時間ｔ５）
に、再書き込みを終了させる。つまり、前記再書き込み
信号（測定点ｅ）、ＷＥ（ライトイネーブル）信号（測
定点Ｃ）及び前記ＸアドレスのＭＯＳスイッチＸ１及び
ＹアドレスＭＯＳスイッチＹ、が、オフ状態となる。こ
れと共に、再書き込み信号も「０」に戻る。また、この
時、アンプクリア信号（測定点ｂ）が、「０」から「１
」に移行され、前記センスアンプ３２内に残るデータを
消去する。

以上のフローチャートを終了して初期状態に戻り、次の
入力に対して待機状態となる。

また、第５図（ｂ）のデータ読出しに関して、データに
“１”が格納されている場合について説明する。

この場合のメモリアレイからの読出しは、前述したデー
タ“０″の時と同様に、まず前記Ｘ、ＹアドレスのＸ、
Ｙライン３４．３５のそれぞれ１ラインを選択して、例
えば、ＭＯＳスイッチＸ１゜Ｙｌをそれぞれオンさせて
、セルＭ１を選択する（時間ｔｅ）。それと伴に、ＷＥ
（ライトイネーブル）信号がセンスアンプ３２の０２（
測定点Ｃ）に入力して、該センスアンプ３２を動作状態
にする。

その後、前記入力端子３６に読出しパルス、若しくは再
書き込み信号が入力して（時間ｔ７）、測定点ａが「０
」から「１」に移行し、データ格納されたセルＭ１から
データが読み出される。

そして前記読出しパルス等が入力して、データ出力信号
“０″が確定する所定時間（ｔ７からｔ８間）の後、再
書き込み信号（測定点ｅ）が発生するがデータに“１”
が格納されている時は、データは破壊されず、再書き込
みは不要であるため、再書き込み、信号はａより印加さ
れない。その後、前記再書き込み信号（測定点ｅ）、Ｗ
Ｅ（ライトイネーブル）信号（測定点ｃ）、前記Ｘアド
レスのＭＯＳスイッチＸ１及び前記ＹアドレスのＭＯＳ
スイッチＹ１が、オフ状態となる。この時、アンプクリ
ア信号（測定点ｂ）が、前記センスアンプ３２を動作さ
せ前記センスアンプ３２内に残るデータを消去する。

さらにデータを消去した後、アンプクリア信号（測定点
ｂ）が「１」から「０」に移行すると、次の新たな処理
にセルＭ、を選択する移行する（時間ｔｌｏ）。

次にｉＩ６図（ａ）、（ｂ）は、前述したメモリ回路へ
のデータ書き込み時のタイミングチャートを示して、詳
細な動作の説明をする。ここでタイミングチャートの各
項の測定点は第４図に参照符号として記載される。

まず第６図（ａ）のデータ書き込みに関して、データに
“１″を書き込む場合について説明する。

このメモリアレイへの書き込みは、前記Ｘ、　　Ｙアド
レスのＸ、Ｙライン３４．３５のそれぞれ１ラインを選
択して（時間ｔｌｌ）、例えば、ＭＯＳスイッチｘ、、
ｙ、をそれぞれオンさせて、セルＭ１を選択する。それ
と共にアンプクリア信号（測定点ｂ）が、アンプクリア
信号入力端子３７から入力し、前記センスアンプ３２内
に残る前回のデータが消去されると同時に書き込みライ
ンが形成される。

その後、入力端子３６から抗電圧（＋Ｖｃ）以上の格納
されるべきデータの正パルス印加電圧が所定時間（ｔ１
３　）印加され、前記セルＭ１に該データ“１“が書き
込まれる。さらに、前記ＭＯＳスイッチｘ、、ｙ、がそ
れぞれオフされると共にアンプクリアが終了される　（
時間１１４）。

このようにして、メモリアレイの所望セルにデータ“１
′を書き込むことができる。

また第６図（ｂ）のデータ書き込みに関して、データに
“０゛を書く込む場合について説明する。

この場合のメモリアレイへの書き込みは、前述したデー
タ“１°の時と同様に、前記Ｘ、ＹアドレスのＸ、Ｙラ
イン３４．３５のそれぞれ１ラインを選択して（時間ｔ
１５）、例えば、ＭＯＳスイッチＸ、、Ｙ、をそれぞれ
オンさせて、セルＭ１を選択する。

そのセルＭ、が選択された後、前述した抗電圧（十Ｖｃ
）の逆電圧（−Ｖｃ）以上の負パルスが印加され、ダイ
オードＤ１からの逆電流が前記セルＭ１に流れて、デー
タ′０”が書き込まれる。

さらに、前記ＭＯＳスイッチＸ＋、Ｙ＋がそれぞれオフ
されると共に前記センスアンプ３２の初期化が終了され
る　（時間ｔ１６）。

従って、このようなメモリ回路へのデータの読出し及び
書き込みにおける前記再書き込みパルス発生部３３は、
反転電荷ｖｈを読出した場合には、再書き込みのタイミ
ングパルスに同期して、自動的に再書き込みパルスをメ
モリセルに印加してデータの再書き込みを行う。さらに
非反転電荷Ｖｉを読出した場合は、再書き込みパルスは
メモリセルに印加されないため、素子の劣化を少なくす
る。

また、前述した実施例の情報が、非反転電荷■１１反転
電荷ｖｈであったが、第１２図の履歴特性に示す電荷が
“０”から負側にある状態、すなわち、電荷が、−非反
転電荷（−Ｖｉ）、−反転電荷（−Ｖｈ）にとき、つま
り第１３図に示す一反転電流Ｃ１−非反転電流ｄであっ
た場合でも、同様の動作によってメモリアレイに記憶す
る構成である。

従って、前述したようにメモリセルの格納するデータ“
０”が読み出され（矢印ｈ）、そのメモリセルのデータ
が１１にデータ破壊されると、その後、矢印ｊのような
印加電圧（−Ｖｈ）を印加して、前に格納されていたデ
ータ“０′になるように再書き込みする。

以上のように本発明のＭＩＭメモリ装置の実施例によれ
ば、メモリセル構造が単純なため、高密度化可能で、メ
モリセルごとにスイッチが設けられているため、クロス
トークがない。

そして、強誘電体に分極情報を書き込むスイッチが両極
性スイッチ（ＭＩＭ構造）１つて行なえ、従来のように
スイッチにトランジスタ等の素子を用いていた場合に必
要であったスイッチング素子駆動用の電源及びその電源
を供給するための配線等の電源供給手段が不必要となり
、回路が簡素化され、さらに集積化させることができる
。

また、強誘電体の分極を用いるために、データが安定し
、電荷蓄積型メモリと比較すれば、絶縁膜のリークによ
るデータ保持時間への影響がない。

また本発明は、前述した実施例に限定されるものではな
く、例えば、前述されたメモリアレイは、ＭＩＭ構造の
メモリセルが２次元に配置され構成されていたが、これ
を複数段に重ねた３次元的に配列したアレイ構造として
用いることもでき、他にも発明の要旨を逸脱しない範囲
で種々の変形や応用が可能であることは勿論である。

［発明の効果］ 以上詳述したように本発明のＭＩＭメモリ装置によれば
、強誘電体に電荷及び分極変化による情報を書き込むス
イッチング動作が、ＭＩＭ構造の両極性を有するスイッ
チ１つて実行され、電荷保持している絶縁膜からのリー
クがないため情報保持時間への影響がなく、且つ構造が
単純なため高集積化可能である。さらに、メモリセルご
とにスイッチが設けられているため、誤動作（クロスト
ーク）をなくすことができる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係るＭＩＭメモリセルの
構造を示す断面図、第２図は第１実施例のメモリセルの
等価回路を示す回路図、第３図は本発明の第２実施例と
して、ＭＩＭメモリセルを用いて、ｎＸｎのマトリック
ス状に配置されたメモリセルアレイの構成例の一部分を
示す斜視図、第４図は第３図のメモリセルアレイを用い
たメモリ回路例の概略を示す概略図、第５図（ａ）。 し く＠）はメモリ回路へのデータ読出し時の各点の電位を
示すタイミングチャート、第６図（ａ）。 （ｂ）はメモリ回路へのデータ書き込み時の各点の電位
を示すタイミングチャート、第７図は従来の２次元アレ
イの構成を示す回路図、第８図は第７図のＭＩＭセルの
積層構造を示す断面図、第９図は従来のＭＯＳスイッチ
を用いた強誘電体メモリの構成を示す構成図、第１０図
は従来のＭＩＭメモリセルの構成を示す構成図、第１１
図はＭＩＭ構造の電流電圧特性（１−Ｖ特性）を示す特
性図、第１２図は強誘電体の履歴特性を示す特性図、第
１３図は士反転電流１士非反転電流の特性を示す図であ
る。 ２０・・・第１金属層、２１・・・絶縁膜層、２２・・
・強誘電体層、２３・・・第２金属層、２４・・・半導
体基板、２５・・・金属電極（下部電極）、２６・・・
強誘電体層、２７・・・絶縁膜、２８・・・金属電極（
上部電極）、３１・・・記憶部、３２・・・センスアン
プ部、３３・・・再書き込み信号発生部、３４・・・Ｘ
ｎアドレスのＸｎライン、３５・・・ＹｎアドレスのＹ
ｎライン、３６・・・入力端、３７・・・アンプクリア
信号入力端子、３９・・・リライトタイミングパルス入
力端子３９、Ｄ＋　、Ｄ２・・・ダイオード、Ｃ１・・
・キャパシタ、ＣＰＮ・・・強誘電体の非線形容量、Ｃ
ＦＬ・・・線形容量、Ｖ、、Ｖ２・・・電圧端子、ＶＯ
Ｎ・・・印加電圧。 出願人代理人　弁理士　坪井　　淳 第３　図 １ＪＢ　図 第４図 ｔ＋ｔ２”７賃４ｔｓ　　　　　　ｔｓ　ｔ７ｔ８　　
ｔ９ｔ＋。 瀉５図（ａ）　　　　　　　　　藝５．．ｆｆ１（ｂ）
π６関（ａ）　　　　　　　　　廖６図（ｂ）箪７　閏 無９深

Claims (1)

1. 【特許請求の範囲】 １、ラングミュア・プロジェット膜の絶縁体層の一方の
   主面に第１導電体層が形成され、その他主面に電荷保持
   特性を有する強誘電体層が形成され、前記強誘電体層の
   反対側面に第２導電体層が形成された積層構造からなり
   、スイッチング駆動用電源を必要としない絶縁膜のトン
   ネルスイッチ性を用いて、前記強誘電体層に電荷及び分
   極変化を情報として格納する複数のメモリセルが格子状
   に配置されたメモリセルアレイと、 前記メモリセルアレイ内の所望メモリセルを選択するス
   イッチ手段と、 前記スイッチ手段によって選択された所望メモリセルに
   格納されている情報を読出し、反転電荷／非反転電荷と
   して送出する読取り手段と、前記読取り手段に読み出さ
   れた前回情報を新たな情報を読み出す前に消去し、前記
   読取り手段を初期状態に設定する情報消去手段と、 前記読取り手段の読出し動作に応動して、所望メモリセ
   ルに格納されていた情報の破壊読出しを検出し、その検
   出信号に基づき、所定タイミングで前記読取り手段が読
   出した情報を前記所望メモリセルに再書き込みする再書
   き込み手段とを具備することを特徴とするＭＩＭメモリ
   装置。 ２、前記メモリセルがラングミュア・プロジェット膜の
   絶縁体層および該絶縁体層の両主面に対向配置された導
   電体層の積層構造からなる非線形導電率素子と、前記非
   線形導電率素子に直列接続された電荷保持特性を有する
   素子とにより構成される請求項１記載のＭＩＭメモリ装
   置。 ３、前記メモリセルアレイにおいて、各メモリセルの第
   １導電体層がストライプ形状に形成され、その第１導電
   体層の長さ方向に直交する方向でストライプ形状に第２
   導電体層が形成された請求項１記載のＭＩＭメモリ装置
   。