CN100405501C - 强介电体记忆装置及其驱动方法、以及驱动电路 - Google Patents

Abstract

本发明提供一种能够防止干扰的强介电体记忆装置及其驱动方法以及驱动电路。在强介电体记忆装置中，对于在多条字线(14)与多条位线(16)的各交点上形成的多个强介电体记忆单元(18)的至少一个选择单元，重复进行数据读出、数据再写入、及数据写入的任意一个的动作工序。在至少实施了一次该动作工序后，实施对多个强介电体记忆单元(18)的各个，施加使各个强介电体记忆单元(18)的记忆数据不发生反转的电场方向的电压的防止干扰工序。由此，对于非选择单元(18b)以一定的频率施加使其记忆数据不发生反转的电场方向的电压，抑制数据的恶化。

Description

强介电体记忆装置及其驱动方法、以及驱动电路

技术领域

本发明涉及强介电体记忆装置及其驱动方法以及驱动电路。

背景技术

将强介电体电容器作为记忆元件的强介电体记忆装置，由于具有与DRAM相当的动作速度，且具有如闪存存储器那样的不易失性等特征，所以期望它能够成为替代历来的存储器的记忆元件。

作为强介电体记忆装置，公知有，在各单元分别配置一个晶体管及一个电容器(强介电体)的1T/1C单元，或在每个单元进而配置基准单元的2T/2C单元的有源型强介电体存储器。但是，考虑到将来的高集成化，1T/1C或2T/2C单元中集成度是有界限的，所以要求更小的记忆元件结构。

由于强介电体材料自身具有记忆保持功能，即使仅由强介电体电容器也可以进行记忆动作，所以如专利特开平9-116107、特表2001-515256所示，提出了仅由一个强介电体电容器构成记忆单元的1C单元的提案。

但是，在1C单元结构中，由于在非选择时施加了不需要的电压，会使数据恶化，以至于发生不能判定记忆状态的干扰问题，所以至今并未实用化。

发明内容

本发明的目的在于提供能够防止干扰的强介电体记忆装置及其驱动方法、以及驱动电路。

本发明各种形式的强介电体记忆装置及其驱动方法以及驱动电器中，对于在多条字线与位线的各交点所形成的多个强介电体记忆单元中的至少一个选择单元，实施数据读出、数据再写入、及数据写入中任意一个的动作工序(动作模式)。进而，在至少实施一次所述动作工序后，对所述多个各自的强介电体记忆单元，在各个所述强介电体记忆单元的记忆数据不发生反转的电场方向上施加电压的防止干扰工序(防止干扰模式)。在所述动作工序(模式)中，对所述至少一个选择单元，施加第一极性及第二极性中的一方的选择电压，对非选择单元施加第一极性及第二极性的非选择电压中的一方或双方，在所述防止干扰工序(模式)中，向所述多个强介电体记忆单元的各个，交互施加所述第一极性及所述第二极性的非选择电压。

这样，由于对非选择单元，必然以一定的频率，在使该记忆数据不发生反转的电场方向施加了电压，所以能够抑制数据的恶化。

特别是，本发明的多个的各个强介电体记忆单元适合于，仅由强介电体电容器构成的，所谓交叉点型或无源型的强介电体记忆装置。在这种情况下，在向选择单元实施动作工序时，虽然有时也对非选择单元施加了使其中的记忆数据发生反转的电场方向上的电压，但由于防止干扰工序的实施，能够防止对非选择单元持续施加使记忆数据发生反转的电场方向上的电压。

这样做，不论各记忆单元的记忆数据是“0”还是“1”，对于全部的记忆单元，都能够被定期地施加使其中的记忆数据不发生反转的电场方向的电压，抑制了数据的恶化。

本发明中一个形式的强介电体记忆装置，其构成具有相互平行配置的多条字线，与所述字线相交、相互平行配置的多条位线，在所述多条字线与所述多条位线的各交点所形成的多个强介电体记忆单元，驱动所述多条字线的字线驱动器，以及驱动所述多条位线的位线驱动器。在本发明的其它形式的强介电体记忆装置的驱动电路中，在所述强介电体记忆装置内配置有字线·位线驱动电路。通过这些强介电体记忆装置或其驱动电路，也能够实施上述本发明的方法。

附图说明

图1是本发明的一个实施形式的强介电体记忆装置的方框图。

图2是图1所示的记忆单元排列的概略立体图。

图3是图1所示强介电体记忆装置的磁滞特性图。

图4是表示强介电体记忆单元的读出时(写入数据“0”时)字线、位线的设定电位的概略说明图。

图5是为了说明强介电体电容器的干扰现象的特性图。

图6(A)、(B)分别是表示比较例的驱动法与本实施形式的驱动法的波形图。

图7是表示关于图6(A)、(B)所示的驱动法的非选择脉冲的电路与读出电荷量之间关系的特性图。

图8是图1中一部分的单元放大图。

图9(A)～图9(D)是分别表示将数据“0”写入图8的选择单元11时的两条字线与两条位线的电位的波形图。

图10(A)～图10(D)是分别表示根据图9(A)～图9(D)的电位设定而施加于图8的选择单元C11～C22的电压的波形图。

图11(A)～图11(D)是分别表示将数据“1”写入图8的选择单元11时两条字线与两条位线的电位的波形图。

图12(A)～图12(D)是分别表示根据图11(A)～图11(D)的电位设定而施加于图8的选择单元C11～C22的电压的波形图。

图13是具有决定实施防止干扰工序的时机的计数器的强介电体记忆装置的方框图。

图14是决定根据假想地址的指定而实施防止干扰工序时机的强介电体记忆装置的方框图。

具体实施方式

下面参照附图详细说明本发明的实施方式。

第一实施形式

强介电体记忆装置的说明

图1是表示本发明一实施形式的强介电体记忆装置的FeRAM的方框图，图2是模式表示其记忆单元排列的立体图。如图2所示，记忆单元排列10具有强介电体薄膜12、在强介电体薄膜12的一侧的面上配置的多条字线14、以及在强介电体薄膜12的另一侧的面上配置的多条拉线16。

根据上述结构，在多条字线14与多条位线16的各交点(交叉点)上分别形成如图1所示的强介电体记忆单元18。根据这样的结构，图2所示的存储器称为交叉点FeRAM或无源FeRAM。由此，图2所示的存储器与具有各单元分别配置了一个晶体管及电容器(强介电体)的1T/1C单元，或在每一个单元中进而配置了基准单元的2T/2C单元的有源型存储器不同。

本实施形式的FeRAM，由于记忆单元排列10内不需要晶体管，所以能够实现高集成化，而且，可以多段叠层为图2的结构。而且，装载有CMOS(互补金属氧化物半导体)逻辑的驱动电路基板，例如可以配置在图2结构的下方。

本实施形式中所使用的强介电体，希望使用SBT(锶-铋-钽)、PZT(铅-锆-钛)、BLT(铋-镧-钛)或它们的氧化物等无机材料，但也可以使用其他无机材料或有机材料。

本实施形式中所使用的形成字线14与位线16的电极材料，从耐氧化性强与耐热性高的观点，希望使用铂(Pt)、铱(Ir)、氧化铱(IrO₂)、锶或其氧化物，但也可以使用其它导电材料。

作为该记忆单元排列10的驱动电路，设置有驱动多条字线14的字线驱动器20、驱动多条位线16的位线驱动器22、向字线及位线驱动器20、22供给多种驱动电压(Vs、2Vs/3、Vs/3、0)的电源电路24。字线驱动器20连接在多条字线14的各自一端(图1的左端)，位线驱动器22连接在多条位线16的各自一端(图1的上端)。

字线驱动器20包含行方向上的地址解码器，对选择地址的一条字线14与剩余的非选择的字线14供给与读、写、或重写模式相对应(写、或重写时进而与应写入的数据相对应)的电位。同样，位线驱动器22包含列方向上的地址解码器，对选择地址的至少一条位线16与剩余的非选择的位线16供给与读、写、或重写模式相对应(写、或重写时进而与应写入的数据相对应)的电位。

而且，字线、位线驱动器20、22，在上述动作模式时，除了向字线14及位线16供给电位之外，还具有为了实施防止干扰的工序而向字线14及位线16供给电位的功能。

一般动作说明

接着，对图1所示的FeRAM的动作加以说明。图3是表示图1所示存储器单元18的自发极化P或极化电荷Q(极化P的变化×电容器面积)的电压依存性的磁滞特性。

在图3中，例如，将对于位线16，字线14的电位升高的方向定为正(+)。字线14及位线电位为同电位(包括共同为零的OFF状态)时，记忆单元18的施加电压为0V。此时的强介电体电容器具有两种残留极化±Pr(图3中A点及D点)，例如，定义图3中D点的残留极化Pr为“0”的存储状态，图3中A点的残留极化-Pr为“1”的存储状态，就可得到2值的记忆状态。

这里，图3的C及点F，分别是强介电体记忆单元18的饱和极化点。而且，图3中的B点及E点，是极化方向反转的点。如该点B或点E，极化值为零的电压称为抗电压。

根据图3的磁滞特性，当写入数据“0”时，对强介电体记忆单元18施加电压Vs，在转移到图3的C点后，将施加于强介电体记忆单元18的电压变为0V，转移到D点即可。反之，当写入数据“1”时，对强介电体记忆单元18施加电压-Vs，在转移到图3的F点后，将施加于强介电体记忆单元18的电压变为0V，转移到A点即可。

在数据的读出时，对处于点A或D的极化状态的强介电体记忆单元18施加电压+Vs。

选择单元18a的残留极化，不论是在图3中的A点、D点的哪一个，由上述的读动作都可以成为图3中C点的极化状态。此时，从A点向C点转移(存储器状态读“1”)时，超越极化值为0的B点，极化方向由负向正转移。因此，相当于图3所示的比较大的电荷量Q1的电流流过位线16。另一方面，从D点向C点转移(存储器状态读“0”)时，极化方向不会反转，由此，相当于图3所示的比较小的电荷量Q2的电流流过位线16。这样，通过将流过位线16的电流与未图示的基准电流相比较，就能够判定存储器的状态是“0”还是“1”。

接着，以数据的读出为例，对字线14及位线16的电位设定加以说明。该电位设定是由接受从电源电路24供给的4种电位(Vs、2Vs/3、Vs/3、0)的字线驱动器20及位线驱动器22而实施的。还有，电位Vs、0是两种选择电位，电位2Vs/3、Vs/3是两种非选择电位。

图4中表示了一个选择单元18a与其它的非选择单元18b。

对连接在位于地址(2，2)的选择单元18a的字线14设定为电位Vs(字选择电位)，位线16设定为电位0(位选择电位)。由此，在选择单元18a上施加Vs-0＝Vs的正电场。因此，不论选择单元18a中的残留极化的是在图3中的A点、D点的哪一个，由上述的读动作都可以成为图3中C点的极化状态。这样，只要检测出连接在选择单元18a上的位线16的电流，按照上述步骤，就能够判定存储器的状态是“0”还是“1”。

还有，设定图3中C点的极化状态，与数据“0”的写入动作相同。由此，在写入数据“0”时，也是按照图4设定电位即可。

而且，在实际的数据读出动作时，对于一条字线14上的多个记忆单元18同时实施，8位或16位等一组数据同时被读出。

(干扰现象的说明)

在该数据读出时，连接在图4所示非选择单元18b上的全部字线14都被设定为电位Vs/3(字非选择电位)，连接在非选择单元18b上的全部位线16都被设定为电位2Vs/3(位非选择电位)。

此时，在非选择单元18b上施加的电压为±Vs/3。结果是处于A点极化状态的非选择单元18b转移到图3的H点、I点中的一个。由于即使是A点转移到I点，也未超越反转点B，所以不会发生记忆数据的反转。而且，处于D点极化状态的非选择单元18b转移到图3的G点、J点中的一个。在这种情况下也是，由于即使是D点转移到G点，也未超越反转点B，所以不会发生记忆数据的反转。

但是，例如在每次的读出动作模式中，如果对非选择单元重复施加非选择电压，其电场方向会引起数据的恶化。对此参照图5加以说明。

图5是表示了在其它的选择单元的动作模式中，对处于点D极化状态的非选择性记忆单元，在反转极化状态的电场方向(向点E一侧转移的电场方向的负电场方向)，以10ⁿ次重复施加非选择电压-Vs/3的情况。同样，也表示了在其它的选择单元的动作模式中，对处于点A极化状态的非选择性记忆单元，在反转极化状态的电场方向(向点B一侧转移的电场方向的正电场方向)，以10ⁿ次重复施加非选择电压Vs/3的情况。

无论是哪种情况，重复次数10ⁿ的指数n增大时，残留极化Pr或-Pr的绝对值变小。这样，在数据读出时，不能生成充分的极化电荷量，致使不能进行读出。

(本实施形式的驱动方法)

本实施形式，可以降低上述干扰现象。图6(A)、(B)为简化了该解决原理的视图。图6(A)是比较例的驱动法，图6(B)是本实施形式的驱动法。

在图6(A)、(B)中都是，通过对强介电体电容器施加负电场方向的写入脉冲(-Vs)，将极化状态移动到图3中的F点，进行数据“1”的写入。还有，该写入动作，与在从图3中A点(数据1的记忆状态)向C点转移，读出数据“1”之后，与为了经过图3的D点向F点转移的再写入动作相同。

在图6(A)中，在其后的非选择时，在重复施加正电场方向的非选择电压(Vs/3)之后，施加正电场方向的读出脉冲，进行读出。按照图5说明该动作，在由数据“1”的写入而转移到F点的极化状态后，在施加电压为0的存储状态下是图5中A点的极化状态，通过重复施加非选择电压Vs/3，生成图5所示的干扰。由此，当被施加了正电场方向的读出脉冲Vs时的极化电荷量，比图3所示的没有干扰时的极化电荷量要小。

另一方面，在本实施形式的驱动方法中，如图6(B)所示，在重复实施非选择时，必然施加一对非选择脉冲(-Vs/3、+Vs/3)。所以，在图6(B)的例中，由于负电场的选择脉冲(-Vs/3)成为不反转图5中A点的极化状态的电场方向的电压脉冲，所以能够抑制干扰。

还有，在与图6(B)不同，由正电场的写入脉冲(Vs)被写入数据“0”的记忆单元的情况下，一对非选择脉冲(-Vs/3、+Vs/3)中，正电场的选择脉冲(+Vs/3)成为不反转图5中D点的极化状态的电场方向的电压脉冲，所以同样能够抑制干扰。

这样，与数据记忆状态无关，只要是在非选择时施加了不反转该数据记忆时的极化状态的电场方向的电压脉冲，就没有必要报据数据记忆状态进行非选择脉冲的电场方向的切换。

但是，本实施形式并非一定限于施加一对非选择脉冲的结构，还可以采用以既定的频率交互施加正电场的非选择脉冲和负电场的非选择脉冲等方法。

图7是分别对于图6(A)的比较例与图6(B)的本实施形式，表示非选择脉冲的施加次数与读出电荷量之间关系的特性图。从图7的说明可知，本实施形式中干扰的不良影响较小，能够确保更大的读出电荷量。

(本实施形式的驱动方法的具体例)

以下对本实施形式的驱动方法进行说明。在以下的说明中，以图8所示的单元C11作为选择单元，以单元C12、C21、C22作为非选择单元。

图9(A)～图9(D)是分别表示将图3所示的数据“0”写入选择单元11时，或读出图3所示的数据“0”及“1”时的两条字线WL1、WL2的电位与两条位线BL1、BL2的电位。图10(A)～图10(D)是分别表示将图9(A)～图9(D)所示的各电位分别施加于字线WL1、WL2及两条位线BL1、BL2时，施加在4个单元C11、C12、C21、C22的电压。

在各图所示的驱动期间，可以大体分为数据“1”写入期间T1、均衡期间T2、以及防止干扰期间T3。在本实施形式中，取最小的脉冲宽度W时，写入期间T1＝5W、均衡期间T2＝W、防止干扰期间T3＝3W。

将选择单元C3设定为图3中点C的饱和极化状态时，对连接于选择单元C11的字线WL1施加图9(A)所示脉冲宽度W的字线选择电位(Vs)，对连接于选择单元C11的位线BL1施加图9(C)所示的位线选择电位(0)即可。此时，如图10(A)所示，在选择单元C11的两端施加正电场方向的电压(Vs)。在写入期间T1中，对非选择单元C12、C21、C22施加非选择电压(±Vs/3)。为此，在字线WL2上施加图9(B)所示的字非选择电位(Vs/3)，在位线BL2上施加图9(D)所示的位线非选择电位(2Vs/3)。

图9(A)～图9(D)中所示的波形图中，即使是各电压脉冲在时间轴上有偏差，在非选择单元C12、C21、C22上也不会发生比非选择电压(±Vs/3)的绝对值大的电压。例如，在与向选择字线WL施加脉冲宽度W的选择字电位Vs的时刻同时，在位线BL2上施加脉冲宽度2W的非选择位电位(2Vs/3)。同样，在与向位线BL2施加脉冲宽度3W的非选择位电位(2Vs/3)的时刻同时，在字线WL1、WL2上施加脉冲宽度5W的非选择位电位(Vs/3)。这样，即使是图9(A)的选择字电位Vs的电压脉冲在时间轴上有偏差，或者是图9(D)的非选择位电位(2Vs/3)在时间轴上有偏差，在非选择单元C12、C21、C22上也不会发生比非选择电压(±Vs/3)的绝对值大的电压。

接着，在均衡期间T2中，全部字线与位线的电位为0，在前面的写入期间T1中转移到图3中C点的选择单元的极化状态，在转移到写入期间T1内的点J后，由均衡动作而转移到D点。非选择单元，在移动到写入期间T1内的点G、J中的任一个(在为点D的状态时)或点H、1中的任一个(在为点A的状态时)之后，回到原来的点D或A。

防止干扰期间T3可分为分别施加非选择电位(Vs/3)第一期间T₃₁与第二期间T₃₂，以及在其间设定0V的第三期间T₃₃。在第一期间T₃₁，例如如图9(A)及图9(B)所示，对全部的字线WL1、WL2施加非选择电位(Vs/3)。在第二期间T₃₂，例如如图9(C)及图9(D)所示，对全部的位线BL1、BL2施加非选择电位(Vs/3)。还有第一期间与第二期间的顺序可以调换。第三期间T₃₃与上述均衡期间T2相同。

在该防止干扰期间T3，如图10(A)～图10(D)所示，在第一期间T₃₁中，将正电场的非选择电位(Vs/3)，在第二期间T₃₂中，将负电场的非选择电位(-Vs/3)施加于全部的单元C11、C12、C21、C22。所以，由图6(B)所示的原理，能够防止干扰。

这里，如图10(A)～图10(D)所示，在向选择单元C11写入“0”的写入期间T1内，是向非选择单元C11、C12、C21、C22，是施加正电场方向的非选择电位(Vs/3)，或是负电场的非选择电位(-Vs/3)，是由选择单元的位置等所决定。

在图10(B)及图10(D)所示的非选择单无C12、C22中，在写入期间T1内施加双方的电场方向的非选择电压(±Vs/3)，但在图10(C)所示的选择单元C21中，在写入期间T1内持续施加在同一方向上的非选择电压。由此，根据非选择单元21的存储状态，干扰的不良影响最为显著。在这种情况下，由于也可以通过设置本实施形式的防止干扰期间T3，定期地施加不反转存储状态的电场方向的非选择电压，因此能够抑制干扰。

图11(A)～图11(D)是分别表示将图3所示的数据“1”写入选择单元11时两条字线WL1、WL2的电位与两条位线BL1、BL2的电位。图12(A)～图12(D)是分别表示将图11(A)～图11(D)所示的各种的电位施加于各种字线WL1、WL2及位线BL1、BL2时，施加于4个单元C11、C12、C21、C22的电压。

与图9及图10相比，图11及图12的动作模式不同，所以写入T1的波形也不同，但干扰期间T3却成为相同的波形。由此，即使是写入数据“0”时，也能够防止干扰。

(干扰防止期间的设定方法)

在上述实施形式中，是在每次结束写入动作、再写入动作、及读出动作时设置防止干扰期间，但也可以每多次结束这些动作设置一个防止干扰期间。

因此，如图13所示，可以设置计数器40，累计写入动作及读出动作的次数，当累计到规定的值时，指示进行防止干扰期间T3内的动作。该计数器40，为了计数写入动作及读出动作的次数，例如可以计数地址迁移信号ATD。还有，在读出动作进行后一定接着实施再写入，作为写入动作也有必要进行写入数据“0”和数据“1”的两次的写入。所以，计数器40对地址迁移信号ATD计数一次时，由于能够检测出上述两个动作的终了，所以考虑到这一点决定计数结束值即可。

图14是表示在指定了不作为存储地址使用的架空地址(M+1、N+1)的情况下，实施防止干扰期间T3内动作的其它实施形式。

在图14中，存在有有效字线14有N条、有效位线16有M条、强介电体记忆单元18共计有(M×N)个。这里想定第(N+1)条的假想的字线14A与第(M+1)条的假想的位线16A。地址(M+1，N+1)也是假想地址。

上述写入及读出动作，指定实际地址(1，1)～(M，N)中的任意一个而实施。由于如上所述，字线、位线驱动器20、22被设置在地址解码器内，所以在指定有效地址时能够实施上述动作工序。这里，例如指定了假想地址(M，N)，则设定字线、位线驱动器20、22，以实施防止干扰工序。这样，就可以不要计数器40等，而仅能过指定地址而实施防止干扰工序。

还有，本发明并不限于上述实施形式，在不超出本发明要旨的范围内，可以进行各种变形的实施。

Claims (9)

1.一种强介电体记忆装置的驱动方法，其特征在于，包括：

对于在多条字线及多条位线的各交点上所形成的多个强介电体记忆单元中的至少一个选择单元，实施数据读出、数据再写入、及数据写入中任意一个的动作工序；

在至少实施了一次所述动作工序后，对所述多个强介电体记忆单元的各个，施加使各个所述强介电体记忆单元的记忆数据不发生反转的电场方向的电压的防止干扰工序，

在所述动作工序中，对所述至少一个选择单元，施加第一极性及第二极性中的一方的选择电压，对非选择单元施加第一极性及第二极性的非选择电压中的一方或双方，

在所述防止干扰工序中，向所述多个强介电体记忆单元的各个，交互施加所述第一极性及所述第二极性的非选择电压。

2.根据权利要求1所述的强介电体记忆装置的驱动方法，其特征在于：所述多个强介电体记忆单元的各个仅由强介电体电容器构成。

3.一种强介电体记忆装置，其特征在于，具有：

相互平行配置的多条字线；

与所述多条字线交叉、相互平行配置的多条位线；

在所述多条字线与所述多条位线的各交点上形成的多个强介电体记忆单元；

驱动所述多条字线的字线驱动器；以及

驱动所述多条位线的位线驱动器，

所述字线驱动器及所述位线驱动器，对于所述多个强介电体记忆单元中的至少一个选择单元，实施数据读出、数据再写入、及数据写入的任意一个的动作模式，

在所述动作模式被至少实施一次后的防止干扰模式时，向所述多个强介电体记忆单元的各个，施加使各个所述强介电体记忆单元的记忆数据不发生反转的电场方向的电压，

所述字线驱动器及所述位线驱动器，在所述动作模式时，对所述至少一个选择单元，施加第一极性及第二极性的一方的选择电压，对非选择单元施加第一极性及第二极性的非选择电压的一方或双方，

在所述防止干扰模式时，向所述多个强介电体记忆单元的各个，交互施加所述第一极性及所述第二极性的非选择电压。

4.根据权利要求3所述的强介电体记忆装置，其特征在于：所述多个强介电体记忆单元的各个，仅由强介电体电容器构成。

5.根据权利要求3所述的强介电体记忆装置，其特征在于：在所述动作模式时，

所述字线驱动器，对于连接于所述至少一个选择单元的字线供给两种选择电位的一种，对于连接于所述非选择单元的字线供给两种非选择电位的一种，

所述位线驱动器，对于连接于所述至少一个选择单元的位线供给所述两种选择电位的另一种，对于连接于所述非选择单元的位线供给所述两种非选择电位的另一种，

所述防止干扰模式时间被分割为第一、第二期间，

在所述第一期间，所述字线驱动器向所述多条字线供给所述两种非选择电位的一种，所述位线驱动器向所述多条位线供给所述两种非选择电位的另一种，

在所述第二期间，所述字线驱动器向所述多条字线供给所述两种非选择电位的另一种，所述位线驱动器向所述多条位线供给所述两种非选择电位的一种。

6.根据权利要求5所述的强介电体记忆装置，其特征在于：所述字线驱动器及所述位线驱动器，在所述第一、第二期间之间设置的第三期间内，将所述多条字线及所述多条位线设定为同一电位。

7.根据权利要求4～6中任意一项所述的强介电体记忆装置，其特征在于：进一步设置对所述动作模式的实施次数进行计数的计数器，

所述字线驱动器及所述位线驱动器根据所述计数器的输出而实施所述防止干扰模式。

8.根据权利要求4～6中任意一项所述的强介电体记忆装置，其特征在于：在所述字线驱动器上连接N条字线，在所述位线驱动器上连接M条位线，配置共计N×M个强介电体记忆单元，

所述字线驱动器及所述位线驱动器，在所述N×M个强介电体记忆单元中的至少一个有效地址被选择时，实施所述动作模式，

在选择了所述有效地址以外的架空地址时，实施所述防止干扰模式。

9.一种驱动电路，是连接于设置有在多条字线与多条位线的各交点上形成的多个强介电体记忆单元的强介电体记忆部的驱动电路，其特征在于，具有：

驱动所述多条字线的字线驱动器；

驱动所述多条位线的多个位线驱动器，

所述字线驱动器及所述位线驱动器，对于在所述多条字线与所述多条位线的各交点上形成的多个强介电体记忆单元的至少一个选择单元，实施数据读出、数据再写入、及数据写入的任意一个动作模式，

在所述动作模式被至少实施一次后的防止干扰模式时，向所述多个强介电体记忆单元的各个，施加使各个所述强介电体记忆单元的记忆数据不发生反转的电场方向的电压，

所述字线驱动器及所述位线驱动器，

在所述动作模式时，对所述至少一个选择单元，施加第一极性及第二极性的一方的选择电压，对非选择单元施加第一极性及第二极性的非选择电压的一方或双方，

在所述防止干扰模式时，向所述多个强介电体记忆单元的各个，交互施加所述第一极性及所述第二极性的非选择电压。

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