JP3686512B2 - 強誘電体メモリ - Google Patents
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Description
【産業上の利用分野】
この発明は強誘電体メモリに関し、特にたとえばそれぞれのセルが2つの強誘電体コンデンサおよび2つのパストランジスタを有し、かつ2つの強誘電体コンデンサの一方端が対応するパストランジスタを介して第1ビットラインおよび第2ビットラインに接続される、強誘電体メモリに関する。
【0002】
【従来の技術】
図13に示す従来の2トランジスタ/2キャパシタ構造の強誘電体メモリ1では、強誘電体コンデンサC1およびC2は互いに逆の分極状態を保持している。したがって、ワードラインWLに図14(A)に示すようなパルスを印加してトランジスタT1およびT2をオン状態とし、データ読出時にプレートラインPLに図14(B)に示すようなPLパルスを印加すれば、第1ビットラインBLおよび第2ビットラインBL/(/は反転を意味する)に、それぞれのコンデンサC1およびC2の分極状態に応じた電圧が生じる。コンデンサC1およびC2は互いに異なる分極状態を持っているため、第1ビットラインBLおよび第2ビットラインBL/の電圧に差が現れ、この結果、データが“0”であるか“1”であるかを判別することができる。
【0003】
【発明が解決しようとする課題】
しかし、このようなデータ読出方法は破壊読出であり、プレートラインPLに印加したPLパルスによってコンデンサC1およびC2の分極状態が破壊されてしまう。このため、再度プレートラインPLにPLパルスを印加してデータを再書込しなければならない。しかしながら、プレートラインには多数のセルが設けられているため、各セルのコンデンサを駆動するには大きな消費電力が必要となる。
【0004】
それゆえに、この発明の主たる目的は、消費電力を抑えることができる強誘電体メモリを提供することである。
【0005】
【課題を解決するための手段】
この発明は、それぞれのセルが第1および第2の強誘電体コンデンサおよび2つのスイッチング素子を有し、かつ第1および第2の強誘電体コンデンサの一方端が対応するスイッチング素子を介して第1ビットラインおよび第2ビットラインにそれぞれ接続される強誘電体メモリにおいて、第1および第2の強誘電体コンデンサの他方端を第2ビットラインおよび第1ビットラインにそれぞれ接続する第1接続手段、第1ビットライン信号に基づく第1再書込信号を第2ビットラインに供給する第1供給手段、および第2ビットライン信号に基づく第2再書込信号を第1ビットラインに供給する第2供給手段を備えることを特徴とする、強誘電体メモリである。
【0006】
【作用】
データ読出時、一方の強誘電体コンデンサの一方端からの出力は第1ビットラインに与えられ、他方の強誘電体コンデンサの一方端からの出力は第2ビットラインに与えられる。それぞれの強誘電体コンデンサは互いに異なる分極状態を保持しているため、第1ビットライン信号および第2ビットライン信号のレベルは互いに異なる。再書込時に、第1ビットライン信号は一方のインバータによって反転され、第2ビットライン信号は他方のインバータによって反転される。第1ビットライン信号を反転させた第1反転信号は、第2ビットラインを介して一方の強誘電体コンデンサの他方端ならびに他方の強誘電体コンデンサの一方端に入力される。また、第2ビットライン信号を反転させた第2反転信号は、第1ビットラインを介して一方の強誘電体コンデンサの一方端ならびに他方の強誘電体コンデンサの他方端に入力される。これによって、2つの強誘電体コンデンサは、読出前と同じ分極状態に戻る。
【0007】
【発明の効果】
この発明によれば、第1ビットラインと第2ビットラインとの間に介挿された第1および第2の強誘電体コンデンサに、第1ビットラインおよび第2ビットラインのそれぞれから第2再書込信号および第1再書込信号を供給するようにしたため、再書込のためのドライブ電圧が不要となり消費電力を抑えることができる。また、再書込のための特別なシーケンスが不要となるため、アクセス時間を短縮することができる。
【0008】
この発明の上述の目的,その他の目的,特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【0009】
【実施例】
図1を参照して、この実施例の強誘電体メモリ10はセル22を含む。セル22には2つの強誘電体コンデンサC1およびC2が設けられ、コンデンサC1の一方端がトランジスタT1を介して第1ビットラインBLと接続され、コンデンサC2の一方端がトランジスタT2を介して第2ビットラインBL/と接続される。バッファ14aはワードラインWLからのワードライン信号を増幅し、増幅信号をトランジスタ信号T1およびT2のゲートに与える。したがって、トランジスタT1およびT2はこの増幅信号に応じてオン/オフされる。
【0010】
コンデンサC1の他方端は、トランジスタT5を介してアース(基準電位点)と接続されるとともに、トランジスタT6を介して第2ビットラインBL/と接続される。また、コンデンサC1の他方端は、トランジスタT4を介してアースされるとともに、トランジスタT3を介して第1ビットラインBLと接続される。AND回路16aは読出信号(RD信号)とWL信号とに論理積を施し、論理積信号をトランジスタT4およびT5のゲートに与える。一方、AND回路16bはライトイネーブル信号(WE信号)とWL信号とに論理積を施し、論理積信号をトランジスタT3およびT6のゲートに与える。したがって、トランジスタT4およびT5はAND回路16aの出力に応じてオン/オフされ、トランジスタT3およびT6はAND回路16bの出力に応じてオン/オフされる。
【0011】
第1ビットラインBLはスイッチSW1を介して定電流源12aと接続され、第2ビットラインBL/はスイッチSW2を介して定電流源12bと接続される。また、定電流源12aおよび12bはVCCと共通接続される。スイッチSW1およびSW2はスイッチング信号ISWによってオン/オフされる。なお、定電流源12aおよび12b,スイッチSW1およびSW2ならびに電源VCCによって電流供給回路20が形成される。
【0012】
インターフェース回路24においては、第1ビットラインBLと第2ビットラインBL/との間にスイッチSW3が介挿され、さらに第1ビットラインBLおよび第2ビットラインBL/とアースとの間に、スイッチSW4およびSW5がそれぞれ介挿される。これらのスイッチSW3〜SW5はプリチャージ信号(PC信号)によってオンされ、このとき第1ビットラインBLおよび第2ビットラインBL/が0ボルトにチャージされる。
【0013】
第1ビットラインBLと第2ビットラインBL/との間にはまた、スイッチSW6,反転信号供給回路18およびスイッチSW8が介挿される。つまり、スイッチSW6の一方端が第1ビットラインBLと接続され、他方端がインバータ18aの入力端およびインバータ18bの出力端と接続される。また、スイッチSW8の一方端がインバータ18aの出力端およびインバータ18bの入力端と接続され、他方端が第2ビットラインBL/と接続される。また、インバータ18aおよび18bの電源端子がスイッチSW7を介して電源VCCと接続される。スイッチSW6〜SW8は、センスアンプ信号(SA信号)に応じてオン/オフされる。
【0014】
第1ビットラインBLを流れる第1ビットライン信号が所定のしきい値に満たなければ、インバータ18aからハイレベル信号が出力され、第1ビットライン信号がしきい値以上であれば、インバータ18aからローレベル信号が出力される。また、第2ビットラインBL/を流れる第2ビットライン信号がしきい値に満たさなければ、インバータ18bからハイレベル信号が出力され、第2ビットライン信号がしきい値以上であれば、インバータ18bからローレベル信号が出力される。
【0015】
第1ビットラインBLはバッファ14cを介して出力端子S1と接続され、第2ビットラインBL/は、スイッチSW10,インバータ18cおよびバッファ14bを介して入力端子S2と接続される。さらに、バッファ14cの入力端子とバッファ14bの出力端子との間にスイッチSW9が介挿される。AND回路16cは、WE信号ならびにデータの入力タイミングを規定するデータ入力信号DINに論理積を施し、論理積信号をスイッチSW9およびSW10に与える。したがって、スイッチSW9およびSW10はAND回路16cの出力に応じてオン/オフされる。
【0016】
セル22に書き込まれたデータを読み出すとき、上述のそれぞれの信号は、図10に示すように変化する。まずプリチャージ期間において、PC信号は図10(A)に示すようにハイレベルとなり、WE信号,WL信号,DIN信号,ISW信号およびSA信号は、図10(B)〜(G)に示すようにローレベルとなる。なお、RD信号はハイレベルおよびローレベルのいずれでもよい。これによって、スイッチSW3〜SW5はオンされるが、スイッチSW1,SW2ならびにSW6〜SW10はオフされる。また、トランジスタT1〜T6は全てオフされる。つまり、図1は図2と等価になる。図2から分かるように、第1ビットラインBLおよび第2ビットラインBL/はアースされ、これによって第1ビットライン信号および第2ビットライン信号は図10(H)および(I)に示すようにローレベルとなる。
【0017】
読出準備期間では、図10(D)に示すWL信号がハイレベルとなる。このため、スイッチSW3〜SW5はオフされ、代わりにトランジスタT1およびT2とトランジスタT4およびT5がオンされる。図1は図3と等価になり、コンデンサC1およびC2の一方端は第1ビットラインBLおよび第2ビットラインBL/とそれぞれ接続され、コンデンサC1およびC2の他方端はアースされる。
【0018】
このようにして読出準備が完了すると、データの読出が実行される。読出期間においてはRD信号およびWL信号はハイレベルを維持し、加えて図10(F)に示すISW信号がハイレベルとなる。これによって図4に示すようにスイッチSW1およびSW2がオン状態となり、定電流源12aから出力された一定電流がコンデンサC1に供給されるとともに、定電流源12bから出力された一定電流がコンデンサC2に供給される。図4に示すようにコンデンサC1の一方端がマイナスに分極し、他方端がプラスに分極している場合、コンデンサC2の一方端および他方端は、それぞれプラスおよびマイナスに分極している。
【0019】
図12を参照してコンデンサC1の分極状態をaとし、コンデンサC2の分極状態をbとすると、コンデンサC1およびC2の一方端に一定電流を供給することによって、コンデンサC1は分極状態aから分極状態cに移行し、コンデンサC2は分極状態bから分極状態cに移行する。aからcへの移行時、コンデンサC1の端子電圧つまり第1ビットライン信号のレベルは、図10(H)に示すように途中で上昇率が低くなり、bからcへの移行時、コンデンサC2の端子電圧つまり第2ビットライン信号のレベルは、図10(I)に示すようにほぼ一定の上昇率を示す。所定期間経過後ISW信号はローレベルとなり、スイッチSW1およびSW2はオフされるため、一定電流の供給が停止する。この結果、コンデンサC1およびC2は分極状態cまで移行できず、それぞれの端子電圧にも差が生じる。このようにデータの読出に定電流源12aおよび12bを用いることで、従来のようなドライブ電圧は不要となり、消費電力の低減および読出時間の短縮化を図ることができる。
【0020】
センシング時、RD信号およびWL信号はハイレベルを維持し、SA信号は図10(G)に示すようにローレベルからハイレベルに変化する。したがって、図5に示すようにスイッチSW6〜SW8がオン状態となり、第1ビットライン信号がインバータ18aに入力されるとともに、第2ビットライン信号がインバータ18bに入力される。読出時にコンデンサC1の端子電圧の伸びが鈍化した結果、第1ビットライン信号のレベルはインバータ18aに設定されたしきい値を下回り、インバータ18aからはハイレベル信号が出力される。一方、コンデンサC2の端子電圧は直線的に上昇したため、第2ビットライン信号のレベルはインバータ18bのしきい値を超え、インバータ18bからローレベル信号が出力される。つまり、図10(H)および(I)から分かるように、第1ビットライン信号はローレベルとなり、第2ビットライン信号はハイレベルとなる。ローレベルの第1ビットライン信号は、バッファ14cを介して出力端子S1から出力される。
【0021】
再書込時、図10(B)に示すようにWE信号がハイレベルとなり、図10(C)に示すようにRD信号はローレベルとなる。また、図10(D)および(G)に示すように、WL信号およびSA信号はハイレベルを維持する。これによって、スイッチおよびトランジスタの接続状態は図5から図6に切り替わる。すなわち、トランジスタT4およびT5がオフされ、代わりにトランジスタT3およびT6がオンされる。したがって、インバータ18aの出力は、トランジスタT6を介してコンデンサC1の他方端に与えられるとともに、トランジスタT2を介してコンデンサC2の一方端に与えられる。また、インバータ18bの出力は、トランジスタT3を介してコンデンサC2の他方端に与えられるとともに、トランジスタT1を介してコンデンサC1の一方端に与えられる。
【0022】
インバータ18aからはハイレベル信号が出力されるため、コンデンサC1の他方端およびコンデンサC2の一方端はプラスに分極する。また、インバータ18bからはローレベル信号が出力されるため、コンデンサC1の一方端およびコンデンサC2の他方端はマイナスに分極する。つまり、コンデンサC1およびC2はデータ読出前の分極状態に戻る。このように、インバータ18aおよび18bから出力された反転信号によって再書込が行われるため、従来のようなドライブ電圧が不要となり、消費電力を抑えることができる。また、再書込のための特別なシーケンスが不要となることで、再書込時間を短縮できる。
【0023】
スタンバイ時、図10に示すPC信号,WE信号,RD信号,WL信号,DIN信号,ISW信号およびSA信号は全てローレベルとなり、図7に示すように、すべてのスイッチおよびトランジスタがオフされる。このとき、コンデンサC1およびC2の両端はフローティング状態となる。したがって、コンデンサC1およびC2の端子電圧つまり蓄積電荷が、他のセルの読出動作によって影響を受けることはなく、ディスターブを防止することができる。
【0024】
データ書込時、上述の各種信号は図11に示すように変化する。つまり、データセット時は図11(E)に示すようにDIN信号だけがハイレベルとなり、PC信号,RD信号,WL信号,ISW信号およびSA信号はローレベルとなる。なお、WE信号はハイレベルおよびローレベルのいずれでもよい。このとき、図1は図8と等価となり、スイッチSW9およびSW10のみがオンされる。データは入力端子S2から入力され、バッファ14bによって増幅される。バッファ14bの出力端は直接第1ビットラインBLと接続されるとともに、インバータ18cを介して第2ビットラインBL/と接続されるため、増幅信号がローレベルであるとき、第1ビットライン信号はローレベルとなり、第2ビットライン信号はハイレベルとなる。
【0025】
書込時、図11(E)から分かるように、DIN信号はハイレベルを維持し、図11(D)から分かるように、WL信号はローレベルからハイレベルに変化する。このため図9に示すようにトランジスタT1およびT2とトランジスタT3およびT6とがオンされ、コンデンサC1およびC2が所望の状態に分極する。つまり、セル22にデータが書き込まれる。
【0026】
書込が完了すると、スタンバイ状態となる。つまり、PC信号,WE信号,RD信号,WL信号,DIN信号,ISW信号およびSA信号がすべてローレベルとなり、図7に示すようにコンデンサC1およびC2の両端がフローティング状態となる。したがって、上述のように、他のセルに対するデータの書込動作によってコンデンサC1およびC2の端子電圧が変動することはなく、ディスターブを防止できる。
【0027】
なお、トランジスタT3およびT6が第1接続手段であり、インバータ18aおよび18bがそれぞれ第1供給手段(第1インバータ手段)および第2供給手段(第2インバータ手段)である。また、スイッチSW6〜SW8が能動化手段であり、電流供給回路20が電流供給手段であり、トランジスタT4およびT5が第2接続手段である。さらに、バッファ14aならびにAND回路16aおよび16bがオフ手段である。さらにまた、再書込期間におけるインバータ18aの出力が第1再書込信号であり、再書込期間におけるインバータ18bの出力が第2再書込信号である。
【図面の簡単な説明】
【図1】この発明の一実施例を示すブロック図である。
【図2】プリチャージの接続状態を示す回路図である。
【図3】読出準備時の接続状態を示す回路図である。
【図4】読出時の接続状態を示す回路図である。
【図5】センシング時の接続状態である回路図である。
【図6】再書込時の接続状態を示す回路図である。
【図7】スタンバイ時の接続状態を示す回路図である。
【図8】データセット時の接続状態を示す回路図である。
【図9】書込時の接続状態を示す回路図である。
【図10】読出モードにおける図1実施例の動作の一部を示すタイミング図である。
【図11】書込モードにおける図1実施例の動作の一部を示すタイミング図である。
【図12】ヒステリシスカーブを示す図解図である。
【図13】従来技術を示す回路図である。
【図14】図13に示す従来技術の動作の一部を示すタイミング図である。
【符号の説明】
10 …強誘電体メモリ
12a,12b …定電流源
14a〜14c …バッファ
16a〜16c …AND回路
18 …反転信号供給回路
18a〜18c …インバータ
20 …電流供給回路
22 …セル
24 …インターフェース
Claims (7)
- それぞれのセルが第1および第2の強誘電体コンデンサおよび2つのスイッチング素子を有し、かつ前記第1および第2の強誘電体コンデンサの一方端が対応する前記スイッチング素子を介して第1ビットラインおよび第2ビットラインにそれぞれ接続される強誘電体メモリにおいて、
前記第1および第2の強誘電体コンデンサの他方端を前記第2ビットラインおよび前記第1ビットラインにそれぞれ接続する第1接続手段、
第1ビットライン信号に基づく第1再書込信号を前記第2ビットラインに供給する第1供給手段、および
第2ビットライン信号に基づく第2再書込信号を前記第1ビットラインに供給する第2供給手段を備えることを特徴とする、強誘電体メモリ。 - 前記第1接続手段は再書込時にオンされる2つのスイッチング素子を含む、請求項1記載の強誘電体メモリ。
- 前記第1供給手段は前記第1ビットライン信号を反転し前記第1再書込信号を生成する第1インバータ手段を含み、前記第2供給手段は前記第2ビットライン信号を反転し前記第2再書込信号を生成する第2インバータ手段を含む、請求項1または2記載の強誘電体メモリ。
- 再書込時に前記第1供給手段および前記第2供給手段を能動化する能動化手段をさらに備える、請求項1ないし3のいずれかに記載の強誘電体メモリ。
- 読出時に前記第1ビットラインおよび第2ビットラインのそれぞれに一定電流を供給する電流供給手段、および
前記読出時に2つの前記他方端を基準電位点にそれぞれ接続する第2接続手段をさらに備える、請求項1ないし4のいずれかに記載の強誘電体メモリ。 - 前記第2接続手段は前記読出時にオンされる2つのスイッチング手段を含む、請求項5記載の強誘電体メモリ。
- スタンバイ時に前記6つのスイッチング素子をオフするオフ手段をさらに備える、請求項6記載の強誘電体メモリ。
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