JP3092933B2 - 不揮発性書込み可能相互接続回路 - Google Patents
不揮発性書込み可能相互接続回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- G—PHYSICS
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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Description
【発明の詳細な説明】 技術分野 本発明は、大略、不揮発性回路に関するものであっ
て、更に詳細には、例えばゲートアレイなどのような集
積回路のノード間に選択した接続を確立するために使用
することの可能な不揮発性回路に関するものである。
て、更に詳細には、例えばゲートアレイなどのような集
積回路のノード間に選択した接続を確立するために使用
することの可能な不揮発性回路に関するものである。
従来技術 ゲートアレイ回路及び適用特定集積回路（ASIC）は、
集積回路の民生品への適用に関して重要な技術となって
いる。これらの技術に対する基本的な経済的正当性は、
独特の形態で接続したスタンダード回路のアレイ又は選
択し且つ相互接続することの可能なスタンダードセルか
らなるライブラリを使用することにより集積回路をより
一層容易に設計することが可能であるという点である。
その結果、集積回路に対する特定の設計プロセスは、ス
タンダードな回路又はセルの特定の相互接続を画定即ち
決定することとなる。このことは、装置の種々の回路を
相互接続する製造ステップにおける独特の最後のメタル
層を設計することによってしばしば行なわれる。しかし
ながら、この様な手順では、特定の設計の選択はその回
路に関して固定されたものであり、即ち、それを変更す
ることはできない。新たな設計は古い部分において変更
をするのではなく、新たな部分において実施されねばな
らない。
集積回路の民生品への適用に関して重要な技術となって
いる。これらの技術に対する基本的な経済的正当性は、
独特の形態で接続したスタンダード回路のアレイ又は選
択し且つ相互接続することの可能なスタンダードセルか
らなるライブラリを使用することにより集積回路をより
一層容易に設計することが可能であるという点である。
その結果、集積回路に対する特定の設計プロセスは、ス
タンダードな回路又はセルの特定の相互接続を画定即ち
決定することとなる。このことは、装置の種々の回路を
相互接続する製造ステップにおける独特の最後のメタル
層を設計することによってしばしば行なわれる。しかし
ながら、この様な手順では、特定の設計の選択はその回
路に関して固定されたものであり、即ち、それを変更す
ることはできない。新たな設計は古い部分において変更
をするのではなく、新たな部分において実施されねばな
らない。
目 的 本発明は、上述した如き従来技術の欠点を解消し、集
積回路の回路ノード間において選択した相互接続（開成
状態又は閉成状態）を確立することが可能な方法及び書
込み可能不揮発性相互接続回路を提供することを目的と
する。
積回路の回路ノード間において選択した相互接続（開成
状態又は閉成状態）を確立することが可能な方法及び書
込み可能不揮発性相互接続回路を提供することを目的と
する。
構 成 本発明によれば、相互接続は、プログラマブル即ち書
込み可能な態様で確立するものであり、従って回路全体
のセットアップは、物理的にマスク層を付与し且つその
層をエッチングして相互接続を形成するのではなく、プ
ログラミング即ち書込み信号を受取ることによって行な
われる。本発明は、更に、書込み可能能力が不揮発性で
あることを特徴としており、従って、書込みを行なった
回路の状態は電力が失われても影響を受けることはな
い。従って、本発明によれば、スタンダードな回路を単
にプログラミング即ち書込み信号を印加するだけで独特
な設計即ち構成へ変換することを可能としている。更
に、設計乃至は構成において変更を行なう場合に、書込
みを行なった相互接続を変更することによって実施する
ことが可能である。従って、本発明は設計乃至は構成を
減少しており、且つスタンダードな回路を基本とした集
積回路の再設計コストを減少させている。
込み可能な態様で確立するものであり、従って回路全体
のセットアップは、物理的にマスク層を付与し且つその
層をエッチングして相互接続を形成するのではなく、プ
ログラミング即ち書込み信号を受取ることによって行な
われる。本発明は、更に、書込み可能能力が不揮発性で
あることを特徴としており、従って、書込みを行なった
回路の状態は電力が失われても影響を受けることはな
い。従って、本発明によれば、スタンダードな回路を単
にプログラミング即ち書込み信号を印加するだけで独特
な設計即ち構成へ変換することを可能としている。更
に、設計乃至は構成において変更を行なう場合に、書込
みを行なった相互接続を変更することによって実施する
ことが可能である。従って、本発明は設計乃至は構成を
減少しており、且つスタンダードな回路を基本とした集
積回路の再設計コストを減少させている。
本発明の一実施例によれば、集積回路の第一ノードと
第二ノードとを選択的に接続するための書込み可能不揮
発性相互接続回路が提供される。この相互接続回路は、
第一及び第二強誘電体コンデンサを有しており、その各
コンデンサは第一及び第二端子を有している。駆動ライ
ンが強誘電体コンデンサの各々の第一端子へ接続されて
いる。この回路には、第一及び第二プログラミング（書
込み）ノードが設けられており、該ノードは、それぞ
れ、強誘電体コンデンサの第二端子へ接続されている。
Ｐチャンネル電解効果トランジスタはソース端子とドレ
イン端子とを有しており、それらのソース端子及びドレ
イン端子は第一ノードと第二ノードとの間に接続されて
いる。Ｎチャンネル電解効果トランジスタはソース端子
とドレイン端子とを有しており、それらのソース端子及
びドレイン端子も第一ノードと第二ノードとの間に接続
されている。交差結合型増幅器が設けられており、それ
は第一及び第二差動入力端を有しており且つ第一及び第
二差動出力端を有している。第一及び第二差動入力端
は、強誘電体コンデンサのそれぞれの第二端子へ接続さ
れている。第一及び第二差動出力端は、Ｐチャンネル及
びＮチャンネルトランジスタのそれぞれのゲート端子へ
接続されている。
第二ノードとを選択的に接続するための書込み可能不揮
発性相互接続回路が提供される。この相互接続回路は、
第一及び第二強誘電体コンデンサを有しており、その各
コンデンサは第一及び第二端子を有している。駆動ライ
ンが強誘電体コンデンサの各々の第一端子へ接続されて
いる。この回路には、第一及び第二プログラミング（書
込み）ノードが設けられており、該ノードは、それぞ
れ、強誘電体コンデンサの第二端子へ接続されている。
Ｐチャンネル電解効果トランジスタはソース端子とドレ
イン端子とを有しており、それらのソース端子及びドレ
イン端子は第一ノードと第二ノードとの間に接続されて
いる。Ｎチャンネル電解効果トランジスタはソース端子
とドレイン端子とを有しており、それらのソース端子及
びドレイン端子も第一ノードと第二ノードとの間に接続
されている。交差結合型増幅器が設けられており、それ
は第一及び第二差動入力端を有しており且つ第一及び第
二差動出力端を有している。第一及び第二差動入力端
は、強誘電体コンデンサのそれぞれの第二端子へ接続さ
れている。第一及び第二差動出力端は、Ｐチャンネル及
びＮチャンネルトランジスタのそれぞれのゲート端子へ
接続されている。
本発明の方法によれば、選択したデータ状態が差動信
号として書込み（プログラミング）ノードへ入力され
る。高状態と低状態の両方を有する駆動信号が駆動ライ
ンへ入力され、第一及び第二強誘電体コンデンサ内にそ
れぞれ第一及び第二分極状態を確立する。同様に、プロ
グラミング即ち書込み電圧が交差結合型増幅器の状態を
設定し、該増幅器は集積回路の第一ノードと第二ノード
との間において開成又は閉成の何れかの接続状態を確立
するためにＰチャンネル及びＮチャンネルトランジスタ
を駆動する差動出力端を有している。この状態は、集積
回路へ電極が供給されるか又は書込み状態が変更されな
い限り、事実上維持される。集積回路への電力が失われ
ると、Ｐチャンネル及びＮチャンネルトランジスタに対
するゲート制御信号が失われ、且つ所望の回路構成はも
はや確立されない。しかしながら、必要とされる相互接
続の状態は、強誘電体コンデンサ内の情報として維持さ
れる。集積回路への電力が回復されると、パルス駆動信
号が第一及び第二強誘導体コンデンサへ印加され、該コ
ンデンサの第二端子において異なった電圧状態を確立
し、プログラミング即ち書込みを行なう。交差結合型増
幅器は、これらの異なった電圧を検知し且つＰチャンネ
ル及びＮチャンネルトランジスタを駆動するための対応
する差動出力を発生し、集積回路の第一ノードと第二ノ
ードとの間にプログラム即ち書込みを行なった相互接続
状態を再度確立する。
号として書込み（プログラミング）ノードへ入力され
る。高状態と低状態の両方を有する駆動信号が駆動ライ
ンへ入力され、第一及び第二強誘電体コンデンサ内にそ
れぞれ第一及び第二分極状態を確立する。同様に、プロ
グラミング即ち書込み電圧が交差結合型増幅器の状態を
設定し、該増幅器は集積回路の第一ノードと第二ノード
との間において開成又は閉成の何れかの接続状態を確立
するためにＰチャンネル及びＮチャンネルトランジスタ
を駆動する差動出力端を有している。この状態は、集積
回路へ電極が供給されるか又は書込み状態が変更されな
い限り、事実上維持される。集積回路への電力が失われ
ると、Ｐチャンネル及びＮチャンネルトランジスタに対
するゲート制御信号が失われ、且つ所望の回路構成はも
はや確立されない。しかしながら、必要とされる相互接
続の状態は、強誘電体コンデンサ内の情報として維持さ
れる。集積回路への電力が回復されると、パルス駆動信
号が第一及び第二強誘導体コンデンサへ印加され、該コ
ンデンサの第二端子において異なった電圧状態を確立
し、プログラミング即ち書込みを行なう。交差結合型増
幅器は、これらの異なった電圧を検知し且つＰチャンネ
ル及びＮチャンネルトランジスタを駆動するための対応
する差動出力を発生し、集積回路の第一ノードと第二ノ
ードとの間にプログラム即ち書込みを行なった相互接続
状態を再度確立する。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
様について詳細に説明する。
強誘電体コンデンサは電子回路におけるメモリ要素と
して作用することが可能であることは長い間認識されて
いた。強誘電体コンデンサの初期の適用例は米国特許第
2,695,396号（Anderson）に示されている。更に、米国
特許第4,144,591号（Brody）、米国特許第4,149,301号
（Cook）、米国特許第4,360,896号（Brody）は、メモリ
格納用の強誘電体要素を使用する場合を示している。強
誘電体コンデンサは、該コンデンサ内の分極状態の関数
として情報を格納する。強誘電体コンデンサは、必ずし
も鉄物質を有するものではなく、その動作が磁気物質の
ものと類似しているのでそのように呼称されるだけであ
る。強誘電体コンデンサの分極は、磁石のＮ極及びＳ極
の分極に極めて類似している。
して作用することが可能であることは長い間認識されて
いた。強誘電体コンデンサの初期の適用例は米国特許第
2,695,396号（Anderson）に示されている。更に、米国
特許第4,144,591号（Brody）、米国特許第4,149,301号
（Cook）、米国特許第4,360,896号（Brody）は、メモリ
格納用の強誘電体要素を使用する場合を示している。強
誘電体コンデンサは、該コンデンサ内の分極状態の関数
として情報を格納する。強誘電体コンデンサは、必ずし
も鉄物質を有するものではなく、その動作が磁気物質の
ものと類似しているのでそのように呼称されるだけであ
る。強誘電体コンデンサの分極は、磁石のＮ極及びＳ極
の分極に極めて類似している。
第１図を参照すると、強誘電体コンデンサの分極状態
を示したヒステリシス曲線が示されている。横軸のパラ
メータは、強誘電体コンデンサへ印加される電界であ
る。これは、V/cm2の単位である。縦軸はその結果デバ
イス内に得られる分極状態を表わしており、μc/cmの単
位である。印加電界がゼロの場合、三つの分極状態が存
在する。それらは、Ｐ（１）、Ｐ（０）、Ｐ（ｓ）とし
て示されている。正及び負の電界が強誘電体コンデンサ
へ印加されると、その結果得られる分極は、第１図に示
したヒステリシス曲線によって示される。この曲線に沿
っての変化は、矢印で示した如く、反時計方向である。
を示したヒステリシス曲線が示されている。横軸のパラ
メータは、強誘電体コンデンサへ印加される電界であ
る。これは、V/cm2の単位である。縦軸はその結果デバ
イス内に得られる分極状態を表わしており、μc/cmの単
位である。印加電界がゼロの場合、三つの分極状態が存
在する。それらは、Ｐ（１）、Ｐ（０）、Ｐ（ｓ）とし
て示されている。正及び負の電界が強誘電体コンデンサ
へ印加されると、その結果得られる分極は、第１図に示
したヒステリシス曲線によって示される。この曲線に沿
っての変化は、矢印で示した如く、反時計方向である。
正の電界が強誘電体コンデンサへ印加されると、その
結果得られる分極は、同様に正として示され、且つその
ことは右上の象限内のヒステリシス曲線に沿っての変化
によって表わされる。正の電界がゼロへ復帰されると、
その結果得られる分極はＰ（０）として示される。負の
電界が強誘電体コンデンサを横断して印加されると、そ
の変化は反時計方向でありそれは左下の象限内において
得られる。負の電界がゼロへ復帰されると、その結果得
られる分極はＰ（１）で表わされる。第１図に示したヒ
ステリシス曲線は、本発明回路の動作を理解するのに有
用である。
結果得られる分極は、同様に正として示され、且つその
ことは右上の象限内のヒステリシス曲線に沿っての変化
によって表わされる。正の電界がゼロへ復帰されると、
その結果得られる分極はＰ（０）として示される。負の
電界が強誘電体コンデンサを横断して印加されると、そ
の変化は反時計方向でありそれは左下の象限内において
得られる。負の電界がゼロへ復帰されると、その結果得
られる分極はＰ（１）で表わされる。第１図に示したヒ
ステリシス曲線は、本発明回路の動作を理解するのに有
用である。
第２図を参照すると、本発明の一実施例に基づいて構
成された書込み可能相互接続回路10が示されている。こ
の回路10は、強誘電体コンデンサ12及び14を有してお
り、それらの各々は、駆動ライン16へ接続した第一端子
を有している。コンデンサ12の第二端子は書込み（プロ
グラム）ノード18へ接続されている。コンデンサ14の第
二端子は反転プログラム（書込み）ノード20へ接続され
ている。ノード18及び20は反転信号を受取る。
成された書込み可能相互接続回路10が示されている。こ
の回路10は、強誘電体コンデンサ12及び14を有してお
り、それらの各々は、駆動ライン16へ接続した第一端子
を有している。コンデンサ12の第二端子は書込み（プロ
グラム）ノード18へ接続されている。コンデンサ14の第
二端子は反転プログラム（書込み）ノード20へ接続され
ている。ノード18及び20は反転信号を受取る。
コンデンサ26は、ノード18と回路接地との間に接続さ
れており、且つコンデンサ26はノード20と回路接地との
間に接続されている。コンデンサ26及び28は、好適に
は、ノード18及び20と関連する寄生容量である。
れており、且つコンデンサ26はノード20と回路接地との
間に接続されている。コンデンサ26及び28は、好適に
は、ノード18及び20と関連する寄生容量である。
書込みノード18は、反転用増幅器30の入力端へ接続さ
れており、且つ反転書込みノード20は反転用増幅器32の
入力端へ接続されている。増幅器30及び32は一体となっ
て交差結合型増幅器を構成しており、一方の入力端は他
方の出力端へ接続されている。従って、これらの増幅器
は、ノード18及び20を反対の電圧状態へ駆動する。
れており、且つ反転書込みノード20は反転用増幅器32の
入力端へ接続されている。増幅器30及び32は一体となっ
て交差結合型増幅器を構成しており、一方の入力端は他
方の出力端へ接続されている。従って、これらの増幅器
は、ノード18及び20を反対の電圧状態へ駆動する。
増幅器30の出力端はＮチャンネル電界効果トランジス
タ38のゲート端子へ接続されている。トランジスタ38の
ソース端子とドレイン端子とは集積回路のノード40と42
との間に接続されている。
タ38のゲート端子へ接続されている。トランジスタ38の
ソース端子とドレイン端子とは集積回路のノード40と42
との間に接続されている。
増幅器32の出力端はトランジスタ44のゲート端子へ接
続されており、トランジスタ44のソース端子とドレイン
端子とはノード40と42との間に接続されている。
続されており、トランジスタ44のソース端子とドレイン
端子とはノード40と42との間に接続されている。
本発明装置の動作について第１図乃至第４図を参照し
て説明する。本発明の目的は、ノード40とノード42との
間に接続状態又は開回路の何れかを与えることである。
上述した如く、例えばゲートアレイなどのような集積回
路における場合に、これらは、スタンダードなゲートア
レイから独特の製品を与えるのに必要なカスタム化を与
えることを可能としている。選択したノードの接続は、
その他の書込み可能回路へ適用することも可能である。
て説明する。本発明の目的は、ノード40とノード42との
間に接続状態又は開回路の何れかを与えることである。
上述した如く、例えばゲートアレイなどのような集積回
路における場合に、これらは、スタンダードなゲートア
レイから独特の製品を与えるのに必要なカスタム化を与
えることを可能としている。選択したノードの接続は、
その他の書込み可能回路へ適用することも可能である。
本発明回路の動作において、第一ステップは、回路10
に対する書込み状態を確立することである。このこと
は、端子18及び20へデータ信号を印加することによって
行なわれる。これは、差動信号として印加され、従って
ノード18及び20は反対の電圧状態へ駆動される。本発明
の選択した実施例においては、動作電圧は０及び＋5Vで
ある。従って、これら二つの電圧が端子18及び20へ印加
される。これらの書込み電圧がノード18及び20へ印加さ
れると、それらは増幅器30及び32を有する交差結合型増
幅器の状態を設定すべく作用する。例えば、高電圧状態
がノード18へ印加され且つ低電圧状態がノード20へ印加
されると、ノード18における高電圧状態は増幅器30から
低出力を発生し、それはノード20における低電圧に対応
する。このノード20における低電圧は、増幅器32の出力
端をノード18における電圧と対応する高状態へ駆動すべ
く作用する。従って、増幅器30及び31を有する交差結合
型増幅器は、二つの可能な状態の第一状態へ設定され
る。ノード18及び20における電圧が反転されると、増幅
器30及び32の状態も同様に反転される。回路10が上述し
た第一状態にあると、トランジスタ38及び44の両方がタ
ーンオフし、その際にノード40とノード42との間に開回
路を与える。書込みノードにおける電圧が反転される
と、回路10は第二状態へ設定され、その場合、トランジ
スタ44及び38がターンオンされ、その際にノード40とノ
ード42とを接続する。
に対する書込み状態を確立することである。このこと
は、端子18及び20へデータ信号を印加することによって
行なわれる。これは、差動信号として印加され、従って
ノード18及び20は反対の電圧状態へ駆動される。本発明
の選択した実施例においては、動作電圧は０及び＋5Vで
ある。従って、これら二つの電圧が端子18及び20へ印加
される。これらの書込み電圧がノード18及び20へ印加さ
れると、それらは増幅器30及び32を有する交差結合型増
幅器の状態を設定すべく作用する。例えば、高電圧状態
がノード18へ印加され且つ低電圧状態がノード20へ印加
されると、ノード18における高電圧状態は増幅器30から
低出力を発生し、それはノード20における低電圧に対応
する。このノード20における低電圧は、増幅器32の出力
端をノード18における電圧と対応する高状態へ駆動すべ
く作用する。従って、増幅器30及び31を有する交差結合
型増幅器は、二つの可能な状態の第一状態へ設定され
る。ノード18及び20における電圧が反転されると、増幅
器30及び32の状態も同様に反転される。回路10が上述し
た第一状態にあると、トランジスタ38及び44の両方がタ
ーンオフし、その際にノード40とノード42との間に開回
路を与える。書込みノードにおける電圧が反転される
と、回路10は第二状態へ設定され、その場合、トランジ
スタ44及び38がターンオンされ、その際にノード40とノ
ード42とを接続する。
強誘電体コンデンサ12及び14は、回路10に対する不揮
発性メモリ格納を与える。従って、回路10を有する集積
回路がそれに印加される電力が中断された場合、ノード
40とノード42との間に必要とされる相互接続状態が失わ
れることはない。この相互接続状態は、強誘電体コンデ
ンサ12及び14内に格納される反転分極状態の組合わせに
よって格納される。この格納は、第１図、第２図、第３
図に関して示した如くに実施される。書込み電圧がノー
ド18及び20において確立された後に（本例においてはノ
ード18が高状態でノード20が低状態）、駆動ライン信号
が第３図においてライン16によって示した如く印加され
る。これは高電圧パルス（＋5V）であり、その後に定電
圧が追従する。この駆動ライン信号の高電圧部分の期間
中に、強誘電体コンデンサ14を横断して完全な電圧降下
（5V）が確立される。これは、コンデンサ14を第１図に
示した如く、Ｐ（０）分極状態へ設定させる。駆動ライ
ン16上の電圧が高状態である間、強誘電体コンデンサ12
を横断して正味の電圧は存在しない。駆動ライン16の電
圧が低状態へ降下すると、強誘電体コンデンサ12を横断
して負の電圧が印加される。このことは、第１図に示し
た如く、コンデンサ12の分極状態をＰ（１）に説明す
る。従って、コンデンサ12及び14を分極するステップ
は、その中に反転分極状態を確立する。回路10への電力
が喪失すると、これらの分極状態は失われたり又は変更
されたりすることはない。
発性メモリ格納を与える。従って、回路10を有する集積
回路がそれに印加される電力が中断された場合、ノード
40とノード42との間に必要とされる相互接続状態が失わ
れることはない。この相互接続状態は、強誘電体コンデ
ンサ12及び14内に格納される反転分極状態の組合わせに
よって格納される。この格納は、第１図、第２図、第３
図に関して示した如くに実施される。書込み電圧がノー
ド18及び20において確立された後に（本例においてはノ
ード18が高状態でノード20が低状態）、駆動ライン信号
が第３図においてライン16によって示した如く印加され
る。これは高電圧パルス（＋5V）であり、その後に定電
圧が追従する。この駆動ライン信号の高電圧部分の期間
中に、強誘電体コンデンサ14を横断して完全な電圧降下
（5V）が確立される。これは、コンデンサ14を第１図に
示した如く、Ｐ（０）分極状態へ設定させる。駆動ライ
ン16上の電圧が高状態である間、強誘電体コンデンサ12
を横断して正味の電圧は存在しない。駆動ライン16の電
圧が低状態へ降下すると、強誘電体コンデンサ12を横断
して負の電圧が印加される。このことは、第１図に示し
た如く、コンデンサ12の分極状態をＰ（１）に説明す
る。従って、コンデンサ12及び14を分極するステップ
は、その中に反転分極状態を確立する。回路10への電力
が喪失すると、これらの分極状態は失われたり又は変更
されたりすることはない。
第１図、第２図、第４図を参照すると、回路10への電
力が回復した場合の本発明装置の動作を示している。電
力回復を検知すると、第４図に示した如く、パルスが駆
動ライン16へ印加される。このパルスは、コンデンサ12
及び14を介しての正味の電荷シフトを発生する。しかし
ながら、シフトされる電荷の振幅は、該コンデンサ内に
格納されている分極状態に依存する。ノード18へ接続さ
れている強誘電体コンデンサ12内にＰ（１）分極状態が
格納されていると、第１図に示したヒステリシス曲線に
沿っての変化が大きいので、より大きな電荷転送が発生
する。強誘電体コンデンサ14はＰ（０）分極状態を有し
ており、且つ、正の駆動パルスの印加の結果として、該
コンデンサを横断しての正味の電荷転送は小さいものに
過ぎない。このことは、第４図の下側の波形に示されて
いる。コンデンサ12及び14から転送される電荷は、コン
デンサ26及び28上に電圧を確立する作用を行なう。コン
デンサ26及び28は、比較的小型であり、且つ、集積回路
の要素の寄生効果に起因するものである。転送される電
荷量は、対応する電圧振幅を発生する。従って、ノード
18及び20上に異なった電圧が確立される。交差結合型増
幅器30及び32は、これらの電圧における差異を増幅し且
つノード18及び20を使用可能な電圧である＋5Vと接地電
位との間の完全な限界値へ駆動すべく作用する。本実施
例の場合、ノード18は、駆動ライン16上にパルスを印加
した後、ノード20よりも多少高い電圧を有している。ノ
ード18における電圧が一層高いので、増幅器30の出力端
を一層低い電圧へ駆動する傾向となり、そのことは、増
幅器32をしてノード18における電圧を更に増加させる傾
向とさせる。このフィードバック効果は、ノード18及び
20を迅速に反対の電圧状態へスナップ動作させる。この
ことは、垂直の点線の後に第４図に示してある。ノード
18及び20上に限界電圧が再度確立され且つライン16が接
地へ帰還した後に、上述したのと同一の分極作用が発生
して、強誘電体コンデンサ12及び14内に以前の分極状態
を再確立する。
力が回復した場合の本発明装置の動作を示している。電
力回復を検知すると、第４図に示した如く、パルスが駆
動ライン16へ印加される。このパルスは、コンデンサ12
及び14を介しての正味の電荷シフトを発生する。しかし
ながら、シフトされる電荷の振幅は、該コンデンサ内に
格納されている分極状態に依存する。ノード18へ接続さ
れている強誘電体コンデンサ12内にＰ（１）分極状態が
格納されていると、第１図に示したヒステリシス曲線に
沿っての変化が大きいので、より大きな電荷転送が発生
する。強誘電体コンデンサ14はＰ（０）分極状態を有し
ており、且つ、正の駆動パルスの印加の結果として、該
コンデンサを横断しての正味の電荷転送は小さいものに
過ぎない。このことは、第４図の下側の波形に示されて
いる。コンデンサ12及び14から転送される電荷は、コン
デンサ26及び28上に電圧を確立する作用を行なう。コン
デンサ26及び28は、比較的小型であり、且つ、集積回路
の要素の寄生効果に起因するものである。転送される電
荷量は、対応する電圧振幅を発生する。従って、ノード
18及び20上に異なった電圧が確立される。交差結合型増
幅器30及び32は、これらの電圧における差異を増幅し且
つノード18及び20を使用可能な電圧である＋5Vと接地電
位との間の完全な限界値へ駆動すべく作用する。本実施
例の場合、ノード18は、駆動ライン16上にパルスを印加
した後、ノード20よりも多少高い電圧を有している。ノ
ード18における電圧が一層高いので、増幅器30の出力端
を一層低い電圧へ駆動する傾向となり、そのことは、増
幅器32をしてノード18における電圧を更に増加させる傾
向とさせる。このフィードバック効果は、ノード18及び
20を迅速に反対の電圧状態へスナップ動作させる。この
ことは、垂直の点線の後に第４図に示してある。ノード
18及び20上に限界電圧が再度確立され且つライン16が接
地へ帰還した後に、上述したのと同一の分極作用が発生
して、強誘電体コンデンサ12及び14内に以前の分極状態
を再確立する。
第５図を参照すると、ゲートアレイ回路50は、複数個
の本発明回路10を組込んで、独特の回路を画定するプロ
グラム済み即ち書込み済み相互接続状態を確立すること
が可能である。この回路の構成は、デコーダ52へ直列デ
コーダ信号を入力することによって与えることが可能で
ある。この相互接続データはデコードされ且つ回路10の
各々へ供給される。従って、本発明回路10を利用するゲ
ートアレイ回路50は、書込み信号を印加することによっ
て簡単に構築することが可能である。更に、本回路に対
する修正は、書込み変化命令を印加することにより容易
に行なうことが可能である。一方、個別的な回路10は、
ダイナミック又はスタティックなRAMメモリにおいて個
々のセルをアドレスするのと同一の態様でゲートアレイ
内においてアドレスすることが可能である。
の本発明回路10を組込んで、独特の回路を画定するプロ
グラム済み即ち書込み済み相互接続状態を確立すること
が可能である。この回路の構成は、デコーダ52へ直列デ
コーダ信号を入力することによって与えることが可能で
ある。この相互接続データはデコードされ且つ回路10の
各々へ供給される。従って、本発明回路10を利用するゲ
ートアレイ回路50は、書込み信号を印加することによっ
て簡単に構築することが可能である。更に、本回路に対
する修正は、書込み変化命令を印加することにより容易
に行なうことが可能である。一方、個別的な回路10は、
ダイナミック又はスタティックなRAMメモリにおいて個
々のセルをアドレスするのと同一の態様でゲートアレイ
内においてアドレスすることが可能である。
以上、本発明の具体的実施の態様について詳細に説明
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。
第１図は印加電圧による強誘電体コンデンサの分極状態
を表わすヒステリシス曲線を示した説明図、第２図は本
発明の一実施例に基づいて構成された書込み可能不揮発
性相互接続回路を示した概略図、第３図は本発明の書込
み動作を理解するのに有用な一群の波形を示した説明
図、第４図は本発明回路へ書込んだ相互接続状態を回復
する場合を表わす一群の波形を示した概略図、第５図は
不揮発性相互接続回路の書込みを行なうためのデコーダ
を有するゲートアレイ集積回路を示した概略図、であ
る。 （符号の説明） 10:書込み可能相互接続回路 12,14:強誘電体コンデンサ 16:駆動ライン 18:書込みノード 20:反転書込みノード 26,28:コンデンサ 30,32:反転用増幅器
を表わすヒステリシス曲線を示した説明図、第２図は本
発明の一実施例に基づいて構成された書込み可能不揮発
性相互接続回路を示した概略図、第３図は本発明の書込
み動作を理解するのに有用な一群の波形を示した説明
図、第４図は本発明回路へ書込んだ相互接続状態を回復
する場合を表わす一群の波形を示した概略図、第５図は
不揮発性相互接続回路の書込みを行なうためのデコーダ
を有するゲートアレイ集積回路を示した概略図、であ
る。 （符号の説明） 10:書込み可能相互接続回路 12,14:強誘電体コンデンサ 16:駆動ライン 18:書込みノード 20:反転書込みノード 26,28:コンデンサ 30,32:反転用増幅器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/00 G11C 11/34
Claims (4)
- 【請求項１】集積回路の第一ノードと第二ノードとを選
択的に接続する不揮発性相互接続回路の動作方法におい
て、第一及び第二強誘電体コンデンサのそれぞれの第一
端子へ接続されている第一及び第二プログラミングノー
ドを差動電圧状態へ駆動し、前記強誘電体コンデンサの
第二端子へ接続されている駆動ラインへ高及び低電圧状
態の両方を印加しその際に前記強誘電体コンデンサ内に
反対の分極状態を設定し、前記駆動ラインへパルスを印
加して前記強誘電体コンデンサの前記第一端子に異なっ
た電圧状態を発生し、前記異なった電圧状態は前記強誘
電体コンデンサ内の前記反対の分極状態の結果として発
生されるものであり、前記パルスを前記駆動ラインへ印
加して差動電圧を発生した後に前記強誘電体コンデンサ
の前記第一端子において発生される電圧を差動的に増幅
し、前記第一端子における前記差動電圧をソース端子と
ドレイン端子とを前記第一及び第二ノードの間に接続し
た第一及び第二の反対の導電型の電解効果トランジスタ
のそれぞれのゲート端子へ印加し、その際に、前記差動
電圧の第一状態が前記トランジスタをターンオンして前
記第一及び第二ノードを接続し且つ前記差動電圧の第二
状態が前記トランジスタをターンオフさせて前記第一及
び第二ノードの間の接続を開放することを特徴とする方
法。 - 【請求項２】集積回路への電力の回復と共に集積回路の
第一ノードと第二ノードとの間の選択した相互接続状態
を確立する方法において、第一及び第二強誘電体コンデ
ンサの第一端子へ接続されている駆動ラインへパルスを
印加して前記強誘電体コンデンサの第二端子において異
なった電圧状態を発生させ、前記異なった電圧状態は前
記強誘電体コンデンサ内に前もって設定されている反対
の分極状態の結果として発生されるものであり、前記パ
ルスを前記駆動ラインを介して印加して差動電圧を発生
した後に前記強誘電体コンデンサの前記第二端子におい
て発生される電圧を差動的に増幅し、前記第二端子にお
ける前記差動電圧をソース端子とドレイン端子とを前記
第一ノードと第二ノードとの間に接続させている第一及
び第二の反対の導電型の電解効果トランジスタのそれぞ
れのゲート端子へ印加し、その際に前記差動電圧の第一
状態が前記トランジスタをターンオンして前記第一ノー
ドと第二ノードとを接続し且つ前記差動電圧の第二状態
が前記トランジスタをターンオフして前記第一ノードと
第二ノードとの間の接続を開放することを特徴とする方
法。 - 【請求項３】集積回路の第一ノードと第二ノードとを選
択的に接続する書込み可能不揮発性相互接続回路におい
て、各々が第一端子と第二端子とを具備する第一及び第
二強誘電体コンデンサ、前記強誘電体コンデンサの各々
の第一端子へ接続されている駆動ライン、前記強誘電体
コンデンサの第二端子へそれぞれ接続されている第一及
び第二プログラミングノード、制御入力端において制御
信号を受取ると前記第一ノードと第二ノードとを接続す
るゲート回路、前記強誘電体コンデンサの前記第二端子
へそれぞれ接続されている第一及び第二差動入力端を持
った交差結合型増幅器、を有しており、前記増幅器は、
その入力端における与えられた電圧状態に応答してその
出力端において前記制御信号を発生し且つその出力端を
前記ゲート回路の制御入力端へ接続していることを特徴
とする書込み可能不揮発性相互接続回路。 - 【請求項４】集積回路の第一ノードと第二ノードとを選
択的に接続するための書込み可能不揮発性相互接続回路
において、各々が第一端子と第二端子とを持った第一及
び第二強誘電体コンデンサ、前記強誘電体コンデンサの
各々の第一端子へ接続した駆動ライン、前記強誘電体コ
ンデンサの第二端子へそれぞれ接続された第一及び第二
プログラミングノード、前記第一ノードと第二ノードと
の間に接続されたソース端子とドレイン端子とを持った
Ｐチャンネル電解効果トランジスタ、前記第一ノードと
第二ノードとの間に接続されたソース端子とドレイン端
子とを持ったＮチャンネル電界効果トランジスタ、第一
及び第二差動入力端及び第一及び第二差動出力端を持っ
た交差結合型増幅器、を有しており、前記第一及び第二
差動入力端は前記強誘電体コンデンサの第二端子へそれ
ぞれ接続されており、前記第一及び第二差動出力端は前
記Ｐチャンネル及びＮチャンネルトランジスタのそれぞ
れのゲート端子へ接続されていることを特徴とする書込
み可能不揮発性相互接続回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/405,431 US4974204A (en) | 1989-08-28 | 1989-08-28 | Non-volatile programmable interconnection circuit |
| US405,431 | 1989-08-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03150796A JPH03150796A (ja) | 1991-06-27 |
| JP3092933B2 true JP3092933B2 (ja) | 2000-09-25 |
Family
ID=23603675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22267090A Expired - Fee Related JP3092933B2 (ja) | 1989-08-28 | 1990-08-27 | 不揮発性書込み可能相互接続回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4974204A (ja) |
| EP (1) | EP0415221B1 (ja) |
| JP (1) | JP3092933B2 (ja) |
| KR (1) | KR0166969B1 (ja) |
| AU (1) | AU6134790A (ja) |
| DE (1) | DE69027490T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5273927A (en) * | 1990-12-03 | 1993-12-28 | Micron Technology, Inc. | Method of making a ferroelectric capacitor and forming local interconnect |
| US5119154A (en) * | 1990-12-03 | 1992-06-02 | Micron Technology, Inc. | Ferroelectric capacitor and method for forming local interconnect |
| US5218566A (en) * | 1991-08-15 | 1993-06-08 | National Semiconductor Corporation | Dynamic adjusting reference voltage for ferroelectric circuits |
| US5198706A (en) * | 1991-10-15 | 1993-03-30 | National Semiconductor | Ferroelectric programming cell for configurable logic |
| US5523964A (en) * | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
| US5539279A (en) * | 1993-06-23 | 1996-07-23 | Hitachi, Ltd. | Ferroelectric memory |
| JP3278981B2 (ja) * | 1993-06-23 | 2002-04-30 | 株式会社日立製作所 | 半導体メモリ |
| US5495437A (en) * | 1994-07-05 | 1996-02-27 | Motorola, Inc. | Non-volatile RAM transferring data between ferro-electric capacitors and a memory cell |
| US5487030A (en) * | 1994-08-26 | 1996-01-23 | Hughes Aircraft Company | Ferroelectric interruptible read memory |
| JP3672954B2 (ja) * | 1994-12-26 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5592411A (en) * | 1995-11-02 | 1997-01-07 | Motorola, Inc. | Non-volatile register and method for accessing data therein |
| US6078179A (en) * | 1997-04-24 | 2000-06-20 | Dkl International, Inc. | Selective polarization matching filter for triggering and maximizing rapid dielectrokinesis response |
| JP4064599B2 (ja) | 2000-04-24 | 2008-03-19 | 沖電気工業株式会社 | 不揮発性半導体スイッチ回路 |
| US6876226B2 (en) * | 2003-02-24 | 2005-04-05 | Nokia Corporation | Integrated digital circuit |
Family Cites Families (4)
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|---|---|---|---|---|
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| US4713792A (en) * | 1985-06-06 | 1987-12-15 | Altera Corporation | Programmable macrocell using eprom or eeprom transistors for architecture control in programmable logic circuits |
| US4853893A (en) * | 1987-07-02 | 1989-08-01 | Ramtron Corporation | Data storage device and method of using a ferroelectric capacitance divider |
| US4809225A (en) * | 1987-07-02 | 1989-02-28 | Ramtron Corporation | Memory cell with volatile and non-volatile portions having ferroelectric capacitors |
-
1989
- 1989-08-28 US US07/405,431 patent/US4974204A/en not_active Expired - Lifetime
-
1990
- 1990-08-20 DE DE69027490T patent/DE69027490T2/de not_active Expired - Fee Related
- 1990-08-20 EP EP90115905A patent/EP0415221B1/en not_active Expired - Lifetime
- 1990-08-27 AU AU61347/90A patent/AU6134790A/en not_active Abandoned
- 1990-08-27 KR KR1019900013217A patent/KR0166969B1/ko not_active IP Right Cessation
- 1990-08-27 JP JP22267090A patent/JP3092933B2/ja not_active Expired - Fee Related
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| AU6134790A (en) | 1991-02-28 |
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| KR910005450A (ko) | 1991-03-30 |
| US4974204A (en) | 1990-11-27 |
| EP0415221A2 (en) | 1991-03-06 |
| EP0415221B1 (en) | 1996-06-19 |
| EP0415221A3 (en) | 1993-01-13 |
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