KR0166969B1 - 비-휘발성이며 프로그램 가능한 상호접속 회로 - Google Patents

비-휘발성이며 프로그램 가능한 상호접속 회로 Download PDF

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Abstract

내용 없음.

Description

비-휘발성이며 프로그램 가능한 상호접속 회로
제1도는 인가전압에 의한 강유전성 캐패시터의 극성을 예시하는 히스테리시스 곡선도.
제2도는 본 발명에 따르며 비-휘발성이고 프로그램 가능한 상호접속 회로의 개략도.
제3도는 본 발명의 프로그램 동작을 예시하는 한 그룹의 파형도.
제4도는 본 발명의 회로에 대한 프로그램된 상태의 복원을 예시하는 한 그룹의 파형도.
제5도는 비-휘발성 상호접속 회로를 프로그램하는 데코더를 지니는 게이트 어레이인 집적 회로를 예시하는 개략도.
[발명의 분야]
본 발명은 비-휘발성 회로에 관한 것으로 특히, 게이트 어레이와 같은 집적 회로의 노드 사이에 선택된 접속을 설정하는데 사용되는 비-휘발성 회로에 관한 것이다.
[발명의 배경]
게이트 어레이 회로인 응용 전용 집적 회로(application specific integrated circuit, 이하 ASIC라 한다)는 집적 회로의 상업적 응용에 대하여 중요한 기술이 되었다. 이러한 기술에 대한 기본 경제의 정당화는 집적 회로가 선택될 수 있으며 상호 접속될 수 있는 유일한 구성이나 자유로운 구성의 표준 셀에 접속된 표준 회로 어레이를 사용함으로써 보다 용이하게 설계될 수 있다는 점이다. 결과로서, 집적 회로에 대한 전용 설계 프로세스로 인해 표준 회로나 셀의 특수한 상호 접속이 한정된다. 이는 종종 제조 단계에 있어 상기 디바이스의 여러 회로를 상호 접속하는 유일한 최종 금속 층을 설계함으로써 행해진다. 그러나, 그러한 공정으로 인해, 선택된 특수한 설계는 그러한 회로에 대하여 고정된다. 즉, 상기 선택된 설계는 변경될 수 있다. 신규한 설계는 기존의 부분에 변화를 주기보다는 오히려 신규한 부분에 이행되어야 한다.
본 발명은 집적 회로의 회로 노드 사이에서 개방 또는 폐쇄되는 선택된 상호 접속을 설정하는 방법에 관한 것이다. 이러한 상호 접속은 프로그램 가능한 방식으로 설정됨으로 해서, 전체회로의 준비가 상호 접속을 형성하도록 마스크 층을 물리적으로 적용하고 그러한 층을 에칭함으로써 행해지기보다는 오히려 프로그래밍 신호를 수신함에 따라 행해진다. 또한, 본 발명은 프로그램 가능성이 비-휘발성이므로해서, 프로그램된 회로의 상태가 전력손실에 영향을 주지 않는다는 점을 제공하는 것이다. 따라서 본 발명에 따르면, 표준 회로는 프로그래밍 신호의 인가에 의하여 단지 유일한 설계로 변환될 수 있다. 더우기, 상기 설계에 있어 어떠한 변화라도 프로그램된 상호 접속을 변경함으로써 이행될 수 있다. 따라서, 본 발명은 표준 회로를 지닌 접속회로에 대한 설계 및 재 설계 비용을 감소시킨다.
[발명의 요약]
본 발명의 선택된 실시예는 집적 회로의 제1 및 제2 노드를 모두 선택적으로 접속하며 비-휘발성이며 프로그램 가능한 상호 접속회로이다. 상기 사호 접속 회로는 제1 및 제2 단자를 각기 지니는 제1 및 제2 강유전성 캐패시터를 포함한다. 구동 라인은 강유전성 캐패시터 각각의 제1 단자에 접속된다. 상기 회로는 상기 강유전성 캐패시터의 제2 단자에 각각 접속된 제1 및 제2 프로그램 노드와 함께 제공된다. p-채널 전계효과 트랜지스터는 제1 및 제2 노드 사이에 접속된 상기 p-채널 전계효과 트랜지스터의 소오스 및 드레인 단자를 지닌다. n-채널 전계효과 트랜지스터는 상기 제1 및 제2 노드 사이에 또한 접속된 상기 n-채널 전계효과 트랜지스터의 소오스 및 드레인 단자를 지닌다. 제1 및 제2 차동 입력을 지니는 교차연결된 증폭기가 제공되어, 상기 교차 연결된 증폭기로부터 제1 및 제2 차동 출력을 발생시킨다. 상기 제1 및 제2 차동 입력은 상기 강유전성 캐패시터의 제2 단자에 각기 접속된다. 상기 제1 및 제2 차동 출력은 상기 p-채널 및 n-채널 트랜지스터의 게이트 단자에 각각 접속된다.
본 발명의 방법에 따르면, 선택된 데이터 상태는 차동신호로서 프로그램 노드에 입력된다. 고(high) 레벨 상태 및 저(low) 레벨 상태를 모두 지니는 구동 신호는 상기 제1 및 제2 강유전성 캐패시터에서 제1 및 제2 극성 상태를 각각 설정하도록 구동 라인에 입력된다. 마찬가지로, 프로그램 전압은 교차 연결된 증폭기의 상태를 세트시키며, 상기 교차 연결된 증폭기는 상기 집적 회로의 제1 및 제2 노드 사이에서 개방 또는 폐쇄된 접속중 어느 한 접속을 설정하도록 p-채널 및 n-채널 트랜지스터를 구동하는 차동 출력을 지닌다. 이러한 상태는 전력이 상기 회로에 공급되거나 상기 프로그램 스테이터스(status)가 변화되지 않은 동안에 대하여, 사실상 남는다. 상기 집적 회로에 대한 전력 손실에 따라, 상기 p-채널 및 n-채널 트랜지스터에 대한 게이트 제어 신호는 상실되고 필요한 회로 접속은 더 이상 설정되지 않는다. 그러나, 상기 필요한 상호 접속의 상태는 상기 강유전성 캐패시터에 내재하는 정보에 따라 유지된다. 상기 집적 회로에 대한 전력 복원에 따라, 펄스 구동 신호는 상기 캐패시터의 제2 단자에 프로그램용으로 전압 상태를 설정하도록 상기 제1 및 제2 강유전성 캐패시터에 인가된다. 상기 교차 연결된 증폭기는 상이한 전압을 검출하고, 상기 p-채널 및 n-채널 트랜지스터를 구동시켜 상기 집적 회로의 제1 및 제2 노드 사이에서 프로그램된 상호 접속 상태를 다시 설정하도록 해당하는 차동 출력을 발생시킨다.
본 발명의 보다 완전한 이해 및 본 발명의 잇점을 위하여, 첨부된 도면과 연관지어 본 발명을 상세히 기술하면 다음과 같다.
강유전성 캐패시터가 전자 회로에 있어 메모리 요소로서 제공될 수 있다는 것이 오래전부터 인식되어 왔다. 강유전성 캐패시터의 초기 출원은 Anderson에게 허여된 미합중국 특허 제 2,695,396 호에 도시되어 있다. 메모리 저장용 강유전성 요소의 사용을 도시하는 부가적인 특허는 Brody에게 허여된 미합중국 특허 제 4,144,591 호, Cook에게 허여된 미합중국 특허 제 4,149,301 호 및 Brody에게 허여된 미합중국 제 4,360,896 호를 포함한다. 강유전성 캐패시터는 이 캐피시터에 내재하는 국성상태의 기능으로서 정보를 저장한다. 강유전성 캐패시터는 어느 철을 함유하는 재료를 반드시 포함할 필요는 없으나, 상기 강유전성 캐패시터의 동작이 자성 재료의 동작과 유사하기 때문에 그러한 식으로 명명된다. 상기 강유전성 캐패시터의 극성은 자석의 N극 및 S극과 매우 유사하다.
지금부터 제1도를 참조하면, 강유전성 캐패시터의 극성을 예시하는 히스테리시스 곡선이 도시되어 있다. 수평 파라메타는 상기 강유전성 캐패시터에 인가되는 전계(electric field)이다. 이는 볼트/㎝로 측정된다. 수직축은 마이크로 쿨롬/㎠로 표시된 상기 디바이스의 결과적인 극성상태이다. 제로(0)로 인가된 전계에 대하여, 세가지 극성상태가 표시된다. 이들은 P(1), P(0) 및 P(S)로서 도시되어 있다. 양(+) 및 음(-)의 전계가 강유전성 캐패시터에 인가됨에 따라, 결과적인 극성은 제1도에 도시된 히스테리시스 곡선에 의하여 예시된다. 상기 곡선에 대한 이동은 화살표에 의하여 도시된 반 시간방향으로 행해진다.
양(+)의 전계가 강유전성 캐패시터에 인가되는 경우, 결과적인 극성도 유사하게 양(+)으로 할당되고 이는 상측의 우수 상한에서 상기 히스테리시스 곡선을 따른 이동으로 나타난다. 상기 양(+)의 전계가 제로(0)로 귀환하도록 허용되는 경우, 결과적인 극성은 P(0)로 할당된다. 음(-)의 전계가 상기 강유전성 캐패시터 양단에 인가되는 경우, 상기 히스테리시스 곡선에 따른 이동은 하측의 좌수 상한에 대하여 반 시계방향이다. 상기 음(-)의 전계가 제로(0)로 복귀하도록 허용되는 경우, 결과적인 극성은 P(1)로 표시된다. 제1도에 도시된 히스테리시스 곡선은 본 발명의 회로 동작을 이해하는데 유용하다.
지금부터 제2도를 참조하면, 본 발명에 따른 프로그램 가능한 상호 접속 회로(10)가 예시되어 있다. 상기 회로(10)는 강유전성 캐패시터(12, 14)를 포함하며 상기 강유전성 캐패시터(12, 14)는 구동 라인(16)에 접속된 상기 강유전성 캐패시터(12, 14)의 제1단자를 각각 지닌다. 캐패시터(12)의 제2 단자는 프로그램 노드(18)에 접속된다. 캐패시터(14)의 제2 단자는 반전 프로그램 노드(20)에 접속된다. 상기 노드(18, 20)는 반전 신호를 수신한다.
캐패시터(26)는 상기 노드(18) 및 회로 접지부사이에 접속되고 캐패시터(28)는 노드(20) 및 회로 접지부 사이에 접속된다. 상기 캐패시터(26, 28)는 상기 노드(18, 20)와 합체되는 기생 캐패시턴스인 것이 바람직하다.
상기 프로그램 노드(18)는 반전형 증폭기(30)의 입력에 접속되고 상기 반전 프로그램 노드(20)는 반전형 증폭기(32)의 입력에 접속된다. 함께 제공된 증폭기(30, 32)는 타 증폭기의 출력에 접속된 한 증폭기에의 입력을 지니는 교차 연결된 증폭기를 구성한다. 따라서, 이들 증폭기는 상기 노드(18, 20)를 상반되는 전압상태로 구동시킨다.
증폭기(30)의 출력은 n-채널 전계효과 트랜지스터(38)의 게이트 단자에 접속된다. 트랜지스터(38)의 소오스 및 드레인은 집적 회로 노드(40, 42) 사이에 접속된다.
증폭기(32)의 출력은 트랜지스터(44)의 게이트 단자에 접속되고, 상기 트랜지스터(44)는 노드(40, 42) 사이에 접속된 상기 트랜지스터(44)의 소오스 및 드레인 단자를 지닌다.
제1도 내지 제4도를 참조하여 본 발명의 동작을 기술하면 다음과 같다. 본 발명의 목적은 상기 노드(40, 42) 사이에 접속 또는 개방 회로중 한 회로를 제공하는 것이다. 상술된 바와같이, 이들이 게이트 어레이와 같은 집적 회로에 있을 경우 표준 게이트 어레이로부터 독특한 제품을 만들어 내는데 필요한 주문 제조를 제공할 수 있다. 또한, 선택된 노드의 접속은 다른 프로그램 가능한 회로에 적용할 수 있다.
본 발명의 동작에 있어서, 제1 단계는 상기 회로(10)에 대하여 프로그램된 상태를 설정하는 것이다. 이는 상기 단자(18, 20)에 데이터 신호를 인가함으로써 행해진다. 이는 상기 노드(18, 20)가 상반되는 전압 상태로 구동되도록 차동 신호로서 인가된다. 본 발명의 선택된 실시예에 있어서, 동작 전압은 제로(0) 및 +5 볼트이다. 이들의 프로그램 전압이 상기 노드(18, 20)에 인가되는 경우, 상기 노드(18, 20)에 인가되는 프로그램 전압은 상기 교차 연결된 증폭기의 상태를 세트하도록 제공되는데, 상기 교차 연결된 증폭기는 증폭기(30, 32)를 포함한다. 예를 들면, 고 전압 상태가 노드(18)에 인가되고 저 전압 상태가 노드(20)에 인가되는 경우, 노드(18)에 인가된 고 전압 상태가 증폭기(30)로부터 발생되고 노드(20)에 인가된 저 전압에 해당하는 저 전압 출력을 발생시킨다. 노드(20)에 인가된 이러한 저 전압은 증폭기(32)의 출력을 노드(18)에 인가된 전압에 해당하는 고 전압 상태로 구동하도록 제공된다. 따라서, 증폭기(30, 32)를 포함하는 교차 연결된 증폭기는 두가지 가능한 상태중 제1 상태로 세트된다. 노드(18, 20)에 인가되는 전압이 반전되는 경우, 상기 증폭기(30, 32)의 상태도 유사하게 반전된다. 상기 회로(10)가 상기 기술된 제1 상태에 있는 경우, 트랜지스터(38, 34)는 모두 턴 오프됨으로써, 상기 노드(40, 42) 사이에 개방 회로를 제공한다. 상기 프로그램 노드에 인가되는 전압이 반전되는 경우, 상기 회로(10)가 제2 상태로 세트됨에 있어, 상기 트랜지스터(44, 38)는 턴온됨으로써, 상기 노드(40, 42)를 접속시킨다.
강유전성 캐패시터(12, 14)가 상기 회로(10)에 비-휘발성 메모리 저장을 제공한다. 따라서, 상기 회로(10)를 포함하는 집적 회로가 상기 회로(10)에 인가되며 유한한 전력을 지니는 경우, 상기 노드(40, 42) 사이에 필요한 상호 접속상태가 상실되지 않는다. 상기 상호 접속 상태는 상기 강유전성 캐패시터(12, 14)에 저장되는 반전 극성의 조합에 의하여 저장된다. 이러한 저장은 제1도, 제2도, 및 제3도에 도시된 바와같이 수행된다. 상기 프로그램 전압이 상기 노드(18, 20)에 설정되어지고, 본 예에 있어 상기 노드(18)가 고 전압으로 설정되어지며 상기 노드(20)가 저 전압으로 설정되어진 후에, 구동 라인 신호는 제3도에 라인(16)으로 도시된 바와 같이, 인가된다. 이는 고 전압 펄스(+5 볼트) 다음에 저 전압으로 된다. 상기 구동 라인 신호의 고 전압 부분동안, 상기 강유전성 캐패시터(14) 양단에 걸린 완전 전압 강하가 설정된다. 이로 인해 상기 캐패시터(14)가 제1도에 도시된 바와같이 P(0) 극성 상태로 세트된다. 상기 구동 라인(16)상에 인가된 전압이 고 전압이지만, 상기 강유전성 캐패시터(12) 양단에 인가되는 어떠한 정미(正味) 전압도 없다. 상기 구동 라인(16)이 저 전압 상태로 전압강하하는 경우, 상기 강유전성 캐패시터(12) 양단에 인가되는 음(-) 전압이 있다. 이는 제1도에 도시된 바와 같이 P(1)이도록 상기 캐패시터(12)의 극성 상태를 세트시킨다. 따라서, 상기 캐패시터(12, 14)의 극성을 띠는 단계는 상기 캐패시터(12, 14)에서 반전 극성 상태를 설정한다. 상기 회로(10)에 대한 전력 손실에 따라, 이들 극성 상태는 변화되지 않거나 상실되지 않는다.
지금부터 제1도, 제2도 및 제4도를 참조하면, 상기 회로(10)에 대한 전력 왜곡에 따라 본 발명의 동작이 예시되어 있다. 제4도에 도시된 바와 같이 전력 복원을 검출함에 따라 상기 구동 라인(16)에 펄스가 인가된다. 이러한 펄스는 상기 캐패시터(12, 14)를 거쳐 정미 충전 시프트를 야기시킨다. 그러나, 시프트된 충전 진폭은 상기 캐패시터에 저장되는 극성 상태에 의존한다. P(1) 극성 상태가 상기 노드(18)에 접속된 강유전성 캐패시터(12)에 저장되는 경우, 제1도에 도시된 히스테리시스 곡선에 따른 증가된 이동으로 인해 보다 큰 충전 전이가 있다. 상기 강유전성 캐패시터(14)는 P(0) 극성 상태를 지니며, 양(+) 구동 펄스를 인가한 결과로서, 상기 캐패시터 양단에 단지 작은 정미 충전 전이만이 있다. 이는 제4도의 하부 파형도에 도시되어 있다. 이는 제4도의 하부 파형도에 도시되어 있다. 상기 캐패시터(12, 14)로부터 전이된 충전은 캐패시터(26, 28)상에 인가되는 전압을 설정하도록 제공된다. 캐패시터(26, 28)는 비교적 작으며 상기 집적 회로 요소의 기생 효과에 기인한다. 전이된 충전 양은 해당하는 전압 진폭을 발생시킨다. 따라서, 노드(18, 20)상에 설정된 상이한 전압이 있다. 상기 교차 연결된 증폭기(30, 32)는 이들 전압차를 증폭하여, 상기 노드(18, 20)를 상기 가능한 전압 +5 및 접지 전압으로 구동하도록 제공된다. 본 예에 대하여, 상기 노드(18)는 상기 구동라인(16)에 펄스가 인가된 다음에 상기 노드(20)보다 약간 더 높은 전압을 지닌다. 노드(18)에 걸린 약간 더 높은 전압은 상기 증폭기(30)의 출력을 약간 더 낮은 전압으로 구동시키는 경향이 있으며 상기 약간 더 낮은 전압으로 구동된 출력으로 인해 상기 증폭기(32)가 이후에 노드(18)에 인가되는 전압을 증가시킨다. 이러한 피드백 효과로 인해 상기 노드(18, 20)가 상반되는 전압 상태로 빠르게 스탭(snap) 동작된다. 이는 수직 대시 라인을 따라 제4도에 예시되어 있다. 최고치 전압이 노드(18, 20)상에 다시 설정되고 라인(16)이 접지로 복귀된 경우, 상술된 동일한 극성은 상기 강유전성 캐패시터(12, 14)에서 예비 극성 상태를 다시 설정하도록 동작한다.
제5도를 참조하면, 게이트 어레이 회로(50)는 유일한 회로를 한정하는 프로그램된 상호 접속을 설정하도록 본 발명의 회로(10)를 복수개로 합체할 수 있다. 상기 회로의 한정은 직렬 데이터 신호를 데코더(52)에 입력시킴으로써 제공될 수 있다. 상호 접속 데이터는 데코딩되어 상기 회로(10) 각각에 제공된다. 따라서, 본 발명의 회로(10)를 사용하는 게이트 어레이 회로(50)는 프로그래밍 신호를 인가함으로써만 제작될 수 있다. 더우기, 상기 회로에 대한 수정은 프로그램 변화 명령을 인가함으로써 용이하게 제작될 수 있다. 선택적으로는, 각각의 회로(10)는 각각의 셀이 동적(dynamic)이나 정적(static) RAM 메모리에서 어드레스되는 동일한 방식으로 게이트 어레이내에서 어드레스될 수 있다.

Claims (3)

  1. 집적 회로의 제1 및 제2 노드(40, 42)를 선택적으로 접속시키는 비-휘발성 상호 접속 회로(10)를 동작시키는 방법에 있어서, 제1 및 제2 강유전성 캐패시터(12, 14)의 각 제1 단자에 접속된 제1 및 제2 프로그램 노드(프로그램 노드, 프로그램 노드)를 차동 전압 상태로 구동시키는 단계; 상기 강유전성 캐패시터(12, 14)의 제2 단자에 접속된 구동 라인(16)에 고 전압 상태 및 저 전압 상태를 인가하여 상기 강유전성 캐패시터(12, 14)에 상반되는 극성 상태를 세트시키는 단계; 상기 강유전성 캐패시터(12, 14)에 시트된 상반되는 극성 상태의 결과로서 발생되는 상이한 전압 상태를 상기 강유전성 캐패시터(12, 14)의 제1 단자에 발생시키도록 상기 구동 라인(16)에 펄스를 인가하는 단계; 상기 펄스가 차동 전압을 발생시키도록 상기 구동 라인(16)에 인가된 다음에 상기 강유전성 캐패시터(12, 14)의 제1 단자에 발생된 전압을 차동적으로 증폭하는 단계; 및 상기 제1 및 제2 노드(40, 42)사이에 접속된 소오스 및 드레인 단자를 지니며 상반되는 형태로 된 제1 및 제2 전계효과 트랜지스터(38, 44)의 게이트 단자에, 상기 제1 단자에 발생된 차동 전압을 각각 인가시키는 단계로서, 상기 차동 전압의 제1 상태가 상기 제1 및 제2 노드(40, 42)를 접속시키도록 상기 트랜지스터(38, 44)를 턴온시키고 상기 차동 전압의 제2 상태가 상기 제1 및 제2 노드(40, 42)사이의 접속을 개방시키도록 상기 트랜지스터(38, 44)를 턴 오프시키는 것을 특징으로 하는 단계를 포함하는 비-휘발성 상호 접속 회로의 동작 방법.
  2. 집적 회로의 제1 및 제2 노드(40, 42)를 선택적으로 접속시키는 프로그램 가능한 비-휘발성 상호 접속 회로(10)에 있어서, 제1 및 제2 단자를 각기 지니는 제1 및 제2 강유전성 캐패시터(12, 14); 상기 강유전성 캐패시터(12, 14) 각각의 제1 단자에 접속된 구동라인(16); 상기 강유전성 캐패시터(12, 14)의 제2 단자에 각각 접속된 제1 및 제2 프로그램 노드(프로그램 노드, 프로그램 노드); 제어 입력에서 제어 신호를 수신함에 따라 상기 제1 및 제2 노드(40, 42)를 접속시키는 게이트 회로(38, 44); 및 입력에 인가되는 주어진 전압 상태에 응답하여 출력에 상기 제어 신호를 발생시키도록 상기 강유전성 캐패시터(12, 14)의 제2 단자에 각각 접속된 제1 및 제2 차동 입력을 지니며 상기 게이트 회로(38, 44)의 제어 입력에 접속된 출력을 지니는 교차 연결된 증폭기(30, 32)를 포함하는 프로그램 가능한 비휘발성 상호 접속 회로(10).
  3. 집적 회로의 제1 및 제2 노드(40, 42)를 선택적으로 접속시키는 프로그램 가능한 비휘발성 상호 접속 회로(10)에 있어서, 제1 및 제2 단자를 각기 지니는 제1 및 제2 강유전성 캐패시터(12, 14); 상기 강유전성 캐패시터(12, 14) 각각의 제1 단자에 접속된 구동라인(16); 상기 강유전성 캐패시터(12, 14)의 제2 단자에 각각 접속된 제1 및 제2 프로그램 노드(프로그램 노드, 프로그램 노드); 상기 제1 및 제2 노드(40, 42) 사이에 접속된 소오스 및 드레인 단자를 지니는 p-채널 전계효과 트랜지스터(44); 상기 제1 및 제2 노드(40, 42) 사이에 접속된 소오스 및 드레인 단자를 지니는 n-채널 전계효과 트랜지스터(38); 상기 강유전성 캐패시터(12, 14)의 제2 단자에 각각 접속된 제1 및 제2 차동 입력 및 상기 n-채널 및 p-채널 트랜지스터의 게이트 단자에 각각 접속된 제1 및 제2 차동 출력을 지니는 교차 연결된 증폭기(30, 32)를 포함하는 프로그램 가능한 비휘발성 상호 접속 회로(10).
KR1019900013217A 1989-08-28 1990-08-27 비-휘발성이며 프로그램 가능한 상호접속 회로 KR0166969B1 (ko)

Applications Claiming Priority (3)

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