JPH0319516A - 電圧リミッタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の初用分野 本発明は、電圧クランプ回路に関し、特に高電流が扱え
るＣＭＯＳ　（相補型金属酸化膜半導体）技術を用いた
電圧クランプ回路に関する．Ｂ，従来の技術及びその課
題 ＣＭＯＳ回路は従来からよく知られている．たとえば米
国特許第４５３２４３９号（１９８３年９月２日出願）
は、直列接続のＰチャネル素子とＮチャネル素子のドレ
インが、水晶発振子を通してそれぞれのゲート電極に接
続されてヒステリシス特性を与える論理回路について説
明している．米国特許第４０２４４　１　８号（１　９
７６年２月４日出願）は、極性が逆の２個のダイ才一ド
を直列に接続した形で入力と出力との間で帰還を行うＣ
ＭＯＳインバータについて説明している．米国特許第４
２５１７３９号（１９７７年９月２０日出願）は，ゲー
ト信号を受信するためのゲート回路と、構造が単純で，
消費電力の低減に寄与し，少なくとも１ｌＷの入力に接
続されたメモリとを持つＣＭＯＳ入力回路について説明
している． 米国特許第４５７　１　５０４号（１９８３年ＩＯ月ｌ
９日出願｝は、素子数を減らし、きわめて良好なヒステ
リシス特性を示すＣＭＯＳシュミッタ・トリガ回路につ
いて説明している．米国特許第３８０９９２６号＋１　
９７３年３月２８日出願）に示されているＣＭＯＳウィ
ンドウ横出回路では、ＰチャネルとＮチャネルの２個の
素子が直列に接続され、それぞれのドレインがインバー
タを通してＰチャネル素子の制御電極に接続される． 米国特許第４３１４１６７号は，入力端子と出力端子と
の間に減圧抵抗器を接続したＮチャネルＣＭＯＳトラン
ジスタを用いる電圧クランプ回路を示している． 本発明の目的は、電界効果トランジスタと半導体基板（
または半導体チップ）の表面積のいずれも小さい素子を
用い、高電流を扱えて電圧安定付が高く，消費電力が極
めて小さく特に歩留りと信頼性を向上させるためにＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）に
使用するのに適した，簡素な電圧クランプ回路を提供す
ることにある． Ｃ．課題を解決するための手段 本発明により、第１と第２の電位基準点が有り、第１と
第２の電位基準点の間に第１と第２のトランジスタが直
列に配置された電圧源を含む電圧クランプ回路が提供さ
れる．両トランジスタに共通の点から第１のトランジス
タの制！ｌ電極へ第１の制御手段が、第１と第２のトラ
ンジスタに共通の点から第２のトランジスタの制御電極
へ第２の制御手段がそれぞれ接続され、第２の制御手段
は、第１と第２の制御手段が異なる制ｔａｉａ圧レベル
で付勢されるように，第１の制御手段とは異なる特性を
示す． 本発明の実施例により、クランプ回路に含まれるＰチャ
ネル・トランジスタは、電圧源の第１の電位基準点と第
２の電位基準点との間で，Ｎチャネル・トランジスタと
直列に配置される．両トランジスタに共通の点からＰチ
ャネル・トランジスタのｉ１）＠電極へは，第１のイン
バータの入力が共通の点に，第１のインバータの出力が
第２のインバータの入力にそれぞれ接続されるように、
第１と第２のインバータが接続され，第２のインバータ
の出力が，Ｐチャネル・トランジスタの制＠電極に接続
される．両トランジスタに共通の点からＮチャネル・ト
ランジスタの制御電極へは、第３と第４のインバータが
接続されて．第３のインバータの入力が共通点に、第３
のインバータの出力が第４のインバータの入力にそれぞ
れ接続され，第４のインバータの出力がＮチャネル・ト
ランジスタの制ｌＩＩ電極に接続される．第１と第３の
インバータは，スイッヂング・ポイントが宣なるように
設計される． 以下、本発明の作用とともに実施例を説明する． Ｄ．実施例 第１の導電型と第２の導？ｆｔ型のトランジスタが第１
と第２の電位基準点の間に直列に接続された電圧クラン
プ回路が提供される．両トランジスタに共通の点から、
第１の導ｉ型のトランジスタのＩｌｌ御電極へ、第１の
インバータを含む第１の制御手段が接続され、２つのト
ランジスタに共通の点から、第２の導電型のトランジス
タの制ｌ！ｌ＃１Ｉｊへ、第２のインバータを含む第２
の制御手段が接続され、第Ｉと第２のインバータが，異
なるスイッチング・ポイントを持つ． 第１図は、本発明の電圧クランプ回路のＣＭＯＳ技術に
よる実施例を示す回路図である．この回路は、対角線を
引いた四角形と、四角形の一辺に隣接し、これと平行な
線で表したゲート電極とで示したＰチャネル電界効果ト
ランジスタ，および対角線のない四角形と、四角形に隣
接するゲート１！極とで示したＮチャネル電界効果トラ
ンジスタを持つ． 第１図に示した本発明のＣＭＯＳ電圧クランプ回路は、
入力／出力端子ＮｌおよびＶＤＤと示した電圧源または
電源を含む．この発明は、３．６Ｖの電源でドライブさ
れるサブミクロンのＣＭＯＳ技術によって実施した．実
際には他の電源も使用できる（ＶＤＤ＝５Ｖなど）．Ｐ
チャネル電界効果トランジスタＴＩ）ｌは、端子ＶＤＤ
と入力／出力端子Ｎｌとの間に、Ｎチャネル電界効果ト
ランジスタＴＮＩは，入力／出力端子Ｎｌとグランドな
ど電位基準点との間にそれぞれｔｌｊｊＭされる．トラ
ンジスタＴＰＩとＴＮＩに共通の点は（ノード）Ｎｌと
している． 第１のインバータ１）の入力はノードＮｌに、第２のイ
ンバータＩ２の出力は、ノードＮ２においてＰチャネル
・トランジスタＴＰＩの制御電極にそれぞれ接続され、
第１のインバータ１）の出力は、ノードＮ３において第
２のインバータ■２の入力に接続される．第３のインバ
ータ■３の入力もノードＮｌに，第４のインパータＩ４
の出力はノードＮ４においてＮチャネル・トランジスタ
ＴＮＩの制御電極にそれぞれ接続され、第３のインバー
タＩ３の出力は、ノードＮ５において第４のインバータ
ｌ４の入力に接続される．インバータＩｆ、Ｉ２．Ｉ３
、Ｉ４はそれぞれ、従来からのＣＭＯＳインバータが望
ましく，第１のインバータＩｌのスイッチング・ポイン
トは、第３のインバータＩ３のスイッチング電圧または
入力電圧と大きく異なるように設計される．第１のイン
バータＩ１のスイッチング・ポイントは、第３のインバ
ータＩ３よりも低い電圧が望ましい，第２のインバータ
Ｉ２のスイッチング・ポイントは、第１のインバータＩ
ｔと実質的に同じ電圧が望ましく、第４のインバータ■
４のスイッチング・ポイント６，第３のインバータＩ３
と実質的に同じ電圧が望ましい．第１図の回路のクラン
プ電圧は，この回路およびこれに接続される他の回路の
３種の素子によって決定される． 第１図に示した本発明のＣＭＯＳ電圧クランプ回路の動
作は、第２図を堅照すれば理解しやすい．第２図のグラ
フは、第１図の回路の遷移特性を示す．平衡インバータ
は，これの入力電圧が電源電圧の２分の１すなわち電圧
レベルがＶＤＤ／２に達したときに状態が切り替わるこ
とが知られている．このスイッチング・ポイントは、た
とえばインバータの素子またはトランジスタの幅と長さ
の比を変えることによってシフトすることができる．一
例を挙げると、ＣＭＯＳインバータでは、Ｐチャネル・
トランジスタのチャネル幅を大きくすれば、インバータ
のスイッチング・ポイントは高い入力電圧にシフトする
． 第１図の電圧クランプ回路では，第３のインバータＩ３
と第４のインバータ■４のスイッチング・ポイントを第
１と７１４２のインバータのスイッチング・ポイントよ
りも高い電圧にシフトさせるのが望ましい．ここから７
ｊ４１のインバータ１）は．第３のインバータＩ３より
も低い電圧で付勢されるのが分かる． そこで、第２図に示した参照ウィンドウは、第１のイン
バータ１）と第３のインバータＩ３のスイッチング・ポ
イントによって決定される．ここで注意しておきたいこ
とは、第１のインバータ■ｌと第３のインバータＩ３の
スイッチング・ポイントが近接し゜て設定されていると
，参照ウィンドウは小さくなるということである．また
第２図のグラフから分かるとおり、ノードＮｌのクラン
プ電圧が参照ウィンドウより低いとき、ノードＮ４の電
圧は論理的にＬＯＷであり、Ｎチャネル・トランジスタ
ＴＮＩはオフになる．そしてノードＮ２の電圧もＬＯＷ
であり、Ｐチャネル・トランジスタＴＰＩはオンになる
．これによってノードＮ１のクランプ電圧が参照ウィン
ドゥの方へ引き上げられる．ノードＮ１のクランプ電圧
が参照ウィンドウより高いとき２ノードＮ２の電圧は論
理ＨＩＧＨであり、Ｐチャネル・トランジスタＴＰＩは
オフになる．そしてノードＮ４の電圧もＨＩＧ［１であ
り、Ｎチャネル・トランジスタＴＮＩはオンになる．こ
れによってノードＮｌのクランプ電圧が参明ウィンドウ
の方へ引き下げられる．クランプ電圧が参照ウィンドウ
内であれば、ノードＮ２の電圧はｌ−｛　Ｉ　Ｇ　Ｈ、
ノードＮ４（７）電圧はＬＯＷであり、トランジスタＴ
ＰＩとＴＮＩは両方と６オフになる．ノードＮｌのクラ
ンプ電圧は、理想的には，第１のインバータ１）と第３
のインバータＩ３のスイッヂング・ポイント間の参閃ウ
ィンドウ内にとどまる． 参照ウィンドウのサイズは，入力／出力端子Ｎ１として
電圧クランプ回路に接続される回路（メモリ・アレイな
ど）の動作の耐電圧条件によって決定される．また寄生
コンデンサＣによっても決定される．適正な参照ウィン
ドウ幅を設定するには、かなり注意を要する．参明ウィ
ンドウが狭すぎれば、クランプ回路はクランプ電圧レベ
ルの変化に充分高速に応答することができなくなる．そ
の場合、クランプ電圧は、クランプされていないウィン
ドウの上下の電圧で発振しやすくなる．かかる発振を防
ぐには，帰還インバータ■１、Ｉ２，■３、■４が．Ｎ
ｌでの電圧変化に応答して、ドライブ・トランジスタＴ
ＰＩまたはＴＮＩをオフにする一方、Ｎ１の電圧が参明
ウィンドウ内でなければならない．本発明による電圧ク
ランプ回路の参照ウィンドウ幅は．代表値で数６ミリボ
ルトである，負尚の大きい回路の場合、参明ウィンドウ
のサイズまたは幅を小さくすることができる．参照ウィ
ンドウのサイズは、Ｐチャネル・トランジスタＴＰＩと
Ｎチャネル・トランジスタＴＮＩのサイズにも依存し、
トランジスタのサイズが小さければ，すなわちトランジ
スタ・チャネルの幅と長さの比が小さければ，応答は、
比較的大きなトランジスタより６遅く、よってウィンド
ウを小さくできる．インバータ１）．１２、１３．１４
の素子またはトランジスタのサイズについては、トラン
ジスタＴＰｌ．ＴＮｌの場合と逆のルールが当てはまる
．インバータＩＩ、１２、Ｉ３、■４の幅と長さの比を
大きくとると、応答は速くなり，小さい参照ウィンドウ
を安定性を失わずに維持できる． 直ｉ（１）Ｃ）は，インバータがそのスイクヂング・ポ
イントの近くで動作する場合には，インバータにおいて
消費されること、またＣＭＯＳタイプのインバータにお
レ）ても〆肖費されることが知られている．これがこの
回路で起こるのは，クランプ７ｒ１圧が参明ウィンドウ
に近いときである．消費Ｍ流（ＤＣ）を大幅に低下させ
るためには、この回路が比較的小型のトランジスタまた
は素子を用いるにしても、第１図の電圧クランプ回路は
、これに、第３図に示すようにゲート手段またはサンプ
リング手段とラッチ手段を追加することによって変更す
ることができる．第３図の電圧クランプ回路の素子は，
第１図の電圧クランプ回路の素子と同一または類似のも
のであり，参照符号や文字も同じである．インパータＩ
ｌ．Ｉ２、Ｉ３，Ｉ４は、クロツク・サイクルの検知時
に，クロック・パルスＮ６がＶＤＤであるとき電力を消
費する．そのときインバータＩＩ、■３はノードＮ１か
ら（Ｔ１０とＴｌ２を介して）入力を受け、それぞれの
スイッチング・ポイント付近で動作する．クロック・パ
ルスＮ６がオフになると，インバータはすべてＣＭＯＳ
−杯のレベル（ＶＤＤまたはＧＮＤ）までドライブされ
、インバータ【ｌ、■２、１３．Ｉ４の消費電力はゼロ
になる，ＴＰＩとＴＮＩにとって望ましい状態は、クロ
ック・パルスがＶＤＤであるときに決定される．ＴＮｌ
とＴＰＩは、クロック・パルスが次に立ち上がるまでこ
のような状態にとどまり，その時点で可変になる． 第３図に示すように、本発明による電圧クランプ回路の
インバータＩ１、■２、１３．Ｉ４は、それぞれ従来の
ＣＭＯ　Ｓインバータであり、ＰチャネルとＮチャネル
の電界効果トランジスタが電圧源端子ＶＤＤとグランド
との間に直列に接続されたものである．また第３図の回
路は、入力がノードＮ３すなわちインバータＩ１の出力
に接続された第５のインバータＩ５．および入力がノー
ドＮ５すなわちインバータＩ３の出力に接続された第６
のインバータを含む．インバータ■５、Ｉ６もそれぞれ
ＣＭＯＳインバータと示している．ノードＮｌと第１の
インバータＩｆの入力との間には第１の転送ゲートまた
は遷移ゲートＴ１０が、ノードＮｌと第３のインバータ
■３の入力との間には第２の転送ゲートまたは遷移ゲー
トＴ１２が、第５のインバータＩ５の出力と第１のイン
バータ１）の入力との間には第３の転送ゲートまたは遷
移ゲートＴ１４が、そして第６のインバータ■６の出力
と第３のインバータ■３の入力との間には第４の転送ゲ
ートまたは遷移ゲー｝　１”　１　６が配置されている
．転送ゲートＴＩＯ、ＴＩ２、Ｔｉ４、Ｔｌ６はそれぞ
れ、並列に配置された従来のＰチャネルおよびＮチャネ
ルの電界効果トランジスタを含む．転送ゲートＴＩＯ．
ＴＩ２、Ｔｌ４、Ｔｌ６に制御電圧を印加するために、
クロック・パルス端子（ノード）Ｎ６が、このノードに
入力、ノードＮ７に出力を６つ第７のインバータＩ７と
ともに追加される．第７のインバータＩ７もＣＭＯＳタ
イプとしてよい．第３図に示した本発明による電圧クラ
ンプ回路の実施例は、第Ｉ図に示した回路と似ているが
、第１の変形箇所として，第１の転送ゲートＴＩＯと第
２の転送ゲートＴｌ２は，限られた時間内すなわちクロ
ック・パルス（Ｎ６）がＶＤＤであるときを除いて、第
１のインバータ■１と第３のインバークＩ３の入力に電
圧Ｎｌが印加されないように配置される．また第２の変
形箇所として、第１のラッチＬＬと第２のラッチＬ２が
形成される．これらのラッヂは、ノードＮ３とノードＮ
５のそれぞれから｛得られた電圧を格納し、クロツク・
バルスＮ６がＧＮＤであるときにＶＤＤレベルまたはＧ
ＮＤレベル一杯まで増幅する．第１のラッチＬ１は，第
３の転送ゲートＴ１４によって完全に接続されたときは
第１のインバータＩＩと？５５のインバータ■５を含み
、第２のラッチＬ２は，転送ゲート’Ｉ’　１　６によ
って完全に接続されたときは第：３のインバータＩ３と
第６のインバータＩ６を含む． 第３図の回路のインバークＩｔと１３は、第２図のグラ
フに示した所望の参閃・クィンドゥを得るためには，第
１図のインバータ１）．１３と同じようにスイッチング
・ポイントが調整されなければならない． 第３図に示した本発明によるＣＭＯＳ電圧クランプ回路
の動作は、基本的には第１図に示した電圧クランプ回路
の動作と似ているが、サンブリンクよたはゲート機能お
よびラッチ機能を付加した点が異なる．これらの機能は
、本発明による電圧クランプ回路においてＤＣ消費電カ
を大幅に低下させるための６のである．第３図の回路が
動作面で６物理面で６第１図の回路と実質的に類似する
のは、特に端子Ｎ６のクロック・パルスがＨＩＧＨすな
わち論理ｌのときである．端子Ｎ６が高電圧のとき，ノ
ードＮ６はＨ　Ｔ　Ｇ　ｆＩでノードＮ７はＬＯＷ、そ
の結果、転送ゲートＴＩＯとＴｌ２はオンになり、転送
ゲートＴ１４と７１６はオフになる．ゲートＴｌ４とＴ
１６がオフになると、ラッチＬｌとＬ２は解除され，ゲ
ートＴ１０とＴ１２がオンになると、ノードＮｌの電圧
は第１のインバータＩ１と第３のインバータ■３のそれ
ぞれに印加される．したがって第３図の回路は，この状
態では第１図の回路と同様である．ただしこの状態で、
ノードＮｌのクランプ電厘がインバータＩｌ、■３のス
イッチング・ポイントに近い結果消費され得るＤＣ電力
を最小にするかゼロにするために，端子ＣＰのクロック
・パルスは低電圧すなわち論理０に切り替えられて５転
送ゲートＴＩＯ、ＴＩ２が才７　ｉ．ｍ、転送ゲート１
’ｌ４．Ｔ１６がオンにされる．ゲートＴＩＯ、ＴＩ２
がオフになると、ノードＮｌのクランプ電圧は、第１の
インバータＩ　ｌ’と第３のインパータ■３の入力に印
加されなくなるが、転送ゲート１４，Ｔｌ６がオンにな
ると、第１のインバータＩｌと第５のインバータＩ５が
接続されてラッチＬｌが形成され、第３のインバータＩ
３と第６のインバータＩ６が接続されてラッチＬ２が形
成される．第１のラッヂＬｌの状態は，ノードＮ３の電
圧によって，第２のラッチＬ２の状態は、ノードＮ５の
電圧によってそれぞれ制御される．第５のインバータＩ
５と第６のインバータＩ６からの帰還によって２第１の
インバータＩｆと第３のインバータＩ３のそれぞれの入
力がドライブされで，電圧レベルがＶＤＤまたはＧＮＤ
一杯にまで引き上げられ、ノードＮ３、Ｎ５で検知され
た電圧にラッヂがかかり，回路の直流がオフになる．こ
のときインバータＩＩ．Ｉ２．１５およびインバータＩ
３，Ｉ４、Ｉ６は，完全なＣＭＯＳ状態にラッチされる
．それぞれの出力はＶＤＤ一杯の電圧レベルまたはグラ
ンドになる．このように．ノードＮｌの電圧を定期的に
サンプルすることにより、必要な補正が行われ、結果が
ラツチＬｌ．Ｌ２に保持されて．ＤＣ消費電力が最小に
なるかまたはゼロになる． 第３図の回路の動作の具体的な側面は，第４図のグラフ
を見れば把握しやすい．第４図は，第３図の回路におけ
る各点を時間との関係で示している．ここでは２時間ｔ
ｏよりも前に，入力／出力端子Ｎｌのクランプ電圧はＶ
ＤＤ／２の電圧レベル、または少なくとち第２図に示し
た．ｌｌＩＱウィンドウ内にあり，よってＰチャネル・
トランジスタＴＰＩとＮチャネル・トランジスタＴＮＩ
は両方ともオフであり、ノードＮ２はｙ　ＤＯ　電圧レ
ベル、ノードＮ３はグランド、ノードＮ４はグランド，
そしてノードＮ５はＶＤＤ？ｆｆ圧レベルにあると仮定
する．そこで時間ＬＯでは、ノードＮｌの電圧は参照ウ
ィンドウよりｖ−ｈのレベルにまで増加する．これには
いくつか原因がある．このような増加は、あるいは減少
でも、入力／出力端子Ｎ１において電圧クランプ回路に
接続された回路に生じる欠陥やリーク電流によって起こ
る．ノードＮｌのクランプ電圧がＶＤＤ電圧レベルより
上にあり，参照ウィンドウの外側にある時間ｔｌでは、
端子ＣＰのクロック・パルスがＩ｛　Ｉ　Ｇ　Ｉ−１に
なりはじめ．ｚｉの転送ゲートＴＩＯと第２の転送ゲー
トＴＩ２がオンになる．これにより、ノーＦＮｌ上の比
較的高いクランプ電圧が第１のインバータＩｆと第３の
インバータＩ３の入力に印加され、ラッチＬｌ．Ｌ２が
解除される．第３のインバータＩ３の入力において電圧
が比較的高いと、インバータＩ３のＰチャネル・トラン
ジスタはオフに、インバータＩ３のＮチャネル・トラン
ジスタはオン側に傾き、その結果ノードＮ５が放電する
．ノードＮ５が放電すると、第４のインバータ■４のＮ
チャネル・トランジスタはオフになりはじめ、第４のイ
ンバータＩ４のＰチャネル・トランジスタはオン側に傾
いて．ノードＮ４が充電され、Ｎチャネル・トランジス
タＴＮＩがオンになり、これによってノードＮｌが放電
しやすくなる．時間Ｌ２では、ノードＮ６のクロック・
パルスはＬＯＷになりはじめ，転送ゲートＴ１０、ＴＩ
２がオフ、転送ゲートＴｌ４．Ｔｌ６がオンになって，
ラッチＬｌ．Ｌ２が有効になり，ノードＮ４の電圧がＶ
ＤＤレベル一杯まで増加し，ノードＮ５の電圧がグラン
ドに落ちる．８１間ｔｌとｔ２との間では、ラッヂＬ　
１が解除されて無効になるので、ノードＮ３の電圧は、
ノードＮ２の電圧を大きく変化させることなく，いくら
か増加する． 時間ｔ３とｔ４との１）１．端子Ｃ　Ｉ）およびノード
Ｎ６のクロック・パルスはグランドであり、よってラッ
チＬｌ．Ｌ２はノードＮ３、Ｎ５をグランドに保つ．そ
の結果，ノードＮ２、Ｎ４の両方の電圧がこの期間にＨ
　Ｉ　Ｇ　Ｌ｛となる．したがってＰチャネル・トラン
ジスタ’ｒ　ｐ　ｉは引き続きオフ、Ｎチャネル・トラ
ンジスタＴＮＩはオンに固定される，その結果，ノード
Ｎｌのクランプ電圧は、特間ｔ３とｔ４との間で引き続
きＭ電する．時間ｔ４で端子ＣＰのクロック・パルスは
再び増加しはじめるが，ノードＮｌのクランプ電圧は、
低下するかＶＤＤ／２レベルに近づき、第３インバータ
Ｉ３の入力に印加される．第３のインバークｒ３の入力
側の電圧により，第３インバータＩ３のＰチャネル・ト
ランジスタはオンに、インバータＩ３のＮチャネル・ト
ランジスタはオフ側に傾く．そこで、ノードＮ５の電圧
は増加しはじめ、ノードＮ４の電圧は低下しはじめる．
時間ｔ５では、ノードＮ６の電圧は低下しはじめ，再び
ラッチＬｌ．Ｌ２が有効になる．その結果、ノードＮ５
の電圧はＶＤＤレベルー杯にまで上昇し，ノドＮ４の電
圧はグランドに落ちる．時間がｔ４からｔ５に移る間、
ノードＮ３の電圧は，時間がＬｌからｔ２へ移る間に達
した値よりも高い値にまで上界する．これはインバータ
ＩＩの入力に印加された電圧がここでは低下しているか
らである．時間ｔ６において、ノードＮｌのクランプ電
圧は，参照ウィンドウ内にあり．ＶＤＤ／２である．ノ
ードＮ３、Ｎ４、Ｎ６の電圧はグランド、ノードＮ５の
電圧はＶＤＤレベルである．ここですぐ分かるように，
ノードＮ２の電圧は、時間ｔｏとＬ６との間で大きく変
化してはおらず、ＶＤＤレベルにとどまっている．その
ため，ノードＮ２の電圧は第４図のグラフには示してい
ない．また、ノードＮ７の電圧６、これがノードＮ６の
電圧を補うちのにすぎないので，第４図のグラフには示
していない．さらに、実際には、ノードＮｌの電圧を参
照ウィンドウより高い値からＶＤＤ／２レベルにまで下
げるのに２サイクル以上の動作が必要な場合がある． ノードＮｌのクランプ電圧が、時間ｔｏで参照ウィンド
ウの値よりも低い値に下がっていれば、ノードＮ３の電
圧はｔｌからｔ３までの期間にＶＤＤレベルにまで増加
し，ノードＮ２の電圧はグランドに落ち、ノードＮ５の
電圧はＶＤＤレベルから大きくずれることはなく，ノー
ドＮ４の電圧はグランドにとどまる．したがって、セｌ
からｔ４までの期間、，ノードＮｌは、Ｐチャネル・ト
ランジスタＴＰＩを通して充電されてＶＤＤ／２の電圧
レベルになるか、そのレベルに近づき、Ｎチャネル・ト
ランジスタはオフのままである． 第２図に示し′た参照ウィンドウの幅と位置は、インバ
ータ１）．１２、Ｉ３、工４の寸法によって次のように
調節される．インバータのスイッチング・ポイントＢ　
ｒを（Ｗｐ／Ｌ　ｐ）／　（Ｗｎ／Ｌ　ｎ　）と等しく
する．ここでＷｐはインバータのＩ）チャネル・トラン
ジスタのチャネル幅、Ｌ　ｐはインバータのＰチャネル
素子のチャネル長．ＷｎはインバータのＮチャネル素子
の幅、ＬｎはインバータのＮチャネル・トランジスタの
チャネル長である．そこでインバータＩｆ、■３のＢｒ
が等しくなるようにすれば、参明ウィンドウはそれだｔ
ナ狭くなる．インバータＩＩと１３の両方のＢｒを同じ
量だけ増加させれば、参明ウィンドウは右に，減少させ
れば左にシフトする． この電圧クランプ回路は、特に，ビット／検知ラインが
電源電圧の２分のｌすなわちＶＤＤ／２まであらかじめ
充電される高密度のＲＡＭ　（ランダム・アクセス・メ
モリ）に有益である．ｆｉ圧ＶＤＤ／２は、ビット／検
知ラインをＶＤＤ″：ｔ１圧レベルとグランドで同数に
して短絡または接続することによって得られる．ビット
／検知ラインは、共通のバスに短絡または接続され，よ
ってビット／検知ラインのいずれかに流れる不良Ｍ流が
、すべてのビット／検知ラインの事ｉｍに設定された充
電レベル（プリヂャージ・レベル）に影響する．ブリチ
ャージ・レベルがいずれかの方向にシフトしすぎる場合
は，メモリが機能しなくなる．したがって、この種の電
圧クランプ回路は、メモリの歩留りと信頼性を高める−
Ｌできわめて重要である． Ｅ．発明の効果 本発明による電圧クランプ回路は、電圧が振幅一杯まで
供給側のトランジスタ１’　Ｐ　１と吸収側のトランジ
スタＴＮＩの両方に印加されるので，比較的小さなトラ
ンジスタまたは素子構成で比較的大きな″ｉ流を供給ま
たは吸収できることが分かる．さらに本発明による電圧
クランプ回路は、高Ｍ流を扱うことができるので、性能
向上、消費電流（ＤＣ）の低減、および電圧安定度の向
上が可能である． 本発明は、特に実施例とあわせて説明したが、当業者に
は明らかなように、形式と詳細について様々に変更を加
えることは、本発明の精神と通用範囲から逸脱すること
なく可能である．

【図面の簡単な説明】

第１図は，本発明のＣＭＯＳクランプ回路の実施例を示
す回路図である。 第２図は、第１図に示したクランプ回路の遷移特性を示
す図である． 第３図は、本発明のＣＭＯＳクランプ回路の実施例であ
り，第２図に示した回路の変形例を示す回路図である． 第４図は．第３図に示したクランプ回路の各点における
電圧と時間の関係図である．

Claims (5)

【特許請求の範囲】
1. （１）第１と第２の電位基準点がある電圧源と、 制御電極を持ち、上記電圧源の上記第１と第２の電位基
   準点の間に直列に接続された第１と第２のトランジスタ
   と、 上記第１と第２のトランジスタに共通の点から上記第１
   のトランジスタの上記制御電極に接続された第１の制御
   手段と、 上記第１と第２のトランジスタに共通の上記の点から上
   記第２のトランジスタの上記制御電極に接続され、上記
   第１と第２の制御手段が付勢されるとき、これらに印加
   される電圧のレベルが異なるように上記第１の制御手段
   とは特性が異なる第２の制御手段とを含む、電圧クラン
   プ回路。
2. （２）第１と第２の電位基準点と、 所定の端子と、 上記第１の電位基準点と上記所定の端子との間に配置さ
   れた所定の導電型の第１の素子と、上記第２の電位基準
   点と上記所定の端子との間に配置された上記所定の導電
   型とは逆の導電型の第２の素子と、 上記所定の端子と上記第１の素子の制御電極との間に配
   置され、上記第１の素子の上記制御電極に、上記所定の
   端子における電圧と同位相の電圧を印加する第１の手段
   と、 上記所定の端子と上記第２の素子の制御電極との間に配
   置され、上記第２の素子に、上記所定の端子における電
   圧と同位相の電圧を印加する第２の手段とを含み、 上記第１と第２の手段が、異なる電圧レベルで付勢され
   る特性を有する、電圧クランプ回路。
3. （３）第１と第２の電位基準点と、 入力／出力端子と、 上記第１の電位基準点と上記入力／出力端子との間に接
   続されたＰチャネル電界効果トランジスタと、 上記第２の電位基準点と上記入力／出力端子との間に接
   続されたＮチャネル電界効果トランジスタと、 入力が上記入力／出力端子に、出力が第２のインバータ
   の入力にそれぞれ接続された第１のインバータと、 出力が上記Ｐチャネル電界効果トランジスタの制御電極
   に接続された第２のインバータと、入力が上記入力／出
   力端子に、出力が第４のインバータの入力にそれぞれ接
   続された第３のインバータと、 出力が上記Ｎチャネル電界効果トランジスタの制御電極
   に接続された第４のインバータとを含み、 上記第１のインバータのスイッチング・ポイントが所定
   の印加電圧であり、上記第３のインバータのスイッチン
   グ・ポイントが上記所定の印加電圧とは異なる印加電圧
   である、電圧クランプ回路。
4. （４）第１と第２の電位基準点と、 入力／出力端子と、 上記第１の電位基準点と上記入力／出力端子との間に制
   御電極が接続された第１の導電型のトランジスタと、 上記第２の電位基準点と上記入力／出力端子との間に制
   御電極が接続された第２の導電型のトランジスタと、 入力が上記入力／出力端子に、出力が上記第１の導電型
   のトランジスタの上記制御電極にそれぞれ接続された第
   １の制御手段と、 入力が上記入力／出力端子に、出力が上記第２の導電型
   のトランジスタの上記制御電極にそれぞれ接続された第
   ２の制御手段とを含み、 上記第１と第２の制御手段が、上記入力／出力端子にお
   いて大きさの異なる電圧によって付勢される、電圧クラ
   ンプ回路。
5. （５）第１と第２の電位基準点と、 入力／出力端子と、 制御電極が上記第１の電位基準点と上記入力／出力端子
   との間に接続されたＰチャネル電界効果トランジスタと
   、 制御電極が上記第２の電位基準点と上記入力／出力端子
   との間に接続されたＮチャネル電界効果トランジスタと
   、 上記入力／出力端子に接続されたコンデンサと、 それぞれ入力と出力とを有し、第１のインバータの出力
   が第２と第３のインバータの入力に接続され、上記第２
   のインバータの出力が上記Ｐチャネル電界効果トランジ
   スタの制御電極に接続された第１、第２、第３のインバ
   ータと、 上記入力／出力端子と上記第１のインバータの入力との
   間に接続された第１の転送ゲートと、上記第１のインバ
   ータの入力と上記第３のインバータの出力との間に接続
   された第２の転送ゲートと、 それぞれ入力と出力とを有し、第４のインバータの出力
   が第５と第６のインバータの入力に接続され、上記第５
   のインバータの出力が上記Ｎチャネル電界効果トランジ
   スタの制御電極に接続され、上記第１のインバータのス
   イッチング・ポイントが所定の電圧レベル、上記第４の
   インバータのスイッチング・ポイントが上記所定の電圧
   レベルよりも高い電圧である、第４、第５、第６のイン
   バータと、 上記入力／出力端子と上記第４のインバータの入力との
   間に接続された第３の転送ゲートと、上記第４のインバ
   ータの入力と上記第６のインバータの出力との間に接続
   された第４の転送ゲートと、 上記第１、第２、第３、第４の転送ゲートに接続されて
   、上記第１と第３の転送ゲートを第１の期間にオンに、
   第２の期間にオフにし、且つ上記第２と第４の転送ゲー
   トを上記第１の期間にオフに、上記第２の期間にオンに
   するクロック・パルス手段とを含む、電圧クランプ回路
   。