JP3217557B2 - 電圧利得制御回路 - Google Patents
電圧利得制御回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/06—Volume compression or expansion in amplifiers having semiconductor devices
- H03G7/08—Volume compression or expansion in amplifiers having semiconductor devices incorporating negative feedback
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
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Description
【０００１】
【産業上の利用分野】この発明は、通信分野、オーディ
オ・ビジュアル（ＡＶ）分野で使用され、アナログ入力
信号電圧の振幅制御を行う電圧利得制御回路、特に電圧
リミッタ回路に関する。
オ・ビジュアル（ＡＶ）分野で使用され、アナログ入力
信号電圧の振幅制御を行う電圧利得制御回路、特に電圧
リミッタ回路に関する。
【０００２】
【従来の技術】通信分野やＡＶ分野で使用される電圧リ
ミッタ回路として、従来では例えば、図８に示すような
ものが知られている。この電圧リミッタ回路は、演算増
幅回路51、抵抗52〜57及びダイオード58、59を組み合わ
せて構成されており、入力信号ＶINを正、負のリミット
レベルでスライスすることによって出力信号ＶOUT を得
るようにしている。
ミッタ回路として、従来では例えば、図８に示すような
ものが知られている。この電圧リミッタ回路は、演算増
幅回路51、抵抗52〜57及びダイオード58、59を組み合わ
せて構成されており、入力信号ＶINを正、負のリミット
レベルでスライスすることによって出力信号ＶOUT を得
るようにしている。
【０００３】すなわち、ＶOUT が正、負のリミットレベ
ルを越えた場合には、図８中に示すようにＶOUT の正側
は正のリミットレベルＶlim(+)でスライスされ、ＶOUT
の負側は負のリミットレベルＶlim(-)でスライスされ
る。また、ＶOUT が正、負のリミットレベル未満である
場合、ＶOUT のレベルは抵抗53（Ｒ２）と抵抗52（Ｒ
１）の抵抗比−Ｒ２／Ｒ１と、入力信号ＶINとの積であ
る−（Ｒ２／Ｒ１）・ＶINに設定される。なお、上記
正、負のリミットレベルＶlim(+)、Ｖlim(-)は、抵抗5
4、57の抵抗値をそれぞれＲ３、抵抗55、56の抵抗値を
それぞれＲ４、ダイオード58、59の順方向降下電圧をＶ
Ｆ、正負の電源電圧を＋Ｖ、−Ｖとするとそれぞれ次式
で表される。 Ｖlim(-)＝−｛ＶＦ＋（Ｒ４／Ｒ３）・（Ｖ＋ＶＦ）｝ …１ Ｖlim(+)＝ ｛ＶＦ＋（Ｒ４／Ｒ３）・（Ｖ＋ＶＦ）｝ …２
ルを越えた場合には、図８中に示すようにＶOUT の正側
は正のリミットレベルＶlim(+)でスライスされ、ＶOUT
の負側は負のリミットレベルＶlim(-)でスライスされ
る。また、ＶOUT が正、負のリミットレベル未満である
場合、ＶOUT のレベルは抵抗53（Ｒ２）と抵抗52（Ｒ
１）の抵抗比−Ｒ２／Ｒ１と、入力信号ＶINとの積であ
る−（Ｒ２／Ｒ１）・ＶINに設定される。なお、上記
正、負のリミットレベルＶlim(+)、Ｖlim(-)は、抵抗5
4、57の抵抗値をそれぞれＲ３、抵抗55、56の抵抗値を
それぞれＲ４、ダイオード58、59の順方向降下電圧をＶ
Ｆ、正負の電源電圧を＋Ｖ、−Ｖとするとそれぞれ次式
で表される。 Ｖlim(-)＝−｛ＶＦ＋（Ｒ４／Ｒ３）・（Ｖ＋ＶＦ）｝ …１ Ｖlim(+)＝ ｛ＶＦ＋（Ｒ４／Ｒ３）・（Ｖ＋ＶＦ）｝ …２
【０００４】
【発明が解決しようとする課題】ところで、従来の電圧
リミッタ回路では、図８中に示すように出力信号ＶOUT
が正、負のリミットレベルでスライスされるために、出
力信号には高調波歪が発生する。このため、従来では次
段にロウ・パス・フィルタ（ＬＰＦ）等を設けてこの高
調波歪を除去する必要が生じるので、全体の回路構成が
複雑化となる欠点がある。
リミッタ回路では、図８中に示すように出力信号ＶOUT
が正、負のリミットレベルでスライスされるために、出
力信号には高調波歪が発生する。このため、従来では次
段にロウ・パス・フィルタ（ＬＰＦ）等を設けてこの高
調波歪を除去する必要が生じるので、全体の回路構成が
複雑化となる欠点がある。
【０００５】また、従来では、１、２式に示すように、
リミットレベルＶlim(+)、Ｖlim(-)が電源電圧Ｖの変動
に応じて変化するという欠点がある。さらに、従来で
は、ダイオードを使用しているため、集積化に不向きで
あるという欠点もある。すなわち、これらダイオードは
アノード、カソードがいずれの電源に接続されておら
ず、共に電位的にフリーな状態で形成される必要がある
が、通常のＭＯＳ−ＬＳＩプロセスではこのような状態
でダイオードを形成することは非常に難しい。
リミットレベルＶlim(+)、Ｖlim(-)が電源電圧Ｖの変動
に応じて変化するという欠点がある。さらに、従来で
は、ダイオードを使用しているため、集積化に不向きで
あるという欠点もある。すなわち、これらダイオードは
アノード、カソードがいずれの電源に接続されておら
ず、共に電位的にフリーな状態で形成される必要がある
が、通常のＭＯＳ−ＬＳＩプロセスではこのような状態
でダイオードを形成することは非常に難しい。
【０００６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、回路構成が簡単であ
り、出力信号に歪みが発生せず、かつリミットレベルが
電源電圧の値に影響されない電圧利得制御回路を提供す
ることである。
されたものであり、その目的は、回路構成が簡単であ
り、出力信号に歪みが発生せず、かつリミットレベルが
電源電圧の値に影響されない電圧利得制御回路を提供す
ることである。
【０００７】
【課題を解決するための手段】この発明の電圧利得制御
回路は、第１、第２、第３及び第４の入力端子と第１及
び第２の出力端子を有し、第１及び第２の出力端子の電
位が等しく、第１及び第２の出力端子の出力電流の差が
第１及び第２の入力端子の電位差と第３及び第４の入力
端子の電位差との積に比例するような機能を持ち、第１
の入力端子には入力信号が供給され、第２の入力端子に
は第１の基準電位が供給され、第３の入力端子には第２
の基準電位が供給され、第４の入力端子には第３の基準
電位が供給される第１のアナログ信号処理回路と、正及
び負の入力端子を有し、上記第１のアナログ信号処理回
路の第１及び第２の出力端子からの出力電圧が負及び正
の入力端子にそれぞれ供給され、振幅制御を受けた信号
を出力する演算増幅回路と、上記第２の基準電位と上記
入力信号に比例した直流電圧との差の電圧を出力する整
流回路と、上記第１のアナログ信号処理回路と同様に構
成され、第１の入力端子には上記演算増幅回路からの出
力信号が供給され、第２の入力端子には第４の基準電位
が供給され、第３の入力端子には上記第２の基準電位が
供給され、第４の入力端子には上記整流回路からの出力
電圧が供給され、第１、第２の出力端子が上記演算増幅
回路の負及び正の入力端子にそれぞれ接続される第２の
アナログ信号処理回路とを具備したことを特徴とする。
回路は、第１、第２、第３及び第４の入力端子と第１及
び第２の出力端子を有し、第１及び第２の出力端子の電
位が等しく、第１及び第２の出力端子の出力電流の差が
第１及び第２の入力端子の電位差と第３及び第４の入力
端子の電位差との積に比例するような機能を持ち、第１
の入力端子には入力信号が供給され、第２の入力端子に
は第１の基準電位が供給され、第３の入力端子には第２
の基準電位が供給され、第４の入力端子には第３の基準
電位が供給される第１のアナログ信号処理回路と、正及
び負の入力端子を有し、上記第１のアナログ信号処理回
路の第１及び第２の出力端子からの出力電圧が負及び正
の入力端子にそれぞれ供給され、振幅制御を受けた信号
を出力する演算増幅回路と、上記第２の基準電位と上記
入力信号に比例した直流電圧との差の電圧を出力する整
流回路と、上記第１のアナログ信号処理回路と同様に構
成され、第１の入力端子には上記演算増幅回路からの出
力信号が供給され、第２の入力端子には第４の基準電位
が供給され、第３の入力端子には上記第２の基準電位が
供給され、第４の入力端子には上記整流回路からの出力
電圧が供給され、第１、第２の出力端子が上記演算増幅
回路の負及び正の入力端子にそれぞれ接続される第２の
アナログ信号処理回路とを具備したことを特徴とする。
【０００８】
【作用】この発明の電圧利得制御回路の出力電圧は入力
信号レベルに依存せずに一定値となり、電源電圧に影響
されない。
信号レベルに依存せずに一定値となり、電源電圧に影響
されない。
【０００９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の第１の実施例による構成
を示すブロック図である。この第１の実施例の電圧利得
制御回路は、第１及び第２のアナログ信号処理回路11、
12、差動入力型の演算増幅回路13、整流回路14で構成さ
れている。
り説明する。図１はこの発明の第１の実施例による構成
を示すブロック図である。この第１の実施例の電圧利得
制御回路は、第１及び第２のアナログ信号処理回路11、
12、差動入力型の演算増幅回路13、整流回路14で構成さ
れている。
【００１０】上記両アナログ信号処理回路11、12はそれ
ぞれ、第１の入力端子ＩＮ１、第２の入力端子ＩＮ２、
第３の入力端子Ｇ１及び第４の入力端子Ｇ２と、第１の
出力端子Ｏ１及び第２の出力端子Ｏ２とを有している。
ぞれ、第１の入力端子ＩＮ１、第２の入力端子ＩＮ２、
第３の入力端子Ｇ１及び第４の入力端子Ｇ２と、第１の
出力端子Ｏ１及び第２の出力端子Ｏ２とを有している。
【００１１】上記両アナログ信号処理回路11、12は内部
回路構成が共に同様にされており、第１及び第２の出力
端子Ｏ１、Ｏ２の電位が等しく、これら第１及び第２の
出力端子Ｏ１、Ｏ２の出力電流の差（Ｉ１−Ｉ２）が第
１及び第２の入力端子ＩＮ１、ＩＮ２間の電位差（Ｖ１
−Ｖ２）と、第３及び第４の入力端子Ｇ１、Ｇ２間の電
位差（ＶＧ１−ＶＧ２）との積に比例するような機能を
有している。すなわち、アナログ信号処理回路11、12で
はそれぞれ下記のような式が成立していると仮定する。
回路構成が共に同様にされており、第１及び第２の出力
端子Ｏ１、Ｏ２の電位が等しく、これら第１及び第２の
出力端子Ｏ１、Ｏ２の出力電流の差（Ｉ１−Ｉ２）が第
１及び第２の入力端子ＩＮ１、ＩＮ２間の電位差（Ｖ１
−Ｖ２）と、第３及び第４の入力端子Ｇ１、Ｇ２間の電
位差（ＶＧ１−ＶＧ２）との積に比例するような機能を
有している。すなわち、アナログ信号処理回路11、12で
はそれぞれ下記のような式が成立していると仮定する。
【００１２】 （Ｉ１−Ｉ２）＝（Ｖ１−Ｖ２）・（ＶＧ１−ＶＧ２） …３ 演算増幅回路13の入力側に設けられた第１のアナログ信
号処理回路11では、第１の入力端子ＩＮ１には入力信号
ＶINが、第２の入力端子ＩＮ２には第１の基準電位が、
第３の入力端子Ｇ１には第２の基準電位ＶＤが、第４の
入力端子Ｇ２には第３の基準電位（ＶＤ−ＶREFC）がそ
れぞれ供給される。また、第１の出力端子Ｏ１の信号及
び第２の出力端子Ｏ２の信号は、上記演算増幅回路13の
負及び正の入力端子に供給される。ここで、上記第２の
入力端子ＩＮ２には第１の基準電位として例えばアナロ
グの接地電位ＧＮＤが供給されている。
号処理回路11では、第１の入力端子ＩＮ１には入力信号
ＶINが、第２の入力端子ＩＮ２には第１の基準電位が、
第３の入力端子Ｇ１には第２の基準電位ＶＤが、第４の
入力端子Ｇ２には第３の基準電位（ＶＤ−ＶREFC）がそ
れぞれ供給される。また、第１の出力端子Ｏ１の信号及
び第２の出力端子Ｏ２の信号は、上記演算増幅回路13の
負及び正の入力端子に供給される。ここで、上記第２の
入力端子ＩＮ２には第１の基準電位として例えばアナロ
グの接地電位ＧＮＤが供給されている。
【００１３】上記整流回路14は、上記入力信号ＶINを整
流、平滑することによって入力信号ＶINに比例した直流
電位（ＶＤ−ＶRECT）を出力する。なお、ＶＤは上記第
１のアナログ信号処理回路11の第３の入力端子Ｇ１に供
給される第２の基準電位ＶＤと等しい電圧である。従っ
て、整流回路14そのものに電位（ＶＤ−ＶRECT）を出力
させる機能を持たせているが、整流回路14からは入力信
号ＶINを整流した電位ＶRECTを出力させる機能のみを持
たせ、整流回路14の後段に基準電位ＶＤから電位ＶRECT
を減算する減算回路を設けるようにしてもよい。
流、平滑することによって入力信号ＶINに比例した直流
電位（ＶＤ−ＶRECT）を出力する。なお、ＶＤは上記第
１のアナログ信号処理回路11の第３の入力端子Ｇ１に供
給される第２の基準電位ＶＤと等しい電圧である。従っ
て、整流回路14そのものに電位（ＶＤ−ＶRECT）を出力
させる機能を持たせているが、整流回路14からは入力信
号ＶINを整流した電位ＶRECTを出力させる機能のみを持
たせ、整流回路14の後段に基準電位ＶＤから電位ＶRECT
を減算する減算回路を設けるようにしてもよい。
【００１４】演算増幅回路13の出力側に設けられた第２
のアナログ信号処理回路12では、第１の入力端子ＩＮ１
には上記演算増幅回路13からの出力信号ＶOUT が、第２
の入力端子ＩＮ２には第４の基準電位が、第３の入力端
子Ｇ１には第２の基準電位ＶＤが、第４の入力端子Ｇ２
には上記整流回路14の出力電位（ＶＤ−ＶRECT）が供給
される。また、この第２のアナログ信号処理回路12の第
１の出力端子Ｏ１の信号及び第２の出力端子Ｏ２の信号
は、上記演算増幅回路13の負及び正の入力端子に供給さ
れる。ここで、この第２のアナログ信号処理回路12の第
２の入力端子ＩＮ２には第４の基準電位としてアナログ
の接地電位ＧＮＤが供給される。
のアナログ信号処理回路12では、第１の入力端子ＩＮ１
には上記演算増幅回路13からの出力信号ＶOUT が、第２
の入力端子ＩＮ２には第４の基準電位が、第３の入力端
子Ｇ１には第２の基準電位ＶＤが、第４の入力端子Ｇ２
には上記整流回路14の出力電位（ＶＤ−ＶRECT）が供給
される。また、この第２のアナログ信号処理回路12の第
１の出力端子Ｏ１の信号及び第２の出力端子Ｏ２の信号
は、上記演算増幅回路13の負及び正の入力端子に供給さ
れる。ここで、この第２のアナログ信号処理回路12の第
２の入力端子ＩＮ２には第４の基準電位としてアナログ
の接地電位ＧＮＤが供給される。
【００１５】このような構成の電圧リミッタ回路におい
て、演算増幅回路13には第２のアナログ信号処理回路12
を介して負帰還がかかっており、仮想接地状態となるた
めに演算増幅回路13の負及び正の入力端子の電位はアナ
ログの接地電位ＧＮＤと等しい見做すことができる。さ
らに、演算増幅回路13の入力インピーダンスは一般に非
常に高いため、演算増幅回路13に流れ込む入力電流は０
と見做すことができる。従って、入力側の第１のアナロ
グ信号処理回路11に上記３式の関係をあてはめると次の
式が得られる。
て、演算増幅回路13には第２のアナログ信号処理回路12
を介して負帰還がかかっており、仮想接地状態となるた
めに演算増幅回路13の負及び正の入力端子の電位はアナ
ログの接地電位ＧＮＤと等しい見做すことができる。さ
らに、演算増幅回路13の入力インピーダンスは一般に非
常に高いため、演算増幅回路13に流れ込む入力電流は０
と見做すことができる。従って、入力側の第１のアナロ
グ信号処理回路11に上記３式の関係をあてはめると次の
式が得られる。
【００１６】 （Ｉ１−Ｉ２）＝（Ｖ１−Ｖ２）・（ＶＧ１−ＶＧ２） ＝（ＶIN−０）・｛ＶＤ−（ＶＤ−ＶREFC）｝ ＝ＶIN・ＶREFC …４ 同様に、出力側の第２のアナログ信号処理回路12に上記
３式の関係をあてはめると次の式が得られる。
３式の関係をあてはめると次の式が得られる。
【００１７】 −（Ｉ１−Ｉ２）＝（Ｖ１−Ｖ２）・（ＶＧ１−ＶＧ
２） ＝（ＶOUT −０）・｛ＶＤ−（ＶＤ−ＶRECT）｝ ＝ＶOUT ・ＶRECT …５ 上記４式と５式から次の６式が得られる。
２） ＝（ＶOUT −０）・｛ＶＤ−（ＶＤ−ＶRECT）｝ ＝ＶOUT ・ＶRECT …５ 上記４式と５式から次の６式が得られる。
【００１８】 −ＶIN・ＶREFC＝ＶOUT ・ＶRECT …６ ここで、ＶRECTはＶINを整流して得られた電圧であり、
ＶINに比例した値であるために、ＶRECT＝ｋ・ＶINとす
ると、ＶOUT は次の７式で与えられる。
ＶINに比例した値であるために、ＶRECT＝ｋ・ＶINとす
ると、ＶOUT は次の７式で与えられる。
【００１９】 ＶOUT ＝−ＶREFC／ｋ …７ 上記７式からわかるように、ＶOUT はＶINに依存せずに
一定値となり、基準電位ＶREFCの設定に応じた入出力特
性を得ることができる。
一定値となり、基準電位ＶREFCの設定に応じた入出力特
性を得ることができる。
【００２０】図２の（ａ）は上記実施例回路における出
力信号ＶOUT （ｄＢＶ）と入力信号ＶIN（ｄＢＶ）との
関係を示す特性図であり、同（ｂ）は回路のゲイン（ｄ
Ｂ）と入力信号ＶIN（ｄＢＶ）との関係を示す特性図で
ある。図２中の実線からわかるように、入力信号ＶINの
値がある程度以上の場合、出力信号ＶOUT は入力信号Ｖ
INに依存せずに一定値となり、入力信号ＶINの値がある
程度以上の場合にリミット特性を得ることができる。
力信号ＶOUT （ｄＢＶ）と入力信号ＶIN（ｄＢＶ）との
関係を示す特性図であり、同（ｂ）は回路のゲイン（ｄ
Ｂ）と入力信号ＶIN（ｄＢＶ）との関係を示す特性図で
ある。図２中の実線からわかるように、入力信号ＶINの
値がある程度以上の場合、出力信号ＶOUT は入力信号Ｖ
INに依存せずに一定値となり、入力信号ＶINの値がある
程度以上の場合にリミット特性を得ることができる。
【００２１】このように上記実施例では、出力信号ＶOU
T をスライスすることなく、入力信号ＶINに対するゲイ
ンを変えることによって電圧リミットを行うようにして
いるので、従来のように出力信号に高調波歪が発生する
ことが防止できる。従って、従来のように次段にＬＰＦ
等の歪除去手段を設ける必要はない。また、上記７式に
示すように、ＶOUT を表す式中には電源電圧は入ってい
ない。このため、回路のゲインは電源電圧の変動の影響
を受けず、リミッタ特性に影響を与えない。
T をスライスすることなく、入力信号ＶINに対するゲイ
ンを変えることによって電圧リミットを行うようにして
いるので、従来のように出力信号に高調波歪が発生する
ことが防止できる。従って、従来のように次段にＬＰＦ
等の歪除去手段を設ける必要はない。また、上記７式に
示すように、ＶOUT を表す式中には電源電圧は入ってい
ない。このため、回路のゲインは電源電圧の変動の影響
を受けず、リミッタ特性に影響を与えない。
【００２２】図３はこの発明の第２の実施例による構成
を示すブロック図である。この第２の実施例は、図１の
第１の実施例回路に対して、新たに加算回路15を追加す
ることにより、電圧リミッタ回路を構成するようにした
ものである。この加算回路15は、整流回路14の前段に設
けられており、入力信号ＶINに対して所定の直流電位Ｖ
DCを加算したものが整流回路14に入力として供給され
る。
を示すブロック図である。この第２の実施例は、図１の
第１の実施例回路に対して、新たに加算回路15を追加す
ることにより、電圧リミッタ回路を構成するようにした
ものである。この加算回路15は、整流回路14の前段に設
けられており、入力信号ＶINに対して所定の直流電位Ｖ
DCを加算したものが整流回路14に入力として供給され
る。
【００２３】このような構成の電圧リミッタ回路では、
入力信号ＶINの値が直流電位ＶDC以下の範囲では整流回
路14が不感となる。つまり、入力信号ＶINの値が直流電
位ＶDC以下の範囲では、整流回路14の出力はＶＤ−ＶDC
となり、この場合の第２のアナログ信号処理回路におけ
る前記５式に対応したものは下記の８式となる。 −（Ｉ１−Ｉ２）＝（Ｖ１−Ｖ２）・（ＶＧ１−ＶＧ２） ＝（ＶOUT −０）・｛ＶＤ−（ＶＤ−ＶDC）｝ ＝ＶOUT ・ＶDC …８ そして、先の４式と上記８式から次の９式が得られる。 −ＶIN・ＶREFC＝ＶOUT ・ＶDC …９ さらに上記９式をＶOUT について解くと、入力信号ＶIN
に対して出力信号ＶOUT は次の１０式で与えられる。
入力信号ＶINの値が直流電位ＶDC以下の範囲では整流回
路14が不感となる。つまり、入力信号ＶINの値が直流電
位ＶDC以下の範囲では、整流回路14の出力はＶＤ−ＶDC
となり、この場合の第２のアナログ信号処理回路におけ
る前記５式に対応したものは下記の８式となる。 −（Ｉ１−Ｉ２）＝（Ｖ１−Ｖ２）・（ＶＧ１−ＶＧ２） ＝（ＶOUT −０）・｛ＶＤ−（ＶＤ−ＶDC）｝ ＝ＶOUT ・ＶDC …８ そして、先の４式と上記８式から次の９式が得られる。 −ＶIN・ＶREFC＝ＶOUT ・ＶDC …９ さらに上記９式をＶOUT について解くと、入力信号ＶIN
に対して出力信号ＶOUT は次の１０式で与えられる。
【００２４】 ＶOUT ＝−（ＶREFC／ＶDC）・ＶIN …１０ すなわち、この第２の実施例回路の場合、前記図２の
（ａ）、（ｂ）中に破線で示すように、入力信号ＶINの
値が直流電位ＶDC以下の範囲でゲインは一定となり、ま
た、この範囲では出力信号ＶOUT のレベルは入力信号Ｖ
INに比例することになる。そして、入力信号ＶINの値が
直流電位ＶDCを超えると、出力信号ＶOUTのレベルが一
定となるように入力信号ＶINがリミットされる。
（ａ）、（ｂ）中に破線で示すように、入力信号ＶINの
値が直流電位ＶDC以下の範囲でゲインは一定となり、ま
た、この範囲では出力信号ＶOUT のレベルは入力信号Ｖ
INに比例することになる。そして、入力信号ＶINの値が
直流電位ＶDCを超えると、出力信号ＶOUTのレベルが一
定となるように入力信号ＶINがリミットされる。
【００２５】次に上記第１及び第２の実施例回路で使用
される第１及び第２のアナログ信号処理回路11、12の詳
細な構成について説明する。これらのアナログ信号処理
回路は先に説明したような機能を有している。そして、
このような回路は例えば「Zdzislaw Czarnul, "Novel M
OS resistive Circuit for Synthesis of Fully Integr
ated Continuous-time Filters“,Proceeding of IEEE
1986,vol.cas-33.No.7July 1986」に示されており、そ
の回路構成を図４に示す。
される第１及び第２のアナログ信号処理回路11、12の詳
細な構成について説明する。これらのアナログ信号処理
回路は先に説明したような機能を有している。そして、
このような回路は例えば「Zdzislaw Czarnul, "Novel M
OS resistive Circuit for Synthesis of Fully Integr
ated Continuous-time Filters“,Proceeding of IEEE
1986,vol.cas-33.No.7July 1986」に示されており、そ
の回路構成を図４に示す。
【００２６】この回路はサイズが等しい同一極性、例え
ばＮチャネルの第１、第２、第３及び第４からなる４個
のＭＯＳトランジスタ21〜24で構成されている。第１の
ＭＯＳトランジスタ21のソース・ドレインの一方及び第
２のＭＯＳトランジスタ22のソース・ドレインの一方が
共通に接続され、この共通接続点に前記第１の入力端子
ＩＮ１が設けられている。第３のＭＯＳトランジスタ23
のソース・ドレインの一方及び第４のＭＯＳトランジス
タ24のソース・ドレインの一方が共通に接続され、この
共通接続点に前記第２の入力端子ＩＮ２が設けられてい
る。また、第１のＭＯＳトランジスタ21のソース・ドレ
インの他方及び第３のＭＯＳトランジスタ23のソース・
ドレインの他方が共通に接続され、この共通接続点に前
記第１の出力端子Ｏ１が設けられている。第２のＭＯＳ
トランジスタ22のソース・ドレインの他方及び第４のＭ
ＯＳトランジスタ24のソース・ドレインの他方が共通に
接続され、この共通接続点に前記第２の出力端子Ｏ２が
設けられている。
ばＮチャネルの第１、第２、第３及び第４からなる４個
のＭＯＳトランジスタ21〜24で構成されている。第１の
ＭＯＳトランジスタ21のソース・ドレインの一方及び第
２のＭＯＳトランジスタ22のソース・ドレインの一方が
共通に接続され、この共通接続点に前記第１の入力端子
ＩＮ１が設けられている。第３のＭＯＳトランジスタ23
のソース・ドレインの一方及び第４のＭＯＳトランジス
タ24のソース・ドレインの一方が共通に接続され、この
共通接続点に前記第２の入力端子ＩＮ２が設けられてい
る。また、第１のＭＯＳトランジスタ21のソース・ドレ
インの他方及び第３のＭＯＳトランジスタ23のソース・
ドレインの他方が共通に接続され、この共通接続点に前
記第１の出力端子Ｏ１が設けられている。第２のＭＯＳ
トランジスタ22のソース・ドレインの他方及び第４のＭ
ＯＳトランジスタ24のソース・ドレインの他方が共通に
接続され、この共通接続点に前記第２の出力端子Ｏ２が
設けられている。
【００２７】第１のＭＯＳトランジスタ21のゲートと第
４のＭＯＳトランジスタ24のゲートとが共通に接続さ
れ、この共通接続点に前記第３の入力端子Ｇ１が設けら
れている。また、第２のＭＯＳトランジスタ22のゲート
と第３のＭＯＳトランジスタ23のゲートとが共通に接続
され、この共通接続点に前記第４の入力端子Ｇ２が設け
られている。
４のＭＯＳトランジスタ24のゲートとが共通に接続さ
れ、この共通接続点に前記第３の入力端子Ｇ１が設けら
れている。また、第２のＭＯＳトランジスタ22のゲート
と第３のＭＯＳトランジスタ23のゲートとが共通に接続
され、この共通接続点に前記第４の入力端子Ｇ２が設け
られている。
【００２８】一般に非飽和領域におけるＭＯＳトランジ
スタのソース・ドレイン間電流ＩDSは、ゲート・ソース
間電圧をＶGS、閾値電圧をＶTH、ドレイン・ソース間電
圧をＶDSとすると次式で与えられることが知られてい
る。
スタのソース・ドレイン間電流ＩDSは、ゲート・ソース
間電圧をＶGS、閾値電圧をＶTH、ドレイン・ソース間電
圧をＶDSとすると次式で与えられることが知られてい
る。
【００２９】 ＩDS＝Ｋ｛２（ＶGS−ＶTH）・ＶDS−ＶDS0.5 ｝ …１１ ただし、Ｋは比例定数であり、ＭＯＳトランジスタにお
ける実効キャリアの移動度をμ、ゲート酸化膜の単位面
積当たりの容量をＣOX、チャネル幅をＷ、チャネル長を
Ｌとすると、Ｋは１／２・μ・ＣOX・（Ｗ／Ｌ）で表さ
れる。
ける実効キャリアの移動度をμ、ゲート酸化膜の単位面
積当たりの容量をＣOX、チャネル幅をＷ、チャネル長を
Ｌとすると、Ｋは１／２・μ・ＣOX・（Ｗ／Ｌ）で表さ
れる。
【００３０】ここで上記第１ないし第４のＭＯＳトラン
ジスタ21〜24はサイズが全て等しく、かつこれらが全て
非飽和領域で動作するならば、前記３式のような関係を
満足し、この関係はＭＯＳトランジスタ21〜24の閾値電
圧ＶTHに依存しない。さらに各ＭＯＳトランジスタの閾
値電圧を低くして、非飽和領域で動作する範囲を広くと
れば、特性を劣化させることなく低電圧で動作させるこ
とが可能になり、電池駆動の携帯用機器における使用に
対して非常に便利になる。
ジスタ21〜24はサイズが全て等しく、かつこれらが全て
非飽和領域で動作するならば、前記３式のような関係を
満足し、この関係はＭＯＳトランジスタ21〜24の閾値電
圧ＶTHに依存しない。さらに各ＭＯＳトランジスタの閾
値電圧を低くして、非飽和領域で動作する範囲を広くと
れば、特性を劣化させることなく低電圧で動作させるこ
とが可能になり、電池駆動の携帯用機器における使用に
対して非常に便利になる。
【００３１】このように、第１、第２のアナログ信号処
理回路11、12はそれぞれ４個のＭＯＳトランジスタで構
成されているため、前記のようにＬＰＦ等を設ける必要
がないこととあいまって、回路構成が従来に比べて簡単
になる。また、従来のように集積化に不向きなダイオー
ドを使用していないので、容易に集積化することができ
る。
理回路11、12はそれぞれ４個のＭＯＳトランジスタで構
成されているため、前記のようにＬＰＦ等を設ける必要
がないこととあいまって、回路構成が従来に比べて簡単
になる。また、従来のように集積化に不向きなダイオー
ドを使用していないので、容易に集積化することができ
る。
【００３２】図５はこの発明の第３の実施例による構成
を示すブロック図である。この実施例の電圧利得制御回
路では、それぞれ前記図１と同様に第１及び第２のアナ
ログ信号処理回路11、12、演算増幅回路13、整流回路14
で構成されているか、又は前記図３と同様に第１及び第
２のアナログ信号処理回路11、12、演算増幅回路13、整
流回路14及び加算回路15で構成された第１、第２の利得
制御回路31、32が設けられている。上記第１の利得制御
回路31には入力信号として＋ＶINと−ＶINからなる相補
信号の一方の信号＋ＶINが供給され、第２の利得制御回
路32には入力信号として上記相補信号の他方の信号−Ｖ
INが供給される。
を示すブロック図である。この実施例の電圧利得制御回
路では、それぞれ前記図１と同様に第１及び第２のアナ
ログ信号処理回路11、12、演算増幅回路13、整流回路14
で構成されているか、又は前記図３と同様に第１及び第
２のアナログ信号処理回路11、12、演算増幅回路13、整
流回路14及び加算回路15で構成された第１、第２の利得
制御回路31、32が設けられている。上記第１の利得制御
回路31には入力信号として＋ＶINと−ＶINからなる相補
信号の一方の信号＋ＶINが供給され、第２の利得制御回
路32には入力信号として上記相補信号の他方の信号−Ｖ
INが供給される。
【００３３】上記第１、第２の利得制御回路31、32から
の出力信号は加算回路33に供給される。この加算回路33
は図示のように演算増幅回路35と４個の抵抗36〜39とで
構成されている。そして、上記第１の利得制御回路31の
出力信号は上記抵抗36を介して上記演算増幅回路35の負
の入力端子に供給され、第２の利得制御回路32の出力信
号は上記抵抗37を介して上記演算増幅回路35の正の入力
端子に供給される。上記抵抗38は上記演算増幅回路35の
正の入力端子とアナログの接地電位ＧＮＤとの間に接続
されている。また、上記抵抗39は上記演算増幅回路35の
帰還抵抗であり、負の入力端子と出力端子との間に接続
されている。そして、上記演算増幅回路35の出力端子か
ら出力信号ＶOUT が出力される。
の出力信号は加算回路33に供給される。この加算回路33
は図示のように演算増幅回路35と４個の抵抗36〜39とで
構成されている。そして、上記第１の利得制御回路31の
出力信号は上記抵抗36を介して上記演算増幅回路35の負
の入力端子に供給され、第２の利得制御回路32の出力信
号は上記抵抗37を介して上記演算増幅回路35の正の入力
端子に供給される。上記抵抗38は上記演算増幅回路35の
正の入力端子とアナログの接地電位ＧＮＤとの間に接続
されている。また、上記抵抗39は上記演算増幅回路35の
帰還抵抗であり、負の入力端子と出力端子との間に接続
されている。そして、上記演算増幅回路35の出力端子か
ら出力信号ＶOUT が出力される。
【００３４】この実施例回路では、第１、第２の利得制
御回路31、32において、相補な入力信号＋ＶIN、−ＶIN
のそれぞれに対して所定の利得特性を持たせるようなゲ
イン調整を行った後、加算回路33で第１の利得制御回路
31の出力信号を反転させて第２の利得制御回路32の出力
信号に加算させることによって出力信号ＶOUT を得るよ
うにしたものである。
御回路31、32において、相補な入力信号＋ＶIN、−ＶIN
のそれぞれに対して所定の利得特性を持たせるようなゲ
イン調整を行った後、加算回路33で第１の利得制御回路
31の出力信号を反転させて第２の利得制御回路32の出力
信号に加算させることによって出力信号ＶOUT を得るよ
うにしたものである。
【００３５】図６はこの発明の第４の実施例による構成
を示すブロック図である。この実施例回路は、前記図１
の実施例回路において、前記入力信号として＋ＶINと−
ＶINからなる相補信号を使用し、出力信号として入力信
号に対応して＋ＶOUT と−ＶOUT を出力させる場合のも
のであり、図１中の差動入力型の演算増幅回路13の代わ
りに差動入力及び差動出力型の演算増幅回路16が設けら
れている。なお、図６において、上記演算増幅回路16以
外については前記図１と対応する箇所には同じ符号を付
して説明を行う。
を示すブロック図である。この実施例回路は、前記図１
の実施例回路において、前記入力信号として＋ＶINと−
ＶINからなる相補信号を使用し、出力信号として入力信
号に対応して＋ＶOUT と−ＶOUT を出力させる場合のも
のであり、図１中の差動入力型の演算増幅回路13の代わ
りに差動入力及び差動出力型の演算増幅回路16が設けら
れている。なお、図６において、上記演算増幅回路16以
外については前記図１と対応する箇所には同じ符号を付
して説明を行う。
【００３６】すなわち、第１のアナログ信号処理回路11
の第１の入力端子ＩＮ１には一方の入力信号＋ＶINが、
第２の入力端子ＩＮ２には他方の入力信号−ＶINがそれ
ぞれ供給される。また、整流回路14には一方の入力信号
＋ＶINが供給される。第２のアナログ信号処理回路12の
第１の入力端子ＩＮ１には演算増幅回路16の一方の出力
信号−ＶOUT が、第２の入力端子ＩＮ２には他方の出力
信号＋ＶOUT がそれぞれ供給される。
の第１の入力端子ＩＮ１には一方の入力信号＋ＶINが、
第２の入力端子ＩＮ２には他方の入力信号−ＶINがそれ
ぞれ供給される。また、整流回路14には一方の入力信号
＋ＶINが供給される。第２のアナログ信号処理回路12の
第１の入力端子ＩＮ１には演算増幅回路16の一方の出力
信号−ＶOUT が、第２の入力端子ＩＮ２には他方の出力
信号＋ＶOUT がそれぞれ供給される。
【００３７】すなわち、この実施例では、第１のアナロ
グ信号処理回路11の第２の入力端子ＩＮ２には前記第１
の基準電位として入力信号−ＶINが、第２のアナログ信
号処理回路12の第２の入力端子ＩＮ２には前記第４の基
準電位として出力信号＋ＶOUT がそれぞれ供給される。
グ信号処理回路11の第２の入力端子ＩＮ２には前記第１
の基準電位として入力信号−ＶINが、第２のアナログ信
号処理回路12の第２の入力端子ＩＮ２には前記第４の基
準電位として出力信号＋ＶOUT がそれぞれ供給される。
【００３８】このような構成によれば、相補な入力信号
＋ＶIN、−ＶINに対して所定の利得制御が施された相補
な出力信号＋ＶOUT 、−ＶOUT を得ることができる。図
７はこの発明の第５の実施例による構成を示すブロック
図である。
＋ＶIN、−ＶINに対して所定の利得制御が施された相補
な出力信号＋ＶOUT 、−ＶOUT を得ることができる。図
７はこの発明の第５の実施例による構成を示すブロック
図である。
【００３９】この実施例回路は、前記図３の実施例回路
において、上記図６の実施例回路の場合と同様に、前記
入力信号として＋ＶINと−ＶINからなる相補信号を使用
し、出力信号として入力信号に対応して相補な信号＋Ｖ
OUT と−ＶOUT を出力させるようにしたものである。こ
の場合、上記図６の実施例回路と同様に、図３中の差動
入力型の演算増幅回路13の代わりに差動入力及び差動出
力型の演算増幅回路16が設けられている。なお、図７に
おいて、上記演算増幅回路16以外については前記図３と
対応する箇所に同じ符号を付して、その説明は省略す
る。
において、上記図６の実施例回路の場合と同様に、前記
入力信号として＋ＶINと−ＶINからなる相補信号を使用
し、出力信号として入力信号に対応して相補な信号＋Ｖ
OUT と−ＶOUT を出力させるようにしたものである。こ
の場合、上記図６の実施例回路と同様に、図３中の差動
入力型の演算増幅回路13の代わりに差動入力及び差動出
力型の演算増幅回路16が設けられている。なお、図７に
おいて、上記演算増幅回路16以外については前記図３と
対応する箇所に同じ符号を付して、その説明は省略す
る。
【００４０】なお、この発明は上記各実施例に限定され
るものではなく、種々の変形が可能であることはいうま
でもない。例えば、第１、第２のアナログ信号処理回路
11、12としてそれぞれ図４に示すような構成のものを使
用する場合について説明したが、これは要するに前記３
式を満足するような機能を有するものであれば、どの様
な構成のものでも使用が可能である。
るものではなく、種々の変形が可能であることはいうま
でもない。例えば、第１、第２のアナログ信号処理回路
11、12としてそれぞれ図４に示すような構成のものを使
用する場合について説明したが、これは要するに前記３
式を満足するような機能を有するものであれば、どの様
な構成のものでも使用が可能である。
【００４１】
【発明の効果】以上説明したようにこの発明によれば、
回路構成が簡単であり、出力信号に歪みが発生せず、か
つリミットレベルが電源電圧の値に影響されない電圧利
得制御回路を提供することができる。
回路構成が簡単であり、出力信号に歪みが発生せず、か
つリミットレベルが電源電圧の値に影響されない電圧利
得制御回路を提供することができる。
【図１】この発明の第１の実施例による構成を示すブロ
ック図。
ック図。
【図２】図１の実施例回路の特性図。
【図３】この発明の第２の実施例による構成を示すブロ
ック図。
ック図。
【図４】図１及び図３の実施例回路で使用されるアナロ
グ信号処理回路の回路図。
グ信号処理回路の回路図。
【図５】この発明の第３の実施例による構成を示すブロ
ック図。
ック図。
【図６】この発明の第４の実施例による構成を示すブロ
ック図。
ック図。
【図７】この発明の第５の実施例による構成を示すブロ
ック図。
ック図。
【図８】従来の回路図。
11…第１のアナログ信号処理回路、12…第２のアナログ
信号処理回路、13…差動入力型の演算増幅回路、14…整
流回路、15…加算回路、16…差動入力及び差動出力型の
演算増幅回路、21〜24…ＮチャネルのＭＯＳトランジス
タ、31…第１の利得制御回路、32…第２の利得制御回
路、33…加算回路。
信号処理回路、13…差動入力型の演算増幅回路、14…整
流回路、15…加算回路、16…差動入力及び差動出力型の
演算増幅回路、21〜24…ＮチャネルのＭＯＳトランジス
タ、31…第１の利得制御回路、32…第２の利得制御回
路、33…加算回路。
フロントページの続き (56)参考文献 特開 平５−160658（ＪＰ，Ａ) 特開 昭57−9114（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 11/00
Claims (6)
- 【請求項１】 第１、第２、第３及び第４の入力端子と
第１及び第２の出力端子を有し、第１及び第２の出力端
子の電位が等しく、第１及び第２の出力端子の出力電流
の差が第１及び第２の入力端子の電位差と第３及び第４
の入力端子の電位差との積に比例するような機能を持
ち、第１の入力端子には入力信号が供給され、第２の入
力端子には第１の基準電位が供給され、第３の入力端子
には第２の基準電位が供給され、第４の入力端子には第
３の基準電位が供給される第１のアナログ信号処理回路
と、 正及び負の入力端子を有し、上記第１のアナログ信号処
理回路の第１及び第２の出力端子からの出力電圧が負及
び正の入力端子にそれぞれ供給され、振幅制御を受けた
信号を出力する演算増幅回路と、 上記第２の基準電位と上記入力信号に比例した直流電圧
との差の電圧を出力する整流回路と、 上記第１のアナログ信号処理回路と同様に構成され、第
１の入力端子には上記演算増幅回路からの出力信号が供
給され、第２の入力端子には第４の基準電位が供給さ
れ、第３の入力端子には上記第２の基準電位が供給さ
れ、第４の入力端子には上記整流回路からの出力電圧が
供給され、第１、第２の出力端子が上記演算増幅回路の
負及び正の入力端子にそれぞれ接続される第２のアナロ
グ信号処理回路とを具備したことを特徴とする電圧利得
制御回路。 - 【請求項２】 前記整流回路に対し、前記入力信号に所
定の直流電位が印加された状態で供給される請求項１に
記載の電圧利得制御回路。 - 【請求項３】 第１、第２、第３及び第４の入力端子と
第１及び第２の出力端子を有し、第１及び第２の出力端
子の電位が等しく、第１及び第２の出力端子の出力電流
の差が第１及び第２の入力端子の電位差と第３及び第４
の入力端子の電位差との積に比例するような機能を持
ち、第１及び第２の入力端子には正及び負の相補信号か
らなる入力信号のそれぞれが供給され、第３の入力端子
には第１の基準電位が供給され、第４の入力端子には第
２の基準電位が供給される第１のアナログ信号処理回路
と、 正及び負の入力及び出力端子を有し、上記第１のアナロ
グ信号処理回路の第１及び第２の出力端子からの出力電
圧が負及び正の入力端子にそれぞれ供給され、振幅制御
を受けた信号を正及び負の出力端子から出力する演算増
幅回路と、 上記第１の基準電位と上記入力信号の一方の信号に比例
した直流電圧との差の電圧を出力する整流回路と、 上記第１のアナログ信号処理回路と同様に構成され、第
１及び第２の入力端子には上記演算増幅回路の正及び負
の出力端子の出力信号のそれぞれが供給され、第３の入
力端子には上記第１の基準電位が供給され、第４の入力
端子には上記整流回路からの出力電圧が供給され、第
１、第２の出力端子が上記演算増幅回路の負及び正の入
力端子にそれぞれ接続される第２のアナログ信号処理回
路とを具備したことを特徴とする電圧利得制御回路。 - 【請求項４】 前記整流回路に対し、前記入力信号に所
定の直流電位が印加された状態で供給される請求項３に
記載の電圧利得制御回路。 - 【請求項５】 前記第１及び第２のアナログ信号処理回
路のそれぞれが、サイズ及び極性の等しい第１、第２、
第３及び第４のＭＯＳトランジスタで構成され、 上記第１のＭＯＳトランジスタのソース・ドレイン間が
前記第１の入力端子と前記第１の出力端子との間に挿入
され、ゲートが前記第３の入力端子に接続され、 上記第２のＭＯＳトランジスタのソース・ドレイン間が
前記第１の入力端子と前記第２の出力端子との間に挿入
され、ゲートが前記第４の入力端子に接続され、 上記第３のＭＯＳトランジスタのソース・ドレイン間が
前記第２の入力端子と第１の出力端子との間に挿入さ
れ、ゲートが第４の入力端子に接続され、 上記第４のＭＯＳトランジスタのソース、ドレイン間が
前記第２の入力端子と第２の出力端子との間に挿入さ
れ、ゲートが前記第３の入力端子に接続されている請求
項３に記載の電圧利得制御回路。 - 【請求項６】 第１、第２、第３及び第４の入力端子と
第１及び第２の出力端子を有し、第１及び第２の出力端
子の電位が等しく、第１及び第２の出力端子の出力電流
の差が第１及び第２の入力端子の電位差と第３及び第４
の入力端子の電位差との積に比例するような機能を持
ち、第１の入力端子には正及び負の相補信号からなる入
力信号の一方が供給され、第２の入力端子には第１の基
準電位が供給され、第３の入力端子には第２の基準電位
が供給され、第４の入力端子には第３の基準電位が供給
される第１のアナログ信号処理回路と、正及び負の入力
端子を有し、上記第１のアナログ信号処理回路の第１及
び第２の出力端子からの出力電圧が負及び正の入力端子
にそれぞれ供給され、振幅制御を受けた信号を出力する
第１の演算増幅回路と、上記第２の基準電位と上記正及
び負の相補信号からなる入力信号の一方に比例した直流
電圧との差の電圧を出力する第１の整流回路と、上記第
１のアナログ信号処理回路と同様に構成され、第１の入
力端子には上記第１の演算増幅回路からの出力信号が供
給され、第２の入力端子には第４の基準電位が供給さ
れ、第３の入力端子には上記第２の基準電位が供給さ
れ、第４の入力端子には上記第１の整流回路からの出力
電圧が供給され、第１、第２の出力端子が上記第１の演
算増幅回路の負及び正の入力端子にそれぞれ接続される
第２のアナログ信号処理回路とから構成された第１の利
得制御回路と、 上記第１のアナログ信号処理回路と同様に構成され、第
１の入力端子には正及び負の相補信号からなる入力信号
の他方が供給され、第２の入力端子には上記第１の基準
電位が供給され、第３の入力端子には上記第２の基準電
位が供給され、第４の入力端子には上記第３の基準電位
が供給される第３のアナログ信号処理回路と、正及び負
の入力端子を有し、上記第３のアナログ信号処理回路の
第１及び第２の出力端子からの出力電圧が負及び正の入
力端子にそれぞれ供給され、振幅制御を受けた信号を出
力する第２の演算増幅回路と、上記第２の基準電位と上
記入力信号の正及び負の他方に比例した直流電圧との差
の電圧を出力する第２の整流回路と、上記第１のアナロ
グ信号処理回路と同様に構成され、第１の入力端子には
上記第２の演算増幅回路からの出力信号が供給され、第
２の入力端子には上記第４の基準電位が供給され、第３
の入力端子には上記第２の基準電位が供給され、第４の
入力端子には上記第２の整流回路からの出力電圧が供給
され、第１、第２の出力端子が上記第２の演算増幅回路
の負及び正の入力端子にそれぞれ接続される第４のアナ
ログ信号処理回路とから構成された第２の利得制御回路
と、 上記第１、第２の利得制御回路からの出力信号のいずれ
か一方を反転した状態で両出力信号の加算を行う加算回
路とを具備したことを特徴とする電圧利得制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24703493A JP3217557B2 (ja) | 1993-10-01 | 1993-10-01 | 電圧利得制御回路 |
| US08/314,959 US5731695A (en) | 1993-10-01 | 1994-09-29 | Voltage limiter circuit |
| CN94117942A CN1048123C (zh) | 1993-10-01 | 1994-09-30 | 电压限幅器电路 |
| KR1019940024976A KR0153023B1 (ko) | 1993-10-01 | 1994-09-30 | 전압 리미트 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24703493A JP3217557B2 (ja) | 1993-10-01 | 1993-10-01 | 電圧利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106888A JPH07106888A (ja) | 1995-04-21 |
| JP3217557B2 true JP3217557B2 (ja) | 2001-10-09 |
Family
ID=17157431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24703493A Expired - Fee Related JP3217557B2 (ja) | 1993-10-01 | 1993-10-01 | 電圧利得制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5731695A (ja) |
| JP (1) | JP3217557B2 (ja) |
| KR (1) | KR0153023B1 (ja) |
| CN (1) | CN1048123C (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3813256B2 (ja) * | 1996-09-06 | 2006-08-23 | 日本バーブラウン株式会社 | 関数演算回路用の波形整形回路 |
| US6661118B2 (en) * | 2001-12-21 | 2003-12-09 | Adc Dsl Systems, Inc. | Differential voltage limiter |
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