KR950013021A - 전압 리미트 회로 - Google Patents

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KR950013021A
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사또 후미오
가부시끼가이샤 도시바
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Abstract

본 발명의 전압 리미트 회로는, 회로 구성이 간단하며, 출력 신호에 왜곡이 발생하지 않고, 또한 리미트 레벨이 전원 전압의 값에 영향을 주지 않는 것을 특징으로 한다.
각각 제1, 제2, 제3 및 제4의 입력 단자와 제1 및 제2의 출력 단자를 갖고, 제1 및 제2의 출력 단자의 전위가 동일하고, 제1및 제2의 출력 단자 간의 출력 전류의 차(I1-I2)가 제1 및 제2의 입력 단자 간의 전위차(V1-V2)와 제3 및 제4의 입력 단자 간의 전위치(VG1-VG2)와의 적에 비례하는 것과 같은 기능을 갖는 제1, 제2의 아날로그 신호 처리 회로(I1, I2)와, 연산 증폭 회로(13) 및 정류 회로(14)로 구성되어 있다.

Description

전압 리미트 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명 제1 실시예의 구성을 나타내는 블럭도,
제2도는 제1 실시예 회로의 특성도,
제3도는 본 발명의 제2 실시예의 구성을 나타내는 블럭도,
제4도는 제1도 및 제3도의 실시예 회로에서 사용되는 아날로그 신호 처리 회로의 회로도.

Claims (6)

  1. 제1, 제2, 제3 및 제4의 입력단자(IN1, IN2, G1, G2)와 제1 및 제2의 출력단자(O1, O2)를 갖고, 제1 및 제2의 출력단자의 전위가 동일하고, 제1및 제2의 출력 단자의 출력전류(I1-I2)의 차가 제1 및 제2의 입력단자의 전위차와 제3 및 제4의 입력 단자간의 전위차와의 적에 비례하는 것과 같은 기능을 갖고, 제1의 입력단자에는 입력신호(VIN)가 공급되고, 제2의 입력 단자에는 제1의 기준 전위(GND)가 공급되며, 제3의 입력단자에는 제2의 기준전위(VD)가 공급되며, 제4의 입력단자에는 제3의 기준 전위(VD-VREFC)가 공급되는 제1의 아날로그신호 처리 회로(11)와, 정 및 부의 입력단자(+, -)를 갖고, 상기 제1의 아날로그 신호 처리 회로의 제1 및 제2의 출력단자로부터의 출력전압이 부 및 정의 입력 단자에 각각 공급되고, 진폭 제어를 받은 신호를 출력하는 연산 증폭 회로(13)와, 상기 제2의 기준전위와 상기 입력 신호에 비례한 직류 전압과의 차의 전압을 출력하는 정류회로(14)와, 상기 제1의 아날로그 신호 처리 회로와 동일하게 구성되고, 제1의 입력단자(IN1)에는 상기 연산 증폭 회로로부터의 출력신호(VOUT)가 공급되고, 제2의 입력단자(IN2)에는 제4의 기준 전위(GND)가 공급되며, 제3의 입력단자(G1)에는 상기 제2의 기준 전위가 공급되고 제4의 압력단자(G2)에는 상기 정류 회로로부터의 출력전압이 공급되며, 제1, 제2의 출력 단자(O1, O2)가 상기 연산 증폭 회로의 부 및 정의 입력단자에 각각 접속되는 제2의 아날로그 신호 처리 회로(12)를 구비한 것을 특징으로 하는 전압 리미트 회로.
  2. 제1항에 있어서, 상기 정류 회로(14)에 대해 상기 입력 신호(VIN)에 소정의 직류 전위가 인가된 상태에서 공급되는 것을 특징으로 하는 전압 리미트 회로.
  3. 제1, 제2, 제3 및 제4의 입력 단자(IN1,IN2,G1,G2)와 제1 및 제2의 출력 단자(O1,O2)를 갖고, 제1 및 제2의 출력 단자의 전위가 동일하고, 제1및 제2의 출력 단자의 출력 전류(I1,I2)의 차가 제1 및 제2의 입력 단자의 전위차와 제3 및 제4의 입력 단자의 전위차와의 적에 비례하는 것과 같은 기능을 갖고, 제1 및 제2의 입력단자에는 정 및 부의 상보 신호(+VIN, -VIN)로 이루어진 입력 신호의 각각이 공급되고, 제3의 입력 단자에는 제1의 기준 전위(VD)가 공급되며, 제4의 입력 단자에는 제2의 기준 전위(VD-VREFC)가 공급되는 제1의 아날로그 신호 처리 회로(11)와, 정 및 부의 입력 및 출력 단자(+,-,-,+)를 갖고, 상기 제1의 아날로그 신호 처리 회로의 제1 및 제2의 출력단자로부터의 출력전압이 부 및 정의 입력 단자에 각각 공급되며, 진폭 제어를 받은 신호를 정 및 부의 출력단자로부터 출력하는 연산 증폭 회로(16)와, 상기 제1의 기준 전위와 상기 입력 신호의 일방의 신호에 비례한 직류 전압과의 차의 전압을 출력하는 정류 회로(14)와, 상기 제1의 아날로그 신호 처리 회로와 동일하게 구성되며, 제1 및 제2의 입력 단자(IN1, IN2)에는 상기 연산 증폭 회로의 정 및 부의 출력단자의 출력신호(+VOUT, -VOUT)의 각각이 공급되며, 제3의 입력단자(G1)에는 상기 제1의 기준전위가 공급되고, 제4의 입력 단자(G2)에는 상기 정류 회로로부터의 출력전압(VD-VRECT)이 공급되며, 제1, 제2의 출력 단자(O1,O2)가 상기 연산 증폭 회로의 부 및 정의 입력단자에 각각 접속되는 제2의 아날로그 신호 처리 회로(12)를 구비한 것을 특징으로 하는 전압 리미트 회로.
  4. 제3항에 있어서, 상기 정류 회로(14)에 대해 상기 입력 신호(VIN)에 소정의 직류 전위가 인가된 상태에서 공급되는 것을 특징으로 하는 전압 리미트 회로.
  5. 제3항에 있어서, 상기 제1 및 제2의 아날로그 신호 처리 회로(11, 12)의 각각이, 사이즈 및 극성이 동일한 제1, 제2, 제3 및 제4의 MOS 트랜지스터(21, 22, 23, 24)로 구성되며, 상기 제1의 MOS 트랜지스터의 소스·드레인 간이 상기 제1의 입력 단자(IN1)와 상기 제1의 출력 단자(O1)와의 사이에 삽입되고, 게이트가 상기 제3의 입력 단자(G1)에 접속되고, 상기 제2의 MOS 트랜지스터의 소스·드레인 간이 상기 제1의 입력 단자와 상기 제2의 출력 단자(O2)와의 사이에 삽입되고, 게이트가 상기 제4의 입력 단자(G2)에 접속되며, 상기 제3의 MOS트랜지스터의 소스·드레인 간이 상기 제2의 입력 단자(IN2)와 제1의 출력 단자와의 사이에 삽입되고, 게이트가 제4의 입력 단자에 접속되며, 상기 제4의 MOS 트랜지스터의 소스·드레인 간이 상기 제2의 입력 단자와 제2의 출력 단자와의 사이에 삽입되며, 게이트가 상기 제3의 입력 단자에 접속되어 있는 것을 특징으로 하는 전압 리미트 회로.
  6. 제1, 제2, 제3 및 제4의 입력 단자(IN1,IN2,G1,G2)와 제1 및 제2의 출력 단자(O1,O2)를 갖고, 제1 및 제2의 출력 단자의 전위가 동일하고, 제1및 제2의 출력 단자의 출력 전류(I1,I2)의 차가 제1 및 제2의 입력 단자의 전위차와 제3 및 제4의 입력단자의 전위차와의 적에 비례하는 것과 같은 기능을 갖고, 제1의 입력단자에는 정 및 부의 상보 신호로 되는 입력 신호(+VIN, -VIN)의 일방이 공급되고, 제2의 입력 단자에는 제1의 기준 전위(GND)가 공급되며, 제3의 입력 단자에는 제2의 기준 전위(VD)가 공급되고, 제4의 입력 단자에는 제3의 기준전위(VD-VREFC)가 공급되는 제1의 아날로그 신호 처리 회로(11)와, 정 및 부의 입력 및 출력 단자(+,-)를 갖고, 상기 제1의 아날로그 신호 처리 회로의 제1 및 제2의 출력 단자로부터의 출력 전압이 부 및 정의 입력 단자에 각각 공급되고, 진폭 제어를 받은 신호를 출력하는 제1의 연산 증폭 회로(13)와, 상기 제2의 기준 전위와 상기 정 및 부의 상부 신호로 되는 입력 신호의 일방에 비례한 직류 전압과의 차의 전압을 출력하는 제1의 정류회로(14)와, 상기 제1의 아날로그 신호 처리 회로와 동일하게 구성되며, 제1 입력 단자(IN1)에는 상기 제1의 연산 증폭회로로부터의 출력 신호가 공급되며, 제2의 입력 단자(IN2)에는 제4의 기준 전위가 공급되고, 제3의 입력단자(G1)에는 상기 제2의 기준 전위가 공급되며, 제4의 입력 단자(G2)에는 상기 제1의 정류 회로로부터의 출력전압이 공급되고, 제1, 제2의 출력 단자(O1,O2)가 상기 제1의 연산 증폭 회로의 부 및 정의 입력 단자에 각각 접속되는 제2의 아날로그 신호 처리 회로(12)를 구성된 제1의 리미트 회로(31)와, 상기 제1의 아날로그 신호 처리 회로와 동일하게 구성되며, 제1의 입력 단자(IN1)에는 정 및 부의 상보 신호로 되는 입력 신호(+VIN, -VIN)의 타방이 공급되고, 제2의 입력 단자(IN2)에는 상기 제1의 기준 전위가 공급되며, 제3의 입력 단자(G1)에는 상기 제2의 기준 전위가 공급되고, 제4의 입력 단자(G2)에는 상기 제3의 기준 전위가 공급되는 제3의 아날로그 신호 처리 회로(11)와, 정 미 부의 입력단자(+,-)를 갖고, 상기 제3의 아날로그 신호 처리 회로의 제1 및 제2의 출력단자로부터의 출력 전압이 부 및 정의 입력 단자에 각각 공급되며, 진폭 제어를 받은 신호를 출력하는 제2의 연산 증폭 회로(13)와, 상기 제2의 기준 전위와, 상기 입력 신호의 정 및 부의 타방에 비례한 직류 전압과의 차의 전압을 출력하는 제2의 정류 회로(14)와, 상기 제1의 아날로그 신호 처리와 동일하게 구성되고, 제1의 입력 단자(IN1)에는 상기 제2의 연산 증폭 회로로부터의 출력 신호가 공급되며, 제2의 입력 단자(IN2)에는 상기 제4의 기준 전위(GND)가 공급되고, 제3의 입력 단자(G1)에는 상기 제2의 기준 전위가 공급되며, 제4의 입력 단자(G2)에는 상기 제2의 정류 회로로부터의 출력 전압이 공급되며, 제1, 제2의 출력단자(O1,O2)가 상기 제2의 연산 증폭 회로의 부 및 정의 입력 단자에 각각 접속되는 제4의 아날로그 신호 처리 회로(12)로 구성된 제2의 리미트회로(32)와, 상기 제1, 제2의 리미트회로로부터의 출력 신호 중 어느 것 일방을 반전한 상태에서 양 출력 신호의 가산을 행하는 가산 회로(35)를 구비한 것을 특징으로 하는 전압 리미트 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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