JPS5819855Y2 - Ｆｅｔ増幅器 - Google Patents

Description

【考案の詳細な説明】 本考案は不飽和特性、所謂３極管特性を有する電界効果
トランジスタ（以下ＦＥＴと称する）を用いた増幅器に
係り、特に電源電圧の変動に対して安定に動作するＦＥ
Ｔ増幅器に関する。

不飽和特性、所謂３極管特性を示すＦＥＴは多くの特長
を有する。

反面、電源電圧の変動によって動作電流が変動するとい
う欠点がある。

第１図はこの種のＦＥＴを用いた電力増幅段の回路図で
Ｑ、、Ｏ２はコンプリメンタリ接続したＮチャンネルお
よびＰチャンネルのＦＥＴである。

そしてとのＦＥＴＱ 。Ｏ２の各ドレインに＋■。

、−Ｖ、の電圧を印加し、またゲートに電圧ＶＧＳのバ
イアス電源を接続し、このバイアス電源の直列接続点を
信号入力端ＩＮとする。

オた上記ＦＥＴＱ 、Ｑ のソースを並列接続して
負荷ＲＬに接続している。

第２図は上記電力増幅段の特性図で電源電圧Ｖ、がｖＤ
ｌからｖＤ２へ変動するとバイアス電圧ＶＧＳが一定で
あれば無信号時のドレイン電流ＩＤＯは■Ｄｏ１からＩ
ＤＯ２へ減少する。

したがってとのドレイン電流の変動によって大きなりロ
スオーバー歪を発生するという問題が生じる。

逆にバイアス電圧ＶＧＳが電源電圧ＶＤの変動に伴なっ
て低下した場合は無信号時のドレイン電流■Ｄ。

が増大して上記ＦＥＴＸＱ、Ｑ の電力損失が２ 増加するという不具合を生じる。

したがって従来この種のＦＥＴ増幅器では電源の電圧を
安定化するようにしているが駆動段はともかく大電流を
消費する出力段に供給する電源を安定化することをどう
してもコスト高になる問題がある。

また、出力段の電源電圧を安定化することなくドレイン
電流ＩＤを安定化するためには、ゲートバイアス電圧Ｖ
。

８を電源の電圧すなわち、ドレイン電圧ＶＤＳの変化に
対してドレイン電流ＩＤが一定となるように変化させれ
ばよい。

その一方法として駆動段の電源電圧を出力段の電源電圧
と同一変動率で変動させるようにすることが考えられる
。

しかしながら、このようにしてもＦＥＴの電圧増幅率μ
等によってゲートバイアス電圧ＶＧＳをドレイン電圧Ｖ
ＤＳと同一変動率で変動させると、過補償となってドレ
イン電流■。

は一定とはならない問題があった。

本考案は上記の事情に鑑みてなされたもので電源電圧の
変動に対応してバイアス電圧を変化させ無信号電流を安
定化することができるＦＥＴ増幅器を提供することを目
的とするものである。

以下本考案の一実施例を第３図に示す回路図を参照して
説明する。

外部から端子Ｔ に与えられた信号は入力抵抗Ｒを介し
て電圧増幅段Ａで増幅する。

そしてこの電圧増幅器Ａの出力を、ドレイン抵抗Ｒ、Ｒ
を介して一対のバイアス用２Ｂ ２ｂ ＦＥＴＱ 、Ｑ の各ドレインへ与える。

この一対のバイアス用ＦＥＴＱ 、Ｑ はそれぞれＰ
チャンネルおよびＮチャンネルの不飽和特性を有するＦ
ＥＴで、直列電圧源を構成している。

なおＲは電圧増幅器Ａの出力抵抗、Ｃ、Ｃは ａ ｌａ
ｌｂ上記ドレイン抵抗Ｒ、Ｒに並列に接続した２
ａ ２ｂ バイパスコンデンサである。

そして上記一対のノ〈イアス用ＦＥＴＱ 、Ｑ の
ゲート端子Ｔ 、Ｔから極性の異なる電圧＋Ｖ、、
、 ＶＤ を供給するようにしている。

そして上記各バイアス用ＦＥＴＱ、Ｑ のゲート、ソ
ース間にソース抵抗Ｒ、Ｒを介挿しまたそのソース間に
分流紙４ａ ４ｂ 抗Ｒ、Ｒを介挿している。

さらにＱ５ｔ５ａ ５ｂ Ｑ はコンプリメンタリ接続したそれぞれＮチャンネル
およびＰチャンネルの不飽和特性を有する一対の出力用
ＦＥＴである。

この出力用ＦＥＴＱ５．Ｑ６のゲートはそれぞれバイア
ス用ＦＥＴＱ 、Ｑ のドレインに接続し、また各
ドレインは端子Ｔ 、Ｔ から極性の異な°る電圧
＋■Ｄ２゜−ＶＤ２を供給するようにしている。

さらに上記出力用ＦＥＴＱ 、Ｑ のソースを出力
抵抗Ｒ６ａＲ６ｂを介して並列に負荷ＲＬに接続してい
る。

なおＲは上記出力抵抗Ｒ６ａ、Ｒ６，の接続点と電圧増
幅器Ａの入力との間に接続した負帰還抵抗、Ｒは上記電
圧増幅器Ａの入力抵抗である。

そして上記ドレイン抵抗Ｒ，Ｒ，ソース ２ａ ２ｂ 抵抗Ｒ，Ｒ，分流抵抗Ｒ、Ｒの各回 ４ａ ４ｂ ５ａ ５ｂ路定
数は次のように設定する。

すなわち、上記実施例において電源電圧■。

の変動値を、ＩＶＤ 、出力用ＦＥＴＱ 、Ｑ の
電圧増幅率をμｐとすれば無信号時のドレイン電流■Ｄ
を電源電圧ＶＤ２の変動に対して一定値に維持するため
のゲート電圧Ｖ。

８の変化Ｊ、Ｖｏ８は次αｌ）式で与えられる。一方、
出力用ＦＥＴＱｐ、Ｑ の一方たとえばＱのゲート電
圧をＶ とすればこのゲート電圧Ｖ。

は次α２）式で与えられる。

またバイアス用ＦＥＴＱ 、Ｑ の電圧増幅率をμ
、内部抵抗をｒｄとし、電源電圧ｖＤ１の変動を、Ｉ
ＩＶＤ とすれば上記ゲート電圧Ｖの変動０ ＡＶ は次α３）式で与えられる。

したがって、上記１）式と（３）式が等しくなるように
、すなわち次へ４）式が成り立つようにドレイン抵抗Ｒ
Ｒ，ソース抵抗Ｒ４ａ、Ｒ４ｂ１分流抵２ａ ’
２ｂ 抗Ｒ、Ｈの回路定数を設定すればよい。

５ａ ５ｂ ＪＶ＝Ｊ’Ｖ’ｃｓ・−・・・・・・・・・・・・・（
４）以下上記実施例のバイアス段の動作について第４図
に示す一方のバイアス用ＦＥＴＱ とその周辺の回路
図および第５図に示す特性図を参照して説明する。

なお第４図に図示するようにドレイン抵抗Ｒを流れるド
レイン電流をＩｄ、ソースａ 抵抗Ｒを流れる電流をＩ＋Ｉｄ、分流抵抗ａ Ｒｅ流れる電流’ｋＩとする。

ここで定格時のａ 動作点、すなわち動作基点において出力用ＦＥＴへ与え
るバイアス電圧Ｖは次の（５）式によって与えられる。

Ｖ＝ＲＩｄ・・・・・・・・・・・・・・（５）
２ａ なお上記バイアス電圧Ｖは出力用ＦＥＴの動作特性によ
って与えられる。

したがつ頷５）式右辺のドレイン抵抗Ｒあるいはそこを
流れるドレイン電流Ｉｄの一方を定めることによって他
方は一義的に定する。

さらに与えられたバイアス用ＦＥＴＱ３の特性に応じて
上記ドレイン電流Ｉｄが与えられるとゲート・ソース間
電圧ＶＧＳ は一義的に決定される。

一方上記第４図において上記ゲート・ソース間電圧■Ｇ
ｓ は次α６）式で示される。

ＶＧｓ ＝−Ｒ（Ｉ＋Ｉｄ）−・−−−−−−（６）し
たがって分流抵抗Ｒを流れる電流■を任意の値に設定し
、すなわち分流抵抗Ｒを任意の値とすればソース抵抗Ｒ
の抵抗値は上記（６）式から求めることができる。

このような条件を満足しながら、上記ドレイン電流Ｉｄ
、分流電流Ｉの比を適宜に設定することによって第５図
に示す特性図が得られる。

すなわちドレイン電流Ｉｄと分流電流■との比を適宜に
選ぶことによって出力用ＦＥＴのゲート電圧Ｖ と電源
電圧ＶＤ１の変動ＪＶＱ の比の最適値を得ることが
できる。

しかして、淑４）式を満足させるために渣ずドレイン抵
抗Ｒを設定し、それによって定寸る動作特性ａ から分流抵抗Ｒ、ソース抵抗Ｒを定めればよい。

このようにすれば電源電圧■Ｄ１ｆりるいはＶＤ２の変
動時も出力用ＦＥＴＱ 、Ｑ のドレイン電流を所
定値に維持することができ、それによってクロスオーバ
歪の発生を抑えることができる。

なお、本考案は上記実施例に限定されるものではなく、
たとえば第６図に示すようにしてもよい。

すなわちバイアス用ＦＥＴＱ 、Ｑ と出力用ＦＥ
ＴＱ 、Ｑ との間に駆動用ＦＥＴＱ 、Ｑによ
るＡ級動作のソースホロワ−による駆動段を設けるよう
にしてもよい。

したがって電源電圧の変動に対して動作電流が安定であ
り、それによってクロスオーバ歪によって特性が劣化す
ることもなく、筐たＦＥＴが過熱することもない。

さらに出力段をも含めて電源を安定化するものに比して
コストも廉価である。

渣たドレイン抵抗として抵抗値の低いものを用いること
によって入力インピーダンスを容易にさげることができ
それによって、特に高域における特性が良好である。

以上詳述したように本考案は出力用ＦＥＴのゲトにバイ
アス電圧を与えるために不飽和特性を有するＦＥＴを用
いた直列電圧源を設けるようにしたものである。

したがって電源電圧の変動時も動作が安定で、かつコス
トも安価なＦＥＴ増幅器を提供できる。

【図面の簡単な説明】

第１図はコンプリメンタリ接続したＦＥＴ出力段を示す
回路図、第２図は第１図に示す回路の特性図、第３図は
本考案の一実施例を示す回路図、第４図は上記実施例の
バイアス段の動作を説明する回路図、第５図は第４図に
示すバイアス段の特性図、第６図は本考案の他の実施例
を示す回路図である。 Ｑ 、Ｑ ・・・・・・バイアス用ＦＥＴＸＱ 、Ｑ
・・・・・・出力用ＦＥＴＸ Ｒ２ａ、Ｒ２ｂ・・・
・・・ドレイン抵抗、Ｒ４ａ、Ｒ４ｂ・・・・・・ソー
ス抵抗、Ｒ５，Ｒ５ｂ・・・・・・分流抵抗。

Claims (1)

【実用新案登録請求の範囲】
1. 極性の異なる不飽和特性を有する一対のバイアス用ＦＥ
   Ｔのゲートに接続した極性の異なる一対の電源と、この
   一対のバイアス用ＦＥＴの各ドレインの電圧をそれぞれ
   ゲートへ与えられてバイアス制御される不飽和特性を有
   する一対の出力用ＦＥＴと、この一対の出力用ＦＥＴの
   ドレイン電流を一定に保持するように回路定数を設定し
   た上記バイアス用ＦＥＴのゲートとソースとの間に介挿
   したソース抵抗、このバイアス用ＦＥＴの各ドレインと
   信号入力端との間に介挿したドレイン抵抗およびこの一
   対のバイアス用ＦＥＴのソース間に介挿した分流抵抗と
   を具備するＦＥＴ増幅器。