JPS59125118A - シユミツト回路 - Google Patents
シユミツト回路Info
- Publication number
- JPS59125118A JPS59125118A JP58000312A JP31283A JPS59125118A JP S59125118 A JPS59125118 A JP S59125118A JP 58000312 A JP58000312 A JP 58000312A JP 31283 A JP31283 A JP 31283A JP S59125118 A JPS59125118 A JP S59125118A
- Authority
- JP
- Japan
- Prior art keywords
- input
- inverter
- threshold voltage
- outputs
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する分野
不発明はシュミット回路に係シ、特に相補型ＭＯＢ論理
回路におけるシュミットトリガ回路に関するものである
。
回路におけるシュミットトリガ回路に関するものである
。
（２）従来の技術の説明
立上シ、立下がシの遅い入力信号が論理回路に入力され
る場合、入力段でチャタリングが生じてしまうことがあ
る。従来からこのような遅い入力信号に対するチャタリ
ング防止策として、入力段にヒステリシス特性を持たせ
るためにシミツトトリガ回路が用いられている。とのよ
うな回路としては現在第１図（ａ） 、 （ｂ）に示す
ような入力段インバータと帰還インバータの出力を接続
する方式がとられている。ヒステリシス幅は入力段イン
バータと帰還インバータとのドライブ能力の比で決まる
。
る場合、入力段でチャタリングが生じてしまうことがあ
る。従来からこのような遅い入力信号に対するチャタリ
ング防止策として、入力段にヒステリシス特性を持たせ
るためにシミツトトリガ回路が用いられている。とのよ
うな回路としては現在第１図（ａ） 、 （ｂ）に示す
ような入力段インバータと帰還インバータの出力を接続
する方式がとられている。ヒステリシス幅は入力段イン
バータと帰還インバータとのドライブ能力の比で決まる
。
このような従来の方式の回路で大きなヒステリシス幅を
持たせようとした場合を考えると、フ′ロセス変動の要
因によって入力段インバータと帰還インバータとを構成
するＰチャンネルトランジスタ、Ｎチャンネルトランジ
スタのドライブ能力が変動したときに、例えばＮチャン
ネルトランジスタのドライブ能力が増大し、Ｐチヤンネ
ルトランジスタのドライブ能力が減小した場合、ヒステ
リシス幅が大幅に減小しシュミットトリガとして動作し
なくなるという事が生じる。
持たせようとした場合を考えると、フ′ロセス変動の要
因によって入力段インバータと帰還インバータとを構成
するＰチャンネルトランジスタ、Ｎチャンネルトランジ
スタのドライブ能力が変動したときに、例えばＮチャン
ネルトランジスタのドライブ能力が増大し、Ｐチヤンネ
ルトランジスタのドライブ能力が減小した場合、ヒステ
リシス幅が大幅に減小しシュミットトリガとして動作し
なくなるという事が生じる。
このような現象はプロセス変動等製造上の要因のみなら
ず、例えば、人工衛星搭載機器のように宇宙環境で放射
線の吸収によるＭＯＳ）ランジスのスレッショルド電圧
の変動によっても生じるものである。
ず、例えば、人工衛星搭載機器のように宇宙環境で放射
線の吸収によるＭＯＳ）ランジスのスレッショルド電圧
の変動によっても生じるものである。
（３）発明の目的
不発明は従来のシュミットトリガ回路は、トランジスタ
の特性変動によって回路の機能が低下するという欠点を
除き、常に安定に動作するシュミットトリガ回路を提供
することを目的とする。
の特性変動によって回路の機能が低下するという欠点を
除き、常に安定に動作するシュミットトリガ回路を提供
することを目的とする。
（４）発明の特徴
本発明のへ徴は高いスレッショルド電圧を持つ第１のイ
ンバータの入力と低いスレッショルド電圧を持つ第２の
インバータの入力を接続した入力段と、入力が低レベル
から高レベルに変化する時前記高いスレッショルド電圧
に応じて出力レベルが変化し、入力が高レベルから低レ
ベルに変化する時前記低いスレッショルド電圧に応じて
出力のレベルが変化する出力段とによ多構成されるシー
ミツト回路部にある。
ンバータの入力と低いスレッショルド電圧を持つ第２の
インバータの入力を接続した入力段と、入力が低レベル
から高レベルに変化する時前記高いスレッショルド電圧
に応じて出力レベルが変化し、入力が高レベルから低レ
ベルに変化する時前記低いスレッショルド電圧に応じて
出力のレベルが変化する出力段とによ多構成されるシー
ミツト回路部にある。
（５）実施例
以下、本発明の実施例について図面と共に説明する。第
２図は不発明の一実施例であって、高いスレッショルド
電圧ヲ持つ第１（７）イン／＜−タ（１）と低いスレッ
ショルド電圧を持つ第２のインバータ（２）、ＮＡＮＤ
回路（３） 、 （４） 、 （５１及びインバータ（
６）よシなる。ＮＡＮＤ（３）の入力はインバ〜り（１
）の出力とＮＡＮＤ（５）の出力であシ、ＮＡＮＤ（４
）の入力はインバータ（２）の出力とインバータ（６）
の出力である。次にこの回路の動作を説明すると、入力
がＯから低いスレッショルド電圧の範囲ではインバータ
（１１、（２）の出力は共に１となシ、ＮＡＮＤ（３）
、 （４）の他の入力はどちらか一万が１であるから
ＮＡＮＤ（３）あるいはＮＡ Ｎ Ｄ （４）の内いず
れ妙・−万の出力はＯとなる従ってＮＡＮＤ（５）の出
力は１、インバータ（６）の出力はＯとなる。この場合
ＮＡ、ＮＤ（３）の入力がともに１になる。次に入力が
増加し低いスレッショルド電圧を超えたとするとインバ
ータ（２）の出力は１からＯに変化するが、インバータ
（１）の出力は未だ変化せず１のままであるからＮＡＮ
Ｄ（３）の入力はともに１のままでありＮＡＮＤ（３）
の出力け０、ＮＡＮＤ（５）の出力は１で変化しない。
２図は不発明の一実施例であって、高いスレッショルド
電圧ヲ持つ第１（７）イン／＜−タ（１）と低いスレッ
ショルド電圧を持つ第２のインバータ（２）、ＮＡＮＤ
回路（３） 、 （４） 、 （５１及びインバータ（
６）よシなる。ＮＡＮＤ（３）の入力はインバ〜り（１
）の出力とＮＡＮＤ（５）の出力であシ、ＮＡＮＤ（４
）の入力はインバータ（２）の出力とインバータ（６）
の出力である。次にこの回路の動作を説明すると、入力
がＯから低いスレッショルド電圧の範囲ではインバータ
（１１、（２）の出力は共に１となシ、ＮＡＮＤ（３）
、 （４）の他の入力はどちらか一万が１であるから
ＮＡＮＤ（３）あるいはＮＡ Ｎ Ｄ （４）の内いず
れ妙・−万の出力はＯとなる従ってＮＡＮＤ（５）の出
力は１、インバータ（６）の出力はＯとなる。この場合
ＮＡ、ＮＤ（３）の入力がともに１になる。次に入力が
増加し低いスレッショルド電圧を超えたとするとインバ
ータ（２）の出力は１からＯに変化するが、インバータ
（１）の出力は未だ変化せず１のままであるからＮＡＮ
Ｄ（３）の入力はともに１のままでありＮＡＮＤ（３）
の出力け０、ＮＡＮＤ（５）の出力は１で変化しない。
従ってインバータ（６）の出力は０のままである。次に
入力が高いスレッショルド電圧を超えるとインバータ（
ＩＪ 、 （２１の出力は共に０となシ、ＮＡＮＤ（３
） 、 （４）の出力も共に１となる。従ってＮＡＮＤ
（５）の出力はＯ、インバータ（６）の出力は１となる
。逆に入力がルベルから減小して行く場合上と同様に考
えて高いスレッショルド電圧では変化せずに低いスレッ
ショルド電圧で出力はルベルからＯレベルに変化する。
入力が高いスレッショルド電圧を超えるとインバータ（
ＩＪ 、 （２１の出力は共に０となシ、ＮＡＮＤ（３
） 、 （４）の出力も共に１となる。従ってＮＡＮＤ
（５）の出力はＯ、インバータ（６）の出力は１となる
。逆に入力がルベルから減小して行く場合上と同様に考
えて高いスレッショルド電圧では変化せずに低いスレッ
ショルド電圧で出力はルベルからＯレベルに変化する。
以上に説明したように第２図の回路はインバータ（１）
、 （２）で決まるスレッショルド電圧を持つシュミ
ットトリガの機能を持つ。
、 （２）で決まるスレッショルド電圧を持つシュミ
ットトリガの機能を持つ。
（６）効果の説明
不発明による回路は、入力段の２つのインバー ｐ （
１１、（２）のスレッショルド電圧の設定によシ任意の
幅のヒスプリシス特性をもたせる事が容易であるととも
に、プロセス変動によるバラツキや放射線等による特性
変化に対しても、インバータ（１） 、 （２）のスレ
ッシミルド電圧は十−同じ方向にかつほぼ同じ値変化す
るので、ヒステリシスの幅、インバータ（１）のスレッ
シ９ルド電圧とインバータ（２）のスレッショルド電圧
の差はほとんど変化しないと言う長所がある・ さらに・ヒスプリシス幅を小さくしたい場合などにも、
従来の回路のよりに帰還インバータに対して入力段イン
バータの大きさを数倍以上大きくするという必要がなく
、インバータ（１）。
１１、（２）のスレッショルド電圧の設定によシ任意の
幅のヒスプリシス特性をもたせる事が容易であるととも
に、プロセス変動によるバラツキや放射線等による特性
変化に対しても、インバータ（１） 、 （２）のスレ
ッシミルド電圧は十−同じ方向にかつほぼ同じ値変化す
るので、ヒステリシスの幅、インバータ（１）のスレッ
シ９ルド電圧とインバータ（２）のスレッショルド電圧
の差はほとんど変化しないと言う長所がある・ さらに・ヒスプリシス幅を小さくしたい場合などにも、
従来の回路のよりに帰還インバータに対して入力段イン
バータの大きさを数倍以上大きくするという必要がなく
、インバータ（１）。
（２）ｌはぼ同程度の大きさのトランジスタで構成可能
であるといった利点もある。
であるといった利点もある。
第１図（ａ） 、 （ｂ）は名々従来のシュミットトリ
ガ回路の例、第２図は不発明によるシーミツトトリガ回
路の一実施例、である。 なお図において、（１） 、 （２） 、 （６）・・
・・・インバータ、（３） 、 （４） 、 （５）
・・・２人力ＮＡＮＤ回路、である。
ガ回路の例、第２図は不発明によるシーミツトトリガ回
路の一実施例、である。 なお図において、（１） 、 （２） 、 （６）・・
・・・インバータ、（３） 、 （４） 、 （５）
・・・２人力ＮＡＮＤ回路、である。
Claims (1)
- 高いスレッショルド電圧を持つ第１のインバータと低い
スレッショルド電圧を持つ第２のインバータとを含み、
それぞれの入力を接続して共通入力端子とした入力段と
、入力が低レベルから高レベルへ変化する時前記高いス
レッショルド電圧に応じて出力めレベルが変化し、入力
が高レベルから低レベルに変化する時前記低いスレッシ
ョルド電圧に応じて出力のレベルが変化する出力段とを
含んで構成される事を特徴とするシュミット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000312A JPS59125118A (ja) | 1983-01-05 | 1983-01-05 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000312A JPS59125118A (ja) | 1983-01-05 | 1983-01-05 | シユミツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125118A true JPS59125118A (ja) | 1984-07-19 |
Family
ID=11470391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000312A Pending JPS59125118A (ja) | 1983-01-05 | 1983-01-05 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125118A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
| US5565803A (en) * | 1995-05-31 | 1996-10-15 | Hughes Aircraft Company | Digital input threshold switching circuit |
-
1983
- 1983-01-05 JP JP58000312A patent/JPS59125118A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
| US5565803A (en) * | 1995-05-31 | 1996-10-15 | Hughes Aircraft Company | Digital input threshold switching circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4532439A (en) | Mosfet logical circuit with increased noise margin | |
| EP0107189B1 (en) | Schmitt trigger circuit | |
| US4551841A (en) | One-chip semiconductor device incorporating a power-supply-potential detecting circuit with reset function | |
| US4786824A (en) | Input signal level detecting circuit | |
| US5929679A (en) | Voltage monitoring circuit capable of reducing power dissipation | |
| US6388487B1 (en) | Schmitt circuit | |
| US5546035A (en) | Latch circuit having a logical operation function | |
| US5051610A (en) | SR latch circuit | |
| US4489246A (en) | Field effect transistor logic circuit having high operating speed and low power consumption | |
| US6011425A (en) | CMOS offset trimming circuit and offset generation circuit | |
| JPS59125118A (ja) | シユミツト回路 | |
| US5767696A (en) | Tri-state devices having exclusive gate output control | |
| JPH06112802A (ja) | 出力バッファ回路 | |
| US5247209A (en) | Supply independent constant output circuit having fast stabilization | |
| US4859882A (en) | Sense amplifier | |
| US4751682A (en) | Sense circuit | |
| JP3080701B2 (ja) | セットリセット型フリップフロップ回路 | |
| JPS58210716A (ja) | シユミツトトリガ−回路 | |
| US4952823A (en) | Bicmos decoder | |
| EP0740417A2 (en) | Input circuit and semiconductor integrated circuit device including same | |
| JPH1116359A (ja) | アドレス遷移検出回路 | |
| JP2927121B2 (ja) | 入力回路 | |
| JPH01304518A (ja) | 差動増幅型高速バス | |
| KR0143580B1 (ko) | 비교기 | |
| KR100333689B1 (ko) | 저전력지연회로 |