JPS62221820A - 入力保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明の入力保護回路はｎチャネルトランジスタとｐチ
ャネルトランジスタとを有しており、負のサージ電圧が
入力するときにはｎチャネルトランジスタを動作させて
鎖員のサージ電圧を吸収し、正のサージ電圧が入力する
ときにはｐチャネルトランジスタを動作させて該正の電
圧を吸収することにより、１負いずれのサージ電圧が入
力するときにも確実に吸収して内部回路の保護を可能と
する。

〔産業上の利用分野〕

本発明は入力保護回路に関するものであり、更に詳しく
言えば静電気等のサージ電圧が入力端子に入力するとき
内部回路に印加しないよう該サージ電圧を吸収すること
を可能とする入力保護回路に関するものである。

〔従来の技術〕

第２図は従来例に係る入力保護回路の回路図である。Ｑ
３はｎチャネルトランジスタであり、ＧＮＤ端子にソー
スが接続され、入力端子に入力抵抗Ｒ４を介してドレイ
ンが接続されている。

Ｃ１はカップリング用の容量であり、Ｑ３のゲートとド
レインとを接続している。またＲ５はＱ３のケートをＧ
ＮＤ端子に接続するプルダウン抵抗である。

次にこの入力保護回路の動作を説明する。まず入力端子
からＲ４を介して止のサージ電圧が入力するとき、ＣＩ
によるカップリング作用によりＱ３のゲートがチャージ
アップされてＱ３がオンする。これにより正のサージ電
圧はＱ３を介してＧＮＤ端子側に吸収される。

またＱ３のドレイン電圧がＱ３の閾値電圧Ｖｔｂｎより
低くなるときＱ３はオンする。これにより入力端子から
Ｒ４を介して負のサージ電圧が入力するときにも、Ｑ３
を介して負のサージ電圧はＧＮＤ端子側に吸収される。

このように従来例の入力保護回路は正負いずれのサージ
電圧に対しても内部回路を保護することが可能である。

〔発明が解決しようとする問題点〕

ところで従来例の入力保護回路は、正のサージ電圧が入
力するとき、Ｃｔのカップリング作用によってＱ３をオ
ンさせるものである。従ってＱ３のゲートのチャージア
ップレベルはサージ電圧の立ち−１−かり状態やサージ
電圧の波形状態によって異なり、また抵抗Ｒ５の抵抗値
との関係によってはＱ３のオン時間が十分でなくなる場
合がある。このためサージ電圧にＧＮＤ端子側に吸収す
ることができないという問題点がある。

なおＣＩの容量値を十分大きくすることによりＱ３のオ
ン時間を増加させることも可能であるが、入力電圧が通
常動作電圧範囲（Ｏ■〜Ｖｃｃ　）にあるときもＱ３が
オンすることがあり不都合である。

また吸収能力の向上のためＱ３のチャネル幅（Ｗ）を大
きくすることも考えられるが、ゲート・ドレイン間の容
量ｃｔｉｏが増えて前述のＣＩの容量値を増やす場合と
同じ結果になり、不都合である。

本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、正負いずれのサージ電圧が入力しても有効に吸
収して内部回路の保護を可能とする入力保護回路の提供
を目的とする。

（１ｍ題点を解決するための手段〕 本発明はソースが入力端子に接続され、ドレインが高電
圧電源端子に接続され、ゲートが低電圧電源端子に接続
されているｎチャネルトランジスタと、前記ｎチャネル
トランジスタのゲートを高電圧電源端子に接続する第１
の抵抗と、ソースが前記入力端子に接続され、ドレイン
が低電圧電源端子に接続され、ゲートが高電圧電源端子
に接続されているｐチャネルトランジスタと、前記ｐチ
ャネルトランジスタのゲートを低電圧電源に接続する第
２の抵抗とによって構成されていることを特徴とする。

〔作用〕

正のサージ電圧が入力してｐチャネルトランジスタのソ
ース電圧が高電圧電源の電圧ＶＣＣよりも該ｐチャネル
トランジスタの閾値電圧 （ｌ　Ｖｔｈｐｌ　）だけ高くなると、ｐチャネルトラ
ンジスタはオンする。

このｐチャネルトランジスタのオン状態は正のサージ電
圧がＶＣＣ電圧とｐチャネルトランジスタの閾値電圧を
加えた電圧より高くなっている限り続くので、正のサー
ジ電圧を確実に吸収することが可能となる。

負のサージ電圧が入力してｎチャネルトランジスタのソ
ース電圧が該ｎチャネルトランジスタの閾値電圧（−Ｖ
ｔｈｎ）より低くなると、ｎチャネルトランジスタはオ
ンする。

このｎチャネルトランジスタのオン状態は負のサージ電
圧がｎチャネルトランジスタの闇値電圧以下になってい
る限り続くので、負のサージ電圧を確実に吸収すること
が可能となる。

このように本発明の入力保護回路によれば正負いずれの
サージ電圧も確実に吸収することができるので内部回路
を有効に保護することが可能となる。

またｐチャネルトランジスタのゲートはＶＣＣ電圧レヘ
ルに、ｎチャネルトランジスタのゲートはＧＮＤ電圧レ
ベルにあるので、入力電圧が通常の動作電圧範囲（Ｏｖ
〜Ｖ　ｃｃ）においてはオフしている。これにより内部
回路の正常な動作が保証される。

〔実施例〕

次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係る入力保護回路の回路図
である。

Ｑｌはｎチャネルトランジスタであり、ソースは入力抵
抗Ｒ３を介して入力端子に接続され、ドレインは高電圧
電源端子ＶＣＣに接続されている。

ゲートは抵抗Ｒ１を介して高電圧電源端子ＶＣＣにも接
続されている。

Ｑｌはｐチャネルトランジスタであり、ソースは入力抵
抗Ｒ３を介して入力端子に接続され、ドレインは接地さ
れている。ゲートは高電圧電源されでもいる。

次に本発明の実施例の人力保護回路の動作について説明
する。まず入力端子からＲ３を介して負のサージ電圧が
入力するとする。負のサージ電ｌＩＥがｎチャネルトラ
ンジスタＱｌの閾値電圧（−Ｖｔｈｎ）よりも低くなる
とき、Ｑｌがオンしく負のサージ電圧はＶＣＣ端子側に
吸収される。

Ｑｌは負のサージ電圧がＱｌの闇値電圧（−Ｖｔｈｎ）
より低電圧である限りオンするので、負のサージ電圧を
確実かつ有効に吸収することができる。

次に入力端子からＲ３を介して正のサージ電圧が入力す
る場合について考える。正のサージ電圧がＶＣＣ電圧に
ｎチャネルトランジスタＱ２の閾値電圧（ｌ　Ｖｔｈｐ
ｌ　）を加えた電圧よりも高くなるときＱｌはオンし、
正のサージ電圧はＧＮＤ端子側に吸収される。Ｑｌは正
のサージ電圧がＶｃｃ電圧にＱｌの閾値電圧（１ｖｔｈ
ｐｌ　）を加えた電圧より高い電圧である限りオンする
。すなわちサージ電圧の立ち上がり状態やサージ電圧の
電圧波形状態のいかんにかかわらずオンするので、正の
サージ電圧を確実かつ有効に吸収することができる。

また通常の動作電圧範囲（ＯＶ−Ｖｃｃ）の電圧が入力
するときにはＱｌおよびＱｌはオンしないので、内部回
路の正常動作が保証される。

なおＱｌ、Ｑｌをショートチャネル化し、ソース・ドレ
イン間のパンチスチールによるサージ電圧の吸収作用を
併用すれば、保護効果は一層大きい。

また実施例ではＶＣＣ端子が高電圧電源に接続されてい
る場合について説明したが、デバイスに電源が供給され
ていないときにサージ電圧が入力するときにも有効であ
る。すなわちこの場合にもＱｌのドレインはＲ１を介し
て、またＱｌのゲートはＲ２を介して接地されているの
で、サージ電圧が入力するときにはＱｌ又はＱｌが確実
にオンして該サージ電圧を吸収することができる。

〔発明の効果〕

以」−説明したように、本発明によれば正負いずれのサ
ージ電圧が入力する場合にも確実に吸収するように構成
しているので、かかるサージ電圧から内部回路を有効に
保護することができる。

【図面の簡単な説明】

第１図は本発明の実施例に係る入力保護回路の回路図で
ある。 第２図は従来例に係る入力保護回路の回路図である。 Ｑｌ、Ｑ３・・・ｎチャネルトランジスタＱ２・・・ｐ
チャネルトランジスタ ＲＩＮＲ５・・・抵抗 Ｃ１・・・カップリング容量

Claims (1)

1. 【特許請求の範囲】 ソースが入力端子に接続され、ドレインが高電圧電源端
   子に接続され、ゲートが低電圧電源端子に接続されてい
   るｎチャネルトランジスタと、前記ｎチャネルトランジ
   スタのゲートを高電圧電源端子に接続する第１の抵抗と
   、 ソースが前記入力端子に接続され、ドレインが低電圧電
   源端子に接続され、ゲートが高電圧電源端子に接続され
   ているｐチャネルトランジスタと、 前記ｐチャネルトランジスタのゲートを低電圧電源に接
   続する第２の抵抗とによって構成されていることを特徴
   とする入力保護回路。