JP2015061205A - 増幅器 - Google Patents

Abstract

【課題】 リカバリー時間の短い増幅器を得る。【解決手段】 増幅素子と、一端が前記増幅素子の入力側に接続され、他端がバイアス端子に接続され、前記増幅素子の入力端子にバイアス電圧を供給する抵抗と、一端が前記増幅素子の入力側に接続され、少なくとも１つの他端がグランドに接続され、前記一端と前記一端とは異なる少なくとも１つの他端との間に印加される電圧が所定の電圧より大きいか小さいかによって、導通もしくは遮断の状態が変化する電気素子と、を備えたことを特徴とする。【選択図】 図１

Description

本発明は、主として、ＶＨＦ帯、ＵＨＦ帯、マイクロ波帯、およびミリ波帯で使用される低雑音増幅器等の増幅器に関するものである。

レーダ装置、無線通信装置等に用いられる受信機では低雑音特性（ＮＦ：Noise Figure）が重要である。一般的な受信機の構成を図１８に示す。大信号入力時にＬＮＡ（Low Noise Amplifier）等の増幅器を保護するために、ＬＮＡの前段にリミッタ回路が装荷される。大信号入力時にはリミッタ回路により電力を吸収することにより、ＬＮＡに大電力が入力され、破壊されないようにしている。

G. Meneghesso, 他、"Surface-Related Drain Current Dispersion Effects in AlGaN-GaN HEMTs"、IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 51, NO. 10, OCTOBER 2004，pp.1554-1561.

しかしながら、従来構成ではＬＮＡの前段にリミッタ回路があるため、その損失によりＮＦが劣化する。そこで、ＬＮＡの耐電力を向上させ、リミッタ回路を削除し、ＮＦを改善することが求められる。ＬＮＡの耐電力を向上させるためには、絶縁破壊電圧の高い、ワイドバンドギャップデバイス、例えばＧａＮ（窒化ガリウム）でＬＮＡを構成することが考えられる（図１９参照）。しかしながら、ＧａＮデバイスを用いた場合、次の点が問題となる。ＧａＮデバイスでは、電子のトラップによる電流コラプスという現象がある（非特許文献１参照）。これは、格子欠陥などに起因するトラップに電子が捕獲されるため、その間電流が通常より小さくなる現象である。特にゲート電圧、ドレイン電圧に高い電圧が印加されるとその影響は大きくなる。

ＬＮＡに大電力が入力された場合、トランジスタのゲート電圧は大きな電圧で振られるため、トラップにより電流コラプス現象を生じ、電流が通常より低くなる。そのため、利得も低くなる。そして、ある時間が経たないと通常の電流値、利得にもどらないため、その間受信機の特性が劣化するため問題となる。通常の利得に戻るまでの時間をリカバリー時間と称する。

つまり、特にＧａＮをＬＮＡに用いた場合、このリカバリー時間が問題となる。本発明は、このリカバリー時間を改善するためになされたもので、リカバリー時間の短いＬＮＡ等の増幅器を提供することを目的とする。

この発明に係る増幅器は、
増幅素子と、
一端が前記増幅素子の入力側に接続され、他端がバイアス端子に接続され、前記増幅素子の入力端子にバイアス電圧を供給する抵抗と、
一端が前記増幅素子の入力側に接続され、少なくとも１つの他端がグランドに接続され、前記一端と前記一端とは異なる少なくとも１つの他端との間に印加される電圧が所定の電圧より大きいか小さいかによって、導通もしくは遮断の状態が変化する電気素子と、
を備えたことを特徴とするものである。

この発明によれば、リカバリー時間の短い増幅器を得られるという効果がある。

この発明の実施の形態１による増幅器を示す回路構成図である。 小信号入力時のゲート電圧とトラップ電圧の関係を示す模式図である。 大信号入力時のゲート電圧とトラップ電圧の関係を示す模式図である。 ダイオードの電流・電圧特性を示す模式図である。 本発明における、大信号入力時のゲート電圧とトラップ電圧の関係を示す図である。 入力信号の電圧波形を示す図（計算結果）である。 ドレイン電流の時間変化を示す図（計算結果）である。 利得の時間変化を示す図（計算結果）である。 実施の形態２に係る増幅器の回路図である。 実施の形態３に係る増幅器の回路図である。 実施の形態４に係る増幅器の回路図である。 実施の形態５に係る増幅器の回路図である。 実施の形態６に係る増幅器の回路図である。 実施の形態７に係る増幅器の回路図である。 実施の形態８に係る増幅器の回路図である。 トランジスタのＩｄ−Ｖｇ特性を示す模式図である。 実施の形態９に係る増幅器の回路図である。 従来の受信機の構成を示す図である。 将来の受信機の構成を示す図である。

実施の形態１．
図１は、この発明の実施の形態１に係わる増幅器を示す回路構成図である。図中、１は入力端子、２は出力端子、３は増幅素子であるトランジスタ、４は抵抗、５はバイアス端子であるゲートバイアス端子、６ａは電気素子であるダイオード、である。

図１において、増幅素子であるトランジスタ３に窒化ガリウム（ＧａＮ）を主材料とする電界効果トランジスタ（ＦＥＴ、Field Effect Transistor）を用いている。トランジスタ３のソース端子は接地され、トランジスタ３のドレイン端子は出力端子２に接続されている。トランジスタ３の入力側（ＦＥＴのゲート側）に、ゲートバイアス端子５からゲート電圧を供給する抵抗４とダイオード６ａがシャントに接続されている。ダイオード６ａはカソード（陰極）側がトランジスタ３の入力側に接続され、アノード（陽極）側はＧＮＤ（グランド）に接続されている。

ゲートバイアス端子５は高周波においてはグランドとなるため、抵抗４は、一端が増幅素子であるトランジスタ３の入力側に接続され、他端が高周波としてのグランドに接続されている。電気素子であるダイオード６ａは、一端が増幅素子あるトランジスタ３の入力側に接続され、他端が高周波としてのグランドに接続されている。

ここではトランジスタ３にノーマリーオンのＮ型ＦＥＴを用いているため、ゲートバイアス端子５から印加するゲートバイアスはマイナスの電位としている。

次に動作について説明する。まず図２、図３に、電気素子であるダイオード６ａが無い場合の小信号入力時、大信号入力時のゲート電圧波形の模式図をそれぞれ示す。Ｖ_ggはゲートバイアス回路で印加される直流電圧であり、マイナスの値である。実際のゲート電圧は、この直流電圧に正弦波状の信号の電圧が重畳される。Ｖ_gtrapはゲート電圧がこの電圧以下になると電子がトラップされる電圧（負の値）である。図を見ると分かるように、図２の小信号入力時では電圧波形がトラップ電圧Ｖ_gtrap以下にならないため、電子はトラップされずリカバリー時間は短い。それに対し、図３の大信号入力時では、電圧波形がＶ_gtrap以下になる時間があるため、電子がトラップされ、リカバリー時間は長くなる。

図１に示す回路では、ダイオード６ａを装荷させることにより、ゲート電圧がＶ_gtrap以下にゲート電圧がならないようにすることで、電子がトラップされるのを防ぎ、リカバリー時間が長くならないようにしている。ダイオード６ａは、順方向で見たとき図４に示すような電流特性を示す。端子間の電圧（図中Ｖ_ｇ）が所定の電圧Ｖ_bi以下のとき、電流Ｉ_ｇがほとんど流れず遮断状態になり、電圧Ｖ_ｇが所定の電圧Ｖ_bi以上になると電流Ｉ_ｇが流れて導通状態となる。すなわち、端子の間に印加される電圧が所定の電圧より大きいか小さいかによって、導通もしくは遮断の状態が変化する電気素子である。

図１では、ダイオード６ａのカソード（陰極）がトランジスタ３のゲート側に接続され、アノード（陽極）がＧＮＤ（グランド）に接続されている。このため、ゲート電圧が０もしくはプラスの電位の場合には、ダイオード６ａに電流はほとんど流れない。ゲート電圧がマイナスの電位でも、その値の絶対値が閾値電圧Ｖ_bi以下であれば、ダイオード６ａに電流はほとんど流れない。しかし、ゲート電圧の値が、絶対値が閾値電圧Ｖ_bi以上のマイナスの電位（−Ｖ_bi以下の電位）となると、ダイオード６ａに電流が流れる。そして、それ以下の電位となっても、ダイオード６ａに電流が流れ、ダイオード６ａの両端が閾値電圧Ｖ_biを保って短絡するため、ゲート電圧は−Ｖ_bi以下には下がらない。

このことにより、トランジスタ３のゲート電圧Ｖは、閾値電圧−Ｖ_biで電圧が制限される。本実施の形態１ではこの特性を利用している。図５に本実施の形態における、大信号入力時のゲート電圧波形の模式図を示す。ダイオード６ａの閾値電圧−Ｖ_biを、−Ｖ_bi＞Ｖ_gtrapとすることで、大信号入力時でもゲート電圧がＶ_gtrap以下にならないようにし、電子がトラップされないようにしている。

ダイオード単体の閾値電圧Ｖ_biは限られた範囲の値となるが、ダイオードを複数接続することにより閾値電圧Ｖ_biをより広範囲な所要の値にすることもできる。図１ではダイオード６ａは３つのダイオードを直列接続して構成しているが、ダイオードの数は１つでも、３つ以外の複数個でもよく、また必要に応じてダイオードを並列接続したり、直列接続と並列接続を併用しても良い。これらは、必要な所定の電圧や耐電力などの条件により適宜選択することができる。

次に本回路を回路シミュレータにより計算した結果を示す。図６は入力端子１に入力する入力電圧の包絡線波形を示す。縦軸は電圧、横軸は時間を示している。１μｓから２μｓにおいて大信号が入力されていることが分かる。図７に、トランジスタ３のドレイン電流の時間変化を示す。縦軸はドレイン電流、横軸は時間を示している。従来回路では電子がトラップされるため、大信号の入力後にドレイン電流が大きく落ち込み、大信号の入力が終わった２μｓ以降においても、電流が復帰するまでの時間が長く掛っていることが分かる。これに対して本発明では、大信号の入力後にドレイン電流が素早く０．１Ａ程度に回復しており、従来回路に比べてドレイン電流が復帰するまでの時間が短く、リカバリー時間が改善されていることが分かる。図８に増幅器の利得の時間変化を示す。縦軸は利得、横軸は時間を示している。従来回路では大信号の入力後にしばらくの時間は利得が元に戻らず低下しているが、本発明では従来回路に比べて利得が復帰するまでの時間も短く、本発明において、利得においてもリカバリー時間が改善されていることが分かる。

本実施の形態のトランジスタ３は、これに限らず種々の増幅素子を用いることができる。また、トランジスタ３が窒化ガリウムを主材料とする電界効果トランジスタである場合には、電子のトラップによる電流コラプス現象が顕著に生じることから、特に本実施の形態の著しい効果が得られる。

以上のように本実施の形態に係わる増幅器によれば、リカバリー時間の短い増幅器を得られるという効果がある。

実施の形態２．
図９はこの発明の実施の形態２による増幅器の回路図である。図中、図１と同一符号は同一又は相当部分を示し説明を省略する。図９において、６Ａは電気素子であり、２端子間にある程度以上に電圧がかかるとＯＮ（導通状態）になる２端子のスイッチである。

次に動作について説明する。入力端子１に小信号が入力する時には、スイッチ６Ａにかかる電圧は所定の電圧より小さいため、スイッチ６ＡはＯＦＦ状態（遮断状態）である。スイッチ６ＡがＯＦＦであるため、スイッチ６Ａ側に電流は流れず損失にならないため、増幅器のＮＦ（Noise Figure）は劣化しない。一方、大信号が入力され、ゲート電圧がある電圧以下になると、スイッチ６Ａにかかる電圧が所定の電圧より大きくなるため、スイッチ６ＡがＯＮとなる。このため、端子６ｎ１と６ｎ２が接続され、ゲート電圧は、それ以下の電圧には下がらなくなる。この所定の電圧に対応するゲート電圧をトランジスタ３の電子がトラップされる電圧（Ｖ_gtrap）より高くしているため、ゲート電圧がＶ_gtrap以下にならない。したがって、電子はトラップされず、増幅器のリカバリー時間は長くならない。

このように本構成では、小信号時にはＮＦが劣化せず、大信号が入力されてもリカバリー時間が長くならないという効果が得られる。

実施の形態３．
図１０はこの発明の実施の形態３による増幅器の回路図である。図中、図１、図９と同一符号は同一又は相当部分を示し説明を省略する。図１０において、７は抵抗である。
動作は実施の形態１と同じである。したがって、実施の形態１と同様にリカバリー時間の短い増幅器を得られるという効果がある。

また、本構成では、ダイオード６ａと直列に抵抗７を装荷することで、ゲート電圧が−Ｖ_bi以下になった場合でも、ダイオード６ａを流れる電流を小さくでき、ダイオード６ａの過電流による破壊を防ぐことができる。

実施の形態４．
図１１はこの発明の実施の形態４による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。図１１で、８はインダクタ、９はキャパシタである。

動作は実施の形態１と同じである。したがって、実施の形態１と同様にリカバリー時間の短い増幅器を得られるという効果がある。

ダイオード６ａは一般に容量性素子であり寄生容量を含んでいる。本構成ではダイオード６ａの寄生容量とインダクタ８を並列共振させることにより、トランジスタ３のゲート側からダイオード６ａ側を見たインピーダンスを高くすることができる。したがって、ダイオード６ａ側の回路損失を小さくすることができる。

なお、キャパシタ９はインダクタ８に直流電流が流れるのを防ぐために設けたＤＣカットである。また、図１１では、インダクタ８をダイオード６ａに並列に接続しているが、インダクタ８をダイオード６ａと抵抗７との直列回路に並列に接続しても同様の効果が得られる。

実施の形態５．
図１２はこの発明の実施の形態５による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。図１２で、１は入力端子、１０は整合回路、１０ａ、１０ｃは整合回路を構成するインダクタ、１０ｂ、１０ｄは整合回路を構成するキャパシタである。

本実施の形態の基本動作は実施の形態１と同じである。したがって、実施の形態１と同様にリカバリー時間の短い増幅器を得られるという効果がある。

さらに、本構成では、トランジスタ３から見て、整合回路１０の前にダイオード６ａの回路を装荷することにより、入力電力が低い場合でも、ダイオード６ａの回路が動作するようにしている。これは、電力が同じでもインピーダンスにより電圧は異なり、インピーダンスが高い方が電圧も高くなることに基づくものである。すなわち、Ｐを電力、Ｚをインピーダンス、Ｖを電圧とすると、以下の式が成り立つ。
Ｐ＝Ｖ^２／（２Ｚ） …（１）
Ｖ＝√（２ＺＰ） …（２）
式（２）より、電力Ｐが一定であれば、インピーダンスＺが大きいほど電圧Ｖが大きいことがわかる。

一般にＦＥＴ等のトランジスタ３は入力インピーダンスが小さいことから、整合回路１０で入力側の外部回路のインピーダンスと整合を取ることで、入力する信号の反射を抑えている。したがって、トランジスタ３の入力インピーダンスよりも整合回路１０を介して見込んだインピーダンスの方が大きな値となっている。すなわち、トランジスタ３の直近のゲート電圧よりも整合回路１０を介した入力端子１での高周波の電圧の方が大きな値となっている。よって、本実施の形態では、入力電力が低い場合でも、ダイオード６ａの回路が動作するという効果が得られる。

なお、ここでは整合回路１０として、インダクタ１０ａ、１０ｃとキャパシタ１０ｂ、１０ｄとを、ローパスフィルタ型に接続したものを示しているが、所要の条件を満たす回路であれば、構成や段数がこれ以外のものであっても良い。

実施の形態６．
図１３はこの発明の実施の形態６による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。
基本動作は実施の形態１と同じである。したがって、実施の形態１と同様にリカバリー時間の短い増幅器を得られるという効果がある。

本構成では、整合回路１０を用いた増幅器に対して、ダイオード６ａに並列にインダクタ８を装荷することにより、ダイオード６ａの寄生容量を打ち消し、その寄生容量により整合がずれないようにでき、設計が容易にできるという効果が得られる。なお、キャパシタ９は、ＤＣ（直流）電流が、ＧＮＤ（グランド）に流れないようにするための容量である。

実施の形態７．
図１４はこの発明の実施の形態７による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。図１４において、６Ｂは端子６ｎ３と６ｎ２の間の電圧がある電圧以上になると端子６ｎ１と６ｎ２の間がＯＮとなる３端子のスイッチ、１１は容量である。

基本動作は実施の形態１や実施の形態２と同じである。したがって、実施の形態１や実施の形態２と同様にリカバリー時間の短い増幅器を得られるという効果がある。
本構成では、大電力入力時には、スイッチがＯＮになり、トランジスタ３のゲート電圧が、電子がトラップされる電圧以下にならないようにしている。本構成のような３端子のスイッチ６Ｂを用いた場合でも、実施の形態１と同様にリカバリー時間を改善することができる。

実施の形態８．
図１５はこの発明の実施の形態８による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。図１５において、６ｂはトランジスタである。３端子スイッチとしてトランジスタ６ｂを利用している。トランジスタ６ｂのＩｄ−Ｖｇ特性（ドレイン電流の対ゲート電圧特性、図１６参照）を用いて、トランジスタ３の入力電圧が、Ｖ_gtrap以下にならないようにしている。トランジスタ６ｂには種々の構成のものを用いることができる。
基本動作は実施の形態１、実施の形態２及び実施の形態７と同じである。本構成でも実施の形態１等と同じ効果が得られる。

実施の形態９．
図１７はこの発明の実施の形態９による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。図１７において、１２は容量である。
基本動作は実施の形態１や実施の形態８等と同じである。本構成では、トランジスタ６ｂのゲート側に容量１２を装荷することで、入力端子１側からトランジスタ６ｂ側を見たインピーダンスを高くすることができ、回路損失を小さくすることができる。

１ 入力端子、２ 出力端子、３ トランジスタ、４ 抵抗、５ ゲートバイアス端子、６Ａ ２端子スイッチ、６Ｂ ３端子スイッチ、６ａ ダイオード、６ｂ トランジスタ、７ 抵抗、８ インダクタ、９ キャパシタ、１０ 整合回路、１０ａ インダクタ、１０ｂ キャパシタ、１０ｃ インダクタ、１０ｄ キャパシタ、１１ 容量、１２ 容量

Claims (9)

1. 増幅素子と、
   一端が前記増幅素子の入力側に接続され、他端がバイアス端子に接続され、前記増幅素子の入力端子にバイアス電圧を供給する抵抗と、
   一端が前記増幅素子の入力側に接続され、少なくとも１つの他端がグランドに接続され、前記一端と前記一端とは異なる少なくとも１つの他端との間に印加される電圧が所定の電圧より大きいか小さいかによって、導通もしくは遮断の状態が変化する電気素子と、
   を備えたことを特徴とする増幅器。
2. 前記電気素子はダイオードであることを特徴とする請求項１に記載の増幅器。
3. 前記電気素子はスイッチであることを特徴とする請求項１に記載の増幅器。
4. 前記電気素子はトランジスタであることを特徴とする請求項１に記載の増幅器。
5. 前記増幅素子は窒化ガリウムを主材料とする電界効果トランジスタであることを特徴とする請求項１から請求項４のいずれかに記載の増幅器。
6. 前記ダイオードにさらに直列に抵抗を接続したことを特徴とする請求項２に記載の増幅器。
7. 前記ダイオードにさらに並列にインダクタを接続したことを特徴とする請求項２または請求項６に記載の増幅器。
8. 前記増幅素子と前記電気素子の間に整合回路を接続したことを特徴とする請求項１から請求項７のいずれかに記載の増幅器。
9. 前記トランジスタのゲート端子は容量を介して前記増幅素子の入力側に接続されていることを特徴とする請求項４に記載の増幅器。

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