JP2015061205A - 増幅器 - Google Patents

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Abstract

【課題】 リカバリー時間の短い増幅器を得る。【解決手段】 増幅素子と、一端が前記増幅素子の入力側に接続され、他端がバイアス端子に接続され、前記増幅素子の入力端子にバイアス電圧を供給する抵抗と、一端が前記増幅素子の入力側に接続され、少なくとも1つの他端がグランドに接続され、前記一端と前記一端とは異なる少なくとも1つの他端との間に印加される電圧が所定の電圧より大きいか小さいかによって、導通もしくは遮断の状態が変化する電気素子と、を備えたことを特徴とする。【選択図】 図1

Description

本発明は、主として、VHF帯、UHF帯、マイクロ波帯、およびミリ波帯で使用される低雑音増幅器等の増幅器に関するものである。
レーダ装置、無線通信装置等に用いられる受信機では低雑音特性(NF:Noise Figure)が重要である。一般的な受信機の構成を図18に示す。大信号入力時にLNA(Low Noise Amplifier)等の増幅器を保護するために、LNAの前段にリミッタ回路が装荷される。大信号入力時にはリミッタ回路により電力を吸収することにより、LNAに大電力が入力され、破壊されないようにしている。
G. Meneghesso, 他、"Surface-Related Drain Current Dispersion Effects in AlGaN-GaN HEMTs"、IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 51, NO. 10, OCTOBER 2004,pp.1554-1561.
しかしながら、従来構成ではLNAの前段にリミッタ回路があるため、その損失によりNFが劣化する。そこで、LNAの耐電力を向上させ、リミッタ回路を削除し、NFを改善することが求められる。LNAの耐電力を向上させるためには、絶縁破壊電圧の高い、ワイドバンドギャップデバイス、例えばGaN(窒化ガリウム)でLNAを構成することが考えられる(図19参照)。しかしながら、GaNデバイスを用いた場合、次の点が問題となる。GaNデバイスでは、電子のトラップによる電流コラプスという現象がある(非特許文献1参照)。これは、格子欠陥などに起因するトラップに電子が捕獲されるため、その間電流が通常より小さくなる現象である。特にゲート電圧、ドレイン電圧に高い電圧が印加されるとその影響は大きくなる。
LNAに大電力が入力された場合、トランジスタのゲート電圧は大きな電圧で振られるため、トラップにより電流コラプス現象を生じ、電流が通常より低くなる。そのため、利得も低くなる。そして、ある時間が経たないと通常の電流値、利得にもどらないため、その間受信機の特性が劣化するため問題となる。通常の利得に戻るまでの時間をリカバリー時間と称する。
つまり、特にGaNをLNAに用いた場合、このリカバリー時間が問題となる。本発明は、このリカバリー時間を改善するためになされたもので、リカバリー時間の短いLNA等の増幅器を提供することを目的とする。
この発明に係る増幅器は、
増幅素子と、
一端が前記増幅素子の入力側に接続され、他端がバイアス端子に接続され、前記増幅素子の入力端子にバイアス電圧を供給する抵抗と、
一端が前記増幅素子の入力側に接続され、少なくとも1つの他端がグランドに接続され、前記一端と前記一端とは異なる少なくとも1つの他端との間に印加される電圧が所定の電圧より大きいか小さいかによって、導通もしくは遮断の状態が変化する電気素子と、
を備えたことを特徴とするものである。
この発明によれば、リカバリー時間の短い増幅器を得られるという効果がある。
この発明の実施の形態1による増幅器を示す回路構成図である。 小信号入力時のゲート電圧とトラップ電圧の関係を示す模式図である。 大信号入力時のゲート電圧とトラップ電圧の関係を示す模式図である。 ダイオードの電流・電圧特性を示す模式図である。 本発明における、大信号入力時のゲート電圧とトラップ電圧の関係を示す図である。 入力信号の電圧波形を示す図(計算結果)である。 ドレイン電流の時間変化を示す図(計算結果)である。 利得の時間変化を示す図(計算結果)である。 実施の形態2に係る増幅器の回路図である。 実施の形態3に係る増幅器の回路図である。 実施の形態4に係る増幅器の回路図である。 実施の形態5に係る増幅器の回路図である。 実施の形態6に係る増幅器の回路図である。 実施の形態7に係る増幅器の回路図である。 実施の形態8に係る増幅器の回路図である。 トランジスタのId−Vg特性を示す模式図である。 実施の形態9に係る増幅器の回路図である。 従来の受信機の構成を示す図である。 将来の受信機の構成を示す図である。
実施の形態1.
図1は、この発明の実施の形態1に係わる増幅器を示す回路構成図である。図中、1は入力端子、2は出力端子、3は増幅素子であるトランジスタ、4は抵抗、5はバイアス端子であるゲートバイアス端子、6aは電気素子であるダイオード、である。
図1において、増幅素子であるトランジスタ3に窒化ガリウム(GaN)を主材料とする電界効果トランジスタ(FET、Field Effect Transistor)を用いている。トランジスタ3のソース端子は接地され、トランジスタ3のドレイン端子は出力端子2に接続されている。トランジスタ3の入力側(FETのゲート側)に、ゲートバイアス端子5からゲート電圧を供給する抵抗4とダイオード6aがシャントに接続されている。ダイオード6aはカソード(陰極)側がトランジスタ3の入力側に接続され、アノード(陽極)側はGND(グランド)に接続されている。
ゲートバイアス端子5は高周波においてはグランドとなるため、抵抗4は、一端が増幅素子であるトランジスタ3の入力側に接続され、他端が高周波としてのグランドに接続されている。電気素子であるダイオード6aは、一端が増幅素子あるトランジスタ3の入力側に接続され、他端が高周波としてのグランドに接続されている。
ここではトランジスタ3にノーマリーオンのN型FETを用いているため、ゲートバイアス端子5から印加するゲートバイアスはマイナスの電位としている。
次に動作について説明する。まず図2、図3に、電気素子であるダイオード6aが無い場合の小信号入力時、大信号入力時のゲート電圧波形の模式図をそれぞれ示す。Vggはゲートバイアス回路で印加される直流電圧であり、マイナスの値である。実際のゲート電圧は、この直流電圧に正弦波状の信号の電圧が重畳される。Vgtrapはゲート電圧がこの電圧以下になると電子がトラップされる電圧(負の値)である。図を見ると分かるように、図2の小信号入力時では電圧波形がトラップ電圧Vgtrap以下にならないため、電子はトラップされずリカバリー時間は短い。それに対し、図3の大信号入力時では、電圧波形がVgtrap以下になる時間があるため、電子がトラップされ、リカバリー時間は長くなる。
図1に示す回路では、ダイオード6aを装荷させることにより、ゲート電圧がVgtrap以下にゲート電圧がならないようにすることで、電子がトラップされるのを防ぎ、リカバリー時間が長くならないようにしている。ダイオード6aは、順方向で見たとき図4に示すような電流特性を示す。端子間の電圧(図中V)が所定の電圧Vbi以下のとき、電流Iがほとんど流れず遮断状態になり、電圧Vが所定の電圧Vbi以上になると電流Iが流れて導通状態となる。すなわち、端子の間に印加される電圧が所定の電圧より大きいか小さいかによって、導通もしくは遮断の状態が変化する電気素子である。
図1では、ダイオード6aのカソード(陰極)がトランジスタ3のゲート側に接続され、アノード(陽極)がGND(グランド)に接続されている。このため、ゲート電圧が0もしくはプラスの電位の場合には、ダイオード6aに電流はほとんど流れない。ゲート電圧がマイナスの電位でも、その値の絶対値が閾値電圧Vbi以下であれば、ダイオード6aに電流はほとんど流れない。しかし、ゲート電圧の値が、絶対値が閾値電圧Vbi以上のマイナスの電位(−Vbi以下の電位)となると、ダイオード6aに電流が流れる。そして、それ以下の電位となっても、ダイオード6aに電流が流れ、ダイオード6aの両端が閾値電圧Vbiを保って短絡するため、ゲート電圧は−Vbi以下には下がらない。
このことにより、トランジスタ3のゲート電圧Vは、閾値電圧−Vbiで電圧が制限される。本実施の形態1ではこの特性を利用している。図5に本実施の形態における、大信号入力時のゲート電圧波形の模式図を示す。ダイオード6aの閾値電圧−Vbiを、−Vbi>Vgtrapとすることで、大信号入力時でもゲート電圧がVgtrap以下にならないようにし、電子がトラップされないようにしている。
ダイオード単体の閾値電圧Vbiは限られた範囲の値となるが、ダイオードを複数接続することにより閾値電圧Vbiをより広範囲な所要の値にすることもできる。図1ではダイオード6aは3つのダイオードを直列接続して構成しているが、ダイオードの数は1つでも、3つ以外の複数個でもよく、また必要に応じてダイオードを並列接続したり、直列接続と並列接続を併用しても良い。これらは、必要な所定の電圧や耐電力などの条件により適宜選択することができる。
次に本回路を回路シミュレータにより計算した結果を示す。図6は入力端子1に入力する入力電圧の包絡線波形を示す。縦軸は電圧、横軸は時間を示している。1μsから2μsにおいて大信号が入力されていることが分かる。図7に、トランジスタ3のドレイン電流の時間変化を示す。縦軸はドレイン電流、横軸は時間を示している。従来回路では電子がトラップされるため、大信号の入力後にドレイン電流が大きく落ち込み、大信号の入力が終わった2μs以降においても、電流が復帰するまでの時間が長く掛っていることが分かる。これに対して本発明では、大信号の入力後にドレイン電流が素早く0.1A程度に回復しており、従来回路に比べてドレイン電流が復帰するまでの時間が短く、リカバリー時間が改善されていることが分かる。図8に増幅器の利得の時間変化を示す。縦軸は利得、横軸は時間を示している。従来回路では大信号の入力後にしばらくの時間は利得が元に戻らず低下しているが、本発明では従来回路に比べて利得が復帰するまでの時間も短く、本発明において、利得においてもリカバリー時間が改善されていることが分かる。
本実施の形態のトランジスタ3は、これに限らず種々の増幅素子を用いることができる。また、トランジスタ3が窒化ガリウムを主材料とする電界効果トランジスタである場合には、電子のトラップによる電流コラプス現象が顕著に生じることから、特に本実施の形態の著しい効果が得られる。
以上のように本実施の形態に係わる増幅器によれば、リカバリー時間の短い増幅器を得られるという効果がある。
実施の形態2.
図9はこの発明の実施の形態2による増幅器の回路図である。図中、図1と同一符号は同一又は相当部分を示し説明を省略する。図9において、6Aは電気素子であり、2端子間にある程度以上に電圧がかかるとON(導通状態)になる2端子のスイッチである。
次に動作について説明する。入力端子1に小信号が入力する時には、スイッチ6Aにかかる電圧は所定の電圧より小さいため、スイッチ6AはOFF状態(遮断状態)である。スイッチ6AがOFFであるため、スイッチ6A側に電流は流れず損失にならないため、増幅器のNF(Noise Figure)は劣化しない。一方、大信号が入力され、ゲート電圧がある電圧以下になると、スイッチ6Aにかかる電圧が所定の電圧より大きくなるため、スイッチ6AがONとなる。このため、端子6n1と6n2が接続され、ゲート電圧は、それ以下の電圧には下がらなくなる。この所定の電圧に対応するゲート電圧をトランジスタ3の電子がトラップされる電圧(Vgtrap)より高くしているため、ゲート電圧がVgtrap以下にならない。したがって、電子はトラップされず、増幅器のリカバリー時間は長くならない。
このように本構成では、小信号時にはNFが劣化せず、大信号が入力されてもリカバリー時間が長くならないという効果が得られる。
実施の形態3.
図10はこの発明の実施の形態3による増幅器の回路図である。図中、図1、図9と同一符号は同一又は相当部分を示し説明を省略する。図10において、7は抵抗である。
動作は実施の形態1と同じである。したがって、実施の形態1と同様にリカバリー時間の短い増幅器を得られるという効果がある。
また、本構成では、ダイオード6aと直列に抵抗7を装荷することで、ゲート電圧が−Vbi以下になった場合でも、ダイオード6aを流れる電流を小さくでき、ダイオード6aの過電流による破壊を防ぐことができる。
実施の形態4.
図11はこの発明の実施の形態4による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。図11で、8はインダクタ、9はキャパシタである。
動作は実施の形態1と同じである。したがって、実施の形態1と同様にリカバリー時間の短い増幅器を得られるという効果がある。
ダイオード6aは一般に容量性素子であり寄生容量を含んでいる。本構成ではダイオード6aの寄生容量とインダクタ8を並列共振させることにより、トランジスタ3のゲート側からダイオード6a側を見たインピーダンスを高くすることができる。したがって、ダイオード6a側の回路損失を小さくすることができる。
なお、キャパシタ9はインダクタ8に直流電流が流れるのを防ぐために設けたDCカットである。また、図11では、インダクタ8をダイオード6aに並列に接続しているが、インダクタ8をダイオード6aと抵抗7との直列回路に並列に接続しても同様の効果が得られる。
実施の形態5.
図12はこの発明の実施の形態5による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。図12で、1は入力端子、10は整合回路、10a、10cは整合回路を構成するインダクタ、10b、10dは整合回路を構成するキャパシタである。
本実施の形態の基本動作は実施の形態1と同じである。したがって、実施の形態1と同様にリカバリー時間の短い増幅器を得られるという効果がある。
さらに、本構成では、トランジスタ3から見て、整合回路10の前にダイオード6aの回路を装荷することにより、入力電力が低い場合でも、ダイオード6aの回路が動作するようにしている。これは、電力が同じでもインピーダンスにより電圧は異なり、インピーダンスが高い方が電圧も高くなることに基づくものである。すなわち、Pを電力、Zをインピーダンス、Vを電圧とすると、以下の式が成り立つ。
P=V/(2Z) …(1)
V=√(2ZP) …(2)
式(2)より、電力Pが一定であれば、インピーダンスZが大きいほど電圧Vが大きいことがわかる。
一般にFET等のトランジスタ3は入力インピーダンスが小さいことから、整合回路10で入力側の外部回路のインピーダンスと整合を取ることで、入力する信号の反射を抑えている。したがって、トランジスタ3の入力インピーダンスよりも整合回路10を介して見込んだインピーダンスの方が大きな値となっている。すなわち、トランジスタ3の直近のゲート電圧よりも整合回路10を介した入力端子1での高周波の電圧の方が大きな値となっている。よって、本実施の形態では、入力電力が低い場合でも、ダイオード6aの回路が動作するという効果が得られる。
なお、ここでは整合回路10として、インダクタ10a、10cとキャパシタ10b、10dとを、ローパスフィルタ型に接続したものを示しているが、所要の条件を満たす回路であれば、構成や段数がこれ以外のものであっても良い。
実施の形態6.
図13はこの発明の実施の形態6による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。
基本動作は実施の形態1と同じである。したがって、実施の形態1と同様にリカバリー時間の短い増幅器を得られるという効果がある。
本構成では、整合回路10を用いた増幅器に対して、ダイオード6aに並列にインダクタ8を装荷することにより、ダイオード6aの寄生容量を打ち消し、その寄生容量により整合がずれないようにでき、設計が容易にできるという効果が得られる。なお、キャパシタ9は、DC(直流)電流が、GND(グランド)に流れないようにするための容量である。
実施の形態7.
図14はこの発明の実施の形態7による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。図14において、6Bは端子6n3と6n2の間の電圧がある電圧以上になると端子6n1と6n2の間がONとなる3端子のスイッチ、11は容量である。
基本動作は実施の形態1や実施の形態2と同じである。したがって、実施の形態1や実施の形態2と同様にリカバリー時間の短い増幅器を得られるという効果がある。
本構成では、大電力入力時には、スイッチがONになり、トランジスタ3のゲート電圧が、電子がトラップされる電圧以下にならないようにしている。本構成のような3端子のスイッチ6Bを用いた場合でも、実施の形態1と同様にリカバリー時間を改善することができる。
実施の形態8.
図15はこの発明の実施の形態8による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。図15において、6bはトランジスタである。3端子スイッチとしてトランジスタ6bを利用している。トランジスタ6bのId−Vg特性(ドレイン電流の対ゲート電圧特性、図16参照)を用いて、トランジスタ3の入力電圧が、Vgtrap以下にならないようにしている。トランジスタ6bには種々の構成のものを用いることができる。
基本動作は実施の形態1、実施の形態2及び実施の形態7と同じである。本構成でも実施の形態1等と同じ効果が得られる。
実施の形態9.
図17はこの発明の実施の形態9による増幅器の回路図である。図中、前出の図と同一符号は同一又は相当部分を示し説明を省略する。図17において、12は容量である。
基本動作は実施の形態1や実施の形態8等と同じである。本構成では、トランジスタ6bのゲート側に容量12を装荷することで、入力端子1側からトランジスタ6b側を見たインピーダンスを高くすることができ、回路損失を小さくすることができる。
1 入力端子、2 出力端子、3 トランジスタ、4 抵抗、5 ゲートバイアス端子、6A 2端子スイッチ、6B 3端子スイッチ、6a ダイオード、6b トランジスタ、7 抵抗、8 インダクタ、9 キャパシタ、10 整合回路、10a インダクタ、10b キャパシタ、10c インダクタ、10d キャパシタ、11 容量、12 容量

Claims (9)

  1. 増幅素子と、
    一端が前記増幅素子の入力側に接続され、他端がバイアス端子に接続され、前記増幅素子の入力端子にバイアス電圧を供給する抵抗と、
    一端が前記増幅素子の入力側に接続され、少なくとも1つの他端がグランドに接続され、前記一端と前記一端とは異なる少なくとも1つの他端との間に印加される電圧が所定の電圧より大きいか小さいかによって、導通もしくは遮断の状態が変化する電気素子と、
    を備えたことを特徴とする増幅器。
  2. 前記電気素子はダイオードであることを特徴とする請求項1に記載の増幅器。
  3. 前記電気素子はスイッチであることを特徴とする請求項1に記載の増幅器。
  4. 前記電気素子はトランジスタであることを特徴とする請求項1に記載の増幅器。
  5. 前記増幅素子は窒化ガリウムを主材料とする電界効果トランジスタであることを特徴とする請求項1から請求項4のいずれかに記載の増幅器。
  6. 前記ダイオードにさらに直列に抵抗を接続したことを特徴とする請求項2に記載の増幅器。
  7. 前記ダイオードにさらに並列にインダクタを接続したことを特徴とする請求項2または請求項6に記載の増幅器。
  8. 前記増幅素子と前記電気素子の間に整合回路を接続したことを特徴とする請求項1から請求項7のいずれかに記載の増幅器。
  9. 前記トランジスタのゲート端子は容量を介して前記増幅素子の入力側に接続されていることを特徴とする請求項4に記載の増幅器。
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