JPS6213107A - 電界効果トランジスタのバイアス回路 - Google Patents
電界効果トランジスタのバイアス回路Info
- Publication number
- JPS6213107A JPS6213107A JP15290485A JP15290485A JPS6213107A JP S6213107 A JPS6213107 A JP S6213107A JP 15290485 A JP15290485 A JP 15290485A JP 15290485 A JP15290485 A JP 15290485A JP S6213107 A JPS6213107 A JP S6213107A
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- Japan
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- gate
- voltage
- signal
- breakdown
- large amplitude
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロ波通信装置等の高周波信号増幅器に
用いられる電界効果トランジスタ（ＦＥＴ ）のバイア
ス回路に関する。
用いられる電界効果トランジスタ（ＦＥＴ ）のバイア
ス回路に関する。
（従来の技術）
１従来のＦＥＴ増幅器は、第３図のようにＦＥ
Ｔ ５と、結合コンデンサ６．７と、抵抗８により構成
されており、ＦＥＴ５のゲートＧおよびドレインＤはコ
ンデンサ６および７を介して高周波信号入力端子１およ
び出力端子２にそれぞれ接続され、ソースＳは接地端子
に接続されている。このＦＥＴ ５への １
゜バイアスは、正電圧入力端子３から正電圧をドレイン
Ｄに、負電圧入力端子４から負電圧を抵抗８を介してゲ
ートＧに供給することにより行なわれ □
る。
１従来のＦＥＴ増幅器は、第３図のようにＦＥ
Ｔ ５と、結合コンデンサ６．７と、抵抗８により構成
されており、ＦＥＴ５のゲートＧおよびドレインＤはコ
ンデンサ６および７を介して高周波信号入力端子１およ
び出力端子２にそれぞれ接続され、ソースＳは接地端子
に接続されている。このＦＥＴ ５への １
゜バイアスは、正電圧入力端子３から正電圧をドレイン
Ｄに、負電圧入力端子４から負電圧を抵抗８を介してゲ
ートＧに供給することにより行なわれ □
る。
このような第３図ＦＥＴ増幅器の動作を第４図の動作図
を用いて説明する。なお、第４図においア５，３（よヶ
ー）、ｔ工（Ｖｃｉ）Ｇ’ヵ、−６ケー、；・流（ＩＱ
）特性、１４はゲート電圧設定点、１５は
１・）゛シフトされたゲート電圧、１６．１７は入力信
号波形、１８はゲートのブレークダウン電圧点である。
を用いて説明する。なお、第４図においア５，３（よヶ
ー）、ｔ工（Ｖｃｉ）Ｇ’ヵ、−６ケー、；・流（ＩＱ
）特性、１４はゲート電圧設定点、１５は
１・）゛シフトされたゲート電圧、１６．１７は入力信
号波形、１８はゲートのブレークダウン電圧点である。
第３図の入力端子１に印加された大振幅入力信号１６は
コンデンサ６を介してゲートＧに入力され、負電圧入力
端子４の負電圧により決まるゲート電圧１４に重畳きれ
てゲート順方向に電流を流す。ここで、ゲートＧは直流
的に高インピーダンスであり、ゲート順方向に直流が流
れるからゲート電圧は負側にシフトし、バイアス点は第
４図のように符号１５の点に移る。したがって、信号１
６は信号１７のように電圧１５に重畳される。
コンデンサ６を介してゲートＧに入力され、負電圧入力
端子４の負電圧により決まるゲート電圧１４に重畳きれ
てゲート順方向に電流を流す。ここで、ゲートＧは直流
的に高インピーダンスであり、ゲート順方向に直流が流
れるからゲート電圧は負側にシフトし、バイアス点は第
４図のように符号１５の点に移る。したがって、信号１
６は信号１７のように電圧１５に重畳される。
（発明が解決しようとする問題点）
ところが、ゲート入力波形が１７のようになると、ゲー
トの逆方向に深く電圧がかかり、ブレークダウン電圧点
１８を超え、ブレークダウンを起してブレークダウン電
流が流れる。このブレークダウン電圧点は、順方向電流
と異なり、ゲート接合部で高いエネルギーを消費するか
ら、 ＦＥＴの信忙度を著しく低下させるという欠点が
ある。また、大振幅信号入力時にゲートバイアス電圧が
負側にシフトきれるから、ドレイン電流が低下し、出力
電力が低下するという不具合が生じる。
トの逆方向に深く電圧がかかり、ブレークダウン電圧点
１８を超え、ブレークダウンを起してブレークダウン電
流が流れる。このブレークダウン電圧点は、順方向電流
と異なり、ゲート接合部で高いエネルギーを消費するか
ら、 ＦＥＴの信忙度を著しく低下させるという欠点が
ある。また、大振幅信号入力時にゲートバイアス電圧が
負側にシフトきれるから、ドレイン電流が低下し、出力
電力が低下するという不具合が生じる。
そこで、本発明の目的は、大振幅信号が入力された場合
におけるゲートのブレークダウン電流を阻止し信頼度の
向上を計るとともに、ゲート電圧のシフト旨を緩和しド
レイン電流の低下を軽減するＦＥＴのバイアス回路を提
供することにある。
におけるゲートのブレークダウン電流を阻止し信頼度の
向上を計るとともに、ゲート電圧のシフト旨を緩和しド
レイン電流の低下を軽減するＦＥＴのバイアス回路を提
供することにある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する手段は
、ゲート、ドレイン及びソースを高周波信号入力端子、
高周波信号出力端子及び接地端子にそれぞれ結合した電
界効果トランジスタのゲートに抵抗を介して第１の極性
の電圧を供給しドレインに第１の極性と逆の極性の電圧
を供給するバイアス回路であり、複数のダイオードがゲ
ートと接地端子間に直列に接続してあり、前記ダイオー
ドは、電界効果トランジスタのゲート・ソース間逆方向
耐圧よりも低いドレインＭｆ’Ｎ遮断電圧を超える前記
高周波信号入力端子の信号により導通されることを特徴
とする。
、ゲート、ドレイン及びソースを高周波信号入力端子、
高周波信号出力端子及び接地端子にそれぞれ結合した電
界効果トランジスタのゲートに抵抗を介して第１の極性
の電圧を供給しドレインに第１の極性と逆の極性の電圧
を供給するバイアス回路であり、複数のダイオードがゲ
ートと接地端子間に直列に接続してあり、前記ダイオー
ドは、電界効果トランジスタのゲート・ソース間逆方向
耐圧よりも低いドレインＭｆ’Ｎ遮断電圧を超える前記
高周波信号入力端子の信号により導通されることを特徴
とする。
（実施例）
第１図は、本発明のＦＥＴのバイアス回路の一実施例を
示す回路図である。この実施例が第３図の従来回路と異
なるところはゲート・ソース間にダイオード１０〜１２
が直列に接続されていることである。
示す回路図である。この実施例が第３図の従来回路と異
なるところはゲート・ソース間にダイオード１０〜１２
が直列に接続されていることである。
このダイオード１０〜１２の動作を第２図の動作図すな
わちＦＥＴのゲート・ソース間のダイオード特性等を用
いて説明する。なお、第１図および第２図においては、
第３図および第４図と同じ機能等をもつものは同じ参照
番号を付しである。
わちＦＥＴのゲート・ソース間のダイオード特性等を用
いて説明する。なお、第１図および第２図においては、
第３図および第４図と同じ機能等をもつものは同じ参照
番号を付しである。
ゲートに入力された大振幅信号１６は、第３図と同様に
、ゲート重圧１４に重畳され順方向電流を流す、このた
めゲートに接続される抵抗８に直流が流れゲート電圧は
負側にシフトし、バイアス点は符号１５の点に移り、ゲ
ートへの信号は１７のようになる。したがって、信号１
７の一部により、ゲートはゲート逆有向に深く電圧がか
けられる。しかし、ダイオード１０〜１２の順方向電圧
特性２０により、ドレイン電流遮断電圧１９をゲート・
ソース間逆方向耐圧特性のブレークダウン電圧１８より
も低く設定すると、大振幅入力信号１７はこのドレイン
を流速断電圧１９を超える部分は短絡される。すなわち
、大振幅入力信号１７はこの遮断電圧１９でクリップさ
れた形となり、大振幅信号入力時におけるゲートのブレ
ークダウン電流を阻止することになる。
、ゲート重圧１４に重畳され順方向電流を流す、このた
めゲートに接続される抵抗８に直流が流れゲート電圧は
負側にシフトし、バイアス点は符号１５の点に移り、ゲ
ートへの信号は１７のようになる。したがって、信号１
７の一部により、ゲートはゲート逆有向に深く電圧がか
けられる。しかし、ダイオード１０〜１２の順方向電圧
特性２０により、ドレイン電流遮断電圧１９をゲート・
ソース間逆方向耐圧特性のブレークダウン電圧１８より
も低く設定すると、大振幅入力信号１７はこのドレイン
を流速断電圧１９を超える部分は短絡される。すなわち
、大振幅入力信号１７はこの遮断電圧１９でクリップさ
れた形となり、大振幅信号入力時におけるゲートのブレ
ークダウン電流を阻止することになる。
また、前述のように大振幅信号入力時にゲート電圧は負
側にシフトしているが、入力信号が遮断電圧１９により
クリップされるからゲート電圧の負側へのシフト量は緩
和きれ、ドレイン電流め低下も軽減できる。
側にシフトしているが、入力信号が遮断電圧１９により
クリップされるからゲート電圧の負側へのシフト量は緩
和きれ、ドレイン電流め低下も軽減できる。
（発明の効果）
以−Ｆ説明したように本発明のＦＥＩバイアス回路によ
れば、大振幅信号が入力きれた場合でも、ゲート電極の
ブレークダウンを防止し過剰な逆方向ゲート電流を阻止
し、信頼度の向上を計れるとともに、ゲート電圧のシフ
ト量を緩和しドレイン電流の低下を軽減できる。
れば、大振幅信号が入力きれた場合でも、ゲート電極の
ブレークダウンを防止し過剰な逆方向ゲート電流を阻止
し、信頼度の向上を計れるとともに、ゲート電圧のシフ
ト量を緩和しドレイン電流の低下を軽減できる。
第１図は本発明によるＦＥＴのバイアス回路の一実施例
を示す回路図、第２図は第１図回路の動作図、第３図は
従来のＦＥＴバイアス回路例の回路図、第４図は第３図
回路の動作図である。 図において、１は高周波信号入力端子、２は高周波信号
出力端子、３は正電圧入力端子、４は負電圧入力端子、
５はＦＥＴ、６，７は結合コンデンサ、８は抵抗、１０
〜１２はダイオード、１３はゲート電圧に対するゲート
電流特性、１４はゲート１［圧設定点、１５は大振幅信
号入力時にシフトするゲートを圧、１６．１７は入力信
号波形、１８はゲートのブレークダウン電圧、１９はド
レイン重流遮断重圧、２０はダイオード１０〜１２の累
積した順方向電圧の特性である。
を示す回路図、第２図は第１図回路の動作図、第３図は
従来のＦＥＴバイアス回路例の回路図、第４図は第３図
回路の動作図である。 図において、１は高周波信号入力端子、２は高周波信号
出力端子、３は正電圧入力端子、４は負電圧入力端子、
５はＦＥＴ、６，７は結合コンデンサ、８は抵抗、１０
〜１２はダイオード、１３はゲート電圧に対するゲート
電流特性、１４はゲート１［圧設定点、１５は大振幅信
号入力時にシフトするゲートを圧、１６．１７は入力信
号波形、１８はゲートのブレークダウン電圧、１９はド
レイン重流遮断重圧、２０はダイオード１０〜１２の累
積した順方向電圧の特性である。
Claims (1)
- ゲート、ドレイン及びソースを高周波信号入力端子、高
周波信号出力端子及び接地端子にそれぞれ結合した電界
効果トランジスタの前記ゲートに抵抗を介して第１の極
性の電圧を供給し前記ドレインに前記第１の極性と逆の
極性の電圧を供給するバイアス回路において、複数のダ
イオードが前記ゲートと前記接地端子間に直列に接続し
てあり、前記ダイオードは、前記電界効果トランジスタ
のゲート・ソース間逆方向耐圧よりも低いドレイン電流
遮断電圧を超える前記高周波信号入力端子の信号により
導通されることを特徴とする電界効果トランジスタのバ
イアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15290485A JPS6213107A (ja) | 1985-07-11 | 1985-07-11 | 電界効果トランジスタのバイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15290485A JPS6213107A (ja) | 1985-07-11 | 1985-07-11 | 電界効果トランジスタのバイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6213107A true JPS6213107A (ja) | 1987-01-21 |
Family
ID=15550674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15290485A Pending JPS6213107A (ja) | 1985-07-11 | 1985-07-11 | 電界効果トランジスタのバイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6213107A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5039952A (en) * | 1990-04-20 | 1991-08-13 | International Business Machines Corp. | Electronic gain cell |
| US5103189A (en) * | 1989-08-18 | 1992-04-07 | Thomson Composants Microondes | High-efficiency amplifier |
| US5528189A (en) * | 1993-12-21 | 1996-06-18 | Texas Instruments Incorporated | Noise performance of amplifiers |
| JP2015061205A (ja) * | 2013-09-19 | 2015-03-30 | 三菱電機株式会社 | 増幅器 |
-
1985
- 1985-07-11 JP JP15290485A patent/JPS6213107A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103189A (en) * | 1989-08-18 | 1992-04-07 | Thomson Composants Microondes | High-efficiency amplifier |
| US5039952A (en) * | 1990-04-20 | 1991-08-13 | International Business Machines Corp. | Electronic gain cell |
| US5528189A (en) * | 1993-12-21 | 1996-06-18 | Texas Instruments Incorporated | Noise performance of amplifiers |
| JP2015061205A (ja) * | 2013-09-19 | 2015-03-30 | 三菱電機株式会社 | 増幅器 |
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