JP3059325B2 - 半導体スイッチ回路 - Google Patents
半導体スイッチ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、移動体通信機器、特に
携帯電話等のアンテナの送受の切り替えに用いられる高
周波用の半導体スイッチ回路に関するものである。
携帯電話等のアンテナの送受の切り替えに用いられる高
周波用の半導体スイッチ回路に関するものである。
【０００２】
【従来の技術】近年、移動体通信分野の発展に伴い、携
帯電話等のアンテナの送受の切り替え用として、小型、
低消費電力の高周波用半導体スイッチが望まれている。
特に最近、これまで主流であったシリコンＰＩＮダイオ
ードを用いた半導体スイッチに代わり、低消費電力とい
う点で優れているガリウム・砒素電界効果素子を用いた
半導体スイッチが使用される趨勢にある。
帯電話等のアンテナの送受の切り替え用として、小型、
低消費電力の高周波用半導体スイッチが望まれている。
特に最近、これまで主流であったシリコンＰＩＮダイオ
ードを用いた半導体スイッチに代わり、低消費電力とい
う点で優れているガリウム・砒素電界効果素子を用いた
半導体スイッチが使用される趨勢にある。
【０００３】このような電界効果素子（以下、ＦＥＴと
略記する）を用いた高周波用の半導体スイッチ回路の従
来例について説明する。図４は、従来の高周波用半導体
スイッチ回路の基本構成を示したものである。１は入力
端子、２は出力端子、３は前記入力端子１と出力端子２
との間の高周波信号の伝達を断続するための第１のＦＥ
Ｔ、４は入力端子１とアース間を断続するための第２の
ＦＥＴである。第１のＦＥＴ３のゲート電極には第１の
抵抗５を介して第１の制御端子７が接続され、第２のＦ
ＥＴ４のゲート電極には第２の抵抗６を介して第２の制
御端子８が接続されている。これ等の抵抗５、６は、ゲ
ート電極の保護のために挿入されており、通常は線路の
特性インピーダンスの数１０倍の値が選ばれる。
略記する）を用いた高周波用の半導体スイッチ回路の従
来例について説明する。図４は、従来の高周波用半導体
スイッチ回路の基本構成を示したものである。１は入力
端子、２は出力端子、３は前記入力端子１と出力端子２
との間の高周波信号の伝達を断続するための第１のＦＥ
Ｔ、４は入力端子１とアース間を断続するための第２の
ＦＥＴである。第１のＦＥＴ３のゲート電極には第１の
抵抗５を介して第１の制御端子７が接続され、第２のＦ
ＥＴ４のゲート電極には第２の抵抗６を介して第２の制
御端子８が接続されている。これ等の抵抗５、６は、ゲ
ート電極の保護のために挿入されており、通常は線路の
特性インピーダンスの数１０倍の値が選ばれる。
【０００４】次に、前記した図４の半導体スイッチ回路
の動作について、ＦＥＴとしてガリウム・砒素ＦＥＴの
ノーマリ・オン型のものを用いた場合を例にとって説明
する。先ず、第１の制御端子７にＦＥＴ３のピンチオフ
電圧よりも低い電圧を印加し、且つ第２の制御端子８に
は０Ｖを印加した場合には、第１のＦＥＴ３のドレイン
・ソース間はオフ、第２のＦＥＴ４がオン動作する。従
って、第１のＦＥＴ３のオフ動作により入力端子１と出
力端子２との接続が絶たれると共に、第２のＦＥＴ４の
オン動作により入力端子１とアース間が短絡される。こ
れにより、入出力端子間の漏洩は極力抑えられて、アイ
ソレーションが向上する。逆に、第１の制御端子７に０
Ｖを、第２の制御端子８に第２のＦＥＴ４のピンチオフ
電圧よりも低い電圧を印加した場合には、第１のＦＥＴ
３がオン動作し、第２のＦＥＴ４がオフ動作して、入力
端子１と出力端子２とが接続される。
の動作について、ＦＥＴとしてガリウム・砒素ＦＥＴの
ノーマリ・オン型のものを用いた場合を例にとって説明
する。先ず、第１の制御端子７にＦＥＴ３のピンチオフ
電圧よりも低い電圧を印加し、且つ第２の制御端子８に
は０Ｖを印加した場合には、第１のＦＥＴ３のドレイン
・ソース間はオフ、第２のＦＥＴ４がオン動作する。従
って、第１のＦＥＴ３のオフ動作により入力端子１と出
力端子２との接続が絶たれると共に、第２のＦＥＴ４の
オン動作により入力端子１とアース間が短絡される。こ
れにより、入出力端子間の漏洩は極力抑えられて、アイ
ソレーションが向上する。逆に、第１の制御端子７に０
Ｖを、第２の制御端子８に第２のＦＥＴ４のピンチオフ
電圧よりも低い電圧を印加した場合には、第１のＦＥＴ
３がオン動作し、第２のＦＥＴ４がオフ動作して、入力
端子１と出力端子２とが接続される。
【０００５】
【発明が解決しようとする課題】以上の動作は、入出力
端子間の接続状態においては、入力端子１からの入力信
号の瞬時電圧をＶｉｎ、第２のＦＥＴのピンチオフ電圧
をＶｐ、第２のＦＥＴをオフ動作させるように第２の制
御端子８に印加する電圧をＶｇとすると、 ｜Ｖｉｎ｜＜｜Ｖｇ｜−｜Ｖｐ｜ の領域でのみ成立する。
端子間の接続状態においては、入力端子１からの入力信
号の瞬時電圧をＶｉｎ、第２のＦＥＴのピンチオフ電圧
をＶｐ、第２のＦＥＴをオフ動作させるように第２の制
御端子８に印加する電圧をＶｇとすると、 ｜Ｖｉｎ｜＜｜Ｖｇ｜−｜Ｖｐ｜ の領域でのみ成立する。
【０００６】これに対し、入力端子１からの入力電力が
大きくて、 ｜Ｖｉｎ｜＞｜Ｖｇ｜−｜Ｖｐ｜ となるような場合は、入力信号の瞬時電圧が負の最大値
をとる前後の期間で、ゲート電極とソース電極との間の
電圧Ｖｇｓが、その瞬時電圧（即ち、この期間でのソー
ス電圧）の負の最大値への変化に伴って、大きな値に変
化して、 Ｖｇｓ＞Ｖｐ となることがあり、この場合には、第２のＦＥＴ４はこ
の期間の間でオン状態となり、入力端子１はアースに短
絡する。このため、この半導体スイッチ回路の入出力特
性の線形性が低下し、高調波等の歪が増大する。
大きくて、 ｜Ｖｉｎ｜＞｜Ｖｇ｜−｜Ｖｐ｜ となるような場合は、入力信号の瞬時電圧が負の最大値
をとる前後の期間で、ゲート電極とソース電極との間の
電圧Ｖｇｓが、その瞬時電圧（即ち、この期間でのソー
ス電圧）の負の最大値への変化に伴って、大きな値に変
化して、 Ｖｇｓ＞Ｖｐ となることがあり、この場合には、第２のＦＥＴ４はこ
の期間の間でオン状態となり、入力端子１はアースに短
絡する。このため、この半導体スイッチ回路の入出力特
性の線形性が低下し、高調波等の歪が増大する。
【０００７】そこで、より大きい入力電力であっても、
線形性を維持して低歪とするために次の３通りの方法が
考えられる。
線形性を維持して低歪とするために次の３通りの方法が
考えられる。
【０００８】１．｜Ｖｇ｜を大きくする。
【０００９】２．｜Ｖｐ｜を小さくする。
【００１０】３．｜Ｖｉｎ｜を小さくする。
【００１１】しかしながら、前記の各考えでは、それぞ
れ、以下の問題点がある。
れ、以下の問題点がある。
【００１２】先ず、第１の方法では、制御端子に印加す
る電圧｜Ｖｇ｜はゲート耐圧よりは大きくできない。こ
のため、ゲート耐圧を大きくすることが考えられるが、
このためにはＦＥＴのリセスを深くし、又はゲート、ド
レイン及びソース間の距離を大きくする必要があって、
何れもオン動作時の抵抗の増大を招き、半導体スイッチ
回路のオフ時におけるアイソレーションが低下する。ま
た、制御端子に印加する電圧Ｖｇは電源電圧により制限
される。
る電圧｜Ｖｇ｜はゲート耐圧よりは大きくできない。こ
のため、ゲート耐圧を大きくすることが考えられるが、
このためにはＦＥＴのリセスを深くし、又はゲート、ド
レイン及びソース間の距離を大きくする必要があって、
何れもオン動作時の抵抗の増大を招き、半導体スイッチ
回路のオフ時におけるアイソレーションが低下する。ま
た、制御端子に印加する電圧Ｖｇは電源電圧により制限
される。
【００１３】更に、第２の方法も、ピンチオフ電圧｜Ｖ
ｐ｜を小さくするためには、チャネル層を薄くする必要
があり、オン動作時の抵抗の増大を招く。また、ピンチ
オフ電圧Ｖｐ＝０ｖとしても、入力信号の瞬時電圧｜Ｖ
ｉｎ｜が制御端子に印加される電圧｜Ｖｇ｜を越えるよ
うな大きな入力電力では歪が増大する。
ｐ｜を小さくするためには、チャネル層を薄くする必要
があり、オン動作時の抵抗の増大を招く。また、ピンチ
オフ電圧Ｖｐ＝０ｖとしても、入力信号の瞬時電圧｜Ｖ
ｉｎ｜が制御端子に印加される電圧｜Ｖｇ｜を越えるよ
うな大きな入力電力では歪が増大する。
【００１４】また、第３の方法は、マッチング回路を入
出力端子に設けてスイッチ回路の特性インピーダンスを
低くすれば可能であるが、回路が複雑になったり、マッ
チング回路の調整が必要となる問題がある。
出力端子に設けてスイッチ回路の特性インピーダンスを
低くすれば可能であるが、回路が複雑になったり、マッ
チング回路の調整が必要となる問題がある。
【００１５】本発明は前記従来の課題を解決するもので
あり、その目的は、オン動作時の抵抗の増大を招かず且
つ簡易な構成でもって、より大きい入力電力に対しても
前記第２のＦＥＴのオン動作を防止して、より一層に低
歪である半導体スイッチ回路を提供することにある。
あり、その目的は、オン動作時の抵抗の増大を招かず且
つ簡易な構成でもって、より大きい入力電力に対しても
前記第２のＦＥＴのオン動作を防止して、より一層に低
歪である半導体スイッチ回路を提供することにある。
【００１６】
【課題を解決するための手段】前記従来の課題を解決す
るために、本発明では、入力端子と出力端子とが第１の
電界効果素子のオン動作により接続された状態におい
て、大きな振幅の入力電力が印加された場合には、第２
の電界効果素子のゲート電圧を、入力信号の瞬時電圧に
応じて変化させることにより、その瞬時電圧が負の最大
値をとる期間の前後ではゲート電圧を低下させて、ゲー
ト電極とソース電極との間の電圧Ｖｇｓをピンチオフ電
圧Ｖｐ未満に抑えて、第２の電界効果素子がオン動作す
ることを防ぐ構成とする。
るために、本発明では、入力端子と出力端子とが第１の
電界効果素子のオン動作により接続された状態におい
て、大きな振幅の入力電力が印加された場合には、第２
の電界効果素子のゲート電圧を、入力信号の瞬時電圧に
応じて変化させることにより、その瞬時電圧が負の最大
値をとる期間の前後ではゲート電圧を低下させて、ゲー
ト電極とソース電極との間の電圧Ｖｇｓをピンチオフ電
圧Ｖｐ未満に抑えて、第２の電界効果素子がオン動作す
ることを防ぐ構成とする。
【００１７】具体的に、請求項１記載の半導体スイッチ
回路の構成は、入力端子及び出力端子が第１の電界効果
素子のソース及びドレインとなるように接続されると共
に、入力端子及びアースが第２の電界効果素子のドレイ
ン及びソースとなるように接続され、前記第１の電界効
果素子及び第２の電界効果素子により入力端子の短絡及
び入出力端子の接続を実現するようにした半導体スイッ
チ回路において、前記入力端子と前記第２の電界効果素
子のゲート電極との間に、前記第２の電界効果素子内の
ゲート・ドレイン間容量よりも大きな容量値を有するキ
ャパシタを挿入する構成としている。
回路の構成は、入力端子及び出力端子が第１の電界効果
素子のソース及びドレインとなるように接続されると共
に、入力端子及びアースが第２の電界効果素子のドレイ
ン及びソースとなるように接続され、前記第１の電界効
果素子及び第２の電界効果素子により入力端子の短絡及
び入出力端子の接続を実現するようにした半導体スイッ
チ回路において、前記入力端子と前記第２の電界効果素
子のゲート電極との間に、前記第２の電界効果素子内の
ゲート・ドレイン間容量よりも大きな容量値を有するキ
ャパシタを挿入する構成としている。
【００１８】また、請求項２記載の半導体スイッチ回路
の構成は、前記請求項１記載の発明の構成に加えて、更
に、キャパシタと入力端子との間に、前記入力端子側を
カソードとするダイオードを挿入する構成としている。
の構成は、前記請求項１記載の発明の構成に加えて、更
に、キャパシタと入力端子との間に、前記入力端子側を
カソードとするダイオードを挿入する構成としている。
【００１９】更に、請求項３記載の発明の半導体スイッ
チ回路の構成は、前記請求項１又は請求項２記載の発明
の構成に加えて、入力端子と第２の電界効果素子のゲー
トとの間に、前記入力端子及び第２の電界効果素子のゲ
ートをソース及びドレインとする第３の電界効果素子を
接続し、前記第３の電界効果素子のゲート電極を第一の
電界効果素子のゲート電極に接続する構成としている。
チ回路の構成は、前記請求項１又は請求項２記載の発明
の構成に加えて、入力端子と第２の電界効果素子のゲー
トとの間に、前記入力端子及び第２の電界効果素子のゲ
ートをソース及びドレインとする第３の電界効果素子を
接続し、前記第３の電界効果素子のゲート電極を第一の
電界効果素子のゲート電極に接続する構成としている。
【００２０】
【作用】以上の構成により、請求項１記載の発明の半導
体スイッチ回路では、入力端子と出力端子とが第１の電
界効果素子のオン動作により接続された状態において、
大きな振幅の入力電力が印加された場合には、その負の
半サイクルで大きな負値の入力瞬時電圧が大容量のキャ
パシタを通じて第２の電界効果素子のゲート電極に加わ
って、そのゲート電圧が低く変化するので、入力瞬時電
圧が負の最大値をとる時間の前後で第２の電界効果素子
がオン動作することが防止されて、より大きい値の入力
電力においても一層に低歪みとなる。
体スイッチ回路では、入力端子と出力端子とが第１の電
界効果素子のオン動作により接続された状態において、
大きな振幅の入力電力が印加された場合には、その負の
半サイクルで大きな負値の入力瞬時電圧が大容量のキャ
パシタを通じて第２の電界効果素子のゲート電極に加わ
って、そのゲート電圧が低く変化するので、入力瞬時電
圧が負の最大値をとる時間の前後で第２の電界効果素子
がオン動作することが防止されて、より大きい値の入力
電力においても一層に低歪みとなる。
【００２１】また、請求項２記載の発明の半導体スイッ
チ回路では、上記の請求項１記載の発明の作用に加え
て、更に、第２の電界効果素子のオフ状態において、大
きな振幅の入力電力の印加時に、その正の半サイクルで
大きな正値の入力瞬時電圧が第２の電界効果素子のゲー
ト電極に加わることがダイオードにより阻止されて、そ
の入力端子と第２の電界効果素子のゲート電極との間が
小容量となるので、そのゲート電圧は上昇せず、第２の
電界効果素子はオフ状態を維持する。従って、第２の電
界効果素子が入力瞬時電圧の正，負の何れのサイクルに
おいてもオン動作することが防止されて、より一層に低
歪みとなる。
チ回路では、上記の請求項１記載の発明の作用に加え
て、更に、第２の電界効果素子のオフ状態において、大
きな振幅の入力電力の印加時に、その正の半サイクルで
大きな正値の入力瞬時電圧が第２の電界効果素子のゲー
ト電極に加わることがダイオードにより阻止されて、そ
の入力端子と第２の電界効果素子のゲート電極との間が
小容量となるので、そのゲート電圧は上昇せず、第２の
電界効果素子はオフ状態を維持する。従って、第２の電
界効果素子が入力瞬時電圧の正，負の何れのサイクルに
おいてもオン動作することが防止されて、より一層に低
歪みとなる。
【００２２】更に、請求項３記載の発明の半導体スイッ
チ回路では、入力端子と出力端子とが第１の電界効果素
子のオン動作により接続され、且つ入力端子とアースと
の短絡が第２の電界効果素子のオフ動作により防止され
た状態において、第３の電界効果素子が上記第２の電界
効果素子のオン動作に合せてオン動作するので、上記請
求項１又は請求項２記載の発明の作用を奏するととも
に、逆に入力端子と出力端子との接続が第１の電界効果
素子のオフ動作により絶たれ且つ入力端子が第２の電界
効果素子のオン動作によりアースに短絡した状態におい
ては、第３の電界効果素子が第２の電界効果素子のオフ
動作に合せてオフ動作し、これによりキャパシタ、又は
キャパシタ及びダイオードには、入力端子からの高周波
電圧は印加されないので、高調波成分の発生など、入力
端子と第２の電界効果素子のゲート電極とを接続したこ
とに伴う不測の不具合が防止される。
チ回路では、入力端子と出力端子とが第１の電界効果素
子のオン動作により接続され、且つ入力端子とアースと
の短絡が第２の電界効果素子のオフ動作により防止され
た状態において、第３の電界効果素子が上記第２の電界
効果素子のオン動作に合せてオン動作するので、上記請
求項１又は請求項２記載の発明の作用を奏するととも
に、逆に入力端子と出力端子との接続が第１の電界効果
素子のオフ動作により絶たれ且つ入力端子が第２の電界
効果素子のオン動作によりアースに短絡した状態におい
ては、第３の電界効果素子が第２の電界効果素子のオフ
動作に合せてオフ動作し、これによりキャパシタ、又は
キャパシタ及びダイオードには、入力端子からの高周波
電圧は印加されないので、高調波成分の発生など、入力
端子と第２の電界効果素子のゲート電極とを接続したこ
とに伴う不測の不具合が防止される。
【００２３】
【実施例】（第１の実施例）以下、本発明の第１の実施
例について図面を参照しながら説明する。図１は本発明
の第１の実施例の回路図である。１は入力端子、２は出
力端子、３は第１のＦＥＴであって、そのソース及びド
レインが前記入力端子１と出力端子２とに接続されて、
入出力端子１，２間で高周波信号の伝達を断続するもの
である。また、４は第２のＦＥＴであって、そのドレイ
ン及びソースが前記入力端子１及びアースに接続され
て、入力端子１とアース間を断続するものである。
例について図面を参照しながら説明する。図１は本発明
の第１の実施例の回路図である。１は入力端子、２は出
力端子、３は第１のＦＥＴであって、そのソース及びド
レインが前記入力端子１と出力端子２とに接続されて、
入出力端子１，２間で高周波信号の伝達を断続するもの
である。また、４は第２のＦＥＴであって、そのドレイ
ン及びソースが前記入力端子１及びアースに接続され
て、入力端子１とアース間を断続するものである。
【００２４】前記第１のＦＥＴ３のゲート電極には、第
１の抵抗５を介して第１の制御端子７が接続され、第２
のＦＥＴ４のゲート電極には、第２の抵抗６を介して第
２の制御端子８が接続されている。
１の抵抗５を介して第１の制御端子７が接続され、第２
のＦＥＴ４のゲート電極には、第２の抵抗６を介して第
２の制御端子８が接続されている。
【００２５】また、９はキャパシタであって、前記入力
端子１と第２のＦＥＴ４のゲート電極との間に挿入され
ている。前記キャパシタ９は、使用する周波数の信号が
十分に低損失で伝達通過し、且つ第２のＦＥＴ４のゲー
ト・ドレイン間の寄生容量Ｃgs、Ｃgdである０．１ｐＦ
程度に比較して十分大きな値であれば良く、例えば５０
ｐＦに設定される。また、第１及び第２のＦＥＴ３、４
は何れも同じ大きさのゲート長１μｍ、ゲート幅１ｍｍ
であり、ピンチオフ電圧が−２Ｖのノーマリ・オン型で
ある。前記各抵抗５、６は、ゲート電極の保護のため、
例えば２ＫΩのものが選定される。
端子１と第２のＦＥＴ４のゲート電極との間に挿入され
ている。前記キャパシタ９は、使用する周波数の信号が
十分に低損失で伝達通過し、且つ第２のＦＥＴ４のゲー
ト・ドレイン間の寄生容量Ｃgs、Ｃgdである０．１ｐＦ
程度に比較して十分大きな値であれば良く、例えば５０
ｐＦに設定される。また、第１及び第２のＦＥＴ３、４
は何れも同じ大きさのゲート長１μｍ、ゲート幅１ｍｍ
であり、ピンチオフ電圧が−２Ｖのノーマリ・オン型で
ある。前記各抵抗５、６は、ゲート電極の保護のため、
例えば２ＫΩのものが選定される。
【００２６】次に、本実施例の半導体スイッチ回路の動
作について、１００ＭＨｚから２ＧＨｚの高周波で２５
ｄＢｍ以下の電力が入力された場合について説明する。
先ず、第１の制御端子７に第１のＦＥＴ３のピンチオフ
電圧よりも低い電圧として、−５Ｖを印加し、且つ第２
の制御端子８を０Ｖにした場合、第１のＦＥＴ３はオフ
動作し、第２のＦＥＴ４はオン動作する。このときは、
従来例の動作と同様に、入力端子１と出力端子２との間
は絶たれる。
作について、１００ＭＨｚから２ＧＨｚの高周波で２５
ｄＢｍ以下の電力が入力された場合について説明する。
先ず、第１の制御端子７に第１のＦＥＴ３のピンチオフ
電圧よりも低い電圧として、−５Ｖを印加し、且つ第２
の制御端子８を０Ｖにした場合、第１のＦＥＴ３はオフ
動作し、第２のＦＥＴ４はオン動作する。このときは、
従来例の動作と同様に、入力端子１と出力端子２との間
は絶たれる。
【００２７】これに対し、第１の制御端子７に０Ｖを印
加し、第２の制御端子８に第２のＦＥＴ４のピンチオフ
電圧よりも低い負電圧（例えば−５Ｖ）を印加した場合
は、第１のＦＥＴ３がオン動作する。この時、２５ｄＢ
ｍ以下の小電力の入力信号が入力端子１に入力されて、
その瞬時電圧の絶対値が、第２の制御端子８に印加され
た負電圧の絶対値（例えば５Ｖ）（正確には、この負電
圧の絶対値から抵抗６の電圧降下を減じた電圧）からピ
ンピオフ電圧Ｖｐ（例えば−１Ｖ〜−３Ｖ）を減じた電
圧より小さな電圧となるような通常の場合には、第２の
ＦＥＴ４はオフ動作して、入力端子１とアースとの短絡
は阻止され、入力端子１と出力端子２との間は正常に接
続されるが、前記２５ｄＢｍを越える大きな入力電力の
場合には、５０Ω線路上での入力信号の瞬時電圧の絶対
値が第２の制御端子８に印加された負電圧の絶対値（即
ち、５Ｖ）から前記ピンピオフ電圧Ｖｐを減じた電圧を
超えるため、従来では、この入力電力以上では出力波形
に歪が生じていたが、本実施例では、入力信号の電圧が
負となる半サイクルでは、入力信号がキャパシタ９を通
じて第２のＦＥＴ４のゲート電極に加わり、そのゲート
電圧を下げるので、従来ではオン動作となってしまう第
２のＦＥＴ４はオフ状態を維持する。その結果、従来の
構成では非線形となって歪を生じるような大きい入力電
力においても、線形性を保ち、低歪にすることができ
る。
加し、第２の制御端子８に第２のＦＥＴ４のピンチオフ
電圧よりも低い負電圧（例えば−５Ｖ）を印加した場合
は、第１のＦＥＴ３がオン動作する。この時、２５ｄＢ
ｍ以下の小電力の入力信号が入力端子１に入力されて、
その瞬時電圧の絶対値が、第２の制御端子８に印加され
た負電圧の絶対値（例えば５Ｖ）（正確には、この負電
圧の絶対値から抵抗６の電圧降下を減じた電圧）からピ
ンピオフ電圧Ｖｐ（例えば−１Ｖ〜−３Ｖ）を減じた電
圧より小さな電圧となるような通常の場合には、第２の
ＦＥＴ４はオフ動作して、入力端子１とアースとの短絡
は阻止され、入力端子１と出力端子２との間は正常に接
続されるが、前記２５ｄＢｍを越える大きな入力電力の
場合には、５０Ω線路上での入力信号の瞬時電圧の絶対
値が第２の制御端子８に印加された負電圧の絶対値（即
ち、５Ｖ）から前記ピンピオフ電圧Ｖｐを減じた電圧を
超えるため、従来では、この入力電力以上では出力波形
に歪が生じていたが、本実施例では、入力信号の電圧が
負となる半サイクルでは、入力信号がキャパシタ９を通
じて第２のＦＥＴ４のゲート電極に加わり、そのゲート
電圧を下げるので、従来ではオン動作となってしまう第
２のＦＥＴ４はオフ状態を維持する。その結果、従来の
構成では非線形となって歪を生じるような大きい入力電
力においても、線形性を保ち、低歪にすることができ
る。
【００２８】（第２の実施例）次に、本発明の第２の実
施例について説明する。図２は本発明の第２の実施例の
回路図である。同図において、入力端子１とキャパシタ
９との間には、入力端子１側をカソードとしたダイオー
ド１０が挿入されている。このダイオード１０は、半導
体スイッチを構成する第１及び第２のＦＥＴ３、４と同
時に形成されるショットキーバリアダイオードである。
ダイオード１０のアノードの形状は１μｍ×１００μｍ
である。その他の構成は図１と同様であるので、同一部
分に同一符号を付して、その説明を省略する。
施例について説明する。図２は本発明の第２の実施例の
回路図である。同図において、入力端子１とキャパシタ
９との間には、入力端子１側をカソードとしたダイオー
ド１０が挿入されている。このダイオード１０は、半導
体スイッチを構成する第１及び第２のＦＥＴ３、４と同
時に形成されるショットキーバリアダイオードである。
ダイオード１０のアノードの形状は１μｍ×１００μｍ
である。その他の構成は図１と同様であるので、同一部
分に同一符号を付して、その説明を省略する。
【００２９】本実施例においては、２５ｄＢｍを越える
ような大電力が入力端子１に入力された場合には、入力
信号の電圧が負となる半サイクルでは、ダイオード１０
がＯＮとなり、入力信号がキャパシタ９を通じて第２の
ＦＥＴ４のゲート電極に加わって、ゲート電圧が下がる
ので、第２のＦＥＴ４はオフ状態を維持する。
ような大電力が入力端子１に入力された場合には、入力
信号の電圧が負となる半サイクルでは、ダイオード１０
がＯＮとなり、入力信号がキャパシタ９を通じて第２の
ＦＥＴ４のゲート電極に加わって、ゲート電圧が下がる
ので、第２のＦＥＴ４はオフ状態を維持する。
【００３０】また、入力信号の電圧が正となる半サイク
ルでは、前記図２の第１の実施例では、第２のＦＥＴ４
のゲート電圧がソース電位より高くなる時間が生じ、そ
の結果、第２のＦＥＴ４のオン動作を招くが、本実施例
では、この正の半サイクルでダイオード１０が逆バイア
ス状態となってオフ動作し、入力端子１と第２のＦＥＴ
４のゲート電極との間は非常に小さい容量となるので、
ゲート電圧は上昇することなく、第２のＦＥＴ４はオフ
状態を維持する。このように、第２のＦＥＴ４は入力信
号の正負の何れのサイクルでもオン状態となることがな
く、オフ状態を維持するので、第１の実施例よりも歪み
の改善効果が大となる。
ルでは、前記図２の第１の実施例では、第２のＦＥＴ４
のゲート電圧がソース電位より高くなる時間が生じ、そ
の結果、第２のＦＥＴ４のオン動作を招くが、本実施例
では、この正の半サイクルでダイオード１０が逆バイア
ス状態となってオフ動作し、入力端子１と第２のＦＥＴ
４のゲート電極との間は非常に小さい容量となるので、
ゲート電圧は上昇することなく、第２のＦＥＴ４はオフ
状態を維持する。このように、第２のＦＥＴ４は入力信
号の正負の何れのサイクルでもオン状態となることがな
く、オフ状態を維持するので、第１の実施例よりも歪み
の改善効果が大となる。
【００３１】（第３の実施例）図３は本発明の第３の実
施例の回路図を示す。同図において、入力端子１と第２
のＦＥＴ４との間、より具体的には入力端子１とダイオ
ード１０のカソードとの間には、第３のＦＥＴ１１が配
置される。前記第３のＦＥＴ１１は、そのドレインとソ
ースが入力端子１と第１のＦＥＴ３のゲート電極に接続
されている。前記第３のＦＥＴ１１は、第１及び第２の
ＦＥＴ３、４とゲート長、ピンチオフ電圧はそれぞれ同
一値であり、ゲート幅は１００μｍである。第３のＦＥ
Ｔ１１のゲート電極は、第３の抵抗１２を介して第１の
ＦＥＴ３のゲート電極及び第１の制御端子７に接続され
ている。前記第３の抵抗１２の役割は、第１の抵抗５及
び第２の抵抗６と同じくゲート電極保護にあるので、抵
抗値はこれ等の抵抗５、６と同じである。
施例の回路図を示す。同図において、入力端子１と第２
のＦＥＴ４との間、より具体的には入力端子１とダイオ
ード１０のカソードとの間には、第３のＦＥＴ１１が配
置される。前記第３のＦＥＴ１１は、そのドレインとソ
ースが入力端子１と第１のＦＥＴ３のゲート電極に接続
されている。前記第３のＦＥＴ１１は、第１及び第２の
ＦＥＴ３、４とゲート長、ピンチオフ電圧はそれぞれ同
一値であり、ゲート幅は１００μｍである。第３のＦＥ
Ｔ１１のゲート電極は、第３の抵抗１２を介して第１の
ＦＥＴ３のゲート電極及び第１の制御端子７に接続され
ている。前記第３の抵抗１２の役割は、第１の抵抗５及
び第２の抵抗６と同じくゲート電極保護にあるので、抵
抗値はこれ等の抵抗５、６と同じである。
【００３２】本実施例では、入力端子１と出力端子２と
を接続し且つ入力端子１とアースとの短絡を阻止するよ
うな第１の制御端子７及び第２の制御端子８の印加電圧
の設定の場合は、第３のＦＥＴ１１は、第１のＦＥＴ３
と同様に第１の制御端子７の印加電圧によりオン動作す
るので、前記第２の実施例で説明したような歪み改善動
作が行われる。
を接続し且つ入力端子１とアースとの短絡を阻止するよ
うな第１の制御端子７及び第２の制御端子８の印加電圧
の設定の場合は、第３のＦＥＴ１１は、第１のＦＥＴ３
と同様に第１の制御端子７の印加電圧によりオン動作す
るので、前記第２の実施例で説明したような歪み改善動
作が行われる。
【００３３】これに対し、前記とは逆に、入力端子１と
出力端子２との接続を絶ち且つ入力端子１とアースとを
短絡するような第１の制御端子７及び第２の制御端子８
の印加電圧の設定の場合は、前記第２の実施例ではキャ
パシタ９及びダイオード１０には入力端子１からの高周
波電圧が印加されるため、ダイオード１０の整流作用に
伴う高調波成分が発生する問題が生じるが、本実施例で
は、第３のＦＥＴ１１が第１の制御端子７の印加電圧に
よりオフ動作するので、キャパシタ９及びダイオード１
０には高周波電流は流れず、前記第２の実施例のような
高調波の発生は防止される。
出力端子２との接続を絶ち且つ入力端子１とアースとを
短絡するような第１の制御端子７及び第２の制御端子８
の印加電圧の設定の場合は、前記第２の実施例ではキャ
パシタ９及びダイオード１０には入力端子１からの高周
波電圧が印加されるため、ダイオード１０の整流作用に
伴う高調波成分が発生する問題が生じるが、本実施例で
は、第３のＦＥＴ１１が第１の制御端子７の印加電圧に
よりオフ動作するので、キャパシタ９及びダイオード１
０には高周波電流は流れず、前記第２の実施例のような
高調波の発生は防止される。
【００３４】
【発明の効果】以上説明したように、請求項１記載の発
明の半導体スイッチ回路によれば、入力端子と出力端子
との接続状態において、大きな振幅の入力電力の印加時
にも、その入力瞬時電圧が負の最大値をとる時間の前後
で入力端子とアースとが短絡することを大容量のキャパ
シタでもって防止したので、より大きい値の入力電力に
おいても一層に低歪みな伝達特性を実現できる効果を奏
する。
明の半導体スイッチ回路によれば、入力端子と出力端子
との接続状態において、大きな振幅の入力電力の印加時
にも、その入力瞬時電圧が負の最大値をとる時間の前後
で入力端子とアースとが短絡することを大容量のキャパ
シタでもって防止したので、より大きい値の入力電力に
おいても一層に低歪みな伝達特性を実現できる効果を奏
する。
【００３５】また、請求項２記載の発明の半導体スイッ
チ回路によれば、上記請求項１記載の発明の効果に加え
て、更に、大きな振幅の入力電力の印加時に、その正の
半サイクルでも入力端子とアースとが短絡することをダ
イオードにより防止したので、より一層に低歪みな伝達
特性を実現できる。
チ回路によれば、上記請求項１記載の発明の効果に加え
て、更に、大きな振幅の入力電力の印加時に、その正の
半サイクルでも入力端子とアースとが短絡することをダ
イオードにより防止したので、より一層に低歪みな伝達
特性を実現できる。
【００３６】更に、請求項３記載の発明の半導体スイッ
チ回路によれば、電界効果素子を通じた入力端子とアー
スとの短絡時に、前記電界効果素子のゲート電極に入力
高周波電圧が印加されることを他の電界効果素子のオフ
動作により阻止したので、上記請求項１又は請求項２記
載の発明の効果に加えて、高調波成分の発生など、不測
の不具合を防止できる効果を奏する。
チ回路によれば、電界効果素子を通じた入力端子とアー
スとの短絡時に、前記電界効果素子のゲート電極に入力
高周波電圧が印加されることを他の電界効果素子のオフ
動作により阻止したので、上記請求項１又は請求項２記
載の発明の効果に加えて、高調波成分の発生など、不測
の不具合を防止できる効果を奏する。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】従来例を示す回路図である。
１ 入力端子 ２ 出力端子 ３ 第１のＦＥＴ（第１の電界効果素子） ４ 第２のＦＥＴ（第２の電界効果素子） ５ 第１の抵抗 ６ 第２の抵抗 ７ 第１の制御端子 ８ 第２の制御端子 ９ キャパシタ １０ ダイオード １１ 第３のＦＥＴ（第３の電界効果素子） １２ 第３の抵抗
フロントページの続き (56)参考文献 特開 昭61−69212（ＪＰ，Ａ) 特開 昭63−238716（ＪＰ，Ａ) 特開 平５−199094（ＪＰ，Ａ) 特開 平６−152361（ＪＰ，Ａ) 特開 平４−105417（ＪＰ，Ａ) 特開 昭59−224920（ＪＰ，Ａ) 実開 平２−13326（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H04B 1/38 - 1/58
Claims (3)
- 【請求項１】 入力端子及び出力端子が第１の電界効果
素子のソース及びドレインとなるように接続されると共
に、入力端子及びアースが第２の電界効果素子のドレイ
ン及びソースとなるように接続され、前記第１の電界効
果素子及び第２の電界効果素子により入力端子の短絡及
び入出力端子の接続を実現するようにした半導体スイッ
チ回路において、前記入力端子と前記第２の電界効果素
子のゲート電極との間には、前記第２の電界効果素子内
のゲート・ドレイン間容量よりも大きな容量値を有する
キャパシタが挿入されることを特徴とする半導体スイッ
チ回路。 - 【請求項２】 キャパシタと入力端子との間には、前記
入力端子側をカソードとするダイオードが挿入されるこ
とを特徴とする請求項１記載の半導体スイッチ回路。 - 【請求項３】 入力端子と第２の電界効果素子のゲート
との間には、前記入力端子及び第２の電界効果素子のゲ
ートをソース及びドレインとする第３の電界効果素子が
接続され、前記第３の電界効果素子のゲート電極が第一
の電界効果素子のゲート電極と接続されていることを特
徴とする請求項１又は請求項２記載の半導体スイッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227254A JP3059325B2 (ja) | 1993-09-13 | 1993-09-13 | 半導体スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227254A JP3059325B2 (ja) | 1993-09-13 | 1993-09-13 | 半導体スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786899A JPH0786899A (ja) | 1995-03-31 |
| JP3059325B2 true JP3059325B2 (ja) | 2000-07-04 |
Family
ID=16857940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5227254A Expired - Fee Related JP3059325B2 (ja) | 1993-09-13 | 1993-09-13 | 半導体スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3059325B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4321359B2 (ja) | 2004-05-31 | 2009-08-26 | パナソニック株式会社 | 半導体スイッチ |
| JP2009159043A (ja) * | 2007-12-25 | 2009-07-16 | Rohm Co Ltd | ミュート回路およびそれを用いたオーディオ信号増幅回路ならびにミュートトランジスタの制御方法 |
-
1993
- 1993-09-13 JP JP5227254A patent/JP3059325B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786899A (ja) | 1995-03-31 |
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