JP6747031B2 - 増幅器 - Google Patents
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Description
無線通信システムは、送信部および受信部を有する。送信部は、搬送信号として使用する高周波信号を発生する発振器11と、送信側ベースバンド回路13と、ベースバンド信号を高周波信号で変調する変調回路12と、変調した信号を増幅する高出力増幅器14と、送信アンテナ15と、を有する。受信部は、受信アンテナ21と、受信信号を増幅する低雑音増幅器(Low Noise Amplifier: LNA)22と、増幅された受信信号を復調する復調回路23と、復調したベースバンド信号を処理する受信側ベースバンド回路24と、を有する。図1に示した無線通信システムの構成は広く知られているので、詳しい説明は省略する。
図2の増幅器の回路構成は、FET34のソースを接地する広く知られた回路構成である。
第1実施形態の増幅回路は、電界効果トランジスタ(FET)54と、入力側整合回路52と、電圧源53と、出力側整合回路55と、容量C1と、抵抗R1と、電圧源57と、を有する。FET54は、MESトランジスタ(Metal-Semiconductor Transistor)、HEMT(High Electron Mobility Transistor)のような電界効果トランジスタである。入力側整合回路52は、入力ポート51とFET54のソース端子との間に接続され、電圧源53からバイアス電圧V1の供給を受け、バイアス電圧V1を中心にして変化する入力信号を出力する。入力側整合回路52は、入力ポート51とFET54のソース端子の間のインピーダンス整合を行う。入力ポート51に接続される信号系のインピーダンスが、FET54のソース入力のインピーダンスに一致する場合にはインピーダンス整合を行う必要はない。出力側整合回路55は、出力ポート56とFET54のドレイン端子との間に接続されて、その間のインピーダンス整合を行う。出力側整合回路55も、出力ポート56が接続される信号系のインピーダンスが、FET54のドレイン出力のインピーダンスに一致する場合にはインピーダンス整合を行う必要はない。出力側整合回路55は、電圧源57からバイアス電圧V2の供給を受け、バイアス電圧V2を中心にして変化する出力信号を出力する。前述のように、入力側整合回路52と電圧源53を合わせて入力側整合回路と称し、出力側整合回路55と電圧源57を合わせて入力側整合回路と称する場合がある。
第2実施形態の増幅回路は、第1実施形態の増幅回路において、入力側整合回路52および電圧源53をチョークコイル等のインダクタンス素子L1で実現した回路である。第2実施形態の増幅回路は、入力側整合回路を設ける必要が無く、バイアス電圧V1が0Vの場合の回路である。入力ポート51とFET54のソース端子は、インダクタンス素子L1により、直流(DC)的には第1基準電圧(GND)に接続されている(接地されている)が、高周波成分については接地されていないとみなせる。
第1および第2実施形態の増幅回路では、容量C1の容量値を、対象とする信号周波数に対してインピーダンスを小さくするような値としている。このため、抵抗R1を設けても、FET54のゲートは容量C1を介して接地されるため、利得や雑音指数等の高周波特性を劣化させることは無い。
第3実施形態の増幅回路は、第2実施形態の増幅回路において、抵抗R1を第1基準電圧源(GND)に接続するのではなく、正のゲートバイアス電圧V3を出力する電圧源58に接続することが異なる。これにより、増幅回路の動作点が正側にV3だけシフトされ、入力信号が負の電圧の時にFET54のゲート・ソース間電圧が大きくなるが、図5で説明したように抵抗R1による電圧降下のためにゲート電圧が低下するのでFET54は壊れない。第3実施形態の増幅回路は、第2実施形態の増幅回路に比べてダイナミックレンジが広くなる。
第4実施形態の増幅回路は、第3実施形態の増幅回路において、出力側整合回路55を、インダクタンス素子L20で実現したものである。第4実施形態の増幅回路では、図6の(A)と同様に、インダクタンス素子L20と出力ポート56の接続ノードを、インダクタンス素子L10を介して電圧V2を出力する電圧源57に接続する。これにより、出力信号は、V2を中心にして変化する信号となる。したがって、出力側整合回路55は、インダクタンス素子L20だけでなく、インダクタンス素子L10および電圧源57により形成されるといえる。
第5実施形態の増幅回路は、第3実施形態の増幅回路において、電源58を出力電圧が可変の電源62に置き換え、入力ポート51に入力する入力信号の電力(振幅)を検出する電力検波器61を設けた構成を有する。電力検波器61の検出した入力信号の電力に応じて電源62の出力する電圧を変化させる。具体的には、入力信号の電力が大きい時には電源62の出力する電圧を大きくし、入力信号の電力が小さい時には電源62の出力する電圧を小さくする。
図10は、図8に示した第4実施形態の増幅器を2段に接続した場合の構成を示す。入力側整合回路を形成するインダクタンス素子L1は、入力ポート51に対応して1つ設ける。また、出力側整合回路を形成するインダクタンス素子L10および電源57は、出力ポート56に対応して1組設ける。
図11は、第2実施形態の増幅回路についてのシミュレーション結果を示し、具体的には、図6の(A)に示した回路でのシミュレーション結果を示す。
このシミュレーション結果は、入力信号Pinが周波数を40GHzの正弦波信号で、入力電力を15dBmに固定した状態で、R1の抵抗値(Rfb)を0から5kΩまで変えたときのゲート電圧の変化を示したものである。入力電力を15dBmに固定した場合、負荷インピーダンスを50Ωとすると正弦波信号の電圧は±1.75Vで変化する。
図12に示すように、抵抗値を大きくすることでゲート電圧が低下することを確認できる。たとえばゲート・ソース間に0.7Vの電圧がかかったときにトランジスタが壊れると仮定すると、Rfbが0Ωの場合、7dBmの入力電力(電圧振幅±1.4V)以上になると壊れてしまう。これに対して、Rfbを1kΩにすることにより、15dBmの入力電力にたいして、ソース電圧の最小値は-1.75Vになり、Vgateは-1.2Vまで低下する。したがって、ゲート・ソース間電圧は0.5Vとなるため破壊を免れる。
52 入力側整合回路
53 電源
54 電界効果トランジスタ(FET)
55 出力側整合回路
56 出力ポート
C1 容量
R1 抵抗
Claims (3)
- 電界効果トランジスタと、
入力ポートと前記電界効果トランジスタのソース端子との間に接続され、バイアス電圧を中心にして変化する入力信号を出力する入力側整合回路と、
出力ポートと前記電界効果トランジスタのドレイン端子との間に接続された出力側整合回路と、
前記電界効果トランジスタのゲート端子と第1基準電圧源との間に接続された容量と、
前記電界効果トランジスタの前記ゲート端子と前記第1基準電圧源との間に接続された抵抗と、
前記抵抗と前記第1基準電圧源との間に接続され、前記ゲート端子に前記抵抗を介して正のゲートバイアス電圧を印加するゲートバイアス電圧源と、を有することを特徴とする増幅回路。 - 前記入力側整合回路は、第1端が前記入力ポートと前記ソース端子と間のノードに接続され、第2端が前記第1基準電圧源に接続されたチョークコイルを含み、前記バイアス電圧は前記第1基準電圧源の電圧である請求項1に記載の増幅回路。
- 前記ゲートバイアス電圧源は、前記ゲートバイアス電圧を変更可能であり、
前記入力ポートの信号の電力検波器をさらに有し、
前記ゲートバイアス電圧源は、前記電力検波器の検出した検波電力量が大きくなったときに前記電界効果トランジスタのゲート・ソース間電圧を小さくするように前記ゲートバイアス電圧を変化させる請求項1に記載の増幅回路。
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