JP6302738B2

JP6302738B2 - 入力保護回路

Info

Publication number: JP6302738B2
Application number: JP2014095949A
Authority: JP
Inventors: 剛大森; 新井　敏夫; 敏夫新井
Original assignee: Nippon Antenna Co Ltd
Current assignee: Nippon Antenna Co Ltd
Priority date: 2014-05-07
Filing date: 2014-05-07
Publication date: 2018-03-28
Anticipated expiration: 2034-05-07
Also published as: JP2015213140A

Description

本発明は、過大入力から保護する入力保護回路に関し、ＶＳＷＲを劣化させることのない入力保護回路に関する。

通信用の受信アンプの入力端子に、想定している受信信号電圧以上の高い入力電圧が印加された場合は、受信アンプの回路を形成している半導体や電気部品が破損する恐れがある。これを防止するためには所定以上の受信信号電圧が受信アンプに入力されないように、入力端子と受信アンプの間に入力電圧を制限する入力保護回路を挿入する必要がある。このような入力保護回路には、従来より各種の入力保護回路が提案されている。例えば、特許文献１に示す過大入力保護回路は、入力信号のレベルに対応するレベル信号を出力する検波手段からのレベル信号が供給されて、該レベル信号が所定のレベルを超えた際に制御手段が出力する制御信号により入力信号のレベルを減衰させる利得遮断手段が設けられている。そして、入力信号が過大入力レベルとなった際に、制御手段から出力される制御信号により利得遮断手段において入力信号が減衰されることにより、入力信号のレベルが過大入力レベルを越えないように制御される。

この過大入力保護回路は、保護性能は優れているものの回路が複雑で多くの構成素子を必要としている。また、構成素子が少ない入力保護回路として、図４（ａ）に示す入力保護回路１００が従来から知られている。この入力保護回路１００は受信用アンプの前段に設けられ、入力端子１１０と出力端子１１１とを接続する線路とアースとの間に、２個のダイオードＤ１０とＤ１１とをアノードとカソードとを逆方向にして並列に接続している。ダイオードＤ１０，Ｄ１１のＩ−Ｖ（電流−電圧）特性を図４（ｂ）に示すが、ダイオードＤ１０，Ｄ１１に順バイアス電圧を印加した時に電流が流れ出す電圧とされる順方向電圧ＶＦは０．６Ｖ前後とされている。すると、入力端子１１０から入力される入力信号の電圧が順方向電圧ＶＦより小さい場合は、入力信号はそのまま出力端子１１１から出力され、入力信号の電圧が順方向電圧ＶＦを超えるようになると、入力信号の電圧は順方向電圧ＶＦ以上にならないように制限されて出力端子１１１から出力されるようになる。これにより、出力端子１１１から出力される入力信号が入力される受信用アンプには過大入力信号が入力されず保護されるようになる。なお、入力端子１１０から入力される入力信号の通常時の尖頭値電圧は高くても±０．１Ｖ以下であるから、順方向電圧ＶＦに達することはなくダイオードＤ１０，Ｄ１１により減衰することはない。また、ダイオードＤ１０，Ｄ１１に逆バイアスを印加した時は、殆ど電流は流れないが、逆バイアス電圧が限度を超えて大きくなるとブレークダウン状態となり、カソードからアノードの逆方向に大きな電流が流れて、ダイオードは破損するようになる。

特開２００６−８０８７１号公報

ところで、より大きな過大入力電圧に対する入力保護回路とするためには、許容される順方向電流が大きいと共に、高い逆方向電圧を持つダイオードをダイオードＤ１０，Ｄ１１として選定する必要がある。しかしながら、ダイオードＤ１０，Ｄ１１には接合容量があり、順方向電流が大きいと共に高い逆方向電圧を持つダイオードは接合容量が大きくなり、例えば、その値は約１５ｐＦもの大きな容量値となる。すると、従来の入力保護回路１００では、ダイオードＤ１０，Ｄ１１が並列接続されているため、約３０ｐＦの静電容量が線路とアース間に接続されたことになり、入力保護回路１００の電圧定在波比（ＶＳＷＲ）が劣化するようになる。例えば、入力端子１１０と出力端子１１１のインピーダンスが５０Ωであったとすると、１５０ＭＨｚにおいてＶＳＷＲは約３．７３まで劣化すると云う問題点があった。仮に、ＶＳＷＲの劣化を１．２０程度までに抑えようとするならば、１個あたりのダイオードの接合容量を約２ｐＦとしなければならず、充分な高耐電圧および順方向電流の特性を有するダイオードを使用できない可能性があり、設計上大きな制約を受けることになる。

そこで、本発明は、ダイオードの接合容量が大きくてもＶＳＷＲを劣化させることのない入力保護回路を提供することを目的としている。

本発明の入力保護回路は、入力と出力とを結ぶラインとアースとの間に、アノードとカソードの極性が互いに逆になるよう並列に接続された２つのダイオードと、
前記２つのダイオードの間を結ぶ前記ラインに挿入されたコイルとを備え、
前記２つのダイオードと前記コイルとの２端子対回路とされる等価回路の入力端子におけるＳパラメータの反射係数Ｓ１１を求め、求めた反射係数Ｓ１１の分子が０となるインダクタンス値を算出して、算出したインダクタンス値を前記コイルのインダクタンス値として決定することを最も主要な特徴としている。

本発明の入力保護回路は、２つのダイオードとコイルとの等価回路が、使用周波数において入出力インピーダンスに整合するようになることから、ダイオードの接合容量が大きくてもＶＳＷＲを劣化させることのない入力保護回路とすることができる。

本発明の実施例の入力保護回路の構成を示す回路図および等価回路図である。本発明の実施例の入力保護回路のシミュレーションおよび実測したＶＳＷＲの周波数特性を示す図である。本発明の実施例の入力保護回路の入出力特性を示す図である。従来の入力保護回路の構成を示す回路図およびダイオードのＩ−Ｖ特性を示す図である。

本発明の実施例の入力保護回路１の構成を図１（ａ）に示し、その入力保護回路１の等価回路を図１（ｂ）に示す。
図１（ａ）に示す本発明にかかる入力保護回路１は、受信用アンプの前段に設けられ、入力端子１０と出力端子１１との間のラインにコイルＬが挿入されている。そして、入力端子１０とコイルＬの一端とを結ぶラインにアノードが接続され、カソードがアースに接続された第１ダイオードＤ１と、コイルＬの他端と出力端子を結ぶラインにカソードが接続され、アノードがアースに接続された第２ダイオードＤ２とを備えている。ダイオードＤ１，Ｄ２はアノードとカソードの極性を逆方向にして、入力端子１０と出力端子１１とを結ぶラインとアースとの間に並列に接続されている。ダイオードＤ１，Ｄ２のＩ−Ｖ特性は、前記した図４（ｂ）の通りとされ、ダイオードＤ１，Ｄ２に順バイアス電圧を印加した時に電流が流れ出す電圧とされる順方向電圧Ｖ_Fは０．６Ｖ前後とされている。すると、入力端子１０から入力される入力信号の電圧が順方向電圧Ｖ_Fより小さい場合は、入力信号はそのまま出力端子１１から出力され、入力信号の電圧が順方向電圧Ｖ_Fを超えるようになると、ダイオードＤ１，Ｄ２が導通して入力信号の電圧は順方向電圧Ｖ_F以上にならないように制限されて出力端子１１から出力されるようになる。これにより、出力端子１１から出力される入力信号が入力される受信用アンプには過大入力信号が入力されず保護されるようになる。なお、入力端子１０から入力される入力信号の通常時の尖頭値電圧は高くても±０．１Ｖ以下であって、順方向電圧Ｖ_Fに達しないことからダイオードＤ１，Ｄ２は導通せず、ダイオードＤ１，Ｄ２により入力信号が減衰されることはない。また、ダイオードＤ１，Ｄ２に逆バイアス電圧を印加した時は、殆ど電流は流れないが、逆バイアス電圧が限度を超えて大きくなるとブレークダウン状態となり、カソードからアノードの逆方向に大きな電流が流れて、ダイオードは破損するようになる。

図１（ａ）に示す本発明にかかる入力保護回路１の等価回路を図１（ｂ）に示す。ダイオードＤ１，Ｄ２には接合容量があり、ダイオードＤ１，Ｄ２が導通していない状態では高抵抗を示し、ダイオードＤ１，Ｄ２は図示するように等価的にキャパシタとして示される。この場合、より大きな過大入力電圧に対する入力保護回路１とするためには、許容される順方向電流が大きいと共に、高い逆方向電圧を持つダイオードをダイオードＤ１，Ｄ２として選定する必要がある。このような逆方向高耐電圧で順方向電流の大きいダイオードは接合容量が大きくなり、例えば、その値は約１５ｐＦもの大きな容量値となる。ここで、コイルＬを設けていないとすると、ダイオードＤ１，Ｄ２の静電容量がラインとアース間に接続されたことになり、入力保護回路１の電圧定在波比（ＶＳＷＲ）が劣化するようになる。本発明の入力保護回路１では、第１のダイオードＤ１と第２のダイオードＤ２との間のラインにコイルＬを挿入することにより、入力保護回路１のＶＳＷＲが劣化しないようにしている。ＶＳＷＲが劣化しない理由を次に説明する。

図１（ｂ）に示すように等価回路は、１個のコイルＬと２個の接合容量からなるキャパシタＣ１，Ｃ２とからなるπ型結線の回路となる。この等価回路の入力端子１０および出力端子のインピーダンスＺｏを１Ωとして、１Ωに正規化された等価回路のＦマトリクスは、（１）式のように書ける。

次に、ＦマトリクスをＳパラメータのＳ１１（入力端子１０の反射係数）に変換する公式は、入出力インピーダンスをＺｏとすると、（２）式で与えられる。

上記（２）式に（１）式の四端子定数Ａ，Ｂ，Ｃ，Ｄを代入すると、（３）式が得られる。

Ｓ１１の整合条件は反射がなくなるＳ１１＝０であるから、ひとつ目の解はω＝０であることは明確であるが、ω＝０は直流であるので所望する解ではない。

次に、ふたつ目の解を求めるため、（３）式における分子が０となれば良いことに着目すると、（４）式が成立する。

（４）式の解であるコイルＬのインダクタンス値［Ｈ］を（５）式に示す。

ここで、（５）式のコイルＬのインダクタンス値を（３）式に代入すると、分母は０にならないことから、（５）式によりコイルＬのインダクタンス値を決定できることがわかる。

例えば、一例として、図１（ｂ）に示す等価回路においてキャパシタＣ１，Ｃ２の容量値を１５ｐＦ、使用周波数を１５０ＭＨｚとしたとき、入力端子１０と出力端子１１の入出力インピーダンス５０Ωに整合させる場合のコイルＬのインダクタンス値は、（５）式を解くと、約５０．０１１［ｎＨ］と求められる。
そこで、図１（ａ）に示す入力保護回路１において、第１のダイオードＤ１と第２のダイオードＤ２として、接合容量が約１５ｐＦのショットキーバリアダイオードを用いると共に、インダクタンス値が４７ｎＨのコイルＬを用いた場合の０〜５００ＭＨｚの周波数帯域におけるＶＳＷＲ特性をシミュレーションした結果を図２（ａ）に示す。図２（ａ）を参照すると、１５０ＭＨｚにおけるＶＳＷＲは１．０が得られており、使用周波数に正確に整合していることが確認できる。
また、図２（ｂ）は、上記と同様に図１（ａ）に示す入力保護回路１において、第１のダイオードＤ１と第２のダイオードＤ２として、接合容量が約１５ｐＦのショットキーバリアダイオードを用いると共に、コイルＬとしてインダクタンス値が４７ｎＨのチップインダクタを用いた場合の０〜５００ＭＨｚの周波数帯域におけるＶＳＷＲ特性を実測した結果である。図２（ｂ）を参照すると、図２（ａ）に示すＶＳＷＲ特性とほぼ同様のＶＳＷＲ特性が得られていることが分かる。

さらに、図３は、上記と同様に図１（ａ）に示す入力保護回路１において、第１のダイオードＤ１と第２のダイオードＤ２として、接合容量が約１５ｐＦのショットキーバリアダイオードを用いると共に、コイルＬとしてインダクタンス値が４７ｎＨのチップインダクタを用いた場合の、入力電力対出力電力の入出力特性を実測した結果である。図３を参照すると、入力電力が−３０ｄＢｍ〜約−５ｄＢｍまでは、そのまま出力電力として出力されるが、入力電力が約０ｄＢｍ以上になると出力電力は飽和し、入力保護回路１は過大入力保護作用の機能を奏していることが理解できる。

本発明にかかる入力保護回路では、第１のダイオードＤ１と第２のダイオードＤ２として、スイッチング特性が優れている特徴を有するショットキーダイオードを用いることができる。また、これに替えて接合型ダイオードを用いることもできる。
本発明にかかる入力保護回路は、受信用アンプの過大入力保護回路として用いることができるが、これに限ることはなく入力信号が入力される電子機器の過大入力保護回路として用いることができる。また、使用周波数は１５０ＭＨｚとしたが、これに限ることはなく任意の使用周波数とすることができる。この場合、使用周波数におけるコイルＬのインダクタンス値は上記（５）式から求めることができる。

１入力保護回路、１０入力端子、１１出力端子、１００入力保護回路、１１０入力端子、１１１出力端子、Ｃ１，Ｃ２キャパシタ、Ｄ１，Ｄ２ダイオード、Ｄ１０，Ｄ１１ダイオード、Ｌコイル

Claims

入力と出力とを結ぶラインとアースとの間に、アノードとカソードの極性が互いに逆になるよう並列に接続された２つのダイオードと、
前記２つのダイオードの間を結ぶ前記ラインに挿入されたコイルとを備え、
前記２つのダイオードと前記コイルとの２端子対回路とされる等価回路の入力端子におけるＳパラメータの反射係数Ｓ１１を求め、求めた反射係数Ｓ１１の分子が０となるインダクタンス値を算出して、算出したインダクタンス値を前記コイルのインダクタンス値として決定することを特徴とする入力保護回路。
前記２つのダイオードは、ショットキーバリアダイオードとされていることを特徴とする請求項１記載の入力保護回路。