JP2000510653A

JP2000510653A - 高速集積回路のための分散型ｅｓｄ保護デバイス

Info

Publication number: JP2000510653A
Application number: JP10544104A
Authority: JP
Inventors: ベンディッククレーヴランド; トーマスエイチリー
Original assignee: Leland Stanford Junior University
Current assignee: Leland Stanford Junior University
Priority date: 1997-04-16
Filing date: 1998-04-10
Publication date: 2000-08-15
Also published as: US5969929A; EP0976190A1; WO1998047190A1; AU6964698A

Abstract

(57)【要約】高周波集積回路のための分散型静電放電（ＥＳＤ）保護回路である。集積回路（ＩＣ）パッド若しくはパッケージピンからの伝送ラインが複数のＥＳＤ素子を結合する。ダイオードのようなＥＳＤ素子は伝送ラインに沿って分散されており、伝送ラインからグラウンドへ若しくは電源へ結合されている。伝送ラインとＥＳＤ素子の実効インピーダンスは、外部ラインのインピーダンスを整合させるように規定されている。分散型ＥＳＤ保護回路は、ＧＨｚ周波数レンジで良好に使用され得る高周波信号経路を与え、また、実効的なＥＳＤ保護を与える。

Description

【発明の詳細な説明】高速集積回路のための分散型ＥＳＤ保護デバイス産業上の利用分野本発明は、一般に、集積回路、より詳細には、静電放電から高速集積回路を保護するデバイスに関する。発明の背景静電放電（ＥＳＤ）は、静電気による大電圧パルスが集積回路（ＩＣ）のリードに発生したときに生ずる。これらの大電圧パルスは、絶縁層の破壊、導電経路間の短絡、又は、ＩＣの故障につながるＩＣ内の金属やシリコン経路の加熱や蒸発を生じさせ得る。ＩＣ密度の増加は、ＩＣトレースの幅や作動デバイスのゲート誘電厚みを減少させ、ＩＣをＥＳＤ事象からのダメージに影響されやすくする。個々のパッケージＩＣの処理や取り扱い中に、幾つかのパッケージの外部ピン若しくは外部バンプ（bump）に接続された回路が、非常に高い電圧にさらされ得る。周辺回路はそれ故、外部ピンに接続された特別な静電放電（ＥＳＤ）保護回４路を使用する。従来のＥＳＤ保護デバイス１１６やバッファ１１４を有する入力ピン１１２が図１に示されている。ＥＳＤ保護デバイス１１６はグラウンドに結合されたダイオードである。ブレークダウン電圧以上の電圧は、ダイオード１１６が効果的に短絡して、故に、グラウンドに分路される。集積回路の連続スケーリングは、ＩＣ動作周波数の急速な増加を可能にする。ＥＳＤ保護回路の寄生キャパシタンスが信号を減速させ、ＥＳＤ回路は高速動作の主な妨げとなる。狭帯域設計では、このキャパシタンスは、パッケージ／ボンドワイヤインダクタンスを用いて共鳴除去されることから、回避される。しかしながら、このアプローチは広帯域設計に適用することはできないため、ＥＳＤ回路の寄生キャパシタンスは従来の広帯域設計で問題となり続けた。高周波ＩＣでは、ＥＳＤデバイスは一般に、できる限り入力／出力パッドに接近して配置される。金属ラインにおける電圧降下を最小にするため、最小の金属幅と、ＥＳＤ保護装置からパッドまでの最大距離について、一般には、厳格なガイドラインがある。ＥＳＤ構造のヴィアプレイスメント（導通部の配置）（via placement）におけるわずかな非一様性でさえ、深刻な性能劣化を生じさせ得る。このプレイスメントは、ＥＳＤ保護装置により大きな集中キャパシタンスをパッドに生成する。ＥＳＤ寄生負荷は、およそ１−２ＧＨｚの動作でかなり問題となる。一般的なＥＳＤ保護回路のキャパシンタスのリアクタンス（１−２ｐＦ）は、ほぼ５０オーム伝送ラインほどと低い。故に、信号のかなりの部分は、ＥＳＤ回路を通じて失われる。そのように大きな容量負荷を用いて抵抗性の成端を形成することは非常に困難である。この結果、高周波デバイスはしばしば、何らのＥＳＤ保護も有しない。ＥＳＤ保護無しの回路を用いる高周波器具は、入力バッファを破壊しないように特別な注意が必要である。入力回路は一般に、不十分なＥＳＤ保護しか持たないか、または、ＥＳＤ保護を全く有しないかのいずれかであるから、オペレータ／プローブの特別な接地が通常は要求される。スペクトルおよびネットワーク分析器のような高周波器具の入力回路は、特に、ＥＳＤダメージに影響され易い。この結果、製造者は一般に、入力回路を容易に置換できるようにしておく。高周波デバイスの市場が成長していることから、また、ＩＣの動作周波数が増加し続けていることから、ＥＳＤダメージに対する保護はますます重要になる。故に、高周波デバイスの帯域幅を減少させることを防ぐため、十分低い寄生キャパシタンスを有する改善されたＥＳＤ保護デバイスが必要である。発明の概要本発明は、高周波集積回路のための分散型静電放電（ＥＳＤ）保護回路を提供する。ある実施形態において、集積回路（ＩＣ）パッドからの伝送ラインは、複数のＥＳＤ素子に結合されている。これらのＥＳＤ素子は、伝送ラインに沿って分散されており、また、伝送ラインからグラウンドへ結合されている。伝送ラインとＥＳＤ素子の実効インピーダンスは、外部ラインのインピーダンスを整合させるように設計されている。例えば、ダイオード、ＭＯＳトランジスタ、ＣＭＯＳ出力ドライバを含む多くのデバイスを、ＥＳＤ素子のために使用することができる。ＥＳＤ素子に結合する伝送ラインは、ＩＣダイスの一部として製作され得るものであり、若しくは、ＩＣパッケージの一部を形成し得る。ＩＣダイス上に、若しくは、ＩＣパッケージのトレースとして、製作された伝送ラインは、マイクロストリップ伝送ライン、コプレーナウェイブガイド、コプレーナストリップラインとして形成され得る。オンチップ伝送ライン素子はまた、スパイラルインダクタとして形成された回路トレースから形成されてもよい。本発明の分散型ＥＳＤ保護回路は、ＥＳＤ保護のための大きなデバイスと、高速回路動作のための小さな実効キャパシタンスを提供する。分散型ＥＳＤ保護回路は高周波信号経路を与え、ギガヘルツ周波数レンジで良好に使用され得る。本発明はまた、デプレッションキャパシタンスにおける電圧依存変化の影響を減少させるものであり、故に、アナログデジタルコンバータのようなアナログ回路の帯域幅とともに精度を拡張させるために使用され得る。図面の簡単な説明本発明の他の目的および特徴は、図面との関係で以下の詳細な記述および添付クレームを読むことで容易に明らかとなろう。図１は、従来のＥＳＤ保護デバイスを有する入力ピンを示す。図２Ａは、本発明の実施形態による分散型ＥＳＤ保護回路２１０を示す。図２Ｂは、分散型ＥＳＤ保護デバイス２３０の断面図を示す。図２Ｃは、本発明の実施形態による、ダイオードＥＳＤ素子を用いる分散型ＥＳＤ保護回路２４０を示す。図３Ａは、本発明の他の実施形態による、ダイオードと直列の抵抗をＥＳＤ素子として用いる分散型ＥＳＤ保護回路３００を示す。図３Ｂは、本発明の別の実施形態による、厚いフィールド酸化物トランジスタをＥＳＤ素子のために用いる分散型ＥＳＤ保護回路３２０を示す。図３Ｃは、本発明の別の実施形態による分散型ＣＭＯＳドライバＥＳＤ保護回路３４０を示す。図３Ｄは、本発明の更に別の実施形態による分散型ＭＯＳターミネータ（terminator）保護回路３７０を示す。図４Ａは、マイクロストリップ伝送ライン４１０の断面図を示す。図４Ｂは、コプレーナウェイブガイド４２０を示す。図４Ｃは、コプレーナストリップライン４３０を示す。図５は、本発明の実施形態による、ＩＣ５００におけるボンドワイヤ伝送ラインＥＳＤ保護回路を示す。図６は、本発明の実施形態による、ＩＣ６００におけるオンチップコプレーナストリップラインＥＳＤ保護回路を示す。図７は、本発明の他の実施形態による、ＩＣ７００におけるオンチップスパイラルインダクタＥＳＤ保護回路を示す。好ましい実施形態図２Ａに示されるように、回路２１０は、本発明の一実施形態による分散型ＥＳＤ保護回路を示す。ＥＳＤ回路２１０は、パッド２１２、４個のインピーダンス素子２１４〜２１７、４個のＥＳＤ素子２２０〜２２３、入力バッファ２１８を含む。回路が高帯域幅を維持するよう、ＥＳＤ保護装置が分散されており、また、オンチップ若しくはオンパッケージインピーダンス素子と接続されている。各ＥＳＤ保護装置は、グラウンドに結合されたＥＳＤ素子とインピーダンス素子によって形成されている。図２Ａは、４個のＥＳＤ素子を有するＥＳＤ保護回路を示す。ＥＳＤ素子の数は、設計性能を最適化するために変更することができる。ＥＳＤ保護回路２１０は、入力ピンにて示されているが、当業者によく知られているように、本発明は、出力ピン上で、若しくは、成端としても使用され得る。図２Ｂは、分散型ＥＳＤ保護デバイス２３０の断面を示す。ＥＳＤ保護デバイス２３０は、パッド２３２、金属層伝送ライン２３１、２個の金属ヴィア２３５、２３６、２個の接合２３７、２３８、シリコン基体２３９を含む。２個の接合２３７、２３８は、基体２３９を有するダイオード、したがって、ＥＳＤ素子を形成する。ＩＣへ投入される高電圧は、ゲート酸化物とともにフィールド酸化物を破壊し得ることから、一般には、ＥＳＤ保護デバイスをデバイスパッドに接近させて位置づけることが重要である。フィールド酸化物を横切る電界を減少させるため、ある実施形態は、伝送ライン素子のために上位金属層だけを使用する。これは金属層伝送ライン２３１と基体２３９の間を大きな距離とし、電界を減少させる。電界を減少させることにより、幾つかの実施形態では、ＥＳＤキャパシタンスの幅広い帯域伝送ラインへの分散を助長することができる。ここで、実効インピーダンスＺ_effectiveは、である。ＥＳＤデバイスのキャパシンタスは、それ故、伝送ラインの一部となり得るものであり、それは、信号の帯域幅を最小に低下させる。当業者に知られているように、ＥＳＤ保護デバイスに共通の試験は人体モデル（ＨＢＭ）であり、これは一般に、１００ｐＦ負荷から１．５ｋオーム抵抗を通じて投入される２ｋＶ電圧である。ＥＳＤ保護装置に共通の他の試験は帯電デバイスモデル(ＣＤＭ)であり、これは、非常に低いインピーダンスを通じて投入される１ｋＶである。ＣＤＭ放電経路は、外部の１オーム抵抗とグラウンドに直列接続されたインダクタを通じる。インダクタはほぼ１０ｎＨより小さい。本発明の分散型ＥＳＤ保護回路は、ＨＢＭとＣＤＭ要求の双方にまさるように、ＥＳＤ保護を提供することができる。Ｃ４パッケージタイプのような、外部接続をＩＣダイスに接続するためにはんだバンプを用いる改良型ＩＣパッケージを用いた場合、ＥＳＤ保護回路は、低損失ＩＣパッケージ伝送デバイスによって相互接続されたはんだバンプ間に分散され得る。接合２３７、２３８は、関連デプレッションキャパシタンスを有する。電圧が接合に印加されたとき、その電圧は接合周囲にデプレッション領域を発生し、キャパシンタスに影響を与える。デプレッションキャパシタンスは、デプレッション領域を横切る距離に逆比例する。故に、接合を横切る電圧の増加によって、デプレッションキャパシタンスは減少する。デプレッションキャパシタンスの電圧依存は、アナログデジタルコンバータのようなアナログ入力を有するデバイスのエラーの原因である。本発明による分散型ＥＳＤ保護デバイスを入力に位置付けることは、入力キャパシタンスに伝送ラインキャパシタンスを付加するということである。伝送ラインキャパシタンスは、入力電圧に伴って変化しない。故に、伝送ラインキャパシタンスは、デプレッションキャパシタンスにおける電圧依存変化の影響を減少させる。本発明による分散型ＥＳＤ保護デバイスは、ガリウムひ素のような非シリコン集積回路の熱消散性能を改善することができる。ガリウムひ素回路は一般に、ＥＳＤ放電によって非常に傷つきやすい。この１つの理由は、ガリウムひ素回路は熱をあまり消散させないため、ＥＳＤ事象で発生された熱は、基体で消散されるというよりはむしろ、ＩＣに対するダメージを増大させてしまうからである。本発明のＥＳＤ保護回路の分散特性は、ガリウムひ素ＩＣの熱消散を改善することができ、故に、従来の集中ＥＳＤ保護デバイスよりも多くの利点を与える。本発明による分散設計は、高周波性能仕様から低周波ＥＳＤ要求を切り離す。本発明は、従来のＥＳＤ保護設計の総負荷を維持するために使用され得るが、本発明は、より大きな領域に負荷を分散する。当業者によく知られているように、例えば、分散ダイオード、ＭＯＳトランジスタ、若しくはシリコン制御整流器を用いることを含め、ＥＳＤキャパシタンスの分散方法は多数存在する。図２Ｃは、ダイオードＥＳＤ素子を用いる分散型ＥＳＤ保護回路２４０を示す。ＥＳＤ回路２４０は、パッド２４２、４個の伝送ライン素子２４４〜２４７、４個のダイオード２５１〜２５４、バッファ２４８を有する。４個のダイオード２５１〜２５４は各々、伝送ライン素子とグラウンドの間に結合されている。伝送ラインは、ターゲット実効インピーダンスＥ_effectiveよりも大きな特性インピーダンスを有するべきである。なぜなら、ＥＳＤ保護の効果は、以下の公式にしたがって、実効インピーダンスを減少させることだからである。ここで、Ｌ_lineは伝送ラインインダクタンスであり、Ｃ_lineは伝送ラインキャパシタンスであり、Ｃ_esdはＥＳＤ素子キャパシタンスである。たびたび使用されるターゲットインピーダンスは５０オームである。十分に低い損失の伝送ラインを用いたＺ_effectiveについての上の方程式によって示されるように、ＥＳＤ保護回路２４０は、強力なＥＳＤ保護（高Ｃ_esd）を提供することができ、また、ターゲットインピーダンスを満足させることができる。素子２４４〜２４７を備える伝送ラインは、高帯域幅信号経路を提供する。本発明のオンチップ分散型ＥＳＤ保護デバイスは、ＥＳＤ放電事象中に、集中ＥＳＤ保護デバイスとして効果的に働く。なぜなら、オンチップ若しくはパッケージ伝送ライン遅延は、外部ターンオン時定数に比べて非常に小さい（１．５ｍｍラインについて約１０ｐｓ）からである。人体モデルに関して、ターンオン時定数は、電圧が投入される外部抵抗とデバイスキャパシタンスによって設定される。人体のＲＣターンオン時定数は一般にほぼ２ｎ秒である。同様に、帯電デバイスモデルに関して、時定数は、外部インピーダンスと、デバイスピンとグラウンドの間に直列に結合されたデバイスキャパシタンスと、によって設定される。帯電デバイスモデルにおけるＥＳＤパルスは一般に、ほぼ５００ｐ秒である。ＥＳＤ保護回路における長いライン長は、例えば１．５ｍｍである。１．５ｍｍラインについての信号伝送時間は、ほぼ１０ｐ秒である。人体モデルに関する２ｎ秒の時定数と帯電デバイスモデルに関する５００ｐ秒の時定数は、ＥＳＤ保護回路の１０ｐｓ信号伝送時間よりも非常に長いことから、ＥＳＤ保護回路は、ＥＳＤ事象中、集中デバイスとして機能する。高周波信号について対照してみると、ＥＳＤ保護回路２４０は伝送ラインと同様に働く。このように、本発明のＥＳＤ保護回路は、ＥＳＤ放電事象の低周波特性では、必要とされるＥＳＤ保護を提供し、高周波の使用に要求される高い性能を与える。本発明は、保護のための大きなキャパシタンス要求と、高周波動作のための小さなキャパシタンスの分離を可能とすることから、ＥＳＤ保護タイプの幅広い範囲に適用されうる。図３Ａは、ＥＳＤ素子としてのダイオードと直列に抵抗を用いる分散型ＥＳＤ保護回路３００を示す。回路３００は、パッド３０２、伝送ライン素子３０４〜３０７、デバイス抵抗Ｒ_d、ダイオード３１４〜３１７、バッファ３０８を含む。デバイス抵抗３１０〜３１３は、デバイス間に電流を均等に分散させるために使用され得る。Ｒ_sである伝送ライン素子３０４〜３０７に関連付けられたライン抵抗を参照した場合、Ｒｓに対するＲｄの比は電流を平等に分散させるように高くなっている。一般に、ライン抵抗は小さくされる。ライン抵抗をデバイス抵抗よりも非常に小さくすることにより、ＥＳＤ故障電圧は最大にされる。これは、本発明によるＥＳＤデバイスの一般原理であり、一連の金属抵抗Ｒ_sは、ＥＳＤ事象中、実効的な総ダイナミックＥＳＤデバイス抵抗よりも非常に小さくなっている。図３Ｂは、ＥＳＤ素子のために厚いフィールド酸化物トランジスタを使用する分散型ＥＳＤ保護回路３２０を示す。回路３２０は、パッド３２２、伝送ライン素子３２４〜３２７、ダイオード形状のＮＭＯＳトランジスタ３３０〜３３３、バッファ３２８を含む。当業者によく知られているように、ＭＯＳトランジスタは、関連寄生ダイオードと、ＥＳＤ事象中に電流を導通するために使用され得る寄生バイポーラトランジスタを有する。これは、参照によって本明細書に組み入れられた「放電デバイスモデルにおける酸化物故障を避けるためのＭＯＳ入力および出力設計」、１９８８年、ＥＯＳ／ＥＳＤシンポジウム、２２０〜２２７頁により詳細に記述されている。ＥＳＤ事象中、ＮＭＯＳトランジスタ３３０〜３３３は、スナップバックモードへ位置付けられる。このスナップバックモードでは、寄生ダイオード、および／または、ＮＭＯＳトランジスタの各々に関連付けられたＮＰＮトランジスタはターンオンされ、また、ＮＭＯＳトランジスタは伝送ライン素子３２４〜３２７からグラウンドへＥＳＤ電流を伝導する。電流をグラウンドへ並列に伝送する全てのＮＭＯＳトランジスタ３３０〜３３３は、グラウンドに低抵抗高電流経路を与え、それ故、関連論理回路を高いＥＳＤ電圧から保護する。図３Ｃは、分散型ＣＭＯＳドライバＥＳＤ保護回路３４０を示す。回路３４０は、パッド３４５、抵抗３５１〜３５４、ＰＭＯＳプルアップトランジスタ３４１〜３４４、伝送ライン素子３４６〜３４９、抵抗３５１〜３５４、ＮＭＯＳプルダウントランジスタ３５５〜３５８、バッファ３５０を含む。ＭＯＳトランジスタ３４１〜３４４、３５５〜３５８の各々のゲートは、各ゲートにおいて破線で示されているように、示されていない論理回路に結合される。デバイスの機能モードで、論理回路素子は、出力デバイスがプルアップモードか若しくはプルダウンモードかを制御する。図３Ｂの回路３２０と同様に、ＥＳＤ事象中、ＥＳＤ電圧の極性に依存して、ＮＭＯＳトランジスタ３５５〜３５８、若しくは、ＰＭＯＳトランジスタ３４１〜３４４は、スナップバックモードに位置付けられ、これらのトランジスタに関連付けられた、寄生ダイオード、および／または、バイポーラトランジスタは、ＥＳＤ電流をグラウンドへ、若しくは、論理回路素子をＥＳＤ電圧から保護する電源へ伝導する。図３Ｄは、分散型ＭＯＳターミネータＥＳＤ保護回路３７０を示す。回路３７０は、パッド３７５、ＰＭＯＳプルアップトランジスタ３７１〜３７４、伝送ライン素子３８１〜３８４、バッファ３８５を含む。高速回路では、成端を有するバッファ回路を有することが有用である。ＰＭＯＳトランジスタ３７１〜３７４は、伝送ライン素子３８１〜３８４から電源へ高速成端を与える。ＩＣの動作中、ＰＭＯＳプルアップトランジスタ３７１〜３７４はバイアスされ、トランジスタの総抵抗がパッド３７５に結合された外部ラインのインピーダンスＺ₀に整合して高帯域幅信号経路を与えるようにする。ＥＳＤ事象中、各ＰＭＯＳトランジスタ３７１〜３７４によって形成される、寄生ダイオード、および／または、ＰＮＰトランジスタは、ＥＳＤ電流を電源に伝導する。代替実施例は、電源に結合されたＰＭＯＳトランジスタ３７１〜３７４の代わりに、グラウンドに結合されたＮＭＯＳプルダウントランジスタを使用する。図４Ａ〜４Ｃは、本発明による分散ＥＳＤ保護回路で使用され得る伝送ラインの３つのタイプを示す。図４Ａは、マイクロストリップ伝送ライン４１０の断面を示す。マイクロストリップ伝送ライン４１０は、グラウンド平面の上部に位置付けられた信号トレースと、それら２つの間の誘電体４１６から成る。図４Ｂは、コプレーナウェイブガイド４２０を示す。コプレーナウェイブガイド４２０は、一方の側のグラウンドトレース４２２と他方の側の第２のグラウンドトレース４２６を有する信号トレース４２４から成っており、これらは全て誘電４２８上に存在する。図４Ｃは、コプレーナストリップライン４３０を示す。コプレーナストリップライン４３０は、誘電体４３６上の信号トレース４３４と、この信号トレースに隣接するグラウンドトレース４３２から成る。伝送ラインのインピーダンスは、誘電体の比誘電率に加えて、トレース間のトレース幅や分離の寸法によって決定される。適当な寸法を用いて、図４Ａ〜４Ｃに示された各伝送ラインを５０オームインピーダンス以上を有するように設計し、伝送ライン素子がＥＳＤ保護素子に結合されたときに、ＥＳＤ保護回路の実効インピーダンスが５０オームであるようにすることができる。同様に、伝送ラインを、５０オーム以外のターゲットインピーダンスに整合させるように規定することもできる。伝送ラインは、ＩＣダイス若しくはパッケージの一部として製作され得る。ＩＣダイス上に製作された伝送ラインは、フィールド酸化物の破壊を避けるよう、隣接するトレース同士の間に、および、トレースと基体の間に十分な分離を有するべきである。図５は、ＩＣ５００のボンドワイヤ伝送ラインＥＳＤ保護回路を示す。ＩＣ５００は、ＩＣパッケージ５１０、外部ピン５１２、ボンドワイヤ５１４、バッファ５１６、およびダイオードとして表示されたＥＳＤ素子５１８〜５２０を含む。ボンドワイヤ５１４は、各ＥＳＤ素子５１８〜５２０をＩＣパッケージ５１０上の接続へ結合する曲がりくねったパターンを形成する。ボンドワイヤ５１４はこれによって、容量ＥＳＤ素子５１８〜５２０の各々の間に高インピーダンスを与える。パッケージインピーダンスを使用することは、参照によって本明細書に組み入れられた「パッケージインダクタンスを使用する集積ＣＭＯＳ分散増幅器」、マイクロウェイブ理論と技術についてのＩＥＥＥトランザクション、第４５版、Ｎｏ．１０、１９９７年１０月、１９６９頁〜１９７６頁により詳細に記述されている。図６は、ＩＣ６００におけるオンチップコプレーナストリップラインＥＳＤ保護回路を示す。ＩＣ６００ＥＳＤ保護回路では、ＥＳＤ素子６１８、６１９間の高インピーダンス素子は、オンチップコプレーナストリップラインである。コプレーナストリップラインは、グラウンドトレース６２０、信号トレース６２２から成る。図４Ｂ、４Ｃに示されているコプレーナ伝送ラインは、チップ上に高インピーダンスを有する低損失伝送ラインを形成するために使用され得る。コプレーナストリップラインは、ＥＳＤ保護回路によって使用されるＩＣダイス上のスペースを最小とするよう曲がりくねった形状とされている。ある実施形態において、典型的なコプレーナストリップライン長は、０．２〜２ｍｍのオーダにある。図６に示された曲がりくねったタイプのパターンを用いることにより、従来の製造プロセスの状態で、ＥＳＤ保護回路は、１ピンあたりたったのほぼ０．２ｍｍ×０．５ｍｍの領域を用いて製作され得る。半導体プロセス技術における進歩は、ＥＳＤ保護回路によって使用される領域を減少させる。使用されるパッケージ６１０のタイプに依存して、外部ピンをコプレーナストリップラインへ結合する相互接続６１４は、ボンドワイヤ、若しくは、はんだバンプのいずれであってもよい。図７は、ＩＣ７００におけるオンチップスパイラルインダクタＥＳＤ保護回路を示す。ＩＣ７００において、ＥＳＤ保護回路は、ＥＳＤ素子７１８、７１９を結合するため、伝送ラインの代わりにスパイラルインダクタ７２０、７２１を使用する。スパイラルインダクタは、伝送ラインよりもより高インピーダンス（インダクタンス）を提供する。より大きなインピーダンスによって、単位長毎に、より大きなキャパシタンスを用いることができ、これは総ライン長を減少させる。ある実施形態では、スパイラルインダクタは１つのトレースを有する１つの金属層上に製造される。第２の金属層上の第２のトレースは、スパイラルの中央から他の素子へ、この場合は、ＥＳＤ素子７１８、７１９へ、ヴィアを結合する。一般に、上位の相互接続ラインからシリコン基体への分離が大きければ大きいほど、また、ヴィア抵抗が小さければ小さいほど、ＥＳＤ保護回路性能は良好なものとなる。図５乃至図７の実施形態は各々、標準のＣＭＯＳバルクシリコンプロセスを用いて製作され得る。上の実施形態のうちのいずれの実施形態がある特別な使用にとって最適かどうかを決定する際に考慮すべき１つの設計基準は、動作の最大周波数である。一般に、ＥＳＤ素子間のセグメント長は、動作の最大周波数の波長のほぼ１０％よりも小さいべきである。例えば、２ＧＨｚの最大周波数を用いた設計では、二酸化シリコンにおける波長は、ほぼ７５ｍｍである。故に、セグメント長は約７．５ｍｍよりも小さいべきである。この長い最大セグメント長を用いた場合、図５乃至図７の実施形態のいずれかが適当な周波数応答を与える。しかしながら、２０ＧＨｚの最大周波数を用いた設計について、最大セグメント長はほぼ０．７５ｍｍより小さい。この短いセグメント長を用いた場合、パッケージ伝送ラインの実施形態は、パッケージとＩＣダイスとの間の非常に短い接続を使用すべきである。このような非常に短い接続を用いる、あるタイプのパッケージは、パッケージ上のパッドをＩＣダイス上のパッドへ接着するためにはんだバンプを使用するＣ４タイプタイプパッケージである。また、図６や図７に示されているような、オンチップ伝送ラインの実施形態を使用することができる。オンチップ伝送ラインの実施形態は、デバイスがパッケージされる前に発生するようなＥＳＤ事象からデバイスを保護する他の利点を与える。この利点は、デバイスがパッケージに位置付けられた後はそのデバイスを完全には試験することができないような幾つかのマルチチップモジュールで使用されるような、既知の良好なダイス試験アプローチを使用する製造プロセスにおいて、特に重要である。この結果、パッケージされる前であるが試験された後にデバイスに生じるようなＥＳＤダメージが検出されなくなってしまう。代替実施例本発明を２、３の特別な実施形態を用いて記述してきたが、この記述は本発明を例示したものであって、本発明を制限しようとするものではない。添付クレームに定義された本発明の真の意図および範囲を逸脱することなく、様々な変更が当業者には明らかであろう。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１１年４月２７日（１９９９．４．２７）【補正内容】請求の範囲１．集積回路のための高周波静電放電（ＥＳＤ）保護回路において、該保護回路は、複数の直列接続された分散型ＥＳＤ部品を備えており、各部品は、入力端子と、グラウンド端子と、出力端子と、前記ＥＳＤ部品の出力端子と前記グラウンド端子の間に結合されて、前記ＥＳＤ部品の入力端子に印加されたＥＳＤ電圧を前記グラウンド端子へ結合する、ＥＳＤ素子と、前記ＥＳＤ部品の入力端子と前記ＥＳＤ部品の出力端子の間に直列に結合された高特性インピーダンス伝送ラインセグメントと、を備えており、前記保護回路は更に、高特性インピーダンス伝送ラインセグメントを直列に接続して伝送ラインを形成し、これによって、ＥＳＤ素子キャパシタンスを伝送ラインに沿って分散して、高特性インピーダンスラインセグメントを用いて広帯域幅の伝送ラインを形成する、第２のＥＳＤ部品の入力ターミナルに結合された第１のＥＳＤ部品の出力端子と、を備えることを特徴とする回路。２．集積回路のための高周波静電放電（ＥＳＤ）保護回路において、複数の直列接続された分散型ＥＳＤ部品を備えており、各部品は、入力端子と、グラウンド端子と、出力端子と、前記ＥＳＤ部品の出力端子と前記グラウンド端子の間に結合されて、前記ＥＳＤ部品の入力端子に印加されたＥＳＤ電圧を前記グラウンド端子へ結合する、ＥＳＤ素子と、前記ＥＳＤ部品の入力端子と前記ＥＳＤ部品の出力端子の間に直列に結合された高特性インピーダンス伝送ラインセグメントと、を備えており、前記保護回路は更に、高特性インピーダンス伝送ラインセグメントを接続して伝送ラインを形成し、これによって、ＥＳＤ素子キャパシタンスを伝送ラインに沿って分散して、高特性インピーダンスラインセグメントを用いて広帯域幅の伝送ラインを形成する、第２のＥＳＤ部品の入力ターミナルに結合された第１のＥＳＤ部品の出力端子と、を備えることを特徴とする回路。３．前記高特性インピーダンス伝送ラインセグメントはマイクロストリップ伝送ラインを備える請求項２記載の回路。４．前記高特性インピーダンス伝送ラインセグメントはコプレーナウェイブガイドを備える請求項２記載の回路。５．前記高特性インピーダンス伝送ラインセグメントはコプレーナストリップラインを備える請求項２記載の回路。６．前記高特性インピーダンス伝送ラインセグメントは所定のインダクタンスを与えるように形成されたボンドワイヤを備える請求項２記載の回路。７．集積回路のための高周波静電放電（ＥＳＤ）保護回路において、該保護回路は、複数の直列接続された分散型ＥＳＤ部品を備えており、各部品は、入力端子と、グラウンド端子と、出力端子と、前記ＥＳＤ部品の出力端子と前記グラウンド端子の間に結合されて、前記ＥＳＤ部品の入力端子に印加されたＥＳＤ電圧を前記グラウンド端子へ結合する、ＥＳＤ素子であって、該ＥＳＤ素子は集積回路ダイスの一部である、前記ＥＳＤ素子と、前記ＥＳＤ部品の入力端子と前記ＥＳＤ部品の出力端子の間に直列に結合された高特性インピーダンス伝送ラインセグメントであって、該高特性インピーダンス伝送ラインセグメントは集積回路ダイスの一部である、前記高特性インピーダンス伝送ラインセグメントと、を備えており、前記保護回路は更に、高特性インピーダンス伝送ラインセグメントを接続して伝送ラインを形成し、これによって、ＥＳＤ素子キャパシタンスを伝送ラインに沿って分散して、高特性インピーダンスラインセグメントを用いて広帯域幅の伝送ラインを形成する、第２のＥＳＤ部品の入力ターミナルに結合された第１のＥＳＤ部品の出力端子と、を備えることを特徴とする回路。８．前記高特性インピーダンス伝送ラインセグメントはマイクロストリップ伝送ラインを備える請求項７記載の回路。９．前記高特性インピーダンス伝送ラインセグメントはコプレーナウェイブガイドを備える請求項７記載の回路。１０．前記高特性インピーダンス伝送ラインセグメントはコプレーナストリップラインを備える請求項７記載の回路。１１．前記高特性インピーダンス伝送ラインセグメントは集積回路トレースによって形成されたスパイラルインダクタを備える請求項７記載の回路。１２．前記ＥＳＤ素子はダイオードを備える請求項１記載の回路。１３．前記ＥＳＤ素子はＭＯＳトランジスタを備える請求項１記載の回路。１４．集積回路のための高周波静電放電（ＥＳＤ）保護回路において、該保護回路は、複数の直列接続された分散型ＥＳＤ部品を備えており、各部品は、入力端子と、電源端子と、出力端子と、前記ＥＳＤ部品の出力端子と前記電源端子の間に結合されて、前記ＥＳＤ部品の入力端子に印加されたＥＳＤ電圧を前記電源端子へ結合する、ＥＳＤ素子と、前記ＥＳＤ部品の入力端子と前記ＥＳＤ部品の出力端子の間に直列に結合された高特性インピーダンス伝送ラインセグメントと、を備えており、前記保護回路は更に、高特性インピーダンス伝送ラインセグメントを接続して伝送ラインを形成し、これによって、ＥＳＤ素子キャパシタンスを伝送ラインに沿って分散して、高特性インピーダンスラインセグメントを用いて広帯域幅の伝送ラインを形成する、第２のＥＳＤ部品の入力ターミナルに結合された第１のＥＳＤ部品の出力端子と、を備えることを特徴とする回路。１５．前記ＥＳＤ素子はＰＭＯＳトランジスタを備え、前記高特性インピーダンス伝送ラインセグメントは伝送ラインを備える、請求項１４記載の回路。１６．前記ＥＳＤ素子は、厚いフィールド酸化物ＭＯＳトランジスタを備える請求項１記載の回路。１７．集積回路を静電放電から保護する回路において、高周波信号を前記集積回路へ与え、若しくは、高周波信号を前記集積回路から受信するため、前記集積回路へ結合された広帯域幅伝送ラインと、いずれかの静電放電をバイパスするよう前記広帯域幅伝送ラインに沿って分散されまた前記ラインへ結合された複数の静電放電素子であって、これにより、前記集積回路は静電放電を被らない、前記複数の静電放電素子と、を備えることを特徴とする回路。１８．前記静電放電素子は、静電放電を関連電源へバイパスするＰＭＯＳプルアップトランジスタである請求項１７記載の回路。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者リートーマスエイチアメリカ合衆国カリフォルニア州 95014 クーパーティノバブロード 939

Claims

【特許請求の範囲】１．集積回路のための高周波静電放電（ＥＳＤ）保護回路において、該保護回路は、複数の直列接続された分散型ＥＳＤ部品であって、入力端子と、グラウンド端子と、出力端子と、前記ＥＳＤ部品の出力端子と前記グラウンド端子の間に直列に結合されて、前記ＥＳＤ部品の入力端子に印加されたＥＳＤ電圧を前記グラウンド端子へ結合する、ＥＳＤ素子と、前記ＥＳＤ部品の入力端子と前記ＥＳＤ部品の出力端子の間に直列に接続されたインピーダンス素子と、を備えた、前記分散型ＥＳＤ部品を備え、前記保護回路は更に、第２のＥＳＤ部品の入力ターミナルに結合された第１のＥＳＤ部品の出力端子を備えることを特徴とする回路。２．前記インピーダンス素子は伝送ラインを備える回路。３．集積回路のための高周波静電放電（ＥＳＤ）保護回路において、該保護回路は、複数の直列接続された分散型ＥＳＤ部品であって、入力端子と、グラウンド端子と、出力端子と、前記ＥＳＤ部品の出力端子と前記グラウンド端子の間に直列に結合されて、前記ＥＳＤ部品の入力端子に印加されたＥＳＤ電圧を前記グラウンド端子へ結合する、ＥＳＤ素子と、前記ＥＳＤ部品の入力端子と前記ＥＳＤ部品の出力端子の間に直列に接続されたインピーダンス素子であって、該インピーダンス素子は、集積回路パッケージの一部である、前記インピーダンス素子と、を備えた、前記分散型ＥＳＤ部品を備え、前記保護回路は更に、第２のＥＳＤ部品の入力ターミナルに結合された第１のＥＳＤ部品の出力端子を備えることを特徴とする回路。４．前記インピーダンス素子はマイクロストリップ伝送ラインを備える請求項３記載の回路。５．前記インピーダンス素子はコプレーナウェイブガイドを備える請求項３記載の回路。６．前記インピーダンス素子はコプレーナストリップラインを備える請求項２記載の回路。７．前記インピーダンス素子は所定のインダクタンスを与えるように形成されたボンドワイヤを備える請求項３記載の回路。８．集積回路のための高周波静電放電（ＥＳＤ）保護回路において、該保護回路は、複数の直列接続された分散型ＥＳＤ部品であって、入力端子と、グラウンド端子と、出力端子と、前記ＥＳＤ部品の出力端子と前記グラウンド端子の間に直列に結合されて、前記ＥＳＤ部品の入力端子に印加されたＥＳＤ電圧を前記グラウンド端子へ結合するＥＳＤ素子であって、該ＥＳＤ素子は集積回路ダイスの一部である、前記ＥＳＤ素子と、前記ＥＳＤ部品の入力端子と前記ＥＳＤ部品の出力端子の間に直列に接続されたインピーダンス素子であって、該インピーダンス素子は、集積回路ダイスの一部である、前記インピーダンス素子と、を備えた、前記分散型ＥＳＤ部品を備え、前記保護回路は更に、第２のＥＳＤ部品の入力ターミナルに結合された第１のＥＳＤ部品の出力端子を備えることを特徴とする回路。９．前記インピーダンス素子はマイクロストリップ伝送ラインを備える請求項８記載の回路。１０．前記インピーダンス素子はコプレーナウェイブガイドを備える請求項８記載の回路。１１．前記インピーダンス素子はコプレーナストリップラインを備える請求項８記載の回路。１２．前記インピーダンス素子は集積回路トレースによって形成されたスパイラルインダクタを備える請求項８記載の回路。１３．前記ＥＳＤ素子はダイオードを備える請求項２記載の回路。１４．前記ＥＳＤ素子は前記ダイオードと直列に結合された抵抗を更に備える請求項１３記載の回路。１５．前記ＥＳＤ素子はＭＯＳトランジスタを備える請求項２記載の回路。１６．前記ＥＳＤ素子は前記ＭＯＳトランジスタと直列に結合された抵抗を更に備える請求項１５記載の回路。１７．前記ＥＳＤ部品は更に、電源端子と、前記ＥＳＤ部品の出力端子と前記電源端子の間に直列に結合されたＰＭＯＳトランジスタと、を更に備える請求項１５記載の回路。１８．集積回路のための高周波静電放電（ＥＳＤ）保護回路において、該保護回路は、複数の直列接続された分散型ＥＳＤ部品であって、入力端子と、電源端子と、出力端子と、前記ＥＳＤ部品の出力端子と前記電源端子の間に直列に結合されて、前記ＥＳＤ部品の入力端子に印加されたＥＳＤ電圧を前記電源端子へ結合する、ＥＳＤ素子と、前記ＥＳＤ部品の入力端子と前記ＥＳＤ部品の出力端子の間に直列に接続されたインピーダンス素子と、を備えた、前記分散型ＥＳＤ部品を備え、前記保護回路は更に、第２のＥＳＤ部品の入力ターミナルに結合された第１のＥＳＤ部品の出力端子を備えることを特徴とする回路。１９．前記ＥＳＤ素子はＰＭＯＳトランジスタを備え、前記インピーダンス素子は伝送ラインを備える請求項１８記載の回路。２０．前記ＥＳＤ素子は厚いフィールド酸化物ＭＯＳトランジスタを備える請求項２記載の回路。