KR100851914B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 장치의 실장상태에서 반도체 장치의 환경 - 내부 특성 - 을 변화시키는 반도체 장치에 관한 것이다. 이를 위해 본 발명은, 외부의 실장테스트신호가 인가되는 임의의 핀 및 상기 실장테스트신호의 전압 레벨과 설정된 기준전압을 비교하여, 복수의 내부테스트모드신호를 생성하는 신호생성수단을 포함하는 반도체 장치를 제공한다.
실장, 시스템, 비교기, 실장테스트, 반도체 장치.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 일실시예에 따른 실장테스트가 가능한 반도체 장치를 나타낸 도면.
도 2는 신호생성부의 일실시예를 나타낸 도면.
도 3은 디코딩부의 일실시예를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 임의의 핀 102 : 와이어(wire)
103 : 임의의 핀 104 : 신호생성부
105 : 디코딩부 106 : 칩
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 장치의 실장테스트(test)에 관한 것이다.
실장테스트란 단수 또는 복수의 반도체 장치를 규격화된 구성단위인 모듈(module)로 구성하여 실제 응용장치(application device)와 연계시켜 반도체 장치의 동작을 검증하는 것을 의미한다.
이는 검사자가 설정한 측정/검사 프로그램(user test program)을 갖는 검사장치(tester)를 이용하여 반도체 장치의 불량(pass/fail)을 검출(screen)하는 것과는 다른 테스트이다.
따라서, 실장테스트에서는 검사자가 설정한 측정/검사 프로그램을 적용하지 못한다.
이러한 상황에서 실제 외부 제어장치(controler)와 반도체 장치 간의 상호충돌 문제로 인해 많은 불량이 발생되고 있으며, 이러한 불량 시스템(fail system) - 반도체 장치와 응용장치, 예컨대 외부 제어장치를 포함하는 장치 - 의 환경을 범용 검사장치에서는 구현하기 힘들어서 불량 분석에 어려움을 격고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 실장상태에서도 테스트모드에 진입 가능한 반도체 장치를 제공하는 것을 제1 목적으로 한다.
그리고, 실장상태에서 반도체 장치의 환경 - 내부 특성 - 을 변화시키는 반도체 장치를 제공하는 것을 제2 목적으로 한다.
또한, 실장상태에서 외부에서 인가되는 실장테스트신호에 응답하여 테스트모 드에 진입하는 반도체 장치를 제공하는 것을 제3 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 외부의 실장테스트신호가 인가되는 임의의 핀 및 상기 실장테스트신호의 전압 레벨과 설정된 기준전압을 비교하여, 복수의 내부테스트모드신호를 생성하는 신호생성수단을 포함하는 반도체 장치를 제공한다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 외부에서 입력되는 실장테스트신호의 전압 레벨과 설정된 기준전압을 비교하여, 복수의 내부테스트모드신호를 생성하는 신호생성수단 및 상기 복수의 내부테스트모드신호를 디코딩하기 위한 디코딩수단을 포함하는 반도체 장치를 제공한다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 외부에서 입력되는 신호를 입력받는 단계, 상기 외부신호와 기준신호를 비교하는 단계 및 상기 비교 결과에 따라 내부 테스트신호를 생성하는 단계를 포함하는 반도체 장치의 테스트 방법을 제공한다.
또한, 외부의 실장테스트신호가 인가되는 임의의 핀 및 상기 실장테스트신호의 전압 레벨과 설정된 기준전압을 비교하여, 목표한 테스트모드 환경에 대응되는 개수의 내부테스트모드신호를 생성하는 신호생성수단을 포함하는 반도체 장치를 제공한다.
본 발명은 실장상태의 반도체 장치의 환경을 변화 또는 반도체 장치를 테스트하기 위해 칩(chip)의 사용하지 않는 핀(pin)에 반도체 장치를 테스트모드에 진입시키기 위한 신호를 입력시킨다.
삭제
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 실장테스트가 가능한 반도체 장치를 나타낸 도면이다.
삭제
도 1을 참조하면, 실장테스트가 가능한 반도체 장치는 칩(106, chip) 내부에 외부에서 전달되어 오는 실장테스트신호(EXPASIG)의 레벨(level)에 응답하여 복수의 내부실장테스트신호(INPASIG1~INPASIG3)를 생성하는 신호생성부(104)와 복수의 내부실장테스트신호를 디코딩(decoding)하여 내부테스트모드신호(TMSIG1~TMSIG3)로 출력하는 디코딩부(105)를 구비한다.
그리고, 칩(106)에는 외부의 실장테스트신호(EXPASIG)를 받아들이기 위해 임의의 패드(103, pad)와 임의의 핀(101, no connect pin)을 사용하며, 임의의 핀(101)과 임의의 패드(103)는 와이어 본딩(wire bonding)된다.
도 2는 신호생성부(104)의 일실시예를 나타낸 도면으로 도 1의 도면부호를 인용하여 설명한다.
도 2를 참조하면, 신호생성부(104)는 복수의 비교기(201~203)를 포함하는데, 각 비교기(201~203)는 실장테스트신호(EXPASIG)가 입력되고, 이 실장테스트신호(EXPASIG)의 레벨에 응답하여 복수의 내부실장테스트신호(INPASIG1~INPASIG3)로 출력한다.
복수의 비교기(201~203)는 동일한 구조를 갖기 때문에 이중 제1 비교기(201)를 대표로 구조를 설명하면 다음과 같다.
제1 비교기(201)는 복수의 엔모스 트랜지스터(N1~N3)와 복수의 피모스 트랜지스터(P1~P2) 및 인버터(INV1)로 구현할 수 있다. 그리고, 동작을 설명하면, 우선, 인에이블신호(EN)에 응답하여 인에이블 엔모스 트랜지스터(N1)가 턴온(turn on)되어 제1 비교기(201)가 동작한다.
이어서, 정해진 기준전압(VREF1)이 제1 엔모스 트랜지스터(N2)의 게이트(gate)에 인가되고, 실장테스트신호(EXPASIG)가 제2 엔모스 트랜지스터(N3)의 게이트에 인가된다. 이때, 기준전압(VREF1)과 실장테스트신호(EXPASIG)의 레벨의 높/낮음에 따라 선택적으로 제1 또는 제2 엔모스 트랜지스터(N2 또는 N3)가 턴온된다.
제1 경우로써, 실장테스트신호(EXPASIG)의 레벨이 기준전압(VREF1)의 레벨보다 높다고 가정하면, 제2 엔모스 트랜지스터(N3)가 턴온되어 최종적으로 제1 비교기(104)는 논리레벨 '하이(high)'인 제1 내부실장테스트신호(INPASIG1)를 출력한다.
그리고, 제2 경우로써, 기준전압(VREF1)의 레벨이 실장테스트신호(EXPASIG)의 레벨보다 높다고 가정하면, 제1 엔모스 트랜지스터(N2)가 턴온되어 두개의 피모스 트랜지스터(P1, P2)를 턴온시킨다. 이 두개의 피모스 트랜지스터(P1, P2)의 턴온으로 인해 최종적으로 제1 비교기(104)는 논리레벨 '로우(low)'인 제1 내부실장테스트신호(INPASIG1)를 출력한다.
여기서, 신호생성부(104) 내에 존재하는 복수의 비교기(201~203)는 각기 다른 레벨의 기준전압(VREF1~VREF3)을 인가받는다. 그리고, 입력은 동일한 실장테스트신호(EXPASIG)를 입력받는다.
때문에, 각 비교기(201~203)에서 출력되는 내부실장테스트신호(INPASIG1~INPASIG3)의 논리레벨은 인가되는 기준전압(VREF1~VREF3)에 따라 같거나, 다를 수 있다.
다음으로, 도 3은 디코딩부(105)의 일실시예를 나타낸 도면으로, 도 1의 도면부호를 인용하여 설명한다.
도 3을 참조하면, 디코딩부(105)는 신호생성부(104)의 복수의 출력(INPASIG1~INPASIG3)을 디코딩하기 위해 복수의 인버터(INV2~INV7)와 복수의 낸드게이트(NAND1~NAND3)를 구비한다.
디코딩부(105)는 입력되는 복수의 내부실장테스트신호(INPASIG1~INPASIG3)의 논리레벨에 따라, 이들을 조합하여 테스트모드신호(TMSIG1~TMSIG3)를 생성한다.
이와 같은 실장테스트가 가능한 반도체 장치의 테스트모드에 대한 하나의 예로 tAC(access time) 테스트의 경우, 이때, 각 기준전압(VREF1~VREF3)의 레벨 순위는 제1 기준전압(VREF1)<제2 기준전압(VREF2)<제3 기준전압(VREF3)이라고 가정한다. 그리고, 칩(106)에 실장테스트신호(EXPASIG)가 입력되기 전에 반도체 장치는 정상 동작하고 있는 상태이거나, 정상 동작하고 있는 반도체 장치에 실장테스트신호(EXPASIG)가 입력될 수 있다.
우선, 실장테스트(tAC테스트)를 하지 않는 경우로써, 입력되는 실장테스트신호(EXPASIG)의 레벨이 제1 기준전압(VREF1)보다 작으면, 내부테스트모드신호(TMSIG1~TMSIG3)는 비활성화된다.
그리고, 실장테스트(tAC테스트)의 제1 변화로써, 실장테스트신호(EXPASIG)의 레벨이 제1 기준전압(VREF1)보다 크고, 제2 기준전압(VREF2)보다 작으면, 제1 내부테스트모드신호(TMSIG1)는 활성화되고, 제2 및 제3 내부테스트모드신호(TMSIG2, TMSIG3)는 비활성화된다.
또한, 실장테스트(tAC테스트)의 제2 변화로써, 실장테스트신호(EXPASIG)의 레벨이 제2 기준전압(VREF2)보다 크고, 제3 기준전압(VREF3)보다 작으면, 제1 및 제2 내부테스트모드신호(TMSIG1, TMSIG2)는 활성화되고, 제3 내부테스트모드신호(TMSIG3)는 비활성화된다.
마지막으로, 실장테스트(tAC테스트)의 제3 변화로써, 실장테스트신 호(EXPASIG)의 레벨이 모든 기준전압(VREF1~VREF3)보다 크면, 모든 내부테스트모드신호(TMSIG1~TMSIG3)는 활성화된다.
이렇게 각 변화에 맞추어 출력된 내부테스트모드신호(TMSIG1~TMSIG3)의 논리레벨에 따라서 반도체 장치는 자신의 지연고정루프(delay lock loop, DLL)의 레플리카 딜레이(replica delay)양을 조절하여 tAC를 조절한다. 예를들어, 제1 변화에서 제1 내부테스트모드신호(TMSIG1)가 활성화되어 레플리카 딜레이의 양을 증가시키고, 제3변화에서 모든 내부테스트모드신호(TMSIG1~TMSIG3)가 활성화되어 레플리카 딜레이의 양을 감소시킨다.
이렇게 레플리카 딜레이의 양을 증가 또는 감소시킨 반도체 장치는 데이터 출력(DQ) 파형의 변화를 통해 모니터링(monitoring)할 수 있다.
그리고, 본 실시예에서는 3개의 비교기(201~203)를 사용하기 때문에 총 4개의 변화를 갖는 실장테스트(tAC테스트)에 대해 언급하였다. 그러나, 이는 실시예일뿐 더 많은 변화를 갖고자 할 경우에는 그에 맞는 비교기(201~203)와 디코딩부(105)를 구비하면 될 것이다.
본 발명의 일실시예를 도 1을 통해 정리해보면, 임의의 핀(101)을 통해 인가된 실장테스트신호(EXPASIG) 가 임의의 패드(103)를 지나 신호생성부(104)에 전달된다. 신호생성부(104)는 이 실장테스트신호(EXPASIG)의 전압레벨에 따라 복수의 내부실장테스트신호(INPASIG1~INPASIG3)를 출력하고, 이를 디코딩부(105)에서 디코딩하여 복수의 테스트모드신호(TMSIG1~TMISIG3)로 출력한다.
여기서, 칩(106)에 인가되는 실장테스트신호(EXPASIG)의 전압레벨은 원하고 자 하는 테스트 설정에 맞는 값으로 설정되어 있어야 한다.
그리고, 원하고자 하는 테스트모드 환경 - 테스트모드신호의 개수에 따라 미세한 테스트까지 가능하게 하는 테스트모드 환경을 뜻함 - 은 신호생성부(104)의 출력 신호의 개수와 디코딩부(105)의 디코더의 개수를 통해 변화될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
이상에서 살펴본 바와 같이, 본 발명은 실장상태의 반도체 장치의 환경을 변화 또는 반도체 장치를 테스트할 수 있다.
때문에, 실장상태의 반도체 장치를 분석하는데 큰 도움이 되고, 이는 제품개발기간의 단축 및 고객불량에 신속하게 대응할 수 있다.

Claims (10)

  1. 외부의 실장테스트신호가 인가되는 임의의 핀; 및
    상기 실장테스트신호의 전압 레벨과 설정된 기준전압을 비교하여, 복수의 내부테스트모드신호를 생성하는 신호생성수단
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 내부테스트모드신호를 디코딩하기 위한 디코딩수단을 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 임의의 핀과 상기 신호생성수단을 연결하기 위한 임의의 패드를 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 신호생성수단은 상기 실장테스트신호와 설정된 복수의 기준전압을 비교 하기 위한 복수의 비교기를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 외부에서 입력되는 실장테스트신호의 전압 레벨과 설정된 기준전압을 비교하여, 복수의 내부테스트모드신호를 생성하는 신호생성수단; 및
    상기 복수의 내부테스트모드신호를 디코딩하기 위한 디코딩수단
    을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 신호생성수단은 상기 실장테스트신호와 설정된 복수의 기준전압을 비교하기 위한 복수의 비교기를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 외부에서 입력되는 신호를 입력받는 단계;
    상기 외부신호와 기준신호를 비교하는 단계; 및
    상기 비교 결과에 따라 내부 테스트신호를 생성하는 단계
    를 포함하는 반도체 장치의 테스트 방법.
  8. 제7항에 있어서,
    상기 내부 테스트신호에 응답하여 설정된 테스트를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
  9. 외부의 실장테스트신호가 인가되는 임의의 핀; 및
    상기 실장테스트신호의 전압 레벨과 설정된 기준전압을 비교하여, 목표한 테스트모드 환경에 대응되는 개수의 내부테스트모드신호를 생성하는 신호생성수단
    을 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 신호생성수단은 상기 실장테스트신호와 설정된 복수의 기준전압을 비교하기 위한 복수의 비교기를 포함하는 것을 특징으로 하는 반도체 장치.
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TW096148473A TWI383398B (zh) 2006-12-27 2007-12-18 半導體裝置及其測試方法
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201226950A (en) 2006-12-27 2012-07-01 Hynix Semiconductor Inc Semiconductor device and its testing method
KR100891302B1 (ko) * 2007-09-28 2009-04-06 주식회사 하이닉스반도체 반도체 장치
TW201213825A (en) * 2010-09-29 2012-04-01 Fortune Semiconductor Corp Circuit apparatus
KR20150071470A (ko) * 2013-12-18 2015-06-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작방법
KR102436360B1 (ko) * 2017-12-20 2022-08-25 에스케이하이닉스 주식회사 모니터링 회로를 구비하는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08137824A (ja) * 1994-11-15 1996-05-31 Mitsubishi Semiconductor Software Kk セルフテスト機能内蔵シングルチップマイコン
JPH0926463A (ja) * 1995-05-09 1997-01-28 Matsushita Electric Ind Co Ltd テスト回路を内蔵した集積回路
JP2003084044A (ja) 2001-09-14 2003-03-19 Fujitsu Ltd 半導体装置
KR20050121376A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 반도체 장치의 테스트 장치 및 이를 이용한 반도체 장치테스트 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2248955Y (zh) * 1995-08-01 1997-03-05 李兰云 电平变换模块
AU6964698A (en) * 1997-04-16 1998-11-11 Board Of Trustees Of The Leland Stanford Junior University Distributed esd protection device for high speed integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08137824A (ja) * 1994-11-15 1996-05-31 Mitsubishi Semiconductor Software Kk セルフテスト機能内蔵シングルチップマイコン
JPH0926463A (ja) * 1995-05-09 1997-01-28 Matsushita Electric Ind Co Ltd テスト回路を内蔵した集積回路
JP2003084044A (ja) 2001-09-14 2003-03-19 Fujitsu Ltd 半導体装置
KR20050121376A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 반도체 장치의 테스트 장치 및 이를 이용한 반도체 장치테스트 방법

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Publication number Publication date
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