JP2003084044A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のチップを同一のパッケージ内に実装
し、１パッケージでシステムを構成する半導体装置に関
し、パッケージに実装されたメモリチップを確実に試験
する。 【解決手段】 ロジックチップと、ロジックチップによ
ってアクセスされるメモリチップとが、１つのパッケー
ジに実装されている。ロジックチップのパターン発生回
路は、第１試験モード時に動作し、メモリチップ用の内
部試験パターンを発生する。パターン選択回路は、第１
試験モード時に、パターン発生回路から出力される内部
試験パターンを選択し、第２試験モード時に、試験端子
を介して供給される外部試験パターンを選択し、選択し
た試験パターンをメモリチップに出力する。パッケージ
に実装されたメモリチップは、モード選択信号に応じ
て、ロジックチップ内で発生する内部試験パターン（第
１試験モード）または外部から供給される外部試験パタ
ーン（第２試験モード）を使用して試験される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のチップを同
一のパッケージ内に実装し、１パッケージでシステムを
構成する半導体装置およびその半導体装置に実装される
半導体装置に関する。特に、本発明は、上記半導体装置
を構成するメモリチップの試験技術に関する。

【０００２】

【従来の技術】近時、プロセス技術が異なるメモリチッ
プ、ディジタルチップ、アナログチップ、および受動部
品等を１パッケージに収納し、システムとして動作する
半導体装置を構成するパッケージング技術が開発されて
いる。特に、チップ間の配線の影響を考慮するなどし
て、LSI設計工程だけでなく実装工程まで含めた設計環
境を用いて開発された半導体装置は、システム・イン・
パッケージ（以下、SIPと称する）と称されている。

【０００３】この種のSIPの試験は、従来のマルチ・チ
ップ・モジュール（MCM）の試験と同様に行われる。例
えば、メモリチップとロジックチップを実装してSIPを
構成する場合、SIPの組み立て後、メモリチップの機能
試験、ロジックチップ機能試験、およびメモリチップと
ロジックチップの間の相互接続試験が行われる。

【０００４】

【発明が解決しようとする課題】ところで、SIPに実装
されるメモリチップがロジックチップのみによってアク
セスされる場合、メモリチップの端子をSIPの外部端子
に接続する必要はない。このとき、メモリチップは、ロ
ジックチップを介して試験される。この場合、メモリチ
ップの試験は、ロジックチップに様々なデータを設定す
ることで行われるため、試験時間が長くなるという問題
があった。試験時間の長さは、製造コストに直接影響す
る。

【０００５】この問題に対処するため、従来では、メモ
リチップがロジックチップによってのみアクセスされる
場合にも、SIPに実装されるメモリチップの端子は、SIP
の外部端子に接続されていた。このようにすることで、
SIPの組み立て後にも、SIPの外部からメモリチップを直
接アクセスできるため、メモリチップの機能試験の時間
を短縮できる。

【０００６】しかし、メモリチップの端子をSIPの外部
端子に接続した場合、SIP内の配線数および端子数が増
加してしまう。例えば、メモリチップとロジックチップ
とがシステム基板上に搭載される場合、システム基板上
に形成される配線数および端子数が増加してしまう。こ
の結果、SIPのサイズが大きくなり、SIPの製造コストが
増加するという問題があった。

【０００７】また、通常動作（出荷後の製品としての動
作）に不要な配線が、メモリチップに接続されるため、
余分な負荷による信号遅延、特性低下等が発生するとい
う問題があった。一方、メモリチップ内に組み込み自己
検査（BIST；Built-in Self Test）のための検査回路を
形成し、ロジックチップから検査回路を制御すること
で、SIPに組み立てた後にもメモリチップを試験できる
技術が開発されている。しかし、上記検査回路では、通
常動作で使用するロジックチップとメモリチップとのイ
ンタフェースを試験できない。

【０００８】本発明の目的は、SIPとして構成された半
導体装置およびSIP内に実装される半導体装置のコスト
を増大することなく、SIPに実装されたメモリチップを
確実に試験することにある。本発明の別の目的は、試験
用の配線の負荷によりSIP内のシステムの動作に影響を
与えることを防止することにある。

【０００９】

【課題を解決するための手段】請求項１の半導体装置
は、ロジックチップと、該ロジックチップによってアク
セスされるメモリチップとが、１つのパッケージに実装
されて構成されている。すなわち、半導体装置は、シス
テム・イン・パッケージ（以下、SIPと称する）または
マルチ・チップ・モジュール（以下、MCMと称する）と
して構成されている。また、請求項１０の半導体装置
は、同一のパッケージに実装されるメモリチップの端子
に接続されるメモリ接続端子を有しており、以下に示す
ようにロジックチップとして動作する。

【００１０】ロジックチップのモード選択端子は、メモ
リチップを試験するための第１試験モードまたは第２試
験モードを選択するモード選択信号を受信する。半導体
装置の通常動作に使用されるロジックチップの端子の一
部は、第２試験モード時に試験端子として使用される。
すなわち、これ等端子は第１兼用端子として機能する。

【００１１】ロジックチップは、パターン発生回路およ
びパターン選択回路を有している。パターン発生回路
は、第１試験モード時に動作し、メモリチップ用の内部
試験パターンを発生する。パターン選択回路は、第１試
験モード時に、パターン発生回路から出力される内部試
験パターンを選択する。第１試験パターンにより実行さ
れた試験結果は、試験結果端子から出力される。パター
ン選択回路は、第２試験モード時に、試験端子を介して
供給される外部試験パターンを選択し、選択した試験パ
ターンをメモリチップに出力する。このように、パッケ
ージに実装されたメモリチップは、モード選択信号に応
じて、ロジックチップ内で発生する内部試験パターン
（第１試験モード）または外部から供給される外部試験
パターン（第２試験モード）を使用して試験される。

【００１２】第１試験モードは、例えば、パッケージ組
み立て後の最終試験で使用される。最終試験により、パ
ッケージ工程でのダメージにより発生した不良のメモリ
チップ（＝不良のSIP）が選別される。従来、SIPに実装
されたメモリチップ用の試験パターンを発生するパター
ン発生回路は、メモリチップ内に形成されていた（組み
込み自己検査）。このため、従来の組み込み自己検査で
は、ロジックチップとメモリチップとのインタフェース
は試験できなかった。本発明では、組み込み自己検査と
同様の検査機能（以下、BIST機能と称する）が、メモリ
チップの外部で、かつメモリチップとともにパッケージ
に実装されるロジックチップ内に形成される。このた
め、BIST機能により、メモリチップの詳細な試験だけで
なく、ロジックチップとメモリチップとのインタフェー
スも試験できる。

【００１３】ロジックチップにパターン発生回路が形成
されるため、メモリチップ用の詳細な試験パターンをパ
ッケージの外部から供給する必要はない。したがって、
メモリチップの端子をパッケージの外部端子に直接接続
し、外部からメモリチップに試験パターンを供給する必
要はない。この結果、メモリチップ等をシステム基板に
搭載するSIPまたはMCMにおいて、システム基板に形成さ
れる配線の数を減らすことができ、パッケージコストを
下げることができる。配線数が減ることでシステム基板
の面積を小さくできる場合、パッケージサイズを小さく
できる。さらに、通常動作（出荷後の製品としての動
作）に不要な配線が、メモリチップに接続されないた
め、余分な負荷による信号遅延、特性低下等を防止でき
る。

【００１４】第２試験モードは、第１試験モードよりも
メモリチップを詳細に評価したい場合に使用される。第
２モード試験では、例えば、LSIテスタに半導体装置が
取り付けられ、LSIテスタから半導体装置に外部試験パ
ターンが与えられる。すなわち、第１試験モードでは供
給できない詳細な試験パターンあるいは新たな試験パタ
ーンが外部試験パターンとしてメモリチップに供給され
る。このため、第２試験モードは、特に、半導体装置の
開発時（試作品を製造した後の評価試験）および不良品
の解析に有効である。

【００１５】なお、従来、SIPとして実装されたメモリ
チップを詳細に解析するために、上述したように、メモ
リチップの端子をパッケージの外部端子に直接接続して
いた。第２試験モードでは、試験端子を介して供給され
る外部試験パターンは、パターン選択回路を介してメモ
リチップに供給される。このため、メモリチップの端子
に、試験端子（外部端子）の負荷が直接影響することは
ない。

【００１６】請求項２の半導体装置では、パターン発生
回路は、複数の内部試験パターンを発生する機能を有し
ている。パターン発生回路は、ロジックチップのパター
ン選択端子を介して供給されるパターン選択信号に応じ
て、内部試験パターンのいずれかをメモリチップに出力
する。このため、量産の初期と量産の安定期とで内部試
験パターンを容易に変えることができる。あるいは、SI
Pの仕様により異なる容量のメモリチップが実装される
場合、それぞれのメモリチップ毎に内部試験パターンを
容易に変えることができる。さらに、SIPの仕様により
異種のメモリチップが実装される場合にも、それぞれの
メモリチップ毎に内部試験パターンを容易に変えること
ができる。

【００１７】請求項３の半導体装置では、パターン発生
回路は、第１試験パターンと、第１試験パターンに別の
試験パターンを加えた第２試験パターンを発生する。す
なわち、第１試験パターンは、第２試験パターンに含ま
れている。不良率が高い量産の初期には、詳細な第２試
験パターンで試験を行い、不良率が下がる量産の安定期
には、簡易かつ不良検出率の高い第１試験パターンで試
験を行うことで、量産が安定した後の試験時間を短縮で
きる。

【００１８】請求項４の半導体装置では、内部試験パタ
ーンのうち２つは、それぞれメモリチップ内の着目する
メモリセルに隣接するメモリセルにデータを書き込むダ
ミーライトパターンを含まない第１試験パターンと、ダ
ミーライトパターンを含む第２試験パターンとで構成さ
れている。ダミーライトパターンにより、隣接するメモ
リセル間または配線間の干渉がチェックできる。メモリ
セル間の干渉は、メモリチップの製造条件の変動（配線
幅の変動等）に起因することが多い。このため、例え
ば、製造条件が変動したときには、ダミーライトパター
ンを含む第２試験パターンで試験を行い、製造条件が安
定しているときには、第１試験パターンで試験を行うこ
とで、最終試験にかかるコストを最小限にできる。

【００１９】請求項５の半導体装置では、ロジックチッ
プは、タイミング選択信号を受信するタイミング選択端
子を有している。メモリチップは、メモリセルと、前記
メモリセルにデータを入出力するビット線とを有してい
る。パターン発生回路は、メモリセルへのデータの書き
込み後にビット線のプリチャージを開始するまでの時間
を、タイミング選択信号に応じて変化させるプリチャー
ジ制御回路を有している。このため、パッケージの組み
立て後にも、外部から供給されるタイミング選択信号に
応じて、試験パターンのタイミングを容易に変えること
ができる。

【００２０】請求項６の半導体装置では、ロジックチッ
プは、タイミング選択信号を受信するタイミング選択端
子を有している。メモリチップは、データを保持するキ
ャパシタを有する揮発性のメモリセルを有している。パ
ターン発生回路は、メモリセルのリフレッシュ動作の実
行間隔（リフレッシュ要求間隔）を、タイミング選択信
号に応じて変化させるリフレッシュ制御回路を有してい
る。外部から供給されるタイミング選択信号に応じて、
リフレッシュ要求間隔を変えることで、パッケージの組
み立て後にもメモリセルのリフレッシュ特性（データ保
持特性）を容易に試験できる。

【００２１】請求項７の半導体装置では、ロジックチッ
プは、フェイルモード信号を受信するフェイルモード端
子と、フェイルモード選択回路とを有している。フェイ
ルモード選択回路は、第１試験モード時に、フェイルモ
ード信号に応じて、最初のフェイル後に試験を中断する
か、フェイルにかかわらず全ての試験を実行するかを選
択する。例えば、パッケージ組み立て後の最終試験で
は、最初のフェイル後に試験を中断することで、良品を
迅速に選別できる。また、不良のメモリチップの解析時
には、フェイルにかかわらず全ての試験を実行するよう
にフェイルモード信号を設定することで、メモリチップ
の不良原因を容易に推定できる。その後、不良原因の特
定は、試験端子を介して外部試験パターンを供給するこ
とで行われる。

【００２２】不良率が高い量産の初期には、フェイルに
かかわらず全ての試験を実行し、不良率が下がる量産の
安定期には、最初のフェイル後に試験を中断すること
で、量産が安定した後の試験時間を短縮できる。請求項
８の半導体装置では、第２兼用端子は、第１試験モード
時に、内部試験パターンにより順次実行される試験の項
目を出力する試験項目端子として機能し、通常動作時に
通常端子として機能する。このため、第１試験モード時
に、SIPを評価するLSIテスタ等は、フェイルした試験項
目を容易に認識できる。

【００２３】請求項９の半導体装置では、ロジックチッ
プは、パターン変更信号を受信するパターン変更端子
と、パターン変更回路と、データ比較回路とを有してい
る。パターン変更回路は、パターン変更信号に応じて、
期待値データを変更する。データ比較回路は、パターン
変更信号に応じて、パターン変更回路から出力される正
しい期待値データまたは誤った期待値データを受信し、
受信したデータをメモリチップからの読み出しデータと
比較し、比較結果を試験結果として出力する。

【００２４】パターン変更回路は、パターン変更信号に
応じて誤った期待値データを出力するため、このとき、
メモリチップ１４が正しく動作しても、常に全ての試験
がフェイルする。したがって、第１試験モードで動作す
るロジックチップ内の回路が故障し、比較結果が常にパ
スする場合にも、その故障を検出できる。すなわち、メ
モリチップの不良だけでなく、ロジックチップの不良も
検出できる。

【００２５】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体装置の第１の
実施形態を示している。この実施形態は、請求項１およ
び請求項１０に対応している。この半導体装置は、シス
テム基板１０上にロジックチップ１２およびメモリチッ
プ１４を搭載してシステム・イン・パッケージSIP（以
下、単にSIPと称する）として形成されている。図中、
ロジックチップ１２の周囲の小さい丸印は、SIPの外部
端子を示している。ロジックチップ１２には、メモリチ
ップ１４の端子に接続されるメモリ接続端子（図示せ
ず）が形成されている。また、太線で示した信号線は、
複数本で構成されている。

【００２６】ロジックチップ１２は、クロック信号CLK
に同期して動作するロジック回路１６、メモリコントロ
ーラ１８、メモリインタフェース２０、２２、メモリ試
験回路２４、エントリ回路２６、外部インタフェース２
８、３０、メモリ試験インタフェース３２、およびスイ
ッチ３４を有している。メモリチップ１４として、例え
ば、クロック信号CLKに同期して動作するSDRAM（Synchr
onou DRAM）が実装されている。メモリチップ１４は、
マトリックス状に配置された複数のメモリセルおよびこ
れ等メモリセルにデータを入出力する複数のビット線を
有している。メモリセルは、データを保持するキャパシ
タを有している。すなわち、メモリセルは、揮発性のメ
モリセルである。

【００２７】ロジック回路１６は、システムとして必要
な複数の機能ブロックを有しており、通常動作時にメモ
リコントローラ１８を制御して、メモリチップ１４をア
クセスする機能を有している。ここで、通常動作とは、
SIPの製品としての動作であり、携帯機器等に組み込ま
れたSIPのシステムとしての動作である。メモリコント
ローラ１８は、メモリ試験回路２４からのコマンド信号
BCMDおよびアドレス信号BADDをメモリチップ１４に合わ
せたタイミングに変更し、メモリインタフェース２０を
介して、コマンド信号MCMDおよびアドレス信号MADDとし
てメモリチップ１４に出力する。また、メモリコントロ
ーラ１８は、メモリ試験回路２４からのデータ信号BDT
（書き込みデータ）を、データ信号MDTとしてメモリイ
ンタフェース２２を介してメモリチップ１４に出力し、
メモリインタフェース２２を介してメモリチップ１４か
ら読み出されるデータ信号MDT（読み出しデータ）を、
データ信号BDTとしてメモリ試験回路２４に出力する。

【００２８】ここで、メモリコントローラ１８とメモリ
チップ１４との間の信号線は、通常動作および第１およ
び第２試験モードの両方で使用される。したがって、第
１試験モードまたは第２試験モードのいずれかにより、
ロジックチップ１２とメモリチップ１４との接続試験
（インタフェース試験）を実行できる。メモリ試験回路
２４は、エントリ回路２６からのエントリ信号ENTを受
けて動作する。エントリ信号ENTは、SIPの外部からメモ
リチップ１４の動作試験が指示されたときに、試験が終
了するまで活性化される。メモリ試験回路２４の状態
は、SIPの外部からモード端子を介して供給されるモー
ド信号MODE（MODE1）に応じて、第１試験モードまたは
第２試験モードになる。このように、モード端子および
モード信号MODEは、試験モードを選択するモード選択端
子およびモード選択信号として作用する。

【００２９】第１試験モードでは、メモリ試験回路２４
は、メモリチップ１４を試験するための内部試験パター
ンを発生する。すなわち、メモリ試験回路２４は、SIP
内に実装されるメモリチップ１４の組み込み自己検査機
能（BIST試験）を有している。BIST試験の結果は、試験
の終了時に比較結果信号CMP1として出力される。第２試
験モードでは、メモリ試験回路２４は、BIST機能をマス
クしてSIPの外部から供給されるコマンド信号DCMD、ア
ドレス信号DADD、およびデータ信号DWDT（書き込みデー
タ）をメモリコントローラ１８に出力する機能を有して
いる。すなわち、第２試験モードでは、メモリ試験回路
２４は、外部から供給される外部試験パターンをメモリ
チップ１４に直接伝達する伝達経路として作用する。

【００３０】エントリ回路２６は、ロジック回路１６か
らメモリチップ１４の試験要求を受け、エントリ信号EN
Tを活性化する。外部インタフェース２８、３０は、第
２試験モード時に動作する。外部インタフェース２８
は、SIPの外部から供給されるコマンド信号DCMDおよび
アドレス信号DADDをメモリ試験回路２４に出力する。外
部インタフェース３０は、SIPの外部から供給される書
き込みデータ信号DWDTをメモリ試験回路２４に出力し、
メモリ試験回路２４から読み出しデータ信号RDDTを外部
端子EXTに出力する。

【００３１】メモリ試験インタフェース３２は、モード
信号MODEを受け、受けた信号をモード信号MODE1として
出力する。また、メモリ試験インタフェース３２は、試
験結果信号RSLT1を受け、受けた信号を試験結果信号RSL
Tとして試験結果端子に出力する。スイッチ３４は、通
常動作時に、外部端子EXTをロジック回路１６に接続
し、第２試験モード時に、外部端子EXTの一部を外部イ
ンタフェース２８、３０に接続する。すなわち、外部端
子EXTの一部は、通常動作時に通常の端子として使用さ
れ、第２試験モード時に試験端子として使用される第１
兼用端子である。

【００３２】図２は、図１に示したメモリ試験回路２４
の詳細を示している。メモリ試験回路２４は、モード設
定回路３６、パターン発生回路３８、パターン選択回路
４０、データ切替回路４２、データ比較回路４４、コマ
ンド供給回路４６、アドレス供給回路４８、データ供給
回路５０、および試験結果出力回路５２を有している。

【００３３】モード設定回路３６は、クロック信号CLK
に同期してエントリ信号ENTを受け、受けた信号をメモ
リ試験信号MTESTとして出力する。メモリ試験信号MTEST
は、第１試験モード時および第２試験モード時に活性化
される。また、モード設定回路３６は、メモリ試験信号
MTESTの活性化時に、モード信号MODE1をモード設定信号
MDSETとして出力する。モード信号MODE1およびモード設
定信号MDSETは、第１試験モード時に高レベルに変化
し、第２試験モード時に低レベルに変化する。

【００３４】パターン発生回路３８は、高レベルのモー
ド設定信号MDSET（第１試験モード）に応じて活性化さ
れ、内部試験パターンを発生する。発生した内部試験パ
ターンは、コマンド信号PCMD、アドレス信号PADD、およ
びデータ信号PWDT（書き込みデータ）として出力され
る。内部試験パターンには、例えば、ALL-0試験の書き
込みパターンおよび読み出しパターン、ALL-1試験の書
き込みパターンおよび読み出しパターン、マーチング試
験のパターン等、複数の試験を実行するための試験パタ
ーンが含まれている。また、パターン発生回路３８は、
メモリチップ１４への書き込みデータである期待値デー
タEDTおよび比較イネーブル信号CMPENをデータ比較回路
４４に出力する。データ比較回路４４での比較結果が異
なるとき、すなわち、エラーが発生したとき、パターン
発生回路３８は、動作を停止する。

【００３５】パターン選択回路４０は、モード設定信号
MDSETが高レベルのときに（第１試験モード）、パター
ン発生回路３８から出力されるコマンド信号PCMD、アド
レス信号PADD、およびデータ信号PDTを選択し、モード
設定信号MDSETが低レベルのときに（第２試験モー
ド）、外部から供給されるコマンド信号DCMD、アドレス
信号DADD、および書き込みデータ信号DWDTを選択し、選
択した信号をコマンド信号CMD、アドレス信号ADD、およ
びデータ信号DTとして出力する。

【００３６】データ切替回路４２は、メモリチップ１４
から読み出されるデータ信号BDT（読み出しデータ）
を、モード設定信号MDSETが高レベルのときに読み出し
データ信号CRDTとしてデータ比較回路４４に出力し、モ
ード設定信号MDSETが低レベルのときに読み出しデータ
信号DRDTとして外部に出力する。この例では、読み出し
データ信号DRDTのビット幅（例えば、８ビット）は、デ
ータ信号BDTのビット幅（例えば、３２ビット）より小
さい。このため、データ切替回路４２は、１回に受信し
たデータ信号BDTを、データ選択信号DQSELに応じて複数
回に分けて複数の読み出しデータ信号DRDTとして出力す
る。特に、第２試験モード時に、外部に出力する読み出
しデータ信号DRDTのビット幅を小さくすることで、試験
端子の数を少なくできる。この結果、余分な負荷が付く
兼用端子の数を少なくでき、通常動作時に試験端子の影
響を最小限にできる。

【００３７】データ比較回路４４は、第１試験モード時
に、比較イネーブル信号CMPENに同期して、期待値デー
タEDTと読み出しデータ信号CRDTとを比較し、比較結果
を比較結果信号CMPとして出力する。比較結果信号CMP
は、比較結果が同一のとき低レベルに変化し、比較結果
が異なるとき高レベルに変化する。コマンド供給回路４
６、アドレス供給回路４８およびデータ供給回路５０
は、メモリ試験信号MTESTの活性化時に、パターン選択
回路４０から出力されるコマンド信号CMD、アドレス信
号ADD、およびデータ信号DTをそれぞれ受け、受けた信
号をコマンド信号BCMD、アドレス信号BADD、およびデー
タ信号BDTとして、図１のメモリコントローラ１８に出
力する。

【００３８】試験結果出力回路５２は、データ比較回路
４４から供給される比較結果信号CMPを保持し、試験終
了時に試験結果信号RSLT1として出力する。特に図示し
ていないが、試験結果出力回路５２は、比較結果が一度
でも相違したときに（比較結果信号CMPが一度でも高レ
ベルに変化したときに）、パターン発生回路３８による
試験パターンの発生を停止させ、試験結果信号RSLT1を
高レベルに変化させる。SIPを試験する選別テスタは、
高レベルの試験結果信号RSLT（図１）を受けたとき、そ
のSIPを不良品と判定する。この選別テスタは、第１試
験モードの起動と試験結果の受信のみ行えればよいた
め、試験パターンの発生機能を有しない簡易な評価ボー
ドでよい。第１試験モードで使用するSIPの外部端子の
数が少ないため、評価ボード上に多数のSIPを搭載して
試験を実行できる。この結果、試験時間を短縮できる。

【００３９】図３は、図２に示したモード設定回路３６
の詳細を示している。モード設定回路３６は、エントリ
信号ENTをクロック信号CLKに同期して取り込み、メモリ
試験信号MTESTとして出力するフリップフロップF/Fと、
メモリ試験信号MTESTをゲートで受けるnMOSトランジス
タとを有している。図４は、図２に示したパターン選択
回路４０の詳細を示している。パターン選択回路４０
は、高レベルのモード設定信号MDSETを受けてオンするn
MOSトランジスタと、低レベルのモード設定信号MDSETを
受けてオンするnMOSトランジスタとを有している。すな
わち、第１試験モード時に、パターン発生回路３８から
のコマンド信号PCMD、アドレス信号PADD、および書き込
みデータ信号PWDTが、コマンド信号CMD、アドレス信号A
DD、およびデータ信号DTとして各供給回路４６、４８、
５０に伝達され、第２試験モード時に、外部からのコマ
ンド信号DCMD、アドレス信号DADD、および書き込みデー
タ信号DWDTが、コマンド信号CMD、アドレス信号ADD、お
よびデータ信号DTとして各供給回路４６、４８、５０に
伝達される。

【００４０】図５は、図２に示したデータ切替回路４２
の詳細を示している。データ切替回路４２は、高レベル
のモード設定信号MDSETを受けてオンするnMOSトランジ
スタと、低レベルのモード設定信号MDSETを受けてオン
するnMOSトランジスタとを有している。すなわち、メモ
リチップ１４からのデータ信号BDTは、第１試験モード
時に、読み出しデータ信号CRDTとしてデータ比較回路４
４に伝達され、第２試験モード時に、読み出しデータ信
号DRDTとして外部に伝達される。

【００４１】図６は、図２に示したコマンド供給回路４
６、アドレス供給回路４８、およびデータ供給回路５０
の詳細を示している。コマンド供給回路４６、アドレス
供給回路４８、およびデータ供給回路５０は、それぞれ
高レベルのモード設定信号MDSETを受けてオンするnMOS
トランジスタを有している。すなわち、第１および第２
試験モード時に、コマンド信号CMD、アドレス信号ADD、
および書き込みデータ信号DTが、コマンド信号BCMD、ア
ドレス信号BADD、およびデータ信号BDTとしてメモリチ
ップ１４に伝達される。

【００４２】上述した半導体装置では、例えば、評価ボ
ードを使用したパッケージ組み立て後の最終試験におい
て、モード信号MODEが高レベルにされ、SIPは、第１試
験モードに移行する。ロジックチップ１２のパターン発
生回路４０は、内部試験パターンを発生し、メモリチッ
プ１４の試験を実行する。そして、メモリチップ１４、
およびロジックチップ１２とメモリチップ１４とのイン
タフェースが検査される。

【００４３】また、メモリチップ１４に不良原因がある
と推定される不良のSIPを評価する場合、SIPを取り付け
たLSIテスタによりモード信号MODEが低レベルにされ、S
IPは、第２試験モードに移行する。LSIテスタは、第１
試験モードでは供給できない詳細な試験パターンあるい
は新たな試験パターンをメモリチップ１４に供給する。
そして、メモリチップ１４の詳細な評価が行われ、メモ
リチップ１４の不良原因が特定される。第２試験モード
は、特に、半導体装置の開発時（試作品を製造した後の
評価試験）および不良品の解析に有効である。なお、第
２試験モード時に、供給される外部試験パターンは、パ
ターン選択回路４０を介してメモリチップ１４に供給さ
れる。このため、メモリチップ１４の端子に、外部端子
EXTの負荷が直接影響することはない。

【００４４】以上、本実施形態では、ロジックチップ１
２内にメモリチップ１４を試験する内部試験パターンを
発生するパターン発生回路３８を形成した。このため、
試験に必要な外部端子の数を最小限にして、パッケージ
に実装されたメモリチップ１４を試験でき、同時に、ロ
ジックチップ１２とメモリチップ１４との接続を試験で
きる。

【００４５】パターン選択回路４０は、パターン発生回
路３８が発生する内部試験パターンまたは外部から供給
される外部試験パターンを、外部から供給されるモード
信号MODEに応じて選択した。このため、メモリチップ１
４の端子をSIPの外部端子EXTに直接接続することなく、
メモリチップ１４を詳細に試験できる。したがって、外
部試験パターンによる評価時にも、メモリチップ１４の
端子に、外部端子EXTの負荷が直接影響することはな
い。

【００４６】メモリチップ１４の端子が外部端子EXTに
直接接続されないため、メモリチップ１４をSIPのシス
テム基板１０に搭載する場合、システム基板１０に形成
される配線の数を減らすことができ、パッケージコスト
を下げることができる。配線数が減ることでシステム基
板１０の面積を小さくできる場合、パッケージサイズを
小さくでき、最終製品のコストを下げることができる。
通常動作に不要な配線が、メモリチップに接続されない
ため、余分な負荷による信号遅延、特性低下等を防止で
きる。

【００４７】図７は、本発明の半導体装置の第２の実施
形態を示している。この実施形態は、請求項１ないし請
求項３、および請求項１０に対応している。第１の実施
形態で説明した回路・信号と同一の回路・信号について
は、同一の符号を付し、これ等については、詳細な説明
を省略する。この実施形態では、この実施形態では、シ
ステム基板１０Ａ上に、ロジックチップ１２Ａおよびメ
モリチップ１４が搭載されSIPが形成されている。ロジ
ックチップ１２Ａにおいて、第１の実施形態のメモリ試
験回路２４およびメモリ試験インタフェース３２の代わ
りに、メモリ試験回路２４Ａおよびメモリ試験インタフ
ェース３２Ａが形成されている。メモリ試験回路２４Ａ
およびメモリ試験インタフェース３２Ａは、２ビットの
モード信号MODE0、1（MODE）を受信する。その他の構成
は、第１の実施形態と同じである。

【００４８】メモリ試験回路２４Ａの状態は、SIPの外
部から供給されるモード信号MODE0、1に応じて、第１試
験モードまたは第２試験モードになる。具体的には、モ
ード信号MODE0、1のレベルが"H,H"または"L,L"のとき、
第１試験モードになり、モード信号MODE0、1のレベル
が"H, L"のとき、第２試験モードになる。図８は、図７
に示したメモリ試験回路２４Ａの詳細を示している。メ
モリ試験回路２４Ａにおいて、モード信号MODE0、1を受
けるモード設定回路３６Ａ、およびモード設定信号MDSE
T1-3を受けるパターン発生回路３８Ａ、パターン選択回
路４０Ａ、データ切替回路４２Ａが、第１の実施形態の
モード設定回路３６、パターン発生回路３８、パターン
選択回路４０、データ切替回路４２と相違している。そ
の他の構成は、第１の実施形態と同じである。

【００４９】モード設定回路３６Ａは、２ビットのモー
ド信号MODE0、1のレベルが"H,H"、"L,L"、"H, L"のと
き、それぞれ、モード設定信号MDSET1、MDSET2、MDSET3
を活性化する。モード設定信号MDSET12は、モード設定
信号MDSET1、2のオア論理であり、モード設定信号MDSET
12の活性化は、第１試験モードを示す。パターン発生回
路３８Ａは、モード設定信号MDSET1の活性化時に内部試
験パターン（第１試験パターン）としてコマンド信号PC
MD1、アドレス信号PADD1、データ信号PWDT1を出力す
る。パターン発生回路３８Ａは、モード設定信号MDSET2
の活性化時に内部試験パターン（第２試験パターン）と
してコマンド信号PCMD2、アドレス信号PADD2、データ信
号PWDT2を出力する。このように、モード信号MODE0、1
（モード信号MODE）は、後述するように、内部試験パタ
ーンを選択するパターン選択信号として機能し、モード
信号MODEを受けるモード端子は、パターン選択端子とし
て機能する。

【００５０】パターン選択回路４０Ａは、モード設定信
号MDSET1の活性化時に第１パターンを選択し、モード設
定信号MDSET2の活性化時に第２パターンを選択し、モー
ド設定信号MDSET3の活性化時に外部試験パターン（コマ
ンド信号DCMD、アドレス信号DADD、および書き込みデー
タ信号DWDT）を選択し、選択した信号をコマンド信号CM
D、アドレス信号ADD、およびデータ信号DTとして出力す
る。すなわち、この実施形態では、３つの試験パターン
のいずれかがメモリチップ１４に供給される。

【００５１】データ切替回路４２Ａは、モード設定信号
MDSET1またはMDSET2の活性化時に、メモリチップ１４か
ら読み出されるデータ信号BDTを読み出しデータ信号CRD
Tとして出力し、モード設定信号MDSET3の活性化時に、
データ信号BDTを読み出しデータ信号DRDTとして出力す
る。すなわち、データ切替回路４２Ａは、第１の実施形
態と同様に、メモリチップ１４からデータ信号BDTを、
第１試験モード時にデータ比較回路４４に伝達し、第２
試験モード時に図７の外部インタフェース３０に伝達す
る。

【００５２】図９は、図８に示したモード設定回路３６
Ａの詳細を示している。モード設定回路３６Ａは、第１
の実施形態と同じフリップフロップF/F、モード信号MOD
E0、1からモード設定信号MDSET1-3を生成するデコー
ダ、メモリ試験信号MTESTをゲートで受ける３つnMOSト
ランジスタ、メモリ試験信号MTESTの低レベル時にモー
ド設定信号MDSET1-3を低レベルにリセットする３つのnM
OSトランジスタ、およびモード設定信号MDSET1、2から
モード設定信号MDSET12を生成するOR回路とを有してい
る。

【００５３】図１０は、図８に示したパターン発生回路
３８Ａおよびパターン選択回路４０Ａの詳細を示してい
る。パターン発生回路３８Ａは、第１パターン発生回路
３９ａおよび第２パターン発生回路３９ｂを有してい
る。第１パターン発生回路３９ａは、高レベルのモード
設定信号MDSET1（第１試験モード）に応じて活性化さ
れ、クロック信号CLKに同期して第１試験パターン（内
部試験パターン）を発生する。発生した内部試験パター
ンは、コマンド信号PCMD1、アドレス信号PADD1、および
データ信号PWDT1（書き込みデータ）として出力され
る。第2パターン発生回路３９bは、高レベルのモード設
定信号MDSET2（第１試験モード）に応じて活性化され、
クロック信号CLKに同期して第２試験パターン（内部試
験パターン）を発生する。発生した内部試験パターン
は、コマンド信号PCMD2、アドレス信号PADD2、およびデ
ータ信号PWDT2（書き込みデータ）として出力される。

【００５４】ここで、第２試験パターンは、第１試験パ
ターンに別の試験パターンを加えて構成されている。換
言すれば、第１試験パターンは、第２試験パターンに含
まれている。パターン選択回路４０Ａは、第１パターン
発生回路３９ａからの内部試験パターン、第２パターン
発生回路３９ｂからの内部試験パターン、および外部試
験パターンのいずれかを、モード設定信号MDSET1-3に応
じて選択するための複数のnMOSトランジスタ、およびダ
イレクト供給回路４１ａを有している。パターン選択回
路４０Ａは、選択した試験パターンを、コマンド信号CM
D、アドレス信号ADD、およびデータ信号DTとして出力す
る。ダイレクト供給回路４１ａは、高レベルのモード設
定信号MDSET3（第２試験モード）に応じて活性化され、
クロック信号CLKに同期して、コマンド信号DCMD、アド
レス信号DADD、および書き込みデータ信号DWDTを取り込
む。

【００５５】図１１は、図８に示したデータ切替回路４
２Ａの詳細を示している。データ切替回路４２Ａは、モ
ード設定信号MDSET3の活性化時にオンし、データ信号BD
Tを読み出しデータ信号DRDTとして伝達するnMOSトラン
ジスタと、モード設定信号MDSET1またはMDSET2の活性化
時にオンし、データ信号BDTを読み出しデータ信号CRDT
として伝達するnMOSトランジスタとを有している。

【００５６】この実施形態の半導体装置では、第１の実
施形態と同様に、第１試験モードを使用して半導体装置
の組み立て後の最終試験が行われ、第２試験モードを使
用してメモリチップ１４の詳細な評価が行われる。さら
に、本実施形態では、最終試験において、不良率が高い
量産の初期に、詳細な第２試験パターンで試験を行わ
れ、不良率が下がる量産の安定期に、簡易な第１試験パ
ターン（不良検出率の高い試験パターン）で試験を行わ
れる。このように、量産後の所定の時期に試験パターン
を簡略化することで、試験時間が短縮される。

【００５７】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、モード信号MODEに応じて、第１試験パ
ターンまたは第２試験パターンのいずれかをメモリチッ
プ１４に出力した。このため、例えば、量産の初期と量
産の安定期とで内部試験パターンを容易に変えること
で、試験時間を短縮できる。

【００５８】図１２は、本発明の半導体装置の第３の実
施形態におけるメモリ試験回路２４Ｂを示している。こ
の実施形態は、請求項１、請求項２、請求項５、および
請求項１０に対応している。第１および第２の実施形態
で説明した回路・信号と同一の回路・信号については、
同一の符号を付し、これ等については、詳細な説明を省
略する。

【００５９】この実施形態では、第１の実施形態のメモ
リ試験回路２４およびメモリ試験インタフェース３２の
代わりに、メモリ試験回路２４Ｂおよびメモリ試験イン
タフェース（図示せず）が形成されている。メモリ試験
回路２４Ｂおよびメモリ試験インタフェース以外の構成
は、第１および第２の実施形態と同じである。メモリ試
験回路２４Ｂにおいて、モード信号MODE0-2を受けるモ
ード設定回路３６Ｂ、およびモード設定信号MDSET1-4を
受けるパターン発生回路３８Ｂが、第２の実施形態のモ
ード設定回路３６Ａおよびパターン発生回路３８Ａと相
違している。その他の構成は、第１および第２の実施形
態と同じである。なお、モード信号MODE2は、タイミン
グ選択信号に対応し、外部から供給されるモード信号MO
DE2（MODE）を受けるモード端子は、タイミング選択端
子に対応する。

【００６０】モード設定回路３６Ｂは、モード信号MODE
0、1のレベルが"H,H"、"L,L"、"H,L"のとき、それぞ
れ、モード設定信号MDSET1、MDSET2、MDSET3を活性化す
る。また、モード設定回路３６Ｂは、モード信号MODE2
をモード設定信号MDSET4として出力する。モード設定信
号MDSET12は、第２の実施形態と同様に、モード設定信
号MDSET1、2のオア論理であり、モード設定信号MDSET12
の活性化は、第１試験モードを示す。

【００６１】パターン発生回路３８Ｂは、モード設定信
号MDSET1の活性化時に内部試験パターン（第１試験パタ
ーン）としてコマンド信号PCMD1、アドレス信号PADD1、
データ信号PWDT1を出力する。パターン発生回路３８Ｂ
は、モード設定信号MDSET2の活性化時に内部試験パター
ン（第２試験パターン）としてコマンド信号PCMD2、ア
ドレス信号PADD2、データ信号PWDT2を出力する。さら
に、パターン発生回路３８Ｂは、モード設定信号MDSET4
のレベルに応じて、出力する試験パターンのタイミング
を変更する。具体的には、モード設定信号MDSET4に応じ
て、信号のエッジを生成する基準クロック信号が切り換
えることで、タイミングの異なるコマンド信号PCMD1等
が生成される。

【００６２】図１３は、図１２に示したモード設定回路
３６Ｂの詳細を示している。モード設定回路３６Ｂは、
第２の実施形態のモード設定回路３６Ａ（図９）にモー
ド信号MODE2を受け、受けた信号をモード設定信号MDSET
4として出力するバッファ（２つのインバータ）およびn
MOSトランジスタを加えて構成されている。nMOSトラン
ジスタは、メモリ試験信号MTESTの高レベル時に、モー
ド設定信号MDSET4を出力する。

【００６３】図１４は、図１２に示したパターン発生回
路３８Ｂおよびパターン選択回路４０Ａの詳細を示して
いる。パターン発生回路３８Ｂは、第１パターン発生回
路３９ｃ、第２パターン発生回路３９ｄ、およびプリチ
ャージ制御回路３９ｅを有している。第１パターン発生
回路３９ｃは、高レベルのモード設定信号MDSET1（第１
試験モード）に応じて活性化され、クロック信号CLKに
同期して第１試験パターン（内部試験パターン）を発生
する。発生した内部試験パターンは、コマンド信号PCMD
1、アドレス信号PADD1、およびデータ信号PWDT1（書き
込みデータ）として出力される。第2パターン発生回路
３９ｄは、高レベルのモード設定信号MDSET2（第１試験
モード）に応じて活性化され、クロック信号CLKに同期
して第２試験パターン（内部試験パターン）を発生す
る。発生した内部試験パターンは、コマンド信号PCMD
2、アドレス信号PADD2、およびデータ信号PWDT2（書き
込みデータ）として出力される。

【００６４】プリチャージ制御回路３９ｅは、モード設
定信号MDSET4に応じて、第１パターン発生回路３９ｃお
よび第２パターン発生回路３９ｄにタイミング制御信号
TCONを出力する。第１パターン発生回路３９ｃおよび第
２パターン発生回路３９ｄは、高レベルのタイミング制
御信号TCONを受けたとき、最後の書き込みデータの出力
からビット線のプリチャージを開始するまでの期間を延
ばす。具体的には、最後の書き込みデータの出力後、プ
リチャージコマンドが供給されるまでに所定数のNOP（N
o Operation）コマンドが挿入される。

【００６５】この実施形態においても、上述した第１お
よび第２の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、SIPの組み立て後において
も、外部からのモード信号MODE2に応じて、ビット線の
プリチャージタイミングを容易に変えることができる。
図１５は、本発明の半導体装置の第４の実施形態におけ
るパターン発生回路３８Ｃおよびパターン選択回路４０
Ａを示している。パターン発生回路３８Ｃを除く構成
は、第３の実施形態と同じである。この実施形態は、請
求項１、請求項２、請求項６、および請求項１０に対応
している。第１ないし第３の実施形態で説明した回路・
信号と同一の回路・信号については、同一の符号を付
し、これ等については、詳細な説明を省略する。

【００６６】パターン発生回路３８Ｃは、第１パターン
発生回路３９ｆ、第２パターン発生回路３９ｇ、および
リフレッシュ制御回路３９ｈを有している。第１パター
ン発生回路３９ｆは、高レベルのモード設定信号MDSET1
（第１試験モード）に応じて活性化され、クロック信号
CLKに同期して第１試験パターン（内部試験パターン）
を発生する。発生した内部試験パターンは、コマンド信
号PCMD1、アドレス信号PADD1、およびデータ信号PWDT1
（書き込みデータ）として出力される。第2パターン発
生回路３９ｇは、高レベルのモード設定信号MDSET2（第
１試験モード）に応じて活性化され、クロック信号CLK
に同期して第２試験パターン（内部試験パターン）を発
生する。発生した内部試験パターンは、コマンド信号PC
MD2、アドレス信号PADD2、およびデータ信号PWDT2（書
き込みデータ）として出力される。

【００６７】リフレッシュ制御回路３９ｈは、モード設
定信号MDSET4に応じて、第１パターン発生回路３９ｆお
よび第２パターン発生回路３９ｇにタイミング制御信号
TCON2を出力する。第１パターン発生回路３９ｆおよび
第２パターン発生回路３９ｇは、高レベルのタイミング
制御信号TCON2を受けたとき、メモリセルのリフレッシ
ュ動作の実行間隔（リフレッシュ要求間隔）を延ばす。
具体的には、リフレッシュ要求の間に、所定数のNOPコ
マンドが挿入される。

【００６８】この実施形態においても、上述した第１お
よび第２の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、外部からのモード信号MODE
2に応じて、リフレッシュ要求間隔を変えることで、パ
ッケージの組み立て後においてもメモリセルのリフレッ
シュ特性（データ保持特性）を詳細に試験できる。図１
６は、本発明の半導体装置の第５の実施形態を示してい
る。この実施形態は、請求項１、請求項７、請求項８、
および請求項１０に対応している。第１の実施形態で説
明した回路・信号と同一の回路・信号については、同一
の符号を付し、これ等については、詳細な説明を省略す
る。

【００６９】この実施形態では、システム基板１０Ｄ上
に、ロジックチップ１２Ｄおよびメモリチップ１４が搭
載されSIPが形成されている。ロジックチップ１２Ｄに
おいて、第１の実施形態のメモリ試験回路２４およびメ
モリ試験インタフェース３２の代わりに、メモリ試験回
路２４Ｄおよびメモリ試験インタフェース３２Ｄが形成
されている。メモリ試験インタフェース３２Ｄは、フェ
イルモード端子を介してフェイルモード信号FMODEを受
信し、受信した信号をフェイルモード信号FMDとしてメ
モリ試験回路２４Ｄに出力する。外部端子EXTの一部
は、通常動作時に通常の端子として使用され、第２試験
モード時に試験端子として使用される第１兼用端子であ
り、第１試験モード時に試験項目（後述する試験項目信
号TITEM）を出力する試験項目端子として使用される第
２兼用端子である。その他の構成は、第１の実施形態と
同じである。

【００７０】図１７は、図１６に示したメモリ試験回路
２４Ｄの詳細を示している。メモリ試験回路２４Ｄにお
いて、モード設定信号MDSETを受けるパターン発生回路
３８Ｄが、第１の実施形態のパターン発生回路３８と相
違している。また、データ出力回路４３が、新たに形成
されている。その他の構成は、第１の実施形態と同じで
ある。パターン発生回路３８Ｄおよびデータ比較回路４
４は、第１試験モード時に、フェイルモード信号FMODE
に応じて、最初のフェイル後に試験を中断するか、フェ
イルにかかわらず全ての試験を実行するかを選択するフ
ェイルモード選択回路として動作する。

【００７１】パターン発生回路３８Ｄは、高レベルのモ
ード設定信号MDSET（第１試験モード）に応じて活性化
され、内部試験パターンを発生する。発生した内部試験
パターンは、コマンド信号PCMD、アドレス信号PADD、お
よびデータ信号PWDT（書き込みデータ）として出力され
る。パターン発生回路３８Ｄは、フェイルモード信号FM
Dが低レベルのとき、最初のフェイルで動作を停止す
る。また、パターン発生回路３８Ｄは、フェイルモード
信号FMDが高レベルのとき、データ比較回路４４Ｄでの
比較結果が異なるときも、試験パターンを引き続き発生
する。さらに、パターン発生回路３８Ｄは、内部試験パ
ターンにより順次実行される試験の項目を、試験項目信
号TITEMとして出力する。

【００７２】データ出力回路５４は、メモリ試験信号MT
ESTが高レベルのときに活性化される。データ出力回路
５４は、フェイルモード信号FMDが低レベルのとき、デ
ータ切替回路４２からの読み出しデータ信号DRDT1（第
２試験モード時）を読み出しデータDRDTとして出力す
る。データ出力回路５４は、フェイルモード信号FMDが
高レベルのとき、パターン発生回路３８Ｄからの試験項
目信号TITEM（第１試験モード時）を読み出しデータDRD
Tとして出力する。試験項目信号TITEMは、試験結果出力
回路５２からの試験結果信号RSLT1に同期して出力され
る。

【００７３】図１８は、図１７に示したデータ出力回路
５４の詳細を示している。データ出力回路５４は、フェ
イルモード信号FMDが低レベルのときにオンし、読み出
しデータ信号DRDT1を読み出しデータ信号DRDTとして出
力するnMOSトランジスタと、フェイルモード信号FMDが
高レベルのときにオンし、試験項目信号TITEMを読み出
しデータ信号DRDTとして出力するnMOSトランジスタとを
有している。

【００７４】この実施形態の半導体装置では、第１試験
モード中に、高レベルのフェイルモード信号FMODE（FM
D）が供給されたとき、パターン発生回路３８Ｄは、フ
ェイルにかかわらず全ての内部試験パターンを発生し、
メモリチップ１４の試験を行う。そして、ロジックチッ
プ１２Ｄは、比較結果信号RSLT（RSLT1）とともに、試
験項目信号TITEMを出力する。このため、フェイルモー
ド信号FMODEに応じて、最初のフェイル後に試験を中断
するか、フェイルにかかわらず全ての試験を実行するか
を選択できる。

【００７５】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、例えば、SIPの組み立て後の最終試験
時にフェイルモード信号FMODEを低レベルに設定し、最
初のフェイル後に試験を中断することで、良品を迅速に
選別できる。また、不良のメモリチップ１４の解析時に
フェイルモード信号FMODEを高レベルに設定すること
で、フェイルにかかわらず全ての試験を実行でき、メモ
リチップの不良原因を容易に推定できる。

【００７６】あるいは、不良率が高い量産の初期には、
フェイルモード信号FMODEを高レベルに設定し、フェイ
ルにかかわらず全ての試験を実行し、不良率が下がる量
産の安定期には、フェイルモード信号FMODEを低レベル
に設定し、最初のフェイル後に試験を中断することで、
量産が安定した後の試験時間を短縮できる。フェイルモ
ード信号FMODEが高レベルのときに、内部試験パターン
により順次実行される試験の項目（試験項目信号TITE
M）が、試験項目端子から出力されるため、SIPを評価す
るLSIテスタ等は、フェイルした試験項目を容易に認識
できる。

【００７７】図１９は、本発明の半導体装置の第６の実
施形態におけるメモリ試験回路２４Ｅを示している。こ
の実施形態は、請求項１、請求項９、および請求項１０
に対応している。第１、第２、および第３の実施形態で
説明した回路・信号と同一の回路・信号については、同
一の符号を付し、これ等については、詳細な説明を省略
する。

【００７８】メモリ試験回路２４Eは、第３の実施形態
と同じモード設定回路３６Ｂ、第２の実施形態と同じパ
ターン発生回路３８Ａ、パターン選択回路４０Ａ、デー
タ切替回路４２Ａ、第１の実施携帯と同じデータ比較回
路４４、コマンド供給回路４６、アドレス供給回路４
８、データ供給回路５０、試験結果出力回路５２、およ
び新たな回路としてパターン発生回路３８Ａからの期待
値データEDTを受けるパターン変更回路５６を有してい
る。

【００７９】図２０は、パターン変更回路５６の詳細を
示している。パターン変更回路５６は、低レベルのモー
ド設定信号MDSET4を受けてオンし、期待値データEDTを
期待値データEDT1として出力するnMOSトランジスタと、
高レベルのモード設定信号MDSET4を受けてオンし、期待
値データEDTの反転レベルを期待値データEDT1として出
力するnMOSトランジスタとを有している。モード設定信
号MDSET4は、第３の実施形態と同様に、モード信号MODE
2に対応して変化する。モード信号MODE2は、後述する期
待値データを反転するパターン変更信号として機能し、
モード信号MODE2（MODE）を受信するモード端子は、パ
ターン変更端子として機能する。期待値データEDT1は、
データ比較回路４４に伝達され、データ切替回路４２Ａ
からの読み出しデータ信号BDTと比較される。

【００８０】この実施形態では、モード設定信号MDSET4
が高レベルのときに、データ比較回路４４は、期待値デ
ータEDTの反転レベルと読み出しデータ信号BDTとを比較
する。このとき、メモリチップ１４が正しく動作して
も、常に全ての試験がフェイルする。この結果、第１試
験モードで動作するロジックチップ内の回路が故障し、
比較結果が常にパスする場合にも（例えば、データ比較
回路４４から出力される比較結果信号CMPの０スタック
故障）、その故障を検出できる。具体的には、モード設
定信号MDSET4を順次低レベルおよび高レベルにして、第
１試験モードを使用してメモリチップ１４の試験を行
い、ともにパスした場合には、ロジックチップの不要が
検出される。

【００８１】この実施形態においても、上述した第１お
よび第２の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、メモリチップ１４の不良だ
けでなく、ロジックチップの不良も検出できる。なお、
上述した第１の実施形態では、システム基板１０上にロ
ジックチップ１２およびメモリチップ１４を実装するこ
とでSIPを構成した例について述べた。本発明はかかる
実施形態に限定されるものではない。例えば、ロジック
チップとメモリチップとをバンプを介して直接接続する
ことでSIPを構成してもよい。

【００８２】上述した第１の実施形態では、第１試験パ
ターンと、第１試験パターンに別の試験パターンを加え
た第２試験パターンのいずれかをメモリチップ１４に出
力した例について述べた。本発明はかかる実施形態に限
定されるものではない。例えば、メモリチップ１４内の
着目するメモリセルに隣接するメモリセルにデータを書
き込むダミーライトパターンを含まない第１試験パター
ンと、ダミーライトパターンを含む第２試験パターンの
いずれかをメモリチップ１４に出力してもよい。この場
合には、ダミーライトパターンにより、隣接するメモリ
セル間の干渉をチェックできる。このため、例えば、製
造条件が変動したときには、ダミーライトパターンを含
む第２試験パターンで試験を行い、製造条件が安定して
いるときには、第１試験パターンで試験を行うことで、
最終試験にかかるコストを最小限にできる。

【００８３】上述した第２の実施形態では、試験時間を
短縮するために、第１試験パターンを含む第２試験パタ
ーンを形成した例について述べた。本発明はかかる実施
形態に限定されるものではない。例えば、SIPの仕様に
より異なる容量のメモリチップが実装される場合、それ
ぞれのメモリチップ毎に第１および第２試験パターンを
形成してもよい。さらに、異種のメモリチップが実装さ
れる場合にも、それぞれのメモリチップ毎に第１および
第２試験パターンを形成してもよい。

【００８４】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。

【００８５】

【発明の効果】請求項１および請求項１０の半導体装置
では、第１試験モードにより、メモリチップの詳細な試
験だけでなく、ロジックチップとメモリチップとのイン
タフェースも試験できる。メモリチップ等をシステム基
板に搭載するSIPまたはMCMにおいて、システム基板に形
成される配線の数を減らすことができ、パッケージコス
トを下げることができる。通常動作（出荷後の製品とし
ての動作）に不要な配線が、メモリチップに接続されな
いため、余分な負荷による信号遅延、特性低下等を防止
できる。第２試験モードにより、外部から供給される外
部試験パターンを使用して、メモリチップを詳細に評価
できる。

【００８６】請求項２の半導体装置では、半導体装置の
仕様に応じて内部試験パターンを容易に変えることがで
きる。請求項３の半導体装置では、不良率が下がる量産
の安定期には、簡易かつ不良検出率の高い第１試験パタ
ーンで試験を行うことで、量産が安定した後の試験時間
を短縮できる。

【００８７】請求項４の半導体装置では、第１試験パタ
ーンと第２試験パターンとを使い分けることで、最終試
験にかかるコストを最小限にできる。請求項５の半導体
装置では、パッケージの組み立て後にも、外部から供給
されるタイミング選択信号に応じて、試験パターンのタ
イミングを容易に変えることができる。

【００８８】請求項６の半導体装置では、外部から供給
されるタイミング選択信号に応じて、リフレッシュ要求
間隔を変えることで、パッケージの組み立て後にもメモ
リセルのリフレッシュ特性を容易に試験できる。請求項
７の半導体装置では、不良率が高い量産の初期には、フ
ェイルにかかわらず全ての試験を実行し、不良率が下が
る量産の安定期には、最初のフェイル後に試験を中断す
ることで、量産が安定した後の試験時間を短縮できる。

【００８９】請求項８の半導体装置では、第１試験モー
ド時に、SIPを評価するLSIテスタ等は、フェイルした試
験項目を容易に認識できる。請求項９の半導体装置で
は、メモリチップの不良だけでなく、ロジックチップの
不良も検出できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すブロック図であ
る。

【図２】図１に示したメモリ試験回路の詳細を示すブロ
ック図である。

【図３】図２に示したモード設定回路の詳細を示す回路
図である。

【図４】図２に示したパターン選択回路の詳細を示す回
路図である。

【図５】図２に示したデータ切替回路の詳細を示す回路
図である。

【図６】図２に示したコマンド供給回路、アドレス供給
回路、およびデータ供給回路の詳細を示す回路図であ
る。

【図７】本発明の第２の実施形態を示すブロック図であ
る。

【図８】図７に示したメモリ試験回路の詳細を示すブロ
ック図である。

【図９】図８に示したモード設定回路の詳細を示す回路
図である。

【図１０】図８に示したパターン発生回路およびパター
ン選択回路の詳細を示すブロック図である。

【図１１】図８に示したデータ切替回路の詳細を示す回
路図である。

【図１２】本発明の第３の実施形態を示すブロック図で
ある。

【図１３】図１２に示したモード設定回路の詳細を示す
回路図である。

【図１４】図１２に示したパターン発生回路およびパタ
ーン選択回路の詳細を示すブロック図である。

【図１５】本発明の第４の実施形態におけるパターン発
生回路およびパターン選択回路の詳細を示すブロック図
である。

【図１６】本発明の第５の実施形態を示すブロック図で
ある。

【図１７】図１６に示したメモリ試験回路の詳細を示す
ブロック図である。

【図１８】図１７に示したデータ出力回路の詳細を示す
回路図である。

【図１９】本発明の第６の実施形態におけるメモリ試験
回路の詳細を示すブロック図である。

【図２０】図１９に示したパターン変更回路の詳細を示
す回路図である。

【符号の説明】

１０、１０Ａ、１０Ｄ システム基板 １２、１２Ａ、１２Ｄ ロジックチップ １２ メモリチップ １６ ロジック回路 １８ メモリコントローラ ２０、２２ メモリインタフェース ２４、２４Ａ、２４Ｂ、２４Ｄ、２４Ｅ メモリ試験回
路 ２６ エントリ回路 ２８、３０ 外部インタフェース ３２、３２Ａ、３２Ｄ メモリ試験インタフェース ３４ スイッチ ３６、３６Ａ、３６Ｂ モード設定回路 ３８、３８Ａ、３８Ｂ、３８Ｃ、３８Ｄ パターン発生
回路 ３９ａ 第１パターン発生回路 ３９ｂ 第２パターン発生回路 ３９ｃ、３９ｆ 第１パターン発生回路 ３９ｄ、３９ｇ 第２パターン発生回路 ３９ｅ プリチャージ制御回路 ３９ｈ リフレッシュ制御回路 ４０、４０Ａ、 パターン選択回路 ４１ａ ダイレクト供給回路 ４２、４２Ａ データ切替回路 ４４ データ比較回路 ４６ コマンド供給回路 ４８ アドレス供給回路 ５０ データ供給回路 ５２ 試験結果出力回路 ５４ データ出力回路 ５６ パターン変更回路 ADD アドレス信号 BADD アドレス信号 BCMD コマンド信号 BDT データ信号 CLK クロック信号 CMD コマンド信号 CMP 比較結果信号 CMPEN 比較イネーブル信号 CRDT 読み出しデータ信号 DQSEL データ選択信号 DRDT 読み出しデータ信号 DT データ信号 DWDT 書き込みデータ信号 EDT、EDT1 期待値データ ENT エントリ信号 EXT 外部端子 FMD フェイルモード信号 FMODE フェイルモード信号 MADD アドレス信号 MCMD コマンド信号 MDSET、MDSET12、MDSET1-4 モード設定信号 MDT データ信号 MODE、MODE0-2 モード信号 MTEST メモリ試験信号 RDDT 読み出しデータ信号 PADD アドレス信号 PCMD コマンド信号 PWDT データ信号 RSLT、RSLT1 試験結果信号 SIP システム・イン・パッケージ TCON、TCON2 タイミング制御信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/407 Ｇ０１Ｒ 31/28 Ｑ 29/00 ６７１ Ｇ１１Ｃ 11/34 ３７１Ａ ６７５ ３６３Ｌ ３５４Ｃ Ｆターム(参考） 2G132 AA08 AB01 AG01 AK15 AL09 5L106 AA01 DD03 DD11 DD22 DD25 GG05 GG07 5M024 AA90 BB30 BB40 CC62 DD85 EE09 JJ02 KK35 MM02 MM04 PP01 PP02 PP03

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ロジックチップと、該ロジックチップに
   よってアクセスされるメモリチップとが、１つのパッケ
   ージに実装された半導体装置であって、 前記ロジックチップは、 前記メモリチップを試験するための第１試験モードまた
   は第２試験モードを選択するモード選択信号を受信する
   モード選択端子と、 前記第１試験モード時に動作し、前記メモリチップ用の
   内部試験パターンを発生するパターン発生回路と、 前記内部試験パターンにより実行された試験結果を出力
   する試験結果端子と、 前記第２試験モード時に試験端子として機能し、通常動
   作時に通常端子として機能する第１兼用端子と、 前記第１試験モード時に、前記パターン発生回路から出
   力される前記内部試験パターンを選択し、前記第２試験
   モード時に、前記試験端子を介して供給される外部試験
   パターンを選択し、選択した試験パターンを前記メモリ
   チップに出力するパターン選択回路とを備えていること
   を特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記ロジックチップは、パターン選択信号を受信するパ
   ターン選択端子を備え、 前記パターン発生回路は、複数の前記内部試験パターン
   を発生する機能を有し、前記パターン選択信号に応じ
   て、前記内部試験パターンのいずれかを出力することを
   特徴とする半導体装置。
3. 【請求項３】 請求項２記載の半導体装置において、 前記内部試験パターンのうち２つは、第１試験パターン
   と、該第１試験パターンに別の試験パターンを加えて構
   成された第２試験パターンとであることを特徴とする半
   導体装置。
4. 【請求項４】 請求項２記載の半導体装置において、 前記内部試験パターンのうち２つは、前記メモリチップ
   内の着目するメモリセルに隣接するメモリセルにデータ
   を書き込むダミーライトパターンを含まない第１試験パ
   ターンと、前記ダミーライトパターンを含む第２試験パ
   ターンとであることを特徴とする半導体装置。
5. 【請求項５】 請求項１記載の半導体装置において、 前記ロジックチップは、タイミング選択信号を受信する
   タイミング選択端子を備え、 前記メモリチップは、メモリセルと、前記メモリセルに
   データを入出力するビット線とを備え、 前記パターン発生回路は、前記メモリセルへのデータの
   書き込み後に前記ビット線のプリチャージを開始するま
   での時間を、前記タイミング選択信号に応じて変化させ
   るプリチャージ制御回路を備えていることを特徴とする
   半導体装置。
6. 【請求項６】 請求項１記載の半導体装置において、 前記ロジックチップは、タイミング選択信号を受信する
   タイミング選択端子を備え、 前記メモリチップは、データを保持するキャパシタを有
   する揮発性のメモリセルを備え、 前記パターン発生回路は、前記メモリセルのリフレッシ
   ュ動作の実行間隔を、前記タイミング選択信号に応じて
   変化させるリフレッシュ制御回路を備えていることを特
   徴とする半導体装置。
7. 【請求項７】 請求項１記載の半導体装置において、 前記ロジックチップは、フェイルモード信号を受信する
   フェイルモード端子と、 前記第１試験モード時に、前記フェイルモード信号に応
   じて、最初のフェイル後に試験を中断するか、フェイル
   にかかわらず全ての試験を実行するかを選択するフェイ
   ルモード選択回路とを備えていることを特徴とする半導
   体装置。
8. 【請求項８】 請求項７記載の半導体装置において、 前記第１試験モード時に、前記内部試験パターンにより
   順次実行される試験の項目を出力する試験項目端子とし
   て機能し、通常動作時に通常端子として機能する第２兼
   用端子を備えていることを特徴とする半導体装置。
9. 【請求項９】 請求項１記載の半導体装置において、 前記ロジックチップは、パターン変更信号を受信するパ
   ターン変更端子と、 前記パターン変更信号に応じて、期待値データを変更す
   るパターン変更回路と、 前記パターン変更信号に応じて、前記パターン変更回路
   から出力される正しい期待値データまたは誤った期待値
   データを受信し、受信したデータを前記メモリチップか
   らの読み出しデータと比較し、比較結果を前記試験結果
   として出力するデータ比較回路とを備えていることを特
   徴とする半導体装置。
10. 【請求項１０】 同一のパッケージ内に実装されるメモ
    リチップの端子に接続されるメモリ接続端子と、 前記メモリチップを試験するための第１試験モードまた
    は第２試験モードを選択するモード選択信号を受信する
    モード選択端子と、 前記第１試験モード時に動作し、前記メモリチップ用の
    内部試験パターンを発生するパターン発生回路と、 前記内部試験パターンにより実行された試験結果を出力
    する試験結果端子と、 前記第２試験モード時に試験端子として機能し、通常動
    作時に通常の端子として機能する兼用端子と、 前記第１試験モード時に、前記パターン発生回路から出
    力される前記内部試験パターンを選択し、前記第２試験
    モード時に、前記試験端子を介して供給される外部試験
    パターンを選択し、選択した試験パターンを前記メモリ
    チップに出力するパターン選択回路とを備えていること
    を特徴とする半導体装置。