KR20050094113A - 뱅크 선택이 가능한 병렬 테스트 회로 및 그 병렬 테스트방법 - Google Patents

뱅크 선택이 가능한 병렬 테스트 회로 및 그 병렬 테스트방법 Download PDF

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Abstract

본 발명은 특정 뱅크만을 선택적으로 테스트할 수 있는 병렬 테스트 회로를 개시한다.
본 발명의 뱅크 선택이 가능한 병렬 테스트 회로는 병렬 테스트 신호와 컴프레스 테스트 신호에 따라 테스트모드 선택을 위한 테스트모드 제어신호를 생성하여 출력하는 뱅크선택 제어부; 및 뱅크들과 일대일 대응되며, 상기 테스트모드 제어신호와 뱅크선택 제어신호에 따라 대응되는 뱅크를 선택적으로 활성화시키는 복수개의 뱅크 선택부를 구비하며, 새로운 테스트 신호(컴프레스 테스트 신호)를 추가하여 컴프레스 테스트 신호와 병렬 테스트 신호를 조합하여 원하는 특정 뱅크만을 선택적으로 테스트할 수 있도록 함으로써 여러 칩들에 대한 비교 불량분석 시간을 줄일 수 있으며 테스트 비용을 절감할 수 있다.

Description

뱅크 선택이 가능한 병렬 테스트 회로 및 그 병렬 테스트 방법{Bank selectable parallel test circuit and parallel test method}
본 발명은 메모리 테스트 회로에 관한 것으로서, 보다 상세하게는 실리콘 웨이퍼위에 집적화 되어있는 반도체 칩에 대한 병렬 테스트(Parallel Test)시 모든 뱅크 뿐만 아니라 원하는 특정 뱅크만을 선택적으로 테스트할 수 있도록 해주는 병렬 테스트 회로 및 그 병렬 테스트 방법에 관한 것이다.
반도체 메모리 장치의 테스트를 수행함에 있어서 한 번에 테스트할 수 있는 칩의 수에 따라 테스트 시간이 좌우된다. 이와 같은 이유 때문에 테스트에 사용되는 테이터 입출력 핀의 수를 감소시키게 되면 테스트 시간을 단축시킬 수 있으므로 병렬 테스트(Parallel Test) 방법이 사용되고 있다.
이러한 병렬 테스트 방법은 테스트 모드 진입 후 테스트 코드를 이용하여 모든 셀에 데이터를 라이트한 후 각각의 데이터를 컴프레스(compress)하면서 리드하여 칩의 불량 여부를 테스트한다.
도 1은 종래 병렬 테스트 방법 중 리드 동작을 위한 구성 블럭도이다.
병렬 테스트시 각 뱅크(B0 ∼ B3)(EVEN/ODD)의 16비트 데이터는 각각 컴프레스(compress) 되어 대응되는 하나의 데이터 패드(DQ2, DQ6, DQ9, DQ13)를 통해 출력된다. 이때, 칩이 페일(Fail)이면 로우 레벨의 신호가 출력되고, 칩이 패스(Pass)이면 하이 레벨의 신호가 출력된다.
도 2는 종래의 병렬 테스트 회로의 구성을 나타내며, 도 3은 도 2의 뱅크 선택부의 회로 구성을 나타내는 회로도이다.
도 2의 병렬 테스트 회로는 각 뱅크에 일대일 대응되며, 뱅크선택 제어신호 BA0, BA1 및 병렬 테스트 신호 PTS에 따라 대응되는 뱅크를 선택적으로 활성화시키는 뱅크 선택부(12, 14, 16, 18)를 구비한다. 즉, 뱅크 선택부(12, 14, 16, 18)는 병렬 테스트 신호 PTS가 로우로 디스에이블된 상태에서는 뱅크선택 제어신호 BA0, BA1에 따라 출력이 제어되어 원하는 뱅크를 선택적으로 활성화시키며, 병렬 테스트 신호 PTS가 하이로 인에이블되면 뱅크선택 제어신호 BA0, BA1와 상관없이 모든 뱅크선택신호 Out0 ∼ Out3를 로우로 출력하여 모든 뱅크(B0 ∼ B3)가 동시에 선택되도록 한다.
이러한 뱅크 선택부(12, 14, 16, 18)는 PMOS 트랜지스터 P1 ∼ P3 및 NMOS 트랜지스터 N1 ∼ N3를 구비한다. PMOS 트랜지스터 P1, P2 및 NMOS 트랜지스터 N1, N2는 전원전압 PWR와 접지전압 GND 사이에 직렬 연결되며, PMOS 트랜지스터 P1, P2의 게이트는 각각 병렬 테스트 신호 PTS, 뱅크선택 제어신호 BA1를 인가받으며, NMOS 트랜지스터 N1, N2의 게이트는 각각 뱅크선택 제어신호 BA0, BA1를 인가받는다. NMOS 트랜지스터 P3는 PMOS 트랜지스터 P2와 병렬 연결되며 게이트로 뱅크 선택 신호 BA0가 인가되며, NMOS 트랜지스터 N3는 출력단 Out과 접지전압 GND 사이에 연결되며 게이트로 병렬 테스트 신호 PTS를 인가받는다.
도 4는 종래 병렬 테스트시의 데이터 라이트 및 리드 동작에 대한 동작 타이밍도이다.
병렬 테스트 모드 진입을 나타내는 테스트 모드 레지스트 셋트 신호(TMRS)가 인가된 후 라이트 신호에 따라 4개의 데이터 패드(DQ2, DQ6, DQ9, DQ13)를 통해 인가된 데이터는 모든 뱅크에 동시에 라이트되고, 리드 신호에 따라 각 뱅크(B0 ∼ B3)에 라이트된 데이터는 각각 컴프레스되어 4개의 데이터 패드(DQ2, DQ6, DQ9, DQ13)를 통해 출력된다. 즉, 종래의 병렬 테스트 회로는 4개 뱅크의 데이터가 각각 하나의 데이터 패드를 통해 동시에 출력되는 구조를 갖는다.
이처럼, 종래의 병렬 테스트 회로에서는 병렬 테스트시 모든 뱅크들이 동시에 선택되므로, 특정 뱅크만을 선택적으로 테스트 할 수 없으며 웨이퍼 내에서 뱅크에 대한 의존성을 알 수 없다. 또한, 다른 칩과 비교하여 데이터의 상관관계(correlation)를 알 수 없는 문제가 있다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 병렬 테스트 회로의 구조를 개선하여 병렬 테스트 모드시에도 원하는 특정 뱅크만을 선택적으로 테스트할 수 있도록 하는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 뱅크 선택이 가능한 병렬 테스트 회로는 병렬 테스트 신호와 컴프레스 테스트 신호에 따라 테스트모드 선택을 위한 테스트모드 제어신호를 생성하여 출력하는 뱅크선택 제어부; 및 뱅크들과 일대일 대응되며, 상기 테스트모드 제어신호와 뱅크선택 제어신호에 따라 대응되는 뱅크를 선택적으로 활성화시키는 복수개의 뱅크 선택부를 구비한다.
본 발명의 병렬 테스트 방법은 병렬 테스트 수행 여부를 제어하는 병렬 테스트 신호가 인가시 이를 뱅크 선택을 제어하기 위한 컴프레스 테스트 신호와 논리연산하여 테스트모드 제어신호를 생성하는 제 1 단계; 상기 테스트모드 제어신호가 활성화시 모든 뱅크선택신호를 활성화시켜 모든 뱅크들을 동시에 선택하고, 상기 테스트모드가 비활성화시 뱅크선택 제어신호에 따라 특정 뱅크에 대응되는 뱅크선택신호를 활성화시켜 해당 뱅크만을 선택하는 제 2 단계; 및 선택된 뱅크에 데이터를 라이트/리드하여 해당 뱅크를 테스트하는 제 3 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 5는 본 발명에 따른 병렬 테스트 회로의 구성을 나타내는 회로도이며, 도 6은 도 5의 뱅크 선택부(200 ∼ 500)의 구성을 나타내는 회로도이다.
본 발명의 병렬 테스트 회로는 뱅크선택 제어부(100) 및 복수개의 뱅크 선택부들(200 ∼ 500)을 구비한다.
뱅크선택 제어부(100)는 병렬 테스트시 병렬 테스트 신호 PTS와 컴프레스 테스트 신호 COM에 따라 테스트모드(올 뱅크 테스트 모드, 부분 뱅크 테스트 모드)를 선택하기 위한 테스트모드 제어신호 TMS를 생성하여 뱅크 선택부(200 ∼ 500)로 출력한다. 여기에서 올 뱅크 테스트 모드는 테스트모드 제어신호 TMS가 하이로 출력되는 경우로 뱅크 선택부(200 ∼ 500)의 모든 출력신호들 Out0 ∼ Out3이 로우로 출력되어 모든 뱅크들(B0 ∼ B3)이 동시에 선택되어 테스트된다. 그리고, 부분 뱅크 테스트 모드는 테스트모드 제어신호 TMS가 로우로 출력되는 경우로 뱅크선택 제어신호 BA0, BA1에 따라 뱅크 선택부(200 ∼ 500)의 출력신호들 Out0 ∼ Out3 중 어느 하나만이 로우로 출력되어 해당 뱅크만이 선택되어 테스트된다.
뱅크 선택부(200 ∼ 500)는 뱅크(B0 ∼ B3)와 일대일 대응되며, 테스트모드 제어신호 TMS와 뱅크선택 제어신호 BA0, BA1에 따라 대응되는 뱅크들(B0 ∼ B3)을 선택적으로 활성화시키기 위한 뱅크선택신호 Out0 ∼ Out3를 출력한다. 이때, 뱅크선택신호 Out0 ∼ Out3가 로우일 때 해당 뱅크가 선택된다.
도 6은 뱅크 선택부(200 ∼ 500)의 회로구성을 나타내는 회로도이다.
본 발명의 뱅크 선택부(200 ∼ 500)는 병렬 테스트 신호 PTS 대신 테스트모드 제어신호 TMS를 인가받는 것을 제외하고는 도 3의 뱅크 선택부(12, 14, 16, 18)와 그 구성이 동일하다. 따라서, 뱅크 선택부(200 ∼ 500)의 각 구성요소에 대한 참조번호는 도 3에서와 동일하게 부여하였으며, 그 설명은 생략한다.
도 7a 및 도 7b는 본 발명의 제 1 및 제 2 실시예에 따른 뱅크선택 제어부(100)의 구성을 나타내는 회로도이다.
본 실시예에서의 뱅크선택 제어부(100)는 병렬 테스트 신호 TMS 및 컴프레스 테스트 신호 COM가 모두 하이일 때 테스트모드 제어신호 TMS를 로우로 출력한다.
도 7a의 뱅크선택 제어부(100)는 컴프레스 테스트 신호 COM를 반전시켜 출력하는 인버터 IN1, 인버터 IV1의 출력신호와 병렬 테스트 신호 PTS를 낸드 연산하여 출력하는 낸드 게이트 ND1 및 낸드 게이트 ND1의 출력신호를 반전시켜 테스트 제어신호 TMS를 출력하는 인버터 IV2를 구비한다. 그리고, 도 7b의 뱅크선택 제어부(100)는 병렬 테스트 신호 PTS를 반전시켜 출력하는 인버터 IV3 및 인버터 IV3의 출력신호와 컴프레스 테스트 신호 COM를 노아 연산하여 테스트 제어신호 TMS를 출력하는 노아 게이트 NOR1를 구비한다.
본 실시예에서 모든 뱅크들(B0 ∼ B3)을 동시에 선택하여 병렬 테스트하고자 하는 경우에는 컴프레스 테스트 신호 COM를 로우로 인가한다.
도 8a 및 8b는 본 발명의 제 3 및 제 4 실시예에 따른 뱅크선택 제어부(100)의 구성을 나타내는 회로도이다.
본 실시예에서의 뱅크선택 제어부(100)는 병렬 테스트 신호 TMS는 하이이고 컴프레스 테스트 신호 COM는 로우일 때 테스트모드 제어신호 TMS를 로우로 출력한다.
도 8a의 뱅크선택 제어부(100)는 병렬 테스트 신호 PTS와 컴프레스 테스트 신호 COM를 낸드 연산하여 출력하는 낸드 게이트 ND2 및 낸드 게이트 ND2의 출력신호를 반전시켜 테스트 제어신호 TMS를 출력하는 인버터 IV4를 구비한다. 그리고, 도 8b의 뱅크선택 제어부(100)는 병렬 테스트 신호 PTS를 반전시켜 출력하는 인버터 IV5, 컴프레스 테스트 신호 COM를 반전시켜 출력하는 인버터 IV6 및 인버터 IV5, IV6의 출력신호를 노아 연산하여 테스트 제어신호 TMS를 출력하는 노아 게이트 NOR2를 구비한다.
본 실시예에서 모든 뱅크들(B0 ∼ B3)을 동시에 선택하여 병렬 테스트하고자 하는 경우에는 컴프레스 테스트 신호 COM를 하이로 인가한다.
도 9a 및 도 9b는 본 발명의 제 5 및 제 6 실시예에 따른 뱅크선택 제어부(100)의 구성을 나타내는 회로도이다.
본 실시예에서의 뱅크선택 제어부(100)는 병렬 테스트 신호 TMS는 로우이고 컴프레스 테스트 신호 COM는 하이일 때 테스트모드 제어신호 TMS를 로우로 출력한다.
도 9a의 뱅크선택 제어부(100)는 병렬 테스트 신호 PTS를 반전시켜 출력하는 인버터 IV7, 컴프레스 테스트 신호 COM를 반전시켜 출력하는 인버터 IV8, 인버터 IV7, IV8의 출력신호를 낸드 연산하여 출력하는 낸드 게이트 ND3 및 낸드 게이트 ND3의 출력신호를 반전시켜 테스트모드 제어신호 TMS를 출력하는 인버터 IV9를 구비한다. 그리고, 도 9b의 뱅크선택 제어부(100)는 병렬 테스트 신호 PTS와 컴프레스 테스트 신호 COM를 노아 연산하여 테스트모드 제어신호 TMS를 출력하는 노아 게이트를 구비한다.
본 실시예에서 모든 뱅크들(B0 ∼ B3)을 동시에 선택하여 병렬 테스트하고자 하는 경우에는 컴프레스 테스트 신호 COM를 로우로 인가한다.
도 10a 및 도 10b는 본 발명의 제 7 및 제 8 실시예에 따른 뱅크선택 제어부(100)의 구성을 나타내는 회로도이다.
본 실시예에서의 뱅크선택 제어부(100)는 병렬 테스트 신호 TMS 및 컴프레스 테스트 신호 COM가 모두 로우일 때 테스트모드 제어신호 TMS를 로우로 출력한다.
도 10a의 뱅크선택 제어부(100)는 병렬 테스트 신호 PTS를 반전시켜 출력하는 인버터 IV10, 인버터 IV10의 출력신호와 컴프레스 테스트 신호 COM를 낸드 연산하여 출력하는 낸드 게이트 ND4 및 낸드 게이트 ND4의 출력신호를 반전시켜 테스트모드 제어신호 TMS를 출력하는 인버터 IV11를 구비한다. 그리고, 도 10b의 뱅크선택 제어부(100)는 컴프레스 테스트 신호 COM를 반전시켜 출력하는 인버터 IV12 및 인버터 IV12의 출력신호와 병렬 테스트 신호 PTS를 노아 연산하는 노아 게이트 NOR4를 구비한다.
본 실시예에서 모든 뱅크들(B0 ∼ B3)을 동시에 선택하여 테스트하고자 하는 경우에는 컴프레스 테스트 신호 COM를 하이로 인가한다.
도 11은 본 발명에 따른 컴프레스 테스트 모드에서의 라이트 및 리드 동작을 나타내는 타이밍도이다.
병렬 테스트 모드 진입을 나타내는 테스트 모드 레지스터 세트 신호가 인가된 후 뱅크 선택을 위한 본 발명에 따른 컴프레스 테스트 모드 진입을 나타내는 테스트 모드 레지스터 세트 신호가 인가되면, 메모리 테스트 회로는 병렬 테스트 신호 PTS와 컴프레스 테스트 신호 COM를 논리연산하여 뱅크 선택부(200 ∼ 500)에 인가되는 테스트모드 제어신호 TMS의 출력을 제어한다. 테스트모드 제어신호 TMS가 하이로 활성화되면, 뱅크 선택부(200 ∼ 500)는 모두 뱅크선택신호 Out0 ∼ Out3를 로우로 활성화시켜 모든 뱅크(B0 ∼ B3)를 선택한다. 그러나, 테스트모드 제어신호 TMS가 로우로 비활성화되면, 뱅크 선택부(200 ∼ 500)는 뱅크선택 제어신호 BA0, BA1에 따라 뱅크선택신호 Out0 ∼ Out3 중 어느 하나만을 로우로 활성화시켜 해당 뱅크만을 선택하여 데이터를 라이트/리드한다.
예컨대, 상술된 제 1 실시예에서 뱅크선택 제어부(100)는 병렬 테스트 신호 PTS 및 컴프레스 테스트 신호 COM가 모두 하이로 활성화되면 로우 레벨의 테스트 제어신호 TMS를 뱅크 선택부(200 ∼ 500)로 출력한다. 테스트 제어신호 TMS가 로우로 인가되면, 뱅크 선택부(200 ∼ 500)의 PMOS 트랜지스터 P1는 온되고 NMOS 트랜지스터 N3는 오프된다. 이에 따라, 뱅크 선택부(200 ∼ 500)의 출력신호 즉 뱅크선택신호 Out0 ∼ Out3는 뱅크선택 제어신호 BA0, BA1에 의해 제어되어 표 1에서와 같이 특정 뱅크만이 선택되어 활성화된다.
[표 1]
BA1 BA0
BANK 0 0 0
BANK 1 0 1
BANK 2 1 0
BANK 3 1 1
따라서, 데이터 패드(DQ2, DQ6, DQ9, DQD)를 통해 인가된 데이터는 라이트 명령 인가시 뱅크선택 제어신호 BA0, BA1에 따라 활성화된 특정 뱅크에만 라이트된다.
또한, 리드 동작시에도 뱅크선택 제어신호 BA0, BA1에 따라 테스트를 원하는 특정 뱅크만이 활성화되어 해당 뱅크의 데이터만 대응되는 데이터 패드를 통해 출력된다. 이때, 선택되지 않은 뱅크에 대응되는 데이터 패드의 출력은 하이로 고정된다.
만약, 컴프레스 테스트 신호 COM가 로우로 비활성화되어 인가되면, 뱅크선택 제어부(100)는 하이 레벨의 테스트 제어신호 TMS를 뱅크 선택부(200 ∼ 500)로 출력한다. 이에 따라, 뱅크 선택부(200 ∼ 500)의 NMOS 트랜지스터 N3가 온되어 뱅크선택신호 Out0 ∼ Out3는 뱅크선택 제어신호 BA0, BA1와 상관없이 모두 로우로 출력됨으로써 모든 뱅크(B0 ∼ B3)가 동시에 선택되어 테스트 된다.
상술한 바와 같이, 본 발명의 뱅크 선택이 가능한 병렬 테스트 회로는 컴프레스 테스트 신호를 추가하고 컴프레스 테스트 신호와 병렬 테스트 신호를 조합하여 원하는 특정 뱅크만을 선택적으로 테스트할 수 있어 여러 칩들에 대한 비교 불량분석 시간을 줄일 수 있으며 테스트 비용을 절감할 수 있다.
도 1은 종래 병렬 테스트 방법 중 리드 동작을 위한 구성 블럭도.
도 2는 종래의 병렬 테스트 회로의 구성을 나타내는 회로도.
도 3은 도 2의 뱅크 선택부의 회로 구성을 나타내는 회로도.
도 4는 종래 병렬 테스트시의 데이터 라이트 및 리드 동작에 대한 동작 타이밍도.
도 5는 본 발명에 따른 병렬 테스트 회로의 구성을 나타내는 회로도.
도 6은 도 5의 뱅크 선택부의 구성을 나타내는 회로도.
도 7a 및 도 7b는 본 발명의 제 1 및 제 2 실시예에 따른 뱅크선택 제어부의 구성을 나타내는 회로도.
도 8a 및 8b는 본 발명의 제 3 및 제 4 실시예에 따른 뱅크선택 제어부의 구성을 나타내는 회로도.
도 9a 및 도 9b는 본 발명의 제 5 및 제 6 실시예에 따른 뱅크선택 제어부의 구성을 나타내는 회로도.
도 10a 및 도 10b는 본 발명의 제 7 및 제 8 실시예에 따른 뱅크선택 제어부의 구성을 나타내는 회로도.
도 11은 본 발명에 따른 컴프레스 테스트 모드에서의 라이트 및 리드 동작을 나타내는 타이밍도.

Claims (3)

  1. 병렬 테스트 수행 여부를 제어하는 병렬 테스트 신호와 병렬 테스트 수행시 뱅크 선택을 제어하는 컴프레스 테스트 신호에 따라 테스트모드 선택을 위한 테스트모드 제어신호를 생성하여 출력하는 뱅크선택 제어부; 및
    뱅크들과 일대일 대응되며, 상기 테스트모드 제어신호와 뱅크선택 제어신호에 따라 대응되는 뱅크를 선택적으로 활성화시키는 복수개의 뱅크 선택부를 구비하는 뱅크 선택이 가능한 병렬 테스트 회로.
  2. 제 1항에 있어서, 상기 복수개의 뱅크 선택부는
    상기 테스트모드 제어신호가 활성화되면 모든 뱅크들을 동시에 선택하고, 상기 테스트모드 제어신호가 비활성화되면 상기 뱅크선택 제어신호에 따라 특정 뱅크만을 선택하는 것을 특징으로 하는 뱅크 선택이 가능한 병렬 테스트 회로.
  3. 병렬 테스트 수행 여부를 제어하는 병렬 테스트 신호가 인가시 이를 뱅크 선택을 제어하기 위한 컴프레스 테스트 신호와 논리연산하여 테스트모드 제어신호를 생성하는 제 1 단계;
    상기 테스트모드 제어신호가 활성화시 모든 뱅크선택신호를 활성화시켜 모든 뱅크들을 동시에 선택하고, 상기 테스트모드가 비활성화시 뱅크선택 제어신호에 따라 특정 뱅크에 대응되는 뱅크선택신호를 활성화시켜 해당 뱅크만을 선택하는 제 2 단계; 및
    선택된 뱅크에 데이터를 라이트/리드하여 해당 뱅크를 테스트하는 제 3 단계를 포함하는 병렬 테스트 방법.
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