KR101212737B1

KR101212737B1 - 반도체 메모리 장치

Info

Publication number: KR101212737B1
Application number: KR1020100129689A
Authority: KR
Inventors: 황정태; 이정훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-12-17
Filing date: 2010-12-17
Publication date: 2012-12-14
Also published as: US20120155203A1; KR20120068188A; US8503260B2

Abstract

웨이퍼 레벨 상태에서 뱅크별로 멀티 비트 병렬 테스트(Multi-bit Parallel test)가 가능한 반도체 메모리 장치에 관한 것으로, 다수의 어드레스와 다수의 커맨드에 응답하여 뱅크 선택 여부를 제어하기 위한 뱅크 선택 모드 신호, 제1 외부 뱅크 어드레스를 대체하기 위한 뱅크 어드레스 대체 신호를 생성하기 위한 테스트 모드 제어부와, 뱅크 선택 모드 신호, 뱅크 어드레스 대체 신호, 제1 외부 뱅크 어드레스에 응답하여 뱅크 어드레스 대체 신호를 내부 뱅크 어드레스로써 출력하기 위한 뱅크 선택 제어부와, 데이터를 라이트/리드하기 위한 제1 내지 제8 뱅크와, 제2 및 제3 외부 뱅크 어드레스와 내부 뱅크 어드레스에 응답하여 제1 내지 제8 뱅크를 순차적으로 선택하기 위한 뱅크 선택부와, 다수의 데이터를 뱅크 선택부에 의해 선택된 뱅크에 라이트하기 위한 라이트 회로부와, 뱅크 선택부에 의해 선택된 뱅크로부터 제공된 데이터들을 압축하여 테스트 결과 신호로써 출력하기 위한 압축부를 포함하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 웨이퍼 레벨 테스트에 관한 것이다.

일반적으로, 디램(DRAM : Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 다양한 테스트 아이템을 지원하고 있으며, 반도체 메모리 장치의 제작 비용 및 수율을 향상시키기 위해 웨이퍼 레벨 및 패키지 레벨에서 다양한 테스트를 실시하고 있다.

여기서, 웨이퍼 레벨 및 패키지 레벨 모두에서 실시되는 테스트 중 테스트의 시간을 단축하기 위한 멀티 비트 병렬 테스트(Multi-bit Parallel test)(이하 "병렬 테스트"라 칭함)라는 것이 있다.

먼저, 병렬 테스트의 배경에 대하여 살펴본다. 반도체 메모리 장치의 테스트 기술은 신뢰성있게 테스트하는 것도 중요하지만, 수천만 개의 메모리 셀에 대하여 고속으로 테스트하는 것도 중요하다. 특히, 반도체 메모리 장치의 개발 기간의 단축과 아울러 제품 출하까지 테스트 시간의 단축 여부가 곧바로 제품 제조비용에 영향을 미치기 때문에, 테스트 시간의 단축은 생산의 효율성 및 제조업체 간의 경쟁에서 매우 중요한 이슈로 작용하고 있다. 종래에 따른 반도체 메모리 장치는 웨이퍼 레벨 및 패키지 레벨에서 메모리 셀의 우량/불량(pass/fail) 여부를 가리고자 할 때 1개의 메모리 셀마다 테스트를 실시하였는데, 이는 반도체 메모리 장치가 고직접화될수록 테스트 시간 또한 비례하여 증가하였다. 따라서, 테스트 시간을 줄이고자 하는 목적으로 병렬 테스트를 수행한다. 병렬 테스트의 동작 과정은 다음과 같다.

다음, 병렬 테스트의 동작을 간단하게 설명하면, 다수의 셀에 같은 데이터를 라이트(write)한 후 리드(read)시에 배타적 논리합(exclusive OR) 게이트를 사용하여, 다수의 셀에서 모두 같은 데이터가 읽혀지면 '1'을 출력함으로써 우량(pass) 판정을 내리고, 다수의 셀 중 어느 하나라도 다른 데이터가 읽혀지면 '0'을 출력함으로써 불량(fail) 판정을 내리게 된다. 이와 같은 병렬 테스트는 메모리 셀마다 테스트를 실시하는 것이 아니라, 한꺼번에 많은 뱅크를 동시에 활성화시켜 데이터의 라이트/리드 동작을 수행하기 때문에, 그만큼 테스트 시간을 단축시킬 수 있게 된다.

그런데, 패키지 레벨에서 수행되는 병렬 테스트는 각 뱅크를 기준으로 수행되는 반면, 웨이퍼 레벨에서 수행되는 병렬 테스트는 모든 뱅크를 기준으로 한 번에 수행된다. 그 이유는, 패키지 레벨의 경우 뱅크를 선택하기 위한 일련의 동작 과정이 수행되는 반면, 웨이퍼 레벨의 경우 뱅크를 선택하기 위한 일련의 동작 과정이 수행되지 않기 때문이다. 여기서, 웨이퍼 레벨의 경우에 대하여 더욱 자세하게 설명하면, 프로브 테스트 장치에는 뱅크 어드레스<0:1>만이 채널에 할당되어 있고, 뱅크 어드레스<2>는 채널에 미할당되고 있는데, 이때, 뱅크 어드레스<0:1>는 다른 테스트 아이템을 위해 채널이 할당되었을 뿐 병렬 테스트에는 이용되지 않고, 뱅크 어드레스<2>는 어떠한 테스트 아이템에도 이용되지 않으므로 채널이 할당되지 않는 것이다. 이는 웨이퍼 레벨의 경우 프로브 테스트 장치에 할당된 채널이 한정적이므로, 칩(다이) 별로 할당된 채널 수를 줄이면 줄일수록 더욱더 많은 칩(다이)들을 동시에 테스트할 수 있기 때문이다. 결국 테스트 시간을 단축시키기 위해 채널의 수를 최소화하고 있는 것이다. 참고로, 뱅크 어드레스<2>와 같이 채널에 미할당되는 패드들은 프로브 테스트 장치에서 제공되는 예정된 전원전압(예:접지전압)단에 통합적으로 연결된다.

그러나, 종래의 병렬 테스트는 다음과 같은 문제점이 있다.

종래에는 패키지 레벨에서 수행된 병렬 테스트를 통해 비로소 각 뱅크별로 잠재적인 불량 요소를 검출하게 된다. 그렇기 때문에, 패키지 레벨에 도래해서야 불량 요소에 대한 대응이 이루어지게 되는 것이다. 그런데, 패키지 레벨 상태의 특성상 불량 요소에 대한 대응이 용이하지 않으므로, 검출된 불량 요소에 대하여 패키지 레벨 상태에서 대응하는 것은 웨이퍼 레벨 상태에서 대응하는 것보다 생산 시간 및 생산 비용이 더 많이 소모되는 문제점이 있다.

한편, 웨이퍼 레벨에서 병렬 테스트시 뱅크 선택을 위한 채널을 할당하게 되면, 제한된 채널 수에 따라 그만큼 테스트할 칩(다이)의 개수가 줄어들게 된다. 예컨대, 프로브 테스트 장치의 채널이 100개이고 칩(다이)당 4개의 채널이 할당된다면, 25개의 칩(다이)을 한 번에 병렬 테스트할 수 있다. 하지만, 프로브 테스트 장치의 채널이 100개이고 칩(다이)당 5개의 채널 - 뱅크 선택을 위한 채널이 포함됨 - 이 할당된다면, 20개의 칩(다이)을 한 번에 병렬 테스트할 수 있다. 따라서, 한 번에 테스트되는 칩(다이)의 개수가 줄어들게 되며, 결국 웨이퍼에 포함된 모든 칩(다이)을 테스트함에 있어 전체 테스트 시간이 증가되는 문제점을 초래하게 된다.

본 발명은 웨이퍼 레벨에서 병렬 테스트시 프로브 테스트 장치로부터 칩(다이)당 할당된 채널의 수를 최소화하면서도 뱅크별로 멀티 비트 병렬 테스트(Multi-bit Parallel test)가 수행가능한 반도체 메모리 장치를 제공하는데 그 목적이 있다.

본 발명의 일 측면에 따르면, 본 발명은 프로브 테스트 장치로부터 할당된 채널을 통해 어드레스, 커맨드, 데이터를 입력받으며, 어드레스 및 커맨드에 응답하여 내부적으로 뱅크 어드레스를 생성하고, 어드레스, 커맨드, 데이터, 뱅크 어드레스를 이용하여 내부에 포함된 다수의 뱅크에 대하여 뱅크별로 멀티 비트 병렬 테스트(Multi-bit Parallel test)를 수행하며, 그 테스트 결과를 프로브 테스트 장치로 제공하는 반도체 메모리 장치를 포함한다. 여기서, 반도체 메모리 장치는 어드레스, 커맨드, 데이터를 입력받기 위한 다수의 할당 패드; 및 프로브 테스트 장치로부터 예정된 전압레벨로 고정된 외부 뱅크 어드레스를 입력받기 위한 적어도 하나 이상의 미할당 패드를 포함한다.

본 발명의 다른 측면에 따르면, 본 발명은 테스트 모드시 외부로부터 입력된 다수의 어드레스와 다수의 커맨드에 응답하여 뱅크 선택 여부를 제어하기 위한 뱅크 선택 모드 신호, 외부 뱅크 어드레스를 대체하기 위한 뱅크 어드레스 대체 신호를 생성하기 위한 테스트 모드 제어부; 및 뱅크 선택 모드 신호, 뱅크 어드레스 대체 신호, 외부 뱅크 어드레스 - 테스트 모드시 예정된 전압 레벨로 고정되는 신호임 - 를 입력받으며, 테스트 모드시 뱅크 어드레스 대체 신호를 내부 뱅크 어드레스로써 출력하기 위한 뱅크 선택 제어부를 포함한다. 또한, 본 발명은 다수의 뱅크; 및 외부로부터 입력된 적어도 하나 이상의 외부 뱅크 어드레스와 내부 뱅크 어드레스에 응답하여 다수의 뱅크를 순차적으로 선택하기 위한 뱅크 선택부를 더 포함한다.

본 발명은 멀티 비트 병렬 테스트(Multi-bit Parallel test) 수행시 내부적으로 생성된 뱅크 어드레스를 이용함으로써, 칩(다이)당 할당된 프로브 테스트 장치의 채널을 최소화하면서도 뱅크별로 멀티 비트 병렬 테스트를 수행할 수 있다. 따라서, 웨이퍼 레벨 상태에서 뱅크별로 불량 검출이 가능해 지고, 불량 검출시 패키지 레벨 상태에 비해 용이하게 대응할 수 있으므로, 반도체 메모리 장치의 생산 시간 및 생산 비용을 절감할 수 있는 효과를 기대할 수 있다.

도 1은 본 발명의 실시예를 설명하기 위해 프로브 테스트 장치와 반도체 메모리 장치와의 입출력 관계를 보인 블록 구성도.
도 2는 도 1에 도시된 반도체 메모리 장치의 일예를 보인 블록 구성도.
도 3은 도 2에 도시된 뱅크 선택 제어부의 일예를 보인 내부 구성도.
도 4는 도 1의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

본 발명의 실시예에서는 반도체 메모리 장치에 포함된 뱅크가 8개인 것으로 예를 들어 설명한다.

도 1에는 본 발명의 실시예를 설명하기 위해 프로브 테스트 장치와 반도체 메모리 장치와의 입출력 관계를 보인 블록 구성도가 도시되어 있다.

도 1을 참조하면, 프로브 테스트 장치(100)는 클럭(CLK), 다수의 커맨드(CMD<0:M>), 다수의 어드레스(ADD<0:N>), 제1 및 제2 뱅크 어드레스(이하 "제1 및 제2 외부 뱅크 어드레스"라 칭함)(BA<0:1>), 데이터(DATA_IN)를 각각 할당된 채널을 통해 출력하고, 제3 외부 뱅크 어드레스(BA<2>)를 접지전압레벨로 고정시켜 출력한다. 여기서, 제3 외부 뱅크 어드레스(BA<2>)는, 접지전압단을 통해 제공되는 것으로, 다른 신호들처럼 채널을 통해 인가되는 것이 아니다.

반도체 메모리 장치(200)는 다수의 어드레스(ADD<0:N>) 및 다수의 커맨드(CMD<0:M>)에 응답하여 내부적으로 뱅크 어드레스(이하 "내부 뱅크 어드레스"라 칭함)(BA'<2>, 도 2 참조)를 생성하고, 클럭(CLK), 다수의 어드레스(ADD<0:N>), 다수의 커맨드(CMD<0:M>), 제1 및 제2 외부 뱅크 어드레스(BA<0:1>), 내부 뱅크 어드레스(BA'<2>), 데이터(DATA_IN)를 이용하여 내부에 포함된 다수의 뱅크(240, 도 2 참조)에 대하여 뱅크별로 멀티 비트 병렬 테스트(Multi-bit Parallel test)(이하 "병렬 테스트"라 칭함)를 수행하며, 그 테스트 결과 신호(COMP)를 프로브 테스트 장치(100)로 제공한다. 여기서, 다수의 어드레스(ADD<0:N>), 다수의 커맨드(CMD<0:M>), 제1 및 제2 외부 뱅크 어드레스(BA<0:1>), 데이터(DATA_IN)는 각각 반도체 메모리 장치(200)의 할당된 패드(도면에 미도시)를 통해 입력되어 지고, 제3 외부 뱅크 어드레스(BA<2>)는 반도체 메모리 장치(200)의 미할당된 패드(도면에 미도시)를 통해 입력되어 진다. 미할당된 패드라 함은 프로브 테스트 장치(100)로부터 할당된 채널을 통해 전송되는 신호가 아니라, 프로브 테스트 장치(100)로부터 제공되는 접지전압단에 통합적으로 접속된 패드를 말한다.

도 2에는 도 1에 도시된 반도체 메모리 장치(200)의 일예를 보인 블록 구성도가 도시되어 있고, 도 3에는 도 2에 도시된 뱅크 선택 제어부(220)의 일예를 보인 내부 구성도가 도시되어 있다.

도 2를 참조하면, 반도체 메모리 장치(200)는 다수의 어드레스(ADD<0:N>)와 다수의 커맨드(CMD<0:M>)에 응답하여 뱅크 선택 여부를 제어하기 위한 뱅크 선택 모드 신호(TIOCOMP) 및 제3 외부 뱅크 어드레스(BA<2>)를 대체하기 위한 뱅크 어드레스 대체 신호(TIOCOMPBA2)를 생성하기 위한 테스트 모드 제어부(210)와, 뱅크 선택 모드 신호(TIOCOMP)에 응답하여 뱅크 어드레스 대체 신호(TIOCOMPBA2)를 내부 뱅크 어드레스(BA'<2>)로써 출력하기 위한 뱅크 선택 제어부(220)와, 데이터가 라이트/리드되는 제1 내지 제8 뱅크(240)와, 제1 및 제2 외부 뱅크 어드레스(BA<0:1>)와 내부 뱅크 어드레스(BA'<2>)에 응답하여 제1 내지 제8 뱅크(240)를 순차적으로 선택하기 위한 뱅크 선택부(230)와, 데이터(DATA_IN)를 뱅크 선택부(230)에 의해 선택된 뱅크에 라이트하기 위한 라이트 회로부(250)와, 뱅크 선택부(230)에 의해 선택된 뱅크로부터 제공된 데이터(DATA_OUT)들을 압축하여 테스트 결과 신호(COMP)로써 출력하기 위한 압축부(260)를 포함한다.

여기서, 테스트 모드 제어부(210)는 테스트 모드 레지스터 셋(Test Mode Register Set : TMRS)을 포함한다.

그리고, 뱅크 선택 제어부(220)는 병렬 테스트 모드시 뱅크 어드레스 대체 신호(TIOCOMPBA2)를 내부 뱅크 어드레스(BA'<2>)로써 출력하고, 노말 모드시 제3 외부 뱅크 어드레스(BA<2>)를 내부 뱅크 어드레스(BA'<2>)로써 출력한다. 이러한 뱅크 선택 제어부(200)는 도 3에 도시된 바와 같이, 뱅크 선택 모드 신호(TIOCOMP) 및 뱅크 어드레스 대체 신호(TIOCOMPBA2)를 부정 논리곱 연산하는 제1 부정 논리곱 게이트(NAND1)와, 뱅크 선택 모드 신호(TIOCOMP)를 반전시키기 위한 제1 인버터(INV1)와, 제3 외부 뱅크 어드레스(BA<2>)를 버퍼링하기 위한 버퍼링부(222)와, 제1 인버터(INV1)의 출력신호 및 버퍼링부(222)의 출력신호를 부정 논리곱 연산하는 제2 부정 논리곱 게이트(NAND2)와, 제1 부정 논리곱 게이트(NAND1)의 출력신호 및 제2 부정 논리곱 게이트(NAND2)의 출력신호를 부정 논리곱 연산하여 내부 뱅크 어드레스(BA'<2>)를 출력하기 위한 제3 부정 논리곱 게이트(NAND3)를 포함한다.

한편, 라이트 회로부(250)는 데이터 패드(도면에 미도시)를 통해 전달된 데이터를 입력받기 위한 입력버퍼부, 입력버퍼부에 의해 버퍼링된 데이터를 정렬하기 위한 정렬부, 정렬부에 정렬된 데이터를 제1 내지 제8 뱅크(240)로 전달하기 위한 라이트 드라이버 등을 포함할 수 있다.

또한, 압축부(260)는 배타적 논리합(exclusive OR) 게이트 등을 포함할 수 있다. 배타적 논리합(exclusive OR) 게이트는 제1 내지 제8 뱅크(240)로부터 제공된 데이터들(DATA_OUT)이 모두 같은 논리 레벨을 가지면 데이터 패드(도면에 미도시)를 통해 '1'을 출력하고, 제1 내지 제8 뱅크(240)로부터 제공된 데이터들(DATA_OUT) 중 하나라도 다른 논리 레벨을 가지면 데이터 패드(도면에 미도시)를 통해 '0'을 출력하게 된다.

이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 4를 참조하여 상세하게 설명한다.

본 발명의 실시예에 의한 병렬 테스트 과정은 라이트 동작에 따라 제1 내지 제8 뱅크(240)에 이미 데이터가 라이트된 것을 가정한 상태에서 리드 동작만을 설명하기로 한다.

도 4에는 도 1의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도가 도시되어 있다.

도 4를 참조하면, 프로브 테스트 장치(100)로부터 클럭(CLK)이 반도체 메모리 장치(200)로 인가되고 있는 상태에서, 프로브 테스트 장치(100)로부터 다수의 커맨드(CMD<0:M>), 다수의 어드레스(ADD<0:N>), 제1 및 제2 외부 뱅크 어드레스(BA<0:1>), 제3 외부 뱅크 어드레스(BA<2>) - 접지전압(VSS)으로 고정됨 - 가 반도체 메모리 장치(200)로 인가된다. 반도체 메모리 장치(200)는 인가된 다수의 커맨드(CMD<0:M>) 및 다수의 어드레스(ADD<0:N>)에 응답하여 병렬 테스트를 수행한다. 이때, 도면에는 자세하게 도시되지 않았지만, 반도체 메모리 장치(200)는 다수의 어드레스(ADD<0:N>) 중에서 7번 어드레스(ADD<7>)가 하이 레벨 상태이면, 병렬 테스트 모드로 진입한다. 병렬 테스트 과정은 다음과 같다.

일단, 테스트 모드 제어부(210)는 다수의 커맨드(CMD<0:M>) 및 다수의 어드레스(ADD<0:N>)에 응답하여 뱅크 선택 모드로 진입하고, 예정된 시간 이후에 내부 뱅크 어드레스 대체 모드로 진입한다. 즉, 테스트 모드 제어부(210)는 뱅크 선택 모드 신호(TIOCOMP)를 논리 하이 레벨로 활성화시켜 뱅크 선택 모드로 진입하고, 뱅크 어드레스 대체 신호(TIOCOMPBA2)를 논리 하이 레벨로 활성화시켜 내부 뱅크 어드레스 대체 모드로 진입하게 되는 것이다.

먼저, 뱅크 선택 모드로 진입하면, 뱅크 선택 제어부(220)는 뱅크 어드레스 대체 신호(TIOCOMPBA2)를 내부 뱅크 어드레스(BA'<2>)로써 출력하게 되며, 뱅크 선택부(230)는 제1 및 제2 외부 뱅크 어드레스(BA<0:1>)와 내부 뱅크 어드레스(BA'<2>)를 디코딩하여 제1 내지 제8 뱅크(240)를 순차적으로 선택한다. 예컨대, 뱅크 선택부(230)는 내부 뱅크 어드레스(BA'<2>)가 논리 로우 레벨인 경우 제1 및 제2 외부 뱅크 어드레스(BA<0:1>)의 신호 조합에 따라 제1 내지 제4 뱅크(BANK0 ~ BANK3)를 순차적으로 선택하고, 내부 뱅크 어드레스(BA'<2>)가 논리 하이 레벨인 경우 제1 및 제2 외부 뱅크 어드레스(BA<0:1>)의 신호 조합에 따라 제5 내지 제8 뱅크(BANK4 ~ BANK7)를 순차적으로 선택한다. 이렇게 순차적으로 선택된 제1 내지 제8 뱅크(240)는 순차적으로 활성화되며 리드 동작을 수행한다. 다시 말해, 뱅크 선택 모드로 진입함에 따라 제1 내지 제4 뱅크(BANK0 ~ BANK3)에 대하여 순차적으로 액티브 동작 - 리드 동작 - 프리차지 동작(ACT - READ - PCG)을 수행하고, 내부 뱅크 어드레스 대체 모드로 진입함에 따라 제5 내지 제8 뱅크(BANK4 ~ BANK7)에 대하여 순차적으로 액티브 동작 - 리드 동작 - 프리차지 동작(ACT - READ - PCG)을 수행하는 것이다.

한편, 리드 동작에 따라 뱅크별로 리드된 데이터들(DATA_OUT)은 순차적으로 압축부(260)에 의해 압축되어 테스트 결과 신호(COMP)로써 프로브 테스트 장치(100)로 제공된다. 예컨대, 압축부(260)는 제1 내지 제8 뱅크(240)로부터 리드된 데이터들(DATA_OUT)이 모두 같은 논리 레벨을 가지면 논리 하이 레벨의 테스트 결과 신호(COMP)를 출력하고, 제1 내지 제8 뱅크(240)로부터 리드된 데이터들(DATA_OUT) 중 어느 하나라도 다른 논리 레벨을 가지면 논리 로우 레벨의 테스트 결과 신호(COMP)를 출력하게 된다. 이에 따라, 프로브 테스트 장치(100)는, 테스트 결과 신호(COMP)가 논리 하이 레벨이면 해당 뱅크에 대하여 우량(pass) 판정을 내리고, 테스트 결과 신호(COMP)가 논리 로우 레벨이면 해당 뱅크에 대하여 불량(fail) 판정을 내리게 된다.

이와 같은 본 발명의 실시예에 따르면, 병렬 테스트 수행시 내부적으로 생성된 뱅크 어드레스를 이용함으로써 프로브 테스트 장치에 할당된 채널을 종전과 동일하게 가져가면서도 뱅크별로 병렬 테스트를 수행할 수 있어, 웨이퍼 레벨 상태에서도 뱅크별 불량 검출이 가능한 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 본 발명의 실시예에서는 제3 외부 뱅크 어드레스(BA<2>)만이 내부적으로 대체되고 있지만, 반드시 이에 한정되는 것은 아니고, 프로브 테스트 장치로부터 미할당된 신호 - 반도체 메모리 장치에 미할당 패드(병렬 테스트시 예정된 전원전압단에 접속되는 패드)가 존재해야 함 - 에 대하여 본 발명을 적용할 수 있다.

또한, 본 발명의 실시예에서는 프로브 테스트 장치에 할당된 채널 중 데이터를 출력하기 위한 채널이 하나만 할당된 것으로 설명하고 있지만, 반드시 이에 한정되는 것은 아니고, 설계에 따라 다수의 데이터 채널을 할당할 수도 있다.

100 : 프로브 테스트 장치 200 : 반도체 메모리 장치
210 : 테스트 모드 제어부 220 : 뱅크 선택 제어부
230 : 뱅크 선택부 240 : 제1 내지 제8 뱅크
250 : 라이트 회로부 260 : 압축부

Claims

프로브 테스트 장치로부터 할당된 채널을 통해 클럭, 어드레스, 커맨드, 데이터를 입력받으며, 상기 어드레스 및 상기 커맨드에 응답하여 내부적으로 뱅크 어드레스를 생성하고, 상기 어드레스, 상기 커맨드, 상기 데이터, 상기 뱅크 어드레스를 이용하여 내부에 포함된 다수의 뱅크에 대하여 뱅크별로 멀티 비트 병렬 테스트(Multi-bit Parallel test)를 수행하며, 그 테스트 결과를 상기 프로브 테스트 장치로 제공하는 반도체 메모리 장치.
제1항에 있어서,
상기 클럭, 상기 어드레스, 상기 커맨드, 상기 데이터를 입력받기 위한 다수의 할당 패드; 및
상기 프로브 테스트 장치로부터 예정된 전압레벨로 고정된 외부 뱅크 어드레스를 입력받기 위한 적어도 하나 이상의 미할당 패드를 포함하는 반도체 메모리 장치.
제2항에 있어서,
상기 어드레스 및 상기 커맨드를 이용하여 뱅크 선택 여부를 제어하기 위한 뱅크 선택 모드 신호, 외부 뱅크 어드레스를 대체하기 위한 뱅크 어드레스 대체 신호를 내부적으로 생성하며, 상기 뱅크 선택 모드 신호에 응답하여 상기 외부 뱅크 어드레스를 차단하고 상기 뱅크 어드레스 대체 신호를 상기 뱅크 어드레스로써 이용하는 반도체 메모리 장치.
테스트 모드시 외부로부터 입력된 다수의 어드레스와 다수의 커맨드에 응답하여 뱅크 선택 여부를 제어하기 위한 뱅크 선택 모드 신호, 외부로부터 입력된 제1 외부 뱅크 어드레스 - 상기 테스트 모드시 예정된 전압 레벨로 고정되는 신호임 - 를 대체하기 위한 뱅크 어드레스 대체 신호를 생성하기 위한 테스트 모드 제어부; 및
상기 뱅크 선택 모드 신호, 상기 뱅크 어드레스 대체 신호, 상기 제1 외부 뱅크 어드레스를 입력받으며, 상기 테스트 모드시 상기 뱅크 선택 모드 신호에 응답하여 상기 뱅크 어드레스 대체 신호를 내부 뱅크 어드레스로써 출력하기 위한 뱅크 선택 제어부
를 포함하는 반도체 메모리 장치.
제4항에 있어서,
다수의 뱅크; 및
외부로부터 입력된 적어도 하나 이상의 제2 외부 뱅크 어드레스와 상기 내부 뱅크 어드레스에 응답하여 상기 다수의 뱅크를 순차적으로 선택하기 위한 뱅크 선택부를 더 포함하는 반도체 메모리 장치.
제5항에 있어서,
외부로부터 입력된 데이터를 상기 뱅크 선택부에 의해 선택된 뱅크에 라이트하기 위한 라이트 회로부; 및
상기 뱅크 선택부에 의해 선택된 뱅크로부터 제공된 데이터들을 압축하여 테스트 결과 신호로써 외부로 출력하기 위한 압축부를 더 포함하는 반도체 메모리 장치.
제6항에 있어서,
상기 데이터 및 상기 테스트 결과 신호는 대응하는 데이터 패드를 통해 입출력되는 반도체 메모리 장치.
제4항에 있어서,
상기 뱅크 선택 제어부는 노말 모드시 상기 제1 외부 뱅크 어드레스를 상기 내부 뱅크 어드레스로써 출력하는 반도체 메모리 장치.
제4항에 있어서,
상기 테스트 모드 제어부는 테스트 모드 레지스터 셋(Test Mode Register Set : TMRS)을 포함하는 반도체 메모리 장치.
제4항에 있어서,
상기 테스트 모드는 웨이퍼 레벨에서의 멀티 비트 병렬 테스트(Multi-bit Parallel test) 모드인 반도체 메모리 장치.