KR100851991B1 - 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법 - Google Patents

반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법 Download PDF

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Abstract

본 발명은 복수개의 뱅크를 구비한 반도체 메모리 장치의 리드/라이트 동작 제어회로로서, 외부 명령에 상응하는 복수개의 제어신호를 디코딩하여 리드 신호 또는 라이트 신호를 출력하는 커맨드 디코더, 및 테스트 모드 신호 및 어드레스 신호와 상기 리드 또는 라이트 신호 중 어느 하나에 따라 상기 복수개의 뱅크를 시차를 두고 동작시키기 위한 인에이블 신호를 생성하는 제어부를 구비한다.
컬럼 어드레스, 테스트 모드, 뱅크, 딜레이

Description

반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법{Circuit and Method for Controlling Read/Write Operation of Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 리드/라이트 동작 제어회로의 블록도,
도 2는 도 1의 제어부의 블록도,
도 3은 도 2의 인에이블 신호 생성부의 회로도,
도 4는 종래의 기술에 따른 반도체 메모리 장치의 리드 동작 타이밍도,
도 5는 본 발명에 따른 반도체 메모리 장치의 리드/라이트 동작 제어회로의 블록도,
도 6은 도 5의 제어부의 블록도,
도 7은 도 6의 인에이블 신호 생성부의 회로도,
도 8은 본 발명에 따른 반도체 메모리 장치의 리드 동작 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10: 커맨드 디코더 20, 100: 제어부
30 ~ 60: 뱅크(Bank) 200: 인에이블 신호 생성부
210: 타이밍 제어부 220: 인에이블 신호 출력부
230: 신호 입력부
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 각 메모리 뱅크(Memory Bank)(이하, 뱅크라 칭함)의 리드 및 라이트 동작 타이밍을 제어하는 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법에 관한 것이다.
종래의 기술에 따른 반도체 메모리 장치의 리드/라이트 동작 제어회로는 도 1에 도시된 바와 같이, 커맨드 디코더(10), 제어부(20), 및 복수개의 뱅크(30 ~ 60)를 구비한다. 상기 복수개의 뱅크(30 ~ 60)의 수는 반도체 메모리 장치의 메모리 용량에 따라 달라지며, 도 1은 뱅크가 4개인 예를 든 것이다.
상기 커맨드 디코더(10)는 칩 선택신호(Chip Selection Signal: CS), 컬럼 어드레스 스트로브 신호(Column Address Strobe Signal: CAS), 로우 어드레스 스트로브 신호(Row Address Strobe Signal: RAS), 및 라이트 인에이블 신호(Write Enable Signal: WE)의 조합을 디코딩하여 동작 명령 신호를 출력한다. 예를 들어, 상기 CS, CAS, RAS, WE가 리드 또는 라이트 명령에 맞는 논리값으로 입력되면 상기 커맨드 디코더(10)가 상기 CS, CAS, RAS, WE의 조합을 디코딩하여 리드 신호(iRDP) 또는 라이트 신호(iWTP)를 출력한다.
상기 제어부(20)는 도 2에 도시된 바와 같이, 신호 처리부(21) 및 인에이블 신호 생성부(22)를 구비한다.
상기 신호 처리부(21)는 상기 리드 신호(iRDP) 또는 라이트 신호(iWTP)와 동일한 타이밍을 갖는 컬럼 선택신호(YSP)를 출력하고, 어드레스(ADD<0:15>) 중에서 리드 또는 라이트 동작이 이루어질 뱅크를 정의한 ADD<14:15>에 따라 뱅크 선택신호(BBY<0:3>)를 출력한다.
상기 인에이블 신호 생성부(22)는 상기 컬럼 선택신호(YSP)를 이용하여 상기 복수개의 뱅크(30 ~ 60)가 어드레스를 입력 받을 수 있도록 하는 인에이블 신호(YAE<0:3>)를 생성한다. 상기 인에이블 신호 생성부(22)는 상기 인에이블 신호(YAE<0:3>)를 상기 복수개의 뱅크(30 ~ 60) 중 상기 뱅크 선택신호(BBY<0:3>)에 따라 선택된 뱅크로 입력시킴으로써, 해당 뱅크가 어드레스를 입력받아 리드 또는 라이트 동작을 수행하도록 구성된다.
상기 인에이블 신호 생성부(22)는 도 3에 도시된 바와 같이, 제 1 입력단에 상기 컬럼 선택신호(YSP)를 공통 입력받고 제 2 입력단에 상기 뱅크 선택신호(BBY<0:3>)를 입력받는 제 1 내지 제 4 낸드 게이트(ND1 ~ ND4), 및 상기 제 1 내지 제 4 낸드 게이트(ND1 ~ ND4)의 출력을 각각 입력받아 인에이블 신호(YAE<0:3>)를 생성하는 제 1 내지 제 4 인버터(IV1 ~ IV4)를 구비한다.
이와 같이 구성된 종래의 기술에 따른 반도체 메모리 장치의 리드/라이트 동작 제어회로의 동작을 설명하면 다음과 같다.
상기 커맨드 디코더(10)가 상기 CS, CAS, RAS, WE의 조합을 디코딩하여 리드 신호(iRDP) 또는 라이트 신호(iWTP)를 출력한다.
상기 제어부(20)의 신호 처리부(21)가 상기 리드 신호(iRDP) 또는 라이트 신 호(iWTP)와 동일한 타이밍을 갖는 컬럼 선택신호(YSP)를 출력하고, 어드레스(ADD<0:15>) 중에서 리드 또는 라이트 동작이 이루어질 뱅크를 정의한 ADD<14:15>에 따라 뱅크 선택신호(BBY<0:3>)를 출력한다. 테스트 모드일 경우 상기 ADD<14:15>에 상관없이 모든 뱅크 선택신호(BBY<0:3>)를 활성화시켜 출력한다.
상기 제어부(20)의 인에이블 신호 생성부(22)가 상기 복수개의 뱅크(30 ~ 60) 중 상기 뱅크 선택신호(BBY<0:3>)에 따라 선택된 뱅크로 상기 컬럼 선택신호(YSP)를 이용하여 생성한 인에이블 신호(YAE<0:3>)를 출력한다.
리드 동작의 경우, 상기 복수개의 뱅크(30 ~ 60) 중 자신에게 입력된 인에이블 신호(YAE<0:3>)가 활성화된 뱅크는 상기 어드레스(ADD<0:15>)를 입력받아 디코딩하고 디코딩 결과에 해당하는 셀의 데이터를 리드하여 데이터 라인(GIO<0:3>)을 통해 반도체 메모리 장치 외부로 출력한다.
한편, 라이트 동작의 경우, 상기 복수개의 뱅크(30 ~ 60) 중 자신에게 입력된 인에이블 신호(YAE<0:3>)가 활성화된 뱅크는 상기 어드레스(ADD<0:15>)를 입력받아 디코딩하고 디코딩 결과에 해당하는 셀에 상기 데이터 라인(GIO<0:3>)을 통해 반도체 메모리 장치 외부에서 입력된 데이터를 기록한다.
반도체 메모리 장치의 동작은 노멀(Normal) 모드와 테스트 모드로 구분할 수 있다. 상기 테스트 모드는 반도체 메모리 장치의 동작 이상 등을 체크하기 위하여 정해진 테스트 조건에 맞도록 동작시키는 모드이며, 상기 테스트 모드가 아닌 경우를 노멀 모드라 한다. 상기 테스트 모드는 여러 종류가 있으며, 그 중 병렬 테스트 모드가 있다. 상기 병렬 테스트 모드는 반도체 메모리 장치의 데이터 핀(Pin)에 동 일한 논리값을 갖는 데이터를 병렬로 라이트하고, 다시 병렬로 리드하여 데이터 라이트 및 리드 동작이 정상적으로 이루어지는지 테스트하는 테스트 모드이다. 상기 병렬 테스트 모드는 테스트 진행 소요시간을 줄일 수 있으므로 널리 사용되는 테스트 모드이다.
상술한 노멀 모드에 따른 리드 또는 라이트 동작의 경우, 상기 뱅크 선택신호(BBY<0:3>) 중 하나만이 활성화되므로 인에이블 신호(YAE<0:3>) 또한 그 중에서 어느 하나만 활성화된다. 예를 들어, 인에이블 신호(YAE<0>)가 활성화된 경우, 상기 복수개의 뱅크(30 ~ 60) 중 뱅크 0(30)가 리드 또는 라이트 동작을 수행한다.
한편, 테스트 모드 예를 들어, 병렬 테스트 모드에 따른 리드 동작의 경우, 상기 뱅크 선택신호(BBY<0:3>)가 동일한 타이밍에 모두 활성화된다. 따라서 도 4와 같이, 인에이블 신호(YAE<0:3>) 또한 동일한 타이밍에 모두 활성화되므로 상기 복수개의 뱅크(30 ~ 60)가 동시에 리드 동작을 수행하여 데이터 라인(GIO<0:3>)을 통해 동일한 타이밍에 데이터 출력이 이루어진다. 상기 병렬 테스트 모드에 따른 라이트 동작의 경우에도 상기 복수개의 뱅크(30 ~ 60)가 동시에 라이트 동작을 수행하여 데이터 라인(GIO<0:3>)을 통해 동일한 타이밍에 데이터 입력이 이루어진다.
종래의 기술에 따른 반도체 메모리 장치의 리드/라이트 동작 제어회로는 모든 뱅크가 동시에 동작하여 데이터가 입력 또는 출력되므로 다음과 같은 문제점이 있다.
첫째, 모든 뱅크가 동시에 동작하여 데이터가 입력 또는 출력되는 타이밍에 순간적으로 소모되는 전류량이 급격히 증가하여 전체 소비전류를 증가시킨다.
둘째, 모든 뱅크가 동시에 동작하여 데이터가 입력 또는 출력되므로 순간 전류 급상승으로 인한 노이즈가 발생하여 테스트 오류를 유발할 수 있다.
본 발명은 소비전류를 감소시킬 수 있도록 한 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법을 제공함에 그 목적이 있다.
본 발명은 노이즈를 방지할 수 있도록 한 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법을 제공함에 또 다른 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 리드/라이트 동작 제어회로는 복수개의 뱅크를 구비한 반도체 메모리 장치의 리드/라이트 동작 제어회로로서, 외부 명령에 상응하는 복수개의 제어신호를 디코딩하여 리드 신호 또는 라이트 신호를 출력하는 커맨드 디코더; 및 테스트 모드 신호 및 어드레스 신호와 상기 리드 또는 라이트 신호 중 어느 하나에 따라 상기 복수개의 뱅크를 시차를 두고 동작시키기 위한 인에이블 신호를 생성하는 제어부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 리드/라이트 동작 제어방법은 복수개의 뱅크를 구비한 반도체 메모리 장치의 리드/라이트 동작 제어방법으로서, 외부 명령에 따른 복수개의 제어신호를 디코딩하여 리드 신호 또는 라이트 신호를 생성하는 단계; 및 테스트 모드 신호와 상기 리드 신호 또는 라이트 신호 중 어느 하나에 따라 상기 복수개의 뱅크를 시차를 두고 활성화시켜 리드 또는 라이트 동작을 진행하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치의 리드/라이트 동작 제어회로는 도 5에 도시된 바와 같이, 외부 명령에 상응하는 복수개의 제어신호를 디코딩하여 리드 신호(iRDP) 또는 라이트 신호(iWTP)를 출력하는 커맨드 디코더(10), 및 테스트 모드 신호(TPARA) 및 어드레스 신호(ADD<14:15>)와 상기 리드 신호(iRDP) 또는 라이트 신호(iWTP) 중 어느 하나에 따라 복수개의 뱅크(30 ~ 60)를 시차를 두고 동작시키기 위한 인에이블 신호(YAE<0:3>)를 생성하는 제어부(100)를 구비한다.
상기 복수개의 제어신호는 칩 선택신호(Chip Selection Signal: CS), 컬럼 어드레스 스트로브 신호(Column Address Strobe Signal: CAS), 로우 어드레스 스트로브 신호(Row Address Strobe Signal: RAS), 및 라이트 인에이블 신호(Write Enable Signal: WE)이다.
상기 제어부(100)는 도 6에 도시된 바와 같이, 상기 리드 신호(iRDP) 또는 라이트 신호(iWTP)를 이용하여 컬럼 선택신호(YSP)를 생성하고, 상기 어드레스 신호(ADD<14:15>)에 따라 복수개의 뱅크 선택신호(BBY<0:3>)를 생성하는 신호 처리부(21), 및 상기 테스트 모드 신호(TPARA)에 따라 상기 컬럼 선택신호(YSP)를 서로 다른 시간만큼 지연시켜 상기 복수개의 뱅크 선택신호(BBY<0:3>) 각각에 해당하는 복수개의 인에이블 신호(YAE<0:3>)로 출력하는 인에이블 신호 생성부(200)를 구비한다.
상기 인에이블 신호 생성부(200)는 도 7에 도시된 바와 같이, 상기 테스트 모드 신호(TPARA)에 따라 상기 컬럼 선택신호(YSP)를 서로 다른 시간만큼 지연시켜 출력하는 타이밍 제어부(210), 상기 복수개의 뱅크 선택신호(BBY<0:3>)에 따라 상기 타이밍 제어부(210)의 출력을 상기 복수개의 인에이블 신호(YAE<0:3>)로 출력하는 인에이블 신호 출력부(220), 및 상기 테스트 모드 신호(TPARA) 및 상기 컬럼 선택신호(YSP)를 상기 타이밍 제어부(210)에 입력시키는 신호 입력부(230)를 구비한다. 상기 인에이블 신호 생성부(200)는 상기 테스트 모드 신호(TPARA)가 활성화되었을 때 즉, 테스트 모드일 때 서로 다른 시간만큼 지연된 컬럼 선택신호(YSP)를 복수개의 인에이블 신호(YAE<0:3>)로 출력하고, 상기 테스트 모드 신호(TPARA)가 비활성화 되었을 때 즉, 노멀 모드일 때 상기 컬럼 선택신호(YSP)를 상기 복수개의 뱅크 선택신호(BBY<0:3>) 중 활성화된 뱅크 선택신호에 상응하는 인에이블 신호로 출력하도록 구성된다.
상기 타이밍 제어부(210)는 상기 테스트 모드 신호(TPARA)에 따라 상기 컬럼 선택신호(YSP) 또는 각각의 지연시간 만큼 지연된 컬럼 선택신호(YSP) 중 하나를 출력하는 제 1 내지 제 4 타이밍 제어 로직회로(211 ~ 214)를 구비한다. 상기 제 1 타이밍 제어 로직회로(211)는 제 1 입력단에 상기 컬럼 선택신호(YSP)를 입력받고 제 2 입력단에 반전된 테스트 모드 신호(TPARA)를 입력받는 제 1 낸드 게이트(ND1), 상기 컬럼 선택신호(YSP)를 입력받는 제 1 딜레이(Delay_t0), 제 1 입력단에 상기 제 1 딜레이(Delay_t0)의 출력을 입력받고 제 2 입력단에 상기 테스트 모드 신호(TPARA)를 입력받는 제 2 낸드 게이트(ND12), 및 상기 제 1 낸드 게이트(ND11)의 출력과 상기 제 2 낸드 게이트(ND12)의 출력을 입력받는 제 3 낸드 게 이트(ND13)를 구비한다. 상기 제 2 내지 제 4 타이밍 제어 로직회로(212 ~ 214)는 상기 제 1 타이밍 제어 로직회로(211)와 동일하게 구성된다. 다만 제 1 내지 제 4 타이밍 제어 로직회로(211 ~ 214)의 제 1 내지 제 4 딜레이(Delay_to ~ Delay_t3)는 서로 지연시간이 다르며, 상기 제 1 내지 제 4 딜레이(Delay_to ~ Delay_t3) 각각의 지연시간을 t0 ~ t3이라 하였을 때, t0 < t1 < t2 < t3가 될 수 있다.
상기 신호 출력부(220)는 상기 복수개의 뱅크 선택신호(BBY<0:3>) 각각과 상기 타이밍 제어부(210)의 출력을 논리곱하여 상기 복수개의 인에이블 신호(YAE<0:3>)로 출력하는 제 1 내지 제 4 신호 출력 로직회로(221 ~ 224)를 구비한다. 상기 제 1 신호 출력 로직회로(221)는 제 1 입력단에 상기 타이밍 제어부(210)의 출력을 입력받고 제 2 입력단에 상기 복수개의 뱅크 선택신호(BBY<0:3>) 중 자신에 해당하는 하나(BBY<0>)를 입력받는 낸드 게이트(ND31), 및 상기 낸드 게이트(ND31)의 출력을 반전시켜 상기 복수개의 인에이블 신호(YAE<0:3>) 중 하나(YAE<0>)로 출력하는 인버터(IV31)를 구비한다. 상기 제 2 내지 제 4 신호 출력 로직회로(222 ~ 224)는 상기 제 1 신호 출력 로직회로(221)와 동일하게 구성된다.
상기 신호 입력부(230)는 상기 컬럼 선택신호(YSP)를 상기 타이밍 제어부(210)로 입력시키는 신호 라인, 상기 테스트 모드 신호(TPARA)를 입력받고 반전시켜 상기 타이밍 제어부(210)로 입력시키는 제 1 인버터(IV11), 및 상기 제 1 인버터(IV11)의 출력을 입력받고 반전시켜 상기 타이밍 제어부(210)로 입력시키는 제 2 인비터(IV12)를 구비한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 리드/라이트 동작 제어회로의 동작을 설명하면 다음과 같다.
먼저, 노멀 모드에서의 리드 또는 라이트 동작을 설명하면 다음과 같다.
상기 커맨드 디코더(10)가 상기 CS, CAS, RAS, WE의 조합을 디코딩하여 리드 신호(iRDP) 또는 라이트 신호(iWTP)를 출력한다.
상기 제어부(100)의 신호 처리부(21)가 상기 리드 신호(iRDP) 또는 라이트 신호(iWTP)와 동일한 타이밍을 갖는 컬럼 선택신호(YSP)를 출력하고, 어드레스(ADD<0:15>) 중에서 리드 또는 라이트 동작이 이루어질 뱅크를 정의한 ADD<14:15>에 따라 뱅크 선택신호(BBY<0:3>)를 출력한다.
상기 노멀 모드의 경우 상기 테스트 모드 신호(TPARA)가 로우 레벨로 비활성화된다.
상기 제어부(100)의 인에이블 신호 생성부(200)가 상기 복수개의 뱅크(30 ~ 60) 중 상기 뱅크 선택신호(BBY<0:3>)에 따라 선택된 뱅크로 상기 컬럼 선택신호(YSP)를 지연시키지 않고 생성한 인에이블 신호(YAE<0:3>)를 출력한다.
상기 인에이블 신호 생성부(200)의 신호 입력부(230)는 상기 테스트 모드 신호(TPARA)가 로우 레벨이므로 제 1 인버터(IV11)를 통해 하이 레벨 신호를 출력하고, 제 2 인버터(IV12)를 통해 로우 레벨 신호를 출력한다.
상기 타이밍 제어부(210)의 제 1 타이밍 제어 로직회로(211)의 제 1 낸드 게이트(ND11)는 제 2 입력단에 상기 신호 입력부(230)로부터 하이 레벨 신호를 입력받으므로 인버터로 동작하여 상기 컬럼 선택신호(YSP)를 반전시켜 상기 제 3 낸드 게이트(ND13)로 출력한다. 상기 제 2 낸드 게이트(ND12)는 제 2 입력단에 상기 신 호 입력부(230)로부터 로우 레벨 신호를 입력받으므로 제 1 입력단의 신호 레벨에 상관없이 하이 레벨 신호를 상기 제 3 낸드 게이트(ND13)로 출력한다. 상기 제 3 낸드 게이트(ND13)는 제 2 입력단에 상기 제 2 낸드 게이트(ND12)로부터 하이 레벨 신호를 입력받으므로 인버터로 동작하여 상기 제 1 낸드 게이트(ND11)의 출력을 반전시켜 제 1 딜레이(Delay_t0)를 통해 지연되지 않고 원래의 위상을 갖는 컬럼 선택신호(YSP)를 출력한다.
상기 타이밍 제어부(210)의 제 2 내지 제 4 타이밍 제어 로직회로(212 ~ 214)는 상기 제 1 타이밍 제어 로직회로(211)와 동일하게 구성되므로 상기 제 1 타이밍 제어 로직회로(211)와 동일하게 동작하여 각각의 딜레이(Delay_t0 ~ Delay_t3)를 통해 지연되지 않고 원래의 위상을 갖는 컬럼 선택신호(YSP)를 출력한다.
상기 신호 출력부(220)의 제 1 내지 제 4 신호 출력 로직회로(221 ~ 224)는 자신에게 입력된 뱅크 선택신호(BBY<0:3>)가 활성화된 경우에만 상기 컬럼 선택신호(YSP)를 인에이블 신호(YAE<0:3>)로 출력한다. 예를 들어, 뱅크 선택신호(BBY<0:3>) 중에서 BBY<0>만 활성화되었다면 제 1 신호 출력 로직회로(221)는 YAE<0>를 활성화시켜 출력하고, 제 2 내지 제 4 신호 출력 로직회로(222 ~ 224)는 YAE<1:3>를 비활성화시켜 출력한다.
상기 노멀 모드에 따른 리드 동작의 경우, 상기 복수개의 뱅크(30 ~ 60) 중 자신에게 입력된 인에이블 신호(YAE<0:3>)가 활성화된 뱅크는 상기 어드레스(ADD<0:15>)를 입력받아 디코딩하고 디코딩 결과에 해당하는 셀의 데이터를 리드 하여 데이터 라인(GIO<0:3>)을 통해 반도체 메모리 장치 외부로 출력한다.
한편, 상기 노멀 모드에 따른 라이트 동작의 경우, 상기 복수개의 뱅크(30 ~ 60) 중 자신에게 입력된 인에이블 신호(YAE<0:3>)가 활성화된 뱅크는 상기 어드레스(ADD<0:15>)를 입력받아 디코딩하고 디코딩 결과에 해당하는 셀에 상기 데이터 라인(GIO<0:3>)을 통해 반도체 메모리 장치 외부에서 입력된 데이터를 기록한다.
다음으로, 테스트 모드에서의 리드 또는 라이트 동작을 설명하면 다음과 같다. 상기 테스트 모드는 반도체 메모리 장치의 동작 이상 등을 체크하기 위하여 정해진 테스트 조건에 맞도록 동작시키는 모드이며, 상기 테스트 모드가 아닌 경우를 노멀 모드라 한다. 상기 테스트 모드는 여러 종류가 있으며, 그 중 병렬 테스트 모드가 있다. 상기 병렬 테스트 모드는 반도체 메모리 장치의 데이터 핀(Pin)에 동일한 논리값을 갖는 데이터를 병렬로 라이트하고, 다시 병렬로 리드하여 데이터 라이트 및 리드 동작이 정상적으로 이루어지는지 테스트하는 테스트 모드이다. 상기 병렬 테스트 모드는 테스트 진행 소요시간을 줄일 수 있으므로 널리 사용되는 테스트 모드이다.
상기 커맨드 디코더(10)가 상기 CS, CAS, RAS, WE의 조합을 디코딩하여 리드 신호(iRDP) 또는 라이트 신호(iWTP)를 출력한다.
상기 제어부(100)의 신호 처리부(21)가 상기 리드 신호(iRDP) 또는 라이트 신호(iWTP)와 동일한 타이밍을 갖는 컬럼 선택신호(YSP)를 출력하고, 상기 ADD<14:15>에 상관없이 모든 뱅크 선택신호(BBY<0:3>)를 활성화시켜 출력한다.
상기 테스트 모드의 경우 상기 테스트 모드 신호(TPARA)가 하이 레벨로 활성화된다.
상기 제어부(100)의 인에이블 신호 생성부(200)가 상기 복수개의 뱅크(30 ~ 60)로 상기 컬럼 선택신호(YSP)를 서로 다른 시간만큼 지연시켜 생성한 인에이블 신호(YAE<0:3>)를 출력한다.
상기 인에이블 신호 생성부(200)의 신호 입력부(230)는 상기 테스트 모드 신호(TPARA)가 하이 레벨이므로 제 1 인버터(IV11)를 통해 로우 레벨 신호를 출력하고, 제 2 인버터(IV12)를 통해 하이 레벨 신호를 출력한다.
상기 타이밍 제어부(210)의 제 1 타이밍 제어 로직회로(211)의 제 1 낸드 게이트(ND11)는 제 2 입력단에 상기 신호 입력부(230)로부터 로우 레벨 신호를 입력받으므로 상기 컬럼 선택신호(YSP)에 상관없이 하이 레벨 신호를 상기 제 3 낸드 게이트(ND13)로 출력한다. 상기 제 2 낸드 게이트(ND12)는 제 2 입력단에 상기 신호 입력부(230)로부터 하이 레벨 신호를 입력받으므로 인버터로 동작하여 상기 제 1 딜레이(Delay_t0)를 통해 지연된 컬럼 선택신호(YSP)를 반전시켜 상기 제 3 낸드 게이트(ND13)로 출력한다. 상기 제 3 낸드 게이트(ND13)는 제 1 입력단에 상기 제 1 낸드 게이트(ND11)로부터 하이 레벨 신호를 입력받으므로 인버터로 동작하여 상기 제 2 낸드 게이트(ND12)의 출력을 반전시켜 상기 제 1 딜레이(Delay_t0)의 지연시간 만큼 지연되고 원래의 위상을 갖는 컬럼 선택신호(YSP)를 출력한다.
상기 타이밍 제어부(210)의 제 2 내지 제 4 타이밍 제어 로직회로(212 ~ 214)는 상기 제 1 타이밍 제어 로직회로(211)와 동일하게 구성되므로 상기 제 1 타 이밍 제어 로직회로(211)와 동일하게 동작하여 각각의 딜레이(Delay_t0 ~ Delay_t3)의 지연시간 만큼 지연되고 원래의 위상을 갖는 컬럼 선택신호(YSP)를 출력한다.
상기 신호 출력부(220)의 제 1 내지 제 4 신호 출력 로직회로(221 ~ 224)는 자신에게 입력된 뱅크 선택신호(BBY<0:3>)가 모두 활성화된 상태이므로 상기 타이밍 제어부(210)의 제 1 내지 제 4 타이밍 제어 로직회로(211 ~ 214)에서 출력된 컬럼 선택신호(YSP)를 도 8과 같이, 소정 시차를 두고 활성화되는 인에이블 신호(YAE<0:3>)로 출력한다.
상기 테스트 모드에 따른 리드 동작의 경우, 상기 복수개의 뱅크(30 ~ 60)는 상기 소정 시차를 두고 활성화되는 인에이블 신호(YAE<0:3>)에 따라 상기 어드레스(ADD<0:15>)를 입력받아 디코딩하고 디코딩 결과에 해당하는 셀의 데이터를 리드하여 도 8과 같이, 데이터 라인(GIO<0:3>)을 통해 소정 시차를 두고 출력한다.
한편, 상기 테스트 모드에 따른 라이트 동작의 경우, 상기 복수개의 뱅크(30 ~ 60)는 상기 소정 시차를 두고 활성화되는 인에이블 신호(YAE<0:3>)에 따라 상기 어드레스(ADD<0:15>)를 입력받아 디코딩하고, 디코딩 결과에 해당하는 셀에 상기 데이터 라인(GIO<0:3>)을 통해 반도체 메모리 장치 외부에서 입력된 데이터를 기록한다. 테스트 모드에 따른 라이트 동작의 경우 상기 데이터 라인(GIO<0:3>)을 통해 데이터가 동시에 입력되지만, 상기 소정 시차를 두고 활성화되는 인에이블 신호(YAE<0:3>)에 따라 상기 입력되는 데이터를 시차를 두고 기록하며 본 발명은 상기 인에이블 신호(YAE<0:3>)를 소정 시차를 두고 활성화시키는 것이 핵심기술이며, 이에 따른 파형의 도시는 생략한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법은 다음과 같은 효과가 있다.
첫째, 테스트 모드 수행시 모든 뱅크가 소정 시차를 두고 동작하므로 데이터 입력 또는 출력시 순간적으로 소모되는 전류량이 감소하여 전체 소비전류를 감소시킨다.
둘째, 테스트 모드 수행시 모든 뱅크가 소정 시차를 두고 동작하므로 데이터 입력 또는 출력시 순간 전류 급상승이 발생하지 않아 그에 따라 노이즈가 방지되어 테스트 성능을 향상시킨다.

Claims (14)

  1. 복수개의 뱅크를 구비한 반도체 메모리 장치의 리드/라이트 동작 제어회로로서,
    외부 명령에 상응하는 복수개의 제어신호를 디코딩하여 리드 신호 또는 라이트 신호를 출력하는 커맨드 디코더; 및
    상기 리드 신호 또는 상기 라이트 신호의 활성화에 응답하여 상기 복수개의 뱅크를 선택적으로 동작시키기 위한 인에이블 신호를 생성하고, 테스트 모드 신호의 활성화에 응답하여 상기 복수개의 뱅크를 모두 시차를 두고 동작시키기 위한 인에이블 신호를 생성하는 제어부를 구비한 반도체 메모리 장치의 리드/라이트 동작 제어회로.
  2. 제 1 항에 있어서,
    상기 제어부는
    상기 리드 신호 또는 상기 라이트 신호를 이용하여 컬럼 선택신호를 생성하고, 어드레스 신호에 따라 복수개의 뱅크 선택신호를 생성하는 신호 처리부, 및
    상기 테스트 모드 신호에 따라 상기 컬럼 선택신호를 서로 다른 시간만큼 지연시켜 상기 복수개의 뱅크 선택신호 각각에 해당하는 복수개의 인에이블 신호로 출력하는 인에이블 신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리드/라이트 동작 제어회로.
  3. 제 2 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 테스트 모드 신호가 활성화되었을 때 서로 다른 시간만큼 지연된 컬럼 선택신호를 복수개의 인에이블 신호로 출력하고, 상기 테스트 모드 신호가 비활성화되었을 때 상기 컬럼 선택신호를 상기 복수개의 인에이블 신호로 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 리드/라이트 동작 제어회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 테스트 모드 신호에 따라 상기 컬럼 선택신호를 서로 다른 시간만큼 지연시켜 출력하는 타이밍 제어부,
    상기 복수개의 뱅크 선택신호에 따라 상기 타이밍 제어부의 출력을 상기 복수개의 인에이블 신호로 출력하는 인에이블 신호 출력부, 및
    상기 테스트 모드 신호 및 상기 컬럼 선택신호를 상기 타이밍 제어부에 입력시키는 신호 입력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리드/라이트 동작 제어회로.
  5. 제 4 항에 있어서,
    상기 타이밍 제어부는
    상기 테스트 모드 신호에 따라 상기 컬럼 선택신호 또는 각각의 지연시간 만큼 지연된 컬럼 선택신호 중 하나를 출력하는 복수개의 타이밍 제어 로직회로를 구 비하는 것을 특징으로 하는 반도체 메모리 장치의 리드/라이트 동작 제어회로.
  6. 제 5 항에 있어서,
    상기 타이밍 제어 로직회로는
    제 1 입력단에 상기 컬럼 선택신호를 입력받고 제 2 입력단에 반전된 테스트 모드 신호를 입력받는 제 1 논리소자,
    상기 컬럼 선택신호를 입력받는 지연소자,
    제 1 입력단에 상기 지연소자의 출력을 입력받고 제 2 입력단에 상기 테스트 모드 신호를 입력받는 제 2 논리소자, 및
    상기 제 1 논리소자의 출력과 상기 제 2 논리소자의 출력을 입력받는 제 3 논리소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리드/라이트 동작 제어회로.
  7. 제 4 항에 있어서,
    상기 신호 출력부는
    상기 복수개의 뱅크 선택신호 각각과 상기 타이밍 제어부의 출력을 논리곱하여 상기 복수개의 인에이블 신호로 출력하는 복수개의 신호 출력 로직회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리드/라이트 동작 제어회로.
  8. 제 7 항에 있어서,
    상기 신호 출력 로직회로는
    제 1 입력단에 상기 타이밍 제어부의 출력을 입력받고 제 2 입력단에 상기 복수개의 뱅크 선택신호 중 하나를 입력받는 논리소자, 및
    상기 논리소자의 출력을 반전시켜 상기 복수개의 인에이블 신호 중 하나로 출력하는 반전소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리드/라이트 동작 제어회로.
  9. 제 4 항에 있어서,
    상기 신호 입력부는
    상기 컬럼 선택신호를 상기 타이밍 제어부로 입력시키는 신호 라인,
    상기 테스트 모드 신호를 입력받아 상기 타이밍 제어부로 입력시키는 제 1 반전소자, 및
    상기 제 1 반전소자의 출력을 입력받아 상기 타이밍 제어부로 입력시키는 제 2 반전소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리드/라이트 동작 제어회로.
  10. 제 1 항, 제 2 항 또는 제 3 항 중 어느 한 항에 있어서,
    상기 테스트 모드 신호는 반도체 메모리 장치의 데이터 입출력 핀에 동일한 논리값을 갖는 데이터를 동시에 입력시키는 테스트 모드에 따라 생성된 신호인 것을 특징으로 하는 반도체 메모리 장치의 리드/라이트 동작 제어회로.
  11. 제 2 항에 있어서,
    상기 어드레스 신호는 반도체 메모리 장치 외부에서 입력된 어드레스 신호 중 뱅크 선택과 관련된 일부 어드레스 신호인 것을 특징으로 하는 반도체 메모리 장치의 리드/라이트 동작 제어회로.
  12. 복수개의 뱅크를 구비한 반도체 메모리 장치의 리드/라이트 동작 제어방법으로서,
    외부 명령에 따른 복수개의 제어신호를 디코딩하여 리드 신호 또는 라이트 신호를 생성하는 단계; 및
    상기 리드 신호 또는 상기 라이트 신호의 활성화에 응답하여 상기 복수개의 뱅크를 선택적으로 활성화시키고, 테스트 모드 신호의 활성화에 응답하여 상기 복수개의 뱅크 모두를 시차를 두고 활성화시켜 리드 또는 라이트 동작을 진행하는 단계를 포함하는 반도체 메모리 장치의 리드/라이트 동작 제어방법.
  13. 제 12 항에 있어서,
    상기 복수개의 뱅크를 시차를 두고 활성화시켜 리드 또는 라이트 동작을 진행하는 단계는
    반도체 메모리 장치의 데이터 입출력 핀에 동일한 논리값을 갖는 데이터를 동시에 입력시키는 병렬 테스트 모드에 따라 생성된 상기 테스트 모드 신호가 활성화되면 이루어지는 단계임을 특징으로 하는 반도체 메모리 장치의 리드/라이트 동작 제어방법.
  14. 삭제
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