KR20060027665A - 스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법 - Google Patents

스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법 Download PDF

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Abstract

디코드된 로우 어드레스 신호를 뱅크별로 활성화시키고, 메모리 셀과 연결되어 있는 워드라인을 뱅크별로 활성화시킬 수 있는 스택뱅크 구조를 갖는 반도체 메모리 장치가 개시되어 있다. 반도체 메모리 장치는 메모리 뱅크 그룹들, 및 디코더부를 구비한다. 메모리 뱅크 그룹들은 스택뱅크 아키텍처로 배열된 복수의 메모리 뱅크들로 구성된다. 디코더부는 메모리 뱅크 정보를 갖고 있는 출력 인에이블 신호들의 제어하에 외부 어드레스 신호들에 응답하여 뱅크별로 구분된 디코딩된 로우 어드레스 신호들을 발생시킨다. 따라서, 스택뱅크 구조를 갖는 반도체 메모리 장치는 메모리 셀과 연결되어 있는 워드라인을 뱅크별로 활성화시키므로 전력소모를 줄일 수 있다. 또한, 본 발명에 따른 스택뱅크 구조를 갖는 반도체 메모리 장치는 노이즈에 대해 안정적으로 동작할 수 있다.

Description

스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의 워드라인 구동 방법{SEMICONDUCTOR MEMORY DEVICE WITH STACK BANK ARCHITECTURE AND METHOD FOR DRIVING WORD LINES THEREOF}
도 1은 종래 기술에 따른 스택뱅크 구조를 갖는 DRAM 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1의 DRAM 장치내에 있는 하나의 메모리 뱅크 그룹을 상세히 나타낸 블록도이다.
도 3은 본 발명에 따른 스택뱅크 구조를 갖는 DRAM 장치를 개략적으로 나타낸 블록도이다.
도 4는 도 3의 DRAM 장치 내에 있는 하나의 메모리 뱅크 그룹을 나타내는 블록도이다.
도 5는 도 3의 DRAM 장치 내에 있는 디코더부를 나타내는 블록도이다.
도 6은 도 4에 도시된 메모리 뱅크 그룹의 각 메모리 뱅크 내에 있는 메인 디코더부와 워드라인 구동부를 나타내는 블록도이다.
도 7은 도 5의 디코딩된 로우 어드레스 신호 발생회로에 인가되는 로우 어드레스 출력 인에이블 신호를 발생시키는 출력 인에이블 신호 발생회로를 나타내는 회로도이다.
도 8은 도 5의 디코더부에서 디코딩된 로우 어드레스 신호가 발생되는 과정을 보여주는 타이밍도이다.
도 9a 내지 도 9h는 8 개의 메모리 뱅크(A, B, C, D, E, F, G, H)로 구성된 메모리 뱅크 그룹을 4 개 구비한 512 Mbit DRAM에 대해, 각 메모리 뱅크의 워드라인을 활성화시킬 때, 주변회로에 위치한 디코더부에서 각 뱅크에 이르는 활성화된 신호버스들을 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호설명 *
1100, 1200, 1300, 1400 : 메모리 뱅크 그룹
1110, 1120, 1130, 1140 : 메모리 뱅크
1114, 1124, 1134, 1144 : 워드라인 구동부
1116, 1126, 1136, 1146 : 메인 디코더부
1500 : 디코더부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 디코드된 로우 어드레스 신호를 뱅크별로 활성화시키고, 메모리 셀과 연결되어 있는 워드라인을 뱅크별로 활성화시킬 수 있는 스택뱅크 구조를 갖는 반도체 메모리 장치에 관한 것이다.
프로세서의 동작속도가 점점 높아짐에 따라, 더 높은 액세스 속도를 갖는 반도체 메모리 장치가 필요하게 되었다. 프로세서와 함께 사용되는 메모리 장치의 한 예로 DRAM(Dynamic Random Access Memory)이 있다. DRAM은 개별 메모리 셀들의 어레이(array)로 구성된다. 메모리 어레이는 다수의 로우와 칼럼으로 구성되고, 각 로우와 칼럼의 교차점(intersection)은 메모리 셀 위치 어드레스를 정의한다. 일반적으로, 각 DRAM 메모리 셀은 전하를 저장하기 위한 커패시터와 이 커패시터에 접근하여 전하를 변경하거나 감지하기 위한 트랜지스터로 구성된다. 전하는 데이터 비트의 표현이며, 논리 "1"을 나타내는 고전압이거나 논리 "0"을 나타내는 저전압일 수 있다. 데이터는 라이트 동작 동안 메모리에 저장될 수 있고, 리드 동작 동안 메모리로부터 읽어낼 수 있다.
라이트 동작에서 데이터가 DRAM에 저장되는 동안 커패시터는 충전되고, 뒤따르는 리드 사이클에서 메모리 셀로부터 데이터가 읽혀질 때, 메모리 셀의 논리상태를 추정하기 위해 커패시터에 저장되어 있던 전하의 양이 감지된다. 그러나, 커패시터들은 전하누설을 겪게되고, 일반적인 DRAM은 소위 리프레쉬 동작을 필요로 한다. 리프레쉬 동작 동안 DRAM은 저장된 데이터에 따라 전하를 치환할 수 있다.
일반적으로, 종래의 DRAM에서는 리프레쉬, 리드, 및 라이트 동작은 하나의 로우(row)에 있는 셀들에 대해서 동시에 수행된다. 데이터는 워드라인이라 불리는 로우를 활성화시킴으로써 읽혀진다. 워드라인은 그 로우에 대응하는 모든 메모리 셀들을 어레이의 칼럼들을 정의하는 비트라인에 연결한다. 특별한 워드라인이 활성화되면, 센스앰프는 활성화된 비트/칼럼 라인에 있는 데이터를 검출하고 증폭한다. 메모리 어레이 내에 있는 메모리 셀을 액세스하기 위해, DRAM 동작 시스템은 그 비트에 대응하는 특별한 로우와 칼럼을 선택한다. 센스앰프는 그 메모리 위치에 "1" 이 저장되어 있었는지, 또는 "0"이 저장되어 있었는지를 결정한다.
DRAM의 액세스 속도와 사이클 타임을 개선하기 위한 한 가지 방법은 각 워드라인의 길이와 각 메모리 셀 어레이 당 워드라인의 수를 줄이는 것이다. 즉, 워드라인에 의해 나타나는 커패시턴스 로드(load)를 줄이는 것이다. 이러한 목적을 이루기 위해, DRAM의 메모리 셀들을 "뱅크(banks)"라 불리는 동작 단위들 안에 배치하여 다중 뱅크 구조를 형성하는 기술이 널리 채택되었다. 보통 어드레스 버스들은 "척추 영역"이라 불리는 주변회로 영역에 배열되고, 각 뱅크에서 리드, 라이트, 리프레쉬 동작을 위한 메모리 셀 어드레스들과 데이터를 전달한다.
최근, 소비전력을 줄이기 위해 스택뱅크 구조를 갖는 반도체 메모리 장치가 설계되고 있다. 도 1은 종래 기술에 따른 스택뱅크 구조를 갖는 DRAM(Dynamic Random Access Memory) 장치를 개략적으로 나타낸 블록도이다. 도 1을 참조하면, DRAM 장치는 메모리 뱅크 그룹들(100, 200, 300, 400)과 디코더부(500)를 구비한다. 메모리 뱅크 그룹들(100, 200, 300, 400)은 메모리 뱅크들로 구성된다. 메모리 뱅크 그룹(100)은 메모리 뱅크들(BANK 1A, BANK 1B, BANK 1C, BANK 1D)로 구성되고, 메모리 뱅크 그룹(200)은 메모리 뱅크들(BANK 2A, BANK 2B, BANK 2C, BANK 2D)로 구성되고, 메모리 뱅크 그룹(300)은 메모리 뱅크들(BANK 3A, BANK 3B, BANK 3C, BANK 3D)로 구성되고, 메모리 뱅크 그룹(400)은 메모리 뱅크들(BANK 4A, BANK 4B, BANK 4C, BANK 4D)로 구성된다. 메모리 뱅크 그룹들(100, 200, 300, 400) 각각은 디코딩된 로우 어드레스 신호들(DRAij)에 응답하여 메모리 셀 어레이의 워드라인들을 활성화시킨다.
디코더부(500)는 외부 어드레스 신호들(XRA)에 응답하여 로우 어드레스 신호들(DRAij)을 발생시킨다. 도 1을 참조하면, 디코더부(500)의 출력인 로우 어드레스 신호들(DRAij)은 뱅크별로 구분되어 있지 않고 메모리 뱅크 그룹에 속하는 각 메모리 뱅크들에 전달된다.
도 2는 도 1의 DRAM 장치내에 있는 하나의 메모리 뱅크 그룹을 상세히 나타낸 블록도이다. 도 2를 참조하면, 메모리 뱅크 그룹(100)은 메모리 뱅크들(110, 120, 130, 140)로 구성되고, 각 메모리 뱅크는 메인 디코더부(116, 126, 136, 146), 워드라인 구동부(114, 124, 134, 144), 및 메모리 셀 어레이(112, 122, 132, 142)를 구비한다. 디코딩된 로우 어드레스 신호(DRAij)는 메모리 뱅크(120)(BANK 1B) 내에 있는 메인 디코더부(126)에 인가되고, 이 신호는 또한 메모리 뱅크(110)(BANK 1A) 내에 있는 메인 디코더부(116)에 인가된다. 또한, 디코딩된 로우 어드레스 신호(DRAij)는 메모리 뱅크(140)(BANK 1D) 내에 있는 메인 디코더부(146)에 인가되고, 이 신호는 또한 메모리 뱅크(130)(BANK 1C) 내에 있는 메인 디코더부(136)에 인가된다. 뱅크 정보를 갖고 있는 신호들(PA, PB, PC, PD)은 각 뱅크의 메인 디코더부(116, 126, 136, 146)에 인가되어 워드라인을 활성화시키거나 비활성화시킨다.
도 1과 도 2를 참조하면, 종래의 스택뱅크 구조를 갖는 반도체 메모리 장치는 디코딩된 로우 어드레스 신호(DRAij)가 뱅크별로 구분되어 있지 않기 때문에 모든 메모리 뱅크의 워드라인에 이르는 신호선들이 동시에 활성화된다. 따라서, 불필요한 전력소모가 발생된다. 또한, 도 1에서 알 수 있듯이, 종래의 스택뱅크 구조를 갖는 반도체 메모리 장치는 동일 어드레스에 의해 구동되는 뱅크들, 예를 들면, BANK 1A, BANK 2A, BANK 3A, 및 BANK 4A에 이르는 신호선의 길이가 다르다. 이와 같이 신호선의 길이가 매칭이 되지 않으면, 노이즈가 발생되었을 때 반도체 메모리 장치가 정상적으로 동작하지 않을 수 있다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 디코드된 로우 어드레스 신호를 뱅크별로 활성화시키고, 메모리 셀과 연결되어 있는 워드라인을 뱅크별로 활성화시킬 수 있는 스택뱅크 구조를 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 전력소모를 줄일 수 있는 스택뱅크 구조를 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 노이즈에 대해 안정적으로 동작할 수 있는 스택뱅크 구조를 갖는 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시형태에 따른 반도체 메모리 장치는 메모리 뱅크 그룹들, 및 디코더부를 구비한다.
메모리 뱅크 그룹들은 스택뱅크 아키텍처로 배열된 복수의 메모리 뱅크들로 구성되어 있다. 디코더부는 메모리 뱅크 정보를 갖고 있는 출력 인에이블 신호들의 제어하에 외부 어드레스 신호들에 응답하여 메모리 뱅크별로 구분된 디코딩된 로우 어드레스 신호들을 발생시킨다.
상기 디코더부는 어드레스 버퍼, 프리 디코더부, 및 출력 버퍼부를 구비한다. 어드레스 버퍼는 상기 외부 어드레스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들 각각에 대응하는 로우 어드레스 신호들을 발생시킨다. 프리 디코더부는 상기 로우 어드레스 신호들을 디코딩하여 메모리 뱅크별로 구분된 프리디코딩된 로우 어드레스 신호들을 발생시킨다. 출력 버퍼부는 상기 출력 인에이블 신호들에 응답하여 상기 프리디코딩된 로우 어드레스 신호들을 메모리 뱅크별로 선택적으로 인에이블시키고 디코딩된 로우 어드레스 신호들을 발생시킨다.
상기 메모리 뱅크들 각각은 메모리 셀 어레이, 메인 디코더부, 및 워드라인 구동부를 구비한다. 메인 디코더부는 상기 메모리 뱅크별로 구분된 디코딩된 로우 어드레스 신호들에 응답하여 워드라인 인에이블 신호들과 워드라인 부스팅 신호들을 발생시킨다. 워드라인 구동부는 상기 워드라인 인에이블 신호들과 상기 워드라인 부스팅 신호들에 응답하여 상기 메모리 셀 어레이의 워드라인들을 메모리 뱅크별로 활성화시킨다.
상기 메모리 뱅크 그룹들 중 어느 하나의 메모리 뱅크 그룹의 안에 있는 메모리 뱅크들은 각각 나머지 메모리 뱅크 그룹들 안에 있는 하나의 메모리 뱅크와 동일한 디코딩된 로우 어드레스 신호에 의해 구동된다.
상기 메모리 뱅크 그룹들 각각의 안에 있는 메모리 뱅크들은 2 열로 배열되어 있고, 상기 메인 디코더부는 제 1열의 메모리 뱅크와 제 2 열의 메모리 뱅크의 인접 영역에 배치될 수 있다.
상기 디코더부는 상기 메모리 뱅크 그룹들 사이에 형성된 영역에 배치되는 것이 바람직하다.
상기 출력 인에이블 신호들은 로우 어드레스 스트로브 신호에 응답하여 메모리 뱅크별로 구분되어 발생될 수 있다.
본 발명의 제 2 실시형태에 따른 반도체 메모리 장치는 본 발명의 제 1 실시형태에 따른 반도체 메모리 장치에 상기 로우 어드레스 스트로브 신호에 응답하여 메모리 뱅크별로 구분되어 발생되는 출력 인에이블 신호를 발생시키는 출력 인에이블 신호 발생회로를 더 구비한다.
상기 출력 인에이블 신호 발생회로는 뱅크 선택신호 발생회로, 및 펄스폭 조절부를 구비한다. 뱅크 선택신호 발생회로는 뱅크 어드레스 신호에 응답하여 메모리 뱅크별로 구분되어 발생되고 로우 어드레스 스트로브 신호에 의해 활성화될 수 있다. 펄스폭 조절부는 상기 뱅크 선택신호들의 펄스 폭을 증가시키고 상기 출력 인에이블 신호들을 발생시킨다.
본 발명에 따른 스택뱅크 구조를 갖는 반도체 메모리 장치의 워드라인 구동방법은 메모리 뱅크 정보를 갖고 있는 출력 인에이블 신호들의 제어하에 외부 어드레스 신호들에 응답하여 뱅크별로 구분된 디코딩된 로우 어드레스 신호들을 발생시키는 단계; 메모리 뱅크들 각각에 대해 구분된 디코딩된 로우 어드레스 신호들에 응답하여 워드라인 인에이블 신호들과 워드라인 부스팅 신호들을 발생시키는 단계; 및 상기 메모리 뱅크들 각각의 안에 배치된 메모리 셀 어레이의 워드라인들을 활성화시키는 단계를 구비한다.
상기 디코딩된 로우 어드레스 신호들을 발생시키는 단계는 상기 외부 어드레 스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들 각각에 대응하는 로우 어드레스 신호들을 발생시키는 단계; 상기 로우 어드레스 신호들에 대해 논리연산을 수행하고 뱅크별로 구분된 프리디코딩된 로우 어드레스 신호들을 발생시키는 단계; 및 상기 출력 인에이블 신호들에 응답하여 상기 프리디코딩된 로우 어드레스 신호들을 뱅크별로 선택적으로 인에이블시키고 디코딩된 로우 어드레스 신호들을 발생시키는 단계를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 본 발명에 따른 스택뱅크 구조를 갖는 DRAM 장치를 개략적으로 나타낸 블록도로서, 4 개의 메모리 뱅크 그룹을 구비한 DRAM 장치에 대해 도시하고 있다. 도 3을 참조하면, DRAM 장치는 메모리 뱅크 그룹들(1100, 1200, 1300, 1400)과 디코더부(1500)를 구비한다. 메모리 뱅크 그룹들(1100, 1200, 1300, 1400)은 메모리 뱅크들로 구성된다. 메모리 뱅크 그룹(1100)은 메모리 뱅크들(BANK 1A, BANK 1B, BANK 1C, BANK 1D)로 구성되고, 메모리 뱅크 그룹(1200)은 메모리 뱅크들(BANK 2A, BANK 2B, BANK 2C, BANK 2D)로 구성되고, 메모리 뱅크 그룹(1300)은 메모리 뱅크들(BANK 3A, BANK 3B, BANK 3C, BANK 3D)로 구성되고, 메모리 뱅크 그룹(1400)은 메모리 뱅크들(BANK 4A, BANK 4B, BANK 4C, BANK 4D)로 구성된다.
메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 각각은 메모리 뱅크들 각각에 대해 구분된 디코딩된 로우 어드레스 신호들(DRAij_A, DRAij_B, DRAij_C, DRAij_D)에 응답하여 메모리 셀 어레이의 워드라인들을 뱅크별로 활성화시킨다.
디코더부(1500)는 메모리 뱅크 정보를 갖고 있는 출력 인에이블 신호들 (DRAEN_A, DRAEN_B, DRAEN_C, DRAEN_D)의 제어하에 외부 어드레스 신호들(XRA)에 응답하여 메모리 뱅크별로 구분된 디코딩된 로우 어드레스 신호들(DRAij_A, DRAij_B, DRAij_C, DRAij_D)을 발생시킨다. 도 3을 참조하면, 메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 내에 있는 메모리 뱅크들(BANK 1A, BANK 2A, BANK 3A, BANK 4A)은 동일한 디코딩된 로우 어드레스 신호(DRAij_A)가 인가되고, 메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 내에 있는 메모리 뱅크들(BANK 1B, BANK 2B, BANK 3B, BANK 4B)은 동일한 디코딩된 로우 어드레스 신호(DRAij_B)가 인가되고, 메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 내에 있는 메모리 뱅크들(BANK 1C, BANK 2C, BANK 3C, BANK 4C)은 동일한 디코딩된 로우 어드레스 신호(DRAij_C)가 인가되고, 메모리 뱅크 그룹들 내에 있는 메모리 뱅크들(BANK 1D, BANK 2D, BANK 3D, BANK 4D)은 동일한 디코딩된 로우 어드레스 신호(DRAij_D)가 인가된다.
도 4는 도 3의 DRAM 장치 내에 있는 하나의 메모리 뱅크 그룹을 나타내는 블록도이다. 도 4를 참조하면, 메모리 뱅크 그룹(1100)은 메모리 뱅크들(1110, 1120, 1130, 1140)로 구성되고, 각 메모리 뱅크는 메인 디코더부(1116, 1126, 1136, 1146), 워드라인 구동부(1114, 1124, 1134, 1144), 및 메모리 셀 어레이(1112, 1122, 1132, 1142)를 구비한다. 디코딩된 로우 어드레스 신호(DRAij_A)는 메모리 뱅크(1110)(BANK 1A) 내에 있는 메인 디코더부(1116)에 인가되고, 디코딩된 로우 어드레스 신호(DRAij_B)는 메모리 뱅크(1120)(BANK 1B) 내에 있는 메인 디코더부(1126)에 인가되고, 디코딩된 로우 어드레스 신호(DRAij_C)는 메모리 뱅크(1130)(BANK 1C) 내에 있는 메인 디코더부(1136)에 인가되고, 디코딩된 로우 어드 레스 신호(DRAij_D)는 메모리 뱅크(1140)(BANK 1D) 내에 있는 메인 디코더부(1146)에 인가된다.
도 5는 도 3의 DRAM 장치 내에 있는 디코더부를 나타내는 블록도이다.
도 5를 참조하면, 디코더부(1500)는 어드레스 버퍼(1510), 프리 디코더부(1520), 및 출력 버퍼부(1530)를 구비한다. 프리 디코더부(1520)는 프리 디코더들(1521, 1522, 1523, 1524)로 구성되고, 출력 버퍼부(1530)는 출력 버퍼부들(1531, 1532, 1533, 1534)로 구성된다. 어드레스 버퍼(1510)는 외부 어드레스 신호들(XRA)을 수신하여 래치하고 외부 어드레스 신호들(XRA) 각각에 대응하는 로우 어드레스 신호들(RA/RAB)을 발생시킨다. 프리 디코더부(1520)는 로우 어드레스 신호들(RA/RAB)에 대해 논리연산을 수행하고 뱅크별로 구분된 프리디코딩된 로우 어드레스 신호들(RAij)을 발생시킨다. 실제로, 프리 디코더부(1520)의 출력신호들은 수개의 비트씩 나누어져서 출력된다. 예를 들면, 프리 디코더(1521)의 출력은 RA234<0:7>, 프리 디코더(1522)의 출력은 RA56<0:3>, 프리 디코더(1523)의 출력은 RA78<0:3>, 프리 디코더(1524)의 출력은 RA910<0:3> 등으로 나타낼 수 있다. 출력 버퍼부(1530)는 출력 인에이블 신호들(DRAEN_A, DRAEN_B, DRAEN_C, DRAEN_D)에 응답하여 프리디코딩된 로우 어드레스 신호들(RAij)을 수신하고 뱅크별로 선택적으로 인에이블시키고 디코딩된 로우 어드레스 신호들(DRAij_A, DRAij_B, DRAij_C, DRAij_D)을 발생시킨다.
도 6은 도 4에 도시된 메모리 뱅크 그룹의 각 메모리 뱅크 내에 있는 메인 디코더부와 워드라인 구동부를 나타내는 블록도이다.
도 6을 참조하면, 메인 디코더부(1116)는 메인 디코더들(1116-1, 1116-2, 1116-3, 1116-4)을 구비한다. 메인 디코더(1116-1)는 디코딩된 로우 어드레스 신호(DRAij_A)를 수신하고 워드라인 인에이블 신호(NWE_A)와 워드라인 부스팅 신호(PXI_A)를 발생시킨다. 메인 디코더(1116-2)는 디코딩된 로우 어드레스 신호(DRAij_B)를 수신하고 워드라인 인에이블 신호(NWE_B)와 워드라인 부스팅 신호(PXI_B)를 발생시킨다. 메인 디코더(1116-3)는 디코딩된 로우 어드레스 신호(DRAij_C)를 수신하고 워드라인 인에이블 신호(NWE_C)와 워드라인 부스팅 신호(PXI_C)를 발생시킨다. 메인 디코더(1116-4)는 디코딩된 로우 어드레스 신호(DRAij_D)를 수신하고 워드라인 인에이블 신호(NWE_D)와 워드라인 부스팅 신호(PXI_D)를 발생시킨다. 워드라인 구동부(1114)는 워드라인 드라이버들(1114-1, 1114-2, 1114-3, 1114-4)을 구비한다. 워드라인 드라이버(1114-1)는 워드라인 인에이블 신호(NWE_A)와 워드라인 부스팅 신호(PXI_A)에 응답하여 메모리 뱅크(BANK_A)의 n 번째 워드라인 제어신호(WLn_A)를 발생시킨다. 워드라인 드라이버(1114-2)는 워드라인 인에이블 신호(NWE_B)와 워드라인 부스팅 신호(PXI_B)에 응답하여 메모리 뱅크(BANK_B)의 n 번째 워드라인 제어신호(WLn_B)를 발생시킨다. 워드라인 드라이버(1114-3)는 워드라인 인에이블 신호(NWE_C)와 워드라인 부스팅 신호(PXI_C)에 응답하여 메모리 뱅크(BANK_C)의 n 번째 워드라인 제어신호(WLn_C)를 발생시킨다. 워드라인 드라이버(1114-4)는 워드라인 인에이블 신호(NWE_D)와 워드라인 부스팅 신호(PXI_D)에 응답하여 메모리 뱅크(BANK_D)의 n 번째 워드라인 제어신호(WLn_D)를 발생시킨다.
도 7은 도 5의 디코딩된 로우 어드레스 신호 발생회로에 인가되는 로우 어드레스 출력 인에이블 신호를 발생시키는 출력 인에이블 신호 발생회로를 나타내는 회로도이다.
도 7을 참조하면, 출력 인에이블 신호 발생회로는 뱅크 선택신호 발생회로(1700) 및 펄스폭 조절부(1800)를 구비한다. 뱅크 선택신호 발생회로(1700)는 로우 어드레스 스트로브 신호(Row Address Strobe; RAS)와 뱅크 어드레스 신호(BA0, BA1)에 응답하여 메모리 뱅크에 대한 정보를 갖고 있는 숏 펄스(short pulse) 형태의 뱅크 선택신호들(DRASP_A, DRASP_B, DRASP_C, DRASP_D)을 발생시킨다. 뱅크 선택신호들(DRASP_A, DRASP_B, DRASP_C, DRASP_D)은 뱅크 어드레스 신호(BA0, BA1)에 응답하여 메모리 뱅크별로 구분되어 발생되고, RAS 신호에 의해 활성화된다. 펄스폭 조절부(1800)는 뱅크 선택신호들(DRASP_A, DRASP_B, DRASP_C, DRASP_D)을 수신하고 펄스의 폭을 증가시키고 출력 인에이블 신호들(DRAEN_A, DRAEN_B, DRAEN_C, DRAEN_D)을 발생시킨다.
펄스폭 조절부(1800)는 펄스폭 조절회로들(1810, 1820, 1830, 1840)을 구비한다. 펄스폭 조절회로(1810)는 뱅크 선택신호(DRASP_A)에 응답하여 펄스의 폭을 증가시키고 출력 인에이블 신호(DRAEN_A)를 발생시킨다. 펄스폭 조절회로(1820)는 뱅크 선택신호(DRASP_B)에 응답하여 펄스의 폭을 증가시키고 출력 인에이블 신호(DRAEN_B)를 발생시킨다. 펄스폭 조절회로(1830)는 뱅크 선택신호(DRASP_C)에 응답하여 펄스의 폭을 증가시키고 출력 인에이블 신호(DRAEN_C)를 발생시킨다. 펄스폭 조절회로(1840)는 뱅크 선택신호(DRASP_D)에 응답하여 펄스의 폭을 증가시키고 출 력 인에이블 신호(DRAEN_D)를 발생시킨다.
펄스폭 조절회로(1810)는 인버터들(1811, 1812)로 구성된 지연회로, NOR 게이트(1813), 및 인버터(1814)를 구비한다. 지연회로는 뱅크 선택신호(DRASP_A)를 소정시간 지연시키고 지연된 뱅크 선택신호(DDRASP_A)를 발생시킨다. NOR 게이트(1813)와 인버터(1814)는 OR 게이트의 기능을 하고, 뱅크 선택신호(DRASP_A)와 지연된 뱅크 선택신호(DDRASP_A)에 대해 논리합 연산을 수행하고 출력 인에이블 신호(DRAEN_A)를 출력한다. 펄스폭 조절회로들(1820, 1830, 1840)은 입력되는 신호와 출력되는 신호만 다르고, 펄스폭 조절회로(1810)와 동일한 회로구성을 갖고 동일하게 동작한다.
도 8은 도 5의 디코더부에서 디코딩된 로우 어드레스 신호가 발생되는 과정을 보여주는 타이밍도이다. 도 8을 참조하면, 뱅크 선택신호(DRASP_A)와 지연된 뱅크 선택신호(DDRASP_A)에 대해 논리합 연산을 수행하면 폭이 넓어진 출력 인에이블 신호(DRAEN_A)가 출력된다. 출력 인에이블 신호(DRAEN_A)가 "하이" 레벨(LE1)을 유지하고 있으므로, 프리디코딩된 로우 어드레스 신호(RAij)는 "하이" 상태인 디코딩된 로우 어드레스 신호(DRAij_A)로 출력된다.
이하, 도 4 내지 도 8을 참조하여 본 발명에 따른 스택뱅크 구조를 갖는 반도체 메모리 장치의 동작을 설명한다.
도 3을 참조하면, 디코더부(1500)는 외부 어드레스(XRA)를 수신하고, 메모리 뱅크별로 구분된 디코딩된 로우 어드레스 신호들(DRAij_A, DRAij_B, DRAij_C, DRAij_D)을 발생시킨다. 로우 어드레스 신호(DRAij_A)가 인에이블되면, 이 신호를 지니는 어드레스 버스만 활성화되고, 나머지 어드레스 버스는 활성화가 되지 않는다.
로우 어드레스 신호(DRAij_A)가 인에이블되면, 4 개의 메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 내에 있는 메모리 뱅크들(BANK 1A, BANK 2A, BANK 3A, BANK 4A)(1110, 1210, 1310, 1410) 내에 있는 워드라인들이 활성화된다. 로우 어드레스 신호(DRAij_B)가 인에이블되면, 4 개의 메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 내에 있는 메모리 뱅크들(BANK 1B, BANK 2B, BANK 3B, BANK 4B)(1120, 1220, 1320, 1420) 내에 있는 워드라인들이 활성화된다. 로우 어드레스 신호(DRAij_C)가 인에이블되면, 4 개의 메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 내에 있는 메모리 뱅크들(BANK 1C, BANK 2C, BANK 3C, BANK 4C)(1130, 1230, 1330, 1430) 내에 있는 워드라인들이 활성화된다. 로우 어드레스 신호(DRAij_D)가 인에이블되면, 4 개의 메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 내에 있는 메모리 뱅크들(BANK 1D, BANK 2D, BANK 3D, BANK 4D)(1110, 1210, 1310, 1410) 내에 있는 워드라인들이 활성화된다.
메모리 셀 어레이에 저장하려고 하는 데이터가 4 바이트의 데이터인 경우, 로우 어드레스 신호(DRAij_A)가 인에이블되면, 1 바이트는 메모리 뱅크 그룹(1100) 내에 있는 메모리 뱅크 (BANK 1A)(1110)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1200) 내에 있는 메모리 뱅크 (BANK 2A)(1210)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1300) 내에 있는 메모리 뱅크 (BANK 3A)(1310)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1400) 내에 있는 메모리 뱅크 (BANK 4A)(1410)에 저장할 수 있다.
로우 어드레스 신호(DRAij_B)가 인에이블되면, 예를 들어, 메모리 셀 어레이에 저장하려고 하는 데이터가 4 바이트의 데이터인 경우, 1 바이트는 메모리 뱅크 그룹(1100) 내에 있는 메모리 뱅크 (BANK 1B)(1120)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1200) 내에 있는 메모리 뱅크 (BANK 2B)(1220)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1300) 내에 있는 메모리 뱅크 (BANK 3B)(1320)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1400) 내에 있는 메모리 뱅크 (BANK 4B)(1420)에 저장할 수 있다.
메모리 셀 어레이에 저장하려고 하는 데이터가 4 바이트의 데이터인 경우, 로우 어드레스 신호(DRAij_C)가 인에이블되면, 1 바이트는 메모리 뱅크 그룹(1100) 내에 있는 메모리 뱅크(BANK 1C)(1130)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1200) 내에 있는 메모리 뱅크(BANK 2C)(1230)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1300) 내에 있는 메모리 뱅크(BANK 3C)(1330)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1400) 내에 있는 메모리 뱅크(BANK 4C)(1430)에 저장할 수 있다.
메모리 셀 어레이에 저장하려고 하는 데이터가 4 바이트의 데이터인 경우, 로우 어드레스 신호(DRAij_D)가 인에이블되면, 1 바이트는 메모리 뱅크 그룹(1100) 내에 있는 메모리 뱅크(BANK 1D)(1140)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1200) 내에 있는 메모리 뱅크(BANK 2D)(1240)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1300) 내에 있는 메모리 뱅크(BANK 3D)(1340)에 저장하고, 1 바이트는 메모리 뱅크 그룹(1400) 내에 있는 메모리 뱅크(BANK 4D)(1440)에 저장할 수 있다.
도 4를 참조하면, 메인 디코더부(1116, 1126, 1136, 1146)와 워드라인 구동 부(1114, 1124, 1134, 1144)는 메모리 뱅크들이 마주보는 면 근처에 배치되어 있음을 알 수 있다. 즉, 메모리 뱅크(1110)와 메모리 뱅크(1120)가 서로 마주보는 면 가까이에 메인 디코더부들(1116, 1126)과 워드라인 구동부들(1114, 1124)이 배치되어 있고, 메모리 뱅크(1130)와 메모리 뱅크(1140)가 서로 마주보는 면 가까이에 메인 디코더부들(1136, 1146)과 워드라인 구동부들(1134, 1144)이 배치되어 있다. 도 3에 도시된 다른 메모리 뱅크 그룹들(1200, 1300, 1400)에 대해서도, 메인 디코더부와 워드라인 구동부는 메모리 뱅크들이 마주보는 면 근처에 배치된다.
도 5의 디코더부(1500)를 참조하면, 외부 어드레스 신호(XRA)는 어드레스 버퍼(1510)에 의해 래치되고 로우 어드레스 신호(RA/RAB)로 변환된고, 로우 어드레스 신호(RA/RAB)는 프리 디코더부(1520)에 의해 프리디코딩된 로우 어드레스 신호들(RAij)로 변환된다. 출력 버퍼부(1530)는 의해 출력 인에이블 신호들(DRAEN_A, DRAEN_B, DRAEN_C, DRAEN_D)의 제어하에 프리디코딩된 로우 어드레스 신호들(RAij)을 메모리 뱅크별로 선택적으로 인에이블시키고, 디코딩된 로우 어드레스 신호들(DRAij_A, DRAij_B, DRAij_C, DRAij_D)을 발생시킨다. 따라서, 디코더부(1500)의 출력인 디코딩된 로우 어드레스 신호들은 메모리 뱅크별로 구분이 되어 있다.
도 6을 참조하면, 메인 디코더부(1116)는 메모리 뱅크별로 구분이 된 디코딩된 로우 어드레스 신호들(DRAij_A, DRAij_B, DRAij_C, DRAij_D)을 수신하고, 워드라인 제어신호들(WLn_A, WLn_B, WLn_C, WLn_D)을 발생시키고, 각 메모리 뱅크의 워드라인들을 구동한다. 예를 들어, 로우 어드레스 신호(DRAij_A)가 인에이블되어 있으면, 워드라인 제어신호(WLn_A)가 인에이블되고, 워드라인 드라이버(1114-1)에 연 결된 워드라인이 활성화된다. 마찬가지로, 로우 어드레스 신호(DRAij_B)가 인에이블되어 있으면, 워드라인 제어신호(WLn_B)가 인에이블되고, 워드라인 드라이버(1114-2)에 연결된 워드라인이 활성화된다. 로우 어드레스 신호(DRAij_C)가 인에이블되어 있으면, 워드라인 제어신호(WLn_C)가 인에이블되고, 워드라인 드라이버(1114-3)에 연결된 워드라인이 활성화된다. 로우 어드레스 신호(DRAij_D)가 인에이블되어 있으면, 워드라인 제어신호(WLn_D)가 인에이블되고, 워드라인 드라이버(1114-4)에 연결된 워드라인이 활성화된다.
워드라인 제어신호(WLn_A)가 인에이블되었을 때, 도 3에 있는 메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 내에 있는 메모리 뱅크들(BANK 1A, BANK 2A, BANK 3A, BANK 4A)에 속한 워드라인들이 동시에 활성화된다. 마찬가지로, 워드라인 제어신호(WLn_B)가 인에이블되었을 때, 도 3에 있는 메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 내에 있는 메모리 뱅크들(BANK 1B, BANK 2B, BANK 3B, BANK 4B)에 속한 워드라인들이 동시에 활성화된다. 워드라인 제어신호(WLn_C)가 인에이블되었을 때, 도 3에 있는 메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 내에 있는 메모리 뱅크들(BANK 1C, BANK 2C, BANK 3C, BANK 4C)에 속한 워드라인들이 동시에 활성화되고, 워드라인 제어신호(WLn_D)가 인에이블되었을 때, 도 3에 있는 메모리 뱅크 그룹들(1100, 1200, 1300, 1400) 내에 있는 메모리 뱅크들(BANK 1D, BANK 2D, BANK 3D, BANK 4D)에 속한 워드라인들이 동시에 활성화된다.
도 7을 참조하면, 출력 인에이블 신호들(DRAEN_A, DRAEN_B, DRAEN_C, DRAEN_D)은 RAS 신호와 뱅크 어드레스 신호들(BA0, BA1)을 이용하여 발생된다. 뱅 크선택신호 발생회로(1700)는 뱅크 어드레스 신호들(BA0, BA1)과 RAS 신호를 수신하고, 메모리 뱅크에 대한 정보를 갖고 있는 일정한 펄스 폭을 갖는 숏 펄스(short pulse) 형태의 뱅크 선택신호들(DRASP_A, DRASP_B, DRASP_C, DRASP_D)을 발생시킨다. 뱅크 선택신호들(DRASP_A, DRASP_B, DRASP_C, DRASP_D)은 뱅크 어드레스 신호들(BA0, BA1)에 응답하여 메모리 뱅크별로 구분되어 발생되고 로우 어드레스 스트로브 신호(RAS)에 의해 활성화된다. 펄스폭 조절부(1800)는 숏 펄스 형태의 뱅크 선택신호들(DRASP_A, DRASP_B, DRASP_C, DRASP_D)을 수신하고, 이 신호들의 펄스 폭을 증가시키는 기능을 한다. 펄스폭 조절부(1800)는 하나의 메모리 뱅크 그룹 내에 있는 메모리 뱅크의 수만큼 필요하다. 도 8을 참조하면, 출력 인에이블 신호(DRAEN_A)가 "하이" 레벨(LE1)을 유지하고 있을 때, 프리디코딩된 로우 어드레스 신호(RAij_A)는 "하이" 상태인 디코딩된 로우 어드레스 신호(DRAij_A)로 출력된다.
상기에서는 메모리 뱅크를 4 개 갖는 4 개의 메모리 뱅크 그룹을 구비한 반도체 메모리 장치에 대해 기술했지만, 본 발명은 임의의 수의 메모리 뱅크를 갖는 임의의 수의 메모리 뱅크 그룹을 구비한 반도체 메모리 장치에 적용할 수 있다.
도 9a 내지 도 9h는 8 개의 메모리 뱅크(A, B, C, D, E, F, G, H)로 구성된 4 개의 메모리 뱅크 그룹들(MBG1, MBG2, MBG3, MBG4)을 구비한 512 Mbit DRAM에 대해, 각 메모리 뱅크의 워드라인을 활성화시킬 때, 주변회로에 위치한 디코더부에서 각 뱅크에 이르는 활성화된 신호버스들을 나타내는 그래프이다. 메모리 뱅크 그룹이 8 개의 메모리 뱅크로 구성된 반도체 메모리 장치는 도 3에 도시된 반도체 메모리 장치와는 달리, 뱅크 선택신호 발생회로(1700)(도 7에 도시됨)에 인가되는 뱅크 어드레스 신호가 3 비트의 신호이어야 한다. 예를 들면, 뱅크 어드레스 신호는 BA0, BA1, 및 BA2이고, 뱅크 선택신호 발생회로(1700)에 의해 발생된 뱅크 선택신호들은 DRASP_A, DRASP_B, DRASP_C, DRASP_D, DRASP_E, DRASP_F, DRASP_G, 및 DRASP_H일 수 있다. 그리고, 출력 인에이블 신호들은 DRAEN_A, DRAEN_B, DRAEN_C, DRAEN_D, DRAEN_E, DRAEN_F, DRAEN_G, DRAEN_H일 수 있다. 도 9a 내지 도 9h에서, 메인디코더들(MD_A, MD_B, MD_C, MD_D, MD_E, MD_F, MD_G, MD_H)을 편의상 메모리 뱅크들(A, B, C, D, E, F, G, H)의 바깥 부분에 나타내었다. 도 9a는 뱅크(A)를 액세스하는 경우에 대해서, 도 9b는 뱅크(B)를 액세스하는 경우에 대해서, 도 9c는 뱅크(C)를 액세스하는 경우에 대해서, 도 9d는 뱅크(D)를 액세스하는 경우에 대해서, 각각 활성화된 신호버스들(BUS_A, BUS_B, BUS_C, BUS_D)을 나타내고 있다. 또한, 도 9e는 뱅크(E)를 액세스하는 경우에 대해서, 도 9f는 뱅크(F)를 액세스하는 경우에 대해서, 도 9g는 뱅크(G)를 액세스하는 경우에 대해서, 도 9h는 뱅크(H)를 액세스하는 경우에 대해서, 각각 활성화된 신호버스들(BUS_E, BUS_F, BUS_G, BUS_H)을 나타내고 있다. 설명의 편의를 위해, 도 9a 내지 도 9b에는 활성화된 신호버스만 도시하였지만, 실제로 반도체 메모리 칩(9000) 내에는 모든 버스들(BUS_A, BUS_B, BUS_C, BUS_D, BUS_E, BUS_F, BUS_G, BUS_H)이 존재한다.
도 9a를 참조하면, 뱅크(A)를 액세스하는 경우, 디코더부(9100)의 출력인 디코딩된 로우 어드레스 신호(DRAij_A)는 활성화된 신호버스(BUS_A)를 통해 메모리 뱅크들(A들)에 전달된다. 메인 디코더들(MD_A)과 워드라인 구동회로들(미도시)은 디코딩된 로우 어드레스 신호(DRAij_A)에 응답하여 워드라인 구동신호(WLn_A)를 발 생시키고 이 신호에 대응하는 워드라인들을 구동한다.
도 9b를 참조하면, 뱅크(B)를 액세스하는 경우, 디코더부(9100)의 출력인 디코딩된 로우 어드레스 신호(DRAij_B)는 활성화된 신호버스(BUS_B)를 통해 메모리 뱅크들(B들)에 전달된다. 메인 디코더들(MD_B)과 워드라인 구동회로들(미도시)은 디코딩된 로우 어드레스 신호(DRAij_B)에 응답하여 워드라인 구동신호(WLn_B)를 발생시키고 이 신호에 대응하는 워드라인들을 구동한다.
도 9c를 참조하면, 뱅크(C)를 액세스하는 경우, 디코더부(9100)의 출력인 디코딩된 로우 어드레스 신호(DRAij_C)는 활성화된 신호버스(BUS_C)를 통해 메모리 뱅크들(C들)에 전달된다. 메인 디코더들(MD_C)과 워드라인 구동회로들(미도시)은 디코딩된 로우 어드레스 신호(DRAij_C)에 응답하여 워드라인 구동신호(WLn_C)를 발생시키고 이 신호에 대응하는 워드라인들을 구동한다.
도 9d를 참조하면, 뱅크(D)를 액세스하는 경우, 디코더부(9100)의 출력인 디코딩된 로우 어드레스 신호(DRAij_D)는 활성화된 신호버스(BUS_D)를 통해 메모리 뱅크들(D들)에 전달된다. 메인 디코더들(MD_D)과 워드라인 구동회로들(미도시)은 디코딩된 로우 어드레스 신호(DRAij_D)에 응답하여 워드라인 구동신호(WLn_D)를 발생시키고 이 신호에 대응하는 워드라인들을 구동한다.
도 9e를 참조하면, 뱅크(E)를 액세스하는 경우, 디코더부(9100)의 출력인 디코딩된 로우 어드레스 신호(DRAij_E)는 활성화된 신호버스(BUS_E)를 통해 메모리 뱅크들(E들)에 전달된다. 메인 디코더들(MD_E)과 워드라인 구동회로들(미도시)은 디코딩된 로우 어드레스 신호(DRAij_E)에 응답하여 워드라인 구동신호(WLn_E)를 발 생시키고 이 신호에 대응하는 워드라인들을 구동한다.
도 9f를 참조하면, 뱅크(F)를 액세스하는 경우, 디코더부(9100)의 출력인 디코딩된 로우 어드레스 신호(DRAij_F)는 활성화된 신호버스(BUS_F)를 통해 메모리 뱅크들(F들)에 전달된다. 메인 디코더들(MD_F)과 워드라인 구동회로들(미도시)은 디코딩된 로우 어드레스 신호(DRAij_F)에 응답하여 워드라인 구동신호(WLn_F)를 발생시키고 이 신호에 대응하는 워드라인들을 구동한다.
도 9g를 참조하면, 뱅크(G)를 액세스하는 경우, 디코더부(9100)의 출력인 디코딩된 로우 어드레스 신호(DRAij_G)는 활성화된 신호버스(BUS_G)를 통해 메모리 뱅크들(G들)에 전달된다. 메인 디코더들(MD_G)과 워드라인 구동회로들(미도시)은 디코딩된 로우 어드레스 신호(DRAij_G)에 응답하여 워드라인 구동신호(WLn_G)를 발생시키고 이 신호에 대응하는 워드라인들을 구동한다.
도 9h를 참조하면, 뱅크(H)를 액세스하는 경우, 디코더부(9100)의 출력인 디코딩된 로우 어드레스 신호(DRAij_H)는 활성화된 신호버스(BUS_H)를 통해 메모리 뱅크들(H들)에 전달된다. 메인 디코더들(MD_H)과 워드라인 구동회로들(미도시)은 디코딩된 로우 어드레스 신호(DRAij_H)에 응답하여 워드라인 구동신호(WLn_H)를 발생시키고 이 신호에 대응하는 워드라인들을 구동한다.
도 9a 내지 도 9h에서 알 수 있듯이, 메모리 뱅크 그룹들(MBG1, MBG2, MBG3, MBG4)에 속하는 동일한 어드레스 신호(BUS_A, BUS_B, BUS_C, BUS_D, BUS_E, BUS_F, BUS_G, 또는 BUS_H) 에 응답하여 동작하는 뱅크들(A들, B들, C들, D들, E들, F들, G들, 또는 H들)에 이르는 경로는 각 메모리 뱅크 그룹에 대해 거의 동일하다. 그러 므로, 메모리 뱅크 그룹들간의 신호전달 상의 미스매치를 작게 할 수 있으며, 뱅크 그룹들간의 신호의 스큐가 적어서 반도체 메모리 장치가 오동작할 가능성이 적고 노이즈 면역성이 커지게 된다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 스택뱅크 구조를 갖는 반도체 메모리 장치는 디코드된 로우 어드레스 신호를 뱅크별로 활성화시키고, 메모리 셀과 연결되어 있는 워드라인을 뱅크별로 활성화시키므로 게이트 로딩과 라인 로딩이 줄어들고 전력소모를 줄일 수 있다. 또한, 본 발명에 따른 스택뱅크 구조를 갖는 반도체 메모리 장치는 디코더부에서 각 메모리 뱅크 그룹의 메모리 뱅크에 이르는 신호 경로의 길이가 거의 동일하므로, 신호의 스큐가 적고 노이즈에 대해 안정적으로 동작할 수 있다.

Claims (24)

  1. 스택뱅크 아키텍처로 배열된 복수의 메모리 뱅크들로 구성된 복수의 메모리 뱅크 그룹들; 및
    메모리 뱅크 정보를 갖고 있는 출력 인에이블 신호들의 제어하에 외부 어드레스 신호들에 응답하여 메모리 뱅크별로 구분된 디코딩된 로우 어드레스 신호들을 발생시키는 디코더부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 디코더부는
    상기 외부 어드레스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들 각각에 대응하는 로우 어드레스 신호들을 발생시키는 어드레스 버퍼;
    상기 로우 어드레스 신호들을 디코딩하여 메모리 뱅크별로 구분된 프리디코딩된 로우 어드레스 신호들을 발생시키는 프리 디코더부; 및
    상기 출력 인에이블 신호들에 응답하여 상기 프리디코딩된 로우 어드레스 신호들을 메모리 뱅크별로 선택적으로 인에이블시키고 디코딩된 로우 어드레스 신호들을 발생시키는 출력 버퍼부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 메모리 뱅크들 각각은
    메모리 셀 어레이;
    상기 메모리 뱅크별로 구분된 디코딩된 로우 어드레스 신호들에 응답하여 워 드라인 인에이블 신호들과 워드라인 부스팅 신호들을 발생시키는 메인 디코더부; 및
    상기 워드라인 인에이블 신호들과 상기 워드라인 부스팅 신호들에 응답하여 상기 메모리 셀 어레이의 워드라인들을 메모리 뱅크별로 활성화시키는 워드라인 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 뱅크 그룹들 중 어느 하나의 메모리 뱅크 그룹의 안에 있는 메모리 뱅크들은 각각 나머지 메모리 뱅크 그룹들 안에 있는 하나의 메모리 뱅크와 동일한 디코딩된 로우 어드레스 신호에 의해 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 메모리 뱅크 그룹들 각각의 안에 있는 메모리 뱅크들은 2 열로 배열되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 메인 디코더부는 제 1열의 메모리 뱅크와 제 2 열의 메모리 뱅크의 인접 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 디코더부로부터 상기 복수의 메모리 뱅크 그룹들 내에 있는 메모리 뱅 크들 중 동일한 디코딩된 로우 어드레스 신호에 의해 구동되는 메모리 뱅크들 각각에 이르는 신호 경로의 길이는 거의 동일한 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 디코더부는
    상기 메모리 뱅크 그룹들 사이에 형성된 영역에 배치된 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 출력 인에이블 신호들은
    로우 어드레스 스트로브 신호와 뱅크 어드레스 신호에 응답하여 메모리 뱅크별로 구분되어 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 출력 인에이블 신호들은
    상기 뱅크 어드레스 신호에 응답하여 메모리 뱅크별로 구분되어 발생되고 상기 로우 어드레스 스트로브 신호에 의해 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 반도체 메모리 장치는
    상기 출력 인에이블 신호를 발생시키는 출력 인에이블 신호 발생회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 출력 인에이블 신호 발생회로는
    상기 로우 어드레스 스트로브 신호와 상기 뱅크 어드레스 신호에 응답하여 메모리 뱅크에 대한 정보를 갖고 있는 뱅크별로 구분된 펄스 형태의 뱅크 선택신호들을 발생시키는 뱅크 선택신호 발생회로; 및
    상기 뱅크 선택신호들의 펄스 폭을 증가시키고 상기 출력 인에이블 신호들을 발생시키는 펄스폭 조절부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 펄스폭 조절부는
    상기 뱅크 선택신호들 각각의 펄스 폭을 증가시키고 뱅크별로 구분된 상기 출력 인에이블 신호 각각을 발생시키는 펄스폭 조절회로들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 펄스폭 조절회로들 각각은
    뱅크 선택신호를 소정 시간 지연시키는 지연회로; 및
    상기 뱅크 선택신호와 상기 지연된 뱅크 선택신호에 대해 논리 합 연산을 수행하고 출력 인에이블 신호를 발생시키는 OR 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 스택뱅크 아키텍처로 배열된 제 1 내지 제 N(N은 자연수) 메모리 뱅크들로 구성된 제 1 내지 제 M(M은 자연수) 메모리 뱅크 그룹들; 및
    메모리 뱅크 정보를 갖고 있는 출력 인에이블 신호들의 제어하에 외부 어드레스 신호들에 응답하여 메모리 뱅크별로 구분된 디코딩된 로우 어드레스 신호들을 발생시키는 디코더부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 내지 제 M 메모리 뱅크 그룹들을 구성하는 상기 제 1 내지 제 N 메모리 뱅크들은 각각 동일한 디코딩된 로우 어드레스 신호에 의해 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서, 상기 반도체 메모리 장치는
    하나의 리드 또는 라이트 동작 사이클에 상기 N 개의 메모리 뱅크들 중 하나의 뱅크에 속한 워드라인들이 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 15 항에 있어서, 상기 디코더부는
    상기 메모리 뱅크 그룹들 사이에 형성된 영역에 배치된 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 15 항에 있어서, 상기 반도체 메모리 장치는
    데이터가 M 바이트인 경우, 상기 데이터의 각 바이트는 상기 메모리 뱅크 그 룹들 내에 있는 동일한 프리 디코딩된 로우 어드레스 신호에 의해 구동되는 메모리 뱅크에 나누어져 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 15 항에 있어서,
    상기 M은 4인 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 N은 4인 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 20 항에 있어서,
    상기 N은 8인 것을 특징으로 하는 반도체 메모리 장치.
  23. 메모리 뱅크 정보를 갖고 있는 출력 인에이블 신호들의 제어하에 외부 어드레스 신호들에 응답하여 메모리 뱅크별로 구분된 디코딩된 로우 어드레스 신호들을 발생시키는 단계;
    메모리 뱅크들 각각에 대해 구분된 디코딩된 로우 어드레스 신호들에 응답하여 워드라인 인에이블 신호들과 워드라인 부스팅 신호들을 발생시키는 단계; 및
    상기 워드라인 인에이블 신호들과 상기 워드라인 부스팅 신호들에 응답하여 상기 메모리 뱅크들 각각의 안에 배치된 메모리 셀 어레이의 워드라인들을 활성화시키는 단계를 구비하는 것을 특징으로 하는 스택뱅크 구조를 갖는 반도체 메모리 장치의 워드라인 구동방법.
  24. 제 23 항에 있어서, 상기 디코딩된 로우 어드레스 신호들을 발생시키는 단계는
    상기 외부 어드레스 신호들을 수신하여 래치하고 상기 외부 어드레스 신호들 각각에 대응하는 로우 어드레스 신호들을 발생시키는 단계;
    상기 로우 어드레스 신호들을 디코딩하여 뱅크별로 구분된 프리디코딩된 로우 어드레스 신호들을 발생시키는 단계; 및
    상기 출력 인에이블 신호들에 응답하여 상기 프리디코딩된 로우 어드레스 신호들을 메모리 뱅크별로 선택적으로 인에이블시키고 디코딩된 로우 어드레스 신호들을 발생시키는 단계를 구비하는 것을 특징으로 하는 스택뱅크 구조를 갖는 반도체 메모리 장치의 워드라인 구동방법.
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US11/233,700 US7319631B2 (en) 2004-09-23 2005-09-23 Semiconductor memory device with a stacked-bank architecture and method for driving word lines of the same
CNA2005101199545A CN1790541A (zh) 2004-09-23 2005-09-23 堆积式体结构的半导体存储器件和驱动该器件字线的方法

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790446B1 (ko) * 2006-06-30 2008-01-02 주식회사 하이닉스반도체 스택뱅크 구조를 갖는 반도체 메모리 장치
KR100851991B1 (ko) * 2006-12-07 2008-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법
KR100855586B1 (ko) * 2006-11-10 2008-09-01 삼성전자주식회사 반도체 메모리 장치 및 그의 레이아웃 방법
US7630271B2 (en) 2006-11-29 2009-12-08 Hynix Semiconductor Inc. Semiconductor memory device including a column decoder array
KR100935607B1 (ko) * 2009-02-06 2010-01-07 주식회사 하이닉스반도체 스택 구조의 반도체 메모리 장치
US7843757B2 (en) 2007-08-29 2010-11-30 Hynix Semiconductor Inc. Semiconductor memory device including address input path selection circuit

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100535814B1 (ko) * 2004-05-31 2005-12-09 삼성전자주식회사 서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 워드라인 제어신호 발생회로, 워드라인 제어신호발생방법, 및 그것을 구비한 반도체 메모리 장치
JP2007294014A (ja) * 2006-04-25 2007-11-08 Toshiba Microelectronics Corp 半導体記憶装置
TWI326456B (en) * 2007-03-30 2010-06-21 Nanya Technology Corp Memory and operation method thereof
KR100910869B1 (ko) * 2007-06-08 2009-08-06 주식회사 하이닉스반도체 테스트시 필요한 채널의 갯수를 줄인 반도체 메모리장치
US7791918B2 (en) * 2007-09-27 2010-09-07 Intel Corporation Stack position location identification for memory stacked packages
US9123395B2 (en) * 2007-11-09 2015-09-01 SK Hynix Inc. Stack bank type semiconductor memory apparatus capable of improving alignment margin
DE102008039035A1 (de) * 2008-08-21 2010-02-25 Qimonda Ag Integrierte Schaltung mit Speicheranordnung
KR20100040580A (ko) 2008-10-10 2010-04-20 성균관대학교산학협력단 적층 메모리 소자
JP2011034645A (ja) * 2009-08-03 2011-02-17 Elpida Memory Inc 半導体装置
US8537634B2 (en) * 2009-11-13 2013-09-17 Hewlett-Packard Development Company, L.P. Parallelized check pointing using MATs and through silicon VIAs (TSVs)
KR101094917B1 (ko) * 2009-11-30 2011-12-15 주식회사 하이닉스반도체 전원 회로 및 이를 이용한 반도체 메모리 회로
CN103021465A (zh) * 2011-09-22 2013-04-03 盛科网络（苏州）有限公司 分块设计的芯片存储器及运用所述芯片存储器的方法及系统
KR20130139066A (ko) * 2012-06-12 2013-12-20 삼성전자주식회사 소스라인 전압 발생기를 포함하는 자기 저항 메모리 장치
KR20140023748A (ko) * 2012-08-17 2014-02-27 에스케이하이닉스 주식회사 반도체 장치
KR102163544B1 (ko) * 2013-12-04 2020-10-08 에스케이하이닉스 주식회사 뱅크 구조를 갖는 반도체 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
KR100297713B1 (ko) 1998-09-01 2001-08-07 윤종용 멀티뱅크 반도체 메모리장치
JP2000011639A (ja) * 1998-06-19 2000-01-14 Mitsubishi Electric Corp 半導体記憶装置
KR100308067B1 (ko) * 1998-06-29 2001-10-19 박종섭 로오 어드레스 스트로브 경로 제어방법
KR100423898B1 (ko) * 2001-06-16 2004-03-22 삼성전자주식회사 크로스오버 성능이 개선된 유니버셜 시리얼 버스 저속트랜시버
US6603683B2 (en) 2001-06-25 2003-08-05 International Business Machines Corporation Decoding scheme for a stacked bank architecture
KR20030053589A (ko) * 2001-12-22 2003-07-02 삼성전자주식회사 로우 프리-디코더를 공유하는 방법 및 반도체 메모리 장치
KR100543935B1 (ko) * 2001-12-29 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 소자의 홀 드라이버
JP2004192694A (ja) * 2002-12-10 2004-07-08 Renesas Technology Corp 半導体記憶装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790446B1 (ko) * 2006-06-30 2008-01-02 주식회사 하이닉스반도체 스택뱅크 구조를 갖는 반도체 메모리 장치
US7499367B2 (en) 2006-06-30 2009-03-03 Hynix Semiconductor Inc. Semiconductor memory device having stacked bank structure
KR100855586B1 (ko) * 2006-11-10 2008-09-01 삼성전자주식회사 반도체 메모리 장치 및 그의 레이아웃 방법
US7630271B2 (en) 2006-11-29 2009-12-08 Hynix Semiconductor Inc. Semiconductor memory device including a column decoder array
KR100851991B1 (ko) * 2006-12-07 2008-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법
US7843757B2 (en) 2007-08-29 2010-11-30 Hynix Semiconductor Inc. Semiconductor memory device including address input path selection circuit
KR100935607B1 (ko) * 2009-02-06 2010-01-07 주식회사 하이닉스반도체 스택 구조의 반도체 메모리 장치

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