KR102163544B1 - 뱅크 구조를 갖는 반도체 메모리 장치 - Google Patents

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Abstract

제1뱅크; 상기 제1뱅크에 가로 방향으로 이격하여 배치된 제2뱅크; 상기 제1뱅크에 세로 방향으로 이격하여 배치된 제3뱅크; 상기 제2뱅크로부터 세로 방향, 상기 제3뱅크로부터 가로 방향으로 이격하여 배치된 제4뱅크; 상기 제1뱅크와 제2뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제1로우 제어 영역; 상기 제3뱅크와 제4뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제2로우 제어 영역;및 상기 제1내지 제4뱅크의 리프레시 동작을 제어하기 위한 리프레시 제어부를 포함하는 단위 뱅크 그룹으로 구성되는 반도체 메모리 장치를 제공하며, 뱅크 그룹의 구조를 개선시킴으로써 로우 영역과 관련된 리프레시 동작을 제어하는 리프레시 로직 회로의 면적을 줄일 수 있다.

Description

뱅크 구조를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH BANK ARCHITECTURE}
본 특허 문헌은 반도체 설계 기술에 관한 것으로서, 특히 워드라인 디스터번스(disturbance)로 인해 메모리 셀의 데이터가 열화되는 현상을 방지하는 리프레시 로직 회로의 면적을 줄이기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 칩셋(chipset)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 칩셋에서 쓰기 동작을 요구하는 경우 칩셋으로부터 입력되는 어드레스에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 칩셋으로부터 입력되는 어드레스에 대응하는 메모리 셀에 저장된 데이터를 출력한다.
반도체 메모리 장치는 수천 만개 이상의 메모리 셀을 구비하고 있으며, 이러한 메모리 셀들의 집합을 일반적으로 메모리 뱅크(memory bank)라 한다. 반도체 메모리 장치 내에 구비되는 메모리 뱅크의 개수는 설계에 따라 달라질 수 있으나, 요즈음에는 반도체 메모리 장치의 대용량화를 위하여 메모리 뱅크의 개수가 늘어나고 있다.
도1은 종래의 반도체 메모리 장치(1000)를 설명하기 위한 블록 구성도이다.
도1을 참조하면, 종래의 반도체 메모리 장치(1000)에 포함된 단위 뱅크 그룹(100) 구조를 확인할 수 있다. 종래의 단위 뱅크 그룹(100)은 4개의 뱅크(110a,110b,110c,110d)와, 2개의 로우 제어 영역(120,130) 및 4개의 컬럼 제어 영역(140a,140b,140c,140d)을 구비한다. 4개의 뱅크는 각각 다수의 메모리 셀(미도시)을 구비하고 있으며, 로우 제어 영역과 컬럼 제어 영역은 뱅크에 대응한다. 참고로, 로우 제어 영역(120,130)은 뱅크의 로우(row) 액세스(access)를 제어하기 위한 회로들이 배치되고, 컬럼 제어 영역은 컬럼(column) 액세스를 제어하기 위한 회로들이 배치된다. 여기서, 종래의 반도체 메모리 장치(100)는 제1 뱅크 내지 제4 뱅크(110a,110b,110c,110d)가 가로 방향으로 배치된다.
한편, 메모리 집적도가 증가하면서 메모리에 포함된 다수의 워드 라인 사이의 간격이 줄어들고 있다. 워드 라인 사이의 간격이 줄어들면서 인접한 워드 라인 사이의 커플링 효과가 증가하고 있다. 이러한 인접한 워드 라인 사이의 커플링 효과가 커지면서 자주 액티브 되는 워드 라인에 연결된 메모리 셀의 데이터가 손상되는 현상이 발생한다. 이러한 현상을 워드 라인 디스터번스(word line disturbance)라고 하는데, 워드 라인 디스터번스로 인해 메모리 셀이 리프레시되기 전에 메모리 셀의 데이터가 손상되는 현상이 발생하여 문제가 되고 있다. 이러한 워드 라인 디스터번스로 열화되는 현상을 방지하기 위해 타겟 로우 리프레시(Target Row Refresh,TRR) 동작을 수행한다. 타겟 로우 리프레시(TRR)는 다수의 워드 라인 중 액티브-프리차지 횟수가 많거나 액티브-프리차지 빈도가 높은 타겟 워드 라인을 검출하여, 인접한 워드 라인에 연결된 메모리 셀들을 리프레시하는 것을 의미한다. 이때, 타겟 로우 리프레시 모드가 되면 액티브 명령에 응답하여 인가되는 타겟 로우 어드레스에 대응하는 워드 라인과, 이 워드 라인에 인접한 워드 라인들을 활성화하기 위한 리프레시 제어부(150,160)를 구비한다. 여기서, 리프레시 제어부(150,160)는 뱅크의 로우 영역과 관련된 동작을 수행하기 때문에 로우 제어 영역과 가깝게 배치된다. 또한, 종래의 반도체 메모리 장치(100)의 뱅크 그룹은 제1 내지 제4뱅크(110a,110b,110c,110d)가 가로 방향으로 형성되어 있기 때문에 2개의 리프레시 제어부(150,160)가 필요하다. 하지만, 이러한 단위 뱅크 그룹(100)의 구조는 고집적화됨에 따라 다수의 뱅크 그룹을 형성함에 있어서 다수의 리프레시 제어부가 구비된다.
본 발명의 실시예들이 해결하고자 하는 기술적 과제는 리프레시 동작을 수행하는 리프레시 로직 회로의 면적을 줄이기 위한 뱅크 그룹 구조를 개선한 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 제1 실시예에 따른 반도체 메모리 장치는, 제1뱅크; 상기 제1뱅크에 가로 방향으로 이격하여 배치된 제2뱅크; 상기 제1뱅크에 세로 방향으로 이격하여 배치된 제3뱅크; 상기 제2뱅크로부터 세로 방향, 상기 제3뱅크로부터 가로 방향으로 이격하여 배치된 제4뱅크; 상기 제1뱅크와 제2뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제1로우 제어 영역; 상기 제3뱅크와 제4뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제2로우 제어 영역;및 상기 제1내지 제4뱅크의 리프레시 동작을 제어하기 위한 리프레시 제어부를 포함하는 단위 뱅크 그룹으로 구성될 수 있다.
본 발명의 제2 실시예에 따른 반도체 메모리 장치는, 제1방향을 기준으로 배치되는 주변회로 영역과, 상기 주변회로 영역을 기준으로 서로 마주보며 배치되는 다수의 단위 뱅크 그룹을 구비하되, 상기 다수의 단위 뱅크 그룹 각각은, 제1뱅크; 상기 제1뱅크에 가로 방향으로 이격하여 배치된 제2뱅크; 상기 제1뱅크에 세로 방향으로 이격하여 배치된 제3뱅크; 상기 제2뱅크로부터 세로 방향, 상기 제3뱅크로부터 가로 방향으로 이격하여 배치된 제4뱅크; 상기 제1뱅크와 제2뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제1로우 제어 영역; 상기 제3뱅크와 제4뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제2로우 제어 영역;및 상기 주변회로 영역에 배치되어 상기 제1 내지 제4뱅크의 리프레시 동작을 제어하기 위한 리프레시 제어부를 포함할 수 있다.
본 발명의 제3 실시예에 따른 반도체 메모리 장치는, 제1방향을 기준으로 배치되는 주변회로 영역과, 상기 주변회로 영역을 기준으로 서로 마주보며 배치되는 다수의 단위 뱅크 그룹을 구비하되, 상기 다수의 단위 뱅크 그룹 각각은, 제1뱅크; 상기 제1뱅크에 가로 방향으로 이격하여 배치된 제2뱅크； 상기 제1뱅크에 세로 방향으로 이격하여 배치된 제3뱅크； 상기 제2뱅크로부터 세로 방향, 상기 제3뱅크로부터 가로 방향으로 이격하여 배치된 제4뱅크； 상기 제1뱅크와 제2뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제1로우 제어 영역； 상기 제3뱅크와 제4뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제2로우 제어 영역；및 상기 주변회로 영역에 배치되어 상기 제1 내지 제4뱅크의 리프레시 동작을 제어하기 위한 리프레시 제어부를 포함할 수 있다.
제안된 실시예의 반도체 메모리 장치는 뱅크 그룹의 구조에서 서로 마주보는 로우 제어 영역 사이에 리프레시 제어부를 배치함으로써 리프레시 동작에 필요한 리프레시 로직 회로의 면적을 줄일 수 있다. 또한, 반도체 메모리 장치의 칩 면적을 줄일 수 있기 때문에 제품의 수율을 높일 수 있다.
도1은 종래의 반도체 메모리 장치를 설명하기 위한 블록 구성도.
도2는 액티브 횟수가 많거나 액티브 빈도가 높은 워드 라인에 인접한 인접 워드라인과 연결된 메모리 셀의 데이터가 워드라인 디스터번스로 열화되는 것을 방지하기 위한 동작을 설명하기 위한 도면.
도3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 블록 구성도.
도4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 블록 구성도.
도5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 블록 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도2는 액티브 횟수가 많거나 액티브 빈도가 높은 워드 라인에 인접한 인접 워드라인과 연결된 메모리 셀의 데이터가 워드라인 디스터번스(word line disturbance)로 열화되는 것을 방지하기 위한 동작을 설명하기 위한 도면이다.
일반적으로 반도체 메모리 장치는 다수의 워드 라인을 포함하고, 반도체 컨트롤러는 메모리에 커맨드 신호(CMDs), 어드레스(ADDs) 및 데이터 등 각종 신호를 인가하여 메모리를 제어한다. 다수의 워드 라인 중 액티브 횟수가 많거나 액티브 빈도가 높은 워드 라인의 엑세스(access) 빈도가 높으면 인접한 인접 워드 라인들에 연결된 메모리 셀은 영향을 받게 된다. 즉, 메모리 셀의 데이터가 손상될 수 있다. 따라서, 이러한 문제를 시스템적으로 해결하기 위한 동작으로 타겟 로우 리프레시(Target Row Refresh;TRR) 동작을 수행할 수 있다.
도2를 참조하면, 타겟 로우 리프레시(TRR)는 액세스 빈도가 높은 워드 라인을 검출하고, 이 워드 라인에 인접한 인접 워드 라인들에 리프레시를 수행함으로써 워드 라인 디스터번스로 인한 메모리 셀의 열화를 방지하기 위한 동작이다. 반도체 메모리 장치 또는 반도체 컨트롤러는 소정의 방법으로 다수의 워드 라인 중 액티브-프리차지 횟수가 많거나 액티브-프리차지 빈도가 높은 타겟 워드라인의 타겟 로우 어드레스를 검출한다. 타겟 로우 어드레스가 검출되면 반도체 컨트롤러는 반도체 메모리 장치가 타겟 액티브 동작을 수행하도록 하는 커맨드 신호(CMDs) 및 어드레스(ADDs)를 인가한다. 타겟 로우 리프레시 동작은 모드 레지스터 셋(Mode Resistor Set) 설정에 의해 반도체 메모리 장치가 타겟 로우 리프레시 모드로 설정되면, 타겟 로우 리프레시 동작을 위한 액티브-프리차지 명령이 3번 인가되고 타겟 로우 리프레시(TRR) 모드를 탈출한다. 첫 번째 액티브 명령(ACT)과 함께 타겟 로우 어드레스("N")가 메모리에 인가되고 소정의 시간이 지난 후 프리차지 명령(PCG)이 인가된다. 반도체 메모리 장치는 타겟 로우 어드레스("N")에 대응하는 타겟 워드 라인(WL_N)을 액티브한 후 프리차지한다. 다음으로, 두 번째 액티브 명령(ACT)과 함께 타겟 워드 라인에 인접한 워드 라인(WL_N-1)을 엑세스 한 뒤 프리차지 동작을 수행하며 세 번째 액티브 명령(ACT)으로 타겟 워드 라인에 인접한 다른 워드 라인(WL_N+1)을 엑세스하여 타겟 로우 리프레시 동작을 수행한다.
이를 위해서 타겟 로우 어드레스("N")에 대응하는 워드 라인(WL_N)과 이 워드 라인(WL_N)에 인접한 워드 라인들(WL_N-1,WL_N+1)의 엑티브-프리차지 동작을 통해서 리프레시를 수행해야 한다. 따라서, 타겟 로우 어드레스("N")를 입력받아 카운팅하여 인접한 워드 라인(WL_N-1,WL_N+1)에 대응하는 어드레스("N-1","N+1")를 생성하기 위한 타겟 로우 카운터가 필요하다.
도3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치(3000)의 블록 구성도이다.
도3을 참조하면, 반도체 메모리 장치(3000)는 제1뱅크(310a)와, 제2뱅크(310b)와, 제3뱅크(310c) 및 제4뱅크(310d)를 포함하는 단위 뱅크 그룹(300)으로 구성될 수 있다. 또한, 단위 뱅크 그룹(300)은 제1로우 제어 영역(320)과, 제2로우 제어 영역(330) 및 리프레시 제어부(350)를 포함할 수 있다.
다음으로는 구체적으로 단위 뱅크 그룹(300)을 구성하는 구성 요소 및 배치에 대해 설명하고자 한다.
단위 뱅크 그룹(300)의 제2뱅크(310b)는 제1뱅크(310a)의 가로 방향으로 이격하여 배치되며, 제3 뱅크(310c)는 제1뱅크(310a)의 세로 방향으로 이격하여 배치될수 있다. 또한, 제4뱅크(310d)는 제2뱅크(310b)로부터 세로 방향, 제3뱅크(310c)로부터 가로 방향으로 이격하여 배치될 수 있다. 제1 로우 제어 영역(320)은 제1뱅크(310a)와 제2뱅크(310b) 사이에 배치되며, 각 뱅크의 로우 동작을 제어할 수 있다. 제2 로우 제어 영역(330)은 제3뱅크(310c)와 제4뱅크(310d) 사이에 배치되며, 각 뱅크의 로우 동작을 제어할 수 있다. 또한, 제1 로우 제어 영역(320) 및 제2 로우 제어 영역(330)은 제1 내지 제4뱅크(310a, 310b, 310c, 310d)에 각각 대응하며, 제1 내지 제4뱅크(310a, 310b, 310c, 310d)의 로우 어드레스 디코딩 동작을 수행하는 로우 디코더(321a, 321b, 331a, 331b)를 각각 포함할 수 있다. 단위 뱅크 그룹(300)은 제1 내지 제4뱅크(310a, 310b, 310c, 310d)에 각각 대응하며, 제1뱅크(310a)와 제3뱅크(310c) 사이 및 제2뱅크(310b)와 제4뱅크(310d) 사이에 가로 방향으로 형성되어 제1내지 제4뱅크의 컬럼 디코딩 동작을 수행하는 컬럼 디코더(340a,340b,340c,340d)를 각각 포함할 수 있다.
단위 뱅크 그룹(300)의 리프레시 제어부(350)는 제1로우 제어 영역(320)과 제2로우 제어 영역(330) 사이에 배치되어 제1 내지 제4뱅크의 리프레시 동작을 제어할 수 있다. 여기서 리프레시 동작은 전술하였듯이 타겟 로우 리프레시(TRR)동작을 의미할 수 있다. 따라서, 리프레시 제어부(350)는 타겟 로우 리프레시 모드시에 다수의 워드 라인 중 타겟 로우 어드레스에 대응하는 워드 라인 및 그에 인접한 워드 라인들을 순차적으로 액티브-프리차지 시키는 타겟 로우 리프레시 동작과 관련된 로직 회로를 포함할 수 있다. 리프레시 제어부(350)는 도2에서 전술하였듯이 타겟 로우 어드레스를 입력받아 카운팅하여 인접한 워드 라인에 대응하는 어드레스를 생성하기 위한 타겟 로우 리프레시 카운터(미도시)를 포함할 수 있다.
또한, 도시되지 않았으나 반도체 메모리 장치(3000)는 타겟 로우 리프레시 메인 제어부를 구비할 수 있다. 리프레시 제어부(350)는 타겟 로우 리프레시 메인 제어부(미도시)를 통해서 다수의 제어 신호(CTRL_SIGs)를 전달받고, 반도체 메모리 장치(3000)의 타겟 로우 리프레시 동작을 제어할 수 있다.
본 발명의 단위 뱅크 그룹(300)은 제1뱅크(310a)와 제2뱅크(310b) 사이의 제1 로우 제어 영역(320) 및 제3뱅크(310c)와 제4뱅크(310d) 사이의 제2 로우 제어 영역(330)이 서로 마주보는 구조이다. 또한, 뱅크의 로우 영역과 관련된 동작을 수행하기 때문에 로우 제어 영역과 가깝게 배치되는 리프레시 제어부(350)는 제1 및 제2 로우 제어 영역(320,330) 사이에 배치될 수 있다. 종래의 뱅크 그룹에서 하나의 단위 뱅크 그룹에 2개의 리프레시 제어부가 구비되었다면 본 발명의 단위 뱅크 그룹에서는 1개의 리프레시 제어부를 구비할 수 있다. 따라서, 본 발명의 제1 실시예에 따르면 단위 뱅크 그룹에서 차지하는 타겟 로우 리프레시와 관련된 리프레시 로직 회로의 면적을 줄일 수 있다.
도4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치(4000)를 도시한 블록 구성도이다.
도4를 참조하면, 반도체 메모리 장치(4000)는 제1방향을 기준으로 배치되는 주변회로 영역(PERI) 및 주변회로 영역(PERI)을 기준으로 서로 마주보며 배치되는 제1 및 제2 코어 영역(CORE_1,CORE_2)을 포함하는 단위 뱅크 그룹(410)으로 구성될 수 있다. 여기서 단위 뱅크 그룹은 반도체 메모리 장치(4000) 내에서 다수 개로 구성될 수 있으며, 각각의 구성과 동작이 동일하므로 하나의 단위 뱅크 그룹(410)을 대표로 설명하기로 한다.
이때, 제1 코어 영역(CORE_1)은 제1 뱅크(411a)와 제2 뱅크(411b)를 포함할 수 있다. 여기서 제2 뱅크(411b)는 제1 뱅크(411a)에 가로 방향으로 이격하여 배치될 수 있다. 또한, 제1 코어 영역(CORE_1)은 제1 뱅크(411a)와 제2 뱅크(411b) 사이에 배치되는 제1 로우 제어 영역(412)을 포함할 수 있다. 여기서 제1 로우 제어 영역(412)은 각각 뱅크의 로우 동작을 제어하는 영역일 수 있다.
제2 코어 영역(CORE_2)은 제3 뱅크(411c)와 제4 뱅크(411d)를 포함할 수 있다. 여기서, 제3 뱅크(411c)는 제1 뱅크(411a)에 세로 방향으로 이격하여 배치될 수 있다. 제4 뱅크(411d)는 제2 뱅크(411b)로부터 세로 방향, 제3 뱅크(411c)로부터 가로 방향으로 이격하여 배치될 수 있다. 또한, 제2 코어 영역(CORE_2)은 제3 뱅크(411c)와 제4 뱅크(411d) 사이에 배치되는 제2 로우 제어 영역(413)을 포함할 수 있다. 여기서 제2 로우 제어 영역(413)은 각각 뱅크의 로우 동작을 제어하는 영역일 수 있다.
반도체 메모리 장치(4000)는 주변회로 영역(PERI)에 배치되는 리프레시 제어부(415)를 포함할 수 있다. 참고로, 주변회로 영역(PERI)은 제1 로우 제어 영역(412)과 제2 로우 제어 영역(413) 사이일 수 있다. 리프레시 제어부(415)는 제1 내지 제4 뱅크의 리프레시 동작을 제어할 수 있다. 여기서 리프레시 동작은 전술하였듯이 타겟 로우 리프레시(TRR)동작을 의미할 수 있다. 따라서 리프레시 제어부(415)는 타겟 로우 리프레시 모드시에 다수의 워드 라인 중 타겟 로우 어드레스에 대응하는 워드 라인 및 그에 인접한 워드 라인들을 순차적으로 액티브-프리차지 시키는 타겟 로우 리프레시 동작과 관련된 로직 회로를 포함할 수 있다. 리프레시 제어부(415)는 타겟 로우 어드레스를 입력받아 카운팅하여 인접한 워드 라인에 대응하는 어드레스르 생성하기 위한 타겟 로우 리프레시 카운터(미도시)를 포함할 수 있다.
또한, 단위 뱅크 그룹(410)은 제1 내지 제4뱅크(411a,411b,411c,411d)에 각각 대응하며, 주변회로 영역(PERI)에 인접하여 형성되고 제1 내지 제4뱅크의 컬럼 디코딩 동작을 수행하는 컬럼 디코더(414a,414b,414c,414d)를 각각 포함할 수 있다.
또한, 도시되지 않았으나 반도체 메모리 장치(4000)는 타겟 로우 리프레시 메인 제어부를 구비할 수 있다. 리프레시 제어부(415)는 타겟 로우 리프레시 메인 제어부(미도시)를 통해서 다수의 제어 신호(CTRL_SIGs)를 전달받고, 반도체 메모리 장치(4000)의 타겟 로우 리프레시 동작을 제어할 수 있다.
본 발명의 제2 실시예에 따른 반도체 메모리 장치(4000)는 제1 코어 영역(CORE_1)에 포함되는 제1뱅크(411a)와 제2뱅크(411b) 사이에 구비되는 제1 로우 제어 영역(412)과 제2 코어 영역(CORE_2)에 포함되는 제3뱅크(411c)와 제4뱅크(411d) 사이에 구비되는 제2 로우 제어 영역(413)이 서로 마주보며 배치된다. 또한, 뱅크의 로우 영역과 관련된 동작을 수행하기 때문에 로우 제어 영역과 가깝게 배치되는 리프레시 제어부(415)는 주변회로 영역(PERI)에 배치하게 된다. 종래의 뱅크 그룹에서 하나의 단위 뱅크 그룹에 2개의 리프레시 제어부가 구비되었다면 본 발명의 단위 뱅크 그룹에서는 1개의 리프레시 제어부를 구비할 수 있다. 따라서, 본 발명의 제2 실시예에 따르면 반도체 메모리 장치(4000)는 단위 뱅크 그룹(410)에서 차지하는 타겟 로우 리프레시와 관련된 리프레시 로직 회로의 면적을 줄일 수 있다.
도5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치(5000)를 도시한 블록 구성도이다.
도5를 참조하면, 반도체 메모리 장치(5000)는 제1 방향을 기준으로 배치되는 주변회로 영역(PERI) 및 주변회로 영역(PERI)을 기준으로 서로 마주보며 배치되는 다수의 단위 뱅크 그룹(510,520,530,540)으로 구비될 수 있다.
다수의 단위 뱅크 그룹(510,520,530,540)은 각각 4개의 뱅크로 구성될 수 있다. 다수의 단위 뱅크 그룹은 각각 제1 로우 제어 영역, 제2 로우 제어 영역 및 리프레시 제어부를 포함할 수 있다.
이하, 다수의 단위 뱅크 그룹(510,520,530,540)은 각각의 구성과 동작이 동일하므로 하나의 단위 뱅크 그룹(510)을 대표로 설명하기로 한다.
다음으로 단위 뱅크 그룹(510) 내 구성들의 배치를 설명하고자 한다.
단위 뱅크 그룹(510) 각각은 제1뱅크(511a)와, 제1뱅크(511a)에 가로 방향으로 이격하여 배치된 제2뱅크(511b)와, 제1뱅크(511a)에 세로 방향으로 이격하여 배치된 제3뱅크(511c) 및 제2뱅크(511b)로부터 세로 방향, 제3뱅크(511c)로부터 가로 방향으로 이격하여 배치된 제4뱅크(511d)를 포함할 수 있다.
또한, 단위 뱅크 그룹(510)은 제1뱅크(511a)와 제3뱅크(511c) 사이에 배치되어 각각 뱅크의 로우 동작을 제어하기 위한 제1 로우 제어 영역(512) 및 제2뱅크(511b)와 제4뱅크(511d) 사이에 배치되어 각각 뱅크의 로우 동작을 제어하기 위한 제2 로우 제어 영역(513)을 포함할 수 있다.
여기서, 제1 로우 제어 영역(512) 및 제2 로우 제어 영역(513)은 제1 내지 제4뱅크(511a, 511b, 511c, 511d)에 각각 대응하며, 제1 내지 제4뱅크(511a, 511b, 511c, 511d)의 로우 어드레스 디코딩 동작을 수행하는 로우 디코더(512_1, 512_2, 513_1, 513_2)를 각각 포함할 수 있다. 또한, 단위 뱅크 그룹(510)은 제1 내지 제4뱅크(511a,511b,511c,511d)에 각각 대응하며, 제1뱅크(511a)와 제2뱅크(511b) 사이 및 제3뱅크(511c)와 제4뱅크(511d) 사이에 세로 방향으로 형성되고. 제1 내지 제4뱅크(511a, 511b, 511c, 511d)의 컬럼 디코딩 동작을 수행하는 컬럼 디코더(514a,514b,514c,514d)를 각각 포함할 수 있다.
단위 뱅크 그룹(510)은 주변회로 영역(PERI)에 배치되는 리프레시 제어부(515)를 포함할 수 있다. 리프레시 제어부(515)는 제1 내지 제4뱅크(511a, 511b, 511c,511d)의 리프레시 동작을 제어할 수 있다. 여기서 리프레시 동작은 전술하였듯이 타겟 로우 리프레시(TRR)동작을 의미할 수 있다. 따라서, 리프레시 제어부(515)는 타겟 로우 리프레시 모드시에 다수의 워드 라인 중 타겟 로우 어드레스에 대응하는 워드 라인 및 그에 인접한 워드 라인들을 순차적으로 액티브-프리차지 시키는 타겟 로우 리프레시 동작과 관련된 로직 회로를 포함할 수 있다. 리프레시 제어부(515)는 액티브 명령에 응답하여 인가되는 타겟 로우 어드레스의 카운팅 동작을 수행하는 타겟 로우 리프레시 카운터(미도시)를 포함할 수 있다.
또한, 도시되지 않았으나 반도체 메모리 장치(5000)는 타겟 로우 리프레시 메인 제어부를 구비할 수 있다. 리프레시 제어부(515)는 타겟 로우 리프레시 메인 제어부(미도시)를 통해서 다수의 제어 신호를 전달받고, 반도체 메모리 장치(5000)의 타겟 로우 리프레시 동작을 제어할 수 있다.
본 발명의 제3 실시예에 따른 반도체 메모리 장치(5000)는 제1뱅크(511a)와 제3뱅크(511c) 사이에 구비되는 제1 로우 제어 영역(512) 및 제2뱅크(511b)와 제4뱅크(511d) 사이에 구비되는 제2 로우 제어 영역(513)이 서로 마주보며 배치된다. 따라서, 본 발명의 제3 실시예에 따른 반도체 메모리 장치(5000)는 단위 뱅크 그룹(510)에서 차지하는 리프레시 로직 회로의 면적을 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
300:단위 뱅크 그룹
320:제1 로우 제어 영역 330:제2 로우 제어 영역
350:리프레시 제어부

Claims (15)

  1. 제1뱅크；
    상기 제1뱅크에 가로 방향으로 이격하여 배치된 제2뱅크；
    상기 제1뱅크에 세로 방향으로 이격하여 배치된 제3뱅크；
    상기 제2뱅크로부터 세로 방향, 상기 제3뱅크로부터 가로 방향으로 이격하여 배치된 제4뱅크；
    상기 제1뱅크와 제2뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제1로우 제어 영역；
    상기 제3뱅크와 제4뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제2로우 제어 영역； 및
    상기 제1내지 제4뱅크의 리프레시 동작을 제어하기 위한 리프레시 제어부
    를 포함하는 단위 뱅크 그룹으로 구성되고,
    상기 리프레시 동작은, 다수의 워드 라인 중 타겟 로우 어드레스에 대응하는 워드 라인 및 그에 인접한 워드 라인들을 순차적으로 액티브-프리차지 시키는 타겟 로우 리프레시 동작인 반도체 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 리프레시 제어부는,
    상기 타겟 로우 어드레스를 입력받아 카운팅하여 상기 인접한 워드 라인에 대응하는 어드레스를 생성하기 위한 타겟 로우 리프레시 카운터
    를 포함하는 반도체 메모리 장치.
  4. 제1뱅크;
    상기 제1뱅크에 가로 방향으로 이격하여 배치된 제2뱅크;
    상기 제1뱅크에 세로 방향으로 이격하여 배치된 제3뱅크;
    상기 제2뱅크로부터 세로 방향, 상기 제3뱅크로부터 가로 방향으로 이격하여 배치된 제4뱅크;
    상기 제1뱅크와 제2뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제1로우 제어 영역;
    상기 제3뱅크와 제4뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제2로우 제어 영역;
    상기 제1로우 제어 영역과 제2로우 제어 영역 사이에 배치되는 주변회로 영역; 및
    상기 주변회로 영역에 배치되어 상기 제1 내지 제4뱅크의 리프레시 동작을 제어하기 위한 리프레시 제어부
    를 포함하는 단위 뱅크 그룹으로 구성되고,
    상기 리프레시 동작은, 다수의 워드 라인 중 타겟 로우 어드레스에 대응하는 워드 라인 및 그에 인접한 워드 라인들을 순차적으로 액티브-프리차지 시키는 타겟 로우 리프레시 동작인 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 로우 제어 영역 및 제2 로우 제어 영역은,
    상기 제1 내지 제4뱅크에 각각 대응하며, 상기 제1 내지 제4뱅크의 로우 어드레스 디코딩 동작을 수행하는 로우 디코더
    를 각각 포함하는 반도체 메모리 장치.
  6. 삭제
  7. 제4항에 있어서,
    상기 리프레시 제어부는,
    상기 타겟 로우 어드레스를 입력받아 카운팅하여 상기 인접한 워드 라인에 대응하는 어드레스를 생성하기 위한 타겟 로우 카운터
    를 포함하는 반도체 메모리 장치.
  8. 제4항에 있어서,
    상기 단위 뱅크 그룹은,
    상기 제1 내지 제4뱅크에 각각 대응하며, 상기 제1뱅크와 제3뱅크 사이 및 제2뱅크와 제4뱅크 사이에 가로 방향으로 형성되고, 상기 제1내지 제4뱅크의 컬럼 디코딩 동작을 수행하는 컬럼 디코더
    를 각각 포함하는 반도체 메모리 장치.
  9. 제1방향을 기준으로 배치되는 주변회로 영역과,
    상기 주변회로 영역을 기준으로 서로 마주보며 배치되는 다수의 단위 뱅크 그룹을 구비하되,
    상기 다수의 단위 뱅크 그룹 각각은,
    제1뱅크;
    상기 제1뱅크에 가로 방향으로 이격하여 배치된 제2뱅크;
    상기 제1뱅크에 세로 방향으로 이격하여 배치된 제3뱅크;
    상기 제2뱅크로부터 세로 방향, 상기 제3뱅크로부터 가로 방향으로 이격하여 배치된 제4뱅크;
    상기 제1뱅크와 제2뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제1로우 제어 영역;
    상기 제3뱅크와 제4뱅크 사이에 배치되며, 각각 뱅크의 로우 동작을 제어하기 위한 제2로우 제어 영역; 및
    상기 주변회로 영역에 배치되어 상기 제1 내지 제4뱅크의 리프레시 동작을 제어하기 위한 리프레시 제어부
    를 포함하고,
    상기 리프레시 동작은, 다수의 워드 라인 중 타겟 로우 어드레스에 대응하는 워드 라인 및 그에 인접한 워드 라인들을 순차적으로 액티브-프리차지 시키는 타겟 로우 리프레시 동작인 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 로우 제어 영역 및 제2 로우 제어 영역은,
    상기 제1 내지 제4뱅크에 각각 대응하며, 상기 제1 내지 제4뱅크의 로우 어드레스 디코딩 동작을 수행하는 로우 디코더
    를 각각 포함하는 반도체 메모리 장치.
  11. 삭제
  12. 제9항에 있어서,
    상기 리프레시 제어부는,
    상기 타겟 로우 어드레스를 입력받아 카운팅하여 상기 인접한 워드 라인에 대응하는 어드레스를 생성하기 위한 타겟 로우 카운터
    를 포함하는 반도체 메모리 장치.
  13. 제9항에 있어서,
    상기 다수의 단위 뱅크 그룹은,
    상기 제1 내지 제4뱅크에 각각 대응하며, 상기 제1뱅크와 제2뱅크 사이 및 제3뱅크와 제4뱅크 사이에 세로 방향으로 형성되고, 상기 제1 내지 제4뱅크의 컬럼 디코딩 동작을 수행하는 컬럼 디코더
    를 각각 포함하는 반도체 메모리 장치.
  14. 제9항에 있어서,
    상기 다수의 단위 뱅크 그룹 각각의 리프레시 제어부를 제어하기 위한 타겟 로우 리프레시 메인 제어부를 더 구비하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 타겟 로우 리프레시 메인 제어부는,
    상기 주변회로 영역에 배치되는 반도체 메모리 장치.
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