KR20120081352A - 리프레시 제어 회로, 이를 이용한 메모리 장치 및 그 리프레시 제어 방법 - Google Patents

리프레시 제어 회로, 이를 이용한 메모리 장치 및 그 리프레시 제어 방법 Download PDF

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Abstract

메모리 장치는 1회의 리프레시 명령 및 어드레스에 응답하여 서로 다른 값을 갖는 리프레시 어드레스들을 생성하고, 리프레시 어드레스들을 이용하여 시차를 두고 복수회의 리프레시 동작을 수행하도록 구성되며, 복수회의 리프레시 동작이 리프레시 로우 싸이클 타임(tRFC) 이내에 이루어진다.

Description

리프레시 제어 회로, 이를 이용한 메모리 장치 및 그 리프레시 제어 방법{REFRESH CONTROL CIRCUIT, MEMORY APPARATUS AND REFRESH CONTROL METHOD USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 리프레시 제어 회로, 이를 이용한 메모리 장치 및 그 리프레시 제어 방법에 관한 것이다.
메모리 장치 예를 들어, 디램(DRAM)은 그 구조적 특성으로 인하여 시간이 지남에 따라 메모리 셀에 기록된 데이터의 손실이 발생한다. 즉, 셀 커패시터의 전압 레벨이 변하게 된다.
따라서 주기적으로 메모리 셀에 기록된 데이터의 값을 읽어 원래의 레벨로 복원시켜주는 리프레시(Refresh) 동작이 필수적으로 수행되어야 한다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 리프레시 제어 회로(1)는 리프레시 타이밍 제어부(10), 어드레스 제어부(20) 및 뱅크 제어부(30)를 포함한다.
리프레시 타이밍 제어부(10)는 외부 리프레시 명령(AFACT)에 응답하여 리프레시 동작의 타이밍을 정하기 위한 리프레시 타이밍 신호들을 생성하도록 구성된다.
이때 리프레시 타이밍 신호들은 리프레시 구간 신호(REF), 내부 리프레시 명령(FACT<0:3>), 로우 억세스 스트로브 신호(Row Access Strobe Signal)(IRAS<0:7>) 및 프리차지 신호(Pre-charge Signal)(PRE<0:7>)를 포함한다.
리프레시 타이밍 제어부(10)는 복수의 로직 회로부(11 ~ 17)를 포함한다.
어드레스 제어부(20)는 리프레시 구간 신호(REF)에 응답하여 리프레시 어드레스(RA<0:13>)를 생성하도록 구성된다.
어드레스 제어부(20)는 복수의 로직 회로부(21 ~ 23)를 포함한다.
뱅크 제어부(30)는 내부 리프레시 명령(FACT<0:3>) 및 프리차지 신호(PRE<0:7>에 응답하여 로우 액티브 신호(Row Active Signal)(RACTV<0:7>)를 생성하도록 구성된다.
도 2에 도시된 바와 같이, 제 1 로직 회로부(11)는 낸드 게이트들(ND1, ND2) 및 인버터들(IV1, IV2)을 포함한다.
제 1 로직 회로부(11)는 외부 리프레시 명령(AFACT)에 응답하여 리프레시 구간 신호(REF)를 로직 하이(Logic High)로 셋(Set) 시키고, 아이들 신호(IDLE)에 응답하여 리프레시 구간 신호(REF)를 로직 로우(Logic Low)로 리셋(Reset) 시킨다.
도 3을 참조하여, 상술한 바와 같이 구성된 종래의 기술에 따른 리프레시 제어 회로(1)의 동작을 설명하면 다음과 같다.
로직 회로부(11)(CLCFFRF)는 외부 리프레시 명령(AFACT) 및 아이들 신호(Idle Signal)(IDLE)에 응답하여 리프레시 구간 신호(REF)를 생성한다.
어드레스 제어부(20)는 리프레시 어드레스(RA<13>)를 정해진 논리 레벨 예를 들어, 로직 하이로 유지시킨다.
로직 회로부(12)(CLREF)는 리프레시 구간 신호(REF)에 응답하여 내부 리프레시 명령(FACT<0:3>)을 생성한다.
로직 회로부(13)(PILED_DLY)는 로직 회로부(12)의 출력 신호(REFBA)를 지연시켜 지연 신호(REFBAD)를 생성한다.
뱅크 제어부(30)는 내부 리프레시 명령(FACT<0:3>)에 응답하여 로우 액티브 신호(RACTV<0:7>)를 활성화시킨다.
로직 회로부(14)는 로우 액티브 신호(RACTV<0:7>)를 부정 논리합(NORing)하여 아이들 신호(IDLE)를 생성한다.
로직 회로부(15)는 로우 액티브 신호(RACTV<0:7>)에 응답하여 로우 억세스 스트로브 신호(IRAS<0:7>)를 생성한다.
로직 회로부(16)는 로우 억세스 스트로브 신호(IRAS<0:7>) 및 리프레시 구간 신호(REF)에 응답하여 예비 프리차지 신호(RE<0:3>)를 생성한다.
로직 회로부(17)는 외부 리프레시 명령(AFACT) 및 예비 프리차지 신호(RE<0:3>)에 응답하여 프리차지 신호(PRE<0:7>를 생성한다.
뱅크 제어부(30)는 프리차지 신호(PRE<0:7>)에 응답하여 로우 액티브 신호(RACTV<0:7>)를 비 활성화 시킨다.
로우 액티브 신호(RACTV<0, 3, 4, 7>) 및 리프레시 어드레스(RA<0:13>)에 해당하는 메모리 뱅크들(BA<0, 3, 4, 7>)의 워드 라인(Word Line)이 액티브되고, 그에 따른 비트/비트 바 라인(BL/BLB<n>의 차지 쉐어링(Charge Sharing) 동작이 이루어진다.
이때 메모리 장치의 동작 규격에 따르면, 디램(DRAM)은 64msec 동안 8K 번의 리프레시 동작을 수행해야 한다.
따라서 상술한 종래의 리프레시 제어 회로(1)가 기억밀도(density)가 4G(4 Giga byte)인 디램에 맞도록 설계된 것이라 가정하면, 로우 어드레스가 16비트 이므로 모든 메모리 셀을 리프레시 시키기 위해서는 한 번의 외부 리프레시 명령(AFACT)에 따라 8개의 워드 라인이 액티브 되어야 한다.
이때 디램의 리프레시 동작에 관련된 동작 규격으로서, tRFC(리프레시 로우 싸이클 타임)가 있다. tRFC는 tRAS(로우 액티브 타임) + tRP(로우 프리차지 타임)이다.
종래의 기술은 한 번의 외부 리프레시 명령(AFACT)이 입력되면, 동일한 리프레시 어드레스(RA<0:13>)에 대하여 tRFC 동안, 8개의 메모리 뱅크(BA<0:7>) 각각에서 하나씩, 총 8개의 워드라인이 액티브된다.
즉, 메모리 뱅크들(BA<0, 3, 4, 7>)의 4개의 워드 라인은 동일한 시간에 액티브 된다. 그리고 메모리 뱅크들(BA<1, 2, 5, 6>)의 4개의 워드 라인 또한 동일한 시간에 액티브 된다.
그리고 메모리 뱅크들(BA<0, 3, 4, 7>)의 4개의 워드 라인과 메모리 뱅크들(BA<1, 2, 5, 6>)의 4개의 워드 라인은 약간의 시차를 갖지만 실질적으로 동일한 액티브 구간을 갖는다.
디램은 불량이 발생한 워드 라인을 리페어하기 위한 리페어 워드 라인 및 퓨즈 셋을 구비한다.
따라서 한 번의 외부 리프레시 명령(AFACT)에 의해 동일한 로우 어드레스(A0 ~ A13)에 해당하는 8개의 워드 라인이 실질적으로 동일한 액티브 구간을 갖게 되므로, 전체 로우 영역을 8개로 구분하여 워드 라인 리페어를 수행해야 한다. 따라서 리페어 관련 회로 즉, 리페어 워드 라인 및 퓨즈 셋의 증가를 초래하게 된다.
상술한 바와 같이, 종래의 기술은 메모리 장치의 기억밀도가 증가함에 따라 리페어 관련 회로의 면적 효율이 감소하는 문제 즉, 워드 라인 리페어를 위한 리페어 워드 라인 및 퓨즈 셋의 증가로 인한 회로 면적 증가의 문제가 있다.
본 발명의 실시예는 리페어 관련 회로의 면적 효율을 증가시킬 수 있도록 한 리페어 제어 회로 및 이를 이용한 메모리 장치를 제공하고자 한다.
본 발명의 실시예는 리프레시 명령에 응답하여 버스트 리프레시 구간 신호, 내부 리프레시 명령, 및 프리차지 신호를 생성하도록 구성된 리프레시 타이밍 제어부, 내부 리프레시 명령 및 프리차지 신호에 응답하여 로우 액티브 신호를 생성하도록 구성된 뱅크 제어부, 버스트 리프레시 구간 신호에 응답하여 카운트 신호를 리프레시 어드레스들로서 출력하도록 구성된 어드레스 제어부, 및 버스트 리프레시 구간 신호에 응답하여 카운트 신호를 생성하도록 구성된 어드레스 스위칭부를 포함함을 특징으로 한다.
본 발명의 실시예에서, 로우 액티브 신호는 로우 싸이클 타임(tRFC) 이내에 복수의 활성화 구간을 갖는 것을 다른 특징으로 한다.
본 발명의 실시예에서, 리프레시 어드레스들이 로우 액티브 신호의 복수의 활성화 구간에 대응하여 서로 다른 값을 갖는 것을 또 다른 특징으로 한다.
본 발명의 실시예에서 어드레스 제어부는 버스트 리프레시 구간 신호에 응답하여 외부 어드레스 대신 카운트 신호를 상기 리프레시 어드레스들로서 출력하도록 구성됨을 또 다른 특징으로 한다.
본 발명의 실시예는 1회의 리프레시 명령 및 어드레스에 응답하여 서로 다른 값을 갖는 리프레시 어드레스들을 생성하고, 리프레시 어드레스들을 이용하여 시차를 두고 복수회의 리프레시 동작을 수행하도록 구성되며, 복수회의 리프레시 동작이 리프레시 로우 싸이클 타임(tRFC) 이내에 이루어 짐을 또 다른 특징으로 한다.
본 발명의 실시예는 리프레시 명령을 입력 받는 단계, 리프레시 명령에 응답하여 리프레시 로우 싸이클 타임(tRFC) 이내에 복수의 활성화 구간을 갖는 로우 액티브 신호를 생성하는 단계, 및 로우 액티브 신호에 응답하여 리프레시 동작을 수행하는 단계를 포함함을 또 다른 특징으로 한다.
본 발명의 실시예는 한 번의 리프레시 명령에 응답하여 tRFC(리프레시 로우 싸이클 타임) 동안 어드레스를 바꿔가며 복수회의 리프레시 동작을 수행하므로 메모리 장치의 기억밀도 증가에 따른 리페어 관련 회로의 면적 증가를 줄일 수 있다.
도 1은 종래의 기술에 따른 리프레시 제어 회로(1)의 블록도,
도 2는 도 1의 로직 회로부(11)의 회로도,
도 3은 종래의 기술에 따른 리프레시 제어 회로(1)의 동작 타이밍도,
도 4는 본 발명의 실시예에 따른 메모리 장치(2)의 블록도,
도 5는 도 4의 로직 회로부(110)의 회로도,
도 6은 도 4의 어드레스 스위칭부(500)의 내부 구성을 나타낸 블록도,
도 7은 도 6의 리셋 신호 발생부(520)의 회로도,
도 8 내지 도 10은 본 발명의 실시예에 따른 리프레시 방식들의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
이때 본 발명 실시예의 세부적인 설명에 앞서, 본 발명의 동작 원리를 설명하기로 한다.
메모리 장치 예를 들어, 디램(DRAM)의 동작 규격에 따르면, 디램(DRAM)은 64msec 동안 8K 번의 리프레시 동작을 수행해야 한다.
디램의 리프레시 동작에 관련된 동작 규격으로서, tRFC(리프레시 로우 싸이클 타임)가 있다. tRFC는 tRAS(로우 액티브 타임) + tRP(로우 프리차지 타임)이다.
종래의 기술에서는 한 번의 외부 리프레시 명령(AFACT)에 따라 8개의 워드 라인이 실질적으로 동일한 액티브 구간을 갖도록 하였고, 그에 따라 상술한 리페어 관련 회로 구성의 면적 효율 감소 문제가 발생하였다.
따라서 본 발명의 실시예는 tRFC 이내에 서로 다른 워드 라인들의 리프레시 동작(액티브 및 프리차지)이 정해진 시차를 두고 이루어지도록 함으로써 상술한 리페어 관련 회로 구성의 면적 효율 감소 문제를 해결하도록 한 것이다.
이때 기억밀도(density)가 4G(4 Giga byte)인 디램에서 tRFC가 300ns라 가정하며, 약 50ns 이내에 액티브 및 프리차지 동작을 수행하기에 충분하다.
따라서 tRFC 동안 6번의 리프레시 동작이 가능하다. 그러나 본 발명의 실시예는 리프레시 동작에 따른 전력 소모를 고려하여 tRFC 동안 4번 또는 2번의 리프레시 동작을 수행하도록 하였다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 장치(2)는 리프레시 제어 회로(100) 및 코어 블록(102)을 포함한다.
코어 블록(102)은 메모리 셀들과 리페어 관련 회로 구성들 예를 들어, 복수의 리페어 워드 라인(도시 생략) 및 복수의 퓨즈 셋(도시 생략)을 포함한다.
코어 블록(102)은 리프레시 구간 신호(REF), 로우 억세스 스트로브 신호(Row Access Strobe Signal)(IRAS<0:7>), 로우 액티브 신호(RACTV<0:7>) 및 리프레시 어드레스(RA<0:15>)에 응답하여 메모리 셀들에 대한 리프레시 동작을 수행하도록 구성된다.
리프레시 제어 회로(100)는 리프레시 타이밍 제어부(101), 어드레스 제어부(200), 뱅크 제어부(300), 리프레시 아이들 신호 생성부(400) 및 어드레스 스위칭부(500)를 포함한다.
리프레시 타이밍 제어부(101)는 외부 리프레시 명령(AFACT)에 응답하여 리프레시 동작의 타이밍을 정하기 위한 리프레시 타이밍 신호들을 생성하도록 구성된다.
이때 리프레시 타이밍 신호들은 리프레시 구간 신호(REF), 버스트 리프레시 구간 신호(Burst Refresh Period Signal)(REFI), 리프레시 아이들 신호(REF_IDLE), 아이들 신호(IDLE), 내부 리프레시 명령(FACT<0:3>), 로우 억세스 스트로브 신호(Row Access Strobe Signal)(IRAS<0:7>) 및 프리차지 신호(Pre-charge Signal)(PRE<0:7>)를 포함한다.
리프레시 타이밍 제어부(101)는 복수의 로직 회로부(110 ~ 170)를 포함한다.
이때 복수의 로직 회로부(120 ~ 170)는 도 1의 복수의 로직 회로부(12 ~ 17)와 동일하게 구성할 수 있다.
어드레스 제어부(200)는 버스트 리프레시 구간 신호(REFI)에 응답하여 리프레시 어드레스(RA<0:15>)를 생성하도록 구성된다.
어드레스 제어부(200)는 복수의 로직 회로부(210 ~ 240)를 포함한다.
이때 복수의 로직 회로부(210, 220, 240)는 도 1의 복수의 로직 회로부(21, 22, 23)과 동일하게 구성할 수 있다.
로직 회로부(230)는 버스트 리프레시 구간 신호(REFI)에 응답하여 원래의 리프레시 어드레스(RA<13:14>)의 출력을 차단하고, 카운트 신호(REFCNT<0:1>)를 리프레시 어드레스(RA<13:14>)로서 출력하도록 구성된다.
뱅크 제어부(300)는 내부 리프레시 명령(FACT<0:3>) 및 프리차지 신호(PRE<0:7>에 응답하여 로우 액티브 신호(Row Active Signal)(RACTV<0:7>)를 생성하도록 구성된다.
리프레시 아이들 신호 생성부(400)는 아이들 신호(IDLE)에 응답하여 리프레시 아이들 신호(REF_IDLE)를 생성하도록 구성된다.
리프레시 아이들 신호 생성부(400)는 아이들 신호(IDLE)의 라이징 엣지(Rising Edge)를 지연시켜 리프레시 아이들 신호(REF_IDLE)를 생성하도록 구성된다.
어드레스 스위칭부(500)는 버스트 리프레시 구간 신호(REFI) 및 리프레시 방식 설정 신호(T2REF)에 응답하여 리프레시 카운트 리셋 신호(RCNTRST) 및 카운트 신호(REFCNT<0:1>)를 출력하도록 구성된다.
도 5에 도시된 바와 같이, 제 1 로직 회로(110)는 복수의 인버터(IV11 ~ IV19) 및 복수의 낸드 게이트(ND11 ~ ND16)을 포함한다.
제 1 로직 회로(110)는 외부 리프레시 명령(AFACT)에 응답하여 리프레시 구간 신호(REF)를 로직 하이(Logic High)로 셋(Set) 시킨다.
제 1 로직 회로(110)는 리프레시 카운트 리셋 신호(RCNTRST)에 응답하여 리프레시 구간 신호(REF)를 로직 로우(Logic Low)로 리셋(Reset) 시킨다.
제 1 로직 회로(110)는 리프레시 구간 신호(REF)가 로직 하이인 경우, 외부 리프레시 명령(AFACT) 또는 리프레시 아이들 신호(REF_IDLE)에 응답하여 버스트 리프레시 구간 신호(REFI)를 로직 하이로 셋 시킨다.
제 1 로직 회로(110)는 아이들 신호(IDLE)에 응답하여 버스트 리프레시 구간 신호(REFI)를 로직 로우로 리셋 시킨다.
도 6에 도시된 바와 같이, 어드레스 스위칭부(500)는 카운터(510) 및 리셋 신호 발생부(520)를 포함한다.
카운터(510)는 버스트 리프레시 구간 신호(REFI)에 응답하여 카운트 신호(REFCNT<0:2>)를 생성하도록 구성된다.
리셋 신호 발생부(520)는 카운트 신호(REFCNT<0:2>) 및 리프레시 방식 설정 신호(T2REF)에 응답하여 리프레시 카운트 리셋 신호(RCNTRST)를 생성하도록 구성된다.
이때 리프레시 방식 설정 신호(T2REF)는 리프레시 횟수를 정의하는 신호이다. 즉, 메모리 장치(2)가 tRFC 동안 4번의 리프레시 동작을 수행할 것인지, 아니면 2번의 리프레시 동작을 수행할 것인지를 정의하는 신호이다.
리프레시 카운트 리셋 신호(RCNTRST)는 버스트 리프레시 구간 신호(REFI)와 리프레시 구간 신호(REF)를 비 활성화시키기 위한 신호이다.
도 7에 도시된 바와 같이, 리셋 신호 발생부(520)는 복수의 인버터(IV21 ~ IV27), 복수의 노아 게이트(NR21 ~ NR23) 및 복수의 패스 게이트(PG21, PG22)를 포함한다.
이때 리프레시 방식 설정 신호(T2REF)가 예를 들어, 로직 하이인 경우, tRFC 동안 2번의 리프레시 동작을 수행하도록 설정된 것을 정의하고, 리프레시 방식 설정 신호(T2REF)가 로직 로우인 경우, tRFC 동안 4번의 리프레시 동작을 수행하도록 설정된 것을 정의한다.
리프레시 방식 설정 신호(T2REF)가 로직 로우인 경우, 4번의 리프레시 동작을 수행해야 하므로 카운트 신호(REFCNT<2:0>)가 '4(십진수)' 즉, '100(2진수)'이 되면 버스트 리프레시 구간 신호(REFI)와 리프레시 구간 신호(REF)를 비 활성화시켜야 한다.
한편, 리프레시 방식 설정 신호(T2REF)가 로직 하이인 경우, 2번의 리프레시 동작을 수행해야 하므로 카운트 신호(REFCNT<1:0>)가 '2(십진수)' 즉, '10(2진수)'이 되면 버스트 리프레시 구간 신호(REFI)와 리프레시 구간 신호(REF)를 비 활성화시켜야 한다.
따라서 리셋 신호 발생부(520)는 리프레시 방식 설정 신호(T2REF)가 로직 하인 경우에는, 카운트 신호(REFCNT<1:0>)가 '10'이 되면 리프레시 카운트 리셋 신호(RCNTRST)를 활성화 시킨다.
리셋 신호 발생부(520)는 리프레시 방식 설정 신호(T2REF)가 로직 로우인 경우에는, 카운트 신호(REFCNT<2:0>)가 '001'이 되면 리프레시 카운트 리셋 신호(RCNTRST)를 활성화시킨다.
도 8을 참조하여, 본 발명의 실시예의 리프레시 제어 방법을 설명하면 다음과 같다.
로직 회로부(110)(CLCFFRF)는 외부 리프레시 명령(AFACT), 리프레시 카운트 리셋 신호(RCNTRST), 리프레시 아이들 신호(REF_IDLE) 및 아이들 신호(Idle Signal)(IDLE)에 응답하여 리프레시 구간 신호(REF) 및 버스트 리프레시 구간 신호(REFI)를 생성한다.
로직 회로부(120)(CLREF)는 버스트 리프레시 구간 신호(REFI)에 응답하여 내부 리프레시 명령(FACT<0:3>)을 생성한다.
로직 회로부(130)(PILED_DLY)는 로직 회로부(12)의 출력 신호(REFBA)를 지연시켜 지연 신호(REFBAD)를 생성한다.
뱅크 제어부(300)는 내부 리프레시 명령(FACT<0:3>)에 응답하여 로우 액티브 신호(RACTV<0:7>)를 활성화시킨다.
로직 회로부(140)는 로우 액티브 신호(RACTV<0:7>)를 부정 논리합(NORing)하여 아이들 신호(IDLE)를 생성한다.
리프레시 아이들 신호 생성부(400)는 아이들 신호(IDLE)의 라이징 엣지를 지연시켜 리프레시 아이들 신호(REF_IDLE)를 생성한다.
로직 회로부(150)는 로우 액티브 신호(RACTV<0:7>)에 응답하여 로우 억세스 스트로브 신호(IRAS<0:7>)를 생성한다.
로직 회로부(160)는 로우 억세스 스트로브 신호(IRAS<0:7>) 및 버스트 리프레시 구간 신호(REFI)에 응답하여 예비 프리차지 신호(RE<0:3>)를 생성한다.
로직 회로부(170)는 외부 리프레시 명령(AFACT) 및 예비 프리차지 신호(RE<0:3>)에 응답하여 프리차지 신호(PRE<0:7>를 생성한다.
뱅크 제어부(300)는 프리차지 신호(PRE<0:7>)에 응답하여 로우 액티브 신호(RACTV<0:7>)를 비 활성화 시킨다.
어드레스 제어부(200)는 버스트 리프레시 구간 신호(REFI)에 응답하여 외부에서 제공된 리프레시 어드레스(RA<13:14>)의 출력을 차단하고, 카운트 신호(REFCNT<0:1>)를 리프레시 어드레스(RA<13:14>)로서 출력한다.
이때 카운트 신호(REFCNT<0:1>) 즉, 리프레시 어드레스(RA<13:14>)는 버스트 리프레시 구간 신호(REFI)의 각 활성화 구간별로 서로 다른 값 즉, '00', '10', '01', '11'으로 변한다.
따라서 '00', '10', '01', '11'의 값을 갖는 리프레시 어드레스(RA<13:14>) 각각에 해당하는 코어 블록(102)의 메모리 뱅크들(BA<0, 3, 4, 7>) 각각의 워드 라인이 순차적으로 액티브되고, 그에 따른 비트/비트 바 라인(BL/BLB<n>의 차지 쉐어링 동작이 이루어진다.
코어 블록(102)의 메모리 뱅크들(BA<1, 2, 5, 6>) 또한 메모리 뱅크들(BA<0, 3, 4, 7>)과 동일한 방식으로 차지 쉐어링 동작이 이루어진다.
이때 도 8은 리프레시 방식 설정 신호(T2REF)가 로직 로우인 경우 즉, tRFC 동안 4번의 리프레시 동작을 수행하도록 설정된 경우의 예를 든 것이다.
이후, 카운트 신호(REFCNT<2:0>)가 '100'의 값을 갖게 됨에 따라 리프레시 카운트 리셋 신호(RCNTRST)가 발생 된다.
리프레시 카운트 리셋 신호(RCNTRST)에 따라 리프레시 구간 신호(REF) 및 버스트 리프레시 구간 신호(REFI)가 비 활성화 된다.
도 9는 리프레시 방식 설정 신호(T2REF)가 로직 하이인 경우 즉, tRFC 동안 2번의 리프레시 동작을 수행하도록 설정된 경우의 예를 든 것이다.
도 9와 같이, '00', '10'의 값을 갖는 리프레시 어드레스(RA<13:14>) 각각에 해당하는 코어 블록(102)의 메모리 뱅크들(BA<0, 3, 4, 7>) 각각의 워드 라인이 순차적으로 액티브되고, 그에 따른 비트/비트 바 라인(BL/BLB<n>의 차지 쉐어링 동작이 이루어진다.
코어 블록(102)의 메모리 뱅크들(BA<1, 2, 5, 6>) 또한 메모리 뱅크들(BA<0, 3, 4, 7>)과 동일한 방식으로 차지 쉐어링 동작이 이루어진다.
이후, 카운트 신호(REFCNT<1:0>)가 '10'의 값을 갖게 됨에 따라 리프레시 카운트 리셋 신호(RCNTRST)가 발생 된다.
리프레시 카운트 리셋 신호(RCNTRST)에 따라 리프레시 구간 신호(REF) 및 버스트 리프레시 구간 신호(REFI)가 비 활성화 된다.
한편, 한 번의 외부 리프레시 명령(AFACT)에 의해 메모리 뱅크 별로 워드 라인의 액티브 타이밍을 다르게 하여 전류 최대치를 줄이는 파일드(Piled) 방식의 리프레시 동작이 가능하다.
도 10에 도시된 바와 같이, 메모리 뱅크들(BA<3:4>, BA<2:5>, BA<0:7>, BA<1:6>)이 파일드 방식이 적용됨과 동시에 도 9와 같이, tRFC 동안 2번의 리프레시 동작이 수행된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (24)

  1. 리프레시 명령에 응답하여 버스트 리프레시 구간 신호, 내부 리프레시 명령, 및 프리차지 신호를 생성하도록 구성된 리프레시 타이밍 제어부;
    상기 내부 리프레시 명령 및 상기 프리차지 신호에 응답하여 로우 액티브 신호를 생성하도록 구성된 뱅크 제어부,
    상기 버스트 리프레시 구간 신호에 응답하여 카운트 신호를 리프레시 어드레스들로서 출력하도록 구성된 어드레스 제어부, 및
    상기 버스트 리프레시 구간 신호에 응답하여 상기 카운트 신호를 생성하도록 구성된 어드레스 스위칭부를 포함하는 리프레시 제어 회로.
  2. 제 1 항에 있어서,
    상기 로우 액티브 신호는
    로우 싸이클 타임(tRFC) 이내에 복수의 활성화 구간을 갖는 리프레시 제어 회로.
  3. 제 2 항에 있어서,
    상기 리프레시 어드레스들은
    상기 복수의 활성화 구간에 대응하여 서로 다른 값을 갖는 리프레시 제어 회로.
  4. 제 1 항에 있어서,
    상기 어드레스 제어부는
    상기 버스트 리프레시 구간 신호에 응답하여 외부 어드레스 대신 상기 카운트 신호를 상기 리프레시 어드레스들로서 출력하도록 구성되는 리프레시 제어 회로.
  5. 제 1 항에 있어서,
    상기 어드레스 스위칭부는
    상기 카운트 신호에 응답하여 리프레시 카운트 리셋 신호를 생성하도록 구성되는 리프레시 제어 회로.
  6. 제 5 항에 있어서,
    상기 어드레스 스위칭부는
    상기 카운트 신호의 값이 설정 값과 일치하는 경우 상기 리프레시 카운트 리셋 신호를 활성화 시키도록 구성되는 리프레시 제어 회로.
  7. 제 5 항에 있어서,
    상기 리프레시 타이밍 제어부는
    상기 리프레시 카운트 리셋 신호에 응답하여 상기 버스트 리프레시 구간 신호를 비 활성화 시키도록 구성되는 리프레시 제어 회로.
  8. 1회의 리프레시 명령 및 어드레스에 응답하여 서로 다른 값을 갖는 리프레시 어드레스들을 생성하고, 상기 리프레시 어드레스들에 응답하여 시차를 두고 복수회의 리프레시 동작을 수행하도록 구성되며,
    상기 복수회의 리프레시 동작이 리프레시 로우 싸이클 타임(tRFC) 이내에 이루어지는 메모리 장치.
  9. 제 8 항에 있어서,
    외부 신호에 응답하여 상기 리프레시 동작의 횟수가 조정되도록 구성된 메모리 장치.
  10. 제 8 항에 있어서,
    상기 메모리 장치는
    상기 리프레시 어드레스들 및 로우 액티브 신호에 응답하여 리프레시 동작을 수행하도록 구성된 코어 블록, 및
    리프레시 명령에 응답하여 리프레시 로우 싸이클 타임(tRFC) 이내에 복수의 활성화 구간을 갖는 상기 로우 액티브 신호 및 상기 복수의 활성화 구간에 대응하여 서로 다른 값을 갖는 상기 리프레시 어드레스들을 생성하도록 구성된 리페어 제어 회로를 포함하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 코어 블록은
    복수의 메모리 셀, 및
    상기 복수의 메모리 셀의 리페어를 위한 복수의 리페어 워드 라인 및 복수의 퓨즈 셋을 포함하는 메모리 장치.
  12. 제 10 항에 있어서,
    상기 리페어 제어 회로는
    상기 리프레시 명령에 응답하여 버스트 리프레시 구간 신호, 내부 리프레시 명령, 및 프리차지 신호를 생성하도록 구성된 리프레시 타이밍 신호 생성부,
    상기 내부 리프레시 명령 및 상기 프리차지 신호에 응답하여 상기 로우 액티브 신호를 생성하도록 구성된 뱅크 제어부,
    상기 버스트 리프레시 구간 신호에 응답하여 카운트 신호를 상기 리프레시 어드레스들로서 출력하도록 구성된 어드레스 제어부, 및
    상기 버스트 리프레시 구간 신호에 응답하여 상기 카운트 신호를 생성하도록 구성된 어드레스 스위칭부를 포함하는 메모리 장치.
  13. 제 12 항에 있어서,
    상기 어드레스 제어부는
    상기 버스트 리프레시 구간 신호에 응답하여 외부 어드레스 대신 상기 카운트 신호를 상기 리프레시 어드레스들로서 출력하도록 구성되는 메모리 장치.
  14. 제 12 항에 있어서,
    상기 어드레스 스위칭부는
    상기 카운트 신호에 응답하여 리프레시 카운트 리셋 신호를 생성하도록 구성되는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 어드레스 스위칭부는
    상기 카운트 신호의 값이 설정 값과 일치하는 경우 상기 리프레시 카운트 리셋 신호를 활성화 시키도록 구성되는 메모리 장치.
  16. 제 14 항에 있어서,
    상기 어드레스 스위칭부는
    외부 신호에 응답하여 상기 카운트 신호의 값이 제 1 설정 값 또는 제 2 설정 값과 일치하는 경우 상기 리프레시 카운트 리셋 신호를 활성화 시키도록 구성되는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 외부 신호는 상기 리프레시 동작의 횟수를 설정하는 신호인 메모리 장치.
  18. 제 14 항에 있어서,
    상기 리프레시 타이밍 제어부는
    상기 리프레시 카운트 리셋 신호에 응답하여 상기 버스트 리프레시 구간 신호를 비 활성화 시키도록 구성되는 메모리 장치.
  19. 리프레시 명령을 입력 받는 단계;
    상기 리프레시 명령에 응답하여 리프레시 로우 싸이클 타임(tRFC) 이내에 복수의 활성화 구간을 갖는 로우 액티브 신호를 생성하는 단계; 및
    상기 로우 액티브 신호에 응답하여 리프레시 동작을 수행하는 단계를 포함하는 메모리 장치의 리프레시 제어 방법.
  20. 제 19 항에 있어서,
    상기 리프레시 명령을 입력 받는 단계는
    1회의 리프레시 명령을 입력 받는 단계인 메모리 장치의 리프레시 제어 방법.
  21. 제 19 항에 있어서,
    상기 복수의 활성화 구간 각각에 대응되며, 서로 다른 값을 갖는 리프레시 어드레스를 생성하는 단계를 더 포함하는 메모리 장치의 리프레시 제어 방법.
  22. 제 19 항에 있어서,
    상기 리프레시 동작을 수행하는 단계는
    상기 로우 액티브 신호에 응답하여 시차를 두고 복수회의 리프레시 동작을 수행하는 단계인 메모리 장치의 리프레시 제어 방법.
  23. 제 21 항에 있어서,
    상기 리프레시 어드레스를 생성하는 단계는
    상기 복수의 활성화 구간 각각에 대응되는 카운트 신호를 생성하는 단계, 및
    상기 카운트 신호를 상기 리프레시 어드레스로서 출력하는 단계를 포함하는 메모리 장치의 리프레시 제어 방법.
  24. 제 23 항에 있어서,
    상기 리프레시 동작을 수행하는 단계는
    상기 카운트 신호의 카운트 값에 응답하여 상기 카운트 신호를 리셋시킴으로써 상기 리프레시 동작의 횟수가 변경되는 메모리 장치의 리프레시 제어 방법.
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