KR20120020395A - 리프레시 제어회로 및 그를 이용한 반도체 메모리 장치 - Google Patents

리프레시 제어회로 및 그를 이용한 반도체 메모리 장치 Download PDF

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Abstract

리프레시 제어회로는 리프레시 커맨드 신호에 응답하여 복수의 뱅크 선택신호를 활성화시킴에 있어서, 리프레시 사이클 선택신호가 활성화 되면 복수의 뱅크 선택신호를 복수의 뱅크 그룹별로 활성화 시키도록 구성된다.

Description

리프레시 제어회로 및 그를 이용한 반도체 메모리 장치{REFRESH CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY APPARATUS USING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 리프레시 기술에 관한 것이다.
반도체 메모리 장치 중 디램(Dynamic Random Access Memory, DRAM)은 대표적인 휘발성 메모리(Volatile Memory)이다. 디램(DRAM)의 메모리 셀(Memory Cell)은 셀 트랜지스터 및 셀 캐패시터로 구성된다. 셀 트랜지스터는 셀 캐패시터에 대한 액세스를 제어하는 역할을 하고, 셀 캐패시터는 데이터에 대응하는 전하를 저장한다. 즉, 셀 캐패시터에 저장된 전하량에 따라 하이레벨의 데이터 또는 로우레벨의 데이터로 구분된다.
한편, 디램(DRAM)의 메모리 셀은 누설성분에 의해서 셀 캐패시터로 전하가 유입되거나 유출되므로, 주기적으로 해당하는 데이터를 다시 저장해 주어야 한다. 이와 같이 데이터를 정확하게 유지하기 위해 주기적으로 수행하는 동작을 리프레시 동작(Refresh Operation)이라고 한다.
일반적으로 디램(DRAM)은 64ms 동안 4K번 또는 8K번의 리프레시를 수행하는데, 이와 같은 리프레시 사이클은 고정되어 있다. 또한, 디램(DRAM)의 메모리부는 복수의 메모리 뱅크로 구분되는데, 리프레시 동작은 기본적으로 모든 메모리 뱅크에 동시에 발생하게 된다. 따라서 모든 메모리 뱅크가 동시에 활성화 되어 리프레시 동작이 수행될 때의 피크 전류(Peak Current)가 매우 크므로, 순간적인 전력소모가 매우 크며, 과도한 피크 전류로 인해서 동작 안정성 측면에서 문제가 발생할 수 있다.
본 발명은 복수의 메모리 뱅크를 그룹별로 활성화시킴으로써, 리프레시 사이클을 조절할 수 있는 리프레시 제어회로 및 그를 이용한 반도체 메모리 장치를 제공한다.
또한, 본 발명은 리프레시 사이클 선택신호의 제어에 따라 리프레시 주기가 조절되는 복수의 반도체 메모리 칩을 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따르면, 리프레시 커맨드 신호에 응답하여 복수의 뱅크 선택신호를 활성화시킴에 있어서, 리프레시 사이클 선택신호가 활성화 되면 상기 복수의 뱅크 선택신호를 복수의 뱅크 그룹별로 활성화 시키도록 구성되는 리프레시 제어회로가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 예정된 어드레스 범위를 리프레시 커맨드 신호가 인가될 때마다 카운팅 하여, 카운팅 값에 대응하는 복수의 리프레시 어드레스 신호를 출력함에 있어서, 상기 어드레스 범위가 시작될 때마다 토글링 되는 카운팅 플래그 신호를 출력하는 어드레스 카운팅부; 및 상기 리프레시 커맨드 신호에 응답하여 복수의 뱅크 선택신호를 활성화시킴에 있어서, 리프레시 사이클 선택신호가 활성화 되면 상기 카운팅 플래그 신호의 제어에 따라 상기 복수의 뱅크 선택신호를 복수의 뱅크 그룹별로 활성화 시키며, 상기 리프레시 사이클 선택신호가 비활성화 되면 상기 복수의 뱅크 선택신호를 모두 활성화 시켜 출력하는 리프레시 제어부;를 포함하며, 상기 복수의 뱅크 선택신호 및 상기 복수의 리프레시 어드레스 신호에 해당하는 메모리 블록을 리프레시 하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 리프레시 사이클 선택신호의 제어에 따라 리프레시 주기가 조절되는 복수의 반도체 메모리 칩을 포함하는 반도체 메모리 장치로서, 상기 복수의 반도체 메모리 칩은 각각, 예정된 어드레스 범위를 리프레시 커맨드 신호가 인가될 때마다 카운팅 하여, 카운팅 값에 대응하는 복수의 리프레시 어드레스 신호를 출력함에 있어서, 상기 어드레스 범위가 시작될 때마다 토글링 되는 카운팅 플래그 신호를 출력하는 어드레스 카운팅부; 및 상기 리프레시 커맨드 신호에 응답하여 복수의 뱅크 선택신호를 활성화시킴에 있어서, 상기 리프레시 사이클 선택신호가 활성화 되면 상기 카운팅 플래그 신호의 제어에 따라 상기 복수의 뱅크 선택신호를 복수의 뱅크 그룹별로 활성화 시키며, 상기 리프레시 사이클 선택신호가 비활성화 되면 상기 복수의 뱅크 선택신호를 모두 활성화 시켜 출력하는 리프레시 제어부;를 포함하며, 상기 복수의 뱅크 선택신호 및 상기 복수의 리프레시 어드레스 신호에 해당하는 메모리 블록을 리프레시 하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2는 도 1의 리프레시 사이클 선택신호 발생부의 실시예에 따른 회로도이다.
도 3은 도 1의 어드레스 카운팅부의 실시예에 따른 구성도이다.
도 4는 도 1의 리프레시 제어부의 실시예에 따른 구성도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 주요 내부동작을 나타낸 타이밍 다이어그램이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 1을 참조하면, 반도체 메모리 장치는 리프레시 사이클 선택신호 발생부(10)와, 리프레시 제어부(20)와, 어드레스 카운팅부(30)와, 어드레스 선택부(40)와, 메모리부(50)를 구비한다. 여기에서 리프레시 사이클 선택신호 발생부(10) 및 어드레스 선택부(40)는 실시예에 따라 선택적으로 구비될 수 있는 요소이다. 또한, 메모리부(50)는 4개의 메모리 뱅크로 구분되어 있다고 가정하며, 각 메모리 뱅크는 뱅크 선택신호에 의해 선택되었을 때 리프레시 동작을 수행한다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
리프레시 사이클 선택신호 발생부(10)는 퓨즈의 전기적인 연결상태 또는 테스트 신호(TM_REF_C)에 응답하여 선택적으로 활성화 되는 리프레시 사이클 선택신호(REF_CY)를 출력한다. 리프레시 사이클 선택신호 발생부(10)는 전원이 안정화되었음을 나타내는 파워업 신호(PWRUP)가 활성화 되면, 내부에 구비된 퓨즈의 전기적인 상태에 따라 리프레시 사이클 선택신호(REF_CY)의 활성화 여부를 결정하게 된다. 또한, 리프레시 사이클 선택신호 발생부(10)는 테스트 신호(TM_REF_C)가 활성화 되면 리프레시 사이클 선택신호(REF_CY)를 활성화 시켜 출력한다. 본 실시예에서 리프레시 사이클 선택신호(REF_CY)는 리프레시 사이클을 조절하는 신호로서 정의된다.
어드레스 카운팅부(30)는 예정된 어드레스 범위를 리프레시 커맨드 신호(REFCMD)가 인가될 때마다 카운팅 하여, 카운팅 값에 대응하는 복수의 리프레시 어드레스 신호(BK<0:11>)를 출력한다. 이때, 어드레스 카운팅부(30)는 어드레스 범위가 시작될 때마다 토글링 되는 카운팅 플래그 신호(FLAG_BK)를 출력한다. 즉, 어드레스 카운팅부(30)는 어드레스 범위를 모두 카운팅한 이후에 다시 어드레스 범위를 처음부터 카운팅 하는데, 다시 어드레스 범위가 시작될 때마다 카운팅 플래그 신호(FLAG_BK)를 토글링 하여 출력한다. 즉, 카운팅 플래그 신호(FLAG_BK)는 최초에 어드레스 범위를 카운팅할 때 로우레벨을 유지하고 있다면, 이후의 어드레스 범위를 처음부터 카운팅할 때 하이레벨을 유지하게 된다. 참고적으로 어드레스 카운팅 순서는 실시예마다 변경될 수 있을 것이다. 즉, 업 카운팅 또는 다운 카운팅을 할 수 있으며 임의의 순서로 카운팅할 수도 있을 것이다. 본 실시예에서 어드레스 카운팅부(30)에 입력되는 리프레시 펄스신호(REF)는 리프레시 커맨드 신호(REFCMD)가 입력될 때마다 예정된 구간동안 활성화되는 신호이다. 따라서 어드레스 카운팅부(30)는 리프레시 커맨드 신호(REFCMD)가 인가될 때마다 카운팅 동작을 수행한다.
리프레시 제어부(20)는 리프레시 커맨드 신호(REFCMD)에 응답하여 복수의 뱅크 선택신호(BK<0>,BK<1>,BK<2>,BK<3>)를 활성화시킨다. 이때, 리프레시 제어부(20)는 리프레시 커맨드 신호(REFCMD)가 입력될 때마다 리프레시 사이클 선택신호(REF_CY)가 활성화 되어 있으면, 카운팅 플래그 신호(FLAG_BK)의 제어에 따라 복수의 뱅크 선택신호(BK<0>,BK<1>,BK<2>,BK<3>)를 복수의 뱅크 그룹별로 활성화 시킨다. 또한, 리프레시 제어부(20)는 리프레시 커맨드 신호(REFCMD)가 입력될 때마다 리프레시 사이클 선택신호(REF_CY)가 비활성화 되어 있으면, 복수의 뱅크 선택신호(BK<0>,BK<1>,BK<2>,BK<3>)를 모두 활성화 시켜 출력한다.
본 실시예에서 제1 뱅크 선택신호(BK<0>) 및 제2 뱅크 선택신호(BK<1>)는 제1 뱅크 그룹의 메모리 뱅크를 선택하는 신호라고 정의하고, 제3 뱅크 선택신호(BK<2>) 및 제4 뱅크 선택신호(BK<3>)는 제2 뱅크 그룹의 메모리 뱅크를 선택하는 신호라고 정의한다. 리프레시 제어부(20)는 리프레시 사이클 선택신호(REF_CY)가 활성화 되어 있는 상태에서 리프레시 커맨드 신호(REFCMD)가 입력되면, 카운팅 플래그 신호(FLAG_BK)의 논리레벨에 따라 제1 뱅크 그룹을 선택하는 제1 및 제2 뱅크 선택신호(BK<0>,BK<1>)를 활성화 시켜 출력하거나, 제2 뱅크 그룹을 선택하는 제3 및 제4 뱅크 선택신호(BK<2>,BK<3>)를 활성화 시켜 출력한다. 반면에 리프레시 제어부(20)는 리프레시 사이클 선택신호(REF_CY)가 비활성화 되어 있는 상태에서 리프레시 커맨드 신호(REFCMD)가 입력되면, 제1 내지 제4 뱅크 선택신호(BK<0>,BK<1>,BK<2>,BK<3>)를 모두 활성화 시켜 출력한다.
한편, 리프레시 제어부(20)에서 출력되는 리프레시 펄스신호(REF)는 리프레시 커맨드 신호(REFCMD)가 활성화 될 때 활성화 되고, 펄스조절신호(TRANSMIN)가 활성화 될 때 비활성화 되는 신호이다. 따라서 펄스조절신호(TRANSMIN)의 활성화 시점, 즉 펄싱시점에 의해서 리프레시 펄스신호(REF)의 활성화 구간이 조절된다. 펄스조절신호(TRANSMIN)는 커맨드 관련 제어회로에서 출력되는 신호로서 정의된다. 또한, 파워업 신호(PWRUP)는 리프레시 제어부(20)의 내부로직을 인에이블 시키거나 초기화 시키는 신호로서 정의된다.
어드레스 선택부(40)는 액티브 펄스신호(ACTP) 및 리프레시 펄스신호(REF)에 응답하여 복수의 리프레시 어드레스 신호(BK<0:11>) 또는 외부에서 인가된 복수의 어드레스 신호(ADDR<0:11>를 출력 어드레스(RA<0:11>)로서 출력한다. 즉, 어드레스 선택부(40)는 액티브 펄스신호(ACTP)가 활성화 되면 복수의 어드레스 신호(ADDR<0:11>를 출력 어드레스(RA<0:11>)로서 출력하고, 리프레시 펄스신호(REF)가 활성화 되면 복수의 리프레시 어드레스 신호(BK<0:11>)를 출력 어드레스(RA<0:11>)로서 출력한다. 어드레스 선택부(40)에서 복수의 리프레시 어드레스 신호(BK<0:11>)에 해당하는 출력 어드레스(RA<0:11>)가 출력된다고 가정하면, 메모리부(50)는 복수의 뱅크 선택신호(BK<0>,BK<1>,BK<2>,BK<3>) 및 복수의 리프레시 어드레스 신호(BK<0:11>)에 해당하는 메모리 블록을 리프레시 한다. 이때 리프레시 어드레스는 워드라인 어드레스라고 정의할 수 있으며 따라서 해당 워드라인의 제어를 받는 복수의 메모리 셀이 리프레시 된다.
상술한 바와 같이 본 실시예에 따른 반도체 메모리 장치는 리프레시 사이클 선택신호(REF_CY)가 활성화 되면 제1 뱅크 그룹 및 제2 뱅크 그룹별로 리프레시 동작을 수행하게 된다. 이때, 리프레시 사이클 선택신호(REF_CY)가 활성화 되면 리프레시 사이클 선택신호(REF_CY)가 비활성화 되었을 때 보다 리프레시 커맨드 신호(REFCMD)가 인가되는 주기가 더 빨라진다. 예를 들어 리프레시 사이클 선택신호(REF_CY)가 비활성화 되면, 모든 메모리 뱅크가 동시에 리프레시 동작을 수행하게 되는데, 이때 64ms 동안 4K 번의 리프레시 동작이 수행된다고 가정한다. 한편, 리프레시 사이클 선택신호(REF_CY)가 활성화 되면, 제1 뱅크 그룹에 해당하는 제1 및 제2 메모리 뱅크가 동시에 리프레시 동작을 수행한 이후에, 다시 제2 뱅크 그룹에 해당하는 제3 및 제4 메모리 뱅크가 동시에 리프레시 동작을 수행하게 된다. 따라서 리프레시 커맨드 신호(REFCMD)가 인가되는 주기가 상대적으로 2배 빨라질 경우, 결과적으로 64ms 동안 8K 번의 리프레시 동작이 수행된다. 이와 같이 뱅크 그룹별로 구분하여 리프레시 동작을 수행할 경우 상대적으로 피크 전류가 감소하므로, 순간적으로 과도한 전류 소모로 인한 오동작을 방지할 수 있다.
도 2는 도 1의 리프레시 사이클 선택신호 발생부의 실시예에 따른 회로도이다.
도 2를 참조하면, 리프레시 사이클 선택신호 발생부(10)는 퓨즈상태 출력부(11)와, 로직부(12)로 구성된다.
퓨즈상태 출력부(11)는 파워업 신호(PWRUP)에 응답하여 퓨즈(FUSE) 전기적인 연결상태에 대응하는 레벨을 갖는 퓨즈상태신호(FSEN)를 출력한다. 퓨즈(FUSE)가 쇼트 되어 있으면, 파워업 신호(PWRUP)가 활성화 될 경우 퓨즈상태신호(FSEN)는 로우레벨로 출력된다. 반면에 퓨즈(FUSE)가 오픈 되어 있으면, 파워업 신호(PWRUP)가 활성화 될 경우 퓨즈상태신호(FSEN)는 하이레벨로 출력된다.
로직부(12)는 테스트 신호(TM_REF_C) 및 퓨즈상태신호(FSEN)를 논리적으로 조합하여 리프레시 사이클 선택신호(REF_CY)를 출력한다. 본 실시예에서 로직부(12)는 퓨즈상태신호(FSEN)와 리프레시 사이클 선택신호(REF_CY)를 입력으로 하여 리프레시 사이클 선택신호(REF_CY)를 출력하는 논리합 수단(NOR,INV2)으로 구성된다. 로직부(12)는 테스트 신호(TM_REF_C)가 하이레벨로 활성화 되면 퓨즈상태신호(FSEN)의 레벨에 관계없이 리프레시 사이클 선택신호(REF_CY)를 하이레벨로 출력한다. 또한, 로직부(12)는 테스트 신호(TM_REF_C)가 로우레벨일 때 퓨즈(FUSE)가 컷팅 되어 있으면 리프레시 사이클 선택신호(REF_CY)를 하이레벨로 출력한다.
도 3은 도 1의 어드레스 카운팅부의 실시예에 따른 구성도이다.
도 3을 참조하면, 어드레스 카운팅부(30)는 파워업 신호(PWRUP)의 제어에 따라 초기화 되는 서로 직렬로 연결된 복수의 1비트 카운터(30_1~30_13)로 구성된다. 본 실시예에서 복수의 1비트 카운터(30_1~30_13) 중 최하위 1비트 카운터(30_13)는 카운팅 값을 카운팅 플래그 신호(FLAG_BK)로서 출력한다. 어드레스 카운팅부(30)는 리프레시 커맨드 신호(REFCMD)가 인가될 때마다 하이레벨로 펄싱하는 리프레시 펄스신호(REF)가 입력되면 카운팅 동작을 수행한다. 이때, 어드레스 카운팅부(30)는 예정된 어드레스 범위를 모두 카운팅 하고, 다시 처음부터 어드레스 범위를 카운팅 하는 동작을 시작할 때 카운팅 플래그 신호(FLAG_BK)를 하이레벨로 출력한다. 즉, 리프레시 어드레스 범위는 제1 내지 제12 1비트 카운터(30_1~30_12)를 통해서 카운팅 되며, 최하위의 제13 1비트 카운터(30_13)는 예정된 리프레시 어드레스 범위를 모두 카운팅 한 이후에, 다시 처음부터 어드레스 범위를 카운팅 하는 것을 알려주는 카운팅 플래그 신호(FLAG_BK)를 출력한다.
도 4는 도 1의 리프레시 제어부의 실시예에 따른 구성도이다.
도 4를 참조하면, 리프레시 제어부(20)는 제1 제어펄스 출력그룹(21_1,21_2)과, 제2 제어펄스 출력그룹(21_3,21_4)과, 펄스 출력부(22)로 구성된다. 여기에서 제1 제어펄스 출력그룹(21_1,21_2)은 제1 제어펄스 출력부(21_1)와 제2 제어펄스 출력부(21_2)로 구성된다. 또한, 제2 제어펄스 출력그룹(21_3,21_4)은 제3 제어펄스 출력부(21_3)와 제4 제어펄스 출력부(21_4)로 구성된다.
제1 제어펄스 출력그룹(21_1,21_2)은 리프레시 커맨드 신호(REFCMD), 리프레시 사이클 선택신호(REF_CY) 및 카운팅 플래그 신호(FLAG_BK)에 응답하여 선택적으로 활성화 되는 복수의 제1 제어펄스신호(SREFP<0>,SREFP<1>)를 출력한다. 본 실시예에서 제1 제어펄스 출력부(21_1)는 리프레시 사이클 선택신호(REF_CY) 및 카운팅 플래그 신호(FLAG_BK)를 입력으로 하는 제1 부정 논리곱 수단(NAND1_1)과, 리프레시 커맨드 신호(REFCMD)와 제1 부정 논리곱 수단(NAND1_1)의 출력신호를 입력으로 하는 제2 부정 논리곱 수단(NAND1_2)과, 제2 부정 논리곱 수단(NAND1_2)의 출력신호를 입력으로 하여 제1 제어펄스신호(SREFP<0>)를 출력하는 인버터(INV1)로 구성된다. 제2 제어펄스 출력부(21_2)도 제1 제어펄스 출력부(21_1)와 동일한 회로로 구성된다.
제2 제어펄스 출력그룹(21_3,21_4)은 리프레시 커맨드 신호(REFCMD), 리프레시 사이클 선택신호(REF_CY) 및 카운팅 플래그 신호(FLAG_BK)의 반전신호(FLAG_BKB)에 응답하여 선택적으로 활성화 되는 복수의 제2 제어펄스신호(SREFP<2>,SREFP<3>)를 출력한다. 본 실시예에서 제3 제어펄스 출력부(21_3)는 리프레시 사이클 선택신호(REF_CY) 및 카운팅 플래그 신호(FLAG_BK)의 반전신호(FLAG_BKB)를 입력으로 하는 제1 부정 논리곱 수단(NAND3_1)과, 리프레시 커맨드 신호(REFCMD)와 제1 부정 논리곱 수단(NAND3_1)의 출력신호를 입력으로 하는 제2 부정 논리곱 수단(NAND3_2)과, 제2 부정 논리곱 수단(NAND3_2)의 출력신호를 입력으로 하여 제3 제어펄스신호(SREFP<2>)를 출력하는 인버터(INV3)로 구성된다. 제4 제어펄스 출력부(21_4)도 제3 제어펄스 출력부(21_3)와 동일한 회로로 구성된다.
펄스 출력부(22)는 파워업 신호(PWRUP) 및 펄스조절신호(TRANSMIN)에 응답하여 복수의 제1 및 제2 제어펄스신호(SREFP<0>,SREFP<1>,SREFP<2>,SREFP<3>)의 활성화 시점에 각각 대응하여 활성화 되는 복수의 뱅크 선택신호(BK<0>,BK<1>,BK<2>,BK<3>) 및 리프레시 펄스신호(REF)를 출력한다. 여기에서 리프레시 펄스신호(REF)는 복수의 제1 및 제2 제어펄스신호(SREFP<0>,SREFP<1>,SREFP<2>,SREFP<3>) 중 활성화된 어느 하나의 제어펄스신호의 활성화 시점에 활성화 된다. 또한, 복수의 뱅크 선택신호(BK<0>,BK<1>,BK<2>,BK<3>) 및 리프레시 펄스신호(REF)는 펄스조절신호(TRANSMIN)의 활성화 시점에 모두 비활성화 된다. 파워업 신호(PWRUP)는 펄스 출력부(22)를 초기화 시키거나, 인에이블 시키는 신호로서 정의된다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 주요 내부동작을 나타낸 타이밍 다이어그램이다.
도 5의 타이밍 다이어그램과 도 1 내지 도 4를 동시에 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 주요 내부동작을 설명하면 다음과 같다.
도 5의 타이밍 다이어그램은 리프레시 사이클 선택신호(REF_CY)가 하이레벨로 활성화 되어 뱅크 그룹별로 리프레시 동작이 수행되는 과정의 일부를 나타낸 것이다. 즉, 리프레시 사이클 선택신호(REF_CY)가 로우레벨로 비활성화 되어 제1 내지 제4 메모리 뱅크(BANK0~BANK3)가 모두 동시에 64ms 동안 4K번의 리프레시 사이클로 리프레시 하는 동작과, 리프레시 사이클 선택신호(REF_CY)가 하이레벨로 활성화 되어 제1 및 제2 메모리 뱅크(BANK0,BANK1)가 4K-1번째 까지의 리프레시 하는 동작은 이미 이전에 수행되었다고 가정한다.
우선, 카운팅 플래그 신호(FLAG_BK)가 로우레벨로 비활성화 되어 있으므로, 리프레시 커맨드 신호(REFCMD)가 하이레벨로 펄싱할 때마다 제1 및 제2 메모리 뱅크(BANK0,BANK1)의 4K번째 리플레시 동작이 수행된다.
다음으로, 제1 및 제2 메모리 뱅크(BANK0,BANK1)의 4K번째의 리프레시 동작이 종료되었으므로, 카운팅 플래그 신호(FLAG_BK)는 하이레벨로 활성화 된다. 따라서 리프레시 커맨드 신호(REFCMD)가 하이레벨로 펄싱할 때마다 제3 및 제4 메모리 뱅크(BANK2,BANK3)의 첫 번째 리플레시 동작(전체적으로는 4K+1 번째 리프레시 동작)이 수행된다.
결론적으로 리프레시 사이클 선택신호(REF_CY)가 로우레벨로 비활성화 되면 64ms 동안 4K번의 리프레시 동작이 수행되며, 리프레시 사이클 선택신호(REF_CY)가 하이레벨로 활성화 되면 64ms 동안 8K번의 리프레시 동작이 수행된다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 6을 참조하면, 반도체 메모리 장치(200)는 복수의 반도체 메모리 칩(CHIP1~CHIP4)를 구비한다. 복수의 반도체 메모리 칩(CHIP1~CHIP4)은 리프레시 사이클 선택신호(REF_CY)의 제어에 따라 리프레시 주기가 조절된다. 여기에서 복수의 반도체 메모리 칩(CHIP1~CHIP4)은 서로 적층된 형태로 배치될 수도 있으며, 단일 패키지의 반도체 메모리 장치(200)에 평면적으로 배치될 수도 있다. 또한, 복수의 반도체 메모리 칩(CHIP1~CHIP4)는 와이드 입출력(WIDE I/0) 버스(BUS)를 구성할 수 있다.
반도체 메모리 장치(200)의 각 반도체 메모리 칩은 리프레시 사이클 선택신호(REF_CY)가 외부의 메모리 컨트롤러(CONTROLLER,100)에서 인가되는 것을 제외하면, 도 1의 일 실시예에 따른 반도체 메모리 장치와 동일한 회로로 구성된다. 따라서 리프레시 사이클 선택신호(REF_CY)의 제어에 따라 각 반도체 칩의 리프레시 사이클은 조절될 수 있다. 참고적으로 각 반도체 칩의 리프레시 사이클은 서로 다르게 설정될 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 이러한 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
11 : 퓨즈상태 출력부
12 : 로직부
21_1 : 제1 제어펄스 출력부
21_2 : 제2 제어펄스 출력부
21_3 : 제3 제어펄스 출력부
21_4 : 제4 제어펄스 출력부

Claims (21)

  1. 리프레시 커맨드 신호에 응답하여 복수의 뱅크 선택신호를 활성화시킴에 있어서, 리프레시 사이클 선택신호가 활성화 되면 상기 복수의 뱅크 선택신호를 복수의 뱅크 그룹별로 활성화 시키도록 구성되는 리프레시 제어회로.
  2. 제1항에 있어서,
    상기 리프레시 제어회로는,
    상기 리프레시 사이클 선택신호가 비활성화 되면 상기 복수의 뱅크 선택신호를 모두 활성화 시켜 출력하는 것을 특징으로 하는 리프레시 제어회로.
  3. 제2항에 있어서,
    상기 리프레시 사이클 선택신호가 활성화 되면 상기 리프레시 사이클 선택신호가 비활성화 되었을 때 보다 상기 리프레시 커맨드 신호가 인가되는 주기가 더 빨라지는 것을 특징으로 하는 리프레시 제어회로.
  4. 제1항에 있어서,
    상기 리프레시 제어회로는,
    상기 리프레시 커맨드 신호, 상기 리프레시 사이클 선택신호 및 카운팅 플래그 신호에 응답하여 선택적으로 활성화 되는 복수의 제1 제어펄스신호를 출력하는 제1 제어펄스 출력그룹;
    상기 리프레시 커맨드 신호, 상기 리프레시 사이클 선택신호 및 상기 카운팅 플래그 신호의 반전신호에 응답하여 선택적으로 활성화 되는 복수의 제2 제어펄스신호를 출력하는 제2 제어펄스 출력그룹; 및
    상기 복수의 제1 및 제2 제어펄스신호의 활성화 시점에 각각 대응하여 활성화 되는 상기 복수의 뱅크 선택신호를 출력하는 펄스 출력부;를 포함하는 리프레시 제어회로.
  5. 제4항에 있어서,
    상기 카운팅 플래그 신호는 ,
    예정된 리프레시 어드레스 범위가 시작될 때마다 토글링 되는 신호인 것을 특징으로 하는 리프레시 제어회로.
  6. 예정된 어드레스 범위를 리프레시 커맨드 신호가 인가될 때마다 카운팅 하여, 카운팅 값에 대응하는 복수의 리프레시 어드레스 신호를 출력함에 있어서, 상기 어드레스 범위가 시작될 때마다 토글링 되는 카운팅 플래그 신호를 출력하는 어드레스 카운팅부; 및
    상기 리프레시 커맨드 신호에 응답하여 복수의 뱅크 선택신호를 활성화시킴에 있어서, 리프레시 사이클 선택신호가 활성화 되면 상기 카운팅 플래그 신호의 제어에 따라 상기 복수의 뱅크 선택신호를 복수의 뱅크 그룹별로 활성화 시키며, 상기 리프레시 사이클 선택신호가 비활성화 되면 상기 복수의 뱅크 선택신호를 모두 활성화 시켜 출력하는 리프레시 제어부;를 포함하며,
    상기 복수의 뱅크 선택신호 및 상기 복수의 리프레시 어드레스 신호에 해당하는 메모리 블록을 리프레시 하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 리프레시 사이클 선택신호가 활성화 되면 상기 리프레시 사이클 선택신호가 비활성화 되었을 때 보다 상기 리프레시 커맨드 신호가 인가되는 주기가 더 빨라지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    퓨즈의 전기적인 연결상태 또는 테스트 신호에 응답하여 선택적으로 활성화 되는 상기 리프레시 사이클 선택신호를 출력하는 리프레시 사이클 선택신호 발생부를 더 포함하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 리프레시 사이클 선택신호 발생부는,
    파워업 신호에 응답하여 상기 퓨즈의 전기적인 연결상태에 대응하는 레벨을 갖는 퓨즈상태신호를 출력하는 퓨즈상태 출력부; 및
    상기 테스트 신호 및 상기 퓨즈상태신호를 논리적으로 조합하여 상기 리프레시 사이클 선택신호를 출력하는 로직부를 포함하는 반도체 메모리 장치.
  10. 제6항에 있어서,
    액티브 펄스신호 및 리프레시 펄스신호에 응답하여 상기 복수의 리프레시 어드레스 신호 또는 외부에서 인가된 복수의 어드레스 신호를 출력 어드레스로서 출력하는 어드레스 선택부를 더 포함하는 반도체 메모리 장치.
  11. 제6항에 있어서,
    상기 어드레스 카운팅부는,
    파워업 신호의 제어에 따라 초기화 되는 서로 직렬로 연결된 복수의 1비트 카운터를 포함하며, 상기 복수의 1비트 카운터 중 최하위 1비트 카운터의 카운팅 값에 대응하는 레벨을 갖는 상기 카운팅 플래그 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제6항에 있어서,
    상기 리프레시 제어부는,
    상기 리프레시 커맨드 신호, 상기 리프레시 사이클 선택신호 및 상기 카운팅 플래그 신호에 응답하여 선택적으로 활성화 되는 복수의 제1 제어펄스신호를 출력하는 제1 제어펄스 출력그룹;
    상기 리프레시 커맨드 신호, 상기 리프레시 사이클 선택신호 및 상기 카운팅 플래그 신호의 반전신호에 응답하여 선택적으로 활성화 되는 복수의 제2 제어펄스신호를 출력하는 제2 제어펄스 출력그룹; 및
    파워업 신호 및 펄스조절신호에 응답하여 상기 복수의 제1 및 제2 제어펄스신호의 활성화 시점에 각각 대응하여 활성화 되는 상기 복수의 뱅크 선택신호 및 리프레시 펄스신호를 출력하는 펄스 출력부;를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 리프레시 펄스신호는,
    상기 복수의 제1 및 제2 제어펄스신호 중 활성화된 어느 하나의 제어펄스신호의 활성화 시점에 활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 복수의 뱅크 선택신호 및 상기 리프레시 펄스신호는,
    상기 펄스조절신호의 활성화 시점에 비활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 리프레시 사이클 선택신호의 제어에 따라 리프레시 주기가 조절되는 복수의 반도체 메모리 칩을 포함하는 반도체 메모리 장치로서,
    상기 복수의 반도체 메모리 칩은 각각,
    예정된 어드레스 범위를 리프레시 커맨드 신호가 인가될 때마다 카운팅 하여, 카운팅 값에 대응하는 복수의 리프레시 어드레스 신호를 출력함에 있어서, 상기 어드레스 범위가 시작될 때마다 토글링 되는 카운팅 플래그 신호를 출력하는 어드레스 카운팅부; 및
    상기 리프레시 커맨드 신호에 응답하여 복수의 뱅크 선택신호를 활성화시킴에 있어서, 상기 리프레시 사이클 선택신호가 활성화 되면 상기 카운팅 플래그 신호의 제어에 따라 상기 복수의 뱅크 선택신호를 복수의 뱅크 그룹별로 활성화 시키며, 상기 리프레시 사이클 선택신호가 비활성화 되면 상기 복수의 뱅크 선택신호를 모두 활성화 시켜 출력하는 리프레시 제어부;를 포함하며,
    상기 복수의 뱅크 선택신호 및 상기 복수의 리프레시 어드레스 신호에 해당하는 메모리 블록을 리프레시 하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 리프레시 사이클 선택신호가 활성화 되면 상기 리프레시 사이클 선택신호가 비활성화 되었을 때 보다 상기 리프레시 커맨드 신호가 인가되는 주기가 더 빨라지는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항에 있어서,
    상기 복수의 반도체 메모리 칩은 각각,
    액티브 펄스신호 및 리프레시 펄스신호에 응답하여 상기 복수의 리프레시 어드레스 신호 또는 외부에서 인가된 복수의 어드레스 신호를 출력 어드레스로서 출력하는 어드레스 선택부를 더 포함하는 반도체 메모리 장치.
  18. 제15항에 있어서,
    상기 어드레스 카운팅부는,
    파워업 신호의 제어에 따라 초기화 되는 서로 직렬로 연결된 복수의 1비트 카운터를 포함하며, 상기 복수의 1비트 카운터 중 최하위 1비트 카운터의 카운팅 값에 대응하는 레벨을 갖는 상기 카운팅 플래그 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제15항에 있어서,
    상기 리프레시 제어부는,
    상기 리프레시 커맨드 신호, 상기 리프레시 사이클 선택신호 및 상기 카운팅 플래그 신호에 응답하여 선택적으로 활성화 되는 복수의 제1 제어펄스신호를 출력하는 제1 제어펄스 출력그룹;
    상기 리프레시 커맨드 신호, 상기 리프레시 사이클 선택신호 및 상기 카운팅 플래그 신호의 반전신호에 응답하여 선택적으로 활성화 되는 복수의 제2 제어펄스신호를 출력하는 제2 제어펄스 출력그룹; 및
    파워업 신호 및 펄스조절신호에 응답하여 상기 복수의 제1 및 제2 제어펄스신호의 활성화 시점에 각각 대응하여 활성화 되는 상기 복수의 뱅크 선택신호 및 리프레시 펄스신호를 출력하는 펄스 출력부;를 포함하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 리프레시 펄스신호는,
    상기 복수의 제1 및 제2 제어펄스신호 중 활성화된 어느 하나의 제어펄스신호의 활성화 시점에 활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 복수의 뱅크 선택신호 및 상기 리프레시 펄스신호는,
    상기 펄스조절신호의 활성화 시점에 비활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
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