KR102128860B1 - 반도체 메모리 장치의 리프레쉬 제어 회로 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치의 리프레쉬 제어 회로는 외부 입력에 응답하여 리프레쉬 모드 신호를 출력하는 리프레쉬 모드 정의부; 리프레쉬 모드 신호 및 리프레쉬 신호에 응답하여 일정한 패턴을 갖는 배속 인에이블 신호를 출력하기 위한 자동배속 전환부; 및 리프레쉬 명령에 응답하여, 배속 인에이블에 따라 리프레쉬 명령 1회 당 리프레쉬되는 메모리 셀들의 개수를 1배 또는 정수배로 제어하고, 리프레쉬 신호를 출력하기 위한 리프레쉬 제어부를 구비한다.

Description

반도체 메모리 장치의 리프레쉬 제어 회로{refresh control circuit of a semiconductor memory apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 반도체 메모리 장치의 리프레쉬 기술에 관한 것이다.
반도체 메모리 장치 중 디램(Dynamic Random Access Memory, DRAM)은 대표적인 휘발성 메모리(Volatile Memory)이다. 디램의 메모리 셀은 셀 트랜지스터와 셀 커패시터로 구성된다. 메모리 셀은 셀 커패시터에 저장된 전하의 양으로 데이터를 저장한다. 셀 커패시터에 저장된 전하는 누설 전류 등으로 인하여 데이터에 대응하는 전압 레벨을 계속 유지하지 못한다. 따라서, 반도체 메모리 장치는 저장된 데이터를 유지 보전(Retention)하기 위해 일정한 주기마다 리프레쉬라는 동작을 수행하여 데이터가 저장된 셀 커패시터의 전압 레벨을 유지시킨다.
일반적인 DRAM에서 리프레쉬에 대한 스펙(Specification)은, 예를 들어, 64ms(리프레쉬 주기, Refresh Period)/8k(리프레쉬 싸이클, Refresh Cycle)라고 표시한다. 이는 64ms 동안 8k번의 리프레쉬 명령이 발생되며, 각 메모리 셀은 64ms내에 최소한 한번씩 리프레쉬되는 것을 의미한다. 이 경우 각 리프레쉬 명령 간의 평균시간 간격은 7.8us가 되며, 이를 리프레쉬 인터발(refresh interval)이라고 정의한다.
구체적인 예를들면, 1Gbits DRAM이 64ms/8k의 스펙을 만족한다면, 한번의 리프레쉬 명령에 128kbits의 메모리 셀들이 리프레쉬되고, 64ms 동안에 8k번의 리프레쉬 명령이 들어오면 128kbits * 8k = 1Gbits 의 메모리 셀은 모두 리프레쉬 동작이 수행되었음을 알 수 있다. 즉, 1Gbits DRAM의 각 메모리 셀이 64ms 동안만 데이터를 유지 보존할 수 있으면, 64ms/8k의 스펙을 만족하는 정상적인 동작을 할 수 있다.
한편, 반도체 메모리 장치의 집적도가 향상되면서 메모리 셀의 면적이 줄어들어 정전용량이 작아지면서, 메모리 셀이 저장된 데이터를 유지할 수 있는 시간이 점점 줄어들게 되었다. 만약 1Gbits DRAM이 64ms/8k 스펙을 만족해야 한다고 가정할 때, 메모리 셀이 가지는 데이터 유지 능력이 64ms이하가 되는 경우, 정상적인 동작을 할 수 없게 되고, 제품의 수율 저하의 원인이 된다..
이와 같은 문제점을 해결하기 위해서, 종래 기술은 테스트 모드(Test mode), 퓨즈(fuse) 프로그램, 또는 MRS(Mode Register Set) 설정에 따라, 선택적으로 한번의 리프레쉬 명령에 따라 리프레쉬 되는 메모리 셀의 개수를 조절하도록 하는 것이 제시되었다. 즉, 상기의 1Gbits DRAM에서 한번의 리프레쉬 명령 당 128kbits를 리프레쉬하게 하였으나, 이를 2배 증가시켜 한번의 리프레쉬 명령 당 256kbits를 리프레쉬 하게 제어하여, 4k번의 리프레쉬 명령으로 1Gbits의 모든 메모리 셀들을 리프레쉬함으로써, 메모리 셀이 32ms의 데이터 유지 능력만 있으면, 정상적인 동작이 가능하게 된다.
도 1은 종래 기술의 반도체 메모리 장치의 리프레쉬 제어 회로를 도시한 블럭구성도이다.
도 1을 참조하면, 리프레쉬 제어 회로는 배속 모드 정의부(10)와 리프레쉬 제어부(20)를 포함한다.
배속 모드 정의부(10)는 테스트 모드(Test Mode), 퓨즈(Fuse) 프로그래밍, 또는 MRS(Mode Register Set)설정에 따라 한번의 리프레쉬 명령 당 리프레쉬되는 셀의 개수를 정해지고, 그 설정에 따라 논리값이 변하는 배속 인에이블(EN_REF_2X)을 리프레쉬 제어부(20)로 전달한다.
리프레쉬 제어부(20)는 리프레쉬 명령(REF_CMD) 및 배속 인에이블(EN_REF_2X)에 응답하여 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 제어하고, 활성화 구간을 가지는 리프레쉬 신호(REF)를 출력한다.
여기에서, 리프레쉬 신호(REF)는 리프레쉬 명령(REF_CMD)이 인가될 때 활성화 되었다가 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들이 모두 리프레쉬되어 완료된 후에 비활성화되는 특징을 가지므로, 한번의 리프레쉬 명령(REF_CMD) 이후에 리프레쉬 신호(REF)가 활성화되었다가 비활성화된 이후에 다시 리프레쉬 명령(REF_CMD)이 인가될 수 있을 것이다. 또한, 배속 인에이블(EN_REF_2X)의 활성화/비활성화와 관계없이 리프레쉬 신호(REF)의 활성화 구간의 시간 길이는 동일하며, DRAM의 리프레쉬 동작에 관련된 동작 규격인 tRFC(리프레쉬 로우 싸이클 타임)보다 짧다.
보다 자세한 동작을 예를들어 설명하면, 배속인에이블(EN_REF_2X)이 로우 레벨로 비활성화된 경우에는, 리프레 쉬제어부(20)는 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 원래의 개수(예를들어, 128kbits, 1배속)가 되도록 제어하고, 하이 레벨을 갖는 활성화 구간을 가지는 리프레쉬 신호(REF)를 출력한다. 이와 달리, 배속 인에이블(EN_REF_2X)이 하이 레벨로 활성화된 경우에는, 리프레쉬 제어부(20)는 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 2배(예를들어, 256Kbtis, 2배속)가 되도록 제어하고, 하이 레벨을 갖는 활성화 구간을 가지는 리프레쉬 신호(REF)를 출력한다.
참고적으로, 리프레쉬 제어부(20)의 구성은 종래의 기술로서, 해당 기술분야의 당업자라면 다양한 형태로 구성할 수 있다. 구체적인 예를 들어, 배속 인에이블(EN_REF_2X)이 로우 레벨로 비활성화된 경우(1배속인 경우)에는 1개의 워드라인(Word line)만을 활성화시켜 해당 워드라인의 메모리 셀을 리프레쉬시키고, 배속 인에이블(EN_REF_2X)이 하이 레벨로 활성화된 경우(2배속인 경우)에는 2개의 워드라인을 동시에 활성화시켜 해당 워드라인의 메모리 셀을 리프레쉬시킴으로써 한번의 리프레쉬 명령(REF_CMD) 당 2배의 메모리 셀을 리프레쉬할 수 있을 것이다.
결론적으로, 종래기술은 같은 시간 동안 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 2배가 되도록 제어하여, 반도체 메모리 장치에 포함된 모든 메모리 셀이 한번씩 리프레쉬되는 시간을 2배 감소시키므로, 메모리 셀의 데이터 유지 능력이 기존보다 2배 떨어지더라도, 정상적인 동작이 가능하다. 그러나, 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수가 2배로 증가하므로, 한번의 리프레쉬 명령(REF_CMD)당 소비되는 리프레쉬 소비전력도 2배 증가하는 문제점이 있다.
따라서, 한번의 리프레쉬 명령 당 리프레쉬되는 메모리 셀들의 개수와, 한번의 리프레쉬 명령 당 소비되는 전력은 서로 트레이드-오프(Trade-off)관계에 있으므로, 이를 간단한 구성으로 해결할 수 있는 리프레쉬 제어 장치가 필요하다.
본 발명의 실시예는 상기 문제점을 해결하기 위한 것으로, 연속한 소정의 리프레쉬 명령이 입력되는 동안, 리프레쉬 명령 1회마다 리프레쉬되는 메모리 셀의 개수를 각 리프레쉬 명령마다 제어하여, 연속한 소정의 리프레쉬 명령이 입력되는 동안에 평균적으로 소비되는 리프레쉬로 인한 전력을 감소시킬 수 있는 리프레쉬 제어 회로를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로는 본 발명에 따른 반도체 메모리 장치의 리프레쉬 제어 회로는 외부 입력에 응답하여 리프레쉬 모드 신호를 출력하는 리프레쉬 모드 정의부; 리프레쉬 모드 신호 및 리프레쉬 신호에 응답하여 일정한 패턴을 갖는 배속 인에이블 신호를 출력하기 위한 자동배속 전환부; 및 리프레쉬 명령에 응답하여, 배속 인에이블에 따라 리프레쉬 명령 1회 당 리프레쉬되는 메모리 셀들의 개수를 1배 또는 정수배로 제어하고, 리프레쉬 신호를 출력하기 위한 리프레쉬 제어부를 구비할 수 있다.
본 발명은 연속된 소정의 리프레쉬 명령이 입력되는 동안, 한번의 리프레쉬 명령 당 리프레쉬되는 메모리 셀들의 개수를 각 리프레쉬 명령마다 제어함으로써, 연속된 소정의 리프레쉬 명령이 입력되는 동안에 평균적으로 소비되는 리프레쉬로 인한 전력을 감소시킬 수 있다.
도 1은 종래 기술의 반도체 메모리 장치의 리프레쉬 제어 회로를 도시한 블럭구성도
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로를 도시한 블럭구성도
도 3은 본 발명의 실시예에 따른 리프레쉬 제어 회로의 자동배속전환부를 도시한 구체적인 회로도
도 4는 본 발명의 실시예에 따른 리프레쉬 제어 회로의 타이밍도
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호 등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이 레벨(High level) 또는 로우 레벨(Low level)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 하고, 필요에 따라 추가적으로 하이임피던스(High impedance) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 하이 레벨의 구성은 실시예에 따라 로우 레벨로 구성할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로를 도시한 블럭구성도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로는 리프레쉬 모드정의부(100), 리프레쉬 제어부(200), 및 자동 배속 전환부(300)를 포함한다.
리프레쉬 모드 정의부(100)는 테스트 모드(Test Mode), 퓨즈(Fuse) 프로그래밍, 또는 MRS(Mode Register Set) 등에 해서 설정되는 외부 입력(REF_MODE)에 응답하여 리프레쉬되는 배속 방식이 설정되고, 설정된 배속 방식에 따라 리프레쉬 모드신호(MODE_1~MODE_n)를 출력한다.
리프레쉬 제어부(200)는 리프레쉬 명령(REF_CMD)에 응답하여 리프레쉬 명령(REF_CMD) 1회 당 리프레쉬되는 메모리 셀들의 개수를 배속 인에이블(EN_REF_2X)에 따라 1배(원래의 Y bits, 1배속) 또는 2배(원래의 Y bits의 2배인 2*Y bits, 2배속)로 제어하고, 활성화구간을 가지는 리프레쉬 신호(REF)를 출력한다.
여기에서, 리프레쉬 신호(REF)는 리프레쉬 명령(REF_CMD)이 인가될 때 활성화 되었다가 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수에 해당하는 메모리 셀이 리프레쉬 완료된 후에 비활성화되는 특징을 가지므로, 한번의 리프레쉬 명령(REF_CMD) 이후에 리프레쉬 신호(REF)가 활성화되었다가 비활성화된 이후에 다시 리프레쉬 명령(REF_CMD)이 인가될 수 있을 것이다. 또한, 리프레쉬 신호(REF)의 활성화 구간은 배속 인에이블(EN_REF_2X)의 논리값에 관계없이 일정한 시간 간격을 가지며, DRAM의 리프레쉬 동작에 관련된 동작 규격인 tRFC(리프레쉬 로우 싸이클 타임)보다 짧다.
보다 상세하게, 리프레쉬 제어부(200)는 리프레쉬 명령(REF_CMD)이 인가되고 배속 인에이블(EN_REF_2X)이 비활성화된 경우에 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 Y bits가 되도록 제어하고, 활성화구간을 가지는 리프레쉬 신호(REF)를 출력한다. 이와 달리, 리프레쉬 명령(REF_CMD)이 인가되고 배속 인에이블(EN_REF_2X)이 활성화된 경우에 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 2배(2*Y btis)가 되도록 2배속으로 제어하고, 활성화구간을 가지는 리프레쉬 신호(REF)를 출력한다.
참고적으로, 리프레쉬 제어부(200)의 구성은 종래 기술과 동일한 구성이며, 해당 기술분야의 당업자라면 다양한 형태로 구성할 수 있으므로, 자세한 회로는 생략한다.
자동 배속 전환부(300)는 리프레쉬 모드신호(MODE_1~MODE_n) 및 리프레쉬 신호(REF)에 응답하여 배속 인에이블(EN_REF_2X)를 출력한다.
보다 상세하게, 자동 배속 전환부(300)은 일정한 활성화 구간을 갖는 연속된 리프레쉬 신호(REF)가 입력되는 시간 동안에, 리프레쉬 신호(REF)의 활성화 구간을 감지하고 그 구간이 감지될 때마다 배속 인에이블(EN_REF_2X)을 활성화 또는 비활성화 사이를 천이하면서, 일정한 패턴을 갖는 배속 인에이블(EN_REF_2X)를 출력한다. 연속된 리프레쉬 신호(REF)가 입력되는 동안에 배속 인에이블(EN_REF_2X)가 활성화 또는 비활성화 사이를 천이하는 횟수는 리프레쉬 모드신호(MODE_1~MODE_n)에 따라 일정한 비율로 결정되고 이러한 일정한 비율에 따라 일정한 패턴이 결정되는 것이다. 즉, 리프레쉬 모드신호(MODE_1~MODE_n)에 따라 배속 인에이블(EN_REF_2X)의 활성화/비활성화 사이에서 변경되는 일정한 패턴이 결정된다.
도 3은 본 발명의 실시예에 따른 리프레쉬 제어 회로의 자동 배속 전환부를 도시한 구체적인 회로도이다
도 3을 참조하면, 자동 배속 전환부(300)는 논리합연산부(310), 카운터부(320), 신호조합부(330), 배속모드선택부(340), 및 논리곱연산부(350)을 포함한다.
우선, 본 실시예에 따른 리프레쉬 모드정의부(100)의 리프레쉬 모드신호(MODE_1~MODE_n)를 4개로 구성하고, 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 기준으로 원래의 배속인 1배속, 1.25배속, 1.5배속, 1.75배속, 및 2배속의 리프레쉬 모드가 설정될 수 있다고 가정한다.
논리합 연산부(310)는 리프레쉬 모드 정의부(100)의 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4)를 입력으로 받아 논리합(OR)연산을 하여 전환 인에이블(CHANGE_EN)을 출력한다. 보다 상세하게, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 어느 하나라도 하이 레벨로 활성화된 신호를 갖는 경우, 전환 인에이블(CHANGE_EN)은 하이 레벨로 활성화된다. 참고적으로, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 2개 이상이 하이 레벨의 활성화된 신호를 가질 수는 없다.
카운터부(320)는 리프레쉬 신호(REF) 및 전환 인에이블(CHANGE_EN)에 응답하여 제 1, 2 카운터신호(OUT0, OUT1)를 출력한다. 보다 상세하게, 카운터부(320)은 전환 인에이블(CHANGE_EN)이 하이 레벨로 활성화되고, 다수의 리프레쉬 신호(REF)의 하이 레벨을 갖는 활성화 구간이 입력되는 경우에 리프레쉬 신호(REF)의 활성화 구간의 하강 에지(edge)를 카운트하여 제 1, 2 카운터출력(OUT0, OUT1)의 논리값을 '11', '01', '10', 또는 '00'의 순서로 반복하여 출력한다. 카운터부(320)은 일반적으로 사용되는 2비트(bit) 카운터(Counter) 회로이므로, 자세한 구성에 대한 설명은 생략한다. 카운터부(320)은 전환 인에이블(CHANGE_EN)이 로우 레벨로 비활성화된 경우에는 동작하지 않는다.
신호조합부(330)는 제 1, 2 카운트출력(OUT0, OUT1) 신호에 응답하여 제 1 내지 3배속제어신호(OUT_125X, OUT_150X, OUT_175X)를 출력한다.
신호조합부(330)는 제 1 내지 4 인버터(INV1~INV4), 및 제1 내지 3 낸드게이트(NAND1, NAND2, NAND3)를 포함한다. 제 1 카운터출력(OUT0)는 제 2 낸드게이트(NAND2)의 일단에 연결되고, 제 1, 3 인버터(INV1, INV3)의 입력에 연결된다. 제 2 카운트출력(OUT1)는 제 1 낸드게이트(NAND1)의 일단에 연결되고, 제 2, 4 인버터(INV2, INV4)의 입력에 연결된다. 제 1 인버터(INV1)의 출력은 제 1 낸드게이트(NAND1)의 나머지 일단에 연결되고, 제 2 인버터(INV2)의 출력은 제 2 낸드게이트(NAND2)의 나머지 일단에 연결되고, 제 3 인버터(INV3)의 출력 및 제 4 인버터(INV4)의 출력은 제 3 낸드게이트(NAND3)의 두 입력단에 각각 연결한다. 제 1 내지 3 낸드게이트(NAND1, NAND2, NAND3)의 출력은 각각 제 1 내지 3 배속제어신호(OUT_125X, OUT_150X, OUT_175X)에 연결된다.
배속모드 선택부(340)는 제 1 내지 3 배속제어신호(OUT_125X, OUT_150X, OUT_175X) 및 하이 레벨의 논리값 '1'을 갖는 공급전압(VDD)을 입력받고, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4)에 응답하여 제 1 내지 3 배속제어신호(OUT_125X, OUT_150X, OUT_175X) 및 공급전압(VDD) 중에 하나를 선택하여 그 선택된 신호를 출력한다.
여기에서, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4)중에서 제 1 리프레쉬 모드신호(MODE_1)만이 하이 레벨로 활성화되는 경우에는 제 1 배속제어신호(OUT_125X)가 선택되어 출력되고, 제 2 리프레쉬 모드신호(MODE_2)만이 하이 레벨로 활성화되는 경우에는 제 2 배속제어신호(OUT_150X)가 선택되어 출력되며, 제 3 리프레쉬 모드신호(MODE_3)만이 하이 레벨로 활성화되는 경우에는 제 3 배속제어신호(OUT_175X)가 선택되어 출력되고, 제 4 리프레쉬 모드신호(MODE_4)만이 하이 레벨로 활성화되는 경우에는 공급전압(VDD)가 선택되어 출력된다.
논리곱 연산부(350)는 배속모드 선택부(340)의 출력과 전환 인에이블(CHANGE_EN)를 논리곱 연산하여, 그 결과값을 배속 인에이블(EN_REF_2X)로 출력한다. 전환 인에이블(CHANGE_EN)이 하이 레벨로 활성화된 경우에는 배속모드 선택부(340)의 출력이 그대로 배속 인에이블(EN_REF_2X)로 출력되고, 전환 인에이블(CHANGE_EN)이 로우 레벨로 비활성화된 경우에는 배속 인에이블(EN_REF_2X)은 로우 레벨로 비활성화된다.
이하에서, 도 3을 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로의 동작을 자세히 설명하기로 한다.
도 4는 도 2 및 도 3의 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로의 타이밍도이다.
리프레쉬 모드정의부(100)의 리프레쉬 모드신호(MODE_1~MODE_n)에 따라 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수를 기준으로 원래의 배속인 1배속, 1.25배속, 1.5배속, 1.75배속, 및 2배속의 리프레쉬 모드가 설정될 수 있으므로, 이를 하나씩 자세히 살펴보도록 한다.
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도 4의 타이밍도(a)를 참조하면, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 어느 하나가 하이레벨의 논리값 '1'을 갖는 경우에는 전환 인에이블(CHANGE_EN)이 하이 레벨로 활성화되어 카운터부(320)가 동작하므로, 리프레쉬 신호(REF)의 하이 레벨을 갖는 활성화 구간의 하강 에지(edge)가 하나씩 입력될 때마다 이를 감지하고, 카운터(320)을 동작시켜 제 1, 2 카운터출력(OUT0, OUT1)의 값은 '11', '01', '10', 및 '00'의 순서로 반복하여 출력한다.
그래서, 제 1, 2 카운터출력(OUT0, OUT1)를 입력받는 신호조합부(330)는 제 1 배속제어신호(OUT_125X)를 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '0', '0', '0'으로 순차적으로 반복하여 출력하고, 제 2 배속제어신호(OUT_150X)를 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '0', '1', '0'으로 순차적으로 반복하여 출력하고, 제 3 배속제어신호(OUT_175X)로 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '1', '1', '0'으로 순차적으로 반복하여 출력한다.
만약, 1.25배속의 리프레쉬 모드인, 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 제 1 리프레쉬 모드신호(MODE_1)만이 하이 레벨로 활성화되는 경우 배속모드 선택부(340)는 제 1 배속제어신호(OUT_125X)를 선택하고, 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '0', '0', '0'으로 배속 인에이블(EN_REF_2X)을 반복하여 출력한다. 이 때에 4개의 리프레쉬 명령(REF_CMD)이 연속하여 입력된다고 하였을 경우에, 연속된 4개의 리프레쉬 명령(REF_CMD)이 입력되는 시간 동안, 배속 인에이블(EN_REF_2X)을 일정한 패턴인 '1', '0', '0', '0'으로 출력하므로, 활성화 및 비활성화 구간의 비율에 따라 2배속으로 메모리 셀이 리프레쉬되는 시간 구간은 1/4이 된다. 따라서, 연속된 4개의 리프레쉬 명령(REF_CMD) 시간 동안에 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수는 원래의 1.25배가 된다. 따라서, 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬에 소비되는 전력소모는 1.25배가 된다.
또한, 1.5배속의 리프레쉬 모드인, 만약 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 제 2 리프레쉬 모드신호(MODE_2)만이 하이레벨로 활성화되는 경우 배속모드 선택부(340)는 제 2 배속제어신호(OUT_150X)를 선택하고, 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '0', '1', '0'으로 배속 인에이블(EN_REF_2X)을 반복하여 출력한다. 이 때에 4개의 리프레쉬 명령(REF_CMD)이 연속하여 입력된다고 하였을 경우에, 연속된 4개의 리프레쉬 명령(REF_CMD)이 입력되는 시간 동안, 배속 인에이블(EN_REF_2X)을 일정한 패턴인 '1', '0', '1', '0'으로 출력하므로, 활성화 및 비활성화 구간의 비율에 따라 2배속으로 메모리 셀을 리프레쉬하는 시간 구간은 2/4이 된다. 따라서, 연속된 4개의 리프레쉬 명령(REF_CMD) 시간 동안에 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수는 원래의 1.5배가 된다. 따라서, 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬에 소비되는 전력소모는 1.5배가 된다.
또한, 1.75배속의 리프레쉬 모드인, 만약 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4) 중 제 3 리프레쉬 모드신호(MODE_3)만이 하이레벨로 활성화되는 경우 배속모드 선택부(340)는 제 3 배속제어신호(OUT_175X)를 선택하고, 활성화 또는 비활성화 사이를 천이하는 일정한 패턴인 '1', '1', '1', '0'으로 배속 인에이블(EN_REF_2X)을 반복하여 출력한다. 이 때에 4개의 리프레쉬 명령(REF_CMD)이 연속하여 입력된다고 하였을 경우에, 연속된 4개의 리프레쉬 명령(REF_CMD)이 입력되는 시간 동안, 배속 인에이블(EN_REF_2X)을 일정한 패턴인 '1', '1', '1', '0'으로 출력하므로, 활성화 및 비활성화 구간의 비율에 따라 2배속으로 메모리 셀을 리프레쉬하는 시간 구간은 3/4이 된다. 따라서, 연속된 4개의 리프레쉬 명령(REF_CMD) 시간 동안에 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수는 원래의 1.75배가 된다. 따라서, 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬에 소비되는 전력소모는 1.75배가 된다.
또한, 2배속의 리프레쉬 모드인, 만약 제 1 내지 4 리프레쉬 모드신호(MODE_1~MODE_4)중에서 제 4 리프레쉬 모드신호(MODE_4)만이 하이 레벨로 활성화되는 경우 배속모드 선택부(340)는 하이레벨의 논리값 '1'을 갖는 공급전압(VDD)을 선택하고, 배속 인에이블(EN_REF_2X)로 '1' 값을 계속하여 출력한다. 이 때에는 입력되는 리프레쉬 명령(REF_CMD)마다 항상 2배속으로 메모리 셀을 리프레쉬하게 되므로, 결국 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀들의 개수는 원래의 2배가 된다. 따라서, 평균적으로 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬에 소비되는 전력소모는 2배가 된다.
이와 달리, 도 4의 타이밍도(b)를 참조하면, 원래배속인 1배속의 리프레쉬 모드인, 제 1, 2, 3, 4 리프레쉬 모드신호(MODE_1~MODE_4)가 모두 로우 레벨의 논리값 '0'을 갖는 경우에 전환 인에이블(CHANGE_EN)이 로우 레벨로 비활성화되고, 배속 인에이블(EN_REF_2X)이 로우 레벨로 비활성화되므로, 리프레쉬 제어부(200)은 한번의 리프레쉬 명령(REF_CMD) 당 리프레쉬되는 메모리 셀을 원래의 개수(Y bits)에 해당하는 1배속으로 리프레쉬한다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 제어 회로는 연속으로 입력되는 소정의 리프레쉬 명령(REF_CMD) 동안에, 평균적으로 리프레쉬 명령(REF_CMD) 1회 당 리프레쉬되는 메모리 셀들의 개수를 원래의 1배 ~ 2배(혹은 정수배) 사이에서 다양하게 선택할 수 있기 때문에, 메모리 셀의 데이터 유지 능력에 적합한 조건 하에서, 연속된 소정의 리프레쉬 명령 동안 평균적으로 리프레쉬 명령(REF_CMD) 1회 당 소비되는 리프레쉬 소비전력을 다양하게 선택할 수 있으므로, 트레이드-오프(Trade-off)관계에 있는 리프레쉬로 인한 소비전력을 감소 시킬 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 이러한 실시의 변경에 다른 구체적인 설명은 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 리프레쉬 모드정의부
200: 리프레쉬 제어부
300: 자동 배속 전환부

Claims (6)

  1. 외부 입력에 응답하여 리프레쉬 모드 신호를 출력하는 리프레쉬 모드 정의부;
    상기 리프레쉬 모드 신호 및 리프레쉬 신호에 응답하여 결정되는 패턴을 갖는 배속 인에이블 신호를 출력하기 위한 자동배속 전환부; 및
    리프레쉬 명령에 응답하여, 상기 배속 인에이블 신호의 상기 결정된 패턴에 따라 상기 리프레쉬 명령 1회 당 리프레쉬되는 메모리 셀들의 개수를 기준 개수의 1배 또는 정수배로 제어하고, 상기 리프레쉬 신호를 출력하기 위한 리프레쉬 제어부
    를 구비하는 반도체 메모리의 리프레쉬 제어 회로

  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 외부 입력은
    테스트 모드(Test Mode), 퓨즈(Fuse) 프로그래밍, 또는 MRS(Mode Register Set)에 따라 설정되는 것
    을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 리프레쉬 신호는
    항상 일정한 시간 길이의 활성화 구간을 갖고, 상기 활성화 구간 동안 상기 리프레쉬 명령 1회 당 리프레쉬되는 메모리 셀들이 모두 리프레쉬 되는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어회로
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 정수배는 2배인 것
    을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 배속 인에이블 신호의 상기 결정된 패턴은
    활성화 및 비활성화 구간의 비율에 따라 상기 활성화 구간의 비율이 0%이상 100%이하까지 다양한 값을 가지는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 자동 배속 전환부는
    상기 리프레쉬 신호의 활성화구간을 감지하여 상기 일정한 패턴을 생성하기 위한 카운터회로를 구비하는것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 제어 회로





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