KR20150071804A - 반도체 메모리 장치 및 그 동작방법 - Google Patents

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Abstract

본 기술은 셀프 리프레쉬 동작을 지원하는 반도체 메모리 장치에 관한 것으로서, 액티브 시점으로부터 동작클록의 토글링 횟수를 카운팅하고, 카운팅 값을 기준으로 프리차지 시점을 결정하기 위한 제1 프리차지 제어부와, 셀프 리프레쉬 동작구간의 진입상태에서 액티브 시점으로부터 설정된 지연량을 기준으로 프리차지 시점을 결정하기 위한 제2 프리차지 제어부, 및 셀프 리프레쉬 동작구간의 진입상태에서 상기 제1 프리차지 제어부의 카운팅 동작을 디스에이블시키고, 셀프 리프레쉬 동작구간의 탈출상태에서 상기 제2 프리차지 제어부의 동작을 디스에이블시키기 위한 동작제어부를 구비한다.

Description

반도체 메모리 장치 및 그 동작방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD FOR THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 셀프 리프레쉬 동작을 지원하는 반도체 메모리 장치에 관한 것이다.
일반적인 DRAM은 1개의 트랜지스터와 1개의 커패시터로 기본 셀을 구성하고, 커패시터에 데이터를 저장한다. 그런데, 반도체 기판 위에 형성된 커패시터에 저장 되어 있는 데이터는 자연적인 누설(leakage)에 의하여 데이터의 손상이 발생할 수 있으므로, DRAM은 정기적으로 메모리 셀 내의 데이터를 재충전하는 리프레쉬 동작이 필요하다. 메모리 셀 데이터의 리프레쉬가 안정적으로 진행되지 않으면 데이터가 손상되거나 독출(read)시 특성이 저하되거나 또는 오동작이 발생될 수 있다.
리프레쉬 동작에는 반도체 메모리 장치가 노말 데이터 입/출력 동작을 수행하는 구간에서의 리프레쉬 동작을 나타내는 오토 리프레쉬 동작과 반도체 메모리 장치가 장시간 동안 동작을 하지 않는 경우(예컨대, 대기 모드 혹은 저전력 모드)에서의 리프레쉬 동작을 나타내는 셀프 리프레쉬 동작으로 나눌 수 있다. 즉, 오토 리프레쉬 동작에서는 반도체 메모리 장치에서 노말 데이터 입/출력 동작이 발생하는 도중에 리프레쉬 동작이 발생하므로 일정 주기로 외부에서 리프레쉬 커맨드가 입력될 때 그에 응답하여 리프레쉬 동작이 수행된다. 반면, 셀프 리프레쉬 동작에서는 반도체 메모리 장치에서 아무런 동작도 수행하지 않을 때 리프레쉬 동작이 발생하므로 외부의 커맨드 입력 없이 내부적으로 일정한 주기에 의해 리프레쉬 동작이 수행된다.
한편, 리프레쉬 동작은 액티브(active) 동작을 통해 해당 워드라인의 메모리 셀들에 각각 저장되어 있는 데이터를 감지 증폭한 후 이 데이터를 다시 해당 워드라인의 메모리 셀들에 각각 저장시키고 이어서 해당 워드라인을 프리차지(precharge)시키는 일련의 과정으로 이루어진다. 이때, 액티브 동작에 진입하는 시점에 이어서 프리차지 동작이 수행되는 시점을 결정하는 동작은 안정적인 리프레쉬 동작을 위해서는 매우 중요한 이슈(issue)이다.
본 발명의 실시예는 셀프 리프레쉬 동작에서 항상 안정적으로 최소한의 액티브 구간(tRAS MIN.)을 보장할 수 있는 반도체 메모리 장치을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 액티브 시점으로부터 동작클록의 토글링 횟수를 카운팅하고, 카운팅 값을 기준으로 프리차지 시점을 결정하기 위한 제1 프리차지 제어부; 셀프 리프레쉬 동작구간의 진입상태에서 상기 액티브 시점으로부터 설정된 지연량을 기준으로 상기 프리차지 시점을 결정하기 위한 제2 프리차지 제어부; 및 상기 셀프 리프레쉬 동작구간의 진입상태에서 상기 제1 프리차지 제어부의 카운팅 동작을 디스에이블시키고, 상기 셀프 리프레쉬 동작구간의 탈출상태에서 상기 제2 프리차지 제어부의 동작을 디스에이블시키기 위한 동작제어부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작방법은, 액티브 시점으로부터 동작클록을 토글링 횟수를 카운팅하여 그 횟수가 설정된 횟수에 도달하는 것에 응답하여 프리차지 시점을 결정하되, 셀프 리프레쉬 동작신호가 활성화되는 구간에서 카운팅 동작이 디스에이블되는 제1 프리차지 제어단계; 및 상기 셀프 리프레쉬 동작신호가 활성화되는 구간에서 상기 액티브 시점으로부터 설정된 지연량을 기준으로 상기 프리차지 시점을 결정하는 제2 프리차지 제어단계를 포함할 수 있다.
본 기술은 동작클록을 기준으로 프리차지 시점을 결정하기 위해 동작클록의 토글링 횟수를 카운팅하는 동작이 셀프 리프레쉬 동작구간에서 디스에이블되도록 제어함으로써, 셀프 리프레쉬 동작구간의 진입상태에서 셀프 리프레쉬 동작구간의 탈출상태로 동작의 전환이 이루어지는 경계에서 발생하는 리프레쉬 동작에서도 안정적으로 최소 액티브 구간(tRAS MIN.)를 보장할 수 있는 효과가 있다.
도 1은 일반적인 반도체 메모리 장치의 프리차지 제어회로를 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 프리차지 제어회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 프리차지 제어회로를 도시한 블록 다이어그램이다.
도 4는 도 3에 도시된 프리차지 제어회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 일반적인 반도체 메모리 장치의 프리차지 제어회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 일반적인 반도체 메모리 장치의 프리차지 제어회로는, 제1 프리차지 제어부(100)와, 제2 프리차지 제어부(120)와, 제1 액티브 펄스 생성부(140), 및 프리차지 동작부(160)를 구비한다. 여기서, 제1 프리차지 제어부(100)는, 카운팅 클록 생성부(102), 및 카운터(104)를 구비한다. 또한, 카운팅 클록 생성부(102)는, 카운팅 제어신호 생성부(1022), 및 카운팅 클록 출력부(1024)를 구비한다. 또한, 제2 프리차지 제어부(120)는, 제2 액티브 펄스 생성부(122), 및 전달제어부(124)를 구비한다. 또한, 프리차지 동작부(160)는, 액티브 구간신호 생성부(162), 및 프리차지 펄스 출력부(164)를 구비한다.
제1 프리차지 제어부(100)는, 액티브 시점으로부터 동작클록(CLK)의 토글링 횟수를 카운팅하고, 카운팅 값을 기준으로 프리차지 시점을 결정한다.
제1 프리차지 제어부(100)의 구성요소 중 카운팅 클록 생성부(102)는, 제1 액티브 펄스(RACTD1<0:7>) 및 카운팅 결과펄스(CNT_OUT<O:7>)에 응답하여 설정되는 카운팅구간에서 동작클록(CLK)에 응답하여 카운팅 클록(CNT_CLK<0:7>)을 생성한다.
카운팅 클록 생성부(102)의 구성요소 중 카운팅 제어신호 생성부(1022)는, 제1 액티브 펄스(RACTD1<0:7>)에 응답하여 활성화되고 카운팅 결과펄스(CNT_OUT<O:7>)에 응답하여 비활성화되는 카운팅 제어신호(EN_PRE1<0:7>)를 생성하여 카운팅구간을 설정한다.
카운팅 클록 생성부(102)의 구성요소 중 카운팅 클록 출력부(1024)는, 카운팅 제어신호(EN_PRE1<0:7>)의 활성화구간, 즉, 카운팅구간에서 동작클록(CLK)에 응답하여 카운팅 클록(CNT_CLK<0:7>)을 생성한다.
제1 프리차지 제어부(100)의 구성요소 중 카운터(104)는, 설정된 횟수를 기준으로 카운팅 클록(CNT_CLK<0:7>)을 카운팅하여 카운팅 결과펄스(CNT_OUT<O:7>)를 생성한 뒤, 카운팅 클록 생성부(102) 및 프리차지 동작부(160)로 출력한다.
제2 프리차지 제어부(120)는, 액티브 시점으로부터 설정된 지연량을 기준으로 프리차지 시점을 결정한다. 즉, 액티브 커맨드(RACT<0:7>)의 입력시점으로부터 설정된 지연량에 대응하는 제2 시간(D2)이 흐른 시점에서 제2 액티브 펄스(RACTD2<0:7>)를 생성하여 프리차지 동작부(160)로 출력한다.
제2 프리차지 제어부(120)의 구성요소 중 제2 액티브 펄스 생성부(140)는, 액티브 커맨드(RACT<0:7>)의 입력시점으로부터 제2 시간(D2)이 흐른 시점에서 제2 액티브 펄스(RACTD2<0:7>)를 생성한다.
제2 프리차지 제어부(120)의 구성요소 중 전달제어부(124)는, 셀프 리프레쉬 동작신호(SREF)에 응답하여 제2 액티브 펄스(RACTD2<0:7>)가 프리차지 동작부(160)로 전달(CON_RACTD2<0:7>)되는 것을 선택적으로 제어한다.
제1 액티브 펄스 생성부(140)는, 액티브 커맨드(RACT<0:7>)의 입력시점으로부터 제1 시간(D1)이 흐른 시점에서 토글링하는 제1 액티브 펄스(RACTD1<0:7>)를 생성한다.
프리차지 동작부(160)는, 제1 액티브 펄스(RACTD1<0:7>) 및 제1 프리차지 제어부(100)의 출력신호(CNT_OUT<0:7>) 또는 제2 프리차지 제어부(120)의 출력신호(CON_RACTD2<0:7>)에 응답하여 프리차지 시점을 설정하기 위한 프리차지 펄스(PRECG<0:7>)를 토글링시킨다.
프리차지 동작부(160)의 구성요소 중 액티브 구간신호 생성부(162)는, 제2 액티브 펄스(RACTD2<0:7>)에 응답하여 활성화되고, 카운팅 결과펄스(CNT_OUT<O:7>) 또는 전달제어부(124)를 통해 출력되는 제2 액티브 펄스(CON_RACTD2<0:7>)에 응답하여 비활성화되는 액티브 구간신호(TRAS_MIN<0:7>)를 생성한다.
프리차지 동작부(160)의 구성요소 중 프리차지 펄스 생성부(164)는, 액티브 구간신호(TRAS_MIN<0:7>)가 활성화 상태에서 비활성화 상태로 천이하는 것을 감지하고, 감지시점으로부터 제3 시간(D3)이 흐른 시점을 프리차지 시점으로 설정하여 프리차지 펄스(PRECG<0:7>)를 토글링시킨다.
도 2는 도 1에 도시된 프리차지 제어회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 도 1에 도시된 반도체 메모리 장치는 8개의 뱅크(미도시)를 포함하고 있다는 것을 알 수 있다. 또한, 셀프 리프레쉬 동작시 내부 파워의 절약을 위해 일정한 간격을 두고 8개의 뱅크(미도시)를 순차적으로 반복하여 리프레쉬시키는 파일드-리프레쉬(piled-refresh) 방식을 사용하는 것을 알 수 있다. 참고로, 도 2에서는 8개의 뱅크(미도시) 중 가장 첫 번째 순서인 1번째 뱅크의 리프레쉬 동작과 가장 나중 순서인 8번째 뱅크의 리프레쉬 동작이 도시되어 있다.
구체적으로, 도 1에 도시된 반도체 메모리 장치의 프리차지 제어회로는, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)와 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 구분되는 것을 알 수 있다. 즉, 셀프 리프레쉬 동작신호(SREF)의 위상을 반전시킨 신호(SREFB)가 로직'하이'(high)로 비활성화되는 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)와 로직'로우'(low)로 활성화되는 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)로 구분되는 것을 알 수 있다.
또한, 도 1에 도시된 반도체 메모리 장치의 프리차지 제어회로는, 동작클록(CLK)이 토글링하는 클록 인에이블 구간(CLOCK_EN)과 토글링하지 않는 클록 디스에이블 구간(CLOCK_DIS)으로 구분되는 것을 알 수 있다. 이때, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서는 반도체 메모리 장치가 대기 상태에 있으므로 동작클록(CLK)이 토글링할 필요가 없다. 따라서, 클록 디스에이블 구간(CLOCK_DIS)은 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 대응하는 구간이다. 그리고, 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서는 반도체 메모리 장치가 정상적인 데이터 입/출력 동작을 수행하는 상태이므로 동작클록(CLK)이 토글링해야 한다. 따라서, 클록 인에이블 구간(CLOCK_EN)은 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에 대응하는 구간이다. 그런데, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)와 클록 디스에이블 구간(CLOCK_DIS)이 완전히 일치하지 않는 이유는, 정상적인 셀프 리프레쉬 동작을 위해 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 진입한 직후에도 일정시간동안은 동작클록(CLK)이 토글링되어야 하기 때문이다.
셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 진입한 이후, 첫 번째 뱅크에 대한 리프레쉬 동작은 다음과 같은 순서대로 이루어진다(A).
첫 번째 뱅크에 대한 액티브 커맨드(RACT<0>)가 입력되면, 그에 응답하여 제1 시간(D1) 후에 제1 액티브 펄스(RACTD1<0>)가 토글링하고, 제2 시간(D2) 후에 제2 액티브 펄스(RACTD2<0>)가 토글링한다.
제1 액티브 펄스(RACTD1<0>)가 토글링 하는 것에 응답하여 카운팅 제어신호(EN_PRE1<0>)가 활성화된다(1). 마찬가지로, 제1 액티브 펄스(RACTD1<0>)가 토글링 하는 것에 응답하여 액티브 구간신호(TRAS_MIN<0>)가 활성화된다(2).
카운팅 제어신호(EN_PRE1<0>)가 활성화된 상태로 전환한 이후 동작클록(CLK)의 토글링이 한 번 발생하므로, 그에 응답하여 카운터(104)가 카운팅 동작을 한 번 수행한다(3). 물론, 카운터(104)가 카운팅 동작을 한 번 수행(3)한 직후 동작클록(CLK)은 더 이상 토글링하지 않으므로, 더 이상의 카운팅 동작은 발생하지 않는다.
셀프 리프레쉬 동작신호(SREF)가 활성화된 상태이므로 제2 액티브 펄스(RACTD2<0>)의 토글링은 전달 제어부(124)를 통해 액티브 구간신호 생성부(162)로 전달(EN_PRE2<0>)된다(4). 그에 응답하여 액티브 구간신호(TRAS_MIN<0>)가 비활성화된다(5).
액티브 구간신호(TRAS_MIN<0>)가 비활성화되는 것을 감지하여 제3 시간(D3) 이후 프리차지 펄스(PRECG<0>)가 토글링한다.
전술한 과정을 통해 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 첫 번째 뱅크에 대한 리프레쉬 동작은 액티브 커맨드(RACT<0>)에 응답하여 액티브되고, 설정된 시간이 흐른 것에 응답하여 프리차지 펄스(PRECG<0:7>)를 토글링시키는 제2 프리차지 제어부(120)의 동작에 의해 프리차지되는 것을 알 수 있다.
셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 진입한 이후, 여덟 번째 뱅크에 대한 리프레쉬 동작은 다음과 같은 순서대로 이루어진다(B).
먼저, 파일드-리프레쉬(piled-refresh) 동작을 통해 첫 번째 뱅크에 대한 리프레쉬 동작과 여덟 번째 뱅크에 대한 리프레쉬 동작이 연결되므로, 첫 번째 뱅크에 대한 리프레쉬 동작이 발생한 이후 일정한 시간이 흐른 시점에서 여덟 번째 뱅크에 대한 리프레쉬 동작이 발생한다. 참고로, 첫 번째 뱅크에 대한 리프레쉬 동작과 여덟 번째 뱅크에 대한 리프레쉬 동작의 간격, 즉, 일정한 시간은 설계자에 의해 미리 설정되는 값으로서, 설계 당시에 한 번 결정되면, 이후 별도의 설계(옵션) 변경이 이루어지기 전에는 항상 동일한 값을 갖는다.
여덟 번째 뱅크에 대한 액티브 커맨드(RACT<7>)가 입력되면, 그에 응답하여 제1 시간(D1) 후에 제1 액티브 펄스(RACTD1<7>)가 토글링하고, 제2 시간(D2) 후에 제2 액티브 펄스(RACTD2<7>, 미도시)가 토글링한다.
제1 액티브 펄스(RACTD1<7>)가 토글링 하는 것에 응답하여 카운팅 제어신호(EN_PRE1<7>)가 활성화된다(1). 마찬가지로, 제1 액티브 펄스(RACTD1<7>)가 토글링 하는 것에 응답하여 액티브 구간신호(TRAS_MIN<7>)가 활성화된다(2).
카운팅 제어신호(EN_PRE1<7>)가 활성화된 상태로 전환한 이후의 구간에서 동작클록(CLK)의 토글링은 발생하지 않으므로, 카운터(104)는 아무런 동작도 수행하지 않는다.
셀프 리프레쉬 동작신호(SREF)가 활성화된 상태이므로 제2 액티브 펄스(RACTD2<7>)의 토글링은 전달 제어부(124)를 통해 액티브 구간신호 생성부(162)로 전달(EN_PRE2<7>)된다(4). 그에 응답하여 액티브 구간신호(TRAS_MIN<7>)가 비활성화된다(5).
액티브 구간신호(TRAS_MIN<7>)가 비활성화되는 것을 감지하여 제3 시간(D3) 이후 프리차지 펄스(PRECG<7>)가 토글링한다.
전술한 과정을 통해 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 여덟 번째 뱅크에 대한 리프레쉬 동작은 액티브 커맨드(RACT<7>)에 응답하여 액티브되고, 설정된 시간이 흐른 것에 응답하여 프리차지 펄스(PRECG<7>)를 토글링시키는 제2 프리차지 제어부(120)의 동작에 의해 프리차지되는 것을 알 수 있다.
이와 같이, 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 진입한 직후 발생하는 8개의 뱅크(미도시) 각각에 대한 파일드-리프레쉬(piled-refresh) 동작은 8개의 뱅크(미도시) 각각에 대한 액티브 커맨드(RACT<0:7>)와 제2 프리차지 제어부(120)의 동작에 의해 이루어지는 것을 알 수 있다. 이때, 액티브 구간신호(TRAS_MIN<0:7>)가 충분한 활성화구간을 갖는 것을 알 수 있는데, 이를 통해 8개의 뱅크(미도시) 각각에 대한 리프레쉬 동작은, 모두 최소한의 액티브 구간(tRAS MIN.)을 충분히 확보하고 있다는 것을 알 수 있다.
셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 발생하는 동작구간 경계에서 첫 번째 뱅크에 대한 리프레쉬 동작은 다음과 같은 순서대로 이루어진다(C).
먼저, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 진입한 상태에서 첫 번째 뱅크에 대한 액티브 커맨드(RACT<0>)가 인가되지만, 곧 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작 전환하므로 실제 리프레쉬 동작은 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 발생하는 것을 알 수 있다.
첫 번째 뱅크에 대한 액티브 커맨드(RACT<0>)가 입력되면, 그에 응답하여 제1 시간(D1) 후에 제1 액티브 펄스(RACTD1<0>)가 토글링하고, 제2 시간(D2) 후에 제2 액티브 펄스(RACTD2<0>)가 토글링한다.
제1 액티브 펄스(RACTD1<0>)가 토글링 하는 것에 응답하여 카운팅 제어신호(EN_PRE1<0>)가 활성화 상태를 계속 유지한다(1). 이때, 카운팅 제어신호(EN_PRE1<0>)는 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 진입한 직후 처음으로 제1 액티브 펄스(RACTD1<0>)가 토글링할 때 활성화된 이후 계속 활성화 상태를 유지한다. 이는, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서는 프리차지 시점이 제2 프리차지 제어부(120)의 동작에 의해서만 결정되므로, 카운팅 제어신호(EN_PRE1<0>)를 비활성화시킬 수 있는 제1 프리차지 제어부(100)의 동작결과(CNT_COUT<0>)가 발생하지 않기 때문이다.
제2 액티브 펄스(RACTD2<0:7>)가 토글링한 것에 응답하여 내부적으로 아무런 동작도 수행하지 않는다. 이는, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 발생한 상태이기 때문에 전달제어부(124)에 의해 제2 액티브 펄스(RACTD2<0:7>)의 토글링이 액티브 구간신호 생성부(162)로 전달(EN_PRE2<0>)되지 못하기 때문이다.
제1 액티브 펄스(RACTD1<0>)가 토글링 하는 것에 응답하여 액티브 구간신호(TRAS_MIN<0>)가 활성화된다(2).
카운팅 제어신호(EN_PRE1<0>)가 활성화 상태를 유지하는 구간에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에 진입하여 동작클록(CLK)의 토글링이 계속적으로 발생하므로, 그에 응답하여 카운터(104)가 카운팅 동작을 계속 수행한다(3-1, 3-2, 3-3). 이렇게, 카운터(104)가 카운팅 동작을 계속 수행하여 설정된 횟수인 4번의 카운팅 동작이 이루어지게 되면, 그에 응답하여 카운팅 결과펄스(CNT_OUT<O>)가 토글링한다(6-1).
카운팅 결과펄스(CNT_OUT<O>)가 토글링하는 것에 응답하여 카운팅 제어신호(EN_PRE1<0>)가 비활성화된다(6-2).
카운팅 결과펄스(CNT_OUT<O>)는 액티브 구간신호 생성부(162)로 전달(EN_PRE2<0>)된다(7). 그에 응답하여 액티브 구간신호(TRAS_MIN<0>)가 비활성화된다(8).
액티브 구간신호(TRAS_MIN<0>)가 비활성화되는 것을 감지하여 제3 시간(D3) 이후 프리차지 펄스(PRECG<0>)가 토글링한다.
전술한 과정을 통해 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작이 전환하는 경계에서 발생하는 첫 번째 뱅크에 대한 리프레쉬 동작은, 액티브 커맨드(RACT<0>)에 응답하여 액티브되고, 동작클록(CLK)의 토글링 횟수가 설정된 횟수에 도달하는 것에 응답하여 프리차지 펄스(PRECG<0>)를 토글링시키는 제1 프리차지 제어부(100)의 동작에 의해 프리차지되는 것을 알 수 있다.
그런데, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 이루어지는 동작구간 경계에서 첫 번째 뱅크에 대한 리프레쉬 동작이 발생하면, 첫 번째 뱅크에 대한 리프레쉬 동작 이후 연달아 발생하는 나머지 뱅크에 대한 리프레쉬 동작은, 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 이루어질 수 있다. 특히, 도면에서와 같이 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 이루어지는 동작구간 경계보다 훨씬 뒤에서 여덟 번째 뱅크에 대한 리프레쉬 동작이 시작되기 때문에 여덟 번째 뱅크에 대한 리프레쉬 동작이 시작되기도 전에 동작클록(CLK)이 토글링하게되어 여덟 번째 뱅크에 대한 리프레쉬 동작이 정상적으로 이루어지지 않을 수 있다.
이렇게, 여덟 번째 뱅크에 대한 리프레쉬 동작이 시작되기도 전에 동작클록(CLK)이 토글링하는 것으로 인해 여덟 번째 뱅크에 대한 리프레쉬 동작이 정상적으로 발생하지 못하는 이유는, 여덟 번째 뱅크에 대한 리프레쉬 동작이 셀프 리프레쉬 동작구간에서 적어도 한 번 이상 발생한 경우 여덟 번째 뱅크에 대한 카운팅 제어신호(EN_PRE1<7>)가 활성화된 상태를 유지하고 있기 때문이다.
그로 인해, 여덟 번째 뱅크에 대한 액티브 커맨드(RACT<7>)가 입력되지 않은 상태임에도 불구하고, 첫 번째 뱅크에 대한 카운터(104)의 카운팅 동작(3-1, 3-2, 3-3)과 동시에 여덟 번째 뱅크에 대한 카운터(104)의 카운팅 동작(B-1, B-2, B-3)이 발생한다. 따라서, 여덟 번째 뱅크에 대한 액티브 커맨드(RACT<7>)가 입력되는 시점과 여덟 번째 뱅크에 대한 카운팅 결과펄스(CNT_OUT<7>)가 토글링하는 시점(6-1)이 매우 인접하여 발생하게 된다.
그로 인해, 여덟 번째 뱅크에 대한 액티브 커맨드(RACT<7>)가 입력되는 것에 응답하여 제1 시간(D1) 후에 제1 액티브 펄스(RACTD1<7>)가 토글링하고, 그에 응답하여 액티브 구간신호(TRAS_MIN<7>)가 활성화(2)된 후, 활성화 상태를 거의 유지하지 못하는 상태에서 카운팅 결과펄스(CNT_OUT<7>)가 액티브 구간신호 생성부(162)로 전달(EN_PRE2<7>, 7)되어 액티브 구간신호(TRAS_MIN<0:7>)를 비활성화시키게 된다(8).
카운팅 결과펄스(CNT_OUT<7>)가 토글링하는 것에 응답하여 카운팅 제어신호(EN_PRE1<7>)가 비활성화된다(6-2).
액티브 구간신호(TRAS_MIN<7>)가 비활성화되는 것을 감지하여 제3 시간(D3) 이후 프리차지 펄스(PRECG<7>)가 토글링한다.
전술한 바와 같이 여덟 번째 뱅크에 대한 리프레쉬 동작은 액티브 커맨드(RACT<7>)가 인가된 후 너무 빠른 시점에 프리차지 펄스(PRECG<7>)가 토글링함으로 인해 액티브 구간신호(TRAS_MIN<7>)가 너무 짧은 활성화구간밖에 갖지 못하고 있다. 따라서, 여덟 번째 뱅크에 대한 리프레쉬 동작은 최소한의 액티브 구간(tRAS MIN.)을 확보하지 못하는 상태가 되며, 이는 정상적인 리프레쉬 동작이 이루어졌다고 보기 힘든 상태가 된다.
이와 같이 도 1 및 도 2에 개시된 일반적인 반도체 메모리 장치의 프리차지 제어회로는 셀프 리프레쉬 동작구간에서 탈출하기 직전에 8개 뱅크(미도시)에 대한 파일드-리프레쉬(piled-refresh) 동작이 시작되는 경우 뒤쪽 순서에 위치하여 리프레쉬되어야 하는 뱅크에 대해 충분한 액티브 구간을 확보해주지 못하는 현상이 발생할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 프리차지 제어회로를 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 프리차지 제어회로는, 제1 프리차지 제어부(300)와, 제2 프리차지 제어부(320)와, 제1 액티브 펄스 생성부(340)와, 프리차지 동작부(360), 및 동작제어부(380)를 구비한다. 여기서, 제1 프리차지 제어부(300)는, 카운팅 클록 생성부(302), 및 카운터(304)를 구비한다. 또한, 카운팅 클록 생성부(302)는, 카운팅 제어신호 생성부(3022)와, 카운팅 클록 출력부(3024), 및 제1 전달제어부(3026)를 구비한다. 또한, 제2 프리차지 제어부(320)는, 제2 액티브 펄스 생성부(322), 및 제2 전달제어부(324)를 구비한다. 또한, 프리차지 동작부(360)는, 액티브 구간신호 생성부(362), 및 프리차지 펄스 출력부(364)를 구비한다. 또한, 동작제어부(380)는, 셀프 리프레쉬 동작신호 생성부(382), 및 동작신호 출력부(384)를 구비한다.
제1 프리차지 제어부(300)는, 액티브 시점으로부터 동작클록(CLK)의 토글링 횟수를 카운팅하고, 카운팅 값을 기준으로 프리차지 시점을 결정한다.
제1 프리차지 제어부(300)의 구성요소 중 카운팅 클록 생성부(302)는, 제1 액티브 펄스(RACTD1<0:7>) 및 카운팅 결과펄스(CNT_OUT<O:7>)에 응답하여 설정되는 카운팅구간에서 동작클록(CLK)에 응답하여 카운팅 클록(CNT_CLK<0:7>)을 생성하되, 동작제어부(380)의 출력신호(SREFB)에 응답하여 그 동작의 디스에이블여부가 결정된다.
카운팅 클록 생성부(302)의 구성요소 중 카운팅 제어신호 생성부(3022)는, 제1 액티브 펄스(RACTD1<0:7>)에 응답하여 활성화되고 카운팅 결과펄스(CNT_OUT<O:7>)에 응답하여 비활성화되는 카운팅 제어신호(EN_PRE1<0:7>)를 생성하여 카운팅구간을 설정한다.
카운팅 클록 생성부(302)의 구성요소 중 카운팅 클록 출력부(3024)는, 카운팅 제어신호(EN_PRE1<0:7>)의 활성화구간, 즉, 카운팅구간에서 동작클록(CLK)에 응답하여 카운팅 클록(CNT_CLK<0:7>)을 생성한다.
카운팅 클록 생성부(302)의 구성요소 중 제1 전달제어부(3026)는, 동작제어부(380)의 출력신호(SREFB)에 응답하여 제1 액티브 펄스(RACTD1<0:7>)가 카운팅 제어신호 생성부(3022)로 전달(CON_RACTD1)되는 것을 선택적으로 제어한다.
제1 프리차지 제어부(300)의 구성요소 중 카운터(304)는, 설정된 횟수를 기준으로 카운팅 클록(CNT_CLK<0:7>)을 카운팅하여 카운팅 결과펄스(CNT_OUT<O:7>)를 생성한 뒤, 카운팅 클록 생성부(302) 및 프리차지 동작부(360)로 출력한다.
제2 프리차지 제어부(320)는, 액티브 시점으로부터 설정된 지연량을 기준으로 프리차지 시점을 결정한다. 즉, 액티브 커맨드(RACT<0:7>)의 입력시점으로부터 설정된 지연량에 대응하는 제2 시간(D2)이 흐른 시점에서 제2 액티브 펄스(RACTD2<0:7>)를 생성하여 프리차지 동작부(360)로 출력하되, 동작제어부(380)의 출력신호(SREF)에 응답하여 그 동작의 디스에이블여부가 결정된다.
제2 프리차지 제어부(320)의 구성요소 중 제2 액티브 펄스 생성부(340)는, 액티브 커맨드(RACT<0:7>)의 입력시점으로부터 제2 시간(D2)이 흐른 시점에서 제2 액티브 펄스(RACTD2<0:7>)를 생성한다.
제2 프리차지 제어부(320)의 구성요소 중 제2 전달제어부(324)는, 동작제어부(380)의 출력신호(SREF)에 응답하여 제2 액티브 펄스(RACTD2<0:7>)가 프리차지 동작부(360)로 전달(CON_RACTD2<0:7>)되는 것을 선택적으로 제어한다.
동작제어부(380)는, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 제1 프리차지 제어부(300)의 카운팅 동작을 디스에이블시키고, 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 제2 프리차지 제어부(320)의 동작을 디스에이블시킨다. 즉, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 제2 프리차지 제어부(320)의 동작을 인에이블시키고, 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 제1 프리차지 제어부(300)의 카운팅 동작을 인에이블시킨다.
동작제어부(380)의 구성요소 중 셀프 리프레쉬 동작신호 생성부(382)는, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 활성화되고, 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 비활성화되는 셀프 리프레쉬 동작신호(SREF)를 생성한다.
동작제어부(380)의 구성요소 중 동작신호 출력부(384)는, 셀프 리프레쉬 동작신호(SREF)의 위상을 반전시킨 신호(SREFB)를 제1 전달제어부(3026)로 출력하고, 셀프 리프레쉬 동작신호(SREF)를 제2 전달제어부(324)로 출력한다. 따라서, 제1 전달제어부(3026)는, 셀프 리프레쉬 동작신호(SREF)가 비활성화되는 구간인 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 인에이블되어 동작하고, 활성화되는 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서는 디스에이블되어 동작하지 않는다. 반면, 제2 전달제어부(324)는, 셀프 리프레쉬 동작신호(SREF)가 활성화되는 구간인 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 인에이블되어 동작하고, 비활성화되는 구간인 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서는 디스에이블되어 동작하지 않는다.
제1 액티브 펄스 생성부(340)는, 액티브 커맨드(RACT<0:7>)의 입력시점으로부터 제1 시간(D1)이 흐른 시점에서 토글링하는 제1 액티브 펄스(RACTD1<0:7>)를 생성한다.
프리차지 동작부(360)는, 제1 액티브 펄스(RACTD1<0:7>) 및 제1 프리차지 제어부(300)의 출력신호(CNT_OUT<0:7>) 또는 제2 프리차지 제어부(320)의 출력신호(CON_RACTD2<0:7>)에 응답하여 프리차지 시점을 설정하기 위한 프리차지 펄스(PRECG<0:7>)를 토글링시킨다.
프리차지 동작부(360)의 구성요소 중 액티브 구간신호 생성부(362)는, 제2 액티브 펄스(RACTD2<0:7>)에 응답하여 활성화되고, 카운팅 결과펄스(CNT_OUT<O:7>) 또는 제2 전달제어부(324)를 통해 출력되는 제2 액티브 펄스(CON_RACTD2<0:7>)에 응답하여 비활성화되는 액티브 구간신호(TRAS_MIN<0:7>)를 생성한다.
프리차지 동작부(360)의 구성요소 중 프리차지 펄스 생성부(364)는, 액티브 구간신호(TRAS_MIN<0:7>)가 활성화 상태에서 비활성화 상태로 천이하는 것을 감지하고, 감지시점으로부터 제3 시간(D3)이 흐른 시점을 프리차지 시점으로 설정하여 프리차지 펄스(PRECG<0:7>)를 토글링시킨다.
도 4는 도 3에 도시된 프리차지 제어회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 4를 참조하면, 도 3에 도시된 반도체 메모리 장치는 8개의 뱅크(미도시)를 포함하고 있다는 것을 알 수 있다. 또한, 셀프 리프레쉬 동작시 내부 파워의 절약을 위해 일정한 간격을 두고 8개의 뱅크(미도시)를 순차적으로 반복하여 리프레쉬시키는 파일드-리프레쉬(piled-refresh) 방식을 사용하는 것을 알 수 있다. 참고로, 도 4에서는 8개의 뱅크(미도시) 중 가장 첫 번째 순서인 1번째 뱅크의 리프레쉬 동작과 가장 나중 순서인 8번째 뱅크의 리프레쉬 동작이 도시되어 있다.
구체적으로, 도 3에 도시된 반도체 메모리 장치의 프리차지 제어회로는, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)와 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 구분되는 것을 알 수 있다. 즉, 셀프 리프레쉬 동작신호(SREF)의 위상을 반전시킨 신호(SREFB)가 로직'하이'(high)로 비활성화되는 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)와 로직'로우'(low)로 활성화되는 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)로 구분되는 것을 알 수 있다.
또한, 도 3에 도시된 반도체 메모리 장치의 프리차지 제어회로는, 동작클록(CLK)이 토글링하는 클록 인에이블 구간(CLOCK_EN)과 토글링하지 않는 클록 디스에이블 구간(CLOCK_DIS)으로 구분되는 것을 알 수 있다. 이때, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서는 반도체 메모리 장치가 대기 상태에 있으므로 동작클록(CLK)이 토글링할 필요가 없다. 따라서, 클록 디스에이블 구간(CLOCK_DIS)은 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 대응하는 구간이다. 그리고, 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서는 반도체 메모리 장치가 정상적인 데이터 입/출력 동작을 수행하는 상태이므로 동작클록(CLK)이 토글링해야 한다. 따라서, 클록 인에이블 구간(CLOCK_EN)은 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에 대응하는 구간이다. 그런데, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)와 클록 디스에이블 구간(CLOCK_DIS)이 완전히 일치하지 않는 이유는, 정상적인 셀프 리프레쉬 동작을 위해 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 진입한 직후에도 일정시간동안은 동작클록(CLK)이 토글링되어야 하기 때문이다.
셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 진입한 이후, 첫 번째 뱅크에 대한 리프레쉬 동작은 다음과 같은 순서대로 이루어진다(A).
첫 번째 뱅크에 대한 액티브 커맨드(RACT<0>)가 입력되면, 그에 응답하여 제1 시간(D1) 후에 제1 액티브 펄스(RACTD1<0>)가 토글링하고, 제2 시간(D2) 후에 제2 액티브 펄스(RACTD2<0>)가 토글링한다.
제1 액티브 펄스(RACTD1<0>)에 응답하여 액티브 구간신호(TRAS_MIN<0>)가 활성화된다(2).
셀프 리프레쉬 동작신호(SREF)가 활성화된 상태이므로 제1 전달제어부(3026)가 디스에이블되어 동작하지 않기 때문에, 제1 액티브 펄스(RACTD1<0>)의 토글링은 카운팅 제어신호 생성부(3022)로 인가되지 않는다. 따라서, 카운팅 제어신호(EN_PRE1<0>)는 제1 액티브 펄스(RACTD1<0>)의 토글링과 상관없이 비활성화상태를 계속 유지한다.
셀프 리프레쉬 동작신호(SREF)가 활성화된 상태이므로 제2 액티브 펄스(RACTD2<0>)의 토글링은 전달 제어부(324)를 통해 액티브 구간신호 생성부(362)로 전달(EN_PRE2<0>)된다(4). 그에 응답하여 액티브 구간신호(TRAS_MIN<0>)가 비활성화된다(5).
액티브 구간신호(TRAS_MIN<0>)가 비활성화되는 것을 감지하여 제3 시간(D3) 이후 프리차지 펄스(PRECG<0>)가 토글링한다.
전술한 과정을 통해 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 첫 번째 뱅크에 대한 리프레쉬 동작은 액티브 커맨드(RACT<0>)에 응답하여 액티브되고, 설정된 시간이 흐른 것에 응답하여 프리차지 펄스(PRECG<0:7>)를 토글링시키는 제2 프리차지 제어부(320)의 동작에 의해 프리차지되는 것을 알 수 있다.
셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 진입한 이후, 여덟 번째 뱅크에 대한 리프레쉬 동작은 다음과 같은 순서대로 이루어진다(B).
먼저, 파일드-리프레쉬(piled-refresh) 동작을 통해 첫 번째 뱅크에 대한 리프레쉬 동작과 여덟 번째 뱅크에 대한 리프레쉬 동작이 연결되므로, 첫 번째 뱅크에 대한 리프레쉬 동작이 발생한 이후 일정한 시간이 흐른 시점에서 여덟 번째 뱅크에 대한 리프레쉬 동작이 발생한다. 참고로, 첫 번째 뱅크에 대한 리프레쉬 동작과 여덟 번째 뱅크에 대한 리프레쉬 동작의 간격, 즉, 일정한 시간은 설계자에 의해 미리 설정되는 값으로서, 설계 당시에 한 번 결정되면, 이후 별도의 설계(옵션) 변경이 이루어지기 전에는 항상 동일한 값을 갖는다.
여덟 번째 뱅크에 대한 액티브 커맨드(RACT<7>)가 입력되면, 그에 응답하여 제1 시간(D1) 후에 제1 액티브 펄스(RACTD1<7>)가 토글링하고, 제2 시간(D2) 후에 제2 액티브 펄스(RACTD2<7>, 미도시)가 토글링한다.
제1 액티브 펄스(RACTD1<7>)에 응답하여 액티브 구간신호(TRAS_MIN<7>)가 활성화된다(2).
셀프 리프레쉬 동작신호(SREF)가 활성화된 상태이므로 제1 전달제어부(3026)가 디스에이블되어 동작하지 않기 때문에, 제1 액티브 펄스(RACTD1<7>)의 토글링은 카운팅 제어신호 생성부(3022)로 인가되지 않는다. 따라서, 카운팅 제어신호(EN_PRE1<7>)는 제1 액티브 펄스(RACTD1<7>)의 토글링과 상관없이 비활성화상태를 계속 유지한다.
셀프 리프레쉬 동작신호(SREF)가 활성화된 상태이므로 제2 액티브 펄스(RACTD2<7>)의 토글링은 전달 제어부(324)를 통해 액티브 구간신호 생성부(362)로 전달(EN_PRE2<7>)된다(D2, 4). 그에 응답하여 액티브 구간신호(TRAS_MIN<7>)가 비활성화된다(5).
액티브 구간신호(TRAS_MIN<7>)가 비활성화되는 것을 감지하여 제3 시간(D3) 이후 프리차지 펄스(PRECG<7>)가 토글링한다.
전술한 과정을 통해 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 여덟 번째 뱅크에 대한 리프레쉬 동작은 액티브 커맨드(RACT<7>)에 응답하여 액티브되고, 설정된 시간이 흐른 것에 응답하여 프리차지 펄스(PRECG<7>)를 토글링시키는 제2 프리차지 제어부(320)의 동작에 의해 프리차지되는 것을 알 수 있다.
이와 같이, 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 진입한 직후 발생하는 8개의 뱅크(미도시) 각각에 대한 파일드-리프레쉬(piled-refresh) 동작은 8개의 뱅크(미도시) 각각에 대한 액티브 커맨드(RACT<0:7>)와 제2 프리차지 제어부(320)의 동작에 의해 이루어지는 것을 알 수 있다. 이때, 액티브 구간신호(TRAS_MIN<0:7>)가 충분한 활성화구간을 갖는 것을 알 수 있는데, 이를 통해 8개의 뱅크(미도시) 각각에 대한 리프레쉬 동작은, 모두 최소한의 액티브 구간(tRAS MIN.)을 충분히 확보하고 있다는 것을 알 수 있다.
셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 발생하는 동작구간 경계에서 첫 번째 뱅크에 대한 리프레쉬 동작은 다음과 같은 순서대로 이루어진다(C).
먼저, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에 진입한 상태에서 첫 번째 뱅크에 대한 액티브 커맨드(RACT<0>)가 인가되지만, 곧 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 이루어지므로 실제 리프레쉬 동작은 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 발생하는 것을 알 수 있다.
첫 번째 뱅크에 대한 액티브 커맨드(RACT<0>)가 입력되면, 그에 응답하여 제1 시간(D1) 후에 제1 액티브 펄스(RACTD1<0>)가 토글링하고, 제2 시간(D2) 후에 제2 액티브 펄스(RACTD2<0>)가 토글링한다.
제1 액티브 펄스(RACTD1<0>)가 토글링 하는 것에 응답하여 카운팅 제어신호(EN_PRE1<0>)가 활성화된다(1-1, 1-2). 즉, 제1 액티브 펄스(RACTD1<0>)가 토글링하는 시점은 셀프 리프레쉬 동작신호(SREF)가 비활성화되는 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)이므로, 제1 전달제어부(3026)에 의해 제1 액티브 펄스(RACTD1<0>)가 카운팅 제어신호 생성부(3022)로 전달(CON_RACTD1, 1-1)되어 카운팅 제어신호(EN_PRE1<0>)가 활성화(1-2)된다.
제2 액티브 펄스(RACTD2<0>)가 토글링한 것에 응답하여 내부적으로 아무런 동작도 수행하지 않는다. 이는, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 이루어진 상태이기 때문에 제2 전달제어부(324)에 의해 제2 액티브 펄스(RACTD2<0>)의 토글링이 액티브 구간신호 생성부(362)로 전달(EN_PRE2<0>)되지 못하기 때문이다.
제1 액티브 펄스(RACTD1<0>)가 토글링 하는 것에 응답하여 액티브 구간신호(TRAS_MIN<0>)가 활성화된다(2).
카운팅 제어신호(EN_PRE1<0>)가 활성화 상태를 유지하는 구간에서 동작클록(CLK)의 토글링이 계속적으로 발생하므로, 그에 응답하여 카운터(304)가 카운팅 동작을 계속 수행한다(3-1, 3-2, 3-3, 3-4). 이렇게, 카운터(304)가 카운팅 동작을 계속 수행하여 설정된 횟수인 4번의 카운팅 동작이 이루어지게 되면, 그에 응답하여 카운팅 결과펄스(CNT_OUT<O>)가 토글링한다(6-1).
카운팅 결과펄스(CNT_OUT<O>)가 토글링하는 것에 응답하여 카운팅 제어신호(EN_PRE1<0>)가 비활성화된다(6-2).
카운팅 결과펄스(CNT_OUT<O>)는 액티브 구간신호 생성부(362)로 전달(EN_PRE2<0>)된다(7). 그에 응답하여 액티브 구간신호(TRAS_MIN<0>)가 비활성화된다(8).
액티브 구간신호(TRAS_MIN<0>)가 비활성화되는 것을 감지하여 제3 시간(D3) 이후 프리차지 펄스(PRECG<0>)가 토글링한다.
전술한 과정을 통해 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 이루어지는 경계에서 첫 번째 뱅크에 대한 리프레쉬 동작은, 액티브 커맨드(RACT<0>)에 응답하여 액티브되고, 동작클록(CLK)의 토글링 횟수가 설정된 횟수에 도달하는 것에 응답하여 프리차지 펄스(PRECG<0>)를 토글링시키는 제1 프리차지 제어부(300)의 동작에 의해 프리차지되는 것을 알 수 있다.
첫 번째 뱅크에 대한 리프레쉬 동작이 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 이루어지는 동작구간 경계에서 발생하면, 첫 번째 뱅크에 대한 리프레쉬 동작에 이어서 일정한 시간이 흐른 시점에서 발생하는 여덟 번째 뱅크에 대한 리프레쉬 동작은 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에 진입한 상태에서 이루어지게 된다.
즉, 여덟 번째 뱅크에 대한 셀프 리프레쉬 동작은 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 발생하는 오토 리프레쉬 동작처럼 이루어지게 된다.
구체적으로, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 발생하는 동작구간 경계에서 첫 번째 뱅크에 대한 리프레쉬 동작으로 인해 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 발생하는 여덟 번째 뱅크에 대한 리프레쉬 동작은 다음과 같은 순서대로 이루어진다(D).
여덟 번째 뱅크에 대한 액티브 커맨드(RACT<7>)가 입력되면, 그에 응답하여 제1 시간(D1) 후에 제1 액티브 펄스(RACTD1<7>)가 토글링하고, 제2 시간(D2) 후에 제2 액티브 펄스(RACTD2<7>)가 토글링한다.
제1 액티브 펄스(RACTD1<7>)가 토글링 하는 것에 응답하여 카운팅 제어신호(EN_PRE1<7>)가 활성화된다(1-1, 1-2). 즉, 제1 액티브 펄스(RACTD1<7>)가 토글링하는 시점은 셀프 리프레쉬 동작신호(SREF)가 비활성화되는 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)이므로, 제1 전달제어부(3026)에 의해 제1 액티브 펄스(RACTD1<7>)가 카운팅 제어신호 생성부(3022)로 전달(CON_RACTD1, 1-1)되어 카운팅 제어신호(EN_PRE1<7>)가 활성화(1-2)된다.
제2 액티브 펄스(RACTD2<7>)가 토글링한 것에 응답하여 내부적으로 아무런 동작도 수행하지 않는다. 이는, 제2 액티브 펄스(RACTD2<7>)가 토글링하는 시점이 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에 진입한 상태이기 때문에 제2 전달제어부(324)에 의해 제2 액티브 펄스(RACTD2<7>)의 토글링이 액티브 구간신호 생성부(362)로 전달(EN_PRE2<7>)되지 못하기 때문이다.
제1 액티브 펄스(RACTD1<7>)가 토글링 하는 것에 응답하여 액티브 구간신호(TRAS_MIN<7>)가 활성화된다(2).
카운팅 제어신호(EN_PRE1<7>)가 활성화 상태를 유지하는 구간에서 동작클록(CLK)의 토글링이 계속적으로 발생하므로, 그에 응답하여 카운터(304)가 카운팅 동작을 계속 수행한다(3-1, 3-2, 3-3, 3-4). 이렇게, 카운터(304)가 카운팅 동작을 계속 수행하여 설정된 횟수인 4번의 카운팅 동작이 이루어지게 되면, 그에 응답하여 카운팅 결과펄스(CNT_OUT<O>)가 토글링한다(6-1).
카운팅 결과펄스(CNT_OUT<O>)가 토글링하는 것에 응답하여 카운팅 제어신호(EN_PRE1<7>)가 비활성화된다(6-2).
카운팅 결과펄스(CNT_OUT<O>)는 액티브 구간신호 생성부(362)로 전달(EN_PRE2<7>)된다(7). 그에 응답하여 액티브 구간신호(TRAS_MIN<7>)가 비활성화된다(8).
액티브 구간신호(TRAS_MIN<7>)가 비활성화되는 것을 감지하여 제3 시간(D3) 이후 프리차지 펄스(PRECG<7>)가 토글링한다.
전술한 과정을 통해 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 이루어지는 경계에서 첫 번째 뱅크에 대한 리프레쉬 동작이 발생하는 것으로 인해 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)에서 발생하는 여덟 번째 뱅크에 대한 리프레쉬 동작은 액티브 커맨드(RACT<7>)에 응답하여 액티브되고, 동작클록(CLK)의 토글링 횟수가 설정된 횟수에 도달하는 것에 응답하여 프리차지 펄스(PRECG<7>)를 토글링시키는 제1 프리차지 제어부(300)의 동작에 의해 프리차지되는 것을 알 수 있다.
전술한 바와 같이 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작이 전환되는 경계에서 리프레쉬 동작이 발생하는 경우에도 동작모드를 기준으로 명확하게 구분되어 프리차지 시점이 결정될 수 있도록 하기 때문에, 어떠한 경우에도 안정적으로 최소한의 액티브 구간(tRAS MIN.)을 보장하는 것이 가능하다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 동작클록(CLK)을 기준으로 프리차지 시점을 결정하기 위해 동작클록(CLK)의 토글링을 카운팅하는 동작이 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 완전히 디스에이블되도록 제어한다.
따라서, 셀프 리프레쉬 동작구간의 진입상태(SREF_EN)에서 셀프 리프레쉬 동작구간의 탈출상태(SREF_DIS)로 동작의 전환이 이루어지는 경계에서 발생하는 파일드-리프레쉬(piled-refresh) 동작에서도 안정적으로 최소 액티브 구간(tRAS MIN.)를 보장할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 반도체 메모리 장치에 포함된 뱅크의 개수를 8개로 한정하여 설명하였는데, 이는 어디까지나 실시예일 뿐이며, 본 발명의 범주에는 뱅크의 개수가 더 많거나 더 적은 경우도 얼마든지 포함된다.
100, 300 : 제1 프리차지 제어부
120, 320 : 제2 프리차지 제어부
140, 340 : 제1 액티브 펄스 생성부
160, 360 : 프리차지 동작부
380 : 동작제어부

Claims (13)

  1. 액티브 시점으로부터 동작클록의 토글링 횟수를 카운팅하고, 카운팅 값을 기준으로 프리차지 시점을 결정하기 위한 제1 프리차지 제어부;
    셀프 리프레쉬 동작구간의 진입상태에서 상기 액티브 시점으로부터 설정된 지연량을 기준으로 상기 프리차지 시점을 결정하기 위한 제2 프리차지 제어부; 및
    상기 셀프 리프레쉬 동작구간의 진입상태에서 상기 제1 프리차지 제어부의 카운팅 동작을 디스에이블시키고, 상기 셀프 리프레쉬 동작구간의 탈출상태에서 상기 제2 프리차지 제어부의 동작을 디스에이블시키기 위한 동작제어부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    액티브 커맨드의 입력시점으로부터 제1 시간이 흐른 시점에서 토글링하는 제1 액티브 펄스를 생성하는 제1 액티브 펄스 생성부; 및
    상기 제1 액티브 펄스 및 상기 제1 또는 제2 프리차지 제어부의 출력신호에 응답하여 상기 프리차지 시점을 설정하기 위한 프리차지 펄스를 토글링시키는 프리차지 동작부를 더 구비하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 프리차지 제어부는,
    상기 제1 액티브 펄스 및 카운팅 결과펄스에 응답하여 설정되는 카운팅구간에서 상기 동작클록에 응답하여 카운팅 클록을 생성하되, 상기 동작제어부의 출력신호에 응답하여 그 동작의 디스에이블여부가 결정되는 카운팅 클록 생성부; 및
    설정된 횟수를 기준으로 상기 카운팅 클록을 카운팅하여 상기 카운팅 결과펄스를 생성한 뒤, 상기 카운팅 클록 생성부 및 상기 프리차지 동작부로 출력하는 카운터
    를 구비하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제2 프리차지 제어부는,
    상기 액티브 커맨드의 입력시점으로부터 상기 설정된 지연량에 대응하는 제2 시간이 흐른 시점에서 제2 액티브 펄스를 생성하여 상기 프리차지 동작부로 출력하되, 상기 동작제어부의 출력신호에 응답하여 그 동작의 디스에이블여부가 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 카운팅 클록 생성부는,
    상기 제1 액티브 펄스에 응답하여 활성화되고 상기 카운팅 결과펄스에 응답하여 비활성화되는 카운팅 제어신호를 생성하는 카운팅 제어신호 생성부;
    상기 카운팅 제어신호의 활성화구간에서 상기 동작클록에 응답하여 상기 카운팅 클록을 생성하는 카운팅 클록 출력부; 및
    상기 동작제어부의 출력신호에 응답하여 상기 제1 액티브 펄스가 상기 카운팅 제어신호 생성부로 전달되는 것을 선택적으로 제어하는 제1 전달제어부를 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제2 프리차지 제어부는,
    상기 액티브 커맨드의 입력시점으로부터 상기 제2 시간이 흐른 시점에서 상기 제2 액티브 펄스를 생성하는 제2 액티브 펄스 생성부; 및
    상기 동작제어부의 출력신호에 응답하여 상기 제2 액티브 펄스가 상기 프리차지 동작부로 전달되는 것을 선택적으로 제어하는 제2 전달제어부를 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 동작제어부는,
    상기 셀프 리프레쉬 동작구간의 진입상태에서 활성화되고 상기 셀프 리프레쉬 동작구간의 탈출상태에서 비활성화되는 셀프 리프레쉬 동작신호를 생성하는 셀프 리프레쉬 동작신호 생성부; 및
    상기 셀프 리프레쉬 동작신호의 위상을 반전시킨 신호를 제1 전달제어부로 출력하고, 상기 셀프 리프레쉬 동작신호를 상기 제2 전달제어부로 출력하는 동작신호 출력부를 구비하는 반도체 메모리 장치.
  8. 제4항에 있어서,
    상기 프리차지 동작부는,
    상기 제1 액티브 펄스에 응답하여 활성화되고, 상기 카운팅 결과펄스 또는 상기 제2 액티브 펄스에 응답하여 비활성화되는 액티브 구간신호를 생성하는 액티브 구간신호 생성부; 및
    상기 액티브 구간신호가 활성화 상태에서 비활성화 상태로 천이하는 것을 감지하고, 감지시점으로부터 제3 시간이 흐른 시점을 상기 프리차지 시점으로 설정하여 상기 프리차지 펄스를 토글링시키는 프리차지 펄스 생성부를 구비하는 반도체 메모리 장치.
  9. 액티브 시점으로부터 동작클록을 토글링 횟수를 카운팅하여 그 횟수가 설정된 횟수에 도달하는 것에 응답하여 프리차지 시점을 결정하되, 셀프 리프레쉬 동작신호가 활성화되는 구간에서 카운팅 동작이 디스에이블되는 제1 프리차지 제어단계; 및
    상기 셀프 리프레쉬 동작신호가 활성화되는 구간에서 상기 액티브 시점으로부터 설정된 지연량을 기준으로 상기 프리차지 시점을 결정하는 제2 프리차지 제어단계
    를 포함하는 반도체 메모리 장치의 동작방법.
  10. 제9항에 있어서,
    액티브 커맨드가 입력되는 시점으로부터 제1 시간이 흐른 시점에서 제1 액티브 펄스를 토글링시키는 단계; 및
    상기 제1 액티브 펄스 및 상기 제1 또는 제2 프리차지 제어단계의 동작결과에 따른 출력신호에 응답하여 상기 프리차지 시점을 설정하기 위한 프리차지 펄스를 토글링시키는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  11. 제10항에 있어서,
    상기 제1 프리차지 제어단계는,
    상기 제1 액티브 펄스에 응답하여 활성화되고 카운팅 결과펄스에 응답하여 비활성화되는 카운팅 제어신호를 생성하는 단계;
    상기 셀프 리프레쉬 동작신호가 활성화되는 구간에서 상기 제1 액티브 펄스의 토글링과 상관없이 상기 카운팅 제어신호를 비활성화상태로 유지시키는 단계;
    상기 카운팅 제어신호의 활성화구간에서 상기 동작클록에 응답하여 카운팅 클록을 생성하는 단계; 및
    설정된 횟수를 기준으로 상기 카운팅 클록을 카운팅하여 상기 카운팅 결과펄스를 생성한 뒤, 이를 상기 카운팅 제어신호를 생성하는 단계의 동작 및 상기 프리차지 펄스를 토글링시키는 단계의 동작에 제공하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  12. 제11항에 있어서,
    상기 제2 프리차지 제어단계는,
    상기 액티브 커맨드가 입력되는 시점으로부터 상기 설정된 지연량에 대응하는 제2 시간이 흐른 시점에서 제2 액티브 펄스를 생성하는 단계;
    상기 셀프 리프레쉬 동작신호가 활성화되는 구간에서 상기 제2 액티브 펄스를 상기 프리차지 펄스를 토글링시키는 단계의 동작에 제공하는 단계; 및
    상기 셀프 리프레쉬 동작신호가 비활성화되는 구간에서 상기 제2 액티브 펄스를 상기 프리차지 펄스를 토글링시키는 단계의 동작에 제공하지 않는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  13. 제12항에 있어서,
    상기 프리차지 펄스를 토글링시키는 단계는,
    상기 제1 액티브 펄스에 응답하여 활성화되고, 상기 카운팅 결과펄스 또는 상기 제2 액티브 펄스에 응답하여 비활성화되는 액티브 구간신호를 생성하는 단계; 및
    상기 액티브 구간신호가 활성화 상태에서 비활성화 상태로 천이하는 것을 감지하고, 감지시점으로부터 제3 시간이 흐른 시점을 상기 프리차지 시점으로 설정하여 상기 프리차지 펄스를 토글링시키는 단계를 포함하는 반도체 메모리 장치의 동작방법.
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