CN113939879A - 用于控制窃取速率的设备和方法 - Google Patents

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Abstract

一种设备可包含具有多个定时电路的刷新控制电路。所述定时电路可用于控制窃取速率，例如，专用于修复行锤击的受害者字线的刷新时隙的速率。可控制所述定时电路以允许针对不同受害者字线独立地调整所述窃取速率。因此，可以不同速率刷新不同受害者字线，且所述不同速率可彼此独立。

Description

用于控制窃取速率的设备和方法
背景技术
本公开大体上涉及半导体装置，且更确切地说，涉及半导体存储器装置。具体地说，本公开涉及易失性存储器，例如动态随机存取存储器(DRAM)。信息可作为物理信号(例如，电容性元件上的电荷)存储在存储器的个别存储器单元上。存储器可为易失性存储器，且物理信号可随时间推移衰减(其可能使存储于存储器单元中的信息降级或毁坏)。可能需要通过例如重写信息以使物理信号恢复到初始值来周期性地刷新存储器单元中的信息。
随着存储体件的大小减小，存储器单元的密度大大增加。通常，存储器单元布置成阵列，所述阵列包含一连串称为字线的行和称为位线的列。可进行自动刷新操作，其中具有一或多个字线的存储器单元经周期性地刷新以保留存储于存储器单元中的数据。对例如字线的特定存储器单元或存储器单元组的重复存取可能会使附近存储器单元(例如，邻近字线)中的数据降级速率增加。此重复存取常常称为‘行锤击(row hammer)’。为保留附近存储器单元中的数据，附近存储器单元的字线可能需要以高于自动刷新操作的速率的速率进行刷新。然而，额外刷新操作会增加电力消耗且可能会干扰其它存储器操作。因此，需要减少额外刷新操作。
发明内容
本文中所描述的设备和方法可允许针对不同受害者字线，例如与侵害者字线相距不同物理距离的受害者字线独立地控制窃取速率。在一些实施例中，刷新控制电路可包含两个或更多个定时电路以允许针对不同受害者字线独立地控制窃取速率。这可允许优化针对每一类型的受害者字线的目标刷新速率，其可减少字线的过度刷新。
根据本公开的至少一个实例，设备可包含刷新控制电路，所述刷新控制电路包含：经配置以在第一频率下提供第一信号的第一受害者窃取速率定时电路，其中第一频率指示刷新第一受害者字线的速率；以及经配置以在第二频率下提供第二信号的第二受害者窃取速率定时电路，其中第二频率指示刷新第二受害者字线的速率，其中第一频率和第二频率彼此独立。
根据本公开的至少一个实例，设备可包含存储器阵列；行控制电路，其耦合到存储器阵列；第一定时电路，其经配置以在第一频率下提供第一信号；第二定时电路，其经配置以在第二频率下提供第二信号，其中第二频率独立于第一频率；以及目标刷新地址控制器电路，其经配置以在第一频率下提供第一类型的受害者行地址且在第二频率下提供第二类型的受害者行地址，其中将第一类型和第二类型的受害者行地址提供到行控制电路以用于对存储器阵列中与所述第一类型和所述第二类型的受害者行地址对应的受害者字线执行刷新操作。
根据本公开的至少一个实例，一种方法可包含：提供具有第一频率的第一信号；提供具有第二频率的第二信号，其中第二频率独立于第一频率；至少部分地基于第一频率而刷新第一受害者字线；以及至少部分地基于第二频率而刷新第二受害者字线。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的实施例的刷新控制电路的框图。
图3是根据本公开的实施例的实例目标刷新地址控制器电路的电路图。
图4是根据本公开的实施例的刷新信号、第一定时信号和第二定时信号的实例时序图。
图5是根据本公开的实施例的实例侵害者行检测器电路。
图6是根据本公开的实施例的方法的流程图。
具体实施方式
某些实施例的以下描述在本质上仅是示例性的，且绝非意在限制本公开的范围或其应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，且借助于图示展示其中可实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践当前公开的系统和方法，且应理解，可利用其它实施例，且在不脱离本公开的精神和范围的情况下可改变结构和逻辑。此外，为清晰起见，某些特征的详细描述在其对于所属领域的技术人员来说将显而易见时将不予以论述，以免使本公开的实施例的描述混淆不清。因此，以下详细描述不应以限制性的意义来理解，且本公开的范围仅由所附权利要求书来限定。
存储器装置可包含多个存储器单元。存储器单元可存储信息(例如，作为一或多个位)，且可组织在字线(行)与位线(列)的交叉点处。数个字线和位线可组织成存储体(memory bank)。存储器装置可包含数个不同存储体。存储器装置可接收一或多个命令信号，所述一或多个命令信号可指示一或多个存储器封装的存储体中的一或多者中的操作。举例来说，存储器装置可进入刷新模式，其中刷新存储体中的一或多者中的字线。
存储器单元中的信息可随时间推移而衰减。存储器单元可逐行(例如，逐字线)刷新，以保留存储器单元中的信息。在刷新操作期间，一或多个行中的信息可重写回相应字线，以恢复信息的初始值。对给定字线(例如，侵害者字线)的重复存取可使一或多个相邻字线(例如，受害者字线)中的信息衰减速率增加。在一些应用中，受害者字线可被视为在物理上邻近于侵害者字线的字线。举例来说，受害者字线可在物理上邻近于侵害者字线，也就是说，受害者字线可在物理上位于侵害者字线的任一侧上(例如，R+1和R-1)。在一些实施例中，物理上邻近于邻近字线(例如，R+2和R-2)的字线也可视为受害者字线。在一些应用中，例如字线密集地隔开的存储器中，较远字线也可视为受害者字线(例如，R+3、R-3、R+4、R-4等)。在其它实例实施例中，可使用受害者字线与侵害者字线之间的其它关系。
可跟踪对存储器的不同字线的存取，以便确定字线是否为侵害者字线。举例来说，所存取字线和/或侵害者字线的行地址可存储于存储器中的寄存器(例如，文件)或其它存储装置中。如果字线经确定为侵害者字线，则可至少部分地基于侵害者字线的行地址确定与受害者字线相关联的受害者地址。在一些实施例中，可刷新受害者字线(例如，R+1、R-1、R+2和R-2)作为目标(或‘行锤击’)刷新操作的部分，且因此可存在例如针对每一所确定侵害者行地址刷新的四个受害者地址。在目标刷新操作期间刷新的受害者字线的行地址可被称为目标刷新地址。
在一些实施例中，可保留用于刷新操作的一些时隙以用于自动刷新操作，且可保留一些时隙以用于目标刷新操作。在一些实施例中，在不需要行锤击管理的情况下，目标刷新地址可以在(例如，“窃取”)时隙中发布，否则所述时隙将被分配给自动刷新地址。在一些实施例中，可保留某些刷新时隙以用于目标刷新地址。这些时隙可被称为目标刷新时隙。保留用于目标刷新地址的时隙之间的时间周期可被称为目标刷新速率或窃取速率。
侵害者字线的不同受害者字线受行锤击影响程度可能不同。举例来说，与较远受害者字线(例如，R+/-2)相比更接近于侵害者字线的受害者字线(例如，邻近受害者字线，R+/-1)可能会遭受较高速率的数据降级。因此，可能需要在不同速率下对不同受害者字线执行目标刷新操作。举例来说，刷新R+/-1受害者字线的速率可为R+/-2受害者字线的刷新速率的四倍。在另一实例中，刷新R+/-1受害者字线的速率可为R+/-2受害者字线的刷新速率的八倍。在一些应用中，可能需要能够独立于彼此调整不同受害者字线的目标刷新速率。也就是说，R+/-2的目标刷新速率可不取决于R+/-1的目标刷新速率。这可允许优化针对每一类型的受害者字线的目标刷新速率，其可减少字线的过度刷新。
本公开绘制用于控制目标刷新速率(例如，窃取速率)的设备和方法。更确切地说，本公开绘制用于针对不同受害者字线，例如与侵害者字线相距不同物理距离的受害者字线独立地控制窃取速率的设备和方法。在一些实施例中，刷新控制电路可包含两个或更多个定时电路以允许针对不同受害者字线独立地控制窃取速率。
图1是展示根据本公开的至少一个实施例的半导体装置的整体配置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列112。在一些实施例中，存储器阵列112可包含多个存储体。每一存储体包含多个字线WL、多个位线BL和/BL，以及布置在多个字线WL与多个位线BL和/BL的交叉点处的多个存储器单元MC。字线WL的选择由行控制电路108执行，且位线BL和/BL的选择由列控制电路110执行。在一些实施例中，可存在用于存储体中的每一者的行控制电路108及列控制电路110。
位线BL和/BL耦合到相应感测放大器(SAMP)117。来自位线BL或/BL的读取数据被感测放大器SAMP 117放大，且经由互补本地数据线(LIOT/B)、传送门(TG)118和互补主数据线(MIO)传送到读取/写入放大器120。相反地，从读取/写入放大器120输出的写入数据经由互补主数据线MIO、传送门118和互补本地数据线LIOT/B传送到感测放大器117，且写入于耦合到位线BL或/BL的存储器单元MC中。
半导体装置100可采用多个外部端子，所述多个外部端子包含：命令和地址(C/A)端子，其耦合到命令和地址总线以接收命令和地址；时钟端子，其接收时钟CK和/CK；数据端子DQ，其提供数据；以及电源端子，其接收电源电势VDD、VSS、VDDQ和VSSQ。
时钟端子供应有外部时钟CK和/CK，所述外部时钟CK和/CK提供到时钟输入电路122。外部时钟可为互补的。时钟输入电路122基于CK和/CK时钟产生内部时钟ICLK。ICLK时钟提供到命令控制电路106并提供到内部时钟产生器电路124。内部时钟产生器电路124基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。内部数据时钟LCLK提供到输入/输出电路126，以对包含于输入/输出电路126中的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。
C/A端子可供应有存储器地址。经由命令/地址输入电路102将供应到C/A端子的存储器地址传送到地址解码器电路104。地址解码器电路104接收地址且将经解码行地址XADD供应到行控制电路108且将经解码列地址YADD供应到列控制电路110。行地址XADD可用于指定存储器阵列112的一或多个字线WL，且列地址YADD可指定存储器阵列112的一或多个位线BL。地址解码器电路104还可提供存储体地址BADD，所述存储体地址指定存储器的特定存储体。存储体地址BADD可提供到行控制电路108和/或列控制电路110，以将存取操作引导到存储体中的一或多者。C/A端子可供应有命令。命令的实例包含用于控制各种操作的时序的定时命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与一或多个行地址XADD、列地址YADD和/或存储体地址BADD相关联以指示待存取的存储器单元。
命令可作为内部命令信号经由命令/地址输入电路102提供到命令控制电路106。命令控制电路106包含用以对内部命令信号进行解码以产生用于执行操作的各种内部信号和命令的电路。举例来说，命令控制电路106可提供用以选择字线的行命令信号和用以选择位线的列命令信号。
装置100可接收为行激活命令ACT的存取命令。当接收到行激活命令ACT时，随着行激活命令ACT一起及时供应行地址XADD。
装置100可接收作为读取命令的存取命令。当接收到读取命令时，随着读取命令一起及时供应存储体地址BADD和列YADD地址，从存储器阵列112中与行地址XADD和列地址YADD对应的存储器单元读取读取数据。通过命令控制电路106接收读取命令，所述命令控制电路提供内部命令，使得来自存储器阵列112的读取数据提供到读取/写入放大器120。经由输入/输出电路126将读取数据从数据端子DQ输出到外部。
装置100可接收作为写入命令的存取命令。当接收到写入命令时，随着写入命令一起及时供应存储体地址和列地址，将供应到数据端子DQ的写入数据写入到存储器阵列112中与行地址和列地址对应的存储器单元。通过命令控制电路106接收写入命令，所述命令控制电路提供内部命令，使得写入数据由输入/输出电路126中的数据接收器接收。写入时钟还可提供到外部时钟端子，以对输入/输出电路126的数据接收器接收写入数据进行定时。写入数据经由输入/输出电路126供应到读取/写入放大器120，且通过读取/写入放大器120供应到存储器阵列112以写入到存储器单元MC中。
装置100还可接收使其进行刷新操作的命令。刷新信号AREF可为脉冲信号，其在命令控制电路106接收到指示刷新命令的信号时被激活。在一些实施例中，刷新命令可从外部发布到存储器装置100。在一些实施例中，刷新命令可通过装置的组件周期性地产生。在一些实施例中，当外部信号指示自刷新进入命令时，还可以激活刷新信号AREF。刷新信号AREF可紧接在命令输入之后被激活，且其后可以所要内部时序循环地被激活。因此，可自动地继续刷新操作。自刷新退出命令可使刷新信号AREF的自动激活停止且返回到空闲状态。
刷新控制电路116将刷新行地址RXADD供应到行控制电路108，所述行控制电路可刷新由刷新行地址RXADD指示的一或多个字线WL。刷新控制电路116可基于刷新信号AREF控制刷新操作的时序。在一些实施例中，响应于AREF的激活，刷新控制电路116可产生泵信号的一或多个激活，且可产生和提供用于泵信号(例如，每一泵)的每一激活的刷新地址RXADD。
一种类型的刷新操作可为自动刷新操作。响应于自动刷新操作，存储体可刷新存储器的字线或字线组，且接着可响应于下一自动刷新操作而刷新存储体的下一字线或字线组。刷新控制电路116可将自动刷新地址作为指示存储体中的字线或字线组的刷新地址RXADD提供。刷新控制电路116可产生刷新地址RXADD序列，使得随时间推移，自动刷新操作可循环通过存储体的所有字线WL。刷新操作的时序可使得在至少部分地基于存储器单元中的数据降级的正常速率(例如，自动刷新速率)的频率下刷新每一字线。
另一类型的刷新操作可为目标刷新操作。如先前所提到，对存储器的特定字线(例如，侵害者字线)的重复存取可由于例如字线之间的电磁耦合而使相邻字线(例如，受害者字线)中的衰减速率增加。在一些实施例中，受害者字线可包含在物理上邻近于侵害者字线的字线。在一些实施例中，受害者字线可包含更远离侵害者字线的字线。受害者字线中的信息可按一定速率衰减，使得在所述受害者字线未在所述字线的下一自动刷新操作之前经刷新的情况下，数据可能会丢失。为了防止丢失信息，可能需要识别侵害者字线且接着进行目标刷新操作，其中刷新与一或多个相关联受害者字线相关联的刷新地址RXADD。
刷新控制电路116可以选择性地输出目标刷新地址(例如，受害者行地址)或自动刷新地址(automatic refresh address/auto-refresh address)作为刷新地址RXADD。自动刷新地址可来自基于自动刷新信号AREF的激活而提供的地址序列。刷新控制电路116可以按AREF确定的速率循环通过自动刷新地址序列。在一些实施例中，可通过更新(例如，递增)先前自动刷新地址的一或多个部分来产生自动刷新地址序列。
刷新控制电路116还可基于存储器阵列112中附近地址(例如，与侵害者字线对应的侵害者行地址)的存取模式来确定目标刷新地址，所述目标刷新地址是需要刷新的地址(例如，与受害者字线对应的受害者行地址)。刷新控制电路116可选择性地使用装置100的一或多个信号来计算刷新地址RXADD。举例来说，可基于由地址解码器电路104提供的行地址XADD来计算刷新地址RXADD。刷新控制电路116可接收由地址解码器电路104提供的行地址XADD的当前值，且基于所接收地址XADD中的一或多者而确定目标刷新地址。
可基于刷新信号AREF的时序为刷新地址RXADD提供时序。刷新控制电路116可具有与AREF的时序对应的时隙，且可在每一时隙期间提供一或多个刷新地址RXADD。目标刷新地址可以在(例如，“窃取”)时隙中发布，否则所述时隙将被分配给自动刷新地址。在一些实施例中，可保留某些时隙以用于目标刷新地址。这些时隙可被称为目标刷新间隔或目标刷新时隙。保留用于目标刷新地址的时隙之间的时间周期可被称为目标刷新速率或窃取速率。
在一些实施例中，可保留某些目标刷新时隙以用于刷新一种类型的受害者字线，同时可保留其它目标刷新时隙以用于刷新另一类型的受害者字线。举例来说，可保留某些目标刷新时隙以用于刷新R+/-1受害者字线，且可保留其它目标刷新时隙以用于刷新R+/-2受害者字线。在一些实施例中，针对不同类型的受害者字线的目标刷新时隙的窃取速率可不同。在一些实施例中，针对不同类型的受害者字线的目标刷新时隙的窃取速率可彼此独立。
刷新控制电路116可接收由地址解码器电路104提供的行地址XADD，且可基于行地址XADD确定哪些字线正被锤击。举例来说，刷新控制电路116可对字线的存取进行计数，且可基于存取的计数(例如，达到阈值)而确定哪些字线是侵害者。行地址XADD和存取计数值可由刷新控制电路116存储。当确定侵害者字线时，刷新控制电路116可计算与侵害者字线相关联的受害者字线且执行如先前所描述的目标刷新操作。
电源端子供应有电源电势VDD和VSS。将电源电势VDD和VSS供应到内部电压产生器电路128。内部电压产生器电路128基于供应到电源端子的电源电势VDD和VSS而产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP主要在行解码器电路108中使用，内部电势VOD和VARY主要用于存储器阵列112中包含的感测放大器SAMP中，且内部电势VPERI用于许多外围电路块中。
电源端子还供应有电源电势VDDQ和VSSQ。将电源电势VDDQ和VSSQ供应到输入/输出电路126。在本公开的实施例中，供应到电源端子的电源电势VDDQ和VSSQ可以是与供应到电源端子的电源电势VDD和VSS相同的电势。在本公开的另一实施例中，供应到电源端子的电源电势VDDQ和VSSQ可以是与供应到电源端子的电源电势VDD和VSS不同的电势。供应到电源端子的电源电势VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路126产生的电源噪声不会传播到其它电路块。
图2是根据本公开的实施例的刷新控制电路216的框图。在一些实施例中，刷新控制电路216可包含于存储器装置，例如图1中所展示的存储器装置100中。对于上下文，图2中还展示DRAM接口226和行解码器电路208。在一些实施例中，刷新控制电路216可包含于图1中展示的刷新控制电路116中。在一些实施例中，行解码器电路208可包含于行控制电路108中。在一些实施例中，可针对存储器的特定存储体提供组件中的一些(例如，刷新控制电路216和行解码器电路208)，且可针对存储器的存储体中的每一者重复这些组件。因此，存储器装置中可存在多个刷新控制电路216和行解码器电路208。出于简洁起见，将仅描述用于单个存储体的组件。
DRAM接口226可将一或多个信号提供到地址刷新控制电路216和行解码器电路208。刷新控制电路216可包含侵害者行检测器电路230、第一受害者地址产生器232、第二受害者地址产生器234、自动刷新(AREF)地址产生器236、第一受害者窃取速率定时电路238、第二受害者窃取速率定时电路240、多路复用器242和目标刷新地址控制器电路244。DRAM接口226可提供一或多个控制信号，例如自动刷新信号AREF、激活/预充电信号ACT/Pre和行地址XADD。
DRAM接口226可表示将信号提供到存储体的组件，例如刷新控制电路216和行解码器电路208的一或多个组件。在一些实施例中，DRAM接口226可表示耦合到半导体存储器装置(例如，图1的装置100)的存储器控制器。在一些实施例中，DRAM接口226可表示例如图1的命令地址输入电路102、地址解码器电路104和/或命令控制电路106等组件。DRAM接口226可提供行地址XADD、自动刷新信号AREF、激活信号ACT和/或预充电信号Pre。自动刷新信号AREF可以是周期性信号，其可指示自动刷新操作何时发生。可提供激活信号ACT以激活存储器的给定存储体。行地址XADD可以是包含多个位(其可连续或同时发射)的信号且可与存储体(例如，通过ACT/Pre激活的存储体)的特定行对应。
在存储器操作期间，侵害者行检测器电路230可接收当前行地址XADD。在一些实施例中，侵害者行检测器电路230可存储行地址XADD的当前值。侵害者行检测器电路230可进一步存储与每一所存储行地址相关联的计数值。每当接收到存储在侵害者行检测器电路230中的行地址作为XADD时，可调整(例如，递增)行地址的计数值。
对于存储在侵害者行检测器电路230中的每一行地址XADD，侵害者行检测器电路230可基于一或多个先前存储的行地址而确定当前行地址XADD是否为侵害者行地址。举例来说，在一些实施例中，侵害者行检测器电路230可基于多次接收到行地址XADD(例如，所存储行地址的计数值超出阈值)而确定行地址为侵害者行地址。侵害者行检测器电路230可接着重置与侵害者行地址相关联的计数值。其它侵害者行检测方法可在其它实施例中使用。在一些实施例中，当识别到侵害者行地址时，侵害者行检测器电路230可将匹配地址HitXADD提供到第一受害者地址产生器232和第二受害者地址产生器234。
当DRAM接口226将存取操作(例如，读取和写入操作)引导到存储器单元阵列(例如，图1的存储器单元阵列118)的不同行时，行地址XADD可改变。在一些实施例中，侵害者行检测器电路230可存储每一所接收行地址XADD。在其它实施例中，侵害者行检测器电路230可响应于由样本定时产生器(未图示)提供的活动样本信号而存储所接收行地址。在一些实施例中，样本信号可为脉冲信号。也就是说，其可转变到活动状态且在某一时间周期(例如，一半时钟周期、一个时钟周期)之后返回到非活动状态。样本产生器可在样本信号的脉冲之间有规律地、随机地或伪随机地使时间间隔变化。
第一受害者地址产生器232和第二受害者地址产生器234基于由侵害者行检测器电路230识别的侵害者行地址(例如，与高于阈值的计数值相关联的行地址XADD)而计算待刷新的一或多个行地址。由第一受害者地址产生器232和第二受害者地址产生器234计算的行地址可为与相关联于HitXADD的侵害者字线的受害者字线对应的受害者行地址。可将匹配地址HitXADD作为输入提供给第一受害者地址产生器232和第二受害者地址产生器234。第一受害者地址产生器232可提供目标刷新地址V1ADD，且第二受害者地址产生器234可响应于这些输入而提供目标刷新地址V2ADD。目标刷新地址可为存储器位置(例如，字线)的地址，其可能受到与匹配地址HitXADD对应的存储器位置的重复激活影响。换句话说，匹配地址HitXADD可为‘侵害者’行地址，且目标刷新地址V1ADD和V2ADD可为‘受害者’地址。不同计算可用于产生不同受害者地址作为目标刷新地址V1ADD和V2ADD。
第一受害者地址产生器232和第二受害者地址产生器234可采用不同计算来产生受害者行地址。在一个实例中，第一计算可由第一受害者地址产生器232使用，且第二计算可由第二受害者地址产生器234使用。计算可提供与字线对应的目标刷新地址V1ADD或V2ADD，所述字线与对应于匹配地址HitXADD的字线具有已知物理关系(例如，空间关系)。在一些实施例中，不同计算可基于受害者字线与侵害者字线之间的不同物理关系。在本公开的一些实施例中，计算可产生用于V1ADD和/或V2ADD的单个目标刷新地址。在本公开的其它实施例中，计算可产生用于V1ADD和/或V2ADD的目标刷新地址序列。
在一个实施例中，第一计算可使第一受害者地址产生器232输出与字线对应的一对地址，所述字线邻近于与匹配地址HitXADD对应的字线(例如，V1ADD＝HitXADD+/-1)。第二计算可使第二受害者地址产生器234输出与字线对应的一对地址，所述字线邻近于与地址HitXADD+/-1对应的字线(例如，V2ADD＝HitXADD+/-2)。换句话说，第二计算可输出与受害者字线对应的一对地址，所述受害者字线邻近于与地址V1ADD对应的受害者字线。在其它实例实施例中，其它计算是可能的。举例来说，第一计算可基于与匹配地址HitXADD的物理关系，而第二计算可基于与由第一计算提供的地址的物理关系。在一些实施例中，可将由第一受害者地址产生器232和第二受害者地址产生器234计算的目标地址V1ADD和V2ADD提供到多路复用器242。在一些实施例中，第一受害者地址产生器232和第二受害者地址产生器234可包含用于存储待在后续目标刷新操作期间提供到多路复用器242的受害者行地址的缓冲器(未图示)。
AREF地址产生器236响应于刷新信号AREF而产生自动刷新地址Pre_RXADD。作为自动刷新操作的一部分，自动刷新地址Pre_RXADD可为待刷新的地址序列的一部分。AREF地址产生器236可响应于活动刷新信号AREF而将当前自动刷新地址Pre_RXADD更新到序列中的下一地址。AREF地址产生器236还提供来自目标刷新地址控制器电路244的命令信号RHR。在一些实施例中，当命令信号活动时，可控制AREF地址产生器236以停止更新自动刷新地址Pre_RXADD，即使在自动刷新信号AREF活动的情况下也是如此。如本文所描述，由于活动命令信号RHR指示将进行目标刷新操作而非自动刷新操作，因此这允许在进行目标刷新时暂停自动刷新操作，并且当命令信号RHR信号不活动时恢复自动刷新操作。
多路复用器242接受由AREF地址产生器236提供的自动刷新地址Pre_RXADD、由第一受害者地址产生器232提供的V1ADD、由第二受害者地址产生器234提供的V2ADD，且将其中的一者作为刷新地址RXADD输出。多路复用器242可基于命令信号RHR在刷新地址之间进行选择。目标刷新地址控制器电路244将输出RHR提供到多路复用器242，以控制将Pre_RXADD、V1ADD或V2ADD地址作为刷新地址RXADD提供的选择。
第一受害者窃取速率定时电路238可提供定时信号V1Time，所述定时信号可确定将受害者行地址V1ADD作为RXADD提供的速率。第二受害者窃取速率定时电路240可提供定时信号V2Time，所述定时信号可确定将受害者行地址V2ADD作为RXADD提供的速率。定时信号V1Time和V2Time可为在活动状态与非活动状态之间(例如，在高逻辑电平与低逻辑电平之间)交替的周期性信号。在一些实施例中，定时信号V1Time和V2Time可在不同频率下操作。举例来说，在一些实施例中，V1Time可具有比V2Time高的频率。在这些实施例中，这可使得相比于V2ADD，在更高的频率下将受害者行地址V1ADD作为RXADD提供。第一受害者窃取速率定时电路238和第二受害者窃取速率定时电路240可为独立的。也就是说，定时电路均不需要来自另一定时电路的输入以产生其输出。在一些实施例中，定时电路可各自接收定时电路特有的至少一个输入，使得定时电路不接收完全相同的输入。
第一受害者窃取速率定时电路238和/或第二受害者窃取速率定时电路240可包含分别用于产生输出V1Time和V2Time的方波产生电路。举例来说，施密特波形产生器、555定时器(未图示)和/或环形波形产生器可包含于第一受害者窃取速率定时电路238和/或第二受害者窃取速率定时电路240中。如由图2中的集合(1)和集合(2)所指示，可通过熔丝、反熔丝、对一或多个模式寄存器进行编程和/或其它频率设置方法来设置V1Time和/或V2Time的频率。举例来说，在一些实施例中，可通过经由/响应于来自DRAM接口226的命令信号提供定时控制电压来设置频率。
任选地，在一些实施例中，第一受害者窃取速率定时电路238和/或第二受害者窃取速率定时电路240可接收AREF信号以使V1Time和/或V2Time的激活与AREF信号同步。这可帮助确保在刷新操作期间而非在可忽略定时信号的刷新操作之间激活V1Time信号和/或V2Time信号。
目标刷新地址控制器电路244可接收V1Time、V2Time和AREF作为输入且基于这些输入提供控制信号RHR。目标刷新地址控制器电路244可包含逻辑门和/或其它电路系统以产生控制信号RHR。在一些实施例中，控制信号RHR可具有多个状态。在一些实施例中，控制信号RHR可为具有多个状态(例如，‘00’、‘01’、‘10’、‘11’)的多位信号。举例来说，当AREF不活动时，RHR可具有第一状态，而无关于V1Time和V2Time的状态；当AREF不活动且V1Time活动时，RHR可具有第二状态；当AREF活动且V2Time活动时，RHR可具有第三状态；以及当AREF活动且V1Time和V2Time两者均活动时，RHR可具有第四状态。在一些实施例中，可禁止V1Time和V2Time同时处于活动状态。在一些实施例中，目标刷新地址控制器电路244可更有利于一个定时信号而不是另一个定时信号。举例来说，如果V1Time和V2Time两者均活动，则目标刷新地址控制电路244可有利于V1Time且提供处于第二状态的RHR。
在一些实施例中，当RHR处于指示AREF和V1Time活动的状态时，多路复用器242可将V1ADD作为RXADD提供；当RHR处于指示AREF和V2Time活动的状态时，将V2ADD作为RXADD提供；且当RHR处于指示仅AREF活动的状态时，提供Pre_RXADD。当AREF不活动时，可不将地址作为RXADD提供，和/或当AREF不活动时，行解码器电路208可忽略RXADD。
行解码器电路208可基于所接收信号和地址对存储器阵列(未图示)执行一或多个操作。举例来说，响应于激活信号ACT和行地址XADD(和处于低逻辑电平的AREF)，行解码器电路208可引导对指定行地址XADD进行一或多个存取操作(例如，读取操作)。响应于AREF信号不活动，行解码器电路208可刷新刷新地址RXADD。
尽管图2中所说明的实例展示两个受害者窃取速率定时电路和两个受害者地址产生器，但应理解，其它实施例中可包含额外受害者窃取速率定时电路和受害者地址产生器。举例来说，可能需要具有针对额外受害者字线类型(例如，R+/-3、R+/-4)的单独的窃取速率时序，且对这些额外受害者字线执行目标刷新操作。
图3是根据本公开的实施例的实例目标刷新地址控制器电路300的电路图。在一些实施例中，目标刷新地址控制器电路300可包含于图2中展示的目标刷新地址控制器电路244中。对于上下文，图3中还展示多路复用器302。在一些实施例中，多路复用器302可包含于图2中展示的多路复用器242中。
目标刷新地址控制器电路300可接收刷新信号AREF、第一定时信号V1Time和第二定时信号V2Time。在一些实施例中，刷新信号AREF可由例如图1中展示的命令控制电路106的命令控制电路提供。在一些实施例中，可经由例如图2中展示的DRAM接口226的DRAM接口提供刷新信号AREF。在一些实施例中，第一定时信号V1Time和/或第二定时信号V2Time可由受害者窃取速率定时电路，例如图2中展示的第一受害者窃取速率定时电路238和第二受害者窃取速率定时电路240提供。基于刷新信号AREF和定时信号V1Time和V2Time，目标刷新地址控制器电路300可将控制信号RHR提供到多路复用器302。控制信号RHR的状态可确定将何种行地址作为刷新地址RXADD提供。在图3中展示的实例中，控制信号RHR为包含最低有效位RHR_LSB和最高有效位RHR_MSB的两位信号。
取决于RHR信号的状态，多路复用器302可将第一受害者行地址V1ADD、第二受害者行地址V2ADD或自动刷新地址Pre-RXADD作为RXADD提供。在一些实施例中，第一受害者行地址V1ADD和/或第二受害者行地址V2ADD可由受害者行地址产生器，例如图2中展示的第一受害者行地址产生器232和第二受害者行地址产生器234提供。在一些实施例中，自动刷新地址Pre_RXADD可由自动刷新地址产生器，例如图2中展示的AREF地址产生器236提供。在一些实施例中，第一受害者行地址V1ADD可包含与一或多个受害者字线对应的一或多个受害者行地址，所述一或多个受害者字线与侵害者字线具有第一物理关系。在一些实施例中，第二受害者行地址V2ADD可包含与一或多个受害者字线对应的一或多个受害者行地址，所述一或多个受害者字线与侵害者字线具有第二物理关系。举例来说，第一受害者行地址V1ADD可与在物理上邻近于侵害者字线的受害者字线对应，且第二受害者行地址V2ADD可与在物理上邻近于与V1ADD对应的受害者字线的受害者字线对应。
在一些实施例中，目标刷新地址控制器电路300可包含第一与(AND)门304，所述与门在第一输入处接收AREF信号且在第二输入处接收反相V2Time信号。V2Time信号可由反相器306反转。第二与门308可在其输入处接收AREF信号和V1Time信号。可将第一与门304和第二与门308的输出提供到第一或(OR)门310。基于输入，第一或门310可输出RHR_LSB。目标刷新地址控制器电路300可包含接收AREF和V2Time信号作为输入的第三与门312。第四与门314可接收AREF和V1Time信号作为输入。可将第三与门312和第四与门314的输出提供到第二或门316。或门316可将RHR_MSB作为输出提供。
在图3中展示的实例中，多路复用器302经配置以在RHR处于状态‘00’或‘01’中时提供Pre_RXADD，在RHR处于状态‘10’中时提供V2ADD，且在RHR处于状态‘11’中时提供V1ADD。在操作中，当AREF不活动(例如，逻辑低)时，目标刷新地址控制器电路300提供处于状态‘00’中的RHR，而无关于V1Time和V2Time的状态。尽管多路复用器302可在此状态下将Pre_RXADD作为RXADD提供，如先前所提到，但其可被行解码器电路忽略，这是因为未发生刷新操作。当AREF活动(例如，逻辑高)并且V1Time和V2Time不活动时，RHR处于状态‘01’中。作为响应，多路复用器302可将Pre_RXADD作为RXADD提供，所述RXADD可由行解码器电路接收以供在刷新操作期间使用。当AREF和V1Time活动且V2Time不活动时，RHR处于状态‘11’中，且多路复用器302将受害者行地址V1ADD作为RXADD提供。当AREF和V2Time活动且V1Time不活动时，RHR处于状态‘10’中，且多路复用器302将受害者行地址V2ADD作为RXADD提供。
在图3中展示的实例中，当AREF、V1Time和V2Time皆活动时，RHR处于状态‘11’中且V1ADD作为RXADD提供。因此，在V1Time与V2Time之间存在冲突的情况下，与V1ADD相关联的受害者字线优先于与V2ADD相关联的字线进行刷新。如果如上文所描述的实例中与V1ADD相关联的字线比与V2ADD相关联的字线在物理上更接近侵害者字线，则这可能是合乎需要的。然而，在其它实施例中，可提供替代逻辑门，以在V1Time与V2Time之间存在冲突时，使与V2ADD相关联的字线优先于与V1ADD相关联的字线。在其它实施例中，可提供额外电路系统和/或逻辑门，其阻止V1Time和V2Time同时处于活动状态。
尽管图3中未展示，但在一些实施例中，RHR_MSB可提供到自动刷新地址产生器，例如图2中展示的AREF地址产生器236。自动刷新地址产生器可在目标刷新地址操作期间使用RHR_MSB信号暂停自动刷新地址的产生，如先前参考图2所论述。
图4是根据本公开的实施例的刷新信号、第一定时信号和第二定时信号的实例时序图。时序图400展示刷新信号AREF、第一定时信号V1Time和第二定时信号V2Time。在一些实施例中，刷新信号AREF可由例如图1中展示的命令控制电路106的命令控制电路提供。在一些实施例中，可经由例如图2中展示的DRAM接口226的DRAM接口提供刷新信号AREF。在一些实施例中，第一定时信号V1Time和/或第二定时信号V2Time可由受害者窃取速率定时电路，例如图2中展示的第一受害者窃取速率定时电路238和第二受害者窃取速率定时电路240提供。AREF、V1Time和V2Time可用于控制目标刷新地址控制器电路，例如图2中展示的目标刷新地址控制器电路244或图3中展示的目标刷新地址控制器电路300。在一些实施例中，例如图1中展示的刷新控制电路116或图2中展示的刷新控制电路216等刷新控制电路的其它组件可接收AREF、V1Time和/或V2Time。
如所展示的时序图400显示用于刷新控制电路的信号的状态，所述刷新控制电路基于定时信号V1Time的速率以第一速率刷新第一受害者字线，且基于定时信号V2Time的速率以第二速率刷新第二受害者字线。在此实例中，第一受害者字线为邻近于侵害者字线的一对字线。第一受害者字线可与受害者行地址V1ADD相关联。第二受害者字线为各自邻近于第一受害者字线中的一者的一对字线。第二受害者字线可与受害者行地址V2ADD相关联。其它电路可采用其它操作，其中例如两组字线均不邻近于侵害者字线。
图6的第一二线展示刷新信号AREF的一部分。刷新信号AREF可为脉冲序列(例如，在设定持续时间内从低逻辑电平到高逻辑电平)。刷新信号AREF可在设定模式中在时间上以规则时间间隔发生。刷新信号AREF可控制刷新操作，其刷新存储器的一或多个字线。如本文中所论述，刷新信号AREF可用于触发存储器中的刷新操作。如所展示，在特定AREF脉冲活动的周期期间，个别脉冲中的一些已被标记为“T”或“A”，以分别指示正进行目标刷新操作或自动刷新操作。
图4的第二线展示第一定时信号V1Time。如所展示，第一命令信号V1Time为周期性脉冲信号。在一些实施例中，第一定时信号V1Time的持续时间可长于刷新信号AREF的脉冲中的每一者的持续时间。在此实例中，第一定时信号V1Time指示将刷新邻近于侵害者字线的字线(例如，经刷新地址为V1ADD)。当第一定时信号V1Time活动时，刷新信号AREF的第一激活将改为刷新第一邻近受害者字线(例如，R+1)，且刷新信号AREF的第二激活将刷新第二邻近受害者字线(例如，R-1)。
图4的第三线展示第二定时信号V2Time。如所展示，第二定时信号V2Time还可为周期性脉冲信号。在图4中展示的实例中，第二定时信号V2Time的频率不同于第一定时信号V1Time的频率。在一些实施例中，第二定时信号V2Time的脉冲的持续时间可等于第一定时信号V1Time的脉冲的持续时间。在此实例中，第二定时信号V2Time指示将刷新邻近于受害者字线的字线(例如，经刷新地址为V2ADD)，所述受害者字线邻近于侵害者字线。当第二定时信号V2Time活动时，刷新信号AREF的第一激活将改为刷新第一受害者字线(例如，R+2)，且刷新信号AREF的第二激活将刷新第二受害者字线(例如，R-2)。
图5是根据本公开的实施例的实例侵害者行检测器电路500。在一些实施例中，侵害者行检测器电路500可包含于图2中展示的侵害者行解码器电路230中。然而，在其它实施例中，其它侵害者行检测器电路可包含于侵害者行解码器电路230中。侵害者行检测器电路500可包含堆栈501。在一些实施例中，堆栈501可为内容可寻址存储器(CAM)堆栈。堆栈501可包含多个寄存器(例如，文件)502，其中的每一者可具有对应字段504、506。在图5中展示的实施例中，每一寄存器包含经配置以存储行地址(RowADD0-7)的字段504以及经配置以存储对应计数值(ACntVal0-7)的字段506。存储计数值的字段506可耦合到比较器508，所述比较器可通过计数器加扰器510耦合到指针512。在一些实施例中，存储行地址的字段504可耦合到一或多个受害者地址产生器(图5中未展示)，例如图2中展示的第一受害者地址产生器232和/或第二受害者地址产生器234，且将匹配地址HitXADD提供到受害者地址产生器。虽然图5中的实例展示堆栈501中的八个寄存器502，但应理解堆栈可包含更少或更多寄存器。举例来说，堆栈501可具有128个寄存器。在另一实例中，堆栈501可具有1,024个寄存器。
每当行地址XADD提供到寄存器502时，行地址XADD可与字段504相比较。如果当前行地址XADD已经存储于寄存器502中的一者中，则可调整(例如，增加)字段506中与字段504中的匹配行地址相关联的计数值。如果当前行地址XADD尚未存储于寄存器502中的一者中，则其可被添加到寄存器502。如果存在开放寄存器(例如，没有行地址的寄存器)，则可将行地址XADD存储于开放寄存器中。如果不存在开放寄存器，则与具有最低值的计数值相关联的寄存器502(如由指针512所指示)可用当前行地址XADD替换其行地址且重置计数值。
比较器508可将字段506中的计数值与阈值进行比较，以确定行地址的计数值是否已匹配或超出阈值(例如，2,000、3,000、5,000)。在一些实施例中，比较器508可进一步比较计数值以确定哪一行地址与最低计数值相关联。可将与满足或超过阈值的一或多个最小计数值对应的字段506提供到计数器加扰器510，所述计数器加扰器可将上述阈值字段和最小计数值字段与其相应相关联的行地址字段504匹配。指针512可指向与阈值处或高于阈值的计数值相关联的字段504中的行地址，且可指向与字段506中的最小计数值相关联的字段504。阈值指针可用于重置经确定为侵害者的行地址的计数。在一些实施例中，阈值指针可用于将对应行地址作为HitXADD提供到受害者地址产生器。当接收到新行地址XADD且不存在用于将所述新行地址存储在其中的开放寄存器502时，可以使用最小计数值指针来覆写寄存器502。
图6是根据本公开的实施例的方法的流程图600。在框602处，可执行“提供具有第一频率的第一信号”的步骤。在一些实施例中，第一信号可由受害者窃取速率定时电路，例如图2中展示的第一受害者窃取速率定时电路238产生。在框604处，可执行“提供具有第二频率的第二信号”的步骤。在一些实施例中，第二信号可由受害者窃取速率定时电路，例如图2中展示的第二受害者窃取速率定时电路240产生。在一些实施例中，第二频率独立于第一频率。在一些实施例中，第二频率不同于第一频率。在框606处，可执行“刷新第一受害者字线”的步骤。在一些实施例中，刷新可至少部分地基于第一频率。在框608处，可执行“刷新第二受害者字线”的步骤。在一些实施例中，刷新可至少部分地基于第二频率。
在一些实施例中，流程图600中展示的方法可进一步包含至少部分地基于第一信号和第二信号而产生控制信号。在一些实施例中，控制信号可由目标刷新地址控制器电路，例如图2中展示的目标刷新地址控制器电路244或图3中展示的目标刷新地址控制器电路300产生。在一些实施例中，流程图600中展示的方法可进一步包含至少部分地基于控制信号而提供用于刷新字线的刷新地址，其中刷新地址为第一受害者字线或第二受害者字线。在一些实施例中，刷新地址可由多路复用器，例如图2中展示的多路复用器242或图3中展示的多路复用器302提供。
本文中所描述的设备和方法可允许针对不同受害者字线，例如与侵害者字线相距不同物理距离的受害者字线独立地控制窃取速率。在一些实施例中，刷新控制电路可包含两个或更多个定时电路以允许针对不同受害者字线独立地控制窃取速率。这可允许优化针对每一类型的受害者字线的目标刷新速率，其可减少字线的过度刷新。
当然，应了解，本文中所描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例和/或过程组合或分开和/或在根据本发明系统、装置和方法的单独装置或装置部分当中执行。
最后，上文的论述意图仅说明本发明系统且不应被理解为将所附权利要求书限制于任何特定实施例或实施例组。因此，虽然已参看示范性实施例详细地描述了本发明系统，但是还应了解，在不脱离如在所附权利要求书中所阐述的本发明系统的更广和既定精神和范围的情况下所属领域的技术人员可设计许多修改和替代性实施例。因此，说明书和附图应以说明性方式看待，且并不旨在限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
刷新控制电路，其包含：
第一受害者窃取速率定时电路，其经配置以在第一频率下提供第一信号，其中所述第一频率指示刷新第一受害者字线的速率；及
第二受害者窃取速率定时电路，其经配置以在第二频率下提供第二信号，其中所述第二频率指示刷新第二受害者字线的速率，
其中所述第一频率和所述第二频率彼此独立。
2.根据权利要求1所述的设备，其中所述第一频率大于所述第二频率。
3.根据权利要求2所述的设备，其中所述第一受害者字线比所述第二受害者字线在物理上更接近侵害者字线。
4.根据权利要求1所述的设备，其中所述第一频率或所述第二频率中的至少一者由熔丝设置。
5.根据权利要求1所述的设备，其中通过对模式寄存器进行编程来设置所述第一频率或所述第二频率中的至少一者。
6.根据权利要求1所述的设备，其进一步包括经配置以接收所述第一信号和所述第二信号的目标刷新地址控制器电路，其中所述目标刷新地址控制器电路经配置以至少部分地基于所述第一信号和所述第二信号而提供控制信号，其中所述控制信号确定作为刷新地址提供的行地址。
7.根据权利要求6所述的设备，其进一步包括多路复用器，所述多路复用器经配置以接收与所述第一受害者字线对应的第一受害者行地址以及与所述第二受害者字线对应的第二受害者行地址，其中基于所述控制信号，所述多路复用器经配置以将所述第一受害者行地址或所述第二受害者行地址作为所述刷新地址提供。
8.根据权利要求7所述的设备，其中当所述第一信号活动时，所述控制信号使所述多路复用器提供所述第一受害者行地址，且当所述第二信号活动时，所述控制信号使所述多路复用器将所述第二受害者行地址作为所述刷新地址提供。
9.根据权利要求7所述的设备，其中当所述第一信号和所述第二信号两者均活动时，所述控制信号使所述多路复用器将所述第一受害者行地址作为所述刷新地址提供。
10.根据权利要求7所述的设备，其中所述目标刷新地址控制器电路进一步接收刷新信号且所述多路复用器进一步接收自动刷新地址，其中当所述刷新信号活动且所述第一信号和所述第二信号不活动时，所述控制信号使所述多路复用器将所述自动刷新地址作为所述刷新地址提供。
11.根据权利要求10所述的设备，其中当所述刷新信号为不活动时，所述控制信号使所述多路复用器不提供所述刷新地址。
12.根据权利要求10所述的设备，其中所述刷新信号由命令控制电路提供。
13.根据权利要求1所述的设备，其中所述第一受害者窃取速率定时电路或所述第二受害者窃取速率定时电路中的至少一者接收刷新信号，其中所述刷新信号经配置以同步激活所述第一信号和所述第二信号中的至少一者。
14.一种设备，其包括：
存储器阵列；
行控制电路，其耦合到所述存储器阵列；
第一定时电路，其经配置以在第一频率下提供第一信号；
第二定时电路，其经配置以在第二频率下提供第二信号，其中所述第二频率独立于所述第一频率；及
目标刷新地址控制器电路，其经配置以在所述第一频率下提供第一类型的受害者行地址且在所述第二频率下提供第二类型的受害者行地址，
其中将所述第一类型和所述第二类型的受害者行地址提供到所述行控制电路以用于对所述存储器阵列中与所述第一类型和所述第二类型的受害者行地址对应的受害者字线执行刷新操作。
15.根据权利要求14所述的设备，其进一步包括：
侵害者行检测器电路，其经配置以检测侵害者字线并且提供与所述侵害者字线对应的侵害者行地址；
第一受害者地址产生器，其经配置以至少部分地基于所述侵害者行地址而提供所述第一类型的受害者行地址；及
第二受害者地址产生器，其经配置以至少部分地基于所述侵害者行地址而提供所述第二类型的受害者行地址。
16.根据权利要求15所述的设备，其中与所述第一类型的受害者行地址对应的受害者字线与所述侵害者字线具有第一物理关系，且与所述第二类型的受害者行地址对应的受害者字线与所述侵害者字线具有不同于所述第一物理关系的第二物理关系。
17.一种方法，其包括：
提供具有第一频率的第一信号；
提供具有第二频率的第二信号，其中所述第二频率独立于所述第一频率；
至少部分地基于所述第一频率而刷新第一受害者字线；及
至少部分地基于所述第二频率而刷新第二受害者字线。
18.根据权利要求17所述的方法，其进一步包括：
至少部分地基于所述第一信号和所述第二信号而产生控制信号；及
提供用于至少部分地基于所述控制信号刷新字线的刷新地址，其中所述刷新地址为所述第一受害者字线或所述第二受害者字线。
19.根据权利要求17所述的方法，其进一步包括通过设置熔丝来设置所述第一频率或所述第二频率中的至少一者。
20.根据权利要求17所述的方法，其进一步包括通过对模式寄存器进行编程来设置所述第一频率或所述第二频率中的至少一者。
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