KR20180102267A - 반도체장치 및 반도체시스템 - Google Patents

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KR20180102267A
KR20180102267A KR1020170028640A KR20170028640A KR20180102267A KR 20180102267 A KR20180102267 A KR 20180102267A KR 1020170028640 A KR1020170028640 A KR 1020170028640A KR 20170028640 A KR20170028640 A KR 20170028640A KR 20180102267 A KR20180102267 A KR 20180102267A
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현상아
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Abstract

반도체장치는 스마트리프레쉬동작이 수행된 위치정보를 포함하는 로우어드레스를 저장어드레스로 저장하는 래치회로 및 외부에서 입력되는 상기 로우어드레스와 상기 저장어드레스를 비교한 결과에 따라 상기 로우어드레스에 대한 상기 스마트리프레쉬동작을 수행하도록 제어하는 리프레쉬제어회로를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 스마트리프레쉬동작을 수행하는 반도체장치에 관한 것이다.
반도체장치는 데이터를 저장하기 위한 다수의 메모리 셀을 구비하고 있다. 메모리 셀 각각은 셀 커패시터(capacitor)와 셀 트랜지스터(transistor)로 구성된다. 반도체장치는 셀 커패시터에 전하를 충전하거나 방전하는 동작을 통해 데이터를 저장하며, 셀 커패시터에 저장된 전하량은 이상적으로 항상 일정해야 한다. 그러나 주변 회로와의 전압 차이로 인하여 셀 커패시터에 저장된 전하량이 변하게 된다. 이와 같이 셀 커패시터의 전하량이 변화된다는 것은 셀 커패시터에 저장된 데이터가 변화됨을 의미하며, 이는 저장된 데이터의 유실을 의미한다. 반도체장치는 이와 같이 데이터가 유실되는 현상을 방지하기 위하여 리프레시(refresh) 동작을 수행한다.
한편, 공정 기술이 발달함에 따라 반도체장치의 집적도가 점점 증가하므로 메모리 셀 간의 간격이 줄어들고, 메모리 셀들 각각에 연결되어 있는 워드라인(word line) 사이의 간격이 줄어들고 있다. 워드라인 간의 간격이 좁아지면 인접한 워드라인 사이에 간섭 효과가 발생하게 되어 해당 워드라인에 연결되어 있는 메모리 셀에 저장된 데이터가 유지되기 어려운 상태가 될 수 있다. 즉, 데이터가 유실될 수 있는 확률이 증가한다.
최근 반도체장치는 워드라인 사이의 간섭 효과에 의해 엑세스(access)가 집중되는 타겟 워드라인(target word line)에 인접한 인접 워드라인에 대해 추가 리프레시 동작을 수행함으로써, 인접 워드라인에 연결된 메모리셀의 데이터가 워드라인 사이의 간섭 효과에 따라 데이터가 유실되는 것을 방지하고 있다. 타겟 워드라인이 액티브될 때 인접 워드라인에 대해 리프레쉬를 수행하는 것을 스마트리프레쉬(smart refresh)라고 한다.
본 발명은 스마트리프레쉬가 수행된 로우어드레스를 저장하고, 저장된 로우어드레스와 외부에서 입력되는 로우어드레스가 동일한 조합인 경우 스마트리프레쉬동작을 생략할 수 있는 반도체장치를 제공한다.
이를 위해 본 발명은 스마트리프레쉬동작이 수행된 위치정보를 포함하는 로우어드레스를 저장어드레스로 저장하는 래치회로 및 외부에서 입력되는 상기 로우어드레스와 상기 저장어드레스를 비교한 결과에 따라 상기 로우어드레스에 대한 상기 스마트리프레쉬동작을 수행하도록 제어하는 리프레쉬제어회로를 포함하되, 상기 로우어드레스와 상기 저장어드레스가 동일한 조합인 경우 상기 스마트리프레쉬동작을 생략하는 반도체장치를 제공한다.
또한, 본 발명은 액티브신호에 응답하여 뱅크어드레스에 따라 선택적으로 인에이블되는 입력제어신호와 출력제어신호 및 래치제어신호를 생성하는 래치제어회로, 상기 입력제어신호, 상기 출력제어신호 및 상기 래치제어신호에 응답하여 로우어드레스를 저장어드레스로 저장하는 래치회로 및 외부에서 입력되는 상기 로우어드레스와 상기 저장어드레스를 비교한 결과에 따라 상기 로우어드레스에 대한 상기 스마트리프레쉬동작을 수행하도록 제어하는 리프레쉬제어회로를 포함하되, 상기 로우어드레스와 상기 저장어드레스가 동일한 조합인 경우 상기 스마트리프레쉬동작을 생략하는 반도체장치를 제공한다.
본 발명에 의하면 스마트리프레쉬가 수행된 로우어드레스를 저장하고, 저장된 로우어드레스와 외부에서 입력되는 로우어드레스가 동일한 조합인 경우 스마트리프레쉬동작을 생략함으로써 전류소모량을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 래치제어회로의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 래치회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 래치회로에 포함된 어드레스래치회로의 구성을 도시한 블럭도이다.
도 5는 도 3에 도시된 래치회로에 포함된 어드레스저장회로의 구성을 도시한 블럭도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 리프레쉬제어회로의 구성을 도시한 회로도이다.
도 7은 도 6에 도시된 리프레쉬제어회로에 포함된 스킵신호생성회로의 구성을 도시한 회로도이다.
도 8은 도 6에 도시된 리프레쉬제어회로에 포함된 뱅크선택정보생성회로의 구성을 도시한 회로도이다.
도 9는 도 6에 도시된 리프레쉬제어회로에 포함된 어드레스비교회로의 구성을 도시한 회로도이다.
도 10은 도 6에 도시된 리프레쉬제어회로에 포함된 리프레쉬제어신호생성회로의 구성을 도시한 회로도이다.
도 11은 본 발명의 일실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 1 내지 도 11에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 래치제어회로(10), 래치회로(20), 리프레쉬제어회로(30) 및 메모리회로(40)를 포함할 수 있다.
래치제어회로(10)는 액티브신호(ACT), 스킵신호(SKIPB) 및 리프레쉬제어신호(SRCTR)에 응답하여 뱅크어드레스(BA<1:4>)에 따라 선택적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)와 제1 내지 제4 출력제어신호(POUT<1:4>) 및 제1 내지 제4 래치제어신호(LCTR<1:4>)를 생성할 수 있다. 래치제어회로(10)는 액티브신호(ACT)에 응답하여 뱅크어드레스(BA<1:4>)에 따라 선택적으로 인에이블되는 제1 내지 제4 래치제어신호(LCTR<1:4>)를 생성할 수 있다. 래치제어회로(10)는 스킵신호(SKIPB)가 디스에이블되는 경우 제1 내지 제4 래치제어신호(LCTR<1:4>)에 따라 선택적으로 인에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 래치제어회로(10)는 스킵신호(SKIPB)가 인에이블되는 경우 디스에이블되는 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 래치제어회로(10)는 리프레쉬제어신호(SRCTR)가 인에이블되는 경우 뱅크어드레스(BA<1:4>)에 따라 선택적으로 인에이블되는 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 래치제어회로(10)는 리프레쉬제어신호(SRCTR)가 디스에이블되는 경우 디스에이블되는 제1 내지 제4 출제어신호(POUT<1:4>)를 생성할 수 있다. 뱅크어드레스(BA<1:4>)는 메모리회로(40)에 포함된 제1 내지 제4 뱅크(41,42,43,44)를 선택하기 위한 어드레스로 설정될 수 있다. 액티브신호(ACT)는 제1 내지 제4 뱅크(41,42,43,44)에 포함된 워드라인을 활성화하기 위한 신호로 액티브동작, 리프레쉬동작 및 스마트리프레쉬동작에서 인에이블되는 신호로 설정될 수 있다.
래치회로(20)는 래치인에이블신호(LTEN), 제1 내지 제4 입력제어신호(PIN<1:4>), 제1 내지 제4 출력제어신호(POUT<1:4>) 및 제1 내지 제4 래치제어신호(LCTR<1:4>)에 응답하여 스마트리프레쉬동작이 수행된 위치정보를 포함하는 로우어드레스(RA<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다. 래치회로(20)는 래치인에이블신호(LTEN), 제1 내지 제4 입력제어신호(PIN<1:4>), 제1 내지 제4 출력제어신호(POUT<1:4>) 및 제1 내지 제4 래치제어신호(LCTR<1:4>)에 응답하여 로우어드레스(RA<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다. 래치회로(20)는 제1 내지 제4 입력제어신호(PIN<1:4>)에 응답하여 스마트리프레쉬동작이 수행하기 위한 위치정보를 포함하는 로우어드레스(RA<1:N>)를 제1 내지 제4 래치어드레스(LA1<1:N>,LA2<1:N>,LA3<1:N>,LA4<1:N>)로 출력할 수 있다. 래치회로(20)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 응답하여 스마트리프레쉬동작을 위한 제1 내지 제4 래치어드레스(LA1<1:N>,LA2<1:N>,LA3<1:N>,LA4<1:N>)를 내부어드레스(도 2의 IAD<1:N>)로 업데이트할 수 있다. 래치회로(20)는 제1 내지 제4 입력제어신호(PIN<1:4>), 제1 내지 제4 래치제어신호(LCTR<1:4>) 및 제1 내지 제4 출력제어신호(POUT<1:4>)에 응답하여 내부어드레스(IAD<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다. 로우어드레스(RA<1:N>)는 제1 내지 제4 뱅크(41,42,43,44)에 포함된 워드라인을 선택하기 위한 어드레스로 설정될 수 있다. 로우어드레스(RA<1:N>)의 비트수는 제1 내지 제4 뱅크(41,42,43,44)에 포함된 워드라인의 수에 따라 다양한 비트수로 설정될 수 있다. 래치인에이블신호(LTEN)는 스킵신호(SKIPB)가 로직하이레벨로 디스에이블되는 경우 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
리프레쉬제어회로(30)는 외부에서 입력되는 로우어드레스(RA<1:N>)와 저장어드레스(SAD<1:N>)를 비교하여 로우어드레스(RA<1:N>)에 대한 스마트리프레쉬동작을 제어할 수 있다. 리프레쉬제어회로(30)는 로우어드레스(RA<1:N>)와 저장어드레스(SAD<1:N>)가 동일한 조합인 경우 로우어드레스(RA<1:N>)에 대한 스마트리프레쉬동작을 생략할 수 있다. 리프레쉬제어회로(30)는 로우어드레스(RA<1:N>)와 저장어드레스(SAD<1:N>)가 동일한 조합인 경우 인에이블되는 스킵신호(SKIPB)를 생성할 수 있다. 리프레쉬제어회로(30)는 뱅크어드레스(BA<1:4>)가 기 설정된 횟수로 입력되는 경우 인에이블되는 리프레쉬제어신호(SRCTR)를 생성할 수 있다.
메모리회로(40)는 제1 내지 제4 뱅크(41,42,43,44)를 포함할 수 있다.
제1 뱅크(41)는 리프레쉬제어신호(SRCTR)에 응답하여 제1 뱅크어드레스(BA<1>) 및 제1 래치어드레스(LA1<1:N>)에 따라 스마트리프레쉬동작을 수행할 수 있다. 제1 뱅크(41)는 다수의 워드라인을 포함하고, 제1 뱅크어드레스(BA<1>) 및 로우어드레스(RA<1:N>)에 따라 선택되는 워드라인을 통해 데이터를 입출력하는 일반적인 메모리회로로 구현될 수 있다.
제2 뱅크(42)는 리프레쉬제어신호(SRCTR)에 응답하여 제2 뱅크어드레스(BA<2>) 및 제2 래치어드레스(LA2<1:N>)에 따라 스마트리프레쉬동작을 수행할 수 있다. 제2 뱅크(42)는 다수의 워드라인을 포함하고, 제2 뱅크어드레스(BA<2>) 및 로우어드레스(RA<1:N>)에 따라 선택되는 워드라인을 통해 데이터를 입출력하는 일반적인 메모리회로로 구현될 수 있다.
제3 뱅크(43)는 리프레쉬제어신호(SRCTR)에 응답하여 제3 뱅크어드레스(BA<3>) 및 제3 래치어드레스(LA3<1:N>)에 따라 스마트리프레쉬동작을 수행할 수 있다. 제3 뱅크(43)는 다수의 워드라인을 포함하고, 제3 뱅크어드레스(BA<3>) 및 로우어드레스(RA<1:N>)에 따라 선택되는 워드라인을 통해 데이터를 입출력하는 일반적인 메모리회로로 구현될 수 있다.
제4 뱅크(44)는 리프레쉬제어신호(SRCTR)에 응답하여 제4 뱅크어드레스(BA<4>) 및 제4 래치어드레스(LA4<1:N>)에 따라 스마트리프레쉬동작을 수행할 수 있다. 제4 뱅크(44)는 다수의 워드라인을 포함하고, 제4 뱅크어드레스(BA<4>) 및 로우어드레스(RA<1:N>)에 따라 선택되는 워드라인을 통해 데이터를 입출력하는 일반적인 메모리회로로 구현될 수 있다.
도 2를 참고하면 래치제어회로(10)는 래치제어신호생성회로(11) 및 입출력제어신호생성회로(12)를 포함할 수 있다.
래치제어신호생성회로(11)는 앤드게이트(AND1)로 구현될 수 있다. 래치제어신호생성회로(11)는 액티브신호(ACT) 및 뱅크어드레스(BA<1:4>)에 응답하여 제1 내지 제4 래치제어신호(LCTR<1:4>)를 생성할 수 있다. 래치제어신호생성회로(11)는 액티브신호(ACT)가 로직하이레벨로 인에이블되는 경우 뱅크어드레스(BA<1:4>)에 응답하여 제1 내지 제4 래치제어신호(LCTR<1:4>)를 생성할 수 있다. 래치제어신호생성회로(11)는 액티브신호(ACT) 및 뱅크어드레스(BA<1:4>)를 논리곱 연산을 수행하여 제1 내지 제4 래치제어신호(LCTR<1:4>)를 생성할 수 있다. 래치제어신호생성회로(11)는 하나의 회로로 구현되어 있지만 뱅크어드레스(BA<1:4>)의 비트수인 4개의 회로로 구현되어 제1 내지 제4 래치제어신호(LCTR<1:4>)를 각각 생성하도록 구현될 수 있다.
입출력제어신호생성회로(12)는 앤드게이트들(AND2,AND3)로 구현될 수 있다. 입출력제어신호생성회로(12)는 스킵신호(SKIPB)에 응답하여 제1 내지 제4 래치제어신호(LCTR<1:4>)로부터 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 입출력제어신호생성회로(12)는 스킵신호(SKIPB)가 로직하이레벨로 디스에이블되는 경우 제1 내지 제4 래치제어신호(LCTR<1:4>)에 응답하여 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 입출력제어신호생성회로(12)는 스킵신호(SKIPB) 및 제1 내지 제4 래치제어신호(LCTR<1:4>)를 논리곱 연산을 수행하여 제1 내지 제4 입력제어신호(PIN<1:4>)를 생성할 수 있다. 입출력제어신호생성회로(12)는 리프레쉬제어신호(SRCTR)에 응답하여 제1 내지 제4 뱅크어드레스(BA<1:4>)로부터 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 입출력제어신호생성회로(12)는 리프레쉬제어신호(SRCTR)가 로직하이레벨로 인에이블되는 경우 제1 내지 제4 뱅크어드레스(BA<1:4>)에 응답하여 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다. 입출력제어신호생성회로(12)는 리프레쉬제어신호(SRCTR) 및 제1 내지 제4 뱅크어드레스(BA<1:4>)를 논리곱 연산을 수행하여 제1 내지 제4 출력제어신호(POUT<1:4>)를 생성할 수 있다.
도 3을 참고하면 래치회로(20)는 어드레스래치회로(21) 및 어드레스저장회로(22)를 포함할 수 있다.
어드레스래치회로(21)는 제1 내지 제4 입력제어신호(PIN<1:4>) 및 래치인에이블신호(LTEN)에 응답하여 로우어드레스(RA<1:N>)를 래치할 수 있다. 어드레스래치회로(21)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 응답하여 래치된 로우어드레스(RA<1:N>)를 내부어드레스(IAD<1:N>)로 출력할 수 있다.
어드레스저장회로(22)는 제1 내지 제4 출력제어신호(POUT<1:4>)에 응답하여 내부어드레스(IAD<1:N>)를 래치할 수 있다. 어드레스저장회로(22)는 제1 내지 제4 래치제어신호(LCTR<1:4>)에 응답하여 래치된 내부어드레스(IAD<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다.
도 4를 참고하면 어드레스래치회로(21)는 제1 래치회로(211), 제2 래치회로(212), 제3 래치회로(213) 및 제4 래치회로(214)를 포함할 수 있다.
제1 래치회로(211)는 제1 입력래치(2111), 제1 스위치(T1) 및 제1 출력래치(2112)를 포함할 수 있다.
제1 입력래치(2111)는 제1 입력제어신호(PIN<1>)에 응답하여 로우어드레스(RA<1:N>)를 래치할 수 있다. 제1 입력래치(2111)는 제1 입력제어신호(PIN<1>)가 로직하이레벨로 인에이블되는 경우 로우어드레스(RA<1:N>)를 래치할 수 있다.
제1 스위치(T1)는 트렌지스터형 전달게이트로 구현되어 래치인에이블신호(LTEN)가 로직하이레벨로 인에이블되는 경우 제1 입력래치(2111)에서 래치된 로우어드레스(RA<1:N>)를 제1 래치어드레스(LA1<1:N>)로 출력할 수 있다.
제1 출력래치(2112)는 제1 출력제어신호(POUT<1>)에 응답하여 제1 래치어드레스(LA1<1:N>)를 래치하고, 래치된 제1 래치어드레스(LA1<1:N>)를 내부어드레스(IAD<1:N>)로 출력할 수 있다.
제2 래치회로(212)는 제2 입력래치(2121), 제2 스위치(T2) 및 제2 출력래치(2122)를 포함할 수 있다.
제2 입력래치(2121)는 제2 입력제어신호(PIN<2>)에 응답하여 로우어드레스(RA<1:N>)를 래치할 수 있다. 제2 입력래치(2121)는 제2 입력제어신호(PIN<2>)가 로직하이레벨로 인에이블되는 경우 로우어드레스(RA<1:N>)를 래치할 수 있다.
제2 스위치(T2)는 트렌지스터형 전달게이트로 구현되어 래치인에이블신호(LTEN)가 로직하이레벨로 인에이블되는 경우 제2 입력래치(2121)에서 래치된 로우어드레스(RA<1:N>)를 제2 래치어드레스(LA2<1:N>)로 출력할 수 있다.
제2 출력래치(2122)는 제2 출력제어신호(POUT<2>)에 응답하여 제2 래치어드레스(LA2<1:N>)를 래치하고, 래치된 제2 래치어드레스(LA2<1:N>)를 내부어드레스(IAD<1:N>)로 출력할 수 있다.
제3 래치회로(213)는 제3 입력래치(2131), 제3 스위치(T3) 및 제3 출력래치(2132)를 포함할 수 있다.
제3 입력래치(2131)는 제3 입력제어신호(PIN<3>)에 응답하여 로우어드레스(RA<1:N>)를 래치할 수 있다. 제3 입력래치(2131)는 제3 입력제어신호(PIN<3>)가 로직하이레벨로 인에이블되는 경우 로우어드레스(RA<1:N>)를 래치할 수 있다.
제3 스위치(T3)는 트렌지스터형 전달게이트로 구현되어 래치인에이블신호(LTEN)가 로직하이레벨로 인에이블되는 경우 제3 입력래치(2131)에서 래치된 로우어드레스(RA<1:N>)를 제3 래치어드레스(LA3<1:N>)로 출력할 수 있다.
제3 출력래치(2132)는 제3 출력제어신호(POUT<3>)에 응답하여 제3 래치어드레스(LA3<1:N>)를 래치하고, 래치된 제3 래치어드레스(LA3<1:N>)를 내부어드레스(IAD<1:N>)로 출력할 수 있다.
제4 래치회로(214)는 제4 입력래치(2141), 제4 스위치(T4) 및 제4 출력래치(2142)를 포함할 수 있다.
제4 입력래치(2141)는 제4 입력제어신호(PIN<4>)에 응답하여 로우어드레스(RA<1:N>)를 래치할 수 있다. 제4 입력래치(2141)는 제4 입력제어신호(PIN<4>)가 로직하이레벨로 인에이블되는 경우 로우어드레스(RA<1:N>)를 래치할 수 있다.
제4 스위치(T4)는 트렌지스터형 전달게이트로 구현되어 래치인에이블신호(LTEN)가 로직하이레벨로 인에이블되는 경우 제4 입력래치(2141)에서 래치된 로우어드레스(RA<1:N>)를 제4 래치어드레스(LA4<1:N>)로 출력할 수 있다.
제4 출력래치(2142)는 제4 출력제어신호(POUT<4>)에 응답하여 제4 래치어드레스(LA4<1:N>)를 래치하고, 래치된 제4 래치어드레스(LA4<1:N>)를 내부어드레스(IAD<1:N>)로 출력할 수 있다.
도 5를 참고하면 어드레스저장회로(22)는 제1 저장회로(221), 제2 저장회로(222), 제3 저장회로(223) 및 제4 저장회로(224)를 포함할 수 있다.
제1 저장회로(221)는 제1 출력제어신호(POUT<1>)에 응답하여 내부어드레스(IAD<1:N>)를 래치할 수 있다. 제1 저장회로(221)는 제1 출력제어신호(POUT<1>)가 로직하이레벨로 인에이블되는 경우 내부어드레스(IAD<1:N>)를 래치할 수 있다. 제1 저장회로(221)는 제1 래치제어신호(LCTR<1>)에 응답하여 래치된 내부어드레스(IAD<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다. 제1 저장회로(221)는 제1 래치제어신호(LCTR<1>)가 로직하이레벨로 인에이블되는 경우 래치된 내부어드레스(IAD<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다.
제2 저장회로(222)는 제2 출력제어신호(POUT<2>)에 응답하여 내부어드레스(IAD<1:N>)를 래치할 수 있다. 제2 저장회로(222)는 제2 출력제어신호(POUT<2>)가 로직하이레벨로 인에이블되는 경우 내부어드레스(IAD<1:N>)를 래치할 수 있다. 제2 저장회로(222)는 제2 래치제어신호(LCTR<2>)에 응답하여 래치된 내부어드레스(IAD<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다. 제2 저장회로(222)는 제2 래치제어신호(LCTR<2>)가 로직하이레벨로 인에이블되는 경우 래치된 내부어드레스(IAD<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다.
제3 저장회로(223)는 제3 출력제어신호(POUT<3>)에 응답하여 내부어드레스(IAD<1:N>)를 래치할 수 있다. 제3 저장회로(223)는 제3 출력제어신호(POUT<3>)가 로직하이레벨로 인에이블되는 경우 내부어드레스(IAD<1:N>)를 래치할 수 있다. 제3 저장회로(223)는 제3 래치제어신호(LCTR<3>)에 응답하여 래치된 내부어드레스(IAD<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다. 제3 저장회로(223)는 제3 래치제어신호(LCTR<3>)가 로직하이레벨로 인에이블되는 경우 래치된 내부어드레스(IAD<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다.
제4 저장회로(224)는 제4 출력제어신호(POUT<4>)에 응답하여 내부어드레스(IAD<1:N>)를 래치할 수 있다. 제4 저장회로(224)는 제4 출력제어신호(POUT<4>)가 로직하이레벨로 인에이블되는 경우 내부어드레스(IAD<1:N>)를 래치할 수 있다. 제4 저장회로(224)는 제4 래치제어신호(LCTR<4>)에 응답하여 래치된 내부어드레스(IAD<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다. 제4 저장회로(224)는 제4 래치제어신호(LCTR<4>)가 로직하이레벨로 인에이블되는 경우 래치된 내부어드레스(IAD<1:N>)를 저장어드레스(SAD<1:N>)로 출력할 수 있다.
도 6을 참고하면 리프레쉬제어회로(30)는 스킵신호생성회로(31), 뱅크선택정보생성회로(32), 어드레스비교회로(33) 및 리프레쉬제어신호생성회로(34)를 포함할 수 있다.
스킵신호생성회로(31)는 로우어드레스(RA<1:N>)와 저장어드레스(SAD<1:N>)를 비교하여 스킵신호(SKIPB)를 생성할 수 있다. 스킵신호생성회로(31)는 로우어드레스(RA<1:N>)와 저장어드레스(SAD<1:N>)가 동일한 조합인 경우 로직로우레벨로 인에이블되는 스킵신호(SKIPB)를 생성할 수 있다. 스킵신호생성회로(31)는 로우어드레스(RA<1:N>)와 저장어드레스(SAD<1:N>)의 비트 중 적어도 어느 하나가 상이한 로직레벨인 경우 로직하이레벨로 디스에이블되는 스킵신호(SKIPB)를 생성할 수 있다.
뱅크선택정보생성회로(32)는 스킵신호(SKIPB)에 응답하여 뱅크어드레스(BA<1:4>)가 기 설정횟수로 입력되는 경우 인에이블되는 뱅크선택정보(BSI<1:4>)를 생성할 수 있다. 뱅크선택정보생성회로(32)는 스킵신호(SKIPB)가 로직로우레벨로 인에이블되고 뱅크어드레스(BA<1>)가 기 설정횟수로 입력되는 경우 인에이블되는 뱅크선택정보(BSI<1>)를 생성할 수 있다. 뱅크선택정보생성회로(32)는 스킵신호(SKIPB)가 로직로우레벨로 인에이블되고 뱅크어드레스(BA<2>)가 기 설정횟수로 입력되는 경우 인에이블되는 뱅크선택정보(BSI<2>)를 생성할 수 있다. 뱅크선택정보생성회로(32)는 스킵신호(SKIPB)가 로직로우레벨로 인에이블되고 뱅크어드레스(BA<3>)가 기 설정횟수로 입력되는 경우 인에이블되는 뱅크선택정보(BSI<3>)를 생성할 수 있다. 뱅크선택정보생성회로(32)는 스킵신호(SKIPB)가 로직로우레벨로 인에이블되고 뱅크어드레스(BA<4>)가 기 설정횟수로 입력되는 경우 인에이블되는 뱅크선택정보(BSI<4>)를 생성할 수 있다.
어드레스비교회로(33)는 제1 내지 제4 래치어드레스(LA1<1:N>,LA2<1:N>,LA3<1:N>,LA4<1:N>)와 저장어드레스(SAD<1:N>)를 비교하여 제1 내지 제4 어드레스비교신호(AD_CMP<1:4>)를 생성할 수 있다. 어드레스비교회로(33)는 제1 래치어드레스(LA1<1:N>)와 저장어드레스(SAD<1:N>)가 동일한 조합인 경우 인에이블되는 제1 어드레스비교신호(AD_CMP<1>)를 생성할 수 있다. 어드레스비교회로(33)는 제2 래치어드레스(LA2<1:N>)와 저장어드레스(SAD<1:N>)가 동일한 조합인 경우 인에이블되는 제2 어드레스비교신호(AD_CMP<2>)를 생성할 수 있다. 어드레스비교회로(33)는 제3 래치어드레스(LA3<1:N>)와 저장어드레스(SAD<1:N>)가 동일한 조합인 경우 인에이블되는 제3 어드레스비교신호(AD_CMP<3>)를 생성할 수 있다. 어드레스비교회로(33)는 제4 래치어드레스(LA4<1:N>)와 저장어드레스(SAD<1:N>)가 동일한 조합인 경우 인에이블되는 제4 어드레스비교신호(AD_CMP<4>)를 생성할 수 있다.
리프레쉬제어신호생성회로(34)는 스마트리프레쉬동작 시 인에이블되는 인에이블신호(SREN)에 응답하여 뱅크선택정보(BSI<1:4>) 및 어드레스비교신호(AD_CMP<1:4>) 중 어느 하나가 인에이블되는 경우 인에이블되는 리프레쉬제어신호(SRCTR)를 생성할 수 있다.
도 7을 참고하면 스킵신호생성회로(31)는 제1 논리회로(311) 및 제2 논리회로(312)를 포함할 수 있다.
제1 논리회로(311)는 배타적 노어게이트들(ENOR1~ENORN)로 구현되어 로우어드레스(RA<1:N>)와 저장어드레스(SAD<1:N>)를 비교하여 제1 비교신호(CP1<1:N>)를 생성할 수 있다. 제1 논리회로(311)는 로우어드레스(RA<1:N>)와 저장어드레스(SAD<1:N>)의 비트 조합이 동일한 경우 모두 로직하이레벨로 인에이블되는 제1 비교신호(CP1<1:N>)를 생성할 수 있다.
제2 논리회로(312)는 낸드게이트(NAND1)로 구현되어 제1 비교신호(CP1<1:N>)가 모두 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 스킵신호(SKIPB)를 생성할 수 있다.
도 8을 참고하면 뱅크선택정보생성회로(32)는 펄스신호생성회로(321), 카운터(322) 및 감지회로(323)를 포함할 수 있다.
펄스신호생성회로(321)는 지연회로(3211) 및 노어게이트(NOR1)를 포함할 수 있다. 지연회로(3211)는 뱅크어드레스(BA<1:4>)를 반전 지연하여 반전뱅크어드레스(DBA<1:4>)를 생성할 수 있다. 노어게이트(NOR1)는 스킵신호(SKIPB)가 로직로우레벨로 인에이블되는 경우 반전뱅크어드레스(DBA<1:4>)를 반전 버퍼링하여 펄스신호(COMP_P<1:4>)를 생성할 수 있다. 노어게이트(NOR1)는 스킵신호(SKIPB) 및 반전뱅크어드레스(DBA<1:4>)를 부정 논리합 연산을 수행하여 펄스신호(COMP_P<1:4>)를 생성할 수 있다.
이와 같은 펄스신호생성회로(321)는 스킵신호(SKIPB)에 응답하여 뱅크어드레스(BA<1:4>)를 지연하여 펄스신호(COMP_P<1:4>)를 생성할 수 있다.
카운터(322)는 제1 내지 제7 플립플롭(FF1,FF2,FF3,FF4,FF5,FF6,FF7)을 포함할 수 있다.
제1 플립플롭(FF1)은 펄스신호(COMP_P<1:4>)에 응답하여 레벨천이하는 제1 카운팅신호(CNT<1>)를 생성할 수 있다. 제1 플립플롭(FF1)은 펄스신호(COMP_P<1:4>)에 응답하여 제1 카운팅신호(CNT<1>)가 반전된 제1 출력신호(FO<1>)를 생성할 수 있다. 제1 플립플롭(FF1)은 리프레쉬제어신호(SRCTR)에 응답하여 초기화될 수 있다. 제1 플립플롭(FF1)이 초기화되는 동작은 리프레쉬제어신호(SRCTR)가 인에이블되는 경우 제1 카운팅신호(CNT<1>)가 로직로우레벨로 초기화되는 동작을 의미한다.
제2 플립플롭(FF2)은 제1 출력신호(FO<1>)에 응답하여 레벨천이하는 제2 카운팅신호(CNT<2>)를 생성할 수 있다. 제2 플립플롭(FF2)은 제1 출력신호(FO<1>)에 응답하여 제2 카운팅신호(CNT<2>)가 반전된 제2 출력신호(FO<2>)를 생성할 수 있다. 제2 플립플롭(FF2)은 리프레쉬제어신호(SRCTR)에 응답하여 초기화될 수 있다. 제2 플립플롭(FF2)이 초기화되는 동작은 리프레쉬제어신호(SRCTR)가 인에이블되는 경우 제2 카운팅신호(CNT<2>)가 로직로우레벨로 초기화되는 동작을 의미한다.
제3 플립플롭(FF3)은 제2 출력신호(FO<2>)에 응답하여 레벨천이하는 제3 카운팅신호(CNT<3>)를 생성할 수 있다. 제3 플립플롭(FF3)은 제2 출력신호(FO<2>)에 응답하여 제3 카운팅신호(CNT<3>)가 반전된 제3 출력신호(FO<3>)를 생성할 수 있다. 제3 플립플롭(FF3)은 리프레쉬제어신호(SRCTR)에 응답하여 초기화될 수 있다. 제3 플립플롭(FF3)이 초기화되는 동작은 리프레쉬제어신호(SRCTR)가 인에이블되는 경우 제3 카운팅신호(CNT<3>)가 로직로우레벨로 초기화되는 동작을 의미한다.
제4 플립플롭(FF4)은 제3 출력신호(FO<3>)에 응답하여 레벨천이하는 제4 카운팅신호(CNT<4>)를 생성할 수 있다. 제4 플립플롭(FF4)은 제3 출력신호(FO<3>)에 응답하여 제4 카운팅신호(CNT<4>)가 반전된 제4 출력신호(FO<4>)를 생성할 수 있다. 제4 플립플롭(FF4)은 리프레쉬제어신호(SRCTR)에 응답하여 초기화될 수 있다. 제4 플립플롭(FF4)이 초기화되는 동작은 리프레쉬제어신호(SRCTR)가 인에이블되는 경우 제4 카운팅신호(CNT<4>)가 로직로우레벨로 초기화되는 동작을 의미한다.
제5 플립플롭(FF5)은 제4 출력신호(FO<4>)에 응답하여 레벨천이하는 제5 카운팅신호(CNT<5>)를 생성할 수 있다. 제5 플립플롭(FF5)은 제4 출력신호(FO<4>)에 응답하여 제5 카운팅신호(CNT<5>)가 반전된 제5 출력신호(FO<5>)를 생성할 수 있다. 제5 플립플롭(FF5)은 리프레쉬제어신호(SRCTR)에 응답하여 초기화될 수 있다. 제5 플립플롭(FF5)이 초기화되는 동작은 리프레쉬제어신호(SRCTR)가 인에이블되는 경우 제5 카운팅신호(CNT<5>)가 로직로우레벨로 초기화되는 동작을 의미한다.
제6 플립플롭(FF6)은 제5 출력신호(FO<5>)에 응답하여 레벨천이하는 제6 카운팅신호(CNT<6>)를 생성할 수 있다. 제6 플립플롭(FF6)은 제5 출력신호(FO<5>)에 응답하여 제6 카운팅신호(CNT<6>)가 반전된 제6 출력신호(FO<6>)를 생성할 수 있다. 제6 플립플롭(FF6)은 리프레쉬제어신호(SRCTR)에 응답하여 초기화될 수 있다. 제6 플립플롭(FF6)이 초기화되는 동작은 리프레쉬제어신호(SRCTR)가 인에이블되는 경우 제6 카운팅신호(CNT<6>)가 로직로우레벨로 초기화되는 동작을 의미한다.
제7 플립플롭(FF7)은 제6 출력신호(FO<6>)에 응답하여 레벨천이하는 제7 카운팅신호(CNT<7>)를 생성할 수 있다. 제7 플립플롭(FF7)은 리프레쉬제어신호(SRCTR)에 응답하여 초기화될 수 있다. 제7 플립플롭(FF7)이 초기화되는 동작은 리프레쉬제어신호(SRCTR)가 인에이블되는 경우 제7 카운팅신호(CNT<7>)가 로직로우레벨로 초기화되는 동작을 의미한다.
이와 같은 카운터(322)는 펄스신호(COMP_P<1:4>)에 응답하여 카운팅되는 제1 내지 제7 카운팅신호(CNT<1:7>)를 생성할 수 있다.
감지회로(323)는 앤드게이트들(AND4,AND5,AND6)로 구현되어 제1 내지 제7 카운팅신호(CNT<1:7>)가 기 설정횟수로 카운팅되는 경우 인에이블되는 뱅크선택정보(BSI<1:4>)를 생성할 수 있다. 감지회로(323)는 제1 내지 제7 카운팅신호(CNT<1:7>)가 모두 로직하이레벨로 카운팅되는 경우 로직하이레벨로 인에이블되는 뱅크선택정보(BSI<1:4>)를 생성할 수 있다.
한편, 도 8에 도시된 뱅크선택정보생성회로(32)는 하나의 회로로 도시되어 있지만 뱅크선택정보(BSI<1:4>)를 각각 생성하는 4개의 회로로 구현되는 것이 바람직하다.
도 9를 참고하면 어드레스비교회로(33)는 제3 논리회로(331) 및 제4 논리회로(332)를 포함할 수 있다.
제3 논리회로(331)는 배타적 노어게이트들(ENORN+1~ENOR2N)로 구현되어 제1 래치어드레스(LA1<1:N>)와 저장어드레스(SAD<1:N>)를 비교하여 제2 비교신호(CP2<1:N>)를 생성할 수 있다. 제3 논리회로(331)는 제1 래치어드레스(LA1<1:N>)와 저장어드레스(SAD<1:N>)의 비트 조합이 동일한 경우 모두 로직하이레벨로 인에이블되는 제2 비교신호(CP2<1:N>)를 생성할 수 있다.
제4 논리회로(332)는 낸드게이트(NAND2)로 구현되어 제2 비교신호(CP2<1:N>)가 모두 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 어드레스비교신호(AD_CMP<1>)를 생성할 수 있다. 제4 논리회로(332)는 제2 비교신호(CP2<1:N>)를 부정 논리곱 연산을 수행하여 어드레스비교신호(AD_CMP<1>)를 생성할 수 있다.
한편, 도 9에 도시된 어드레스비교회로(33)는 하나의 회로로 도시되어 있지만 어드레스비교신호(AD_CMP<1:4>)를 각각 생성하는 4개의 회로로 구현되는 것이 바람직하다.
도 10을 참고하면 리프레쉬제어신호생성회로(34)는 오어게이트(OR1) 및 앤드게이트(AND7)로 구현되어 뱅크선택정보(BSI<1:4>) 및 어드레스비교신호(AD_CMP<1:4>) 중 어느 하나가 인에이블되는 경우 인에이블신호(SREN)에 응답하여 인에이블되는 리프레쉬제어신호(SRCTR)를 생성할 수 있다.
도 11을 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하되 제1 뱅크(41)에 대한 스마트리프레쉬동작을 생략하는 동작과 제1 뱅크(41)에대한 동일한 로우어드레스(RA<1:N>)가 연속적으로 입력되는 경우를 설명하면 다음과 같다.
우선, 제1 뱅크(41)에 대한 스마트리프레쉬동작을 생략하는 동작을 설명하면 다음과 같다.
T1 시점에 제1 뱅크(41)를 선택하기 위한 제1 뱅크어드레스(BA<1>), 액티브신호(ACT) 및 스마트리프레쉬동작에 진입하기 위한 로직하이레벨의 인에이블신호(SREN)가 입력된다.
리프레쉬제어회로(30)의 리프레쉬제어신호생성회로(34)는 로직하이레벨의 어드레스비교신호(AD_CMP<1>)에 응답하여 로직하이레벨의 리프레쉬제어신호(SRCTR)를 생성한다.
래치제어회로(10)는 액티브신호(ACT) 및 제1 뱅크어드레스(BA<1>)에 응답하여 로직하이레벨의 제1 래치제어신호(LCTR<1>)를 생성한다. 래치제어회로(10)는 로직하이레벨의 리프레쉬제어신호(SRCTR) 및 제1 뱅크어드레스(BA<1>)에 응답하여 로직하이레벨의 제1 출력제어신호(POUT<1>)를 생성한다.
래치회로(20)의 어드레스래치회로(21)는 제1 출력제어신호(POUT<1>)에 응답하여 제1 래치어드레스(LA1<1:N>)를 내부어드레스(IAD<1:N>)로 출력한다. 제1 래치어드레스(LA1<1:N>)는 스마트리프레쉬가 수행된 로우어드레스(RA<1:N>)와 동일한 조합인 'A' 조합으로 생성된다. 어드레스저장회로(22)는 제1 래치제어신호(LCTR<1>)에 응답하여 'A'조합의 저장어드레스(SAD<1:N>)를 출력한다. 'A' 조합은 제1 내지 제4 뱅크(41,42,43.,44)에 포함된 다수의 워드라인 중 하나를 선택하기 위한 특정 조합으로 설정된다.
메모리회로(40)의 제1 뱅크(41)는 로직하이레벨의 리프레쉬제어신호(SRCTR)에 응답하여 'A' 조합의 제1 래치어드레스(LA1<1:N>)에 따라 스마트리프레쉬동작이 수행된다.
T2 시점에 제1 뱅크(41)를 선택하기 위한 제1 뱅크어드레스(BA<1>)와 'B' 조합의 로우어드레스(RA<1:N>)가 입력된다. 'B' 조합의 로우어드레스(RA<1:N>)는 스마트리프레쉬를 수행하기 위한 조합이다.
리프레쉬제어회로(30)의 스킵신호생성회로(31)는 'B' 조합의 로우어드레스(RA<1:N>)와 'A' 조합의 저장어드레스(SAD<1:N>)를 비교하여 로직하이레벨로 디스에이블되는 스킵신호(SKIPB)를 생성한다. 'B' 조합은 제1 내지 제4 뱅크(41,42,43.,44)에 포함된 다수의 워드라인 중 하나를 선택하기 위한 특정 조합으로 설정된다. 또한, 'B' 조합은 'A' 조합과 상이한 워드라인을 선택하기 위한 조합으로 설정된다.
T3 시점에 래치제어회로(10)는 로직하이레벨의 스킵신호(SKIPB) 및 제1 래치제어신호(LCTR<1>)에 응답하여 로직하이레벨의 제1 입력제어신호(PIN<1>)를 생성한다.
래치회로(20)는 제1 입력제어신호(PIN<1>)에 응답하여 스마트리프레쉬동작을 위한 'B' 조합의 제1 래치어드레스(LA1<1:N>)를 업데이트한다.
T4 시점에 제1 뱅크(41)를 선택하기 위한 제1 뱅크어드레스(BA<1>)와 'A' 조합의 로우어드레스(RA<1:N>)가 입력된다.
리프레쉬제어회로(30)의 스킵신호생성회로(31)는 'A' 조합의 로우어드레스(RA<1:N>)와 'A' 조합의 저장어드레스(SAD<1:N>)를 비교하여 로직로우레벨로 인에이블되는 스킵신호(SKIPB)를 생성한다.
래치제어회로(10)는 로직로우레벨의 스킵신호(SKIPB) 및 제1 래치제어신호(LCTR<1>)에 응답하여 제1 입력제어신호(PIN<1>)를 생성하지 않는다. 래치제어회로(10)는 로직로우레벨의 리프레쉬제어신호(SRCTR) 및 제1 뱅크어드레스(BA<1>)에 응답하여 제1 출력제어신호(POUT<1>)를 생성하지 않는다.
래치회로(20)의 어드레스래치회로(21)는 제1 출력제어신호(POUT<1>)에 응답하여 제1 래치어드레스(LA1<1:N>)를 내부어드레스(IAD<1:N>)로 출력하지 않는다. 제1 래치어드레스(LA1<1:N>)는 스마트리프레쉬가 수행된 로우어드레스(RA<1:N>)인 'B' 조합으로 생성된다. 어드레스래치회로(21)는 로직로우레벨의 제1 입력제어신호(PIN<1>)에 응답하여 'A' 조합의 로우어드레스(RA<1:N>)를 제1 래치어드레스(LA1<1:N>)로 업데이트하지 않는다. 어드레스저장회로(22)는 제1 래치제어신호(LCTR<1>)에 응답하여 'A'조합의 저장어드레스(SAD<1:N>)를 출력한다.
메모리회로(40)의 제1 뱅크(41)는 'A' 조합의 제1 래치어드레스(LA1<1:N>)가 입력되지 않아 스마트리프레쉬동작이 생략된다.
다음으로, 제1 뱅크(41)에 대한 동일한 로우어드레스(RA<1:N>)가 연속적으로 입력되는 경우를 설명하면 다음과 같다.
T5 시점에 제1 뱅크(41)를 선택하기 위한 제1 뱅크어드레스(BA<1>), 액티브신호(ACT) 및 스마트리프레쉬동작에 진입하기 위한 로직하이레벨의 인에이블신호(SREN)가 입력된다. 또한, 제1 뱅크(41)를 선택하기 위한 제1 뱅크어드레스(BA<1>)와 'B' 조합의 로우어드레스(RA<1:N>)가 입력된다.
리프레쉬제어회로(30)의 리프레쉬제어신호생성회로(34)는 로직하이레벨의 어드레스비교신호(AD_CMP<1>)에 응답하여 로직하이레벨의 리프레쉬제어신호(SRCTR)를 생성한다.
래치제어회로(10)는 액티브신호(ACT) 및 제1 뱅크어드레스(BA<1>)에 응답하여 로직하이레벨의 제1 래치제어신호(LCTR<1>)를 생성한다. 래치제어회로(10)는 로직하이레벨의 리프레쉬제어신호(SRCTR) 및 제1 뱅크어드레스(BA<1>)에 응답하여 로직하이레벨의 제1 출력제어신호(POUT<1>)를 생성한다.
리프레쉬제어회로(30)의 스킵신호생성회로(31)는 'B' 조합의 로우어드레스(RA<1:N>)와 'B' 조합의 저장어드레스(SAD<1:N>)를 비교하여 로직로우레벨로 인에이블되는 스킵신호(SKIPB)를 생성한다.
래치회로(20)의 어드레스래치회로(21)는 로직하이레벨의 제1 출력제어신호(POUT<1>)에 응답하여 제1 래치어드레스(LA1<1:N>)를 내부어드레스(IAD<1:N>)로 출력한다. 어드레스저장회로(22)는 제1 래치제어신호(LCTR<1>)에 응답하여 'B'조합의 저장어드레스(SAD<1:N>)를 출력한다. 여기서, 제1 래치어드레스(LA1<1:N>)는 'C' 조합으로 생성된다. 제1 래치어드레스(LA1<1:N>)의 'C' 조합은 스마트리프레쉬가 수행된 워드라인을 선택하기 위한 조합이다. 'C' 조합은 제1 내지 제4 뱅크(41,42,43.,44)에 포함된 다수의 워드라인 중 하나를 선택하기 위한 특정 조합으로 설정된다. 또한, 'C' 조합은 'A' 조합 및 'B' 조합과 상이한 워드라인을 선택하기 위한 조합으로 설정된다.
리프레쉬제어회로(30)의 카운터(322)는 로직하이레벨의 리프레쉬제어신호(SRCTR)에 응답하여 초기화되는 카운팅신호(CNT<1:7>)를 생성한다. 초기화되는 카운팅신호(CNT<1:7>)는 모든 비트가 로직로우레벨로 생성되어 도 11에 도시된 '0'을 의미한다.
한편, 도 11에 도시된 '0'은 카운팅신호(CNT<1:7>)의 모든 비트가 로직로우레벨로 초기화된 경우를 의미한다. 도 11에 도시된 '1'은 카운팅신호(CNT<1:7>)가 1회 카운팅되어 카운팅신호(CNT<1:7>) 중 카운팅신호(CNT<1>)만 로직하이레벨로 카운팅된 경우를 의미한다. 도 11에 도시된 '128'은 카운팅신호(CNT<1:7>)가 128회 카운팅되어 카운팅신호(CNT<1:7>)의 모든 비트가 로직하이레벨로 생성된 경우를 의미한다.
메모리회로(40)의 제1 뱅크(41)는 로직하이레벨의 리프레쉬제어신호(SRCTR)에 응답하여 'C' 조합의 제1 래치어드레스(LA1<1:N>)에 따라 스마트리프레쉬동작이 수행된다.
T6 시점에 제1 뱅크(41)를 선택하기 위한 제1 뱅크어드레스(BA<1>), 액티브신호(ACT) 및 로직로우레벨의 인에이블신호(SREN)가 입력된다. 또한, 제1 뱅크(41)를 선택하기 위한 제1 뱅크어드레스(BA<1>)와 'B' 조합의 로우어드레스(RA<1:N>)가 입력된다.
리프레쉬제어회로(30)의 리프레쉬제어신호생성회로(34)는 로직로우레벨의 인에이블신호(SREN)에 응답하여 로직로우레벨의 리프레쉬제어신호(SRCTR)를 생성한다.
래치제어회로(10)는 액티브신호(ACT) 및 제1 뱅크어드레스(BA<1>)에 응답하여 로직하이레벨의 제1 래치제어신호(LCTR<1>)를 생성한다. 래치제어회로(10)는 로직로우레벨의 리프레쉬제어신호(SRCTR)에 응답하여 제1 출력제어신호(POUT<1>)를 생성하지 않는다.
리프레쉬제어회로(30)의 스킵신호생성회로(31)는 'B' 조합의 로우어드레스(RA<1:N>)와 'B' 조합의 저장어드레스(SAD<1:N>)를 비교하여 로직로우레벨로 인에이블되는 스킵신호(SKIPB)를 생성한다.
래치회로(20)의 어드레스래치회로(21)는 로직로우레벨의 제1 출력제어신호(POUT<1>)에 응답하여 제1 래치어드레스(LA1<1:N>)를 내부어드레스(IAD<1:N>)로 출력하지 않는다. 제1 래치어드레스(LA1<1:N>)는 스마트리프레쉬가 수행된 로우어드레스(RA<1:N>)인 'C' 조합으로 생성된다. 어드레스저장회로(22)는 제1 래치제어신호(LCTR<1>)에 응답하여 'C'조합의 저장어드레스(SAD<1:N>)를 출력한다.
T7 시점에 리프레쉬제어회로(30)의 펄스신호생성회로(321)는 로직로우레벨의 스킵신호(SKIPB)에 응답하여 뱅크어드레스(BA<1>)를 지연하여 펄스신호(COMP_P<1>)를 생성한다. 카운터(322)는 로직하이레벨의 펄스신호(COMP_P<1>)에 응답하여 카운팅되는 카운팅신호(CNT<1:7>)를 생성한다. 여기서, 카운팅신호(CNT<1:7>)는 1회 카운팅되어 도 11에 도시된 '1'을 의미한다.
이후, 리프레쉬제어회로(30)는 뱅크어드레스(BA<1>)가 입력될 때마다 카운팅신호(CNT<1:7>)를 카운팅한다.
T8 시점에 제1 뱅크(41)를 선택하기 위한 제1 뱅크어드레스(BA<1>), 액티브신호(ACT) 및 로직로우레벨의 인에이블신호(SREN)가 입력된다. 또한, 제1 뱅크(41)를 선택하기 위한 제1 뱅크어드레스(BA<1>)와 'B' 조합의 로우어드레스(RA<1:N>)가 입력된다.
리프레쉬제어회로(30)의 리프레쉬제어신호생성회로(34)는 로직하이레벨의 인에이블신호(SREN), 로직로우레벨의 제1 어드레스비교신호(AD_CMP<1>) 및 로직로우레벨의 뱅크선택정보(BSI<1>)에 응답하여 로직로우레벨의 리프레쉬제어신호(SRCTR)를 생성한다.
래치제어회로(10)는 액티브신호(ACT) 및 제1 뱅크어드레스(BA<1>)에 응답하여 로직하이레벨의 제1 래치제어신호(LCTR<1>)를 생성한다. 래치제어회로(10)는 로직로우레벨의 리프레쉬제어신호(SRCTR)에 응답하여 제1 출력제어신호(POUT<1>)를 생성하지 않는다.
리프레쉬제어회로(30)의 스킵신호생성회로(31)는 'B' 조합의 로우어드레스(RA<1:N>)와 'B' 조합의 저장어드레스(SAD<1:N>)를 비교하여 로직로우레벨로 인에이블되는 스킵신호(SKIPB)를 생성한다.
래치회로(20)의 어드레스래치회로(21)는 로직로우레벨의 제1 출력제어신호(POUT<1>)에 응답하여 제1 래치어드레스(LA1<1:N>)를 내부어드레스(IAD<1:N>)로 출력하지 않는다. 제1 래치어드레스(LA1<1:N>)는 스마트리프레쉬가 수행된 로우어드레스(RA<1:N>)인 'C' 조합으로 생성된다. 어드레스저장회로(22)는 제1 래치제어신호(LCTR<1>)에 응답하여 'C'조합의 저장어드레스(SAD<1:N>)를 출력한다.
리프레쉬제어회로(30)의 펄스신호생성회로(321)는 로직로우레벨의 스킵신호(SKIPB)에 응답하여 뱅크어드레스(BA<1>)를 지연하여 펄스신호(COMP_P<1>)를 생성한다.
카운터(322)는 로직하이레벨의 펄스신호(COMP_P<1>)에 응답하여 카운팅되는 카운팅신호(CNT<1:7>)를 생성한다. 이때, 카운팅신호(CNT<1:7>)는 128회 카운팅되어 기 설정횟수로 카운팅된다. 카운팅신호(CNT<1:7>)가 기 설정횔수로 카운팅되는 경우 카운팅신호(CNT<1:7>)의 모든 비트는 로직하이레벨로 생성된다.
T9 시점에 감지회로(323)는 카운팅신호(CNT<1:7>)의 모든 비트가 로직하이레벨로 카운팅되어 로직하이레벨로 인에이블되는 뱅크선택정보(BSI<1>)를 생성한다.
리프레쉬제어회로(30)의 리프레쉬제어신호생성회로(34)는 로직하이레벨의 인에이블신호(SREN) 및 뱅크선택정보(BSI<1>)에 응답하여 로직하이레벨의 리프레쉬제어신호(SRCTR)를 생성한다.
메모리회로(40)의 제1 뱅크(41)는 로직하이레벨의 리프레쉬제어신호(SRCTR)에 응답하여 'B' 조합의 제1 래치어드레스(LA1<1:N>)에 따라 스마트리프레쉬동작이 수행된다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 스마트리프레쉬가 수행된 로우어드레스를 저장하고, 저장된 로우어드레스와 외부에서 입력되는 로우어드레스가 동일한 조합인 경우 스마트리프레쉬동작을 생략함으로써 전류소모량을 감소할 수 있다.
앞서, 도 1 내지 도 11에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 12를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1 에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 12에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
10. 래치제어회로 11. 래치제어신호생성회로
12. 입출력제어신호생성회로 20. 래치회로
21. 어드레스래치회로 22. 어드레스저장회로
30. 리프레쉬제어회로 31. 스킵신호생성회로
32. 뱅크선택정보생성회로 33. 어드레스비교회로
34. 리프레쉬제어신호생성회로 40. 메모리회로
41. 제1 뱅크 42. 제2 뱅크
43. 제3 뱅크 44. 제4 뱅크
211. 제1 래치회로 212. 제2 래치회로
213. 제3 래치회로 214. 제4 래치회로
221. 제1 저장회로 222. 제2 저장회로
223. 제3 저장회로 224. 제4 저장회로
311. 제1 논리회로 312. 제2 논리회로
321. 펄스신호생성회로 322. 카운터
323. 감지회로 331. 제3 논리회로
332. 제4 논리회로

Claims (23)

  1. 스마트리프레쉬동작이 수행된 위치정보를 포함하는 로우어드레스를 저장어드레스로 저장하는 래치회로; 및
    외부에서 입력되는 상기 로우어드레스와 상기 저장어드레스를 비교한 결과에 따라 상기 로우어드레스에 대한 상기 스마트리프레쉬동작을 수행하도록 제어하는 리프레쉬제어회로를 포함하되, 상기 로우어드레스와 상기 저장어드레스가 동일한 조합인 경우 상기 스마트리프레쉬동작을 생략하는 반도체장치.
  2. 제 1 항에 있어서, 상기 리프레쉬제어회로는 상기 스마트리프레쉬동작이 1회 수행되는 경우 로우헤머링 보장구간 동안 상기 스마트리프레쉬동작을 수행하지 않는 반도체장치.
  3. 제 2 항에 있어서, 상기 로우헤머링 보장구간은 상기 로우어드레스에 의해 뱅크에 데이터가 저장되는 액티브동작 시점부터 상기 뱅크의 저장된 상기 데이터의 로직레벨이 변하지 않는 시점까지의 구간으로 설정되는 반도체장치.
  4. 제 1 항에 있어서, 상기 래치회로는
    입력제어신호 및 래치인에이블신호에 응답하여 상기 로우어드레스를 래치하고, 출력제어신호에 응답하여 래치된 상기 로우어드레스를 내부어드레스로 출력하는 어드레스래치회로; 및
    상기 출력제어신호에 응답하여 상기 내부어드레스를 래치하고, 래치제어신호에 응답하여 래치된 상기 내부어드레스를 상기 저장어드레스로 출력하는 어드레스저장회로를 포함하는 반도체장치.
  5. 제 4 항에 있어서, 상기 어드레스래치회로는
    상기 입력제어신호는 제1 입력제어신호 및 제2 입력제어신호를 포함하고,
    상기 출력제어신호는 제1 출력제어신호 및 제2 출력제어신호를 포함하며,
    상기 제1 입력제어신호에 응답하여 상기 로우어드레스를 래치하고, 상기 래치인에이블신호 및 상기 제1 출력제어신호에 응답하여 상기 로우어드레스를 상기 내부어드레스로 출력하는 제1 래치회로; 및
    상기 제2 입력제어신호에 응답하여 상기 로우어드레스를 래치하고, 상기 래치인에이블신호 및 상기 제2 출력제어신호에 응답하여 상기 로우어드레스를 상기 내부어드레스로 출력하는 제2 래치회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 제1 래치회로는
    상기 제1 입력제어신호에 응답하여 상기 로우어드레스를 래치하는 제1 입력래치;
    상기 래치인에이블신호에 응답하여 래치된 상기 로우어드레스를 제1 래치어드레스로 출력하는 제1 스위치; 및
    상기 제1 출력제어신호에 응답하여 상기 제1 래치어드레스를 상기 내부어드레스로 출력하는 제1 출력래치를 포함하는 반도체장치.
  7. 제 5 항에 있어서, 상기 제2 래치회로는
    상기 제2 입력제어신호에 응답하여 상기 로우어드레스를 래치하는 제2 입력래치;
    상기 래치인에이블신호에 응답하여 래치된 상기 로우어드레스를 제2 래치어드레스로 출력하는 제2 스위치; 및
    상기 제2 출력제어신호에 응답하여 상기 제2 래치어드레스를 상기 내부어드레스로 출력하는 제2 출력래치를 포함하는 반도체장치.
  8. 제 4 항에 있어서, 상기 어드레스저장회로는
    상기 출력제어신호는 제1 출력제어신호 및 제2 출력제어신호를 포함하고,
    상기 래치제어신호는 제1 래치제어신호 및 제2 래치제어신호를 포함하며,
    상기 제1 출력제어신호에 응답하여 상기 내부어드레스를 래치하고, 상기 제1 래치제어신호에 응답하여 래치된 상기 내부어드레스를 상기 저장어드레스로 출력하는 제1 저장회로; 및
    상기 제2 출력제어신호에 응답하여 상기 내부어드레스를 래치하고, 상기 제2 래치제어신호에 응답하여 래치된 상기 내부어드레스를 상기 저장어드레스로 출력하는 제2 저장회로를 포함하는 반도체장치.
  9. 제 1 항에 있어서, 상기 리프레쉬제어회로는
    상기 로우어드레스와 상기 저장어드레스를 비교하여 스킵신호를 생성하는 스킵신호생성회로;
    상기 스킵신호에 응답하여 뱅크어드레스가 기 설정횟수로 입력되는 경우 인에이블되는 뱅크선택정보를 생성하는 뱅크선택정보생성회로;
    래치어드레스와 상기 저장어드레스를 비교하여 어드레스비교신호를 생성하는 어드레스비교회로; 및
    상기 스마트리프레쉬동작 시 인에이블되는 인에이블신호에 응답하여 상기 뱅크선택정보 및 상기 어드레스비교신호 중 어느 하나가 인에이블되는 경우 인에이블되는 리프레쉬제어신호를 생성하는 리프레쉬제어신호생성회로를 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 스킵신호는 상기 로우어드레스의 조합과 상기 저장어드레스의 조합인 동일한 조합인 경우 인에이블되는 신호인 반도체장치.
  11. 제 9 항에 있어서, 상기 뱅크선택정보생성회로는
    상기 스킵신호에 응답하여 상기 뱅크어드레스를 지연하여 펄스신호를 생성하는 펄스신호생성회로;
    상기 펄스신호에 응답하여 카운팅되는 카운팅신호를 생성하는 카운터; 및
    상기 카운팅신호가 기 설정횟수로 카운팅되는 경우 인에이블되는 상기 뱅크선택정보를 생성하는 논리회로를 포함하는 반도체장치.
  12. 액티브신호에 응답하여 뱅크어드레스에 따라 선택적으로 인에이블되는 입력제어신호와 출력제어신호 및 래치제어신호를 생성하는 래치제어회로;
    상기 입력제어신호, 상기 출력제어신호 및 상기 래치제어신호에 응답하여 로우어드레스를 저장어드레스로 저장하는 래치회로; 및
    외부에서 입력되는 상기 로우어드레스와 상기 저장어드레스를 비교한 결과에 따라 상기 로우어드레스에 대한 상기 스마트리프레쉬동작을 수행하도록 제어하는 리프레쉬제어회로를 포함하되, 상기 로우어드레스와 상기 저장어드레스가 동일한 조합인 경우 상기 스마트리프레쉬동작을 생략하는 반도체장치.
  13. 제 12 항에 있어서, 상기 리프레쉬제어회로는 상기 스마트리프레쉬동작이 1회 수행되는 경우 로우헤머링 보장구간 동안 상기 스마트리프레쉬동작을 수행하지 않는 반도체장치.
  14. 제 13 항에 있어서, 상기 로우헤머링 보장구간은 상기 로우어드레스에 의해 뱅크에 데이터가 저장되는 액티브동작 시점부터 상기 뱅크의 저장된 상기 데이터의 로직레벨이 변하지 않는 시점까지의 구간으로 설정되는 반도체장치.
  15. 제 12 항에 있어서, 상기 래치제어회로는
    상기 액티브신호가 인에이블되는 경우 제1 뱅크어드레스에 응답하여 인에이블되는 제1 래치제어신호 및 제2 뱅크어드레스에 응답하여 인에이블되는 제2 래치제어신호를 생성하는 래치제어신호생성회로; 및
    스킵신호에 응답하여 상기 제1 및 제2 래치제어신호로부터 제1 및 제2 입력제어신호를 생성하고, 리프레쉬제어신호에 응답하여 상기 제1 및 제2 래치제어신호로부터 제1 및 제2 출력제어신호를 생성하는 입출력제어신호생성회로를 포함하는 반도체장치.
  16. 제 12 항에 있어서, 상기 래치회로는
    상기 입력제어신호 및 상기 래치인에이블신호에 응답하여 상기 로우어드레스를 래치하고, 상기 출력제어신호에 응답하여 래치된 상기 로우어드레스를 내부어드레스로 출력하는 어드레스래치회로; 및
    상기 출력제어신호에 응답하여 상기 내부어드레스를 래치하고, 상기 래치제어신호에 응답하여 래치된 상기 내부어드레스를 상기 저장어드레스로 출력하는 어드레스저장회로를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 어드레스래치회로는
    상기 입력제어신호는 제1 입력제어신호 및 제2 입력제어신호를 포함하고,
    상기 출력제어신호는 제1 출력제어신호 및 제2 출력제어신호를 포함하며,
    제1 입력제어신호에 응답하여 상기 로우어드레스를 래치하고, 상기 래치인에이블신호 및 상기 제1 출력제어신호에 응답하여 상기 로우어드레스를 상기 내부어드레스로 출력하는 제1 래치회로; 및
    제2 입력제어신호에 응답하여 상기 로우어드레스를 래치하고, 상기 래치인에이블신호 및 상기 제2 출력제어신호에 응답하여 상기 로우어드레스를 상기 내부어드레스로 출력하는 제2 래치회로를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 제1 래치회로는
    상기 제1 입력제어신호에 응답하여 상기 로우어드레스를 래치하는 제1 입력래치;
    상기 래치인에이블신호에 응답하여 래치된 상기 로우어드레스를 제1 래치어드레스로 출력하는 제1 스위치; 및
    상기 제1 출력제어신호에 응답하여 상기 제1 래치어드레스를 상기 내부어드레스로 출력하는 제1 출력래치를 포함하는 반도체장치.
  19. 제 17 항에 있어서, 상기 제2 래치회로는
    상기 제2 입력제어신호에 응답하여 상기 로우어드레스를 래치하는 제2 입력래치;
    상기 래치인에이블신호에 응답하여 래치된 상기 로우어드레스를 제2 래치어드레스로 출력하는 제2 스위치; 및
    상기 제2 출력제어신호에 응답하여 상기 제2 래치어드레스를 상기 내부어드레스로 출력하는 제2 출력래치를 포함하는 반도체장치.
  20. 제 16 항에 있어서, 상기 어드레스저장회로는
    상기 출력제어신호는 제1 출력제어신호 및 제2 출력제어신호를 포함하고,
    상기 래치제어신호는 제1 래치제어신호 및 제2 래치제어신호를 포함하며,
    상기 제1 출력제어신호에 응답하여 상기 내부어드레스를 래치하고, 상기 제1 래치제어신호에 응답하여 래치된 상기 내부어드레스를 상기 저장어드레스로 출력하는 제1 저장회로; 및
    상기 제2 출력제어신호에 응답하여 상기 내부어드레스를 래치하고, 상기 제2 래치제어신호에 응답하여 래치된 상기 내부어드레스를 상기 저장어드레스로 출력하는 제2 저장회로를 포함하는 반도체장치.
  21. 제 12 항에 있어서, 상기 리프레쉬제어회로는
    상기 로우어드레스와 상기 저장어드레스를 비교하여 스킵신호를 생성하는 스킵신호생성회로;
    상기 스킵신호에 응답하여 뱅크어드레스가 기 설정횟수로 입력되는 경우 인에이블되는 뱅크선택정보를 생성하는 뱅크선택정보생성회로;
    래치어드레스와 상기 저장어드레스를 비교하여 어드레스비교신호를 생성하는 어드레스비교회로; 및
    상기 스마트리프레쉬동작 시 인에이블되는 인에이블신호에 응답하여 상기 뱅크선택정보 및 상기 어드레스비교신호 중 어느 하나가 인에이블되는 경우 인에이블되는 리프레쉬제어신호를 생성하는 리프레쉬제어신호생성회로를 포함하는 반도체장치.
  22. 제 21 항에 있어서, 상기 스킵신호는 상기 로우어드레스의 조합과 상기 저장어드레스의 조합인 동일한 조합인 경우 인에이블되는 신호인 반도체장치.
  23. 제 21 항에 있어서, 상기 뱅크선택정보생성회로는
    상기 스킵신호에 응답하여 상기 뱅크어드레스를 지연하여 펄스신호를 생성하는 펄스신호생성회로;
    상기 펄스신호에 응답하여 카운팅되는 카운팅신호를 생성하는 카운터; 및
    상기 카운팅신호가 기 설정횟수로 카운팅되는 경우 인에이블되는 상기 뱅크선택정보를 생성하는 감지회로를 포함하는 반도체장치.
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